CN1523670A - 半导体器件及其驱动方法 - Google Patents

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Abstract

本发明的一个目标是提供一种数字电路，该电路能正常地运行而与输入信号的二进制电位无关。本发明提供一种半导体器件，它包括校正单元；及单个或多个电路元件，其中所述校正单元包括：第一电容元件；第二电容元件；第一开关；及第二开关，并且其中，第一电容元件的第一电极和第二电容元件的第一电极被连接到一个输入端，第一开关控制将第一电位提供给第一电容元件的第二电极，第二开关控制将第二电位提供给第二电容元件的第二电极，第一电容元件的第二电极的电位或第二电容元件的第二电极的电位提供给所述单个或多个电路元件。

Description

半导体器件及其驱动方法
技术领域
本发明涉及能与数字信号同步运行的数字电路，更特别地涉及含有单个或多个数字电路的半导体器件及其驱动方法。
背景技术
用作为基本单元的单个或多个逻辑元件构成能处理数字信号的逻辑电路(这儿称为数字电路)。逻辑元件是一种能提供一个输出的电路，该输出相应于单个或多个输入。该逻辑元件的例子包括：反相器，与门，或门，非门，与非门，或非门，时钟控制反相器及选通门或类似元件。
用单个或多个电路元件，例如晶体管，电阻和电容元件构成该逻辑元件。多个电路元件根据输入到该逻辑元件的数字信号运行，由此能控制施加给随后电路的信号电位或电流。
这儿给出的一个例子是一种反相器，作为逻辑元件中的一个。下面具体描述它的结构和工作原理。
在图13A中示出普通反相器的电路图。在图13A中，IN是指输入的信号(输入信号)，而OUT是指输出的信号(输出信号)。同时，VDD和VSS是指电源电位，而VDD高于VSS(VDD＞VSS)。
如图13A所示，反相器包括p沟道型晶体管1301和n沟道型晶体管1302。p沟道型晶体管1301的栅极(G)和n沟道型晶体管1302的栅极互相连接，并且输入信号IN输入到这两个栅极。p沟道型晶体管1301的第一接线端接收VDD，而n沟道型晶体管1302的第一接线端接收VSS。同时，p沟道型晶体管1301的第二接线端和n沟道型晶体管1302的第二接线端互相连接，并从这两个第二接线端给随后电路输出一个输出信号OUT。
注意，第一接线端或第二接线端中的任何一个相应于源极，而另一个相应于漏极。在p沟道型晶体管的情况中，具有较低电位的一端是漏极，具有较高电位的一端是源极，而在n沟道型晶体管的情况中，具有较高电位的一端是漏极，具有较低电位的一端是源极。因此在图13A中，两个晶体管的第一接线端相应于源极(S)，而它们第二接线端相应于漏极(D)。
一般利用含有二进制电位的数字信号作为输入信号。反相器的两个电路元件按照输入信号IN的电位运行，由此控制输出信号OUT的电位。
接着，参考图13B和13C解释图13A所示反相器的工作原理。注意，在图13B和13C中，为了容易理解运行状态，每个电路元件简单地表示为一个开关。
图13B示出每个电路元件在输入信号IN具有高电位侧电位情况下的一种工作状态。在此，将输入信号IN的高电位侧的电位称作为VDD’(VDD’≥VDD)，并假定简化地解释，n沟道型晶体管1302的阀值电压(VTHn)等于或高于0(VTHn≥0)，而p沟道型晶体管1301的阀值电压(VTHp)等于或低于0(VTHp≤0)。
当p沟道型晶体管1301的栅极接收电位VDD’时，因为VDD’≥VDD，栅极电压变为VGS≥0，因此，p沟道型晶体管1301转为截止(OFF)。注意，栅极电压相当于从栅极电位减去源极电位获得的电压。
此时，当n沟道型晶体管1302的栅极接收电位VDD’时，因为VDD’＞VSS，所以栅极电压变为VGS＞0，因此，n沟道型晶体管1302转为导通。因此，电源电位VSS作为输出信号0UT的电位被施加到随后的电路。
接着，在图13C中示出在输入信号IN具有低电位侧电位的情况中，每个电路元件的工作状态。在此，将输入信号IN的低电位侧的电位称作为VSS’(VSS’≤VSS)，并假定简化地解释，n沟道型晶体管1302的阀值电压(VTHn)等于或高于0(VTHn≥0)，而p沟道型晶体管1301的阀值电压(VTHp)等于或低于0(VTHp≤0)。
当n沟道型晶体管1302的栅极接收电位VSS’时，因为VSS’等于或低于VSS(VSS’≤VSS)，所以栅极电压变为VGS≤0，因此，n沟道型晶体管1302转为截止(OFF)。
此时，当p沟道型晶体管1301的栅极接收电位VSS’时，因为VSS’低于VDD(VSS’＜VDD)，所以栅极电压变为VGS低于0(VGS＜0)，因此，p沟道型晶体管1301转为导通(ON)。因此，电源电位VDD作为输出信号OUT的电位提供给随后的电路。
如此，每个电路元件按照输入信号IN的电位运行，由此控制输出信号OUT的电位。
参考图13B和13C描述的反相器工作原理是将输入信号IN的二进制电位(VDD’和VSS’)分别假定为VDD’≥VDD和VSS’≤VSS的情况中的工作原理。下文中检验的是在假设VDD’低于VDD(VDD’＜VDD)及VSS’高于VSS(VSS’＞VSS)的情况中，图13A所示的反相器工作原理。注意建立VSS’＜VDD’。
首先，图14A示出在输入信号IN具有高电位侧的电位VDD’(VDD’＜VDD)的情况中，每个电路元件的工作状态。在这儿为了简化地描述，假设n沟道型晶体管1302的阀值电压(VTHn)等于或高于0(VTHn≥0)及p沟道型晶体管1301的阀值电压(VTHp)等于或低于0(VTHp≤0)。
当p沟道型晶体管1301的栅极接收电位VDD’时，因为建立了VDD’＜VDD，所以栅极电压变为VGS＜0。因此，当|VGS|＞|VTHp|时，p沟道型晶体管1301转为导通，此时，当n沟道型晶体管1302的栅极接收电位VDD’时，因为VDD’高于VSS(VDD’＞VSS)，所以栅极电压变为VGS＞0。这样，n沟道型晶体管1302转转为导通。
因此，p沟道型晶体管1301和n沟道型晶体管1302两者都转为导通(ON)。即，电路元件不象图13B所示的情况，即使当输入信号IN具有高电位侧的电位时，输出信号OUT的电位也不转为VSS。
由流过各个晶体管的电流确定输出信号OUT的电位。在图14A中，当n沟道型晶体管1302的VGS称为VGSn及p沟道型晶体管1301的VGS称为VGSp时，|VGSn|高于|VGSp|(|VGSn|＞|VGSp|)。因此，当在每个晶体管的特性曲线和沟道宽度W对沟道长度L的比率之间几乎没有差异时，输出信号OUT的电位显示出更接近VDD，而不是更接近VSS。然而，依据每个晶体管的迁移率，阀值电压和沟道宽度W对沟道长度L的比率，输出信号OUT的电位有显现出更接近于VDD，而不是更接近于VSS的可能。在这种情况中，数字电路不能正常运行，导致较高的故障可能性。此外，它能在随后的数字电路中引起相续的故障。
图14B示出在输入信号IN具有低电位侧电位VSS’(VSS’＞VSS)的情况中，每个电路元件的工作状态。在此为了简化地描述，假设n沟道型晶体管1302的阀值电压(VTHn)等于或高于0(VTHn≥0)，而p沟道型晶体管1301的阀值电压(VTHp)等于或低于0(VTHp≤0)。
当n沟道型晶体管1302的栅极接收电位VSS’时，因为VSS’高于VSS(VSS’＞VSS)，所以栅极电压转为VGS＜0。因此，当|VGS|＞|VTHn|时，n沟道型晶体管1302转变为导通。此时，当p沟道型晶体管1301的栅极接收电位VSS’时，因为VSS’低于VDD(VSS’＜VDD)，所以栅极电压转为VGS＜0，这样，p沟道型晶体管1301转变为导通。
因此，依据VSS，VSS’和VTHn值，p沟道型晶体管1301和n沟道型晶体管1302两者都转为导通。这就意味着，电路元件不象图13C所示的情况，即使当输入信号IN具有低电位侧的电位时，输出信号OUT的电位也不转为VDD。
由流过每个晶体管的电流确定输出信号OUT的电位。在图14B中，当n沟道型晶体管1302的VGS称为VGSn及p沟道型晶体管1301的VGS称为VGSp时，|VGSn|＜|VGSp|。因此，当在每个晶体管的特性曲线和沟道宽度W对沟道长度L的比率之间几乎没有差异时，输出信号OUT的电位显示出更接近VDD，而不是更接近VSS。然而，依据每个晶体管的迁移率，阀值电压和沟道宽度W对沟道长度L的比率，输出信号OUT的电位有显现出更接近于VDD，而不是更接近于VSS的可能。在这种情况中，数字电路不能正常运行，导致较高的故障可能性。此外，它能在随后的数字电路中引起相续的故障。
如上所述的，在图13A中所示的反相器中，当输入信号IN的二进制电位VDD’和VSS’分别处于VDD’≥VDD和VSS’≤VSS的关系时，获得含有期望电位的输出信号OUT，由此能正常运行。然而，当输入信号IN的二进制电位VDD’和VSS’分别处于VDD’＜VDD和VSS’＞VSS的关系时，不能获得含有期望电位的输出信号OUT，由此该反相器不能正常运行。
上述情况不是专门地限制于反相器，而能应用于其他数字电路。即，当输入信号I N的二进制电位处于预定范围外时，数字电路的电路元件会有故障。因此，不能获得含有期望电位的输出信号OUT，并且数字电路也不能正常运行。
从一个先前级的电路或接线提供的输入信号电位不总是适合数字电路正常运行一个合适值。在这种情况中，通过电平移动器调节输入信号的电位，数字电路就能够正常运行。然而，一般来说使用电平移动器很容易成为阻碍半导体器件高速运行的原因，这是由于在电平移动器中一个电路元件的运行会触发另一个电路元件的运行，所以，电路元件的这种互相连动运行，致使输出信号电位的上升或下降速率变得缓慢。
另外，因为当电源电压较低，由此电流减少时，晶体管不容易导通，其结果是高速的运行变得困难，反之，当增加电源电压以获得高速运行时，又出现功耗增加增加的问题。
此外，因为n沟道型晶体管1302和p沟道型晶体管1301同时导通以及短路电流流过晶体管，所以电流消耗也增加。
为了解决前述问题，有人建议在含有第一个输入反相器和第二个输入反相器的电平移动器电路中，由电容器(电容元件)和偏置装置对从第一个反相器输入到第二个反相器的信号直流(DC)电平进行转换(参考专利文件1)。然而，在这种电路中，直流(DC)电平转换电容器连接在构成第二反相器的每个晶体管的栅极和第一反相器的输出端之间，直流(DC)电平转换电容器通过偏置装置一直连接到高电平电源电位或低电平电源电位。因此，这些电容器的充电和放电对电路的动态特性具有损坏性的影响(即，使电路运行速率的降低)，或随电容充电和放电的功率消耗增加到相当大的程度。此时，当晶体管的阀值电压有起伏时，很难匹配每个电容对相应晶体管的静电电容。因此，直流电平转换电容器两端的电压不能匹配于相应晶体管的阀值电压，这样，晶体管的导通/截止操作不能正常运行。
[专利文件1]日本专利公报号：Hei09-172367
发明内容
本发明已经考虑到上述问题。本发明的一个目标是提供一种数字电路，该电路能正常地运而跟输入信号的二进制电位无关。
发明人考虑到，通过预先储存实际输入到数字电路的信号电位和使该数字电路正常运行所需的电位之间的电位差；以及在该数字电路中提供一个校正单元，该校正单元能将该电位差加到实际输入到所述数字电路的所述信号电位上，以便给电路元件提供校正的电位，最终使数字电路正常运行。
通过使用所述校正单元，当提供输入信号的低电位侧的电位时，n沟道型晶体管能够截止，而当提供输入信号的高电位侧的电位时，p沟道型晶体管能够截止。其结果是数字电路能正常运行。
图1A所示的是本发明数字电路的结构。数字电路100包括：校正单元101，它校正输入信号IN的电位；以及单个或多个电路元件102，依据由校正单元101校正的输入信号控制电路元件102的运行。依据电路元件的运行控制输出信号OUT的电位。
图1B所示的是一张简视图，示出本发明数字电路的校正单元101的第一种结构。第一种结构的校正单元101包括电容元件123，用于校正输入信号的高电位侧或低电位侧上的电位。
校正单元101又包括：开关130，用于控制将电源电位1供给电容元件123的第一电极；开关131，用于控制将电源电位2供给电容元件123的第二电极；和开关132，用于控制将输入信号IN的电位供给电容元件123的第一电极。而且，电容元件123的第二电极和输出接线端140连接在一起。
注意，当校正输入信号IN的高电位侧的电位时，建立电源电位1≤电源电位2。另一方面，当校正输入信号IN的低电位侧的电位时，建立电源电位1≥电源电位2。
此外，通过控制开关130和131，可以将电源电位1和电源电位2之间的电位差储存或保存在电容元件123内。
通过控制开关132，当电容元件123的第一电极接收输入信号IN的电位时，保存在电容元件123内的电位差被加算到输入信号IN的电位，并被输入到随后电路元件102。
因此，通过将电源电位1和电源电位2之间的电位差控制在所希望的大小范围内，能够控制供应给电路元件102的电位的高低，电路元件102以及数字电路100因此能够正常运行。
正常运行意味着下列情况中的运行，即对应于低电位侧的输入信号IN的输出接线端的电位几乎等效于在输入信号IN等效于VSS情况中的输出接线端的电位。同样，正常运行意味着下列情况中的运行，即，对于输入信号IN的位于高电位侧的输出接线端的电位总是等效于在输入信号IN等效于VDD情况中的输出接线端的电位。注意，除非随后的数字电路有故障，否则即使输出不等于VSS或VDD，也可以认为运行是正常的。
图1C中所示的是一张简化原理图，示出本发明的数字电路的校正单元101的第二种结构。该结构的校正单元101是一个能用输入信号的电位替代图1B所示的电源电位1进行校正操作的单元。具体地说，第二种结构的校正单元101包括用于校正输入信号IN的电位的电容元件103。
还应注意，在校正输入信号IN的高电位侧的电位的情况中，输入信号IN的高电位侧的电位应等于或低于电源电位的电位。此时，在校正输入信号IN的低电位侧的电位的情况中，输入信号IN的低电位侧的电位应等于或高于电源电位的电位。
在电容元件103中预先储存输入信号IN的高电位侧或低电位侧的电位中任何一方的电位和电源电位之间的电位差。用开关108控制提供给电容元件103的电源电位。
通过上述结构，保存在电容元件103内的电位差被加算到输入信号IN的电位，并被输入到随后电路元件102。
因此，通过将输入信号IN的电位和电源电位之间的电位差控制在所希望的大小范围内，能够控制供应给电路元件102的电位的高低，电路元件102以及数字电路100因此能够正常运行。
此时，当电路元件102包括晶体管，并当校正过的输入信号输入到晶体管栅极时，晶体管的栅极电容与保持电位差的电容元件串联连接。因此，通过在晶体管栅极电容器和保持电位差的电容元件之间的串联连接获得的合成电容要小于由晶体管单个栅极电容获得的电容。因此，能够防止由栅极电容引起的晶体管的滞后操作从而实现高速运行。此外，能够防止电路单元中之一的晶体管故障，从而防止引起在应该截止时处于导通情况，由此，能够防止由漏电流引起的电源消耗量的增加。
注意，在因保持在每个电容元件中的电荷的泄漏干扰数字电路的正常运行之前，最好再次对保持在电容元件内的电荷进行初始化，并储存有待校正的电位差。
注意，在本发明中使用的开关可以是任何一种开关，例如电气开关或机械开关。它可以是任何能控制电流的元件。它可以是晶体管，也可以是二极管，或用它们构成的逻辑电路。因此，在将晶体管用作为开关的情况中，因为该晶体管就象一个开关进行工作，所以该晶体管的极性(导电性)不被特别限制。然而，当较小的截止电流被期待时，最好使用具有小截止电流极性的晶体管。作为小截止电流的晶体管，还有提供LDD区域的晶体管等。此外希望，当用作开关的晶体管的源极端的电位在接近于低电位侧的电源电位(Vss、Vgnd、0V等)的状态运行时，应用n沟道型晶体管，相反，当源级端的电位在接近于高电位侧的电源电位(Vdd)的状态运行时，应用p沟道型晶体管。这是因为能够增加该晶体管栅极和漏极间的电压的绝对值，有助于该开关有效地工作。还应注意，可以使用n沟道型和p沟道型两种晶体管，以构成CMOS型开关。
而且，开关不一定必须被提供在图1所示的位置，只要电路能执行上述运行，其位置可由设计者来适当决定，并且可以根据情况，增加或减少开关个数。注意，在本发明中的“连接”意味着“电连接”。所以，在本发明公开的结构中，除了预定的连接关系以外，也可以在其间配置能够电连接的其他元件(比如其他的元件或开关等)。
附图说明
图1A-1C是示出本发明数字电路结构的简图；
图2是示出本发明的数字电路中之一的反相器的第一种结构的简图；
图3A和3B是示出图2所示反相器的工作原理的简图；
图4A和4B是示出图2所示反相器的工作原理的简图；
图5是示出本发明的数字电路中之一的反相器的第二种结构的简图；
图6A-6C是示出图5所示反相器的工作原理的简图；
图7是示出本发明的数字电路中之一的与非门的结构的简图；
图8A和8B是示出本发明的数字电路中之一的时钟控制反相器的第二结构的简图；
图9A和9B分别是示出图8A所示的时钟控制反相器的等效电路框图和定时图；
图10是示出使用图9所示的时钟控制反相器的信号线驱动电路的结构的简图；
图11是图9A所示时钟控制反相器的俯视图；
图12A和12B是图11的横截面图；
图13A-13C是示出普通反相器的结构及工作原理的简图；
图14A和14B是简图，示出当输入信号电位不是所期望的值时，反相器的故障状态；
图15是本发明的半导体显示器件的轮廓图；
图16A-16D是示出本发明的反相器的工作原理的简图；
图17A-17D是示出本发明的反相器的工作原理的简图；及
图18A-18H是示出应用本发明的半导体器件的电子器具的简图。
具体实施方式
实施方案模式1
在本实施方案模式中，将描述本发明的数字电路之一的反相器的具体结构和工作原理。
图2示出本实施方案模式的一个反相器的结构。参考数字201表示校正单元，参考数字202表示电路元件组。
校正单元201包括第一电容元件203，第二电容元件204，3个开关205到207用于控制提供给第一电容元件203的电位，和3个开关208到210用于控制提供给第二电容元件204的电位。
开关205控制将输入信号电位提供给第一电容元件203的第一电极。开关206控制将高电位侧的电源电位VH提供给第一电容元件203的第一电极。开关207控制将电源电位VDD提供给第一电容元件203的第二电极。
开关208控制将输入信号电位提供给第二电容元件204的第一电极。开关209控制将低电位侧的电源电位VL提供给第二电容元件204的第一电极。开关210控制将电源电位VSS提供给第二电容元件204的第二电极。
注意，本实施方案模式虽然示出了利用开关207将电源电位VDD提供给第一电容元件203的第二电极的形式，但本发明不局限于这种形式，提供给第一电容元件203的第二电极的电位也可以是电源电位VDD以外的电位，还可以配合输入信号的电位，适当地调节提供的电位。同样地，本实施方案模式虽然示出了利用开关210将电源电位VSS提供给第二电容元件204的第二电极的形式，但本发明不局限于这种形式，提供给第二电容元件204的第二电极的电位也可以是电源电位VSS以外的电位，还可以配合输入信号的电位，适当地调节提供的电位。
电路元件组202包括一个p沟道型晶体管211和一个n沟道型晶体管212。p沟道型晶体管211的第一接线端(这儿为源极)接收电源电位VDD。另一方面，n沟道型晶体管212的第一接线端(这儿为源极)接收电源电位VSS。此时，p沟道型晶体管211的第二接线端(这儿为漏极)和n沟道型晶体管212的第二接线端(这儿为漏极)互相连接，并且上述两个晶体管的第二接线端的电位，作为输出信号OUT的电位提供给随后电路。
第一电容元件203的第二电极连接到p沟道型晶体管211的栅极，而第二电容元件204的第二电极连接到n沟道型晶体管212的栅极。
注意，VDD高于VSS(VDD＞VSS)，而VH高于VL(VH＞VL)，同样，VDD高于VH(VDD＞VH)，而VL高于VSS(VL＞VSS)。将电源电位VH设置得近于，如果可能，最好低于在正常操作时的输入信号IN的高电位侧的电位。从而，当提供高电位侧的电位时，p沟道型晶体管211容易转为截止。同样，将电源电位VL设置得近于，如果可能，最好高于在正常操作时的输入信号IN的低电位侧的电位。从而，当提供低电位侧的电位时，n沟道型晶体管212容易转为截止。在本实施方案模式中，假定输入信号IN的高电位侧的电位等于电源电位VH，而输入信号IN的低电位侧的电位等于电源电位VL。而且，建立VH-VL＞VTHn，VL-VH＜VTHp
本实施方案模式描述的反相器的工作原理是将电路元件组202包括的p沟道型晶体管211和n沟道型晶体管212的阀值电压都假定为0的情况中的工作原理，但实际的电路中的阀值电压不一定为0。在这种情况中，比如当p沟道型晶体管211的阀值电压称为VTHp时，优选设置电源电位VH比正常操作的输入信号IN的高电位侧电位高|VTHp|以上。同样，当n沟道型晶体管212的阀值电压称为VTHn时，优选设置电源电位VL比正常操作的输入信号IN的低电位侧电位低|VTHn|以下。从而，可以防止发生常导通状态(normally-on)，且当p沟道型晶体管211或n沟道型晶体管212导通时，可以将|VGS|值增加到最大，从而获得更大的开电流。
接着，将参考图3给出图2所示反相器的工作原理的说明。注意，本发明数字电路的工作原理被区别为：储存有待校正的电位差的操作，及作为数字电路主要功能的正常操作。
首先参考图3来解释储存电位差的操作。储存在第一电容元件203和第二电容元件的应该存储的电位差不同。电源电位VDD和高电位侧电源电位VH的电位差储存在第一电容元件203内，电源电位VSS和低电位侧电源电位VL的电位差储存在第二电容元件204内。
具体地说，如图3A所示那样，使开关205断开，并使开关206和207闭合。接着，将电源电位VH施加到第一电容元件203的第一电极，将电源电位VDD施加到第一电容元件的第二电极。从而，通过电源电位VH和电源电位VDD，将电荷储存在第一电容元件203。
同样，使开关208断开，并使开关209和210闭合。接着，将电源电位VL施加到第二电容元件204的第一电极，将电源电位VSS施加到第二电容元件204的第二电极。由此，通过电源电位VL和电源电位VSS，将电荷储存在第二电容元件204。
接着，如图3B所示，通过断开开关205，206，207，保存在第一电容元件203上积聚的电荷，由此，储存了电源电位VDD和电源电位VH之间的电位差(称为VC1)。同样，通过断开开关208，209，210，保持在第二电容元件204上积聚的电荷，由此，储存了电源电位VSS和电源电位VL之间的电位差(称为VC2)。
接着，将给出根据存储的电位差来执行输入信号的电位校正，以及依据该校正过的电位进行正常操作的说明。
接着，将参考图4A给出输入信号IN的电位在高电位侧(在该实施方案模式中为VH)的情况中的操作的说明。
在正常操作中，开关206，207，209和210一直都断开，而开关205，208一直都闭合。输入信号电位VH经开关205，208提供给第一电容元件203的第一电极和第二电容元件204的第一电极。
遵守电荷守恒律，第一电容元件203两电极间的电位差和第二电容元件204两电极间的电位差保持不变。因此，当第一电容元件203的第一电极接收电位VH时，将它的第二电极的电位保持在将电位差VC1加算到电位VH上的一个电位上。这时的电位差为VC1＝电源电位VDD-电源电位VH，这意味着第一电容元件203的第二电极电位为VDD。因此，p沟道型晶体管211的栅极接收第二电极电位VDD，这样，p沟道型晶体管211的栅极电压变为0，因此，p沟道型晶体管211转为截止。
另一方面，当第二电容元件204的第一电极接收电位VH时，将它的第二电极的电位保持在电位电位差VC2被加算在VH的一个电位上。这时的电位差为VC2＝电源电位VSS-电源电位VL，意指第二电容元件204的第二电极的电位为VH+VSS-VL。因此，n沟道型晶体管212的栅极电压为VGS＝VH-VL。此时，在VH-VL＞VTHn的情况中，n沟道型晶体管212转为导通。
因此，当输入信号IN的电位为VH时，电源电位VSS作为输出信号OUT的电位被提供给随后的电路。
接着，将参考图4B给出输入信号IN的电位在低电位侧(在这个实施例模式中为VL)情况中的操作的说明。
在如上所述的通常的操作中，开关206，207，209和210一直断开，而开关205和208一直闭合。输入信号IN的电位VL经开关205和208提供给第一电容元件203的第一电极和第二电容元件204的第一电极。
遵守电荷守恒定律，第一电容元件203两电极间的电位差和第二电容元件204两电极间的电位差保持不变。因此，当第一电容元件203的第一电极接收电位VL时，它的第二电极电位保持在将电位差VC1加算到电位VL上的电位。这时的电位差为VC1＝电源电位VDD-电源电位VH，意指第一电容元件203的第二电极电位为VL+VDD-VH。因此，p沟道型晶体管211的栅极电压为VGS＝VL-VH。此时，在VL-VH＜VTHp的情况中，p沟道型晶体管211转为导通。
另一方面，当第二电容元件204的第一电极接收电位VL时，它的第二电极电位被保持在电位VL和电位差VC2相加的电位上。这时的电位差为VC2＝电源电位VSS-电源电位VL，意指第二电容元件204的第二电极的电位为VSS。n沟道型晶体管212的栅极接收第二电极电位VSS，而n沟道型晶体管212的栅极电压为0，这样，n沟道型晶体管212转为截止。
因此，当输入信号IN的电位为VL时，电源电位VDD作为输出信号OUT的电位被提供给随后电路。
根据上述的结构，本发明能够提供一种数字电路，该数字电路可同时获得电位差VC1和电位差VC2，而与输入信号的电位无关。
应当注意，在本实施方案模式中，由开关207或210控制将电源电位VSS或VDD提供给每个电容元件的第二电极，然而，本发明不限制于这种结构。可以由开关207控制将电源电位VH’提供给第一电容元件203的第二电极，该电源电位VH’不同于电源电位VDD。并且，由开关210控制将电源电位VL’提供给第二电容元件204的第二电极，该电源电位VL’不同于电源电位VSS。在这种情况中，当把输入信号IN的高电位侧的电位称为VH’’，把它的低电位侧的电位称为VL’’时，VH’’+VL’-VL-VSS高于VTHn(VH’’+VL’-VL-VSS＞VTHn)，而VL’’+VH’-VH-VDD低于VTHp(VL’’+VH’-VH-VDD＜VTHp)。此外，VL’’+VL’-VL-VSS≤VTHn，并且，VH’’+VH’-VH-VDD≥VTHp的关系是理想的。
注意，当用开关207或开关210控制将电源电位VSS或VDD提供给电容元件的第二电极的情况中，与利用不同于电源电位VSS或VDD的电位VL’或VH’时相比，能够减少用于提供电源电位的布线个数。
实施方案模式2
在本实施方案模式中，将描述本发明的数字电路之一的反相器的结构，该结构不同于实施方案模式1中描述的结构。
图5将示出本实施方案模式的反相器的结构。参考数字301表示校正单元，参考数字302表示电路元件组。
校正单元301包括：第一电容元件303；第二电容元件304；用于控制将电源电位VDD提供给第一电容元件303的开关305；以及用于控制将电源电位VSS提供给第二电容元件304的开关306。
应该注意，虽然本实施方案模式说明了利用开关305将电源电位VDD提供给第一电容元件303的第二电极的形式，但本发明不局限于这种形式，提供给第一电容元件303的第二电极的电位也可以是电源电位VDD以外的电位，另外，还可以配合输入信号的电位适当地调节提供的电位。同样，本实施方案模式虽然说明了利用开关306将电源电位VSS提供给第二电容元件304的第二电极的形式，但本发明不局限于这种形式，提供给第二电容元件304的第二电极的电位也可以是电源电位VSS以外的电位，另外，还可以配合输入信号的电位适当地调节提供的电位。
电路元件组302包括一个p沟道型晶体管311和一个n沟道型晶体管312。p沟道型晶体管311的第一接线端(这儿为源极)接收电源电位VDD。此时，n沟道型晶体管312的第一接线端(这儿为源极)接收电源电位VSS。此时，p沟道型晶体管311的第二接线端(这儿为漏极)和n沟道型晶体管312的第二接线端(这儿为漏极)互相连接，这两个晶体管的第二接线端的电位作为输出信号OUT的电位被提供给随后电路。注意，VDD高于VSS(VDD＞VSS)。而且，当VSS连接在n沟道型晶体管312和开关306时，当把输入信号IN的高电位侧的电位称为VH，把它的低电位侧的电位称为VL时，VH-VL高于VTHn(VH-VL＞VTHn)，而VL-VH低于VTHp(VL-VH＜VTHp)。
第一电容元件303的第二电极连接到p沟道型晶体管311的栅极，而第二电容元件304的第二电极连接到n沟道型晶体管312的栅极。
接着，将参考图6给出图5所示反相器的工作原理的说明。注意，图6的反相器的工作原理被区分为：储存有待校正的电位差的操作；以及作为数字电路主要功能的正常操作。但是，本实施方案模式的反相器中，电源电位是按顺序地提供给第一电容元件和第二电容元件，而不是同时地提供给每个电容元件。
首先参考图6A来解释在第一电容元件303中储存电位差的操作。如图6A所示，使开关305闭合，并使开关306断开，以将输入信号的高电位侧电位VH施加到第一电容元件303的第一电极。根据上述结构，电荷通过输入信号的高电位侧电位VH和电源电位VDD，被储存在第一电容元件303。接着，通过断开开关305，保持在第一电容元件303上积聚的电荷，由此，电源电位VDD和输入信号的高电位侧电位VH之间的电位差(称为VC1)被储存。
接着，参考图6B来解释在第二电容元件304中储存电位差的操作。如图6B所示，使开关305断开，并使开关306闭合，以将输入信号的低电位侧电位VL施加到第二电容元件304的第一电极。根据上述结构，电荷通过输入信号的低电位侧电位VL和电源电位VSS，被储存在第二电容元件304。接着，通过断开开关306，保持在第二电容元件304上积聚的电荷，由此，电源电位VSS和输入信号的低电位侧电位VL之间的电位差(称为VC2)被储存。
注意，先前将电荷积聚在第一电容元件303，或先将电荷积聚在第二电容元件304中都可以。
接着，将给出根据存储的电位差来执行输入信号的电位校正，以及依据该校正过的电位进行正常操作的说明。如图6C所示，在正常操作的情况中，开关305和306总是断开的。
遵守电荷守恒律，第一电容元件303两电极间的电位差和第二电容元件304两电极间的电位差保持不变。因此，当第一电容元件303的第一电极接收电位VH时，它的第二电极的电位被保持在将电位差VC1加算到电位VH上的电位上。这时的电位差为VC1＝电源电位VDD-输入信号的高电位侧电位VH，这意味着第一电容元件303的第二电极电位为VDD。因此，p沟道型晶体管311的栅极接收第二电极电位VDD，这样，p沟道型晶体管311的栅极电压变为0，因此，p沟道型晶体管311转为截止。
另一方面，当第二电容元件304的第一电极接收电位VH时，它的第二电极的电位被保持在电位VH和电位差VC2相加的电位上。这时的电位差为VC2＝电源电位VSS-输入信号的低电位侧电位VL，意指第二电容元件304的第二电极的电位为VH+VSS-VL。因此，n沟道型晶体管312的栅极电压为VGS＝VH-VL。此时，在VH-VL＞VTHn的情况中，n沟道型晶体管312转为导通。
因此，当输入信号IN的电位为VH时，电源电位VSS作为输出信号OUT的电位提供给随后的电路。
在输入信号IN的电位的处于低电位侧的电位VL的情况中，第一电容元件303的第一电极和第二电容元件304的第一电极接收输入信号的电位VL。
遵守电荷守恒定律，第一电容元件303两电极间的电位差和第二电容元件304两电极间的电位差保持不变。因此，当第一电容元件303的第一电极接收电位VL时，它的第二电极电位被保持在将电位差VC1加算到电位VL上的电位上。这时的电位差为VC1＝电源电位VDD-输入信号的高电位侧电位VH，意指第一电容元件303的第二电极电位为VL+VDD-VH。因此，p沟道型晶体管311的栅极电压为VGS＝VL-VH。此时，在VL-VH＜VTHp的情况中，n沟道型晶体管311转为导通。
另一方面，当第二电容元件304的第一电极接收电位VL时，它的第二电极电位被保持在电位VL和电位差VC2相加的电位上。这时的电位差为VC2＝电源电位VSS-输入信号的低电位侧电位VL，意指第二电容元件304的第二电极的电位为VSS。n沟道型晶体管312的栅极接收第二电极电位VSS，而n沟道型晶体管312的栅极电压为0，这样，n沟道型晶体管312转为截止。
因此，当输入信号IN的电位为VL时，电源电位VDD作为输出信号OUT的电位提供给随后电路。
按照本发明的上述结构，数字电路可以正常地操作而与输入信号电位无关。此外，与图2所示的数字电路相比，能够减少用于校正单元的开关个数，因此，用更简单的结构能够获得本发明的效果。
应当注意，在本实施方案模式中，提供给每个电容元件的第二电极的电源电位VSS或VDD由开关305或306控制，然而，本发明不限制于这种结构。可以由开关305控制将电源电位VH’提供给第一电容元件303的第二电极，该电源电位VH’不同于电源电位VDD。另外，由开关306控制将电源电位VL’提供给第二电容元件304的第二电极，该电源电位VL’不同于电源电位VSS。在这种情况中，VH+VL’-VL-VSS高于VTHn(VH+VL’-VL-VSS＞VTHn)，而VL+VH’-VH-VDD低于VTHp(VL+VH’-VH-VDD＜VTHp)。而且，理想的是其关系为VL’-VSS≤VTHn，及VH’-VDD≥VTHp。
注意，当用开关305或开关306控制将电源电位VSS或VDD提供给每个电容元件的第二电极的情况中，与提供不同于电源电位VSS或VDD的电位VL’或VH’时相比，能够减少用于提供电源电位的布线个数。
另一方面，在提供不同于电源电位VSS或VDD的电位VL’或VH’的情况中，与在用开关305或开关306控制将电源电位VSS或VDD提供给每个电容元件的第二电极时相比，可以配合p沟道型晶体管311和n沟道型晶体管312的阀值电压，适当地设定储存在每个电容元件的电位差。虽然本实施方案模式描述的反相器的工作原理是将电路元件组302包括的p沟道型晶体管311和n沟道型晶体管312的阀值电压都假定为0的情况时的工作原理，但实际的电路中，阀值电压不一定为0。在这种情况中，当p沟道型晶体管311的阀值电压称为VTHp时，优选设置电源电位VH’比正常操作的输入信号IN的高电位侧电位VH高|VTHp|以上。同样，当n沟道型晶体管312的阀值电压称为VTHn时，优选设置电源电位VL’比正常操作的输入信号IN的低电位侧电位VL低|VTHn|以下。根据上述结构，能够配合每个晶体管的阀值，校正输入信号的电位，从而进一步提高数字电路运行的可靠性。
实施方案模式3
在本实施方案模式中，将描述一种与非门结构，那是本发明数字电路中的一种。
图7所示的本实施方案模式中的与非门包括第一校正单元401和第二校正单元402和电路元件组403。
第一校正单元401包括第一电容元件404；第二电容元件405；开关406，用于控制提供给第一电容元件404的电源电位VDD；和开关407，用于控制提供给第二电容元件405的电源电位VSS。
第二校正单元402包括第三电容元件411；第四电容元件412；开关413，用于控制提供给第三电容元件411的电源电位VDD；和开关414，用于控制提供给第四电容元件412的电源电位VSS。
电路元件组403包括两个p沟道型晶体管420和421及两个n沟道型晶体管422和423。p沟道型晶体管420的第一接线端(这儿为源极)和p沟道型晶体管421的第一接线端(这儿为源极)接收电源电位VDD。而且，p沟道型晶体管420第二接线端(这儿为漏极)连接到p沟道型晶体管421的第二接线端(这儿为漏极)。此外，n沟道型晶体管422的第一接线端(这儿为源极)接收电源电位VSS。n沟道型晶体管422的第二接线端(这儿为漏极)连接到n沟道型晶体管423的第一接线端(这儿为源极)。n沟道型晶体管423的第二接线端(这儿为漏极)连接到p沟道型晶体管420和421的第二接线端。注意，n沟道型晶体管423的第二接线端的电位和p沟道型晶体管420和421的第二接线端的电位作为输出信号OUT的电位提供给随后的电路。
第一电容元件404的第二电极连接到p沟道型晶体管420的栅极。第二电容元件405的第二电极连接到n沟道型晶体管422的栅极。第三电容元件411的第二电极连接到p沟道型晶体管421的栅极。第四电容元件412的第二电极连接到n沟道型晶体管423的栅极。
输入信号IN1输入到第一电容元件404的第一电极和第二电容元件405的第一电极。而且，输入信号IN2输入到第三电容元件411的第一电极和第四电容元件412的第一电极。
注意，VDD高于VSS(VDD＞VSS)。而且，当把输入信号的高电位侧的电位称为VH，把它的低电位侧的电位称为VL，p沟道型晶体管420，421的阀值电压称为VTHp，n沟道型晶体管422，423的阀值电压称为VTHn时，VH-VL高于VTHn(VH-VL＞VTHn)，而VL-VH低于VTHp(VL-VH＜VTHp)。
注意，将图7所示的与非门的工作原理区别为：储存有待校正的电位差的操作；以及作为数字电路主要功能的正常操作。但是，本实施方案模式的与非门中，电源电位是按顺序地提供给第一电容元件404和第二电容元件405而不是同时地提供给每个电容元件，并且，电源电位是按顺序地提供给第三电容元件411和第四电容元件412而不是同时地提供给每个电容元件。
当在第一电容元件404中储存电位差时，使开关406闭合，并使开关407断开，以将输入信号IN1的高电位侧的电位VH施加到第一电容元件404的第一电极。接着，在充分积聚电荷后，通过断开开关406，以保持在第一电容元件404上积聚的电荷。同样，当在第二电容元件405中储存电位差时，使开关407闭合，并使开关406断开，以将输入信号IN1的低电位侧电位VL施加到第二电容元件405的第一电极。接着，在充分积聚电荷后，通过断开开关407，以保持在第二电容元件405上积聚的电荷。
当在第三电容元件411中储存电位差时，使开关413闭合，并使开关414断开，以将输入信号IN2的高电位侧电位VH施加到第三电容元件411的第一电极。接着，在充分积聚电荷后，通过断开开关413，以保持在第三电容元件411上积聚的电荷。同样，当在第四电容元件412中储存电位差时，使开关414闭合，并使开关413断开，以将输入信号IN2的低电位侧电位VL施加到第四电容元件412的第一电极。接着，在充分积聚电荷后，通过断开开关414，以保持在第四电容元件412上积聚的电荷。
接着，在正常操作的情况中，通过储存的电位差和所述校正的电位对输入信号的所述电位的校正来进行正常操作。并且在正常操作的情况中，使开关406，407，413和414总是断开。
按照本发明的上述结构，数字电路可以正常地操作而与输入信号电位无关。
应当注意，在本实施方案模式中，由开关406，407，413和414控制将电源电位VSS或VDD提供给每个电容元件的第二电极，然而，本发明不局限制于这种结构。可以由开关406控制将电源电位VH1’提供给第一电容元件404的第二电极，该电源电位VH1’不同于电源电位VDD。另外也可以由开关407控制将电源电位VL1’提供给第二电容元件405的第二电极，该电源电位VL1’不同于电源电位VSS。在这种情况中，VH+VL1’-VL-VSS高于VTHn(VH+VL1’-VL-VSS＞VTHn)，而VL+VH1’-VH-VDD低于VTHp(VL+VH1’-VH-VDD＜VTHp)。此外，理想的是其关系为VL1’-VSS≤VTHn，及VH1’-VDD≥VTHp。
另外，也可以由开关413控制将电源电位VH2’提供给第三电容元件411的第二电极，该电源电位VH2’不同于电源电位VDD。此外，由开关414控制将电源电位VL2’提供给第四电容元件412的第二电极，该电源电位VL2’不同于电源电位VSS。在这种情况中，VH+VL2’-VL-VSS高于VTHn(VH+VL2’-VL-VSS＞VTHn)，而VL+VH2’-VH-VDD低于VTHp(VL+VH2’-VH-VDD＜VTHp)。此外，理想的是其关系为VL2’-VSS≤VTHn，及VH2’-VDD≥VTHp。
注意，在用开关406，407，413和414控制将电源电位VSS或VDD提供给电容元件的第二电极的情形中，与在提供不同于电源电位VSS或VDD的电位时相比，能够减少用于提供电源电位的布线个数。
另一方面，在提供不同于电源电位VSS或VDD的电位的情况中，与在用开关406，407，413，414控制将电源电位VSS或VDD提供给电容元件的第二电极时相比，可以配合每个晶体管420-423的阀值来适当地设定储存在每个电容元件的电位差。例如，当p沟道型晶体管420，421的阀值电压为VTHp时，优选设置电源电位VH1’，VH2’比正常操作的输入信号的高电位侧电位VH高|VTHp|以上。同样，当n沟道型晶体管421，423的阀值电压称为VTHn时，优选设置电源电位VL1’，VL2’比正常操作的输入信号的低电位侧电位VL低|VTHn|以下。根据上述结构，能够配合每个晶体管的阀值，校正输入信号，从而进一步提高数字电路运行的可靠性。
注意，尽管本实施方案模式中示出了如图5所示那样，采用图1C所示的第二种结构的实例。但也可以采用如图4所示那样，采用图1B所示的第一种结构。
虽然在本实施方案模式中示出了根据本发明获得与非门的实例，但本发明也适用于各种各样的逻辑电路，如或非门或选通门等。
实施方案模式4
在本实施方案模式中，描述本发明的数字电路之一的时钟控制反相器的结构。
图8A示出的实施方案模式的一个时钟控制反相器包括校正单元501和电路元件组502。
校正单元501包括第一电容元件503；第二电容元件504；用于控制将电源电位VDD提供给第一电容元件503的开关505；和用于控制将电源电位VSS提供给第二电容元件504的开关506。
电路元件组502包括两个p沟道型晶体管520和521及两个n沟道型晶体管522和523。p沟道型晶体管520的第一接线端(这儿为源极)接收电源电位VDD。p沟道型晶体管520的第二接线端(这儿为漏极)和p沟道型晶体管521的第一接线端(这儿为源极)互相连接。此外，n沟道型晶体管523的第一接线端(这儿为源极)接收电源电位VSS。n沟道型晶体管523的第二接线端(这儿为漏极)连接到n沟道型晶体管522的第一接线端(这儿为源极)。n沟道型晶体管522的第二接线端(这儿为漏极)连接到p沟道型晶体管521的第二接线端(这儿为漏极)。注意，n沟道型晶体管522的第二接线端的电位和p沟道型晶体管521的第二接线端的电位作为输出信号OUT的电位提供给随后的电路。
第一电容元件503的第二电极连接到p沟道型晶体管520的栅极。第二电容元件504的第二电极连接到n沟道型晶体管523的栅极。
输入信号IN输入到第一电容元件503的第一电极和第二电容元件504的第一电极。而且，时钟信号CK输入到p沟道型晶体管521的栅极，另外，时钟信号的极性进行反相获得的反转时钟信号CKb输入到n沟道型晶体管522的栅极。
注意，VDD高于VSS(VDD＞VSS)。而且，当把输入信号IN的高电位侧的电位称为VH，把它的低电位侧的电位称为VL，且p沟道型晶体管520的阀值电压为VTHp，n沟道型晶体管523的阀值电压为VTHn时，VH-VL高于VTHn(VH-VL＞VTHn)，而VL-VH低于VTHp(VL-VH＜VTHp)。
注意，和实施方案模式1-3的情况相同，图8A所示的时钟控制反相器的工作原理被区分为：储存有待校正的电位差的操作；以及作为数字电路主要功能的正常操作。但是，本实施方案模式的时钟控制反相器中，电源电位是按顺序地提供给第一电容元件503和第二电容元件504，而不是同时地提供给每个电容元件。
当在第一电容元件503中储存电位差时，使开关505闭合，并使开关506断开，以将输入信号的高电位侧电位VH施加到第一电容元件503的第一电极。接着，将电荷储存在第一电容元件503后，通过断开开关505，以保持在第一电容元件503上积聚的电荷。同样，当在第二电容元件504中储存电位差时，使开关506闭合，并使开关505断开，以将输入信号的低电位侧电位VL施加到第二电容元件504的第一电极。接着，将电荷储存在第二电容元件504后，通过断开开关506，以保持在第二电容元件504上积聚的电荷。
接着，在正常操作的情况中，通过储存的电位差来进行输入信号IN的电位的校正。并且在正常操作的情况中，使开关505和506总是断开。
按照本发明的上述结构，数字电路可以正常地操作而与输入信号的电位无关。
注意，p沟道型晶体管521和p沟道型晶体管520的连接方法不限于如图8A中所示的结构。例如，也可以采用由p沟道型晶体管521控制将电源电位VDD提供给p沟道型晶体管520的源极的连接方法。
同样，n沟道型晶体管522和n沟道型晶体管523的连接方法不限于如图8A中所示的结构。例如，也可以采用由n沟道型晶体管522控制将电源电位VSS提供给n沟道型晶体管523的源极的连接方法。
随后，将描述一种时钟控制反相器的结构，该时钟控制反相器的结构不同于图8A中描述的结构。在图8B中所示的本实施方案模式的时钟控制反相器利用与图8A所示的时钟控制反相器不同的连接结构来连接校正单元501和电路元件组502。
具体地说，时钟信号CK输入到第一电容元件503的第一电极，并且时钟信号的极性进行反相获得的反转时钟信号CKb输入到第二电容元件504的第一电极。而且，输入信号IN的电位输入到p沟道型晶体管541的栅极和n沟道型晶体管542的栅极。
接着，和图8A的情况相同，图8B所示的时钟控制反相器的工作原理被区分为：储存有待校正的电位差的操作；以及作为数字电路主要功能的正常操作。但是，本实施方案模式的时钟控制反相器中，电源电位可以是按顺序地提供给第一电容元件503和第二电容元件504，也可以同时地提供给每个电容元件。
当在第一电容元件503中储存电位差时，使开关505闭合，并使开关506断开，以将时钟信号CK的高电位侧电位VH施加到第一电容元件503的第一电极。接着，将电荷储存在第一电容元件503后，通过断开开关505，以保持在第一电容元件503上积聚的电荷。同样，当在第二电容元件504中储存有待校正的电位差时，使开关506闭合，并使开关505断开，以将反转时钟信号CKb的低电位侧电位VL施加到第二电容元件504的第一电极。接着，将电荷储存在第二电容元件504后，通过断开开关506，以保持在第二电容元件504上积聚的电荷。
接着，在正常操作的情况中，通过储存的电位差来进行输入信号IN的电位校正，并且在正常操作的情况中，使开关505和506总是断开。
按照本发明的上述结构，数字电路可以正常地操作而与输入信号的电位无关。
应当注意，在本实施方案模式中，由开关505或506控制将电源电位VSS或VDD提供给每个电容元件503和504的第二电极，然而，本发明不限制于这种结构。可以由开关505控制将电源电位VH’提供给第一电容元件503的第二电极，该电源电位VH’不同于电源电位VDD。另外，由开关506控制将电源电位VL’提供给第二电容元件504的第二电极，该电源电位VL’不同于电源电位VSS。在这种情况中，VH+VL’-VL-VSS高于VTHn(VH+VL’-VL-VSS＞VTHn)，而VL+VH’-VH-VDD低于VTHp(VL+VH’-VH-VDD＜VTHp)。此外，理想的是其关系为VL’-VSS≤VTHn，且VH’-VDD≥VTHp。
注意，当用开关505或开关506控制将电源电位VSS或VDD提供给电容元件的第二电极的情况中，与在利用不同于电源电位VSS或VDD的电位VL’或VH’时相比，能够减少用于提供电源电位的布线个数。
另一方面，当提供不同于电源电位VSS或VDD的电位的情况中，与在用开关505，506控制将电源电位VSS或VDD提供给电容元件的第二电极时相比，能够根据每个晶体管540，543的阀值适当地设置储存在每个电容元件的电位差。例如，当p沟道型晶体管540的阀值电压称为VTHp时，优选设置电源电位VH’比正常操作的输入信号IN的高电位侧电位VH高|VTHp|以上。同样，当n沟道型晶体管543的阀值电压称为VTHn时，优选设置电源电位VL’比正常操作的输入信号IN的低电位侧电位VL低|VTHn|以下。根据上述结构，能够配合每个晶体管的阀值校正输入信号，从而可以进一步提高数字电路运行的可靠性。
注意，图8A和图8B的结构可以组合在一起。
用于本发明的数字电路的晶体管可以是单晶硅晶体管，SOI(绝缘体表硅)晶体管，或利用多晶硅半导体，或半非晶硅(微晶硅)半导体，或非晶硅半导体的薄膜晶体管，或利用有机半导体的晶体管，或利用纳米碳管的晶体管。本发明中，可以应用的晶体管的种类不受限制，以非晶硅或多晶硅为典型的使用非单晶半导体膜的薄膜晶体管(TFT)；使用半导体衬底或SOI衬底形成的MOS型晶体管；面结型晶体管(junction type transistor)；双极晶体管；使用有机半导体或纳米碳管的晶体管；以及其他的晶体管都可以被利用。另外，安置晶体管的衬底种类也不受限制，晶体管可以被安置在单晶衬底、SOI衬底、剥离衬底等。
注意，虽然本实施方案模式中示出了如图5所示那样，采用图1C所示的第二种结构的实例。但也可以采用如图4所示那样，采用图1B所示的第一种结构。
实施方案模式5
本实施方案模式中将说明在图2中示出的本发明的反相器中，将电源电位VDD以外的电位提供给第一电容元件203的第二电极，并且将电源电位VSS以外的电位提供给第二电容元件204的第二电极的形式。
在图16A中示出本实施方案模式的反相器的结构。图16A中和图2相同的部分使用相同的符号。在图16A中，为了将与p沟道型晶体管211的阀值电压相同的电位储存在第一电容元件203中，并为了将与n沟道型晶体管212的阀值电压相同的电位储存在第二电容元件204中，每个电源电压被设置为最优化的值。而且，本实施方案模式中，把通过开关206提供给第一电容元件203的第一电极的电位称为VDD，把通过开关207提供给第一电容元件203的第二电极的电位称为VDD-|VTHp|。同样，把通过开关209提供给第二电容元件204的第一电极的电位称为VSS，把通过开关210提供给第二电容元件204的第二电极的电位称为VSS+|VTHn|。
接着，参考图16B和16D解释图16A所示反相器的工作原理。
首先，将电荷积聚在第一电容元件203和第二电容元件204中。本实施方案模式中，能够个别控制第一电容元件203的第二电极电位和p沟导型晶体管211的源极电位，并且能够个别控制第二电容元件204的第二电极电位和n沟导型晶体管212的源极电位。所以，可以同时在第一电容元件203和在第二电容元件204中积聚电位。
如图16B中所示，通过闭合开关206，207，209，210，并断开开关205，208，p沟道型晶体管211的阀值电压被储存在第一电容元件203内，且n沟道型晶体管212的阀值电压被储存在第二电容元件204内。然后，通过断开开关206，207，209，210，以保持在第一电容元件203和第二电容元件204上积聚的电荷。
接着，将给出根据存储的电位差来执行输入信号的电位校正，以及依据该校正过的电位进行正常操作的说明。
接着，将参考图16C给出输入信号IN的电位与电源电位VDD具有相同电位的情况中的操作的说明。在正常操作中，开关206，207，209和210一直都断开，而开关205，208一直都闭合。输入信号电位经开关205，208提供给第一电容元件203的第一电极和第二电容元件204的第一电极。
这时，第一电容元件203储存有阀值电压-|VTHp|，这意味着第一电容元件203的第二电极电位为VDD-|VTHp|。因此，p沟道型晶体管211的栅极电压VGSp＝-|VTHp|，因此，p沟道型晶体管211转为截止。
另一方面，第二电容元件204储存有阀值电压|VTHn|，这意味着第二电容元件204的第二电极电位为VDD+|VTHn|。因此，n沟道型晶体管212的栅极电压VGSn＝VDD-VSS+|VTHn|＞|VTHn|，因此，n沟道型晶体管212转为导通。
因此，当输入信号IN的电位为VDD时，电源电位VSS作为输出信号OUT的电位提供给随后的电路。
接着，将参考图16D给出输入信号IN的电位与电源电位VSS具有相同电位的情况中的操作的说明。和图16C的情况相同，在正常操作中，开关206，207，209和210一直都断开，而开关205，208一直都闭合。输入信号电位经开关205，208提供给第一电容元件203的第一电极和第二电容元件204的第一电极。
这时，第一电容元件203储存有阀值电压-|VTHp|，这意味着第一电容元件203的第二电极电位为VSS-|VTHp|。因此，p沟道型晶体管211的栅极电压VGSp＝VSS-VDD-|VTHp|＜-|VTHp|，因此，p沟道型晶体管211转为导通。
另一方面，第二电容元件204储存有阀值电压|VTHn|，这意味着第二电容元件204的第二电极电位为VSS+|VTHn|。因此，n沟道型晶体管212的栅极电压VGSn＝|VTHn|，因此，n沟道型晶体管212转为截止。
因此，当输入信号IN的电位为VSS时，电源电位VDD作为输出信号OUT的电位提供给随后的电路。
本实施方案模式中，在电源电位相对于阀值电压的绝对值即使不具有充分的电位时，也可以提高晶体管的运行速率。所以，能够减少数字电路的功耗。
实施方案模式6
本实施方案模式中将说明在图5中示出的本发明的反相器中，将电源电位VDD以外的电位提供给第一电容元件303的第二电极，并且将电源电位VSS以外的电位提供给第二电容元件304的第二电极的形式。
在图17A中示出本实施方案模式的反相器的结构。图17A中和图5相同的部分使用相同的符号。在图17A中，为了将与p沟道型晶体管311的阀值电压相同的电位储存在第一电容元件303中，并为了将与n沟道型晶体管312的阀值电压相同的电位储存在第二电容元件304中，每个电源电压被设置为最优化的值。而且，本实施方案模式中，把通过开关305提供给第一电容元件303的第二电极的电位称为VDD-|VTHp|。另外，把通过开关306提供给第二电容元件304的第二电极的电位称为VSS+|VTHn|。
接着，参考图17B和17D解释图17A所示反相器的工作原理。
首先，将电荷积聚在第一电容元件303和第二电容元件304中。
如图17B中所示，通过闭合开关305，断开开关306，从而输入VDD作为输入信号IN，p沟道型晶体管311的阀值电压储存在第一电容元件303内。然后，通过断开开关305，以保持在第一电容元件303上积聚的电荷。
随后，如图17C中所示，通过闭合开关306，断开开关305，从而输入VSS作为输入信号IN，n沟道型晶体管312的阀值电压储存在第二电容元件304内。然后，通过断开开关306，以保持在第二电容元件304上积聚的电荷。
接着，将给出根据存储的电位差来执行输入信号的电位校正，以及依据该校正过的电位进行正常操作的说明。
接着，将参考图17C给出输入信号IN的电位与电源电位VDD具有相同电位的情况中的操作的说明。在正常操作中，开关305，306一直都断开。输入信号电位提供给第一电容元件303的第一电极和第二电容元件304的第一电极。
这时，第一电容元件303储存有阀值电压-|VTHp|，这意味着第一电容元件303的第二电极电位为VDD-|VTHp|。因此，p沟道型晶体管311的栅极电压VGSp＝-|VTHp|，因此，p沟道型晶体管311转为截止。
另一方面，第二电容元件304储存有阀值电压|VTHn|，这意味着第二电容元件304的第二电极电位为VDD+|VTHn|。因此，n沟道型晶体管312的栅极电压VGSn＝VDD-VSS+|VTHn|＞|VTHn|，因此，n沟道型晶体管312转为导通。
因此，当输入信号IN的电位为VDD时，电源电位VSS作为输出信号OUT的电位提供给随后的电路。
接着，将参考图17D给出输入信号IN的电位与电源电位VSS具有相同电位的情况中的操作的说明。和图17C的情况相同，在正常操作中，开关305，306一直都断开。输入信号电位提供给第一电容元件303的第一电极和第二电容元件304的第一电极。
这时，第一电容元件303储存有阀值电压-|VTHp|，这意味着第一电容元件303的第二电极电位为VSS-|VTHp|。因此，p沟道型晶体管311的栅极电压VGSp＝VSS-VDD-|VTHp|＜-|VTHp|，因此，p沟道型晶体管311转为导通。
另一方面，第二电容元件304储存有阀值电压|VTHn|，这意味着第二电容元件304的第二电极电位为VSS+|VTHn|。因此，n沟道型晶体管312的栅极电压VGSn＝|VTHn|，因此，n沟道型晶体管312转为截止。
因此，当输入信号IN的电位为VSS时，电源电位VDD作为输出信号OUT的电位提供给随后的电路。
本实施方案模式中，在电源电位相对于阀值电压的绝对值即使不具有充分的电位时，也可以提高晶体管的运行速率。所以，能够减少数字电路的功耗。
下文中将说明本发明的实施例。
实施例1
本实施例说明本发明的时钟控制反相器的结构和驱动，该时钟反相器应用于半导体显示器件的信号线驱动电路。
图9A示出应用在本实施例中的时钟控制反相器的电路图。图9A的时钟控制反相器相当于图8A所示的时钟控制反相器的开关。
注意，本实施例中示出了如图5所示那样，采用图1C所示的第二种结构的实例。但也可以采用如图4所示那样，采用图1B所示的第一种结构。
图9A所示的时钟控制反相器包括：第一电容元件601；第二电容元件602；p沟道型晶体管603，607，和608；以及n沟道型晶体管604，609，和610。
第一电容元件601的第一电极和第二电容元件602的第一电极互相连接，并接收输入信号IN的电位。第一电容元件601的第二电极连接到p沟道型晶体管607的栅极。第二电容元件602的第二电极连接到n沟道型晶体管610的栅极。
p沟道型晶体管603的第一接线端接收电源电位VDD，p沟道型晶体管603的第二接线端连接到第一电容元件601的第二电极。n沟道型晶体管604的第一接线端接收电源电位VSS，p沟道型晶体管604的第二接线端连接到第二电容元件602的第二电极。
p沟道型晶体管607的第一接线端(这儿为源极)接收电源电位VDD。p沟道型晶体管607的第二接线端(这儿为漏极)和p沟道型晶体管608的第一接线端(这儿为源极)互相连接。此外，n沟道型晶体管610的第一接线端(这儿为源极)接收电源电位VSS。n沟道型晶体管610的第二接线端(这儿为漏极)连接到n沟道型晶体管609的第一接线端(这儿为源极)。n沟道型晶体管609的第二接线端(这儿为漏极)连接到p沟道型晶体管608的第二接线端(这儿为漏极)。注意，n沟道型晶体管609的第二接线端的电位和p沟道型晶体管608第二接线端的电位作为输出信号OUT的电位提供给随后的电路。
图9B表示在第二电容元件602和第一电容元件601积聚电荷期间及执行正常操作周期期间，输入信号IN的电位和p沟道型晶体管603的栅极的电位及n沟道型晶体管604的栅极的电位的定时图。
如图9B所示，在第二电容元件602积聚电荷期间中，p沟道型晶体管603的栅极接收高于将电源电位VDD加算到阀值电压的电位，因此p沟道型晶体管603转为截止(0FF)。同样，n沟道型晶体管604的栅极接收高于将电源电位VSS加算到阀值电压的电位，因此n沟道型晶体管604转为导通(ON)。并且，输入信号IN的电位维持在低电压侧的电位VL。
并且，将电荷积聚在第二电容元件602之后，给n沟道型晶体管604的栅极提供低于将电源电位VSS加算到阀值电压的电位，因此n沟道型晶体管604转为截止(OFF)，这样在第二电容元件602中电荷处于被保持的状态。
接着，在第一电容元件601积聚电荷期间中，p沟道型晶体管603的栅极接收低于将电源电位VDD加算到阀值电压的电位，因此p沟道型晶体管603转为导通(ON)。同样，n沟道型晶体管604的栅极接收低于将电源电位VSS加算到阀值电压的电位，因此n沟道型晶体管604转为截止(OFF)。并且，输入信号IN的电位维持在高电压侧的电位VH。
并且，将电荷充分积聚在第一电容元件601之后，给p沟道型晶体管603的栅极提供高于将电源电位VSS加算到阀值电压的电位，因此p沟道型晶体管603转为截止(OFF)，并在第二电容元件601上保持积聚的电荷。
注意，虽然在图9B中，在第二电容元件602中积聚电荷在先，在第一电容元件601中积聚电荷在后，然而这个工作顺序也可以是相反的，也就是，先在第一电容元件601中积聚电荷，然后在第二电容元件602积聚电荷。
在正常运行期间，p沟道型晶体管603的栅极接收高于将电源电位VDD加算到阀值电压的电位，因此p沟道型晶体管603转为截止。同样，n沟道型晶体管604的栅极接收低于将电源电位VSS加算到阀值电压的电位，因此n沟道型晶体管604转为截止。
图10中示出利用本实施例的时钟控制反相器的信号线驱动电路的结构。本实施例的信号线驱动电路包括移位寄存器1001，锁存器A 1002和锁存器B 1003。锁存器A 1002和B 1003包括多个锁存单元，而实施例的时钟控制反相器用在这些锁存单元的每一个中。
具体如图10所示，在本实施例中的锁存器A 1002的每个锁存单元包括本实施例的时钟控制反相器1004，普通的时钟控制反相器1005，两个反相器1006和1007。
假定含有与电源相同幅度的信号输入到普通时钟控制反相器1005，两个反相器1006和1007。因此，能够应用一种普通电路。然而，同样假定输入小幅度的信号，作为视频信号，即，输入到时钟控制反相器1004的输入信号。因此需要如图8和图9所示那样的本发明的电路。
关于本实施例的时钟控制反相器，视频信号相当于输入信号IN。由移位寄存器1001提供的定时信号以及通过对移位寄存器1001定时信号的极性进行反相获得的信号，两个信号中的一个输入到p沟道型晶体管608的栅极，而另一个输入到n沟道型晶体管609的栅极。注意，可以将储存电荷的期间设定为锁器A不工作的周期。例如，可以将其设定为在回程期间或时间等级系统的情况下的照明周期(驱动器不工作期间)。
另外，也可以用从移位寄存器1001输出的信号(取样脉冲，sampling pluse)来控制储存电荷的时机。即，用几列前的取样脉冲来执行储存电荷。
图11中示出时钟控制反相器1004和1005的俯视图。由于时钟控制反相器1004和1005结构几乎相同，所以在此以时钟控制反相器1004为例对其结构进行说明。对与图9A中描述的元件相同的元件给出相同参考数字。
接线1101输入输入信号IN，而接线1102输出输出信号OUT。接线1103给n沟道型晶体管609的栅极提供一个电位，而接线1104给p沟道型晶体管608的栅极提供一个电位。接线1105给n沟道型晶体管604的栅极提供一个电位，接线1106给p沟道型晶体管603的栅极提供一个电位。
此外，接线1120提供电源电位VSS，并且接线1121提供电源电位VDD。
图12A示出沿图11的A-A’线截取的横截面图，图12B示出沿图11的B-B’线截取的横截面图。
接线1200和1201两者都连接到接线1106。接线1200通过接线1220连接到p沟道型晶体管603的第二接线端。
时钟控制反相器1004中的p沟道型晶体管608包括：沟道形成区1207；掺杂区1206和1208，它们相应于第一或第二接线端；栅极电极1202，它相应于栅极；栅极绝缘薄膜1224，是在沟道形成区1207和栅极电极1202之间提供的。
时钟控制反相器1004的p沟道型晶体管607包括：沟道形成区1209；掺杂区1208和1210，它们相应于第一或第二接线端；栅极电极1203，它相应于栅极；栅极绝缘薄膜1224，是在沟道形成区1209和栅极电极1203之间提供的。
时钟控制反相器1005的p沟道型晶体管607包括：沟道形成区1211；掺杂区1210和1212，它们相当于第一或第二接线端；栅极电极1204，它相当于栅极；栅极绝缘薄膜1224，其提供在沟道形成区1211和栅极电极1204之间。
时钟控制反相器1005的p沟道型晶体管608包括：沟道形成区1213；掺杂区1212和1214，它们相应于第一或第二接线端；栅极电极1205，它相应于栅极；栅极绝缘薄膜1224，是在沟道形成区1213和栅极电极1205之间提供的。
时钟控制反相器1004具有的p沟道型晶体管608和p沟道型晶体管607含有公共的掺杂区1208。掺杂区1208相当于时钟控制反相器1004中的p沟道型晶体管608的源极，并相当于时钟控制反相器1004中的p沟道型晶体管607的漏极。
时钟控制反相器1005具有的p沟道型晶体管608和p沟道型晶体管607含有公共的掺杂区1212。掺杂区1212相当于时钟控制反相器1005的p沟道型晶体管608的源极，并相当于时钟控制反相器1005的p沟道型晶体管607的漏极。
时钟控制反相器1004的p沟道型晶体管607以及时钟控制反相器1005的p沟道型晶体管607具有公共的掺杂区1210。掺杂区1210相当于两个晶体管的源极。
掺杂区1206连接到接线1215。掺杂区1214连接到接线1217。接线1215连接到时钟控制反相器1004中的n沟道型晶体管609的漏极。
时钟控制反相器1004中的p沟道型晶体管607的栅极电极1203通过接线1221连接到p沟道型晶体管603的第二接线端。
接线1223连接到第一电容元件601的半导体薄膜1226中的掺杂区1225。通过使半导体薄膜1226和栅极电极1203中间夹栅极绝缘薄膜1224而重叠，以形成电容元件；以及通过使栅极电极1203和接线1223中间夹层间绝缘薄膜1230而重叠，以形成电容元件，这两者都相当于第一电容元件601。
如此，将电容元件形成为MOS电容器。然而，在MOS电容器中，依据一个电极和另一个电极上的高电位和低电位的关系，电容值变得相当地小。因此，提供两个电容元件，并且电极的极性和方向相反，这样，电容元件能不管电位的高或低的关系而进行工作。
在此，形成的电容相当大。这是因为即使施加信号IN的电压，也会因电容元件601和晶体管607的栅极电容，该电压被分压。例如，当电容元件601和晶体管607的栅极电容含有相同的电容量时，仅有输入信号IN幅度的一半提供给晶体管607的栅极。因此，有必要扩大电容元件601的电容。作为一种标准，最好形成电容元件601，其电容是晶体管607的栅极电容的5倍。应当注意，相同的情况可以应用于电容元件602和晶体管610之间的关系中。
应当注意，作为本发明数字电路中之一的时钟控制反相器不局限于图11所示的结构。例如，也可以用移位寄存器1001中的触发器电路构成时钟控制反相器。这种情况下，本发明应用于被输入小振幅的输入信号的部分中。所以，由于移位寄存器中的时钟信号和反相时钟信号振幅小，最好采用如图8A所示的时钟控制反相器。在这种情况中，移位寄存器在输入的视频信号回扫期间不工作。因此，在回扫期间可以储存电荷的电位差。
作为本发明数字电路中之一的时钟控制反相器不局限于图11所示的结构。
实施例2
将本发明的数字电路用到驱动电路中的所有半导体器件都落在本发明的范畴内。图15示出一种半导体显示器件的轮廓图，该半导体显示器件是本发明的半导体器件中之一。图15中所示的半导体显示器件包括：像素部分1503，在该像素部分上提供许多像素；扫描线驱动电路1501，它选择像素；及信号线驱动电路1502，它将视频信号提供给所选的像素。此外，经过FPC1504提供用于驱动像素部分1503，信号线驱动电路1502和扫描线驱动电路1501的各种信号和电源电位。
本发明的半导体显示器件包括：液晶显示器件；发光器件，该发光器件在每个像素中含有以有机发光元件为典型的发光元件；DMD(数字微镜装置)，PDP(等离子体显示板)，FED(场发射显示器)和类似元件；以及其他显示器件，这些显示器件含有用半导体薄膜形成的电路元件构成的驱动电路。
除了半导体显示器件外，落在本发明范畴内的半导体器件还包括半导体集成电路，该半导体集成电路含有一个或多个下列的电路：包括加法器，算术逻辑部分(ALU)，计数器，乘法器，移位器或类似元件的运算电路；包括触发器，多通道RAM，先进先出(FIFO)电路和类似电路的存储电路；包括PLA(可编程逻辑阵列)，或类似元件的控制电路。
实施例3
使用本发明半导体器件的电子器具包括：视频摄像机；数字摄像机，眼镜型显示器(头盔显示器)，导航系统，放声系统(车载声频设备和音频装置)，笔记本(note-size)个人计算机，游戏机，便携式信息装置(移动计算机，便携式电话，便携式游戏机，电子书，或类似装置)，包括记录介质的图像再现装置(更具体地，能够再现一种记录介质的装置，例如数字通用光盘(DVD)等等，并包括用于显示再现图像的显示器)或类似装置。这些电子器具的具体例子示于图18A-18H。
图18A表示一个显示器件，由机壳2001、底座2002、显示单元2003、扬声器单元2004、视频输入端子2005等组成。将按本发明制造的发光器件应用到该显示单元2003上，以完成本发明的显示器件。鉴于具有发光元件的发光器件是自照明的，故该器件不需要背面光因此可以做成比液晶显示器件更薄的显示单元。该发光元件显示器件指的是用于显示信息的所有显示器件，包括用于个人计算机、用于电视广播接收和用于广告的器件。
图18B表示数字式照相机，由本体2101、显示单元2102、图像接收单元2103、操作键2104、外部接线口2105、快门2106等组成。通过将按本发明制造的发光器件应用在该显示单元2102上，可以完成本发明的数字照相机。
图18C表示笔记本计算机，由本体2201、机壳2202、显示单元2203、键盘2204、外部接线口2205、指向鼠标2206等组成。将按本发明制造的发光器件应用到该显示单元2203上，以完成本发明的笔记本计算机。
图18D表示移动电脑，由本体2301、显示单元2302、开关2303、操作键2304、红外口2305等组成。通过将按本发明制造的发光器件应用到该显示单元2302上，可以完成本发明的移动电脑。
图18E表示配备记录介质的移动式图像播放装置(具体地说是DVD显示器)。该装置由本体2401、机壳2402、显示单元A2403、显示单元B2404、记录介质(DVD之类)读取单元2405、操作键2406、扬声器单元2407等组成。显示单元A2403主要显示图像信息，而显示单元B2404主要显示文本信息。该配备了记录介质的图像播放装置还包括家庭游戏机。通过将按本发明制造的发光器件应用到显示单元A2403和B2404上，可以完成本发明的图像播放装置。
图18F表示护目镜式显示器(头盔式显示器)，由本体2501、显示单元2502和臂单元2503组成。通过将按本发明制造的发光器件应用到显示单元2502上，可以完成本发明的护目镜式显示器。
图18G表示摄像机，由本体2601、显示单元2602、机壳2603、外部接口2604、遥控接收单元2605、图像接收单元2606、电池2607、音频输入单元2608、操作键2609等组成。通过将按本发明制造的发光器件应用到显示单元2602上，可以完成本发明的摄像机。
图18H表示手提电话，由本体2701、机壳2702、显示单元2703、音频输入单元2704、音频输出单元2705、操作键2706、外部接口2707、天线2708等组成。按本发明制造的发光器件可应用到显示单元2703上。如果显示单元2703显示黑背景白字，则该手机耗电较少。
如果将来提高了有机材料发出光的亮度，则该发光器件可用在前或后投影器中，将载有图像信息的输出光透过透镜之类放大并将该光投射出去。
目前，这些电子器具正以越来越高的频率通过电子通讯线路如互联网和CATV(有线电视)发送信息，特别是动画信息。鉴于有机材料具有非常快的响应速度，故该发光器件适用于动画显示。
在该发光器件中，发光部分消耗电能，因此优选以要求较少发光部分的方式显示信息。当该发光器件用在移动式信息终端显示单元中，尤其是手机和音频播放器件这类主要显示文字信息的器件中时，优选以下方式驱动这样的器件，即使不发光部分形成背景，而发光部分形成文字信息。
如上所述，采用本发明制造的发光器件的应用范围如此广泛，以致它可应用到任何领域的电子器具上。本实施例的电子器具可通过采用具有上述实施方案模式及实施例中任一结构的发光器件来完成。
按照本发明的上述的结构，数字电路可以正常运行而与输入信号的电位无关。
另外，当电路元件包括晶体管，并当校正过的输入信号输入到该晶体管栅极时，晶体管的栅极电容与第一电容元件或第二电容元件串联连接。因此，通过晶体管的栅极电容和第一电容元件或第二电容元件间的串联连接获得的合成电容将小于由晶体管单个栅极电容获得的电容。因此，能够防止由栅极电容引起的晶体管滞后操作。

Claims (7)

1.一种半导体器件，包括：
校正单元；及
单个或多个电路元件，
其中，所述校正单元包括：第一电容元件；第二电容元件；第一开关；及第二开关，
并且其中，所述第一电容元件的第一电极和所述第二电容元件的第一电极被连接在输入端，
所述第一开关控制将第一电位提供给所述第一电容元件的第二电极，
所述第二开关控制将第二电位提供给所述第二电容元件的第二电极，
所述第一电容元件的第二电极的电位以及所述第二电容元件的第二电极的电位提供给所述单个或多个电路元件。
2.一种半导体器件，包括：
校正单元；及
单个或多个电路元件，
其中所述每个电路元件包括：第一晶体管；第二晶体管，并且所述校正单元包括：第一电容元件；第二电容元件；第一开关；及第二开关，
并且其中，所述第一电容元件的第一电极和所述第二电容元件的第一电极被连接到一个输入端；
所述第一开关控制将第一电位提供给所述第一电容元件的第二电极；
所述第二开关控制将第二电位提供给所述第二电容元件的第二电极；
所述第一电容元件的第二电极的电位提供给所述单个或多个电路元件的所述第一晶体管的栅极；
所述第二电容元件的第二电极的电位提供给所述单个或多个电路元件的所述第二晶体管的栅极；
所述第一电位提供给所述第一晶体管的源极；
所述第二电位提供给所述第二晶体管的源极。
3.一种半导体器件，包括：
校正单元；及
单个或多个电路元件，
其中所述校正单元包括：第一电容元件；第二电容元件；及第一至第六开关，
并且其中，所述第一开关控制将输入端的电位提供给所述第一电容元件的第一电极，
所述第二开关控制将输入端的电位提供给所述第二电容元件的第一电极，
所述第三开关控制将第一电位提供给所述第一电容元件的第二电极，
所述第四开关控制将第二电位提供给所述第二电容元件的第二电极，
所述第五开关控制将第三电位提供给所述第一电容元件的第一电极，
所述第六开关控制将第四电位提供给所述第二电容元件的第一电极，以及
所述第一电容元件的第二电极的电位以及所述第二电容元件的第二电极的电位提供给所述单个或多个电路元件。
4.一种半导体器件，包括：
校正单元；及
单个或多个电路元件，
其中所述每个电路元件包括：第一晶体管；第二晶体管，并且所述校正单元包括：第一电容元件；第二电容元件；及第一至第六开关，
并且其中，所述第一开关控制将输入端的电位提供给所述第一电容元件的第一电极，
所述第二开关控制将输入端的电位提供给所述第二电容元件的第一电极，
所述第三开关控制将第一电位提供给所述第一电容元件的第二电极，
所述第四开关控制将第二电位提供给所述第二电容元件的第二电极，
所述第五开关控制将第三电位提供给所述第一电容元件的第一电极，
所述第六开关控制将第四电位提供给所述第二电容元件的第一电极，
所述第一电容元件的第二电极的电位提供给所述单个或多个电路元件的所述第一晶体管的栅极，
所述第二电容元件的第二电极的电位提供给所述单个或多个电路元件的所述第二晶体管的栅极，
所述第一电位提供给所述第一晶体管的源极，
所述第二电位提供给所述第二晶体管的源极。
5.一种半导体器件的驱动方法，它包括以下步骤：
将输入信号的高电位侧的电位提供给第一电容元件的第一电极；
通过闭合第一开关，将第一电位提供给所述第一电容元件的第二电极，然后，通过断开所述第一开关，以保持在所述第一电容元件上积聚的电荷；
将输入信号的低电位侧的电位提供给第二电容元件的第一电极；
通过闭合第二开关，将第二电位提供给所述第二电容元件的第二电极，然后，通过断开所述第二开关，以保持在所述第二电容元件上积聚的电荷；
在断开所述第一开关和第二开关的情况下，将所述输入信号的高电位侧电位或低电位侧电位提供给所述第一电容元件的第一电极和所述第二电容元件的第一电极；
所述第一电容元件的第二电极的电位和所述第二电容元件的第二电极的电位提供给单个或多个电路元件。
6.根据权利要求5的半导体器件的驱动方法，其中，所述第一电位高于所述输入信号的高电位侧的电位，并且，所述第二电位低于所述输入信号的高电位侧的电位。
7.一种具有根据权利要求1至4中任意的半导体器件的电子器具，其中所述电子器具选自显示器件、数字式照相机、笔记本式个人计算机、移动计算机、图像重放机、眼镜型显示器、数字摄像机、便携式电话。
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