JP2013225908A - 半導体装置 - Google Patents
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Abstract
【課題】入力信号が有する2値の電位に関わらず、正常に動作させることが可能なデジタ
ル回路の提案を課題とする。
【解決手段】半導体装置の一態様は、入力端子、容量素子、スイッチ、トランジスタ、配
線、及び出力端子を有し、前記入力端子は、前記容量素子の第1の電極に電気的に接続さ
れ、前記配線は、前記スイッチを介して前記容量素子の第2の電極に電気的に接続され、
前記トランジスタのゲートは、前記容量素子の第2の電極に電気的に接続され、前記トラ
ンジスタのソース又はドレインの一方は、前記配線に電気的に接続され、前記トランジス
タのソース又はドレインの他方は、前記配線に電気的に接続されていることを特徴とする
。
【選択図】図1
ル回路の提案を課題とする。
【解決手段】半導体装置の一態様は、入力端子、容量素子、スイッチ、トランジスタ、配
線、及び出力端子を有し、前記入力端子は、前記容量素子の第1の電極に電気的に接続さ
れ、前記配線は、前記スイッチを介して前記容量素子の第2の電極に電気的に接続され、
前記トランジスタのゲートは、前記容量素子の第2の電極に電気的に接続され、前記トラ
ンジスタのソース又はドレインの一方は、前記配線に電気的に接続され、前記トランジス
タのソース又はドレインの他方は、前記配線に電気的に接続されていることを特徴とする
。
【選択図】図1
Description
本発明はデジタル信号によって動作するデジタル回路に関し、さらに該デジタル回路を
1つまたは複数有する半導体装置、電子機器及びその駆動方法に関する。
1つまたは複数有する半導体装置、電子機器及びその駆動方法に関する。
デジタル信号を処理する論理回路(以下、デジタル回路と呼ぶ)は、基本単位となる論
理素子が単独で、または複数組み合わされて構成されている。論理素子は単数または複数
の入力に対して一の出力が得られる回路であり、例えばインバータ、AND、OR、NO
T、NAND、NOR、クロックドインバータ、トランスミッションゲート等がこれに相
当する。
理素子が単独で、または複数組み合わされて構成されている。論理素子は単数または複数
の入力に対して一の出力が得られる回路であり、例えばインバータ、AND、OR、NO
T、NAND、NOR、クロックドインバータ、トランスミッションゲート等がこれに相
当する。
論理素子は、トランジスタ、抵抗、コンデンサ等の単数または複数の回路素子が接続さ
れて構成されている。そして、論理素子に入力されたデジタル信号に従って該複数の各回
路素子が動作することにより、後段の回路へ供給される信号の電位又は電流が制御される
。
れて構成されている。そして、論理素子に入力されたデジタル信号に従って該複数の各回
路素子が動作することにより、後段の回路へ供給される信号の電位又は電流が制御される
。
論理素子の1つであるインバータを例に挙げ、その構成と動作について具体的に説明す
る。
る。
図13(A)に一般的なインバータの回路図を示す。図13(A)においてINは入力
される信号(入力信号)を意味し、OUTは出力される信号(出力信号)を意味している
。またVDD、VSSは電源電位を意味しており、VDD>VSSとする。
される信号(入力信号)を意味し、OUTは出力される信号(出力信号)を意味している
。またVDD、VSSは電源電位を意味しており、VDD>VSSとする。
図13(A)に示すインバータは、pチャネル型トランジスタ1301とnチャネル型
トランジスタ1302とを有している。pチャネル型トランジスタ1301のゲート(G
)とnチャネル型トランジスタ1302のゲートは互いに接続されており、該2つのゲー
トに入力信号INが入力されている。そして、pチャネル型トランジスタ1301の第1
の端子にはVDDが与えられており、nチャネル型トランジスタ1302の第1の端子に
はVSSが与えられている。またpチャネル型トランジスタ1301の第2の端子とnチ
ャネル型トランジスタ1302の第2の端子は互いに接続されており、該2つの第2の端
子から後段の回路へ出力信号OUTが出力される。
トランジスタ1302とを有している。pチャネル型トランジスタ1301のゲート(G
)とnチャネル型トランジスタ1302のゲートは互いに接続されており、該2つのゲー
トに入力信号INが入力されている。そして、pチャネル型トランジスタ1301の第1
の端子にはVDDが与えられており、nチャネル型トランジスタ1302の第1の端子に
はVSSが与えられている。またpチャネル型トランジスタ1301の第2の端子とnチ
ャネル型トランジスタ1302の第2の端子は互いに接続されており、該2つの第2の端
子から後段の回路へ出力信号OUTが出力される。
なお、第1の端子と第2の端子は、いずれか一方がソース、他方がドレインに相当する
。pチャネル型トランジスタの場合電位の高いほうがソース、低いほうがドレインとなる
。またnチャネル型トランジスタは電位の低いほうがソース、高いほうがドレインとなる
。よって図13(A)では2つのTFTにおいて、第1の端子がソース(S)、第2の端
子がドレイン(D)に相当する。
。pチャネル型トランジスタの場合電位の高いほうがソース、低いほうがドレインとなる
。またnチャネル型トランジスタは電位の低いほうがソース、高いほうがドレインとなる
。よって図13(A)では2つのTFTにおいて、第1の端子がソース(S)、第2の端
子がドレイン(D)に相当する。
一般的に入力信号には、2値の電位を有するデジタル信号を用いる。該入力信号INの
電位に従ってインバータが有する2つの回路素子が動作し、出力信号OUTの電位が制御
される。
電位に従ってインバータが有する2つの回路素子が動作し、出力信号OUTの電位が制御
される。
次に、図13(B)、図13(C)を用いて、図13(A)に示したインバータの動作
について説明する。なお図13(B)、図13(C)では、動作の状態を分かり易くする
ために各回路素子を単なるスイッチとして表示した。
について説明する。なお図13(B)、図13(C)では、動作の状態を分かり易くする
ために各回路素子を単なるスイッチとして表示した。
図13(B)に、入力信号INが高電位側の電位を有するときの、各回路素子の動作の
様子を示す。ここでは、入力信号INが有する高電位側の電位をVDD’(VDD’≧V
DD)とし、説明を簡単にするためにnチャネル型トランジスタ1302の閾値電圧VTH
N≧0、pチャネル型トランジスタ1301の閾値電圧VTHP≦0と仮定する。
様子を示す。ここでは、入力信号INが有する高電位側の電位をVDD’(VDD’≧V
DD)とし、説明を簡単にするためにnチャネル型トランジスタ1302の閾値電圧VTH
N≧0、pチャネル型トランジスタ1301の閾値電圧VTHP≦0と仮定する。
電位VDD’がpチャネル型トランジスタ1301のゲートに与えられると、VDD’
≧VDDであるのでゲート電圧はVGS≧0となり、pチャネル型トランジスタ1301は
オフする。なおゲート電圧とは、ゲートの電位からソースの電位を差し引いた電圧に相当
する。
≧VDDであるのでゲート電圧はVGS≧0となり、pチャネル型トランジスタ1301は
オフする。なおゲート電圧とは、ゲートの電位からソースの電位を差し引いた電圧に相当
する。
またVDD’がnチャネル型トランジスタ1302のゲートに与えられると、VDD’
>VSSであるのでゲート電圧はVGS>0となり、nチャネル型トランジスタ1302は
オンする。よって電源電位VSSが出力信号OUTの電位として後段の回路に供給される
。
>VSSであるのでゲート電圧はVGS>0となり、nチャネル型トランジスタ1302は
オンする。よって電源電位VSSが出力信号OUTの電位として後段の回路に供給される
。
次に図13(C)に、入力信号INが低電位側の電位を有するときの、各回路素子の動
作の様子を示す。ここでは、入力信号INが有する低電位側の電位をVSS’(VSS’
≦VSS)とし、説明を簡単にするためにnチャネル型トランジスタ1302の閾値電圧
VTHN≧0、pチャネル型トランジスタ1301の閾値電圧VTHP≦0であると仮定する。
作の様子を示す。ここでは、入力信号INが有する低電位側の電位をVSS’(VSS’
≦VSS)とし、説明を簡単にするためにnチャネル型トランジスタ1302の閾値電圧
VTHN≧0、pチャネル型トランジスタ1301の閾値電圧VTHP≦0であると仮定する。
VSS’がnチャネル型トランジスタ1302のゲートに与えられると、VSS’≦V
SSであるのでゲート電圧はVGS≦0となり、nチャネル型トランジスタ1302はオフ
する。
SSであるのでゲート電圧はVGS≦0となり、nチャネル型トランジスタ1302はオフ
する。
また電位VSS’がpチャネル型トランジスタ1301のゲートに与えられると、VS
S’<VDDであるのでゲート電圧はVGS<0となり、pチャネル型トランジスタ130
1はオンする。よって電源電位VDDが出力信号OUTの電位として後段の回路に供給さ
れる。
S’<VDDであるのでゲート電圧はVGS<0となり、pチャネル型トランジスタ130
1はオンする。よって電源電位VDDが出力信号OUTの電位として後段の回路に供給さ
れる。
このように、入力信号INの電位に従って各回路素子が動作し、出力信号OUTの電位
が制御される。
が制御される。
図13(B)、図13(C)を用いて説明したインバータの動作は、入力信号INの有
する2値の電位VDD’、VSS’が、それぞれVDD’≧VDD、VSS’≦VSSと
仮定した場合のものである。ここで入力信号INの有する2値の電位VDD’、VSS’
が、それぞれVDD’<VDD、VSS’>VSSと仮定したときの、図13(A)に示
したインバータの動作について検証する。ただしVSS’<VDD’とする。
する2値の電位VDD’、VSS’が、それぞれVDD’≧VDD、VSS’≦VSSと
仮定した場合のものである。ここで入力信号INの有する2値の電位VDD’、VSS’
が、それぞれVDD’<VDD、VSS’>VSSと仮定したときの、図13(A)に示
したインバータの動作について検証する。ただしVSS’<VDD’とする。
まず図14(A)に、入力信号INが高電位側の電位VDD’(VDD’<VDD)を
有するときの、各回路素子の動作の様子を示す。ここでは説明を簡単にするため、nチャ
ネル型トランジスタ1302の閾値電圧VTHN≧0、pチャネル型トランジスタ1301
の閾値電圧VTHP≦0であると仮定する。
有するときの、各回路素子の動作の様子を示す。ここでは説明を簡単にするため、nチャ
ネル型トランジスタ1302の閾値電圧VTHN≧0、pチャネル型トランジスタ1301
の閾値電圧VTHP≦0であると仮定する。
電位VDD’がpチャネル型トランジスタ1301のゲートに与えられると、VDD’
<VDDであるのでゲート電圧はVGS<0となる。よって、|VGS|>|VTHP|のとき
は、pチャネル型トランジスタ1301はオンする。またVDD’がnチャネル型トラン
ジスタ1302のゲートに与えられると、VDD’>VSSであるのでゲート電圧はVGS
>0となり、nチャネル型トランジスタ1302はオンする。
<VDDであるのでゲート電圧はVGS<0となる。よって、|VGS|>|VTHP|のとき
は、pチャネル型トランジスタ1301はオンする。またVDD’がnチャネル型トラン
ジスタ1302のゲートに与えられると、VDD’>VSSであるのでゲート電圧はVGS
>0となり、nチャネル型トランジスタ1302はオンする。
よってpチャネル型トランジスタ1301とnチャネル型トランジスタ1302が共に
オンになるので、図13(B)に示した場合とは異なり、入力信号が高電位側の電位を有
していても、出力信号OUTの電位がVSSとはならない。
オンになるので、図13(B)に示した場合とは異なり、入力信号が高電位側の電位を有
していても、出力信号OUTの電位がVSSとはならない。
出力信号OUTの電位は、各々のトランジスタに流れる電流によって定まる。図14(
A)では、nチャネル型トランジスタ1302のVGSをVGSnとし、pチャネル型トラン
ジスタ1301のVGSをVGSpとすると、|VGSn|>|VGSp|なので、各々のトランジ
スタの特性やチャネル幅Wとチャネル長Lの比に差異がなければ、出力信号OUTの電位
はVDDよりもVSSに近くなる。しかし、各TFTの移動度、閾値電圧、チャネル幅と
チャネル長の比などによっては、出力信号OUTの電位がVSSよりもVDDに近い電位
となることがある。この場合、当該デジタル回路の動作は正常とは言えず、誤作動する可
能性が高い。そしてこれは連鎖的に、後段に設けられたデジタル回路の誤動作の原因とも
なりうる。
A)では、nチャネル型トランジスタ1302のVGSをVGSnとし、pチャネル型トラン
ジスタ1301のVGSをVGSpとすると、|VGSn|>|VGSp|なので、各々のトランジ
スタの特性やチャネル幅Wとチャネル長Lの比に差異がなければ、出力信号OUTの電位
はVDDよりもVSSに近くなる。しかし、各TFTの移動度、閾値電圧、チャネル幅と
チャネル長の比などによっては、出力信号OUTの電位がVSSよりもVDDに近い電位
となることがある。この場合、当該デジタル回路の動作は正常とは言えず、誤作動する可
能性が高い。そしてこれは連鎖的に、後段に設けられたデジタル回路の誤動作の原因とも
なりうる。
また図14(B)に、入力信号INが低電位側の電位VSS’(VSS’>VSS)を
有するときの、各回路素子の動作の様子を示す。ここでは説明を簡単にするため、nチャ
ネル型トランジスタの閾値電圧VTHN≧0、pチャネル型トランジスタの閾値電圧VTHP≦
0であると仮定する。
有するときの、各回路素子の動作の様子を示す。ここでは説明を簡単にするため、nチャ
ネル型トランジスタの閾値電圧VTHN≧0、pチャネル型トランジスタの閾値電圧VTHP≦
0であると仮定する。
VSS’がnチャネル型トランジスタ1302のゲートに与えられると、VSS’>V
SSであるのでゲート電圧はVGS>0となる。よって、|VGS|>|VTHn|のときは、
nチャネル型トランジスタ1302はオンする。また電位VSS’がpチャネル型トラン
ジスタ1301のゲートに与えられると、VSS’<VDDであるのでゲート電圧はVGS
<0となり、pチャネル型トランジスタ1301はオンする。
SSであるのでゲート電圧はVGS>0となる。よって、|VGS|>|VTHn|のときは、
nチャネル型トランジスタ1302はオンする。また電位VSS’がpチャネル型トラン
ジスタ1301のゲートに与えられると、VSS’<VDDであるのでゲート電圧はVGS
<0となり、pチャネル型トランジスタ1301はオンする。
よってVSS、VSS’、VTHnの値によっては、pチャネル型トランジスタ1301
とnチャネル型トランジスタ1302が共にオンになるので、図13(C)に示した場合
とは異なり、入力信号が低電位側の電位を有していても、出力信号OUTの電位がVDD
とはならない。
とnチャネル型トランジスタ1302が共にオンになるので、図13(C)に示した場合
とは異なり、入力信号が低電位側の電位を有していても、出力信号OUTの電位がVDD
とはならない。
出力信号OUTの電位は、各々のトランジスタに流れる電流によって定まる。図14(
B)では、nチャネル型トランジスタのVGSをVGSnとし、pチャネル型トランジスタの
VGSをVGSpとすると、|VGSn|<|VGSp|なので、各々のトランジスタの特性やチャ
ネル幅Wとチャネル長Lの比に差異がなければ、出力信号OUTの電位はVSSよりもV
DDに近くなる。しかし、各TFTの移動度、閾値電圧、チャネル幅とチャネル長の比な
どによっては、出力信号OUTの電位がVDDよりもVSSに近い電位となることがある
。この場合、当該デジタル回路の動作は正常とは言えず、誤作動する可能性が高い。そし
てこれは連鎖的に、後段に設けられたデジタル回路の誤動作の原因ともなりうる。
B)では、nチャネル型トランジスタのVGSをVGSnとし、pチャネル型トランジスタの
VGSをVGSpとすると、|VGSn|<|VGSp|なので、各々のトランジスタの特性やチャ
ネル幅Wとチャネル長Lの比に差異がなければ、出力信号OUTの電位はVSSよりもV
DDに近くなる。しかし、各TFTの移動度、閾値電圧、チャネル幅とチャネル長の比な
どによっては、出力信号OUTの電位がVDDよりもVSSに近い電位となることがある
。この場合、当該デジタル回路の動作は正常とは言えず、誤作動する可能性が高い。そし
てこれは連鎖的に、後段に設けられたデジタル回路の誤動作の原因ともなりうる。
このように、図13(A)に示したインバータでは、入力信号INの有する2値の電位
VDD’、VSS’が、それぞれVDD’≧VDD、VSS’≦VSSであるときに、所
望の電位を有する出力信号OUTが得られ、インバータが正常に動作するといえる。しか
し入力信号INの有する2値の電位VDD’、VSS’が、それぞれVDD’<VDD、
VSS’>VSSだと、所望の電位を有する出力信号OUTが得られず、インバータは正
常に動作しない場合がある。
VDD’、VSS’が、それぞれVDD’≧VDD、VSS’≦VSSであるときに、所
望の電位を有する出力信号OUTが得られ、インバータが正常に動作するといえる。しか
し入力信号INの有する2値の電位VDD’、VSS’が、それぞれVDD’<VDD、
VSS’>VSSだと、所望の電位を有する出力信号OUTが得られず、インバータは正
常に動作しない場合がある。
これはインバータに限らず、他のデジタル回路についてもあてはまる。つまり、入力信
号が有する2値の電位が所定の範囲から外れていると、デジタル回路が有する回路素子が
誤作動するため、所望の電位を有する出力信号OUTが得られなくなり、該デジタル回路
が正常に動作しない。
号が有する2値の電位が所定の範囲から外れていると、デジタル回路が有する回路素子が
誤作動するため、所望の電位を有する出力信号OUTが得られなくなり、該デジタル回路
が正常に動作しない。
前段の回路または配線から供給される入力信号の電位は、必ずしも当該デジタル回路が
正常に動作するような高さであるとは限らない。この場合、レベルシフタで入力信号の電
位を調整することで、デジタル回路の正常な動作を確保することが可能である。しかし一
般的にレベルシフタは、レベルシフタ内において1つの回路素子が動作することで初めて
他の回路素子が動作するというように、回路素子どうしが連動して動作するため、出力信
号の電位の立下りまたは立ち上がりが遅く、半導体装置の高速動作を妨げる原因になりが
ちである。
正常に動作するような高さであるとは限らない。この場合、レベルシフタで入力信号の電
位を調整することで、デジタル回路の正常な動作を確保することが可能である。しかし一
般的にレベルシフタは、レベルシフタ内において1つの回路素子が動作することで初めて
他の回路素子が動作するというように、回路素子どうしが連動して動作するため、出力信
号の電位の立下りまたは立ち上がりが遅く、半導体装置の高速動作を妨げる原因になりが
ちである。
また、電源電圧が小さいと電流が少なくオンしにくいため、高速に動作させにくく、逆
に高速に動作させるために電源電圧を大きくすると消費電力が嵩んでしまうという問題が
あった。
に高速に動作させるために電源電圧を大きくすると消費電力が嵩んでしまうという問題が
あった。
さらに、nチャネル型トランジスタ1302とpチャネル型トランジスタ1301が同
時にオンしてショート電流が流れることから、消費電流が増大するという問題も生じる。
時にオンしてショート電流が流れることから、消費電流が増大するという問題も生じる。
上述したような問題を解決するため、第1の入力用インバータと第2の出力用インバー
タとを有するレベルシフタ回路において、容量(容量素子)とバイアス手段とによって第
1のインバータから第2のインバータへ入力される信号のDCレベルを変換することが提
案されている。(特許文献1参照)。しかしながらこの回路では、第2のインバータを構
成する各トランジスタのゲートと第1のインバータの出力との間に接続されているDCレ
ベル変換用容量はバイアス手段によって常にハイレベル電源電位またはローレベル電源電
位に接続されていることから、これら容量の充放電が回路の動特性に悪影響を与えたり(
すなわち回路動作速度の低下を招いたり)、或いは、これら容量の充放電に伴う電力消費
が無視できない程度に大きくなったりするという問題が生じる。また、トランジスタの閾
値にばらつきがあるような場合、各容量の静電容量を対応するトランジスタに合わせるこ
とは困難であり、そのためにDCレベル変換容量の両端の電圧が対応するトランジスタの
閾値に整合せず、トランジスタのオン・オフを正確に行なうことができないという問題も
発生し得る。
タとを有するレベルシフタ回路において、容量(容量素子)とバイアス手段とによって第
1のインバータから第2のインバータへ入力される信号のDCレベルを変換することが提
案されている。(特許文献1参照)。しかしながらこの回路では、第2のインバータを構
成する各トランジスタのゲートと第1のインバータの出力との間に接続されているDCレ
ベル変換用容量はバイアス手段によって常にハイレベル電源電位またはローレベル電源電
位に接続されていることから、これら容量の充放電が回路の動特性に悪影響を与えたり(
すなわち回路動作速度の低下を招いたり)、或いは、これら容量の充放電に伴う電力消費
が無視できない程度に大きくなったりするという問題が生じる。また、トランジスタの閾
値にばらつきがあるような場合、各容量の静電容量を対応するトランジスタに合わせるこ
とは困難であり、そのためにDCレベル変換容量の両端の電圧が対応するトランジスタの
閾値に整合せず、トランジスタのオン・オフを正確に行なうことができないという問題も
発生し得る。
上述した問題に鑑み、本発明では入力信号が有する2値の電位に関わらず、正常に動作
させることが可能なデジタル回路の提案を課題とする。
させることが可能なデジタル回路の提案を課題とする。
本発明は、デジタル回路に実際に入力される信号の電位と、該デジタル回路を正常に動
作させ得る電位との間の電位差を予め記憶しておき、実際に入力された信号に該電位差を
加算してから各回路素子に入力する補正手段を当該デジタル回路に設けることで、デジタ
ル回路を正常に動作させるものである。
作させ得る電位との間の電位差を予め記憶しておき、実際に入力された信号に該電位差を
加算してから各回路素子に入力する補正手段を当該デジタル回路に設けることで、デジタ
ル回路を正常に動作させるものである。
その補正手段により、入力信号の低電位側の電位が供給されたときにnチャネル型トラ
ンジスタをオフさせ、入力信号の高電位側の電位が供給されたときにpチャネル型トラン
ジスタをオフさせることができる。その結果、デジタル回路を正常に動作させることがで
きる。
ンジスタをオフさせ、入力信号の高電位側の電位が供給されたときにpチャネル型トラン
ジスタをオフさせることができる。その結果、デジタル回路を正常に動作させることがで
きる。
図1(A)に本発明のデジタル回路の構成を示す。デジタル回路100は、入力された
信号INの電位を補正する補正手段101と、該補正手段101によって補正された入力
信号によって動作が制御される1つまたは複数の回路素子102を有している。そして該
回路素子の動作に従って出力信号OUTの電位が制御される。
信号INの電位を補正する補正手段101と、該補正手段101によって補正された入力
信号によって動作が制御される1つまたは複数の回路素子102を有している。そして該
回路素子の動作に従って出力信号OUTの電位が制御される。
図1(B)に、本発明のデジタル回路が有する補正手段101の第1の構成を簡単に示
す。第1の構成の補正手段101は、入力信号の高電位側または低電位側のいずれか一方
の電位を補正するための容量素子123を有する。
す。第1の構成の補正手段101は、入力信号の高電位側または低電位側のいずれか一方
の電位を補正するための容量素子123を有する。
そして、容量素子123の第1の電極への電源電位1の供給を制御するスイッチ130
と、容量素子123の第2の電極への電源電位2の供給を制御するスイッチ131とを有
する。また、容量素子123の第1の電極への入力信号INの電位の供給を制御するスイ
ッチ132が設けられている。そして、容量素子123の第2の電極は出力端子140に
接続されている。
と、容量素子123の第2の電極への電源電位2の供給を制御するスイッチ131とを有
する。また、容量素子123の第1の電極への入力信号INの電位の供給を制御するスイ
ッチ132が設けられている。そして、容量素子123の第2の電極は出力端子140に
接続されている。
なお、入力信号INの高電位側の電位を補正する場合、電源電位1≦電源電位2とする
。また、入力信号INの低電位側の電位を補正する場合、電源電位1≧電源電位2である
。
。また、入力信号INの低電位側の電位を補正する場合、電源電位1≧電源電位2である
。
そしてスイッチ130、131を制御することで、容量素子123に電源電位1と電源
電位2の電位差を記憶、保持させることができる。
電位2の電位差を記憶、保持させることができる。
そしてスイッチ132を制御することで、入力信号INの電位が容量素子123の第1
の電極に与えられると、入力信号INの電位に容量素子123に保持されている電位差が
加算されて、後段の回路素子102に入力される。
の電極に与えられると、入力信号INの電位に容量素子123に保持されている電位差が
加算されて、後段の回路素子102に入力される。
よって、電源電位1と電源電位2の電位差を所望の大きさに制御することで、回路素子
102に与えられる電位の高さを制御することができ、回路素子102ひいてはデジタル
回路100を正常に動作させることができる。
102に与えられる電位の高さを制御することができ、回路素子102ひいてはデジタル
回路100を正常に動作させることができる。
正常な動作とは、入力信号INが低電圧側の電位のときの、出力端子の電位が、入力信
号INがVSSと等しいときの出力端子の電位とほぼ等しい状態にあり、入力信号INが
高電位側の電位のときの出力端子の電位が、入力信号INがVDDのときの出力とほぼ等
しい状態にある場合のことを言う。なお、必ずしも出力がVSSやVDDに等しくなくて
も、後段に設けられたデジタル回路が誤動作しなければ正常な動作をしていると見なすこ
とができる。
号INがVSSと等しいときの出力端子の電位とほぼ等しい状態にあり、入力信号INが
高電位側の電位のときの出力端子の電位が、入力信号INがVDDのときの出力とほぼ等
しい状態にある場合のことを言う。なお、必ずしも出力がVSSやVDDに等しくなくて
も、後段に設けられたデジタル回路が誤動作しなければ正常な動作をしていると見なすこ
とができる。
図1(C)に、本発明のデジタル回路が有する補正手段101の第2の構成を簡単に示
す。第2の構成の補正手段101は、図1(B)の電源電位1を入力信号の電位で代用し
て補正を行なうものに相当する。具体的に第2の構成の補正手段101は、入力信号IN
の電位を補正するための容量素子103を有する。
す。第2の構成の補正手段101は、図1(B)の電源電位1を入力信号の電位で代用し
て補正を行なうものに相当する。具体的に第2の構成の補正手段101は、入力信号IN
の電位を補正するための容量素子103を有する。
なお、入力信号INの高電位側の電位を補正する場合、入力信号INの高電位側の電位
≦電源電位とする。また、入力信号INの低電位側の電位を補正する場合、入力信号IN
の低電位側の電位≧電源電位である。
≦電源電位とする。また、入力信号INの低電位側の電位を補正する場合、入力信号IN
の低電位側の電位≧電源電位である。
容量素子103には、入力信号INの高電位側または低電位側のいずれか一方の電位と
、電源電位との間の電位差を予め記憶させておく。電源電位の容量素子103への供給は
、スイッチ108で制御する。
、電源電位との間の電位差を予め記憶させておく。電源電位の容量素子103への供給は
、スイッチ108で制御する。
上記構成により、入力信号INの電位に容量素子103に保持されている電位差が加算
されて後段の回路素子102に入力される。
されて後段の回路素子102に入力される。
よって、入力信号INの電位と電源電位の電位差を所望の大きさに制御することで、回
路素子102に与えられる電位の高さを制御することができ、回路素子102ひいてはデ
ジタル回路100を正常に動作させることができる。
路素子102に与えられる電位の高さを制御することができ、回路素子102ひいてはデ
ジタル回路100を正常に動作させることができる。
また回路素子102がトランジスタを含んでおり、なおかつ補正後の入力信号が該トラ
ンジスタのゲートに入力される場合、トランジスタのゲート容量と電位差を記憶しておく
ための容量素子が直列に接続された状態になる。よって、トランジスタのゲート容量単独
の場合よりも、トランジスタのゲート容量と電位差を記憶しておくための容量素子が直列
に接続されることにより得られる合成容量の方が、容量値が小さくなる。よって、ゲート
容量によるトランジスタの動作の遅延を防ぎ、高速化させることができる。さらに回路素
子の1つであるトランジスタが誤動作し、オフさせるべきときにオンさせてしまうことを
防ぐことができるので、漏れ電流による消費電流の増加を防ぐことができる。
ンジスタのゲートに入力される場合、トランジスタのゲート容量と電位差を記憶しておく
ための容量素子が直列に接続された状態になる。よって、トランジスタのゲート容量単独
の場合よりも、トランジスタのゲート容量と電位差を記憶しておくための容量素子が直列
に接続されることにより得られる合成容量の方が、容量値が小さくなる。よって、ゲート
容量によるトランジスタの動作の遅延を防ぎ、高速化させることができる。さらに回路素
子の1つであるトランジスタが誤動作し、オフさせるべきときにオンさせてしまうことを
防ぐことができるので、漏れ電流による消費電流の増加を防ぐことができる。
なお、容量素子に保持されている電荷を初期化する動作と、補正するべき電位差を記憶
する動作は、各容量素子に保存した電荷が漏れてしまうことでデジタル回路の正常な動作
が妨げられてしまう前に再度行なうのが良い。
する動作は、各容量素子に保存した電荷が漏れてしまうことでデジタル回路の正常な動作
が妨げられてしまう前に再度行なうのが良い。
また本発明においてはスイッチを用いているが、他の素子に代替が可能である。例えば
スイッチとしてトランジスタを用いても良い。この場合、スイッチとして用いるトランジ
スタの極性はn型でもp型でも良い。
スイッチとしてトランジスタを用いても良い。この場合、スイッチとして用いるトランジ
スタの極性はn型でもp型でも良い。
なお本発明においてスイッチは、電気的スイッチでも機械的なスイッチでも何でも良い
。電流の流れを制御できるものなら、何でも良い。トランジスタでもよいし、ダイオード
でもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジ
スタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジ
スタの極性(導電型)は特に限定されない。ただし、オフ電流が少ない方が望ましい場合
、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ない
トランジスタとしては、LDD領域を設けているもの等がある。また、スイッチとして動
作させるトランジスタのソース端子の電位が、低電位側電源(Vss、Vgnd、0Vなど)に近
い状態で動作する場合はnチャネル型を、反対に、ソース端子の電位が、高電位側電源(
Vddなど)に近い状態で動作する場合はpチャネル型を用いることが望ましい。なぜなら
、ゲート・ソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいか
らである。なお、nチャネル型とpチャネル型の両方を用いて、CMOS型のスイッチに
してもよい。
。電流の流れを制御できるものなら、何でも良い。トランジスタでもよいし、ダイオード
でもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジ
スタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジ
スタの極性(導電型)は特に限定されない。ただし、オフ電流が少ない方が望ましい場合
、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ない
トランジスタとしては、LDD領域を設けているもの等がある。また、スイッチとして動
作させるトランジスタのソース端子の電位が、低電位側電源(Vss、Vgnd、0Vなど)に近
い状態で動作する場合はnチャネル型を、反対に、ソース端子の電位が、高電位側電源(
Vddなど)に近い状態で動作する場合はpチャネル型を用いることが望ましい。なぜなら
、ゲート・ソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいか
らである。なお、nチャネル型とpチャネル型の両方を用いて、CMOS型のスイッチに
してもよい。
また、スイッチの位置は必ずしも図1に示した位置に設けなくとも良く、回路が上述し
た動作を行なうことができるのであれば、その設ける位置を設計者が適宜決めることがで
きる。なお、本発明において、接続されているとは、電気的に接続されていることと同義
である。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に
電気的な接続を可能とする他の素子(例えば、別の素子やスイッチなど)が配置されてい
てもよい。場合によってはスイッチの数を増やすか、または減らすようにしても良い。
た動作を行なうことができるのであれば、その設ける位置を設計者が適宜決めることがで
きる。なお、本発明において、接続されているとは、電気的に接続されていることと同義
である。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に
電気的な接続を可能とする他の素子(例えば、別の素子やスイッチなど)が配置されてい
てもよい。場合によってはスイッチの数を増やすか、または減らすようにしても良い。
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。
ることができる。
また回路素子がトランジスタを含んでおり、なおかつ補正後の入力信号が該トランジス
タのゲートに入力される場合、トランジスタのゲート容量と第1の容量素子または第2の
容量素子が直列に接続された状態になる。よって、トランジスタのゲート容量単独の場合
よりも、トランジスタのゲート容量と第1の容量素子または第2の容量素子が直列に接続
されることにより得られる合成容量の方が、容量値は小さくなる。よって、ゲート容量に
よるトランジスタの動作の遅延を防ぐことができる。
タのゲートに入力される場合、トランジスタのゲート容量と第1の容量素子または第2の
容量素子が直列に接続された状態になる。よって、トランジスタのゲート容量単独の場合
よりも、トランジスタのゲート容量と第1の容量素子または第2の容量素子が直列に接続
されることにより得られる合成容量の方が、容量値は小さくなる。よって、ゲート容量に
よるトランジスタの動作の遅延を防ぐことができる。
(実施の形態1)
本実施の形態では、本発明のデジタル回路の1つであるインバータの、具体的な構成と
その動作について説明する。
本実施の形態では、本発明のデジタル回路の1つであるインバータの、具体的な構成と
その動作について説明する。
図2に本実施の形態のインバータの構成を示す。201は補正手段に相当し、202は
回路素子群である。
回路素子群である。
補正手段201は第1の容量素子203と、第2の容量素子204と、前記第1の容量
素子203への電位の供給を制御する3つのスイッチ205〜207と、前記第2の容量
素子204への電位の供給を制御する3つのスイッチ208〜210とを有している。
素子203への電位の供給を制御する3つのスイッチ205〜207と、前記第2の容量
素子204への電位の供給を制御する3つのスイッチ208〜210とを有している。
スイッチ205は、第1の容量素子203が有する第1の電極への、入力信号の電位の
供給を制御する。スイッチ206は、第1の容量素子203が有する第1の電極への、高
電位側の電源電位VHの供給を制御する。スイッチ207は、第1の容量素子203が有
する第2の電極への、電源電位VDDの供給を制御する。
供給を制御する。スイッチ206は、第1の容量素子203が有する第1の電極への、高
電位側の電源電位VHの供給を制御する。スイッチ207は、第1の容量素子203が有
する第2の電極への、電源電位VDDの供給を制御する。
またスイッチ208は、第2の容量素子204が有する第1の電極への、入力信号の電
位の供給を制御する。スイッチ209は、第2の容量素子204が有する第1の電極への
、低電位側の電源電位VLの供給を制御する。スイッチ210は、第2の容量素子204
が有する第2の電極への、電源電位VSSの供給を制御する。
位の供給を制御する。スイッチ209は、第2の容量素子204が有する第1の電極への
、低電位側の電源電位VLの供給を制御する。スイッチ210は、第2の容量素子204
が有する第2の電極への、電源電位VSSの供給を制御する。
なお本実施の形態では、スイッチ207によって、第1の容量素子203が有する第2
の電極へ電源電位VDDが供給される形態を示しているが、本発明はこれに限定されない
。第1の容量素子203が有する第2の電極に供給される電位は電源電位VDD以外の電
位であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにし
ても良い。また同様に、スイッチ210によって、第2の容量素子204が有する第2の
電極へ電源電位VSSが供給される形態を示しているが、本発明はこれに限定されない。
第2の容量素子204が有する第2の電極に供給される電位は電源電位VSS以外の電位
であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにして
も良い。
の電極へ電源電位VDDが供給される形態を示しているが、本発明はこれに限定されない
。第1の容量素子203が有する第2の電極に供給される電位は電源電位VDD以外の電
位であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにし
ても良い。また同様に、スイッチ210によって、第2の容量素子204が有する第2の
電極へ電源電位VSSが供給される形態を示しているが、本発明はこれに限定されない。
第2の容量素子204が有する第2の電極に供給される電位は電源電位VSS以外の電位
であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにして
も良い。
回路素子群202は、1つのpチャネル型トランジスタ211と、1つのnチャネル型
トランジスタ212とを有している。pチャネル型トランジスタ211の第1の端子(こ
こではソース)には電源電位VDDが与えられており、nチャネル型トランジスタ212
の第1の端子(ここではソース)には電源電位VSSが与えられている。またpチャネル
型トランジスタ211の第2の端子(ここではドレイン)とnチャネル型トランジスタ2
12の第2の端子(ここではドレイン)は互いに接続されており、これらの2つのトラン
ジスタの第2の端子の電位が、出力信号OUTの電位として後段の回路に供給される。
トランジスタ212とを有している。pチャネル型トランジスタ211の第1の端子(こ
こではソース)には電源電位VDDが与えられており、nチャネル型トランジスタ212
の第1の端子(ここではソース)には電源電位VSSが与えられている。またpチャネル
型トランジスタ211の第2の端子(ここではドレイン)とnチャネル型トランジスタ2
12の第2の端子(ここではドレイン)は互いに接続されており、これらの2つのトラン
ジスタの第2の端子の電位が、出力信号OUTの電位として後段の回路に供給される。
また、第1の容量素子203の第2の電極はpチャネル型トランジスタ211のゲート
に接続されており、第2の容量素子204の第2の電極はnチャネル型トランジスタ21
2のゲートに接続されている。
に接続されており、第2の容量素子204の第2の電極はnチャネル型トランジスタ21
2のゲートに接続されている。
なお、VDD>VSSであり、VH>VLであり、VDD>VH、VL>VSSとする。そ
して電源電位VHは、通常動作の際の入力信号の高電位側の電位に近く、できればそれ以
下となるように設定するのが望ましい。そうすることで、高電位側の電位が供給されたと
きに、pチャネル型トランジスタ211がオフしやすくなる。また電源電位VLは、通常
動作の際の入力信号の低電位側の電位に近く、できればそれ以上となるように設定するの
が望ましい。そうすることで、低電位側の電位が供給されたときに、nチャネル型トラン
ジスタ212がオフしやすくなる。本実施の形態では入力信号の高電位側の電位が電源電
位VHと等しく、入力信号の低電位側の電位が電源電位VLと等しいものと仮定する。また
VH−VL>VTHn、VL−VH<VTHpとなるようにする。
して電源電位VHは、通常動作の際の入力信号の高電位側の電位に近く、できればそれ以
下となるように設定するのが望ましい。そうすることで、高電位側の電位が供給されたと
きに、pチャネル型トランジスタ211がオフしやすくなる。また電源電位VLは、通常
動作の際の入力信号の低電位側の電位に近く、できればそれ以上となるように設定するの
が望ましい。そうすることで、低電位側の電位が供給されたときに、nチャネル型トラン
ジスタ212がオフしやすくなる。本実施の形態では入力信号の高電位側の電位が電源電
位VHと等しく、入力信号の低電位側の電位が電源電位VLと等しいものと仮定する。また
VH−VL>VTHn、VL−VH<VTHpとなるようにする。
また、本実施の形態では、回路素子群202が有するpチャネル型トランジスタ211
とnチャネル型トランジスタ212の閾値電圧が0であると仮定してその動作について説
明をするが、実際の回路では閾値が0であるとは限らない。その場合、例えばpチャネル
型トランジスタ211の閾値電圧をVTHpとすると、VHは、通常動作の際の入力信号の高
電位側の電位よりも|VTHp|分以上高くなるように設定するのが望ましい。また例えば
nチャネル型トランジスタ212の閾値電圧をVTHnとすると、VLは、通常動作の際の入
力信号の低電位側の電位よりも|VTHn|分以上低くなるように設定するのが望ましい。
そうすることで、ノーマリオンになるのを防ぎつつ、pチャネル型トランジスタ211や
nチャネル型トランジスタ212をオンさせるときに、|VGS|を最大限に大きくしてよ
り高いオン電流を得ることができる。
とnチャネル型トランジスタ212の閾値電圧が0であると仮定してその動作について説
明をするが、実際の回路では閾値が0であるとは限らない。その場合、例えばpチャネル
型トランジスタ211の閾値電圧をVTHpとすると、VHは、通常動作の際の入力信号の高
電位側の電位よりも|VTHp|分以上高くなるように設定するのが望ましい。また例えば
nチャネル型トランジスタ212の閾値電圧をVTHnとすると、VLは、通常動作の際の入
力信号の低電位側の電位よりも|VTHn|分以上低くなるように設定するのが望ましい。
そうすることで、ノーマリオンになるのを防ぎつつ、pチャネル型トランジスタ211や
nチャネル型トランジスタ212をオンさせるときに、|VGS|を最大限に大きくしてよ
り高いオン電流を得ることができる。
次に図3を用いて、図2に示したインバータの動作について説明する。本発明のデジタ
ル回路の動作は、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果
たす通常の動作とに区別される。
ル回路の動作は、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果
たす通常の動作とに区別される。
まず電位差を記憶する動作について、図3を用いて説明する。記憶するべき電位差は第
1の容量素子203と、第2の容量素子204とで異なる。第1の容量素子203では電
源電位VDDと高電位側電源電位VHとの電位差を記憶し、第2の容量素子204では電
源電位VSSと低電位側電源電位VLとの電位差を記憶する。
1の容量素子203と、第2の容量素子204とで異なる。第1の容量素子203では電
源電位VDDと高電位側電源電位VHとの電位差を記憶し、第2の容量素子204では電
源電位VSSと低電位側電源電位VLとの電位差を記憶する。
具体的には図3(A)に示すようにスイッチ205をオフ、スイッチ206、207を
オンにして、第1の容量素子203の第1の電極に電源電位VHを与え、第2の電極に電
源電位VDDを与える。そして第1の容量素子203には、電源電位VHと電源電位VD
Dとによって電荷が蓄積される。
オンにして、第1の容量素子203の第1の電極に電源電位VHを与え、第2の電極に電
源電位VDDを与える。そして第1の容量素子203には、電源電位VHと電源電位VD
Dとによって電荷が蓄積される。
また、スイッチ208をオフ、スイッチ209、210をオンにして、第2の容量素子
204の第1の電極に電源電位VLを与え、第2の電極に電源電位VSSを与える。そし
て第2の容量素子204には、電源電位VLと電源電位VSSとによって電荷が蓄積され
る。
204の第1の電極に電源電位VLを与え、第2の電極に電源電位VSSを与える。そし
て第2の容量素子204には、電源電位VLと電源電位VSSとによって電荷が蓄積され
る。
次に図3(B)に示すように、スイッチ205、206、207をオフにすることで、
蓄積された電荷が第1の容量素子203において保持され、電源電位VDDと電源電位V
Hとの間の電位差(Vc1と記する)が記憶される。また同様に、スイッチ208、209
、210をオフにすることで、蓄積された電荷が第2の容量素子204において保持され
、電源電位VSSと電源電位VLとの間の電位差(Vc2と記する)が記憶される。
蓄積された電荷が第1の容量素子203において保持され、電源電位VDDと電源電位V
Hとの間の電位差(Vc1と記する)が記憶される。また同様に、スイッチ208、209
、210をオフにすることで、蓄積された電荷が第2の容量素子204において保持され
、電源電位VSSと電源電位VLとの間の電位差(Vc2と記する)が記憶される。
次に、記憶された電位差による入力信号の電位の補正と、該補正された電位に基づいて
行なわれる通常動作について説明する。
行なわれる通常動作について説明する。
図4(A)を用いて、入力信号INの電位が、高電位側(本実施の形態ではVH)であ
る場合の動作について説明する。
る場合の動作について説明する。
通常の動作では、常にスイッチ206、207、209、210がオフし、スイッチ2
05、208がオンしている。入力信号の電位VHは、スイッチ205、208を介して
第1の容量素子203の第1の電極と、第2の容量素子204の第1の電極に与えられる
。
05、208がオンしている。入力信号の電位VHは、スイッチ205、208を介して
第1の容量素子203の第1の電極と、第2の容量素子204の第1の電極に与えられる
。
第1の容量素子203と第2の容量素子204がそれぞれ有する2つの電極間の電位差
は、電荷保存の法則に従い、常に一定である。よって第1の容量素子203の第2の電極
の電位は、第1の電極に電位VHが与えられると、電位VHに電位差Vc1が加算された高
さに保たれる。ここで電位差Vc1=電源電位VDD−電源電位VHであるので、第1の容
量素子203の第2の電極の電位はVDDとなる。第2の電極の電位VDDはpチャネル
型トランジスタ211のゲートに与えられ、pチャネル型トランジスタ211はゲート電
圧が0となるのでオフになる。
は、電荷保存の法則に従い、常に一定である。よって第1の容量素子203の第2の電極
の電位は、第1の電極に電位VHが与えられると、電位VHに電位差Vc1が加算された高
さに保たれる。ここで電位差Vc1=電源電位VDD−電源電位VHであるので、第1の容
量素子203の第2の電極の電位はVDDとなる。第2の電極の電位VDDはpチャネル
型トランジスタ211のゲートに与えられ、pチャネル型トランジスタ211はゲート電
圧が0となるのでオフになる。
一方、第2の容量素子204の第2の電極の電位は、第1の電極に電位VHが与えられ
ると、電位VHに電位差Vc2が加算された高さに保たれる。ここで電位差Vc2=電源電
位VSS−電源電位VLであるので、第2の容量素子204の第2の電極の電位はVH+V
SS−VLとなる。よってnチャネル型トランジスタ212はゲート電圧がVH−VLとな
り、VH−VL>VTHnの場合はオンとなる。
ると、電位VHに電位差Vc2が加算された高さに保たれる。ここで電位差Vc2=電源電
位VSS−電源電位VLであるので、第2の容量素子204の第2の電極の電位はVH+V
SS−VLとなる。よってnチャネル型トランジスタ212はゲート電圧がVH−VLとな
り、VH−VL>VTHnの場合はオンとなる。
よって、入力信号INの電位がVHの場合、電源電位VSSが出力信号の電位として後
段の回路に与えられる。
段の回路に与えられる。
次に図4(B)を用いて、入力信号INの電位が、低電位側(本実施の形態ではVL)
である場合の動作について説明する。
である場合の動作について説明する。
上述したように通常の動作ではスイッチ206、207、209、210がオフし、ス
イッチ205、208がオンしている。入力信号の電位VLは、スイッチ205、208
を介して第1の容量素子203の第1の電極と、第2の容量素子204の第1の電極に与
えられる。
イッチ205、208がオンしている。入力信号の電位VLは、スイッチ205、208
を介して第1の容量素子203の第1の電極と、第2の容量素子204の第1の電極に与
えられる。
第1の容量素子203と第2の容量素子204がそれぞれ有する2つの電極間の電位差
は、電荷保存の法則に従い、常に一定である。よって第1の容量素子203の第2の電極
の電位は、第1の電極に電位VLが与えられると、電位VLに電位差Vc1が加算された高
さに保たれる。ここで電位差Vc1=電源電位VDD−電源電位VHであるので、第1の容
量素子203の第2の電極の電位はVL+VDD−VHとなる。よってpチャネル型トラン
ジスタ211はゲート電圧がVL−VHとなり、VL−VH<VTHpの場合はオンとなる。
は、電荷保存の法則に従い、常に一定である。よって第1の容量素子203の第2の電極
の電位は、第1の電極に電位VLが与えられると、電位VLに電位差Vc1が加算された高
さに保たれる。ここで電位差Vc1=電源電位VDD−電源電位VHであるので、第1の容
量素子203の第2の電極の電位はVL+VDD−VHとなる。よってpチャネル型トラン
ジスタ211はゲート電圧がVL−VHとなり、VL−VH<VTHpの場合はオンとなる。
一方、第2の容量素子204の第2の電極の電位は、第1の電極に電位VLが与えられ
ると、電位VLに電位差Vc2が加算された高さに保たれる。ここで電位差Vc2=電源電
位VSS−電源電位VLであるので、第2の容量素子204の第2の電極の電位はVSS
となる。第2の電極の電位VSSはnチャネル型トランジスタ212のゲートに与えられ
、nチャネル型トランジスタ212はゲート電圧が0となるのでオフになる。
ると、電位VLに電位差Vc2が加算された高さに保たれる。ここで電位差Vc2=電源電
位VSS−電源電位VLであるので、第2の容量素子204の第2の電極の電位はVSS
となる。第2の電極の電位VSSはnチャネル型トランジスタ212のゲートに与えられ
、nチャネル型トランジスタ212はゲート電圧が0となるのでオフになる。
よって、入力信号INの電位がVLの場合、電源電位VDDが出力信号の電位として後
段の回路に与えられる。
段の回路に与えられる。
本発明は上記構成によって、入力信号の電位にかかわらず、電位差VC1とVC2とを同時
に取得することができる。
に取得することができる。
なお本実施の形態では、スイッチ207または210によって容量素子の第2の電極へ
の電源電位VSSまたはVDDの供給が制御されているが、本発明はこの構成に限定され
ない。スイッチ207によって電源電位VDDとは異なる電源電位VH’の、第1の容量
素子203の第2の電極への供給が制御されていても良い。また、スイッチ210によっ
て電源電位VSSとは異なる電源電位VL’の、第2の容量素子204の第2の電極への
供給が制御されていても良い。この場合、入力信号の高電位側の電位をVH''、低電位側
の電位をVL''とすると、VH''+VL’−VL−VSS>VTHnとし、またVL''+VH’−
VH−VDD<VTHpとする。さらに、VL''+VL’−VL−VSS≦VTHnであることが望
ましく、またVH''+VH’−VH−VDD≧VTHpであることが望ましい。
の電源電位VSSまたはVDDの供給が制御されているが、本発明はこの構成に限定され
ない。スイッチ207によって電源電位VDDとは異なる電源電位VH’の、第1の容量
素子203の第2の電極への供給が制御されていても良い。また、スイッチ210によっ
て電源電位VSSとは異なる電源電位VL’の、第2の容量素子204の第2の電極への
供給が制御されていても良い。この場合、入力信号の高電位側の電位をVH''、低電位側
の電位をVL''とすると、VH''+VL’−VL−VSS>VTHnとし、またVL''+VH’−
VH−VDD<VTHpとする。さらに、VL''+VL’−VL−VSS≦VTHnであることが望
ましく、またVH''+VH’−VH−VDD≧VTHpであることが望ましい。
なお、スイッチ207または210によって第2の電極への電源電位VSSまたはVD
Dの供給が制御されている場合、電源電位VSSまたはVDDとは異なる電位VL’また
はVH’を供給する場合に比べて、電源電位を供給するための配線数を抑えることができ
る。
Dの供給が制御されている場合、電源電位VSSまたはVDDとは異なる電位VL’また
はVH’を供給する場合に比べて、電源電位を供給するための配線数を抑えることができ
る。
(実施の形態2)
本実施の形態では、本発明のデジタル回路の1つであるインバータの、実施の形態1と
は異なる構成について説明する。
本実施の形態では、本発明のデジタル回路の1つであるインバータの、実施の形態1と
は異なる構成について説明する。
図5に本実施の形態のインバータの構成を示す。301は補正手段に相当し、302は
回路素子群である。
回路素子群である。
補正手段301は第1の容量素子303と、第2の容量素子304と、前記第1の容量
素子303への電源電位VDDの供給を制御するスイッチ305と、前記第2の容量素子
304への電源電位VSSの供給を制御するスイッチ306とを有している。
素子303への電源電位VDDの供給を制御するスイッチ305と、前記第2の容量素子
304への電源電位VSSの供給を制御するスイッチ306とを有している。
なお本実施の形態では、スイッチ305によって、第1の容量素子303が有する第2
の電極へ電源電位VDDが供給される形態を示しているが、本発明はこれに限定されない
。第1の容量素子303が有する第2の電極に供給される電位は電源電位VDD以外の電
位であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにし
ても良い。また同様に、スイッチ306によって、第2の容量素子304が有する第2の
電極へ電源電位VSSが供給される形態を示しているが、本発明はこれに限定されない。
第2の容量素子304が有する第2の電極に供給される電位は電源電位VSS以外の電位
であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにして
も良い。
の電極へ電源電位VDDが供給される形態を示しているが、本発明はこれに限定されない
。第1の容量素子303が有する第2の電極に供給される電位は電源電位VDD以外の電
位であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにし
ても良い。また同様に、スイッチ306によって、第2の容量素子304が有する第2の
電極へ電源電位VSSが供給される形態を示しているが、本発明はこれに限定されない。
第2の容量素子304が有する第2の電極に供給される電位は電源電位VSS以外の電位
であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにして
も良い。
回路素子群302は、1つのpチャネル型トランジスタ311と、1つのnチャネル型
トランジスタ312とを有している。pチャネル型トランジスタ311の第1の端子(こ
こではソース)には電源電位VDDが与えられており、nチャネル型トランジスタ312
の第1の端子(ここではソース)には電源電位VSSが与えられている。またpチャネル
型トランジスタ311の第2の端子(ここではドレイン)とnチャネル型トランジスタ3
12の第2の端子(ここではドレイン)は互いに接続されており、これら2つのトランジ
スタの第2の端子の電位が、出力信号OUTの電位として後段の回路に供給される。なお
、VDD>VSSである。また、VSSがnチャネル型トランジスタ312とスイッチ3
06に接続されている場合は、入力信号の高電位側の電位をVH、低電位側の電位をVLと
したときに、VH−VL>VTHn、VL−VH<VTHpとなるようにする。
トランジスタ312とを有している。pチャネル型トランジスタ311の第1の端子(こ
こではソース)には電源電位VDDが与えられており、nチャネル型トランジスタ312
の第1の端子(ここではソース)には電源電位VSSが与えられている。またpチャネル
型トランジスタ311の第2の端子(ここではドレイン)とnチャネル型トランジスタ3
12の第2の端子(ここではドレイン)は互いに接続されており、これら2つのトランジ
スタの第2の端子の電位が、出力信号OUTの電位として後段の回路に供給される。なお
、VDD>VSSである。また、VSSがnチャネル型トランジスタ312とスイッチ3
06に接続されている場合は、入力信号の高電位側の電位をVH、低電位側の電位をVLと
したときに、VH−VL>VTHn、VL−VH<VTHpとなるようにする。
また、第1の容量素子303の第2の電極はpチャネル型トランジスタ311のゲート
に接続されており、第2の容量素子304の第2の電極はnチャネル型トランジスタ31
2のゲートに接続されている。
に接続されており、第2の容量素子304の第2の電極はnチャネル型トランジスタ31
2のゲートに接続されている。
次に図6を用いて、図5に示したインバータの動作について説明する。図6に示したイ
ンバータの動作も、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を
果たす通常の動作とに区別される。ただし本実施の形態のインバータは、各容量素子への
電源電位の供給は、第1の容量素子と第2の容量素子とで同時に行なうのではなく、順に
行なう。
ンバータの動作も、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を
果たす通常の動作とに区別される。ただし本実施の形態のインバータは、各容量素子への
電源電位の供給は、第1の容量素子と第2の容量素子とで同時に行なうのではなく、順に
行なう。
まず、第1の容量素子303において電位差を記憶する動作について、図6(A)を用
いて説明する。図6(A)に示すように、スイッチ305をオン、スイッチ306をオフ
にして、第1の容量素子303の第1の電極に入力信号INの高電位側の電位VHを与え
る。上記構成によって第1の容量素子303には、入力信号INの電位VHと電源電位V
DDとによって電荷が蓄積される。そして、スイッチ305をオフにし、第1の容量素子
303に蓄積された電荷が保持され、電源電位VDDと入力信号の高電位側の電位VHと
の間の電位差(Vc1と記する)が記憶される。
いて説明する。図6(A)に示すように、スイッチ305をオン、スイッチ306をオフ
にして、第1の容量素子303の第1の電極に入力信号INの高電位側の電位VHを与え
る。上記構成によって第1の容量素子303には、入力信号INの電位VHと電源電位V
DDとによって電荷が蓄積される。そして、スイッチ305をオフにし、第1の容量素子
303に蓄積された電荷が保持され、電源電位VDDと入力信号の高電位側の電位VHと
の間の電位差(Vc1と記する)が記憶される。
次に第2の容量素子304において電位差を記憶する動作について、図6(B)を用い
て説明する。図6(B)において、スイッチ305をオフ、スイッチ306をオンにして
、第2の容量素子304の第1の電極に入力信号INの低電位側の電位VLを与える。上
記構成によって第2の容量素子304には、入力信号INの電位VLと電源電位VSSと
によって電荷が蓄積される。そして、スイッチ306をオフにし、第2の容量素子304
に蓄積された電荷が保持され、電源電位VSSと入力信号の低電位側の電位VLとの間の
電位差(Vc2と記する)が記憶される。
て説明する。図6(B)において、スイッチ305をオフ、スイッチ306をオンにして
、第2の容量素子304の第1の電極に入力信号INの低電位側の電位VLを与える。上
記構成によって第2の容量素子304には、入力信号INの電位VLと電源電位VSSと
によって電荷が蓄積される。そして、スイッチ306をオフにし、第2の容量素子304
に蓄積された電荷が保持され、電源電位VSSと入力信号の低電位側の電位VLとの間の
電位差(Vc2と記する)が記憶される。
なお、第1の容量素子303と第2の容量素子304への電荷の蓄積は、どちらを先に
行っても良い。
行っても良い。
次に、記憶された電位差による入力信号の電位の補正と、該補正された電位に基づいて
行なわれる通常動作について説明する。図6(C)に示すように、通常動作の場合は、ス
イッチ305、306を常にオフにしておく。
行なわれる通常動作について説明する。図6(C)に示すように、通常動作の場合は、ス
イッチ305、306を常にオフにしておく。
第1の容量素子303と第2の容量素子304がそれぞれ有する2つの電極間の電位差
は、電荷保存の法則に従い常に一定である。よって第1の容量素子303の第2の電極の
電位は、第1の電極に電位VHが与えられると、電位VHに電位差Vc1が加算された高さ
に保たれる。ここで電位差Vc1=電源電位VDD−入力信号の高電位側の電位VHである
ので、第1の容量素子303の第2の電極の電位はVDDとなる。第2の電極の電位VD
Dはpチャネル型トランジスタ311のゲートに与えられ、pチャネル型トランジスタ3
11はゲート電圧が0となるのでオフになる。
は、電荷保存の法則に従い常に一定である。よって第1の容量素子303の第2の電極の
電位は、第1の電極に電位VHが与えられると、電位VHに電位差Vc1が加算された高さ
に保たれる。ここで電位差Vc1=電源電位VDD−入力信号の高電位側の電位VHである
ので、第1の容量素子303の第2の電極の電位はVDDとなる。第2の電極の電位VD
Dはpチャネル型トランジスタ311のゲートに与えられ、pチャネル型トランジスタ3
11はゲート電圧が0となるのでオフになる。
一方、第2の容量素子304の第2の電極の電位は、第1の電極に電位VHが与えられ
ると、電位VHに電位差Vc2が加算された高さに保たれる。ここで電位差Vc2=電源電
位VSS−入力信号の低電位側の電位VLであるので、第2の容量素子304の第2の電
極の電位はVH+VSS−VLとなる。よってnチャネル型トランジスタ312はゲート電
圧がVH−VLとなり、VH−VL>VTHnであるのでオンとなる。
ると、電位VHに電位差Vc2が加算された高さに保たれる。ここで電位差Vc2=電源電
位VSS−入力信号の低電位側の電位VLであるので、第2の容量素子304の第2の電
極の電位はVH+VSS−VLとなる。よってnチャネル型トランジスタ312はゲート電
圧がVH−VLとなり、VH−VL>VTHnであるのでオンとなる。
よって、入力信号INの電位がVHの場合、電源電位VSSが出力信号の電位として後
段の回路に与えられる。
段の回路に与えられる。
入力信号INの電位が低電位側の電位VLである場合、入力信号の電位VLは第1の容量
素子303の第1の電極と、第2の容量素子304の第1の電極に与えられる。
素子303の第1の電極と、第2の容量素子304の第1の電極に与えられる。
第1の容量素子303と第2の容量素子304がそれぞれ有する2つの電極間の電位差
は、電荷保存の法則に従い常に一定である。よって第1の容量素子303の第2の電極の
電位は、第1の電極に電位VLが与えられると、電位VLに電位差Vc1が加算された高さ
に保たれる。ここで電位差Vc1=電源電位VDD−入力信号の高電位側の電位VHである
ので、第1の容量素子303の第2の電極の電位はVL+VDD−VHとなる。よってpチ
ャネル型トランジスタ311はゲート電圧がVL−VHとなり、VL−VH<VTHpであるの
でオンとなる。
は、電荷保存の法則に従い常に一定である。よって第1の容量素子303の第2の電極の
電位は、第1の電極に電位VLが与えられると、電位VLに電位差Vc1が加算された高さ
に保たれる。ここで電位差Vc1=電源電位VDD−入力信号の高電位側の電位VHである
ので、第1の容量素子303の第2の電極の電位はVL+VDD−VHとなる。よってpチ
ャネル型トランジスタ311はゲート電圧がVL−VHとなり、VL−VH<VTHpであるの
でオンとなる。
一方、第2の容量素子304の第2の電極の電位は、第1の電極に電位VLが与えられ
ると、電位VLに電位差Vc2が加算された高さに保たれる。ここで電位差Vc2=電源電
位VSS−入力信号の低電位側の電位VLであるので、第2の容量素子304の第2の電
極の電位はVSSとなる。第2の電極の電位VSSはnチャネル型トランジスタ312の
ゲートに与えられ、nチャネル型トランジスタ312はゲート電圧が0となるのでオフに
なる。
ると、電位VLに電位差Vc2が加算された高さに保たれる。ここで電位差Vc2=電源電
位VSS−入力信号の低電位側の電位VLであるので、第2の容量素子304の第2の電
極の電位はVSSとなる。第2の電極の電位VSSはnチャネル型トランジスタ312の
ゲートに与えられ、nチャネル型トランジスタ312はゲート電圧が0となるのでオフに
なる。
よって、入力信号INの電位がVLの場合、電源電位VDDが出力信号の電位として後
段の回路に与えられる。
段の回路に与えられる。
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。また、図2に示したデジタル回路に比べて補正手段に用いるスイッチの
数を抑えることができ、より簡単な構成で本発明の効果を得ることができる。
ることができる。また、図2に示したデジタル回路に比べて補正手段に用いるスイッチの
数を抑えることができ、より簡単な構成で本発明の効果を得ることができる。
なお本実施の形態では、スイッチ305または306によって第2の電極への電源電位
VSSまたはVDDの供給が制御されているが、本発明はこの構成に限定されない。スイ
ッチ305によって電源電位VDDとは異なる電源電位VH’の、第1の容量素子303
の第2の電極への供給が制御されていても良い。また、スイッチ306によって電源電位
VSSとは異なる電源電位VL’の、第2の容量素子304の第2の電極への供給が制御
されていても良い。この場合、VH+VL’−VL−VSS>VTHnとし、またVL+VH’−
VH−VDD<VTHpとする。さらに、VL’−VSS≦VTHnであることが望ましく、また
VH’−VDD≧VTHpであることが望ましい。
VSSまたはVDDの供給が制御されているが、本発明はこの構成に限定されない。スイ
ッチ305によって電源電位VDDとは異なる電源電位VH’の、第1の容量素子303
の第2の電極への供給が制御されていても良い。また、スイッチ306によって電源電位
VSSとは異なる電源電位VL’の、第2の容量素子304の第2の電極への供給が制御
されていても良い。この場合、VH+VL’−VL−VSS>VTHnとし、またVL+VH’−
VH−VDD<VTHpとする。さらに、VL’−VSS≦VTHnであることが望ましく、また
VH’−VDD≧VTHpであることが望ましい。
なお、スイッチ305または306によって第2の電極への電源電位VSSまたはVD
Dの供給が制御されている場合、電源電位VSSまたはVDDとは異なる電位VL’また
はVH’を供給する場合に比べて、電源電位を供給するための配線数を抑えることができ
る。
Dの供給が制御されている場合、電源電位VSSまたはVDDとは異なる電位VL’また
はVH’を供給する場合に比べて、電源電位を供給するための配線数を抑えることができ
る。
逆に、電源電位VSSまたはVDDとは異なる電位VL’またはVH’を供給する場合、
スイッチ305または306によって第2の電極への電源電位VSSまたはVDDの供給
が制御されている場合に比べて、各容量素子において記憶される電位差を、pチャネル型
トランジスタ311、nチャネル型トランジスタ312の閾値に合わせて適宜設定するこ
とができる。本実施の形態では、回路素子群302が有するpチャネル型トランジスタ3
11とnチャネル型トランジスタ312の閾値電圧が0であると仮定してその動作につい
て説明をしたが、実際の回路では閾値が0であるとは限らない。この場合、例えばpチャ
ネル型トランジスタ311の閾値電圧をVTHpとすると、VH’は、通常動作の際の入力信
号の高電位側の電位VHよりも|VTHp|分以上高くなるように設定するのが望ましい。ま
た例えばnチャネル型トランジスタ312の閾値電圧をVTHnとすると、VLは通常動作の
際の入力信号の低電位側の電位VLよりも|VTHn|分以上低くなるように設定するのが望
ましい。上記構成により、各トランジスタの閾値に合わせて入力信号を補正することがで
き、デジタル回路の動作をより確実なものにすることができる。
スイッチ305または306によって第2の電極への電源電位VSSまたはVDDの供給
が制御されている場合に比べて、各容量素子において記憶される電位差を、pチャネル型
トランジスタ311、nチャネル型トランジスタ312の閾値に合わせて適宜設定するこ
とができる。本実施の形態では、回路素子群302が有するpチャネル型トランジスタ3
11とnチャネル型トランジスタ312の閾値電圧が0であると仮定してその動作につい
て説明をしたが、実際の回路では閾値が0であるとは限らない。この場合、例えばpチャ
ネル型トランジスタ311の閾値電圧をVTHpとすると、VH’は、通常動作の際の入力信
号の高電位側の電位VHよりも|VTHp|分以上高くなるように設定するのが望ましい。ま
た例えばnチャネル型トランジスタ312の閾値電圧をVTHnとすると、VLは通常動作の
際の入力信号の低電位側の電位VLよりも|VTHn|分以上低くなるように設定するのが望
ましい。上記構成により、各トランジスタの閾値に合わせて入力信号を補正することがで
き、デジタル回路の動作をより確実なものにすることができる。
(実施の形態3)
本実施の形態では、本発明のデジタル回路の1つであるNANDの構成について説明す
る。
本実施の形態では、本発明のデジタル回路の1つであるNANDの構成について説明す
る。
図7に示す本実施の形態のNANDは、第1の補正手段401と、第2の補正手段40
2と、回路素子群403とを有している。
2と、回路素子群403とを有している。
第1の補正手段401は第1の容量素子404と、第2の容量素子405と、前記第1
の容量素子404への電源電位VDDの供給を制御するスイッチ406と、前記第2の容
量素子405への電源電位VSSの供給を制御するスイッチ407とを有している。
の容量素子404への電源電位VDDの供給を制御するスイッチ406と、前記第2の容
量素子405への電源電位VSSの供給を制御するスイッチ407とを有している。
また第2の補正手段402は第3の容量素子411と、第4の容量素子412と、前記
第3の容量素子411への電源電位VDDの供給を制御するスイッチ413と、前記第4
の容量素子412への電源電位VSSの供給を制御するスイッチ414とを有している。
第3の容量素子411への電源電位VDDの供給を制御するスイッチ413と、前記第4
の容量素子412への電源電位VSSの供給を制御するスイッチ414とを有している。
回路素子群403は、2つのpチャネル型トランジスタ420、421と、2つのnチ
ャネル型トランジスタ422、423とを有している。pチャネル型トランジスタ420
の第1の端子(ここではソース)と、pチャネル型トランジスタ421の第1の端子(こ
こではソース)には電源電位VDDが与えられている。そして、pチャネル型トランジス
タ420の第2の端子(ここではドレイン)と、pチャネル型トランジスタ421の第2
の端子(ここではドレイン)は互いに接続されている。また、nチャネル型トランジスタ
422の第1の端子(ここではソース)には電源電位VSSが与えられている。また、n
チャネル型トランジスタ422の第2の端子(ここではドレイン)にはnチャネル型トラ
ンジスタ423の第1の端子(ここではソース)が接続されている。そしてnチャネル型
トランジスタ423の第2の端子(ここではドレイン)は、pチャネル型トランジスタ4
20、421の第2の端子に接続されている。なお、nチャネル型トランジスタ423の
第2の端子とpチャネル型トランジスタ420、421の第2の端子の電位が、出力信号
OUTの電位として後段の回路に与えられる。
ャネル型トランジスタ422、423とを有している。pチャネル型トランジスタ420
の第1の端子(ここではソース)と、pチャネル型トランジスタ421の第1の端子(こ
こではソース)には電源電位VDDが与えられている。そして、pチャネル型トランジス
タ420の第2の端子(ここではドレイン)と、pチャネル型トランジスタ421の第2
の端子(ここではドレイン)は互いに接続されている。また、nチャネル型トランジスタ
422の第1の端子(ここではソース)には電源電位VSSが与えられている。また、n
チャネル型トランジスタ422の第2の端子(ここではドレイン)にはnチャネル型トラ
ンジスタ423の第1の端子(ここではソース)が接続されている。そしてnチャネル型
トランジスタ423の第2の端子(ここではドレイン)は、pチャネル型トランジスタ4
20、421の第2の端子に接続されている。なお、nチャネル型トランジスタ423の
第2の端子とpチャネル型トランジスタ420、421の第2の端子の電位が、出力信号
OUTの電位として後段の回路に与えられる。
第1の容量素子404の第2の電極は、pチャネル型トランジスタ420のゲートに接
続されている。第2の容量素子405の第2の電極は、nチャネル型トランジスタ422
のゲートに接続されている。第3の容量素子411の第2の電極は、pチャネル型トラン
ジスタ421のゲートに接続されている。第4の容量素子412の第2の電極は、nチャ
ネル型トランジスタ423のゲートに接続されている。
続されている。第2の容量素子405の第2の電極は、nチャネル型トランジスタ422
のゲートに接続されている。第3の容量素子411の第2の電極は、pチャネル型トラン
ジスタ421のゲートに接続されている。第4の容量素子412の第2の電極は、nチャ
ネル型トランジスタ423のゲートに接続されている。
第1の容量素子404の第1の電極と、第2の容量素子405の第1の電極に、入力信
号IN1の電位が入力される。また、第3の容量素子411の第1の電極と、第4の容量
素子412の第1の電極に、入力信号IN2の電位が入力される。
号IN1の電位が入力される。また、第3の容量素子411の第1の電極と、第4の容量
素子412の第1の電極に、入力信号IN2の電位が入力される。
なお、VDD>VSSである。また入力信号の高電位側の電位をVH、低電位側の電位
をVLとし、pチャネル型トランジスタ420、421の閾値電圧をVTHpとし、nチャネ
ル型トランジスタ422、423の閾値電圧をVTHnとしたときに、VH−VL>VTHn、V
L−VH<VTHpとなるようにする。
をVLとし、pチャネル型トランジスタ420、421の閾値電圧をVTHpとし、nチャネ
ル型トランジスタ422、423の閾値電圧をVTHnとしたときに、VH−VL>VTHn、V
L−VH<VTHpとなるようにする。
図7に示したNANDの動作も、補正するべき電位差を記憶する動作と、デジタル回路
の本来の機能を果たす通常の動作とに区別される。ただし本実施の形態のNANDは、各
容量素子への電源電位の供給は、第1の容量素子404と第2の容量素子405とで同時
に行なうのではなく順に行ない、また第3の容量素子411と第4の容量素子412とで
同時に行なうのではなく順に行なう。
の本来の機能を果たす通常の動作とに区別される。ただし本実施の形態のNANDは、各
容量素子への電源電位の供給は、第1の容量素子404と第2の容量素子405とで同時
に行なうのではなく順に行ない、また第3の容量素子411と第4の容量素子412とで
同時に行なうのではなく順に行なう。
第1の容量素子404において電位差を記憶する際、スイッチ406をオン、スイッチ
407をオフにして、第1の容量素子404の第1の電極に入力信号IN1の高電位側の
電位VHを与える。そして電荷が十分蓄積された後、スイッチ406をオフにし、第1の
容量素子404に蓄積された電荷を保持する。また、第2の容量素子405において電位
差を記憶する際、スイッチ407をオン、スイッチ406をオフにして、第2の容量素子
405の第1の電極に入力信号IN1の低電位側の電位VLを与える。そして電荷が十分蓄
積された後、スイッチ407をオフにし、第2の容量素子405に蓄積された電荷を保持
する。
407をオフにして、第1の容量素子404の第1の電極に入力信号IN1の高電位側の
電位VHを与える。そして電荷が十分蓄積された後、スイッチ406をオフにし、第1の
容量素子404に蓄積された電荷を保持する。また、第2の容量素子405において電位
差を記憶する際、スイッチ407をオン、スイッチ406をオフにして、第2の容量素子
405の第1の電極に入力信号IN1の低電位側の電位VLを与える。そして電荷が十分蓄
積された後、スイッチ407をオフにし、第2の容量素子405に蓄積された電荷を保持
する。
第3の容量素子411において電位差を記憶する際、スイッチ413をオン、スイッチ
414をオフにして、第3の容量素子411の第1の電極に入力信号IN2の高電位側の
電位VHを与える。そして電荷が十分蓄積された後、スイッチ413をオフにし、第3の
容量素子411に蓄積された電荷を保持する。また、第4の容量素子412において電位
差を記憶する際、スイッチ414をオン、スイッチ413をオフにして、第4の容量素子
412の第1の電極に入力信号IN2の低電位側の電位VLを与える。そして電荷が十分蓄
積された後、スイッチ414をオフにし、第4の容量素子412に蓄積された電荷を保持
する。
414をオフにして、第3の容量素子411の第1の電極に入力信号IN2の高電位側の
電位VHを与える。そして電荷が十分蓄積された後、スイッチ413をオフにし、第3の
容量素子411に蓄積された電荷を保持する。また、第4の容量素子412において電位
差を記憶する際、スイッチ414をオン、スイッチ413をオフにして、第4の容量素子
412の第1の電極に入力信号IN2の低電位側の電位VLを与える。そして電荷が十分蓄
積された後、スイッチ414をオフにし、第4の容量素子412に蓄積された電荷を保持
する。
そして通常動作の際には、記憶された電位差によって入力信号の電位の補正が行なわれ
る。通常動作の際は、スイッチ406、407、413、414を常にオフにしておく。
る。通常動作の際は、スイッチ406、407、413、414を常にオフにしておく。
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。
ることができる。
なお本実施の形態では、スイッチ406、407、413、414によって第2の電極
への電源電位VSSまたはVDDの供給が制御されているが、本発明はこの構成に限定さ
れない。スイッチ406によって電源電位VDDとは異なる電源電位VH1’の、第1の容
量素子404の第2の電極への供給が制御されていても良い。また、スイッチ407によ
って電源電位VSSとは異なる電源電位VL1’の、第2の容量素子405の第2の電極へ
の供給が制御されていても良い。この場合、VH+VL1’−VL−VSS>VTHnとし、ま
たVL+VH1’−VH−VDD<VTHpとする。さらに、VL1’−VSS≦VTHnであること
が望ましく、またVH1’−VDD≧VTHpであることが望ましい。
への電源電位VSSまたはVDDの供給が制御されているが、本発明はこの構成に限定さ
れない。スイッチ406によって電源電位VDDとは異なる電源電位VH1’の、第1の容
量素子404の第2の電極への供給が制御されていても良い。また、スイッチ407によ
って電源電位VSSとは異なる電源電位VL1’の、第2の容量素子405の第2の電極へ
の供給が制御されていても良い。この場合、VH+VL1’−VL−VSS>VTHnとし、ま
たVL+VH1’−VH−VDD<VTHpとする。さらに、VL1’−VSS≦VTHnであること
が望ましく、またVH1’−VDD≧VTHpであることが望ましい。
また、スイッチ413によって電源電位VDDとは異なる電源電位VH2’の、第3の容
量素子411の第2の電極への供給が制御されていても良い。また、スイッチ414によ
って電源電位VSSとは異なる電源電位VL2’の、第4の容量素子412の第2の電極へ
の供給が制御されていても良い。この場合、VH+VL2’−VL−VSS>VTHnとし、ま
たVL+VH2’−VH−VDD<VTHpとする。さらに、VL2’−VSS≦VTHnであること
が望ましく、またVH2’−VDD≧VTHpであることが望ましい。
量素子411の第2の電極への供給が制御されていても良い。また、スイッチ414によ
って電源電位VSSとは異なる電源電位VL2’の、第4の容量素子412の第2の電極へ
の供給が制御されていても良い。この場合、VH+VL2’−VL−VSS>VTHnとし、ま
たVL+VH2’−VH−VDD<VTHpとする。さらに、VL2’−VSS≦VTHnであること
が望ましく、またVH2’−VDD≧VTHpであることが望ましい。
なお、スイッチ406、407、413、414によって第2の電極への電源電位VS
SまたはVDDの供給が制御されている場合、電源電位VSSまたはVDDとは異なる電
位を供給する場合に比べて、電源電位を供給するための配線数を抑えることができる。
SまたはVDDの供給が制御されている場合、電源電位VSSまたはVDDとは異なる電
位を供給する場合に比べて、電源電位を供給するための配線数を抑えることができる。
逆に、電源電位VSSまたはVDDとは異なる電位を供給する場合、スイッチ406、
407、413、414によって第2の電極への電源電位VSSまたはVDDの供給が制
御されている場合に比べて、各容量素子において記憶される電位差を、各トランジスタ4
20〜423の閾値に合わせて適宜設定することができる。例えばpチャネル型トランジ
スタ420、421の閾値電圧をVTHpとすると、VH1’またはVH2’は、通常動作の際
の入力信号の高電位側の電位VHよりも|VTHp|分以上高くなるように設定するのが望ま
しい。また例えばnチャネル型トランジスタ421、423の閾値電圧をVTHnとすると
、VL1’またはVL2’は通常動作の際の入力信号の低電位側の電位VLよりも|VTHn|分
以上低くなるように設定するのが望ましい。上記構成により、各トランジスタの閾値に合
わせて入力信号を補正することができ、デジタル回路の動作をより確実なものにすること
ができる。
407、413、414によって第2の電極への電源電位VSSまたはVDDの供給が制
御されている場合に比べて、各容量素子において記憶される電位差を、各トランジスタ4
20〜423の閾値に合わせて適宜設定することができる。例えばpチャネル型トランジ
スタ420、421の閾値電圧をVTHpとすると、VH1’またはVH2’は、通常動作の際
の入力信号の高電位側の電位VHよりも|VTHp|分以上高くなるように設定するのが望ま
しい。また例えばnチャネル型トランジスタ421、423の閾値電圧をVTHnとすると
、VL1’またはVL2’は通常動作の際の入力信号の低電位側の電位VLよりも|VTHn|分
以上低くなるように設定するのが望ましい。上記構成により、各トランジスタの閾値に合
わせて入力信号を補正することができ、デジタル回路の動作をより確実なものにすること
ができる。
なお本実施の形態では、図5と同様に図1(C)に示す第2の構成を用いた場合につい
て示したが、図4と同様に図1(B)に示す第1の構成を用いることもできる。
て示したが、図4と同様に図1(B)に示す第1の構成を用いることもできる。
また、本実施の形態ではNANDの場合を示したが、NORやトランスミッションゲー
トなど様々な論理回路にも同様に適用することができる。
トなど様々な論理回路にも同様に適用することができる。
(実施の形態4)
本実施の形態では、本発明のデジタル回路の1つであるクロックドインバータの構成に
ついて説明する。
本実施の形態では、本発明のデジタル回路の1つであるクロックドインバータの構成に
ついて説明する。
図8(A)に示す本実施の形態のクロックドインバータは、補正手段501と、回路素
子群502とを有している。
子群502とを有している。
補正手段501は第1の容量素子503と、第2の容量素子504と、前記第1の容量
素子503への電源電位VDDの供給を制御するスイッチ505と、前記第2の容量素子
504への電源電位VSSの供給を制御するスイッチ506とを有している。
素子503への電源電位VDDの供給を制御するスイッチ505と、前記第2の容量素子
504への電源電位VSSの供給を制御するスイッチ506とを有している。
回路素子群502は、2つのpチャネル型トランジスタ520、521と、2つのnチ
ャネル型トランジスタ522、523とを有している。pチャネル型トランジスタ520
の第1の端子(ここではソース)には電源電位VDDが与えられている。そして、pチャ
ネル型トランジスタ520の第2の端子(ここではドレイン)と、pチャネル型トランジ
スタ521の第1の端子(ここではソース)は互いに接続されている。また、nチャネル
型トランジスタ523の第1の端子(ここではソース)には電源電位VSSが与えられて
いる。また、nチャネル型トランジスタ523の第2の端子(ここではドレイン)にはn
チャネル型トランジスタ522の第1の端子(ここではソース)が接続されている。そし
てnチャネル型トランジスタ522の第2の端子(ここではドレイン)は、pチャネル型
トランジスタ521の第2の端子(ここではドレイン)に接続されている。なお、nチャ
ネル型トランジスタ522の第2の端子とpチャネル型トランジスタ521の第2の端子
の電位が、出力信号OUTの電位として後段の回路に与えられる。
ャネル型トランジスタ522、523とを有している。pチャネル型トランジスタ520
の第1の端子(ここではソース)には電源電位VDDが与えられている。そして、pチャ
ネル型トランジスタ520の第2の端子(ここではドレイン)と、pチャネル型トランジ
スタ521の第1の端子(ここではソース)は互いに接続されている。また、nチャネル
型トランジスタ523の第1の端子(ここではソース)には電源電位VSSが与えられて
いる。また、nチャネル型トランジスタ523の第2の端子(ここではドレイン)にはn
チャネル型トランジスタ522の第1の端子(ここではソース)が接続されている。そし
てnチャネル型トランジスタ522の第2の端子(ここではドレイン)は、pチャネル型
トランジスタ521の第2の端子(ここではドレイン)に接続されている。なお、nチャ
ネル型トランジスタ522の第2の端子とpチャネル型トランジスタ521の第2の端子
の電位が、出力信号OUTの電位として後段の回路に与えられる。
第1の容量素子503の第2の電極は、pチャネル型トランジスタ520のゲートに接
続されている。第2の容量素子504の第2の電極は、nチャネル型トランジスタ523
のゲートに接続されている。
続されている。第2の容量素子504の第2の電極は、nチャネル型トランジスタ523
のゲートに接続されている。
第1の容量素子503の第1の電極と、第2の容量素子504の第1の電極に、入力信
号INの電位が入力される。そして、pチャネル型トランジスタ521のゲートにクロッ
ク信号CKが、またnチャネル型トランジスタ522のゲートには、クロック信号の極性
が反転した信号に相当する反転クロック信号CKbが入力される。
号INの電位が入力される。そして、pチャネル型トランジスタ521のゲートにクロッ
ク信号CKが、またnチャネル型トランジスタ522のゲートには、クロック信号の極性
が反転した信号に相当する反転クロック信号CKbが入力される。
なお、VDD>VSSである。また入力信号の高電位側の電位をVH、低電位側の電位
をVLとし、pチャネル型トランジスタ520の閾値電圧をVTHpとし、nチャネル型トラ
ンジスタ523の閾値電圧をVTHnとしたときに、VH−VL>VTHn、VL−VH<VTHpと
なるようにする。
をVLとし、pチャネル型トランジスタ520の閾値電圧をVTHpとし、nチャネル型トラ
ンジスタ523の閾値電圧をVTHnとしたときに、VH−VL>VTHn、VL−VH<VTHpと
なるようにする。
図8(A)に示したクロックドインバータの動作も、実施の形態1〜3と同様に、補正
するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作とに区
別される。ただし本実施の形態のクロックドインバータは、各容量素子への電源電位の供
給は、第1の容量素子503と第2の容量素子504とで同時に行なうのではなく順に行
なう。
するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作とに区
別される。ただし本実施の形態のクロックドインバータは、各容量素子への電源電位の供
給は、第1の容量素子503と第2の容量素子504とで同時に行なうのではなく順に行
なう。
第1の容量素子503において電位差を記憶する際、スイッチ505をオン、スイッチ
506をオフにして、第1の容量素子503の第1の電極に入力信号INの高電位側の電
位VHを与える。そして電荷が十分蓄積された後、スイッチ505をオフにし、第1の容
量素子503に蓄積された電荷を保持する。また、第2の容量素子504において電位差
を記憶する際、スイッチ506をオン、スイッチ505をオフにして、第2の容量素子5
04の第1の電極に入力信号INの低電位側の電位VLを与える。そして電荷が十分蓄積
された後、スイッチ506をオフにし、第2の容量素子504に蓄積された電荷を保持す
る。
506をオフにして、第1の容量素子503の第1の電極に入力信号INの高電位側の電
位VHを与える。そして電荷が十分蓄積された後、スイッチ505をオフにし、第1の容
量素子503に蓄積された電荷を保持する。また、第2の容量素子504において電位差
を記憶する際、スイッチ506をオン、スイッチ505をオフにして、第2の容量素子5
04の第1の電極に入力信号INの低電位側の電位VLを与える。そして電荷が十分蓄積
された後、スイッチ506をオフにし、第2の容量素子504に蓄積された電荷を保持す
る。
そして通常動作の際には、記憶された電位差によって入力信号の電位の補正が行なわれ
る。通常動作の際は、スイッチ505、506を常にオフにしておく。
る。通常動作の際は、スイッチ505、506を常にオフにしておく。
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。
ることができる。
なお、pチャネル型トランジスタ521とpチャネル型トランジスタ520の接続は必
ずしも図8(A)に示した構成に限定されない。例えば、pチャネル型トランジスタ52
1によって、pチャネル型トランジスタ520のソースへの、電源電位VDDの供給が制
御されるように接続されていても良い。
ずしも図8(A)に示した構成に限定されない。例えば、pチャネル型トランジスタ52
1によって、pチャネル型トランジスタ520のソースへの、電源電位VDDの供給が制
御されるように接続されていても良い。
同様に、nチャネル型トランジスタ522とnチャネル型トランジスタ523の接続は
必ずしも図8(A)に示した構成に限定されない。例えば、nチャネル型トランジスタ5
22によって、nチャネル型トランジスタ523のソースへの、電源電位VSSの供給が
制御されるように接続されていても良い。
必ずしも図8(A)に示した構成に限定されない。例えば、nチャネル型トランジスタ5
22によって、nチャネル型トランジスタ523のソースへの、電源電位VSSの供給が
制御されるように接続されていても良い。
次に、図8(A)とは異なる構成のクロックドインバータについて説明する。図8(B
)に示す本実施の形態のクロックドインバータは、補正手段501と、回路素子群502
の接続構成が、図8(A)に示すクロックドインバータとは異なっている。
)に示す本実施の形態のクロックドインバータは、補正手段501と、回路素子群502
の接続構成が、図8(A)に示すクロックドインバータとは異なっている。
具体的には、第1の容量素子503の第1の電極にクロック信号CKが、また第2の容
量素子504の第1の電極にクロック信号の極性が反転した信号に相当する反転クロック
信号CKbが入力される。そして、pチャネル型トランジスタ541のゲートと、nチャ
ネル型トランジスタ542のゲートには、入力信号INの電位が入力される。
量素子504の第1の電極にクロック信号の極性が反転した信号に相当する反転クロック
信号CKbが入力される。そして、pチャネル型トランジスタ541のゲートと、nチャ
ネル型トランジスタ542のゲートには、入力信号INの電位が入力される。
そして、図8(A)の場合と同様に、その動作は、補正するべき電位差を記憶する動作
と、デジタル回路の本来の機能を果たす通常の動作とに区別される。ただし本実施の形態
のクロックドインバータは、各容量素子への電源電位の供給は、順に行っても良いし、同
時に行っても良い。
と、デジタル回路の本来の機能を果たす通常の動作とに区別される。ただし本実施の形態
のクロックドインバータは、各容量素子への電源電位の供給は、順に行っても良いし、同
時に行っても良い。
第1の容量素子503において電位差を記憶する際、スイッチ505をオン、スイッチ
506をオフにして、第1の容量素子503の第1の電極にクロック信号CKの高電位側
の電位VHを与える。そして電荷が十分蓄積された後、スイッチ505をオフにし、第1
の容量素子503に蓄積された電荷を保持する。また、第2の容量素子504において電
位差を記憶する際、スイッチ506をオン、スイッチ505をオフにして、第2の容量素
子504の第1の電極に反転クロック信号CKbの低電位側VLの電位を与える。そして
電荷が十分蓄積された後、スイッチ506をオフにし、第2の容量素子504に蓄積され
た電荷を保持する。
506をオフにして、第1の容量素子503の第1の電極にクロック信号CKの高電位側
の電位VHを与える。そして電荷が十分蓄積された後、スイッチ505をオフにし、第1
の容量素子503に蓄積された電荷を保持する。また、第2の容量素子504において電
位差を記憶する際、スイッチ506をオン、スイッチ505をオフにして、第2の容量素
子504の第1の電極に反転クロック信号CKbの低電位側VLの電位を与える。そして
電荷が十分蓄積された後、スイッチ506をオフにし、第2の容量素子504に蓄積され
た電荷を保持する。
そして通常動作の際には、記憶された電位差によって入力信号の電位の補正が行なわれ
る。通常動作の際は、スイッチ505、506を常にオフにしておく。
る。通常動作の際は、スイッチ505、506を常にオフにしておく。
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。
ることができる。
なお本実施の形態では、スイッチ505、506によって第2の電極への電源電位VS
SまたはVDDの供給が制御されているが、本発明はこの構成に限定されない。スイッチ
505によって電源電位VDDとは異なる電源電位VH’の、第1の容量素子503の第
2の電極への供給が制御されていても良い。また、スイッチ506によって電源電位VS
Sとは異なる電源電位VL’の、第2の容量素子504の第2の電極への供給が制御され
ていても良い。この場合、VH+VL’−VL−VSS>VTHnとし、またVL+VH’−VH
−VDD<VTHpとする。さらに、VL’−VSS≦VTHnであることが望ましく、またVH
’−VDD≧VTHpであることが望ましい。
SまたはVDDの供給が制御されているが、本発明はこの構成に限定されない。スイッチ
505によって電源電位VDDとは異なる電源電位VH’の、第1の容量素子503の第
2の電極への供給が制御されていても良い。また、スイッチ506によって電源電位VS
Sとは異なる電源電位VL’の、第2の容量素子504の第2の電極への供給が制御され
ていても良い。この場合、VH+VL’−VL−VSS>VTHnとし、またVL+VH’−VH
−VDD<VTHpとする。さらに、VL’−VSS≦VTHnであることが望ましく、またVH
’−VDD≧VTHpであることが望ましい。
なお、スイッチ505、506によって第2の電極への電源電位VSSまたはVDDの
供給が制御されている場合、電源電位VSSまたはVDDとは異なる電位を供給する場合
に比べて、電源電位を供給するための配線数を抑えることができる。
供給が制御されている場合、電源電位VSSまたはVDDとは異なる電位を供給する場合
に比べて、電源電位を供給するための配線数を抑えることができる。
逆に、電源電位VSSまたはVDDとは異なる電位を供給する場合、スイッチ505、
506によって第2の電極への電源電位VSSまたはVDDの供給が制御されている場合
に比べて、各容量素子において記憶される電位差を、各トランジスタ540、543の閾
値に合わせて適宜設定することができる。例えばpチャネル型トランジスタ540の閾値
電圧をVTHpとすると、VH’は通常動作の際の入力信号の高電位側の電位VHよりも|VT
Hp|分以上高くなるように設定するのが望ましい。また例えばnチャネル型トランジスタ
543の閾値電圧をVTHnとすると、VL’は通常動作の際の入力信号の低電位側の電位V
Lよりも|VTHn|分以上低くなるように設定するのが望ましい。上記構成により、各トラ
ンジスタの閾値に合わせて入力信号を補正することができ、デジタル回路の動作をより確
実なものにすることができる。
506によって第2の電極への電源電位VSSまたはVDDの供給が制御されている場合
に比べて、各容量素子において記憶される電位差を、各トランジスタ540、543の閾
値に合わせて適宜設定することができる。例えばpチャネル型トランジスタ540の閾値
電圧をVTHpとすると、VH’は通常動作の際の入力信号の高電位側の電位VHよりも|VT
Hp|分以上高くなるように設定するのが望ましい。また例えばnチャネル型トランジスタ
543の閾値電圧をVTHnとすると、VL’は通常動作の際の入力信号の低電位側の電位V
Lよりも|VTHn|分以上低くなるように設定するのが望ましい。上記構成により、各トラ
ンジスタの閾値に合わせて入力信号を補正することができ、デジタル回路の動作をより確
実なものにすることができる。
なお、図8(A)と図8(B)とを組み合わせても良い。
本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結
晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ(TFT)、半導体
基板やSOI基板を用いて形成されるMOS型トランジスタ、接合型トランジスタ、バイ
ポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他
のトランジスタを適用することができる。また、トランジスタが配置されている基板の種
類に限定はなく、単結晶基板、SOI基板、ガラス基板などに配置することが出来る。
晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ(TFT)、半導体
基板やSOI基板を用いて形成されるMOS型トランジスタ、接合型トランジスタ、バイ
ポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他
のトランジスタを適用することができる。また、トランジスタが配置されている基板の種
類に限定はなく、単結晶基板、SOI基板、ガラス基板などに配置することが出来る。
本発明のデジタル回路において用いられるトランジスタは、単結晶シリコンを用いて形
成されたトランジスタであっても良いし、SOIを用いたトランジスタであっても良いし
、多結晶シリコン、セミアモルファスシリコン(微結晶シリコン)、アモルファスシリコ
ンを用いた薄膜トランジスタであっても良い。また、有機半導体を用いたトランジスタで
あっても良いし、カーボンナノチューブを用いたトランジスタであってもよい。
成されたトランジスタであっても良いし、SOIを用いたトランジスタであっても良いし
、多結晶シリコン、セミアモルファスシリコン(微結晶シリコン)、アモルファスシリコ
ンを用いた薄膜トランジスタであっても良い。また、有機半導体を用いたトランジスタで
あっても良いし、カーボンナノチューブを用いたトランジスタであってもよい。
なお本実施の形態では、図5と同様に図1(C)に示す第2の構成を用いた場合につい
て示したが、図4と同様に図1(B)に示す第1の構成を用いることもできる。
て示したが、図4と同様に図1(B)に示す第1の構成を用いることもできる。
(実施の形態5)
本実施の形態では、図2に示した本発明のインバータにおいて、第1の容量素子203
が有する第2の電極に供給される電位を、電源電位VDD以外の電位とし、また、第2の
容量素子204が有する第2の電極に供給される電位を、電源電位VSS以外の電位とす
る形態について説明する。
本実施の形態では、図2に示した本発明のインバータにおいて、第1の容量素子203
が有する第2の電極に供給される電位を、電源電位VDD以外の電位とし、また、第2の
容量素子204が有する第2の電極に供給される電位を、電源電位VSS以外の電位とす
る形態について説明する。
図16(A)に、本実施の形態のインバータの構成を示す。図2において既に示したも
のには同じ符号を付す。図16(A)では、第1の容量素子203にpチャネル型トラン
ジスタ211の閾値電圧分の電荷が蓄積されるように、また第2の容量素子204にnチ
ャネル型トランジスタ212の閾値電圧分の電荷が蓄積されるように、各電源電圧の値を
最適化する。本実施の形態では、スイッチ206によって第1の容量素子203の第1の
電極に供給される電位をVDD、またスイッチ207によって第1の容量素子203の第
2の電極に供給される電位をVDD−|VTHp|とする。また、スイッチ209によって
第2の容量素子204の第1の電極に供給される電位をVSS、またスイッチ210によ
って第2の容量素子204の第2の電極に供給される電位をVSS+|VTHn|とする。
のには同じ符号を付す。図16(A)では、第1の容量素子203にpチャネル型トラン
ジスタ211の閾値電圧分の電荷が蓄積されるように、また第2の容量素子204にnチ
ャネル型トランジスタ212の閾値電圧分の電荷が蓄積されるように、各電源電圧の値を
最適化する。本実施の形態では、スイッチ206によって第1の容量素子203の第1の
電極に供給される電位をVDD、またスイッチ207によって第1の容量素子203の第
2の電極に供給される電位をVDD−|VTHp|とする。また、スイッチ209によって
第2の容量素子204の第1の電極に供給される電位をVSS、またスイッチ210によ
って第2の容量素子204の第2の電極に供給される電位をVSS+|VTHn|とする。
図16(B)〜図16(D)を用いて、図16(A)に示したインバータの動作につい
て説明する。
て説明する。
まず、第1の容量素子203と、第2の容量素子204において、電荷の蓄積を行なう
。本実施の形態では、第1の容量素子203の第2電極の電位と、pチャネル型トランジ
スタ211のソースの電位を個別に制御でき、また第2の容量素子204の第2電極の電
位と、nチャネル型トランジスタ212のソースの電位を個別に制御できる。よって、第
1の容量素子203と第2の容量素子204における電荷の蓄積を並行して行なうことが
できる。
。本実施の形態では、第1の容量素子203の第2電極の電位と、pチャネル型トランジ
スタ211のソースの電位を個別に制御でき、また第2の容量素子204の第2電極の電
位と、nチャネル型トランジスタ212のソースの電位を個別に制御できる。よって、第
1の容量素子203と第2の容量素子204における電荷の蓄積を並行して行なうことが
できる。
ます図16(B)に示すように、スイッチ206、207、209、210をオンに、
スイッチ205、208をオフすることで、第1の容量素子203にpチャネル型トラン
ジスタ211の閾値電圧を記憶し、第2の容量素子204にnチャネル型トランジスタ2
12の閾値電圧を記憶する。そして、スイッチ206、207、209、210をオフに
することで、蓄積された電荷が第1の容量素子203及び第2の容量素子204において
保持される。
スイッチ205、208をオフすることで、第1の容量素子203にpチャネル型トラン
ジスタ211の閾値電圧を記憶し、第2の容量素子204にnチャネル型トランジスタ2
12の閾値電圧を記憶する。そして、スイッチ206、207、209、210をオフに
することで、蓄積された電荷が第1の容量素子203及び第2の容量素子204において
保持される。
次に、記憶された電位差による入力信号の電位の補正と、該補正された電位に基づいて
行なわれる通常動作について説明する。
行なわれる通常動作について説明する。
図16(C)を用いて、入力信号INの電位が、電源電位VDDと同じ場合について説
明する。通常の動作では、常にスイッチ206、207、209、210がオフし、スイ
ッチ205、208がオンしている。入力信号の電位は、スイッチ205、208を介し
て第1の容量素子203の第1の電極と、第2の容量素子204の第1の電極に与えられ
る。
明する。通常の動作では、常にスイッチ206、207、209、210がオフし、スイ
ッチ205、208がオンしている。入力信号の電位は、スイッチ205、208を介し
て第1の容量素子203の第1の電極と、第2の容量素子204の第1の電極に与えられ
る。
第1の容量素子203には閾値電圧−|VTHp|が保持されているので、第1の容量素
子203の第2の電極の電位は、VDD−|VTHp|となる。よって、pチャネル型トラ
ンジスタ211は、そのゲート電圧VGSp=−|VTHp|となるため、オフする。
子203の第2の電極の電位は、VDD−|VTHp|となる。よって、pチャネル型トラ
ンジスタ211は、そのゲート電圧VGSp=−|VTHp|となるため、オフする。
一方、第2の容量素子204には閾値電圧|VTHn|が保持されているので、第2の容
量素子204の第2の電極の電位は、VDD+|VTHn|となる。よって、nチャネル型
トランジスタ212は、そのゲート電圧VGSn=VDD−VSS+|VTHn|>|VTHn|
となるので、オンする。
量素子204の第2の電極の電位は、VDD+|VTHn|となる。よって、nチャネル型
トランジスタ212は、そのゲート電圧VGSn=VDD−VSS+|VTHn|>|VTHn|
となるので、オンする。
よって、入力信号INの電位がVDDの場合、電源電位VSSが出力信号の電位として
後段の回路に与えられる。
後段の回路に与えられる。
図16(D)を用いて、入力信号INの電位が、電源電位VSSと同じ場合について説
明する。図16(C)の場合と同様に、通常の動作ではスイッチ206、207、209
、210がオフし、スイッチ205、208がオンしている。入力信号の電位は、スイッ
チ205、208を介して第1の容量素子203の第1の電極と、第2の容量素子204
の第1の電極に与えられる。
明する。図16(C)の場合と同様に、通常の動作ではスイッチ206、207、209
、210がオフし、スイッチ205、208がオンしている。入力信号の電位は、スイッ
チ205、208を介して第1の容量素子203の第1の電極と、第2の容量素子204
の第1の電極に与えられる。
第1の容量素子203には閾値電圧−|VTHp|が保持されているので、第1の容量素
子203の第2の電極の電位は、VSS−|VTHp|となる。よって、pチャネル型トラ
ンジスタ211は、そのゲート電圧VGSp=VSS−VDD−|VTHp|<−|VTHp|と
なるため、オンする。
子203の第2の電極の電位は、VSS−|VTHp|となる。よって、pチャネル型トラ
ンジスタ211は、そのゲート電圧VGSp=VSS−VDD−|VTHp|<−|VTHp|と
なるため、オンする。
一方、第2の容量素子204には閾値電圧|VTHn|が保持されているので、第2の容
量素子204の第2の電極の電位は、VSS+|VTHn|となる。よって、nチャネル型
トランジスタ212は、そのゲート電圧VGSn=|VTHn|となるので、オフする。
量素子204の第2の電極の電位は、VSS+|VTHn|となる。よって、nチャネル型
トランジスタ212は、そのゲート電圧VGSn=|VTHn|となるので、オフする。
よって、入力信号INの電位がVSSの場合、電源電位VDDが出力信号の電位として
後段の回路に与えられる。
後段の回路に与えられる。
本実施の形態では、電源電位がトランジスタのしきい値電圧の絶対値に対して十分大き
くない場合でもトランジスタの動作速度を向上させることができ、よって、デジタル回路
の消費電力を低減させることができる。
くない場合でもトランジスタの動作速度を向上させることができ、よって、デジタル回路
の消費電力を低減させることができる。
(実施の形態6)
本実施の形態では、図5に示した本発明のインバータにおいて、第1の容量素子303
が有する第2の電極に供給される電位を、電源電位VDD以外の電位とし、また、第2の
容量素子304が有する第2の電極に供給される電位を、電源電位VSS以外の電位とす
る形態について説明する。
本実施の形態では、図5に示した本発明のインバータにおいて、第1の容量素子303
が有する第2の電極に供給される電位を、電源電位VDD以外の電位とし、また、第2の
容量素子304が有する第2の電極に供給される電位を、電源電位VSS以外の電位とす
る形態について説明する。
図17(A)に、本実施の形態のインバータの構成を示す。図5において既に示したも
のには同じ符号を付す。図17(A)では、第1の容量素子303にpチャネル型トラン
ジスタ311の閾値電圧分の電荷が蓄積されるように、また第2の容量素子304にnチ
ャネル型トランジスタ312の閾値電圧分の電荷が蓄積されるように、各電源電圧の値を
最適化する。本実施の形態では、スイッチ305によって第1の容量素子303の第2の
電極に供給される電位をVDD−|VTHp|とする。また、スイッチ306によって第2
の容量素子304の第2の電極に供給される電位をVSS+|VTHn|とする。
のには同じ符号を付す。図17(A)では、第1の容量素子303にpチャネル型トラン
ジスタ311の閾値電圧分の電荷が蓄積されるように、また第2の容量素子304にnチ
ャネル型トランジスタ312の閾値電圧分の電荷が蓄積されるように、各電源電圧の値を
最適化する。本実施の形態では、スイッチ305によって第1の容量素子303の第2の
電極に供給される電位をVDD−|VTHp|とする。また、スイッチ306によって第2
の容量素子304の第2の電極に供給される電位をVSS+|VTHn|とする。
図17(B)〜図17(D)を用いて、図17(A)に示したインバータの動作につい
て説明する。
て説明する。
まず、第1の容量素子303と、第2の容量素子304において、電荷の蓄積を行なう
。
。
まず図17(B)に示すように、スイッチ305をオンに、スイッチ306をオフする
。そして入力信号としてVDDを入力することで、第1の容量素子303にpチャネル型
トランジスタ311の閾値電圧を記憶する。そしてスイッチ305をオフにすることで、
蓄積された電荷が第1の容量素子303において保持される。
。そして入力信号としてVDDを入力することで、第1の容量素子303にpチャネル型
トランジスタ311の閾値電圧を記憶する。そしてスイッチ305をオフにすることで、
蓄積された電荷が第1の容量素子303において保持される。
次に図17(C)に示すように、スイッチ306をオンに、スイッチ305をオフする
。そして入力信号としてVSSを入力することで、第2の容量素子304にnチャネル型
トランジスタ312の閾値電圧を記憶する。そしてスイッチ306をオフにすることで、
蓄積された電荷が第2の容量素子304において保持される。
。そして入力信号としてVSSを入力することで、第2の容量素子304にnチャネル型
トランジスタ312の閾値電圧を記憶する。そしてスイッチ306をオフにすることで、
蓄積された電荷が第2の容量素子304において保持される。
次に、記憶された電位差による入力信号の電位の補正と、該補正された電位に基づいて
行なわれる通常動作について説明する。
行なわれる通常動作について説明する。
図17(D)を用いて、入力信号INの電位が、電源電位VDDと同じ場合について説
明する。通常の動作では、常にスイッチ305、306はオフしている。入力信号の電位
は、第1の容量素子303の第1の電極と、第2の容量素子304の第1の電極に与えら
れる。
明する。通常の動作では、常にスイッチ305、306はオフしている。入力信号の電位
は、第1の容量素子303の第1の電極と、第2の容量素子304の第1の電極に与えら
れる。
第1の容量素子303には閾値電圧−|VTHp|が保持されているので、第1の容量素
子303の第2の電極の電位は、VDD−|VTHp|となる。よって、pチャネル型トラ
ンジスタ311は、そのゲート電圧VGSp=−|VTHp|となるため、オフする。
子303の第2の電極の電位は、VDD−|VTHp|となる。よって、pチャネル型トラ
ンジスタ311は、そのゲート電圧VGSp=−|VTHp|となるため、オフする。
一方、第2の容量素子304には閾値電圧|VTHn|が保持されているので、第2の容
量素子304の第2の電極の電位は、VDD+|VTHn|となる。よって、nチャネル型
トランジスタ312は、そのゲート電圧VGSn=VDD−VSS+|VTHn|>|VTHn|
となるので、オンする。
量素子304の第2の電極の電位は、VDD+|VTHn|となる。よって、nチャネル型
トランジスタ312は、そのゲート電圧VGSn=VDD−VSS+|VTHn|>|VTHn|
となるので、オンする。
よって、入力信号INの電位がVDDの場合、電源電位VSSが出力信号の電位として
後段の回路に与えられる。
後段の回路に与えられる。
次に、入力信号INの電位が、電源電位VSSと同じ場合について説明する。図17(
C)の場合と同様に、通常の動作ではスイッチ305、306がオフしている。入力信号
の電位は、第1の容量素子303の第1の電極と、第2の容量素子304の第1の電極に
与えられる。
C)の場合と同様に、通常の動作ではスイッチ305、306がオフしている。入力信号
の電位は、第1の容量素子303の第1の電極と、第2の容量素子304の第1の電極に
与えられる。
第1の容量素子303には閾値電圧−|VTHp|が保持されているので、第1の容量素
子303の第2の電極の電位は、VSS−|VTHp|となる。よって、pチャネル型トラ
ンジスタ311は、そのゲート電圧VGSp=VSS−VDD−|VTHp|<−|VTHp|と
なるため、オンする。
子303の第2の電極の電位は、VSS−|VTHp|となる。よって、pチャネル型トラ
ンジスタ311は、そのゲート電圧VGSp=VSS−VDD−|VTHp|<−|VTHp|と
なるため、オンする。
一方、第2の容量素子304には閾値電圧|VTHn|が保持されているので、第2の容
量素子304の第2の電極の電位は、VSS+|VTHn|となる。よって、nチャネル型
トランジスタ312は、そのゲート電圧VGSn=|VTHn|となるので、オフする。
量素子304の第2の電極の電位は、VSS+|VTHn|となる。よって、nチャネル型
トランジスタ312は、そのゲート電圧VGSn=|VTHn|となるので、オフする。
よって、入力信号INの電位がVSSの場合、電源電位VDDが出力信号の電位として
後段の回路に与えられる。
後段の回路に与えられる。
本実施の形態では、電源電位がトランジスタのしきい値電圧の絶対値に対して十分大き
くない場合でもトランジスタの動作速度を向上させることができ、よって、デジタル回路
の消費電力を低減させることができる。
くない場合でもトランジスタの動作速度を向上させることができ、よって、デジタル回路
の消費電力を低減させることができる。
以下、本発明の実施例について説明する。
本実施例では、半導体表示装置の信号線駆動回路に、本発明のクロックドインバータを
用いた場合の、クロックドインバータの構成とその駆動について説明する。
用いた場合の、クロックドインバータの構成とその駆動について説明する。
図9(A)に本実施例で用いられるクロックドインバータの回路図を示す。図9(A)
に示すクロックドインバータは、図8(A)に示したクロックドインバータのスイッチに
、トランジスタを用いたものに相当する。
に示すクロックドインバータは、図8(A)に示したクロックドインバータのスイッチに
、トランジスタを用いたものに相当する。
なお本実施の形態では、図5と同様に図1(C)に示す第2の構成を用いた場合につい
て示したが、図4と同様に図1(B)に示す第1の構成を用いることもできる。
て示したが、図4と同様に図1(B)に示す第1の構成を用いることもできる。
図9(A)に示すクロックドインバータは、第1の容量素子601と、第2の容量素子
602と、pチャネル型トランジスタ603、607、608と、nチャネル型トランジ
スタ604、609、610を有している。
602と、pチャネル型トランジスタ603、607、608と、nチャネル型トランジ
スタ604、609、610を有している。
第1の容量素子601の第1の電極と第2の容量素子602の第1の電極は互いに接続
されており、入力信号INの電位が与えられる。第1の容量素子601の第2の電極はp
チャネル型トランジスタ607のゲートに接続されている。また、第2の容量素子602
の第2の電極はnチャネル型トランジスタ610のゲートに接続されている。
されており、入力信号INの電位が与えられる。第1の容量素子601の第2の電極はp
チャネル型トランジスタ607のゲートに接続されている。また、第2の容量素子602
の第2の電極はnチャネル型トランジスタ610のゲートに接続されている。
pチャネル型トランジスタ603の第1の端子には電源電位VDDが与えられており、
第2の端子は第1の容量素子601の第2の電極に接続されている。nチャネル型トラン
ジスタ604の第1の端子には電源電位VSSが与えられており、第2の端子は第2の容
量素子602の第2の電極に接続されている。
第2の端子は第1の容量素子601の第2の電極に接続されている。nチャネル型トラン
ジスタ604の第1の端子には電源電位VSSが与えられており、第2の端子は第2の容
量素子602の第2の電極に接続されている。
pチャネル型トランジスタ607の第1の端子(ここではソース)には電源電位VDD
が与えられている。そして、pチャネル型トランジスタ607の第2の端子(ここではド
レイン)と、pチャネル型トランジスタ608の第1の端子(ここではソース)は互いに
接続されている。また、nチャネル型トランジスタ610の第1の端子(ここではソース
)には電源電位VSSが与えられている。また、nチャネル型トランジスタ610の第2
の端子(ここではドレイン)にはnチャネル型トランジスタ609の第1の端子(ここで
はソース)が接続されている。そしてnチャネル型トランジスタ609の第2の端子(こ
こではドレイン)は、pチャネル型トランジスタ608の第2の端子(ここではドレイン
)に接続されている。なお、nチャネル型トランジスタ609の第2の端子とpチャネル
型トランジスタ608の第2の端子の電位が、出力信号OUTの電位として後段の回路に
与えられる。
が与えられている。そして、pチャネル型トランジスタ607の第2の端子(ここではド
レイン)と、pチャネル型トランジスタ608の第1の端子(ここではソース)は互いに
接続されている。また、nチャネル型トランジスタ610の第1の端子(ここではソース
)には電源電位VSSが与えられている。また、nチャネル型トランジスタ610の第2
の端子(ここではドレイン)にはnチャネル型トランジスタ609の第1の端子(ここで
はソース)が接続されている。そしてnチャネル型トランジスタ609の第2の端子(こ
こではドレイン)は、pチャネル型トランジスタ608の第2の端子(ここではドレイン
)に接続されている。なお、nチャネル型トランジスタ609の第2の端子とpチャネル
型トランジスタ608の第2の端子の電位が、出力信号OUTの電位として後段の回路に
与えられる。
図9(B)に、第2の容量素子602に電荷を蓄積する期間と、第1の容量素子601
に電荷を蓄積する期間と、通常動作する期間の、入力信号INの電位と、pチャネル型ト
ランジスタ603のゲートの電位と、nチャネル型トランジスタ604のゲートの電位の
タイミングチャートを示す。
に電荷を蓄積する期間と、通常動作する期間の、入力信号INの電位と、pチャネル型ト
ランジスタ603のゲートの電位と、nチャネル型トランジスタ604のゲートの電位の
タイミングチャートを示す。
図9(B)に示すように、第2の容量素子602への電荷蓄積期間において、pチャネ
ル型トランジスタ603は、電源電位VDDに閾値電圧を加算した電位より高い電位がゲ
ートに与えられ、オフとなる。また、nチャネル型トランジスタ604は、電源電位VS
Sに閾値電圧を加算した電位より高い電位がゲートに与えられ、オンとなる。そして入力
信号INの電位は低電圧側の電位VLに保たれる。
ル型トランジスタ603は、電源電位VDDに閾値電圧を加算した電位より高い電位がゲ
ートに与えられ、オフとなる。また、nチャネル型トランジスタ604は、電源電位VS
Sに閾値電圧を加算した電位より高い電位がゲートに与えられ、オンとなる。そして入力
信号INの電位は低電圧側の電位VLに保たれる。
そして、第2の容量素子602に十分電荷が蓄積されたら、nチャネル型トランジスタ
604のゲートに、電源電位VSSから閾値電圧分より低い電位が与えられてオフとなり
、第2の容量素子602に電荷が保持された状態になる。
604のゲートに、電源電位VSSから閾値電圧分より低い電位が与えられてオフとなり
、第2の容量素子602に電荷が保持された状態になる。
次に第1の容量素子601への電荷蓄積期間において、pチャネル型トランジスタ60
3は、電源電位VDDに閾値電圧を加算した電位より低い電位がゲートに与えられ、オン
となる。また、nチャネル型トランジスタ604は、電源電位VSSに閾値電圧を加算し
た電位より低い電位がゲートに与えられ、オフとなる。そして入力信号INの電位は高電
圧側の電位VHに保たれる。
3は、電源電位VDDに閾値電圧を加算した電位より低い電位がゲートに与えられ、オン
となる。また、nチャネル型トランジスタ604は、電源電位VSSに閾値電圧を加算し
た電位より低い電位がゲートに与えられ、オフとなる。そして入力信号INの電位は高電
圧側の電位VHに保たれる。
そして、第2の容量素子602に十分電荷が蓄積されたら、pチャネル型トランジスタ
604のゲートに、電源電位VSSに閾値電圧を加算した電位より高い電位が与えられて
オフとなり、第2の容量素子602に電荷が保持された状態になる。
604のゲートに、電源電位VSSに閾値電圧を加算した電位より高い電位が与えられて
オフとなり、第2の容量素子602に電荷が保持された状態になる。
なお図9(B)では、第2の容量素子602への電荷の蓄積を、第1の容量素子601
への電荷の蓄積より先に行なっているが、逆であってもよい。すなわち、第1の容量素子
601への電荷の蓄積を行なった後、第2の容量素子602への電荷の蓄積を行なうよう
にしても良い。
への電荷の蓄積より先に行なっているが、逆であってもよい。すなわち、第1の容量素子
601への電荷の蓄積を行なった後、第2の容量素子602への電荷の蓄積を行なうよう
にしても良い。
そして、通常動作期間においては、pチャネル型トランジスタ603は、電源電位VD
Dに閾値電圧を加算した電位より高い電位がゲートに与えられ、オフとなる。またnチャ
ネル型トランジスタ604は、電源電位VSSに閾値電圧を加算した電位より低い電位が
ゲートに与えられ、オフとなる。
Dに閾値電圧を加算した電位より高い電位がゲートに与えられ、オフとなる。またnチャ
ネル型トランジスタ604は、電源電位VSSに閾値電圧を加算した電位より低い電位が
ゲートに与えられ、オフとなる。
図10に、本実施例のクロックドインバータを用いた信号線駆動回路の構成を示す。本
実施例の信号線駆動回路は、シフトレジスタ1001と、ラッチA1002と、ラッチB
1003とを有する。ラッチA1002とラッチB1003は、複数段のラッチを有して
おり、本実施例のクロックドインバータは各ラッチに用いられている。
実施例の信号線駆動回路は、シフトレジスタ1001と、ラッチA1002と、ラッチB
1003とを有する。ラッチA1002とラッチB1003は、複数段のラッチを有して
おり、本実施例のクロックドインバータは各ラッチに用いられている。
具体的には図10に示すように、本実施例のラッチA1002が有する各段のラッチは
、本実施例のクロックドインバータ1004、通常のクロックドインバータ1005と、
2つのインバータ1006、1007とを有している。
、本実施例のクロックドインバータ1004、通常のクロックドインバータ1005と、
2つのインバータ1006、1007とを有している。
通常のクロックドインバータ1005と、2つのインバータ1006、1007には電
源と同じ振幅の信号が入力されるとする。従って、通常の回路を用いれば良い。しかし、
ビデオ信号、つまりクロックドインバータ1004の入力信号には振幅の小さな信号が入
力されるとする。従って、図8、図9に示したような、本発明の回路を用いる必要がある
。
源と同じ振幅の信号が入力されるとする。従って、通常の回路を用いれば良い。しかし、
ビデオ信号、つまりクロックドインバータ1004の入力信号には振幅の小さな信号が入
力されるとする。従って、図8、図9に示したような、本発明の回路を用いる必要がある
。
本実施例のクロックドインバータの場合、ビデオ信号が入力信号INに相当し、シフト
レジスタから供給されるタイミング信号と、その極性を反転させた信号とが、一方はpチ
ャネル型トランジスタ608のゲートに入力され、他方はnチャネル型トランジスタ60
9のゲートに入力される。電荷の蓄積を行なう期間は、ラッチAが動作していない期間に
設ければ良い。例えば、帰線期間や時間階調のときの点灯期間(ドライバが動いていない
期間)などに設ければ良い。
レジスタから供給されるタイミング信号と、その極性を反転させた信号とが、一方はpチ
ャネル型トランジスタ608のゲートに入力され、他方はnチャネル型トランジスタ60
9のゲートに入力される。電荷の蓄積を行なう期間は、ラッチAが動作していない期間に
設ければ良い。例えば、帰線期間や時間階調のときの点灯期間(ドライバが動いていない
期間)などに設ければ良い。
あるいは、シフトレジスタ1001から出力される信号(サンプリングパルス)を用い
て、電荷の蓄積を行なうタイミングを制御しても良い。つまり、数列分前のサンプリング
パルスを用いて、電荷の蓄積を行っても良い。
て、電荷の蓄積を行なうタイミングを制御しても良い。つまり、数列分前のサンプリング
パルスを用いて、電荷の蓄積を行っても良い。
図11に、クロックドインバータ1004、1005の上面図を示す。クロックドイン
バータ1004と1005は構成がほぼ同一であるため、クロックドインバータ1004
を例に挙げ、その構成について説明する。なお、図9(A)において既に示したものにつ
いては、同じ符号を付す。
バータ1004と1005は構成がほぼ同一であるため、クロックドインバータ1004
を例に挙げ、その構成について説明する。なお、図9(A)において既に示したものにつ
いては、同じ符号を付す。
1101は入力信号INが入力される配線であり、1102は出力信号OUTが出力さ
れる配線である。また1103はnチャネル型トランジスタ609のゲートに与えられる
電位が供給される配線であり、1104はpチャネル型トランジスタ608のゲートに与
えられる電位が供給される配線である。1105はnチャネル型トランジスタ604のゲ
ートに与えられる電位が供給される配線であり、1106はpチャネル型トランジスタ6
03のゲートに与えられる電位が供給される配線である。
れる配線である。また1103はnチャネル型トランジスタ609のゲートに与えられる
電位が供給される配線であり、1104はpチャネル型トランジスタ608のゲートに与
えられる電位が供給される配線である。1105はnチャネル型トランジスタ604のゲ
ートに与えられる電位が供給される配線であり、1106はpチャネル型トランジスタ6
03のゲートに与えられる電位が供給される配線である。
また、1120は電源電位VSSが供給されている配線であり、1121は電源電位V
DDが供給されている配線である。
DDが供給されている配線である。
図11のA−A’における断面図を図12(A)に、B−B’における断面図を図12
(B)に示す。
(B)に示す。
配線1200と配線1201は共に配線1106に接続されており、配線1200は配
線1220を介してpチャネル型トランジスタ603の第2の端子に接続されている。
線1220を介してpチャネル型トランジスタ603の第2の端子に接続されている。
クロックドインバータ1004が有するpチャネル型トランジスタ608は、チャネル
形成領域1207と、第1の端子または第2の端子に相当する不純物領域1206、12
08と、ゲートに相当するゲート電極1202と、チャネル形成領域1207とゲート電
極1202間に設けられたゲート絶縁膜1224を有している。
形成領域1207と、第1の端子または第2の端子に相当する不純物領域1206、12
08と、ゲートに相当するゲート電極1202と、チャネル形成領域1207とゲート電
極1202間に設けられたゲート絶縁膜1224を有している。
クロックドインバータ1004が有するpチャネル型トランジスタ607は、チャネル
形成領域1209と、第1の端子または第2の端子に相当する不純物領域1208、12
10と、ゲートに相当するゲート電極1203と、チャネル形成領域1209とゲート電
極1203間に設けられたゲート絶縁膜1224を有している。
形成領域1209と、第1の端子または第2の端子に相当する不純物領域1208、12
10と、ゲートに相当するゲート電極1203と、チャネル形成領域1209とゲート電
極1203間に設けられたゲート絶縁膜1224を有している。
クロックドインバータ1005が有するpチャネル型トランジスタ607は、チャネル
形成領域1211と、第1の端子または第2の端子に相当する不純物領域1210、12
12と、ゲートに相当するゲート電極1204と、チャネル形成領域1211とゲート電
極1204間に設けられたゲート絶縁膜1224を有している。
形成領域1211と、第1の端子または第2の端子に相当する不純物領域1210、12
12と、ゲートに相当するゲート電極1204と、チャネル形成領域1211とゲート電
極1204間に設けられたゲート絶縁膜1224を有している。
クロックドインバータ1005が有するpチャネル型トランジスタ608は、チャネル
形成領域1213と、第1の端子または第2の端子に相当する不純物領域1212、12
14と、ゲートに相当するゲート電極1205と、チャネル形成領域1213とゲート電
極1205間に設けられたゲート絶縁膜1224を有している。
形成領域1213と、第1の端子または第2の端子に相当する不純物領域1212、12
14と、ゲートに相当するゲート電極1205と、チャネル形成領域1213とゲート電
極1205間に設けられたゲート絶縁膜1224を有している。
なお、クロックドインバータ1004が有するpチャネル型トランジスタ608と、ク
ロックドインバータ1004が有するpチャネル型トランジスタ607は、不純物領域1
208を共有している。不純物領域1208は、クロックドインバータ1004が有する
pチャネル型トランジスタ608においてはソースに、クロックドインバータ1004が
有するpチャネル型トランジスタ607においてはドレインに相当する。
ロックドインバータ1004が有するpチャネル型トランジスタ607は、不純物領域1
208を共有している。不純物領域1208は、クロックドインバータ1004が有する
pチャネル型トランジスタ608においてはソースに、クロックドインバータ1004が
有するpチャネル型トランジスタ607においてはドレインに相当する。
また、クロックドインバータ1005が有するpチャネル型トランジスタ608と、ク
ロックドインバータ1005が有するpチャネル型トランジスタ607は、不純物領域1
212を共有している。不純物領域1212は、クロックドインバータ1005が有する
pチャネル型トランジスタ608においてはソースに、クロックドインバータ1005が
有するpチャネル型トランジスタ607においてはドレインに相当する。
ロックドインバータ1005が有するpチャネル型トランジスタ607は、不純物領域1
212を共有している。不純物領域1212は、クロックドインバータ1005が有する
pチャネル型トランジスタ608においてはソースに、クロックドインバータ1005が
有するpチャネル型トランジスタ607においてはドレインに相当する。
また、クロックドインバータ1004が有するpチャネル型トランジスタ607と、ク
ロックドインバータ1005が有するpチャネル型トランジスタ607は、不純物領域1
210を共有している。不純物領域1210は、両トランジスタにおいてソースに相当す
る。
ロックドインバータ1005が有するpチャネル型トランジスタ607は、不純物領域1
210を共有している。不純物領域1210は、両トランジスタにおいてソースに相当す
る。
不純物領域1206に配線1215が接続されている。また不純物領域1214に、配
線1217が接続されている。配線1215は、クロックドインバータ1004が有する
nチャネル型トランジスタ609のドレインに接続されている。
線1217が接続されている。配線1215は、クロックドインバータ1004が有する
nチャネル型トランジスタ609のドレインに接続されている。
クロックドインバータ1004が有するpチャネル型トランジスタ607のゲート電極
1203は、配線1221を介してpチャネル型トランジスタ603の第2の端子に接続
されている。
1203は、配線1221を介してpチャネル型トランジスタ603の第2の端子に接続
されている。
配線1223は、第1の容量素子601の半導体膜1226が有する不純物領域122
5に接続されている。半導体膜1226とゲート電極1203とがゲート絶縁膜1224
を間に挟んで重なることで形成される容量素子と、ゲート電極1203と配線1223と
が層間絶縁膜1230を間に挟んで重なることで形成される容量素子とが、共に第1の容
量素子601に相当する。
5に接続されている。半導体膜1226とゲート電極1203とがゲート絶縁膜1224
を間に挟んで重なることで形成される容量素子と、ゲート電極1203と配線1223と
が層間絶縁膜1230を間に挟んで重なることで形成される容量素子とが、共に第1の容
量素子601に相当する。
このように容量素子をMOS容量として形成している。ただし、MOS容量は一方の電
極と他方の電極とで、電位の上下関係によっては容量値が非常に小さくなってしまう。従
って、容量素子を2つ並列に配置し、その極性や電極の向きなどを逆にすることにより、
電位の上下関係に関係なく容量素子として動作させている。
極と他方の電極とで、電位の上下関係によっては容量値が非常に小さくなってしまう。従
って、容量素子を2つ並列に配置し、その極性や電極の向きなどを逆にすることにより、
電位の上下関係に関係なく容量素子として動作させている。
なお容量素子は大きく形成している。なぜなら、入力信号INの電圧を印加しても容量
素子601とトランジスタ607のゲート容量とにより電圧分圧されるからである。例え
ば、容量素子601とトランジスタ607のゲート容量とが同じ大きさなら、入力信号I
Nの振幅のうち、半分しかトランジスタ607のゲートに加わらない。よって、容量素子
601は大きくする必要がある。基準としてはトランジスタ607のゲート容量の5倍の
大きさで容量素子601を形成するのが望ましい。なお、容量素子602と、トランジス
タ610の関係についても同様である。
素子601とトランジスタ607のゲート容量とにより電圧分圧されるからである。例え
ば、容量素子601とトランジスタ607のゲート容量とが同じ大きさなら、入力信号I
Nの振幅のうち、半分しかトランジスタ607のゲートに加わらない。よって、容量素子
601は大きくする必要がある。基準としてはトランジスタ607のゲート容量の5倍の
大きさで容量素子601を形成するのが望ましい。なお、容量素子602と、トランジス
タ610の関係についても同様である。
なお本発明のデジタル回路の1つであるクロックドインバータは、図11に示す構成に
限定されない。例えば、シフトレジスタ1001が有するフリップフロップ回路を構成し
ているクロックドインバータに用いられていても良い。
この場合も、入力信号に振幅が小さい信号が入力される部分に本発明を適用すれば良い。
従って、シフトレジスタではクロック信号やその反転信号の振幅が小さいため、図8(A
)のクロックドインバータを用いれば良い。この場合、入力されるビデオ信号の帰線期間
においてシフトレジスタは動作していないので、該期間において電荷の蓄積を行なえば良
い。
限定されない。例えば、シフトレジスタ1001が有するフリップフロップ回路を構成し
ているクロックドインバータに用いられていても良い。
この場合も、入力信号に振幅が小さい信号が入力される部分に本発明を適用すれば良い。
従って、シフトレジスタではクロック信号やその反転信号の振幅が小さいため、図8(A
)のクロックドインバータを用いれば良い。この場合、入力されるビデオ信号の帰線期間
においてシフトレジスタは動作していないので、該期間において電荷の蓄積を行なえば良
い。
なお本発明のデジタル回路の1つであるクロックドインバータは、図11に示す構成に
限定されない。
限定されない。
本発明のデジタル回路を駆動回路に用いたあらゆる半導体装置は、本発明の範疇に含ま
れる。図15に本発明の半導体装置の1つである半導体表示装置の外観図を示す。図15
に示す半導体表示装置は、複数の画素が設けられた画素部1503と、画素を選択する走
査線駆動回路1501と、前記選択された画素にビデオ信号を供給する信号線駆動回路1
502とを有する。そして画素部1503、信号線駆動回路1502または走査線駆動回
路1501の駆動に用いられる各種信号及び電源電位は、FPC1504を介して供給さ
れる。
れる。図15に本発明の半導体装置の1つである半導体表示装置の外観図を示す。図15
に示す半導体表示装置は、複数の画素が設けられた画素部1503と、画素を選択する走
査線駆動回路1501と、前記選択された画素にビデオ信号を供給する信号線駆動回路1
502とを有する。そして画素部1503、信号線駆動回路1502または走査線駆動回
路1501の駆動に用いられる各種信号及び電源電位は、FPC1504を介して供給さ
れる。
本発明の半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各
画素に備えた発光装置、DMD(Digital Micromirror Device)、PDP(Plasma Displ
ay Panel)、FED(Field Emission
Display)等や、半導体膜を用いた回路素子を駆動回路に有しているその他の表示装置が
含まれる。
画素に備えた発光装置、DMD(Digital Micromirror Device)、PDP(Plasma Displ
ay Panel)、FED(Field Emission
Display)等や、半導体膜を用いた回路素子を駆動回路に有しているその他の表示装置が
含まれる。
また本発明の範疇に含まれる半導体装置には、半導体表示装置の他に、加算器、ALU
(Arithmetic Logic Unit)、カウンタ、乗算器、シフタ等を含む演算回路と、フリップ
フロップ、マルチポートRAM、FIFO(First In First Out)回路等を含む記憶回路
と、PLA(Programmable Logic Array)等を含む制御回路とを、いずれか単数または複
数有する半導体集積回路がある。
(Arithmetic Logic Unit)、カウンタ、乗算器、シフタ等を含む演算回路と、フリップ
フロップ、マルチポートRAM、FIFO(First In First Out)回路等を含む記憶回路
と、PLA(Programmable Logic Array)等を含む制御回路とを、いずれか単数または複
数有する半導体集積回路がある。
本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグ
ル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生
装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲー
ム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書
籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)
等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げら
れる。それら電子機器の具体例を図18に示す。
ル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生
装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲー
ム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書
籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)
等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げら
れる。それら電子機器の具体例を図18に示す。
図18(A)は表示装置であり、筐体2001、表示部2002、スピーカー部200
3等を含む。本発明の半導体装置は、表示部2002に用いることができる。表示装置に
は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれ
る。本発明の半導体装置は、表示部2002及びその他の信号処理回路に用いることがで
きる。なお表示装置に発光装置を用いる場合、発光素子が有する電極において外光が反射
することで、鏡面のように像を写してしまうのを防ぐために、偏光板を設けておいても良
い。
3等を含む。本発明の半導体装置は、表示部2002に用いることができる。表示装置に
は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれ
る。本発明の半導体装置は、表示部2002及びその他の信号処理回路に用いることがで
きる。なお表示装置に発光装置を用いる場合、発光素子が有する電極において外光が反射
することで、鏡面のように像を写してしまうのを防ぐために、偏光板を設けておいても良
い。
図18(B)はデジタルスチルカメラであり、本体2101、表示部2102、受像部
2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。
本発明の半導体装置を表示部2102またはその他の信号処理回路に用いることで、本発
明のデジタルスチルカメラが完成する。
2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。
本発明の半導体装置を表示部2102またはその他の信号処理回路に用いることで、本発
明のデジタルスチルカメラが完成する。
図18(C)はノート型パーソナルコンピュータであり、本体2201、筐体2202
、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウ
ス2206等を含む。本発明の半導体装置を表示部2203またはその他の信号処理回路
に用いることで、本発明のノート型パーソナルコンピュータが完成する。
、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウ
ス2206等を含む。本発明の半導体装置を表示部2203またはその他の信号処理回路
に用いることで、本発明のノート型パーソナルコンピュータが完成する。
図18(D)はモバイルコンピュータであり、本体2301、表示部2302、スイッ
チ2303、操作キー2304、赤外線ポート2305等を含む。本発明の半導体装置を
表示部2302またはその他の信号処理回路に用いることで、本発明のモバイルコンピュ
ータが完成する。
チ2303、操作キー2304、赤外線ポート2305等を含む。本発明の半導体装置を
表示部2302またはその他の信号処理回路に用いることで、本発明のモバイルコンピュ
ータが完成する。
図18(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)
であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体
(DVD等)読み込み部2405、操作キー2406、スピーカー部2407等を含む。
表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を
表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
本発明の半導体装置を表示部A2403、B2404またはその他の信号処理回路に用い
ることで、本発明の画像再生装置が完成する。
であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体
(DVD等)読み込み部2405、操作キー2406、スピーカー部2407等を含む。
表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を
表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
本発明の半導体装置を表示部A2403、B2404またはその他の信号処理回路に用い
ることで、本発明の画像再生装置が完成する。
図18(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体
2501、表示部2502、アーム部2503を含む。本発明の半導体装置を表示部25
02またはその他の信号処理回路に用いることで、本発明のゴーグル型ディスプレイが完
成する。
2501、表示部2502、アーム部2503を含む。本発明の半導体装置を表示部25
02またはその他の信号処理回路に用いることで、本発明のゴーグル型ディスプレイが完
成する。
図18(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、
外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー260
7、音声入力部2608、操作キー2609等を含む。本発明の半導体装置を表示部26
02またはその他の信号処理回路に用いることで、本発明のビデオカメラが完成する。
外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー260
7、音声入力部2608、操作キー2609等を含む。本発明の半導体装置を表示部26
02またはその他の信号処理回路に用いることで、本発明のビデオカメラが完成する。
ここで図18(H)は携帯電話であり、本体2701、筐体2702、表示部2703
、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート270
7、アンテナ2708等を含む。なお、表示部2703は黒色の背景に白色の文字を表示
することで携帯電話の消費電流を抑えることができる。本発明の半導体装置を表示部27
03またはその他の信号処理回路に用いることで、本発明の携帯電話が完成する。
、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート270
7、アンテナ2708等を含む。なお、表示部2703は黒色の背景に白色の文字を表示
することで携帯電話の消費電流を抑えることができる。本発明の半導体装置を表示部27
03またはその他の信号処理回路に用いることで、本発明の携帯電話が完成する。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は実施例1〜9に示したいずれの構成を用いても
良い。
可能である。また、本実施例の電子機器は実施例1〜9に示したいずれの構成を用いても
良い。
Claims (1)
- 容量素子と、スイッチと、配線とを有し、
前記容量素子の第1の電極は、入力端子に電気的に接続され、
前記配線は、前記スイッチを介して前記容量素子の第2の電極に電気的に接続され、
前記容量素子の第2の電極は、出力端子に電気的に接続されていることを特徴とする半導体装置。
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