TW295745B - - Google Patents

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TW295745B TW085104859A TW85104859A TW295745B TW 295745 B TW295745 B TW 295745B TW 085104859 A TW085104859 A TW 085104859A TW 85104859 A TW85104859 A TW 85104859A TW 295745 B TW295745 B TW 295745B
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A7 A7 經濟部中央標率局員工消費合作杜印製 __________Β7 五、發明説明(〗) 發明背景 1 ·發明領域: 本發明關於邏輯電路。詳言之,本發明關於在低電源 電壓之髙速操作的邏輯電路。 2 .相關技藝說明: 如日本公開特許5 — 1 4 1 6 6所述,近年來使用電 容器在電晶體的閘極與源極之間供應高於電源電壓的電壓 ’嘗試增加操作速度。圖3 1是習知邏輯電路圖。參考符 號3101、3120、3110分別代表邏輯輸入端、 輸出端、供應Vdd電壓的電源。參考符號3 1 08和 3 1 0 9分別代表P通道FET (場效電晶體)和N通道 FET。參考符號3 1 06和3 1 07代表供應Vs電壓 的偏壓電源。參考符號3 1 0 2和3 1 0 3代表電容器。 參考符號3104和3105分別代表N通道FET和P 通道F E T。 但圖3 1的邏輯電路受到下列固有限制。亦即,當 FET 3108和3109在OFF狀態時,漏流流動 °再者’習知技術不能充分驅動(亦即過驅動)F E T 3 1 0 8和3 1 0 9,或以深的反向偏壓使閘極偏壓而充 分截止FET 3108和3109。因此,習知邏輯電 路_致高耗散功率,不能在低壓進行高速操作。 _ 發明概要 本紙張尺度適用中國國家標準(CNS )八4規格(2丨〇 X 297公釐) ---------¾衣------1T------^ (請先閲讀背面之注意事項再填寫本頁) -4 - A7 B7 經濟部中央標準局員工消費合作社印製 入端的電壓送 狀態。 本發明另 入端的電壓送 狀態。 本發明另 入端的電壓送 端的電壓送到 端狀態;第二 本發明另 一端接到輸入 二端接到主開 容器第二端接 一實施例中 到控制端; 控制端;第 狀態是主開 一實施例中 端;其中副 關裝置控制 到電壓產生 五、發明説明( 依據本發明的一觀點,邏輯電路包含:依據送到控制 端的電壓在至少二端之間改變導通狀態的主開關裝置;轉 換在輸入端的電壓並輸出轉換電壓到控制端的變壓裝置。 本發明一實施例中,變壓裝置包含電壓產生裝置和副 開關裝置。 本發明另一實施例中,副開關裝置包含SOI (半導 體在絕緣體上)結構。 本發明另一實施例中,電壓產生裝置包含電容器、電 池、高介電材料的至少一個。 本發明另一實施例中,變壓裝置在第一狀態將高於輸 到控制端,第二狀態是主開關裝置不導通的 一實施例中,變壓裝置在第二狀態將低於輸 到控制端,第一狀態是主開關裝置不導通的 ,變壓裝置在第一狀態將髙於輸 變壓裝置在第二狀態將低於輸入 一狀態是主開關裝置導通的输入 關裝置不導通的输入端狀態。 ,變壓裝置另包含電容器,其第 開關裝置在第一狀態將電容器第 端;在第一狀態除外的狀態將電 裝置,將主開關裝置控制端接地 本紙張又度逋用中國國家標準(CNS ) A4規格(210X297公釐) I I n I •裝— I —訂 I I 線 (請先閲讀背面之注意事項再填寫本頁) -5 - Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明(3 ) 本發明另一實施例中,變壓裝置另包含電容器,其第 一端接到輸入端:其中副開關裝置在第二狀態將電容器第 二端接到主開關裝置控制端;在第二狀態除外的狀態將電 容器第一端接到主開關裝置控制端,將電容器第二端接地 〇 本發明另一實施例中,變壓裝置另包含第一端接到輸 入端的第一電容器和第一端接到輸入端的第二電容器:其 中副開關裝置在第一狀態將第一電容器第二端接地,將第 二電容器第二端接到主開關裝置控制端;在第二狀態將第 一電容器第二端接到主開關裝置控制端,將第二電容器第 二端接到電壓產生裝置。 本發明另一實施例中,主開關裝置包含N通道 Μ 0 S F E T » 本發明另一實施例中,主開關裝置包含ρ通道 Μ 0 S F Ε Τ。 本發明另一實施例中,主開關裝置包含互捕 Μ 0 S F Ε Τ。 依據本發明另一觀點,邏輯電路包含:依據送到控制 端的電壓在至少二端之間改變導通狀態的第一和第二主開 關裝置;轉換在輸入端的電壓並输出轉換電壓到第一主開 關裝置控制端的第一變壓裝置;轉換在輸入端的電壓並輸 出轉換電壓到第二主開關裝置控制端的第二變壓裝置:第 一變壓裝置包含具有第一端和第二端的第一電容器、具有 第一端和第二端的第二電容器、第一副開關裝置、第一電 (請先閱讀背面之注意事項再填寫本頁}
L -一s Γ 本紙張尺度適用中國國家標準(CNS) Α4規格(2丨0'乂297公釐) _ 6 一 經濟部中央標隼局員工消費合作社印製 A7 ____B7 五、發明説明(4 ) 壓產生裝置;第一電容器第一端和第二電容器第一端接到 輸入端;第二變壓裝置包含具有第一端和第二端的第三電 容器、具有第一端和第二端的第四電容器、第二副開關裝 置'第二電壓產生裝置;第三電容器第一端和第四電容器 第一端經由反相器接到输入端;第一副開關裝置在第一狀 態將第一通道MO S F E T第二端接地,將第二電容器第 二端接到第一主開關裝置控制端;在第二狀態將第一電容 器第二端接到第一主開關裝置控制端,將第二電容器第二 端接到第一電壓產生裝置;第二副開關裝置在第二狀態將 第一電容器第二端接地,將第二電容器第二端接到第一主 開關裝置控制端;在第一狀態將第一電容器第二端接到第 一主開關裝置控制端,將第二電容器第二端接到第二電壓 產生裝置。 因此,本文所述的發明可提供在低電源電壓之高速操 作且漏流(亦即耗散功率)小的邏輯電路。爲了至少這些 優點,本發明的邏輯電路增加操作速度並降低耗散功率, 特別是對於電池供電的攜帶型設備。 熟習此道者參照附圖閱讀以下詳述,會瞭解本發明的 這些和其它優點》 圖式簡述 圖1是本發明之邏輯電路1的示意圖。 圖2 A — 2 C是本發明之邏輯電路第一例的圖。 圖3是使用N通道F ET和P通道F ET之本發明之 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X 297公釐) I I 1 ,.裝 I I u ^ H^. (請先閱讀背面之注意事項再填寫本頁) -7 - A7 B7 經濟部中央標準局員工消費合作社印裂 五、發明説明(5 ) 1 邏 輯 電 路 第 —- 例 的 圖 〇 1 1 圖 4 顯 示 在 狀 態 I 和 Π 之 圖 3 之 節 點 3 0 1 一 3 0 4 1 1 的 電 壓 〇 1 I 圖 5 A 是 將 P 通 道 F E T 取 代 做 爲 圖 2 A 之 主 開 關 裝 請 先 閱 1 1 I 置 2 2 0 之 N 通 道 F E T 的 邏 輯 電 路 圖 〇 讀 背 1 1 I 圖 5 B 是 使 用 N 通 道 F E T 和 P 通 道 F E T 做 爲 二 個 之 注 意 1 1 開 關 之 本 發 明 的 邏 輯 電 路 圖 〇 事 項 1 I 再 1 圖 6 A — 6 C 是 本 發 明 之 邏 辑 電 路 第 ...... 例 的 圖 0 寫 本 i 圖 7 是 使 用 N 通 道 F E T 和 P 通 道 F E T 之 本 發 明 之 頁 '—- 1 1 邏 輯 電 路 第 二 例 的 圖 〇 1 I 圖 8 顯 示 在 狀 態 I 和 Π 之 圖 3 之 節 點 7 0 1 — 7 0 4 1 1 I 的 電 壓 〇 1 訂 圖 9 A — 9 C 是 本 發 明 之 邐 輯 電 路 第 三 例 的 圖 〇 1 1 圖 1 0 是 使 用 N 通 道 F E T 和 P 通 道 F E T 之 本 發 明 1 1 之 邏 輯 電 路 第 二 例 的 圖 〇 1 1 圖 1 1 顯 示 在 狀 態 I 和 Π 之 阐 3 之 節 點 1 0 0 1 — 線 1 1 0 0 5 的 電 壓 1 I 圖 1 2 是 取 代 圖 1 0 之 主 開 關 裝 置 1 0 2 0 的 電 路 組 1 1 I 態 圖 〇 1 1 圖 1 3 是 本 發 明 之 邏 輯 電 路 第 四 例 的 圖 0 1 1 圖 1 4 是 使 用 F E T 做 爲 圖 1 3 之 四 個 開 關 之 本 發 明 1 1 的 邏 輯 電 路 圖 〇 1 1 圖 1 5 是 本 發 明 之 邏 輯 電 路 第 五 例 的 圖 〇 1 1 圖 1 6 是 使 用 F E T 做 爲 圖 1 5 之 四 個 開 關 之 本 發 明 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----- 經濟部中央標準局員工消費合作社印褒 ΑΊ ___ Β7 --—______—_ 五、發明説明(6 ) 的鴒輯電路圖。 圖1 7是本發明之邏輯電路第六例的圖。 圖18是本發明之邏輯電路第七例的圖。 圖19是本發明之邏輯電路第八例的圖。 圖2 0顯示N通道MO S F E T結構和其等效電路。 圖2 1顯示P通道MO S F E T結構和其等效電路。 圖2 2 A顯示邏輯電路第一例的一部分。 圖2 2B顯示圖2 2A的等效電路。 圖2 3顯示都有S Ο I結構之N通道電晶體和P通道 電晶體的結構。 圖24A顯示轉移閘型開關。 圖2 4 B顯示轉移閘之汲極與源極之間的電導G ο η 成爲源極電壓V s的函數。 圖2 5顯示當源極電壓低時之轉移閘之汲極與源極之 間的電導G ο η成爲源極電壓V s的函數》 圖2 6顯示絕緣材料是高介電常數材料之電容器的極 化成爲供應電壓的函數》 圚2 7是要比較之習知邏辑電路的電路圖。 圖2 8 Α和2 8 Β分別顯示在輸出信號上升緣之習知 邏輯電路的電壓V a和V c及本發明之邏輯電路的電壓 V a 和 V c 。 圖2 8 C和2 8 D分別顯示在輸出信號下降緣之習知 邏輯電路的電壓V b和V c及本發明之邏輯電路的電壓 V b 和 V c 。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I — — — — — '裝 I I 訂 I I I I ^ (請先閲讀背面之注意事項再填寫本頁) 9 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(7 ) 圖2 9是本發明之邏輯電路的電路圖。 圖3 Ο A顯示在輸出信號上升緣之本發明之邏輯電路 的電壓Va和Vb。 圖3 〇 B顯示在輸出信號上升緣之習知主開關裝置的 閘極電壓Vg和邏輯電路的输出電壓Vou t。 圖3 0 C顯示在輸出信號下降緣之本發明之邏輯電路 的電壓Va和Vb。 圖3 0 D顯示在輸出信號下降緣之習知主開關裝置的 閘極電壓Vg和邏輯電路的輸出電壓Vo u t 。 圖31是習知邏輯電路圖。 較佳窗施例說明 參照圖式來詳述本發明,其中類似元件以類似符號表 示。此說明書中,代表節點之參考符號之後的'表示 相對於地的節點電壓。例如, '電壓V1〃代表*節點1 〃對地位準的電壓。爲了簡化,相對於地位準的節點電壓 稱爲 '節點電壓# 此說明書中,在理想狀態,邏輯低位準(下文稱爲, L(低)位準〃)等於0V(亦即地電位),邏輯高位準 (下文稱爲'Η(髙)位準〃)等於比地高電源電壓 V d d的電壓。理想上,邏輯電路節點(特別是输出節點 )應爲Η位準或L位準,不應爲Η位準與L位準之間的中 間電位。但實際邏輯電路中,節點電壓在暫態爲中間電位 〇 本&張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) 一 10 _ I I I I I.-^ (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 8 ) 1 | 圖 1 是 本 發 明 之 邏 輯 電 路 1 的 示 意 圖 〇 邏 輯 電 路 1 包 1 I 含 m 壓 器 1 0 和 主 開 關 裝 置 2 0 0 變 壓 器 1 0 依 據 節 點 1 1 I 1 1 的 電 壓 來 驅 動 主 開 關 裝 置 2 0 0 /—V 請 1 1 I 主 開 關 裝 置 2 0 是 有節 點 2 1 — 2 3 的 主 動 裝 置 節 先 閱 讀 1 1 點 2 2 與 2 3 之 間 的 導 通 狀 態 依 節 點 2 1 的 電 壓 而 変 〇 此 背 之 1 1 說 明 書 中 開 關 裝 置 導 通 電 流 的 狀 態 稱 爲 0 N 狀 態 開 關 意 事 1 1 裝 置 不 導 通 電 流 的 狀 態 稱 爲 0 F F 狀 態 〇 F E Τ ( 場 效 電 項 再 1 填 裝 I 晶 體 ) 可 做 爲 主 開 關 裝 置 2 0 〇 當 F Ε Τ 做 爲 主 開 關 裝 置 寫 本 頁 2 0 時 節 點 2 1 、 2 2 2 3 分 別 對 ate 應 於 閘 極 、 汲 極 1 1 I 源 極 〇 1 1 I 節 點 1 4 供 以 電 源 電 壓 V d d 〇 電 阻 器 1 3 將 做 爲 邏 1 1 訂 1 輯 電 路 1 之 输 出 端 的 節 點 1 2 提 升 到 電 源 電 壓 V d d 〇 當 主 開 關 裝 置 2 0 是 0 N 狀 態 時 節 點 1 2 在 L 位 準 〇 當 主 1 1 開 關 裝 置 2 0 是 0 F F 狀 態 時 節 點 1 2 在 Η 位 準 〇 圖 1 1 1 中 雖 然 節 點 2 2 提 升 且 節 點 2 3 接 地 但 組 態 不 限 於 此 1 k 0 例 如 連 接 德 稱 成 轉 移 閘 的 多 個 開 關 裝 置 可 做 爲 主 開 關 裝 1 置 2 0 0 1 1 變 壓 器 1 0 轉 換 節 點 1 1 的 電 壓 再 输 出 轉 換 電 壓 到 1 1 節 點 2 1 藉 以 增 進 主 開 關 裝 置 2 0 的 特 性 〇 這 些 增 進 包 1 1 含 幾 方 面 增 加 切 換 速 度 ( 亦 即 暫 態 特 性 增 進 ) 降 低 開 1 I 關 裝 置 的 0 N 狀 態 電 阻 ( 亦 即 靜 態 特 性 增 進 ) 0 用 於 本 發 1 I 明 之 姻 邏 輯 電 路 1 的 變 壓 器 1 0 有 二 種 種 類 1 — 3 〇 1 1 種 類 1 中 » 當 節 點 1 1 在 L 位 準 ( 亦 即 地 位 準 ) 時 9 1 1 節 點 2 1 在 地 位 準 > 當 節 點 1 1 在 Η 位 準 ( 亦 即 V d d 位 1 1 本紙張尺度適用中國國家標準(CNS ) Λ4規格(2丨0X297公嫠) ' 1 -11- 6 五、發明説明 A7 B7 經濟部中央標隼局員工消費合作社印製 準)時, V d d和 路1中, 〇 N狀態 裝置2 0 控制端) 2 0的開 對應於0 阻)。最 爲用於種 V t是汲 稱爲夾止 種類 節點2 1 V d d位 正電壓值 L位準, 置2 0充 態時,節 地位準的 加主開關 0.35 主開關裝 種類 節點2 V 〇 v 當節點 時,主 爲Ο N 供以高 啓時間 N狀態 好臨限 類1之 極電流 電壓。 2中, 在-V 準)時 。因此 亦即主 分截止 點2 1 電壓。 裝置2 V以下 置2 0 3中, 1 在(V d 1代表正電 2 1在Η位 開關裝置2 狀態時,節 於V d d的 並降低主開 之汲極-源 d + V 〇 壓值。因 準,亦即 0過驅動 點2 1 ( 電壓。這 關裝置2 極電壓V 於0 . 3 電壓V t等 邏輯電路1的主開關 Id爲零時的閘極一
v 1 )的電 此,種類1 主開關裝置 。易言之, 是主開關裝 可降低主開 0的開啓電 D S ( s a 5 V以上的 裝置2 0。 源極電壓V 位。 的邏輯電 2 0在 當主開關 置2 0的 關裝置 阻(亦即 t )的電 F E T做 臨限電壓 g s ,也 當節點 〇 v 2 ,節點 ,種類 開關裝 。易言 (是主 這可降 0的關 的F E 〇 當節點 1 1在 位準, 2 1在 2的邏 置2 0 之,當 開關裝 低主開 閉電阻 T做爲 L位準 當節點 V d d 輯電路 在0 F 主開關 置2 0 關裝置 。最好 用於種 (亦即 1 1在 電位。 1中, F狀態 裝置2 的控制 2 0的 臨限電 類2之 地位準 Η位準 V ο ν 當節點 時,主 0爲0 端)供 關閉時 壓V t 邏輯電 )時, (亦即 2代表 2 1在 開關裝 F F狀 以低於 間並增 等於 路1的 I---------ά------IT------4 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0'〆297公釐) 在L位準(亦即地位準)時 12 A 7 B7 經濟部中央標準局員工消費合作杜印製 五、發明説明( 10 ) 1 節 點 2 1 在 — V 0 V 2 位 準 當 節 點 1 1 在 Η 位 準 ( 亦 即 1 1 V d d 位 準 ) 時 節 點 2 1 在 ( V d d + V 0 V 1 ) 的 電 1 1 位 〇 因 此 種 類 3 的 邏 輯 電 路 1 中 當 節 點 2 1 在 Η 位 準 X1—^ 1 I 請 1 I ♦ 亦 即 主 開 關 裝 置 2 0 在 0 N 狀 態 時 主 開 關 裝 置 2 0 •?ia 週 閲 1 1 讀 1 驅 動 0 易 言 之 當 主 開 關 裝 置 2 0 爲 0 N 狀 態 時 節 點 背 1 1 之 1 2 1 ( 是 主 開 關 裝 置 2 0 的 控 制 端 ) 供 以 高 於 V d d 的 電 注 意 1 事 1 壓 e 這 可 降 低 主 開 關 裝 置 2 0 的 開 啓 時 間 並 降 低 主 開 關 裝 項 -S- 1 填 k 置 2 0 的 開 啓 電 阻 ( 亦 即 對 Dte 應 於 0 N 狀 態 之 汲 極 — 源 極 電 寫 本 裝 I 壓 V D S ( S a t ) 的 電 阻 ) 〇 貝 '—^ 1 1 種 類 3 的 邏 輯 電 路 1 中 當 節 點 2 1 在 L 位 準 » 亦 即 1 1 主 開 關 裝 置 2 0 爲 0 F F 狀 態 時 » 主 開 關 裝 置 2 0 充 分 截 1 1 止 〇 易 言 之 當 主 開 關 裝 置 2 0 爲 0 F F 狀 態 時 節 點 訂 1 2 1 ( 是 主 開 關 裝 置 2 0 的 控 制 端 ) 供 以 低 於 地 位 準 的 電 1 1 壓 〇 這 可 降 低 主 開 關 裝 置 2 0 的 關 閉 時 間 並 增 加 主 開 關 裝 1 | 置 2 0 的 關 閉 電 阻 ( 亦 即 對 應 於 0 N 狀 態 之 汲 極 一 源 極 電 1 壓 V D S ( S a t ) 的 電 阻 ) 〇 最 好 臨 限 電 壓 V t 等 於 1 I 0 3 5 V 以 下 的 F E T 做 爲 用 於 種 類 3 之 邏 輯 電 路 1 的 1 ! 主 開 關 裝 置 2 0 0 1 1 1 例 1 1 1 | 圖 2 A — 2 C 是 本 發 明 之 邏 輯 電 路 第 一 例 的 圖 〇 第 —. 1 | 例 的 邏 輯 電 路 分 爲 上 述 種 類 1 〇 1 1 I 以 下 說 明 圖 2 A 之 邏 輯 電 路 的 運 作 〇 圖 2 A 的 邏 輯 電 1 1 路 包 含 變 壓 器 2 1 0 和 主 開 關 裝 置 2 2 0 0 節 點 2 1 1 從 1 1 準 操 家 國 國 中 用 適 度 尺 張 紙 本 祕 讀 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明( 11 ) 1 | 外 部 裝 置 接 收 輸 入 信 號 藉 以 設 爲 Η 位 準 或 L 位 準 0 此 說 1 I 明 書 中 主 開 關 裝 置 ( 在 第 — 例 由 參 考 符 號 2 2 0 代 表 ) 1 1 I 關 閉 的 狀 態 稱 爲 狀 態 I 主 開 關 裝 置 開 啓 的 狀 態 稱 爲 請 1 1 I 狀 態 Π 〇 在 狀 態 Π 變 壓 器 2 1 0 將 高 於 送 到 節 點 先 閲 讀 1 1 2 1 1 之 電 壓 V d d 的 ( V d d + V 0 V 1 ) 電 壓 輸 出 到 背 面 之 1 1 節 點 2 2 1 〇 結 果 > 主 開 關 裝 置 2 2 0 的 特 性 增 進 0 意 1 事 1 Μ 0 S ( 金 氧 半 ) F E T 做 爲 主 開 關 裝 置 2 2 0 節 點 項 再 1 填 裝 I 2 2 1 2 2 2 \ 2 2 3 分 別 是 閘 極 汲 極 源 極 〇 包 含 寫 本 第 •* 例 的 所 有 例 子 中 可 使 用 S 0 I ( 半 導 體 在 絕 緣 體 上 、_»· 1 1 I ) 電 晶 體 Μ Ε S ( 金 靥 半 導 體 ) F Ε T U.U. 雙 極 電 晶 體 1 1 I F Ε T ( 薄 膜 電 晶 體 ) 等 〇 1 1 訂 1 變 壓 器 2 1 0 包 含 開 關 S 2 0 和 S 2 1 、 電 壓 產 生 器 2 1 4 電 容 器 2 1 2 0 使 用 多 個 F Ε T 可 構 成 開 關 1 1 S 2 0 和 S 2 1 〇 電 源 電 壓 V d d 雖 /r /. 做 爲 第 __. 例 的 電 壓 產 1 | 生 器 2 1 4 但 電 壓 產 生 器 2 1 4 所 供 應 的 電 壓 值 不 限 於 1 i V d d 0 外 部 電 源 雖 rt t. 做 爲 第 —* 例 的 電 壓 產 生 器 2 1 4 但 1 | 電 壓 產 生 器 2 1 4 的 種 類 不 限 於 此 0 電 容 器 電 池 等 可 做 1 1 爲 文 中 之 所 有 例 子 的 電 壓 產 生 器 〇 爲 了 下 述 原 因 最 好 諸 1 1 如 電 壓 產 生 器 2 1 4 的 電 容 器 2 1 2 和 使 用 髙 介 電 常 數 材 1 1 料 的 電 容 器 做 爲 電 容 器 0 1 | 在 狀 態 I 開 關 S 2 0 使 接 點 C 1 接 到 接 點 C 2 而 1 I 在 狀 態 Π 開 關 S 2 0 使 接 點 C 1 接 到 接 點 C 3 〇 在 狀 態 1 1 I I 開 關 S 2 1 使 接 點 C 1 接 到 接 點 C 2 而 在 狀 態 Π t 1 1 1 —開 關 S 2 1 使 接 點 C 1 不 接 到 接 點 C 2 〇 圖 2 A 對 nte 應 於 狀 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ~ 14 ~ A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 12 ) 1 I 態 I 〇 圖 2 B 代 表 狀 態 I 之 圖 2 A 之 邏 輯 電 路 的 等 效 電 路 1 1 〇 圖 2 C 代 表 狀 態 Π 之 圚 2 A 之 邏 輯 電 路 的 等 效 電 路 0 1 1 I 如 圖 2 B 在 狀 態 I 節 點 2 1 1 在 L 位 準 0 在 狀 態 請 1 1 I I 連 接 電 容 器 2 1 2 之 一 端 的 節 點 2 1 1 接 地 而 電 容 閱 讀 1 1 器 2 1 2 的 另 一 端 接 到 電 壓 產 生 器 2 1 4 〇 結 果 電 壓 產 背 之 1 1 生 器 2 1 4 所 供 akg 應 的 電 阻 V d d 將 電 容 器 2 1 2 充 電 〇 在 注 I 1 1 狀 態 I 節 點 2 2 1 ( 是 主 開 關 裝 置 2 2 0 的 閘 極 ) 接 地 項 再 ! 填 裝 I 9 因 此 主 開 關 裝 置 2 2 0 之 閘 極 中 的 電 荷 放 電 0 結 果 主 寫 本 百 開 關 裝 置 2 2 0 的 關 閉 時 間 縮 短 0 只 1 1 I 如 圖 2 C 在 狀 態 Π 節 點 2 1 1 在 Η 位 準 0 在 狀 態 1 1 1 Π 接 到 電 容 器 2 1 2 之 一 端 的 節 點 2 1 1 提 升 到 電 源 電 1 1 訂 1 壓 V d d 而 電 容 器 2 1 2 的 另 — 端 接 到 節 點 2 2 1 〇 結 果 節 點 2 2 1 ( 是 主 開 關 裝 置 2 2 0 的 閘 極 ) 供 以 ( 1 1 V d d + V 0 V 1 ) 電 壓 〇 V 0 V 1 是 正 電 壓 由 電 壓 產 1 | 生 器 2 1 4 所 供 應 的 電 壓 和 主 開 關 裝 置 2 2 0 的 閘 極 源 1 極 電 容 掌 控 〇 最 好 滿 足 關 係 式 C 2 1 2 > > C g S 其 中 1 | C 2 1 2 和 C g S 分 別 是 電 容 器 2 1 2 的 電 容 和 主 開 關 裝 1 1 置 2 2 0 的 閘 極 — 源 極 電 容 〇 1 1 圖 3 是 使 用 N 通 道 F E 丁 和 P 通 道 F Ε Τ 之 本 發 明 之 1 1 邏 輯 電 路 第 一 例 的 圖 〇 變 壓 器 3 1 0 和 主 開 關 裝 置 3 2 0 1 | 分 別 對 應 於 變 壓 器 2 1 0 和 主 開 關 裝 置 2 2 0 0 反 相 器 1 I 3 3 0 反 轉 送 到 節 點 3 0 1 的 電 壓 再 输 出 到 節 點 3 0 2 1 1 I 〇 易 言 之 當 節 點 3 0 1 在 Η 位 準 時 節 點 3 0 2 在 L 位 1 1 I 準 而 當 節 點 3 0 1 在 L 位 準 時 節 點 3 0 2 在 Η 位 準 〇 1 1 準 標 家 國 國 中 用 適 度 尺 張 紙 本 祕 釐 公 7 9 2 A7 B7 經濟部中央標隼局員工消費合作社印製 五、發明説胡 ( 13 ) 1 | 電 容 器 3 1 2 和 電 壓 產 生 器 3 1 4 分 別 對 應 於 電 容 器 1 1 1 2 1 2 和 電 壓 產 生 器 2 1 4 0 F E T 3 3 2 和 3 3 4 做 1 1 1 爲 開 關 S 2 0 F E T 3 3 6 做 爲 開 關 S 2 1 〇 主 開 關 fS 請 1 1 裝 置 3 2 0 對 應 於 主 開 關 裝 置 2 2 0 節 點 3 0 4 先 閱 1 I 讀 1 1 3 2 2 3 2 3 分 別 對 應 於 節 點 2 2 1 2 2 2 2 2 3 背 1 | 之 1 0 圖 3 的 邏 輯 電 路 以 圖 2 A — 2 C 的 相 同 方 式 運 作 除 了 意 審 1 I 當 節 點 3 0 1 在 Η 位 準 時 主 開 關 裝 置 3 2 0 爲 0 F F 狀 項 再 ! 填 態 而 當 節 點 3 0 1 在 L 位 準 ( 亦 即 節 點 3 0 1 的 邏 輯 反 寫 笨 裝 頁 1 相 ) 時 主 開 關 裝 置 3 2 0 爲 0 N 狀 態 〇 因 此 節 點 3 0 2 '—- 1 對 應 於 節 點 2 1 1 0 此 說 明 書 的 其 它 例 子 也 如 此 0 因 此 > 1 1 使 用 反 相 器 本 身 非 本 發 明 的 主 要 部 分 而 是 反 相 器 須 在 預 1 1 定 相 位 切 換 變 壓 器 的 開 關 裝 置 0 因 此 省 略 進 步 細 節 〇 訂 1 圖 4 顯 示 在 狀 態 I 和 Π 之 圖 3 之 節 點 3 0 1 — 3 0 4 1 I 的 電 壓 〇 節 點 3 0 4 ( 是 主 開 關 裝 置 3 2 0 的 閘 極 ) 的 電 1 I 壓 V 3 0 4 在 狀 態 Π 爲 ( V d d + V 0 V 1 ) 〇 因 電 壓 \ 1 Λ V 3 0 4 之 故 主 開 關 裝 置 3 2 0 充 分 驅 動 〇 結 果 此 電 灰· 1 路 組 態 可 降 低 開 啓 時 間 和 開 啓 電 阻 〇 1 1 汲 極 電 流 I d 由 以 下 等 式 表 示 成 做 爲 主 開 關 裝 置 1 1 3 2 0 之 N 通 道 Μ 0 S 電 晶 體 之 閘 極 — 源 極 電 壓 V g S 的 1 1 函 數 1 1 1 I d = K ( V g S — V t ) 2 , 1 1 1 1 J 其 中 K 是 正 常 數 t V t 是 N 通 道 F E T 的 臨 限 電 壓 〇 近 期 1 1 1 準 標 家 國 國 中 用 適 度 尺 張 紙 尽 祕 釐 公 97 2 - 16 - 經濟部中央標準局員工消費合作社印製 B7 五、發明説明(14 ) ' 中,L S I (大型積體電路)的操作衡》辑下宜-r隹办 J深忭電壓爲了高可靠度和 低功率耗散而愈來愈低。假設電源電壓^(1(1爲1 . 〇v ’臨限電壓vt爲0.35V,電飇產生器314供應電 源電壓Vdd。本發明之邏輯電路之主開關裝置32〇之 汲極電流對習知邏輯電路之汲極電流@&$[17·: (1. 0+1. 0_0. 35)2/(1. 〇—〇. 35)2=6. 44。 從以上表示式可知’本發明容許主開關裝置3 2 〇的汲極 電流增加,藉以達成較高運作。 圖5是將P通道F E T取代做爲圖2 a之主開關裝置 2 2 0之N通道F ET的邏輯電路圖。圖5 b是使用N通 道F E T和P通道F E T做爲二個開關之本發明的邏輯電 路圖。變壓器5 1 0和主開關裝置5 2 0分別對應於變壓 器210和主開關裝置220。節點511 、521 — 523分別對應於節點21 1、221 — 223。開關 S50和S51、電容器512、電壓產生器514分別 對應於開關S20和S2 1 、電容器2 12、電壓產生器 214。電源516經由主開關裝置520將輸出電壓送 到節點5 2 3。電壓產生器5 1 4雖供應與電源5 1 6所 供應之Vdd電壓相同的電壓值,但電位不限於Vdd。 以下說明圖5A的邏輯電路。在狀態I ,開關S50 使接點C1接到接點C2,而在狀態Π,開關S50使接 點C 1接到接點C3。在狀態I ,開關S51使接點C1 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨Ο X 297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝- 訂_ -17 - A7 B7 iiJh 五、發明説明(15) 接到接點C2,而在狀態Π,開關S51使接點C1不接 到接點C2 »在狀態I ,接到節點5 1 1之電容器5 1 2 的一端在Η位準,而接到開關s 5 0之接點C 1的電容器 5 1 2的另一端在地位準。因此,在狀態I ,電容器 5 1 2充電。另一方面,主開關裝置5 2 0的閘極(亦即 節點521)設爲Η位準。 在狀態Π,節點5 1 1降到L位準,電容器5 1 2的 另一端接到節點5 2 1 »結果,節點5 2 1供以 一Vovl電壓(Vovl:正電壓)。 圖5B中,FET 550對應於開關S51, FET 551和552對應於開關S50。送到FET 5 5 0之閘極的信號^反!)#是反轉信號D所得的信號。 圖5 B的邏輯電路是圖3之邏輯電路的互補電路,其運作 類似圖3的邏輯電路。 例2 圖6 A — 6 C是本發明之邏輯電路第二例的圖。第二 例的邏輯電路分爲上述種類2。 以下說明圖6 A之邏輯電路的運作。圖6 A的邏輯電 路包含變壓器6 1 0和主開關裝置6 2 0。節點6 1 1從 外部裝置接收输入信號,藉以設爲Η位準或L位準。在狀 態I ,變壓器6 1 〇將低於送到節點6 1 1之地位準(亦 即0V)的_Vov2電壓輸出到節點621»結果,主 開關裝置620的特性增進。MOS (金氧半)FET做 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝. ,-° 經濟部中央標準局員工消費合作社印繁 -18 - A7 B7 經濟部中央標隼局員工消費合作社印製 五、發明説明( 16 ) 1 I 爲 主 開 關 裝 置 6 2 0 節 點 6 2 1 、 6 2 2 6 2 3 分 別 1 | 是 閘 極 、 汲 極 « 源 極 〇 1 I 變 壓 器 6 1 0 包 含 開 關 S 6 0 和 S 6 1 及 電 容 器 請 1 1 I 6 1 2 〇 使 用 多 個 F E T 可 構 成 開 關 S 6 0 和 S 6 1 〇 開 先 閱 讀 1 1 關 S 6 0 的 接 點 C 3 在 第 二 例 雖 接 地 但 送 到 開 關 S 6 0 背 面 之 1 1 之 接 點 C 3 的 電 壓 值 不 限 於 此 地 電 位 0 但 從 下 述 運 作 可 知 注 意 事 1 1 > 開 關 S 6 0 的 接 點 C 3 最 好 接 地 0 項 再 1 1 填 裝 I 在 狀 態 I 開 關 S 6 0 使 接 點 C 1 接 到 接 點 C 2 而 本 頁 在 狀 態 Π > 開 關 S 6 0 使 接 點 C 1 接 到 接 點 C 3 〇 在 狀 態 --/ 1 I I » 開 關 S 6 1 使 接 點 C 1 不 接 到 接 點 C 2 9 而 在 狀 態 Π 1 1 1 > 開 關 S 6 1 使 接 點 C 1 接 到 接 點 C 2 〇 圖 6 A 對 應 於 狀 1 1 訂 1 態 I 0 圖 6 B 代 表 狀 態 I 之 圖 6 A 之 邏 輯 電 路 的 等 效 電 路 0 圖 6 C 代 表 狀 態 Π 之 圖 6 A 之 邏 輯 電 路 的 等 效 電 路 〇 1 1 如 圖 6 B 在 狀 態 I 節 點 6 1 1 在 L 位 準 〇 在狀 態 1 | I 連 接 電 容 器 6 1 2 之 一 端 的 節 點 6 1 1 接 地 > 而 電 容 1 t 器 6 1 2 的 另 — 端 接 到 節 點 6 2 1 〇 結 果 節 點 6 2 1 ( 况 1 | 是 主 開 關 裝 置 6 2 0 的 閘 極 ) 供 以 電 壓 — V 0 V 2 〇 1 1 V 0 V 2 是 正 電 壓 由 送 到 節 點 6 1 1 的 電 壓 和 主 開 關 裝 1 1 置 6 2 0 的 閘 極 — 源 極 電 容 掌 控 0 最 好 滿 足 關 係 式 1 1 C 6 1 2 > > C g S 其 中 C 6 1 2 和 C g S 分 別 是 電 容 1 I 器 6 1 2 的 電 容 和 主 開 關 裝 置 6 2 0 的 閘 極 — 源 極 電 容 〇 1 I 如 ΓΕΠ 圖 6 C 9 在 狀 態 Π 接 到 電 容 器 6 1 2 之 一 端 的 節 1 1 點 6 1 1 在 Η 位 準 > 而 電 容 器 6 1 2 的 另 一 端 接 地 〇 結 果 I 1 接 到 節 點 6 1 1 之 外 部 裝 置 所 供 ntg 應 的 電 壓 V d d 將 電 容 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -19 - A7 B7 經濟部中央標準局員工消費合作社印袋 五、發明説明( 17 ) 1 1 器 6 1 2 充 電 〇 1 I 圖 7 是 使 用 N 通 道 F E T 和 Ρ 通 道 F E T 之 本 發 明 之 1 I 邏 輯 電 路 第 二 例 的 圖 〇 變 壓 器 7 1 0 和 主 開 關 裝 置 7 2 0 —X 請 1 1 I 分 別 對 rrfg 應 於 變 壓 器 6 1 0 和 主 開 關 裝 置 6 2 0 0 反 相 器 先 閱 讀 1 1 1 7 3 0 反 轉 送 到 節 點 7 0 1 的 電 壓 再 輸 出 到 節 點 7 0 2 背 面 1 I 冬 1 I 〇 易 言 之 當 節 點 7 0 1 在 Η 位 準 時 節 點 7 0 2 在 L 位 注 意 事 1 1 準 而 當 節 點 7 0 1 在 L 位 準 時 節 點 7 0 2 在 Η 位 準 〇 項 再 1 1 填 裝 電 容 器 7 1 2 對 rrh: 應 於 電 容 器 6 1 2 〇 F E T 7 3 2 和 寫 本 頁 1 7 3 4 做 爲 開 關 S 6 0 y F Ε Τ 7 3 6 做 爲 開 關 S 6 1 ·—〆 1 I 0 主 開 關 裝 置 7 2 0 對 應 於 主 開 關 裝 置 6 2 0 節 點 1 1 I 7 0 4 7 2 2 7 2 3 分 別 對 niff 應 於 節 點 6 2 1 6 2 2 1 1 訂 1 6 2 3 0 圖 7 的 邏 輯 電 路 以 圖 6 A — 6 C 的 相 同 方 式 運 作 因 此 省 略 進 — 步 細 節 0 1 1 tat 闉 8 顯 示 在 狀 態 I 和 Π 之 圆 圖 7 之 節 點 7 0 1 — 7 0 4 1 | 的 電 壓 〇 節 點 7 0 4 ( 是 主 開 關 裝 置 7 2 0 的 閘 極 ) 的 電 1 k 壓 V 7 0 4 在 狀 態 I 爲 一 V 0 V 2 0 因 電 壓 V 7 0 4 之 故 1 I t 主 開 關 裝 置 7 2 0 充 分 驅 動 0 結 果 此 電 路 組 態 可 降 低 1 1 開 啓 時 間 和 並 增 加 關 閉 電 阻 0 1 1 1 例 3 1 1 | 圖 9 A — 9 C 是 本 發 明 之 邏 輯 電 路 第 三 例 的 圖 〇 第 二 1 I 例 的 邏 輯 電 路 分 爲 上 述 種 類 3 〇 1 1 I 以 下 說 明 1 ef 1 圖 9 A 之 邏 輯 電 路 的 運 作 0 圖 9 A 的 邏 輯 電 1 1 1 路 包 含 變 壓 器 9 1 0 和 主 開 關 裝 置 9 2 0 e 節 點 9 1 1 從 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -20 - 經濟部中央樣準局員工消費合作杜印製 A7 B7 五、發明説明(18) 外部裝置接收輸入信號,藉以設爲Η位準或L位準。在狀 態I ,變壓器9 10將低於送到節點9 11之地位準(亦 即0V)的(Vd d + Vo ν 1 )電壓输出到節點9 2 1 。結果,主開關裝置920的特性增進。MOS (金氧半 )FET做爲主開關裝置920,節點921、922、 923分別是閘極、汲極、源極。 變壓器910包含開關590和591、電壓產生器 9 1 4、電容器9 1 2和9 1 3。使用多個FET可構成 開關S90和S91。電源電MVdd雖做爲第三例的電 壓產生器9 1 4,但電壓產生器9 1 4所供應的電壓值不 限於V d d。外部電源雖做爲第三例的電壓產生器9 1 4 ’但電壓產生器9 1 4的種類不限於此。使用高介電常數 材料的電容器可做爲電壓產生器9 1 4 » 在狀態I ,開關S90使接點C1接到接點C2,而 在狀態Π,開關S90使接點C1接到接點C3。在狀態 I ,開關S91使接點C1接到接點C2,而在狀態Π, 開關S 9 1使接點C 1接到接點C 3。圖9A對應於狀態 I。圖9B代表狀態I之圖9A之邏輯電路的等效電路。 圖9 C代表狀態Π之圖9 A之邏輯電路的等效電路。 如圖9B,在狀態I ,節點911在L位準。在狀態 I ’連接電容器9 1 2之一端的節點9 1 1接地,而電容 器9 1 2的另一端接到電壓產生器9 1 4。結果,電壓產 生器9 1 4所供應的電阻Vd d將電容器9 1 2充電。在 狀態I ,節點921(是主開關裝置920的閘極)經由 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨OX297公釐〉 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 -21 - A7 經濟部中央標準局員工消費合作社印製 B7 五、發明説明( 19 ) 1 I m 容 器 9 1 3 接 地 9 電 容 器 9 1 3 在狀 態 Π 充 電 9 藉 以 在 1 | 節 點 9 1 1 與 9 2 1 之 間 供 應 V 0 V 2 電 壓 0 因 此 » 節 點 1 I 9 2 1 的 電 壓 爲 — V 0 V 2 〇 V 0 V 2 是 正 電 壓 由 送 到 ✓-Ν. 讀 1 1 節 先 1 點 9 1 1 的 電 m ( 亦 即 V d d ) 和 主 開 關 裝 置 9 2 0 的 閲 讀 1 | 閘 極 — 源 極 電 容 掌 控 0 最 好 滿 足 關 係 式 C 9 1 2 > > 背 之 1 1 C g S ♦ 其 中 C 9 1 3 和 C g S 分 別 是 電 容 器 9 1 3 的 電 注 意 事 1 1 容 和 主 開 關 裝 置 9 2 0 的 閘 極 — 源 極 電 容 〇 項 再 填 1 1 如 圖 9 C 在 狀 態 π > 節 點 9 1 1 在 Η 位 準 〇 在 狀 態 寫 本 頁 裝 I Π 接 到 電 容 器 9 1 3 之 一 端 的 節 點 9 1 1 提 升 到 電 源 電 1 I 壓 V d d 9 而 電 容 器 9 1 3 的 另 一 端 接 地 〇 結 果 電 源 電 1 1 I 壓 V d d 將 電 容 器 9 1 3 充 電 〇 在 狀 態 Π 節 點 9 2 1 ( 1 1 是 訂 主 開 關 裝 置 9 2 0 的 閘 極 ) 經 由 電 容 器 9 1 2 接 到 節 點 1 9 1 1 〇 電 容 器 9 1 2 在 狀 態 I 充 電 » 藉 以 在 節 點 9 1 1 1 1 與 9 2 1 之 間 供 應 V 0 V 1 電 壓 〇 因 此 節 點 9 2 1 的 電 1 1 壓 爲 ( V d d + V 0 V 1 ) 〇 V 0 V 1 是 正 電 壓 由 電 壓 1 I 產 生 器 9 1 4 所 供 nrfc 應 的 電 壓 和 ( 亦 即 V d d ) 主 開 關 裝 置 9 2 0 的 閘 極 — 源 極 電 容 掌 控 〇 最 好 澜 足 關 係 式 C 9 1 2 1 1 > > C g S 其 中 C 9 1 2 和 C S S 分 別 是 電 容 器 9 1 2 1 1 的 電 容 和 主 開 關 裝 置 9 2 0 的 閘 極 — 源 極 電 容 0 1 1 圖 1 0 是 使 用 N 通 道 F E T 和 P 通 道 F E Τ 之 本 發 明 1 1 之 邏 輯 電 路 第 例 的 圖 〇 變 壓 器 1 0 1 0 和 主 開 關 裝 置 1 | 1 0 2 0 分 別 對 Trktf 應 於 變 壓 器 9 1 0 和 主 開 關 裝 置 9 2 0 〇 1 1 反 相 器 1 0 3 0 反 轉 送 到 節 點 1 0 0 1 的 電 壓 再 輸 出 到 1 1 f 節 點 1 0 0 2 〇 易 言 之 當 節 點 1 0 0 1 在 Η 位 準 時 節 1 1 準 標 家 國 國 中 用 適 度 尺 張 紙 ^ 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明(20) 點1 0 0 2在L位準,而當節點1 00 1在L位準時’結 點1 0 0 2在Η位準。電容器1 0 1 2和1 〇 1 3及電壓 產生器1014分別對應於電容器912和91 產生器914«FET 1032和1034做爲開關 S 9 〇 * F E T 1036做爲開關S91。主開關裝置 1020對應於主開關裝置920 ,節點1〇〇5 ' 1022、1023分別對應於節點921 ,922 ' 9 2 3。圖1 0的邏輯電路以圖9A — 9 C的相同方式運 作,因此,省略進一步細節。 圖1 1顯示在狀態I和Π之圖1 〇之節點1 〇〇 1005的電壓。節點1005(是主開關裝置1020 的閘極)的電壓VI 005在狀態I爲—V〇v2在狀態 Π爲(Vdd+Vovl)。因電壓V1005之故’主 開關裝置1 0 2 0充分驅動。結果,此電路組態可降低開 啓時間、關閉時間、開啓電阻並增加關閉電路。 圖1 2是取代圖1 0之主開關裝置1 0 2 0的電路組 態圖。節點1 205對應於節點1 005,從變壓器 1 0 1 0接收輸出。節點1 2 2 5提升到電源電壓Vd d » FET 1220和1221交替開啓,藉以改變節點 1222的電壓。易言之,當節點1205在Η位準時, FET 1220關閉,FET 1221開啓,因此節 點1 222變成L位準。當節點1 20 5在L位準時, FET 1220開啓,FET 1221關閉,因此節 點1 2 2 2變成Η位準。第三例之邏輯電路的變壓器在狀 本紙張尺度適用中國國家標準(CNS ) A4規格(2】OX297公釐) ^1- ^^1 I ^^1 -1— 1^1 I - l I l^i m 1^1 1 ^^1 I n· ^^1 ^^1 1^1 U3. ,\呑 矣 (請先閱讀背面之注意事項再填寫本頁) A 7 B7 經濟部中央標隼局員工消費合作社印製 五、發明説明( 21 ) 1 1 態 I 輸 出 一 V 0 V 2 ( < 0 ) 電 壓 輸 出 ( V d d + 1 1 V 0 V 1 ) ( > V d d ) 電 壓 藉 以 有 效 驅 動 具 有 圖 1 2 1 1 之 互 補 F E T 串 聯 組 態 的 主 開 關 裝 置 0 請 1 1 產 先 1 再 度 參 照 圖 9 A 假 設 電 壓 產 生 器 9 1 4 生 電 源 電 閱 讀 1 I 壓 V d d 在 Η 位 準 的 節 點 9 1 1 等 於 電 源 電 壓 V d d 0 背 ιέ 1 1 充 電 I 所 以 電 壓 V d d 將 電 容 器 9 1 2 和 9 1 3 〇 但 充 電 意 事 1 電 壓 不 限 於 V d d 〇 爲 將 較 高 電 壓 送 到 控 制 端 ( 亦 即 閘 極 項 再 填 1 1 端 ) 而 過 驅 動 主 開 關 裝 置 電 壓 產 生 器 9 1 4 產 生 的 電 壓 寫 本 頁 裝 I 宜 高 0 開 關 S 9 1 的 接 點 C 3 雖 接 地 但 接 點 C 3 可 設 爲 1 I 不 同 Μ» 位 〇 爲 截 止 主 開 關 裝 置 接 點 C 3 最 好 供 以 低 於 地 1 I 位 準 的 電 壓 〇 I 1 訂 ! 例 4 1 1 圖 1 3 是 本 發 明 之 邏 輯 電 路 第 四 例 的 圖 0 第 四 例 包 含 1 1 關 於 第 一 例 和 第 二 例 的 電 路 組 態 0 以 下 說 明 變 壓 器 糸 1 I 1 3 1 0 和 F E T 1 3 3 1 的 運 作 0 F E T 1 3 3 1 爲 0 F F 狀 態 的 狀 態 稱 爲 狀 態 I F E T 1 3 3 1 爲 1 1 | 0 N 狀 態 的 狀 態 稱 爲 狀 態 Π 0 在 狀 態 I 開 關 1 3 1 2 使 1 1 電 容 器 1 3 1 1 接 到 電 壓 產 生 器 1 3 1 3 開 關 1 3 1 5 1 1 使 F Ε T 1 3 3 1 的 閘 極 接 到 電 源 1 3 8 0 〇 在 狀 態 Π 1 1 * 開 關 1 3 1 2 使 電 容 器 1 3 1 1 接 到 F E T 1 3 3 1 1 1 > 開 關 1 3 1 5 使 F E T 1 3 3 1 的 閘 極 不 接 到 電 源 1 | 1 3 8 0 〇 結 果 在 狀 態 I F E T 1 3 3 1 的 閘 極 供 1 I 以 低 於 地 位 準 ( 亦 即 0 V ) 的 電 壓 〇 此 電 壓 對 應 於 第 二 例 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -24 - A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(22 ) 的—V 〇 v 2電壓。 接著,以下說明變壓器1320和FET 1332 的運作》FET 1 332爲OFF狀態的狀態稱爲狀態 I ,FET 1332爲ON狀態的狀態稱爲狀態Π。在 狀態I ,開關1322使電容器1321接到電壓產生器 1323 ,開關1325使FET 1332的閘極接地 。在狀態Π,開關1322使電容器1321接到FET 1332 ,開關1325使FET 1332的閘極不接 地。結果,在狀態Π,FET 1332的閘極供以高於 電源電壓Vd d的電壓。此電壓對應於第一例的(Vd d + V ο v 1 )電壓》 第四例中,使用供應電源電躔Vd d的電源1 3 8 0 及電壓產生器1 3 1 3和1 323。電壓產生器1 3 1 3 和1 3 23產生Vdd電壓。可用電源1 380取代電壓 產生器1313和1323。在此情形,接到電壓產生器 1 3 1 3之負電極的接點接地;連接電壓產生器1 3 2 3 之正電極的接點接到電源1 3 8 0的正電極。此電路組態 只需一種電源(亦即電源1380)。本發明的其它邏輯 電路也如此。 當節點1 3 0 1在Η位準時,節點1 3 9 0在L位準 ,而當節點1301在L位準時,節點1390在Η位準 。易言之,圖1 3的邏輯電路做爲反相器。 圖14是使用FET做爲圖13之四個開關之本發明 的邏輯電路圖。FET 1412和1414對應於開關 (請先閱讀背面之注意事項再填寫本頁) t- -一°
T 本紙張尺度適用中國國家標準(CNS〉A4規格(210X297公釐) -25 -
MUtJ I A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明 ( 23 ) 1 I 1 3 1 2 F Ε Τ 1 4 2 2 和 1 4 2 4 對 應 於 開 關 1 I 1 3 2 2 〇 F Ε Τ 1 4 1 5 和 1 4 2 5 分 別 對 atg 應 於 開 關 1 | 1 3 1 5 和 1 3 2 5 0 rst 圖 1 4 的 邏 輯 電 路 以 圖 1 3 的 相 同 請 1 1 先 1 方 式 運 作 〇 因 此 省 略 進 一 步 細 節 0 閱 諳 1 背 1 ft I 之 1 注 I 例 5 意 事 1 圖 1 5 是 本 發 明 之 邏 輯 電 路 第 五 例 的 圖 0 圖 1 5 的 邏 項 再 填 1 1 輯 電 路 有 類 似 圖 1 3 之 邏 輯 電 路 的 組 態 除 了 F E Τ 寫 本 裝 頁 1 1 3 3 1 和 1 3 3 2 換 成 F E T 1 5 3 1 和 1 5 3 2 > 、〆 1 I 節 點 1 3 0 1 換 成 節 點 1 5 0 1 和 1 5 0 2 〇 開 關 1 1 I 1 3 1 2 1 3 1 5 、 1 3 2 2 1 3 2 5 以 圓 1 3 的 相 1 1 訂 同 方 式 運 作 〇 1 假 設 節 點 1 5 0 2 接 收 輸 入 信 號 D 則 節 點 1 5 0 1 1 1 接 收 反 D 做 爲 爾 入 信 號 9 F E T 1 5 3 1 和 1 5 3 2 同 1 1 時 開 啓 和 關 閉 藉 以 在 節 點 1 5 9 1 與 1 5 9 2 之 間 改 變 1 1 I 導 通 狀 態 0 例 如 當 節 點 1 5 0 1 和 1 5 0 2 分 別 在 L 位 準 和 Η 位 準 時 F Ε Τ 1 5 3 1 和 1 5 3 2 爲 0 Ν 狀 態 1 1 1 〇 另 一 方 面 當 節 點 1 5 0 1 和 1 5 0 2 分 別 在 Η 位 準 和 1 1 L 位 準 時 F Ε Τ 1 5 3 1 和 1 5 3 2 爲 0 F F 狀 態 〇 1 1 易 言 之 第 五 例 中 本 發 明 的 邏 輯 電 路 用 於 轉 移 閘 〇 1 1 圖 1 6 是 使 用 F Ε T 做 爲 圖 1 5 之 四 個 開 關 之 本 發 明 1 I 的 邏 輯 電 路 圖 0 圖 1 6 的 邏 輯 電 路 以 圖 1 5 的 相 同 方 式 運 1 1 作 0 因 此 省 略 進 一 步 細 節 〇 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -26 - 經濟部中央標準局員工消費合作杜印製 Α7 Β7 五、發明説明(24) 圖1 7是本發明之邏輯電路第六例的圖。圖1 7的邏 輯電路中,圖1 0之第三例的變壓器1 0 1 0驅動F ET 1731和1732。當節點1701在L位準時,節點 1 7〇5和1 706的電壓分別是(Vdd + Vov 1 ) 和~Vov2,因此節點1791和1792爲導通狀態 。當節點1 70 1在Η位準時,節點1 70 5和1 706 的電壓分別是一V〇v2和(Vdd + Vovl),因此 節點1 79 1和1 79 2在不導通狀態。 依據本發明第六例,當FET 1731和1732 爲OFF狀態時,節點1705和1706分別供以 —V0V2 和(Vdd+Vovl)。這導致 FET 完全 關閉。此外,可使用有較低臨限電壓Vt的FET,導致 較低工作電壓。 例7 圖1 8是本發明之邏輯電路第七例的圖。圖1 8的邏 輯電路在節點1801和1802接收D1和D2做爲輸 入,進行NAND運算,輸出運算結果到節點1 8 3 4。 易言之,只有當節點1 8 0 1和1 8 0 2都在L位準時, 節點1834才變成Η位準。圖5B的變壓器驅動FET 1830和1831。圖3的變壓器驅動FET 1 8 3 2和1 8 3 3。結果,驅動主開關裝置的能力提高 ,藉以在較低電壓達成較高運作。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 -27 - A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明( 25 ) 1 1 I M. 8 1 1 I 圖 1 9 是 本 發 明 之 邏 輯 電 路 第 八 例 的 圖 〇 以 下 說 明 第 請 1 1 準 時 先 1 八 例 的 邏 輯 電 路 運 作 0 當 節 點 1 9 0 1 在 Η 位 閱 讀 1 3 背 1 F Ε T 1 9 0 3 爲 0 N 狀 態 F Ε T 1 9 1 爲 面 1 狀 態 注 | 0 F F 狀 態 〇 因 此 F E T 1 9 1 5 爲 0 Ν 意 事 1 F Ε T 1 9 0 5 爲 0 F F 狀 態 因 而 節 點 1 9 3 1 在 L 項 再 填 1 ) 位 準 〇 假 設 電 壓 產 生 器 1 9 0 4 產 生 V S 電 壓 電 源 寫 本 頁 裝 1 1 9 8 1 供 應 電 源 電 壓 V d d 節 點 1 9 0 1 供 以 V d d ·>-· 1 I 電 壓 則 ( V d d — V S ) 電 壓 將 電 容 器 1 9 0 2 充 電 〇 1 I F Ε T 1 9 1 5 的 閘 極 供 以 節 點 1 9 0 1 之 電 壓 ( 亦 即 1 1 訂 Η 位 準 ) 與 電 容 器 1 9 1 2 之 電 荷 所 造 成 之 電 壓 的 總 和 〇 1 當 節 點 1 9 0 1 在 L 位 準 時 F E T 1 9 0 3 爲 1 1 0 F F 狀 態 F E T 1 9 1 3 爲 0 N 狀 態 0 因 此 1 1 F Ε T 1 9 1 5 爲 0 F F 狀 態 F E T 1 9 0 5 爲 1 矣‘ 1 I 0 Ν 狀 態 > 因 而 節 點 1 9 3 1 在 Η 位 準 〇 假 設 電 壓 產 生 器 1 9 1 4 產 生 V S 電 壓 電 源 1 9 8 1 供 應 電 源 電 壓 1 | V d d 9 節 點 1 9 0 1 在 地 位 準 則 — V S 電 壓 將 電 容 器 1 1 1 9 0 2 充 電 0 F E T 1 9 0 5 的 閘 極 供 以 節 點 1 1 1 9 0 1 之 電 壓 ( L 位 準 ) 與 電 容 器 1 9 0 2 之 電 荷 所 造 1 1 成 之 電 壓 的 總 和 〇 1 1 在 上 述 二 情 形 F E T 1 9 0 5 和 1 9 1 5 之 任 何 1 | 0 N 狀 態 F E T 的 閘 極 供 以 髙 於 V d d 的 電 壓 9 F Ε T 1 I 1 9 0 5 和 1 9 1 5 之 任 何 0 F F 狀 態 F Ε Τ 的 閘 極 供 以 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公I ) -28 - 經濟部中央標準局員工消費合作社印製 A7 B7 1 1"1 丨—丨.丨 - - 五、發明説明(26 ) 低於地位準的電壓。結果,可增進在低工作電壓的運作速 度。第八例利用簡單電路組態,導致積體電路晶片面積降 低。 本發明之邏輯電路的第一至第八例中,爲了下述理由 ,最好SO I FET做爲變壓器的FET。圖20顯示 N通道MO S F E T結構和其等效電路。圖2 1顯示P通 道M0SFET結構和其等效電路。如圖20和21 , M O S F E T在汲極與反閘極之間和在源極與反閘極之間 有接面電容器C j和二極體。 圖2 2A顯示邏輯電路第一例的一部分,圖2 2 B顯 示圖2 2 A的等效電路。假設電容器C c的一端在電容器 C c供以V d d電壓後提升到V d d »在電荷重新分配後 ,使用接面電容C j和閘極電容C g表示閘極電壓V g如 下。在重新分配後,初態之Q = V d d C c的電荷等於電 容Cc所充電之電荷(Vg — Vdd) Cc與電容(Cg +2Cj)所充電之電荷Vg(Cg+2Cj)的總和’ 導致以下表示式:
VddCc= ( Vg- Vdd ) Cc + Vg ( Cg+ 2C j )。 解閘極電應V g產生:
Vg= 2CcVdd/ ( Cc + Cg+ 2C j )。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) ^11 ^^^1 _^m *1^ ^^^1 In «^ϋ IF. --1 ^^^1 n i 一OJ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 ___B7_ 五、發明説明(27 ) 因此,在C c>>Cg + 2C j的情形,可增大本發明的 優點。相反地,在Cc<<Cg + 2C j的情形,本發明 的優點不顯著。所以,最好設定電路常數以滿足c c > >
Cg+2Cj »接面電容Cj愈小,本發明的優點愈顯著 〇 在V g2V d d+V f的情形(其中V f代表正向電 壓),電流流經寄生二極體,因此電壓Vg箝制在Vg= Vdd+Vf。結果,閘極電壓Vg不能提升高於此箝位 電壓。 使用有S 0 I結構的電晶體解決接面電容和寄生二極 體所造成的上述問題,加大本發明的優點。圖2 3顯示都 有S Ο I結構之N通道電晶體和P通道電晶體的結構。 以下討論本發明之邏輯電路之高速運作的進一步理由 。通常使用以下表示式可表示FET的汲極電流I d : I ά = β (Vgs-Vt)a , 其中a = l . 4 — 2 . Ο ’召:常數,Vgs :閘極一源 極電壓,V t :臨限電壓。邏輯電路的延遲時間r d表示 如下: r d= r CLVdd/ Id= r CLVdd/ ( β ( Vgs- Vt)a ), 其中r :常數,cl :負載電容。假設使用邏輯電路之系 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I— I I 裝 訂 A (請先閲讀背面之注意事項再填寫本頁) —30 _ 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明(28 ) 統的運作速度正比於1 / τ (1且0! = 2 ’則系統的速度f 表示如下: f= 1 / r d =(/3 / r CL))*((Vgs/Vdd)2 - 2Vt(Vgs/Vdd) -(Vt/ Vdd)2), 其中 VgssDVdd ,?7 = l+ V〇vl/Vdd ( >1.0)。若假設(Vt/Vdd)2<<l ,貝!i f = (;3 /7 CL))*(t? 2-2Vt?? )=)8 ?? (?7 -2Vt)/(T CL)。 因此,系統的髙運作速度需要大的和小的V t。 另一方面,漏流Idleak表示如下:
Idleak= λ w*l 0 Cv*s-Vi:)/S, 其中λ :常數,w:電晶體閘極寬度,S約爲700mV 。代入Vgs=〇產生
Idleak= λ w*l 〇 (vt/s:>。 從以上表示式可知,小漏流Idleak需要大臨限電壓V t。 _依據本發明,變壓器增加送到閘極的電壓,因此”變 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ^^^1 ^^^^1 ^^^^1 —^^—i mV «^—^1 ^^^^1 ^^^^1 HB— ^^^^1 1 1 (請先閱讀背面之注意事項再填寫本頁) -31 - A7 B7__ 五、發明説明(29 ) 大,在一般臨限電壓Vt (約〇.5V)提高運作速度。 此外,當主開關裝置爲0 F F狀態時,閘極在地位準,藉 以抑制漏流。 再者,第三例中,當主開關裝置爲OF F狀態時,閘 極電壓爲—V 〇 v 2。在此情形,漏流Idleak等於 ;1W*1 〇(-v〇v2-vt:/S)。結果,_v 〇 v 2 約一〇 . 3 V,而V t等於或小於〇 . 3 5V,藉以充分抑制漏流 Idleak。這意味有較低V t的電晶體可做爲主開關裝置。 因此,小V t所造成的增大驅動電流過驅動裝置。 經濟部中央標準局員工消費合作社印製 ---------裝-- (請先閲讀背面之注意事項再填寫本頁) 以下討論當本發明之邏輯電路用於轉移閘型開關裝置 時之本發明的優點。圖2 4 A顯示轉移閘型開關,圖 2 4 B顯示轉移閘之汲極與源極之間的電導G ο η成爲源 極電壓V s的函數。圚24Β中,V t h和V t ρ分別是 N通道FET和P通道FET的臨限電壓。如圖24A, 轉移閘型開關中,源極和汲極的電壓不固定。因此,源極 電壓可等於電源電壓V d d。在此情形,爲開啓F E T, 需要高於(V d d+V t )的電壓。這意味轉移閘需要高 於一般邏輯閘的電壓。圖2 5顯示當源極電壓低時之轉移 閘之汲極與源極之間的電導G ο η成爲源極電壓V s的函 數。當源極電壓約1.0V時,二個互補FET在源極電 壓的某~區域都不開啓(見圖2 5的陰影區)。本發明之 邏輯電路的變壓器將髙於電源電壓V d d的電壓輸出到主 開關裝置閘極,當主開關裝置的臨限電壓V t低時,對 V g s提供逆向偏壓*結果,依據本發明,在低工作電壓 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) " -32 - 經濟部中央標隼局員工消費合作社印製 A7 B7 _ 五、發明説明(3〇 ) 的高速運作是可能的。 第一至第八例中,使用高介電常數材料的電容器可做 爲電壓產生器及變壓器的電容器。圖2 6顯示絕緣材料是 高介電常數材料之電容器的極化成爲供應電壓的函數。使 用高介電常數材料的電容器顯示圖2 6的極化特性。當送 到使用高介電常數材料之電容器的電壓超過矯頑電壓V c 時,發生自發極化。結果,使用高介電常數材料的電容器 保持某一電壓而不需外部電源》由於其介電常數極大,故 小面積提供大電容。因此,電荷重新分布所造成的壓降小 。將使用高介電常數材料的電容器用於本發明的邏輯電路 實現有效運作:在低電壓的高速運作。 討論圖14之本發明之邏輯電路與習知邏輯電路的比 較。圖2 7是要比較之習知邏輯電路的電路圖。圖2 8 A 和2 8 B分別顯示在輸出信號上升緣之習知邏輯電路的電 壓V a和V c及本發明之邏輯電路的電壓V a和V c。圓 2 8 C和2 8 D分別顯示在輸出信號下降緣之習知邏輯電 路的電壓Vb和V c及本發明之邏輯電路的電壓Vb和 Vc 。圖28A — 28D中,31爲1 . 0V»參照圖 2 8Α,依據習知技術,當主開關裝置爲〇F F狀態時, 電壓Va比電源電壓Vdd低〇·IV。結果,當主開關 裝置爲Ο F F狀態時,漏流流動。當主開關裝置爲on狀 態時’ Va等於—0 · 05V。這導致不足驅動力。圖 28A中,閘延遲時間爲1 . 2ns。 另一方面,參照圖2 8 B,當本發明的主開關裝置爲 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝. -0 -33 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(31) OFF狀態時,Va等於Vdd。因此’漏流不存在。此 外,當主開關裝置爲ON狀態時’ Va等於—0 . 3V» 這意味本發明的驅動力提高。參照圖2 8 B,閘延遲時間 爲 0 . 9 n s。 參照圖2 8 C,習知技術中,當主開關裝置爲OF F 狀態時,Vb等於〇 . IV,產生漏流。當主開關裝置爲 ON狀態時,Vb只比Vdd髙0 _ IV ^因此’驅動力 不足。閘延遲時間爲1.0ns。 另一方面,參照圖28D,當主開關裝置爲OFF狀 態時,Vb等於0V。因此,漏流不流動。Vb比Vdd 高0 . 3V,導致高驅動力。閘延遲時間爲0 . 75n s 〇 討論圖2 9之本發明之邏輯電路與習知邏輯電路的比 較。圖2 9是本發明之邏輯電路的電路圖。至於習知邏輯 電路,一般互補MO S反相器用來比較,做爲電源電壓 Vdd的〇.5V電壓用於本發明和習知的邏輯電路。圖 3 0 A顯示在輸出信號上升緣之本發明之邏輯電路的電壓 V a和Vb。圖3 0 B顯示在輸出信號上升緣之習知主開 關裝置的閘極電壓Vg和邏輯電路的输出電壓Vo u t。 圖3 0 C顯示在输出信號下降緣之本發明之邏輯電路的電 壓Va和Vb。圖30D顯示在輸出信號下降緣之習知主 開關裝置的閘極電壓Vg和邏輯電路的輸出電壓Vo u t ο 參照圖3 0Α,當主開關裝置爲OFF狀態時,Va 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ---------裝— (請先閱讀背面之注意事項再填寫本頁) 訂 -34 - A7 ________B7___ 五、發明説明(32 ) 比Vdd高0.5V,因此主開關裝置截止。Va比地位 準低0 . 3V,因此驅動力提高。閘延遲時間爲1 . 63 ns 。另一方面,如圖30B,習知閘延遲時間爲5 . 6 n s ° 參照圖3 0 C和3 0D,在下降緣,本發明的閘延遲 時間小於習知者。詳言之,本發明的閘延遲時間只有 1 . 88ns ,而習知閘延遲時間爲6 . 4ns 。 從上述模擬結果可知,本發明的邏輯電路在低工作電 壓範圍可提高運作速度。 第一至第八例中,未接到接收輸入信號之節點的一端 可設爲電源電壓V d d和地位準除外的電壓。例如,圖 1 3中,除了電源1 3 80還提供電壓產生器1 3 1 3和 1 3 2 3。電壓產生器1 3 1 3和1 323所產生的電壓 不限於Vdd。可用電源1 380取代電壓產生器 經濟部中央標準局員工消費合作社印製 IV ttm Bv^^i Hi U3.-3 (請先閱讀背面之注意事項再填寫本頁) 1 3 1 3和1 3 23。詳言之,連接電壓產生器1 3 1 3 之負電極的接點可接地,連接電壓產生器1 3 2 3之正電 極的接點可接到電源1 3 8 0的正電極。此電壓修正在本 發明的範疇內。 本發明的邏輯電路中,控制端除外的一端(亦即 F E T的汲極或源極)需要時可提升。例如,雖在圖2 A ,主開關裝置2 2 0的節點2 2 2在浮動狀態,但節點 2 2 2在實際電路可提升到電源電壓V d d。節點2 2 3 不接地,節點2 2 2和2 2 3可做爲輸出端。 本發明的邏輯電路中,包含在變壓器之F E T的汲極 張尺度適元中國國家標準(CNS ) A4規格(210X297公釐) 一 一 35 _ A7 __B7_ 五、發明説明(33 ) 電壓和源極電壓相對於電晶體基底是正向電壓。但當電源 電壓等於或低於1.0V時,汲極電壓和源極電壓不造成 深的正向偏壓。此外,若控制各電晶體的基底,使得P通 道MOSFET的基底(亦即N井)在高於電源電壓的電 壓,N通道MOSFET的基底(亦即P井)在低於地的 電壓,則可避免此正向偏壓。使用S 0 I技術令基底浮動 會避免正向偏壓。由於汲極或源極的電壓高於電晶體基底 ,故當構成開關電路的電晶體爲〇 F F狀態時,電壓供應 在汲極與源極之間。本發明的邏輯電路中,使用切換用的 電晶體,其閘極寬度小。因此,本發明未受到關閉漏流所 造成的問題。將臨限電壓設爲高的值,可避免關閉漏流。 熟習此道者可做各種其它修改而不悖離本發明的範嗔 和精神。所以,申請專利範圍不限於本文所述,而要廣義 解釋》 — — — — — — — 裝 I I 訂— I I __ Μ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) Μ規格(210X2517公釐) -36 -

Claims (1)

  1. ό J 2 α- ABCD 經濟部中夬揉準局貝工消费合作社印製 六、申請專利範圍 I.一種邏輯電路,包含: 依據送到控制端的電壓在至少二端之間改變導通狀態 的主開關裝置: 轉換在输入端的電壓並輸出轉換電壓到控制端的變壓 裝置。 2/.如申請專利範圍第1項的邏辑電路,其中變壓裝 置包含電壓產生裝置和副開關裝置。 是..如申請專利範圍第2項的邏輯電路,其中副開關 裝置包含SOI (半導體在絕緣體上)結構β 缶.如申請專利範圍第3項的钃輯電路,其中電壓產 生裝置包含電容器、電池、高介電材料的至少一個。 '5 _如申請專利範圍第2項的邏輯電路,其中變壓裝 置在第一狀態將高於输入端的電壓送到控制端,第一狀態 是主開關裝置導通的输入端狀態。 Μ .如申請專利範圈第2項的邏輯電路,其中變壓裝 置在第二狀態將低於输入端的電壓送到控制端,第二狀態 是主開關裝置不導通的输入端狀態· 少.如申請專利範圔第2項的邏辑電路,其中變壓裝 置在第一狀態將髙於输入端的電壓送到控制端;變壓裝置 在第二狀態將低於输入端的電壓送到控制端:第一狀態是 主開關裝置導通的输入端狀態;第二狀態是主開關裝置不 導通的输入端狀態。 如申請專利範園第5項的遞輯電路,其中變壓裝 置另包含電容器,其第一端接到输入端;其中副開關裝置 本紙浪尺度適用中國國家標準(CNS ) Α4洗格(210Χ297公釐) ---------¾------tr------i (請先w讀背面之注意事項再4·ί.本頁) 經濟部中央揉準局貝工消费合作社印裂 C8 D8六、申請專利範圍 在第一狀態將電容器第二端接到主開關裝置控制端; 在第一狀態除外的狀態將電容器第二端接到電壓產生 裝置,將主開關裝置控制端接地。 9k ·如申請專利範圍第6項的邏輯電路,其中變壓裝 置另包含電容器,其第一端接到输入端;其中副開關裝置 在第二狀態將電容器第二端接到主開關裝置控制端; 在第二狀態除外的狀態將電容器第一端接到主開關裝 置控制端,將電容器第二端接地。 1V0 .如申請專利範圔第7項的邏辑電路,其中變壓 裝置另包含第一端接到输入端的第一電容器和第一端接到 輸入端的第二髦容器;其中副開關裝置 在第一狀態將第一電容器第二端接地,將第二電容器 第二端接到主開關裝置控制端; 在第二狀態將第一電容器第二端接到主開關裝置控制 端,將第二電容器第二端接到電壓產生裝置。 1V1 .如申請專利範圍第8項的邏輯電路,其中主開 關裝置包含N通道MO S F E 丁。 1__, 2 .如申請專利範園第8項的邏辑電路,其中主開 關裝置包含P通道MO S F E T。 1 v3 .如申請專利範圍第9項的邏輯電路,其中主開 關裝置包含N通道MO S F E T · Γ、4 .如申請專利範圔第9項的通輯電路,其中主開 關裝置包含Ρ通道MO S F ΕΤ = 广5 .如申請專利範困第1 〇項的钃輯電路,其中主 (請先Μ讀背面之注意事項再填穿本頁) 本紙張尺度遑用中國國家揉準(CNS > Α4規格(210X297公釐) -38 - 經濟部中央揉準局負工消费合作社印裝 A8 B8 C8 D8 六、申請專利範圍 開關裝置包含N通道MOSFET。 1ν6 .如申請專利範圍第1 0項的邏輯電路,其中主 開關裝置包含P通道MO S F E T。 1W .如申請專利範圍第1 0項的邏輯電路,其中主 開關裝置包含互補MO S F E T。 ΐβ· —種通輯電路,包括: 依據送到控制端的電壓在至少二端之間改變導通狀態 的第一和第二主開關裝置; 轉換在輸入端的電壓並輸出轉換電壓到第一主開關裝 置控制端的第一變壓裝置; 轉換在輸入端的電壓並輸出轉換電壓到第二主開關裝 置控制端的第二變壓裝置; 第一變壓裝置包含具有第一端和第二端的第一電容器 、具有第一端和第二端的第二電容器、第一副開關裝置、 第一電壓產生裝置;第一電容器第一端和第二電容器第一 端接到输入端: 第二變壓裝置包含具有第一端和第二端的第三電容器 、具有第一端和第二端的第四電容器、第二副開關裝置、 第二電壓產生裝置:第三電容器第一端和第四電容器第一 端經由反相器接到輸入端; 第一副開關裝置 在第一狀態將第一通道MO S F Ε Τ第二端接地,將 第二電容器第二端接到第一主開關裝置控制端; 在第二狀態將第一電容器第二端接到第一主開關裝置 ^紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐)~~~ -39 - ---------.^------1------痒 (請先閲讀背面之注f項再填W本I) A8 B8 C8 D8 、申請專利範圍 控制端,將第二電容器第二端接到第一電壓產生裝置 第二副開關裝置 器裝 * 容關置 電 開裝 二 主生 第 一產 將 第壓 , 到電 地 接二 接 連第 端:端到 二端二接 第制第端 器控器二 容置容第 電裝電器 1 關一容 第開第電 將主將二 態 I 態第 狀第狀將 二到 一 , 第接第端 在端在制 二 控 第 置 裝 I. ^ n n ^ (請先H讀背面之注意事項再填W.本頁) 經濟部中央標準局貝工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 40
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097238A (en) * 1997-01-10 2000-08-01 Xilinx, Inc. Circuit with ramp-up control and overcoming a threshold voltage loss in an NMOS transistor
US6232821B1 (en) * 2000-01-15 2001-05-15 Cirrus Logic, Inc. System for allowing below-ground and rail-to-rail input voltages
US6433389B1 (en) * 2000-06-09 2002-08-13 Advanced Micro Devices, Inc. Silicon on insulator logic circuit utilizing diode switching elements
TWI248319B (en) * 2001-02-08 2006-01-21 Semiconductor Energy Lab Light emitting device and electronic equipment using the same
JP2002290230A (ja) * 2001-03-28 2002-10-04 Nippon Precision Circuits Inc Cmosインバータ
US6621321B2 (en) * 2001-06-20 2003-09-16 Analog Devices, Inc. Circuit for conditioning output waveform
US7327168B2 (en) 2002-11-20 2008-02-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US7053692B2 (en) * 2002-12-19 2006-05-30 United Memories, Inc. Powergate control using boosted and negative voltages
CN100338879C (zh) * 2002-12-25 2007-09-19 株式会社半导体能源研究所 配备了校正电路的数字电路及具有该数字电路的电子装置
US7528643B2 (en) 2003-02-12 2009-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device having the same, and driving method of the same
JP4744807B2 (ja) * 2004-01-06 2011-08-10 パナソニック株式会社 半導体集積回路装置
FR2871630B1 (fr) * 2004-06-11 2007-02-09 Commissariat Energie Atomique Procede de commande d'un interrupteur analogique
JP4967264B2 (ja) * 2005-07-11 2012-07-04 株式会社日立製作所 半導体装置
GB2431785B (en) * 2005-10-27 2008-05-07 Toumaz Technology Ltd Current mode logic digital circuits
CN1988387B (zh) * 2005-12-21 2010-10-06 上海贝岭股份有限公司 高阶单循环过采样噪声整形的稳定性判断电路及方法
JP4863844B2 (ja) * 2006-11-08 2012-01-25 セイコーインスツル株式会社 電圧切替回路
WO2008132809A1 (ja) * 2007-04-17 2008-11-06 Panasonic Corporation 半導体集積回路、半導体集積回路の制御方法及び端末システム
TW201006129A (en) * 2008-07-30 2010-02-01 Etron Technology Inc A power switch for transmitting a power source of low voltage between regular mode and deep-power-down mode
CN101404499B (zh) * 2008-11-05 2012-05-09 宁波大学 一种基于神经mos管的新型反相器
CN101854165B (zh) * 2009-03-30 2012-05-23 登丰微电子股份有限公司 信号转换器
CN102577124B (zh) * 2009-10-16 2016-01-27 意法半导体股份有限公司 高压开关配置
CN101867365B (zh) * 2010-04-28 2012-01-11 广州金升阳科技有限公司 一种直流正负双极信号隔离转换成单极性信号的电路
CN101860357B (zh) * 2010-06-09 2012-04-11 中国科学院半导体研究所 一种利用时间编码控制权重和信息整合的方法
CN102510439B (zh) * 2011-11-21 2014-02-05 四川虹微技术有限公司 一种电流钳位电路漏电流自适应补偿装置
JP5988062B2 (ja) * 2012-09-06 2016-09-07 パナソニックIpマネジメント株式会社 半導体集積回路
JP5733330B2 (ja) * 2013-03-22 2015-06-10 株式会社デンソー 駆動回路
CN104677392B (zh) * 2015-02-12 2017-11-07 深圳怡化电脑股份有限公司 一种传感器信号处理电路
US20210020766A1 (en) * 2018-03-20 2021-01-21 Circuit Seed, Llc CHARGE TRANSFER LOGIC (CTL) USING COMPLEMENTARY CURRENT FIELD EFFECT TRANSISTOR DEVICES (CiFET) AND / OR COMPLEMENTARY SWITCHED CURRENT FIELD EFFECT TRANSISTOR DEVICES (CsiFET)

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH082016B2 (ja) * 1989-06-20 1996-01-10 日本電気株式会社 昇圧回路
KR930003010B1 (ko) * 1990-08-10 1993-04-16 삼성전자 주식회사 Mos 드라이버회로
JPH04357710A (ja) * 1991-06-03 1992-12-10 Nippon Telegr & Teleph Corp <Ntt> 論理回路
JP3094040B2 (ja) * 1991-07-01 2000-10-03 日本電信電話株式会社 Cmos論理回路
JPH0522096A (ja) * 1991-07-11 1993-01-29 Matsushita Electric Ind Co Ltd 高圧スイツチング回路
JPH05160697A (ja) * 1991-12-06 1993-06-25 Sansei Denshi Japan Kk 情報転送制御回路及びこれを使用する情報伝達回路
KR940005509B1 (ko) * 1992-02-14 1994-06-20 삼성전자 주식회사 승압단속회로및이를구비하는출력버퍼회로
US5296765A (en) * 1992-03-20 1994-03-22 Siliconix Incorporated Driver circuit for sinking current to two supply voltages
JPH0637604A (ja) * 1992-07-17 1994-02-10 Nec Corp 三角波発生回路
JP2882193B2 (ja) * 1992-07-30 1999-04-12 松下電器産業株式会社 信号制御回路
JP3362890B2 (ja) * 1992-12-28 2003-01-07 ソニー株式会社 バツフア回路
JPH07249979A (ja) * 1994-03-10 1995-09-26 Hitachi Ltd 半導体集積回路装置
JP3238826B2 (ja) * 1994-04-13 2001-12-17 富士通株式会社 出力回路
KR0154157B1 (ko) * 1994-04-29 1998-12-15 김주용 반도체 소자의 부스트랩 회로
JPH08203270A (ja) * 1995-01-27 1996-08-09 Matsushita Electron Corp 半導体集積回路
JP3561060B2 (ja) * 1995-12-08 2004-09-02 三菱電機株式会社 負電圧発生回路
US5686854A (en) * 1996-03-14 1997-11-11 Magl Power Inc. Isolated driver circuit for high frequency solid-state switches
US5729165A (en) * 1996-04-04 1998-03-17 National Science Council 1.5v full-swing bootstrapped CMOS large capacitive-load driver circuit suitable for low-voltage deep-submicron CMOS VLSI
US5825217A (en) * 1996-05-29 1998-10-20 Amir Lehavot Low power accelerated switching for MOS circuits

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Publication number Publication date
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