CN1427472A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN1427472A
CN1427472A CN02155954A CN02155954A CN1427472A CN 1427472 A CN1427472 A CN 1427472A CN 02155954 A CN02155954 A CN 02155954A CN 02155954 A CN02155954 A CN 02155954A CN 1427472 A CN1427472 A CN 1427472A
Authority
CN
China
Prior art keywords
electrode
metal line
semiconductor device
dielectric film
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN02155954A
Other languages
English (en)
Other versions
CN1242471C (zh
Inventor
中村嘉文
佐原隆一
下石坂望
戒能宪幸
三木启司
渡濑和美
矢口安武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nova Semiconductor Ltd
Sony Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=19188024&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN1427472(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1427472A publication Critical patent/CN1427472A/zh
Application granted granted Critical
Publication of CN1242471C publication Critical patent/CN1242471C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体装置及其制造方法，使与半导体元件(11)的电极(12)电连接的金属布线(14)中的外部电极部(14a)的厚度，比金属布线(14)的非电极部的厚度要大。从而在对与半导体元件的电极电连接的金属布线进行重新布线的半导体装置中，提高了金属布线、与装在其外部电极部上的球形电极之间的连接可靠性。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种重新对金属布线进行布线以便与半导体元件的电极连接、并且将该金属布线的一部分用作外部电极的半导体装置及其制造方法，特别涉及金属布线与装在其外部电极上的球形电极的连接可靠性高的半导体装置及其制造方法。
背景技术
目前，随着电子仪器的小型化以及高性能化，在半导体元件上形成的I/O端子数增加，因而电极之间的间距变小。
特别是，在CSP(Chip Size Package)型的半导体装置中，半导体元件的电极在扩散工序中利用干蚀刻形成，而装有半导体元件的基板上的布线电极是在组装工序中利用湿蚀刻形成的，其加工方法不同。这样，装有半导体元件的基板上的布线电极之间的间距，与半导体元件的电极之间的间距相比，必然要大一些。这样为了解决半导体元件的电极间距和基板上的布线电极间距之间的间隙问题，目前有通过对与半导体元件的电极电连接的金属布线重新进行布线的同时，将该金属布线的一部分作为外部电极使用，从而扩大了外部电极之间的间距的半导体装置。
以下，采用附图说明现有的半导体装置。
图15(a)表示现有半导体装置的平面透视图，图15(b)表示图15(a)的XV-XV线中的截面构成的一例，图15(c)表示图15(a)的XV-XV线中的截面构成的另一例。
如图15(a)及(b)所示，在半导体元件1的表面上形成有电极2的同时，在半导体元件1的表面上、形成有在电极2之上具有开口部并由SiN等构成的钝化膜3。在该钝化膜3上形成有与电极2电连接的由铜(Cu)构成的金属布线4。在该金属布线4及钝化膜3的上面，形成有在起金属布线4中的外部电极作用的部分(以下称为外部电极部)上具有开口部的阻焊膜5。在将半导体元件1的表面上形成的电极2和装有半导体元件1的基板(图中未画出)的布线电极进行电连接时，将由焊锡构成的球形电极6以熔融状态连接在阻焊膜5的开口部，即金属布线4的外部电极部上。
在此，如图15(c)所示，也可以在形成有钝化膜3的半导体元件1与金属布线4之间形成绝缘性树脂层7。
在以上说明的现有的半导体装置的任一形式中，装有半导体装置的基板上的布线电极与形成在半导体元件1的表面上的由Cu构成的金属布线4，是通过由焊锡构成的球形电极6连接的。也就是说，作为金属布线4的材料采用一般的Cu时，在金属布线4和球形电极6的交界部上，构成金属布线4的Cu与构成球形电极6的焊锡为金属连接。
但是，在上述现有的半导体装置中，构成球形电极6的焊锡中所含的锡(Sn)会扩散到金属布线4的Cu中，而形成Cu和Sn的合金层。其结果，在金属布线4中装球形电极6的部分(外部电极部)及其附近部分上，在金属布线4的大部分会生长出Cu和Sn的合金。另一方面，由于Cu和Sn的合金脆而且硬，所以在将半导体装置装在基板上时为将球形电极熔融的温度变化状态中，因半导体元件1、覆盖半导体元件1的表面的树脂膜、以及基板的各自的热膨胀系数不同而会产生应力。因此，存在因在金属布线4中装球形电极6的部分上所形成的Cu-Sn合金层而容易引起断裂的问题。
发明内容
鉴于上述情况，本发明的目的在于，在为了与半导体元件的电极电连接而对金属布线进行重新布线的半导体装置中，提高金属布线与装在其外部电极部上的球形电极之间的连接可靠性。
本发明的半导体装置，包括在表面上设置了电极的半导体元件、和在半导体元件的表面上形成的并且与电极成电连接的金属布线，金属布线具有起外部电极作用的部分即外部电极部，外部电极部的厚度比金属布线中的外部电极部之外的非电极部的厚度要大。
依据本发明的半导体装置，与半导体元件的电极电连接的金属布线中的外部电极部的厚度，大于金属布线的非电极部的厚度。因此，在将金属布线的外部电极部与装有半导体装置的基板上的布线电极，通过由焊锡构成的球形电极连接时，作为金属材料例如即使采用一般的Cu，也可以使因球形电极的焊锡中所含的Sn会扩散到金属布线中所含的Cu中而形成的低强度的合金层的生长，阻止在外部电极部的厚度方向的途中。也就是说，由于可以使外部电极部中的低强度合金层的厚度小于外部电极部整体的厚度，所以在外部电极部中存在没有变化成低强度合金层的部分，因而可以保持金属布线所具有的强度。因此，在覆盖半导体元件的表面的树脂膜硬化时或者在将半导体装置装在基板上时的温度变化状态下，即使因半导体元件、覆盖半导体元件表面的树脂膜、以及基板各自的热膨胀系数不同而产生应力时，也可以防止金属布线产生断线的不良情况。
另外，依据本发明的半导体装置，金属布线的非电极部的厚度比装球形电极的外部电极部的厚度要小。当金属布线较薄时，使采用蚀刻而进行的微小化布线变得容易，因而可以减少金属布线的宽度以及金属布线之间的间距，从而可以实现半导体装置的小型化。
在本发明的半导体装置中，进一步包括在金属布线上以及在半导体元件的表面上形成的并且具有使外部电极部露出的开口部的绝缘膜，最好使外部电极部的露出面和绝缘膜的表面成同一平面，或者比绝缘膜的表面要高。
这样，可以防止装半导体装置的基板上的布线和电极，与半导体装置中金属布线的非电极部之间不必要的接触。并且，由于外部电极部的露出面和绝缘膜的表面处于同一平面或者比绝缘膜15的表面高，所以在外部电极部和球形电极之间不产生间隙，可以确保两者充分连接。进一步，外部电极部的露出面比绝缘膜的表面要高时，通过更加增大构成外部电极部的金属部的实际厚度，可以获得以下效果。也就是说，即使包含在球形电极的焊锡中的Sn在包含在金属布线中的Cu上扩散形成低强度的合金层时，在外部电极部的厚度方向，可以确保没有形成合金层的部分的厚度更大。因此，在将半导体装置装在基板上时的温度变化状态下，即使因半导体装置和基板之间的热膨胀系数不同而产生应力时，也可以确保防止金属布线断线的不良情况的发生。另外，外部电极部的露出面比绝缘膜的表面高时，外部电极部和基板上的布线电极也可以不采用球形电极而采用焊锡连接，这时，也可以获得上述同样的效果。
在本发明的半导体装置中，金属布线优选由包含铜的金属构成。
这样，可以使金属布线低电阻化。
在本发明的半导体装置中，优选进一步包括在半导体元件的表面和金属布线之间形成的绝缘性树脂层，金属布线沿绝缘性树脂层的表面形成。
这样，在将半导体装置装在基板上时，在使球形电极熔融的温度变化状态下，因半导体装置和基板之间的热膨胀系数不同而产生的应力，可以被绝缘性树脂层所吸收。因此，可以缓和上述应力，防止与球形电极连接的金属布线的外部电极部断裂的情况发生。
在本发明的半导体装置中，外部电极的厚度优选在10μm以上并且在20μm以下。
这样，可以确保防止金属布线的外部电极中的断线，同时可以抑制采用蚀刻形成厚膜化的外部电极部时的图形变形。
本发明的第1半导体装置的制造方法，包括在设置了电极的半导体元件表面上形成与电极成电连接的金属布线的第1工序、在半导体元件的表面上以及在金属布线上形成具有使金属布线中的外部电极形成区域露出的开口部的绝缘膜的第2工序、在开口部上形成使其表面与绝缘膜的表面成同一平面或者比绝缘膜的表面高的金属材料填充部的第3工序。
依据第1半导体装置的制造方法，在形成与电极成电连接的金属布线之后，使金属布线中的外部电极形成区域露出形成具有开口部的绝缘膜，然后在开口部上形成使其表面与绝缘膜的表面成同一平面或者比绝缘膜的表面高的金属材料填充部。因此，在该开口部中填埋的金属材料填充部和其下侧金属布线部分所构成的外部电极部的厚度，比金属布线中外部电极部之外的非电极部的厚度要大。因此，可以获得和本发明的半导体装置相同的效果。
另外，依据第1半导体装置的制造方法，由于在金属布线中外部电极部之外的非电极部被绝缘膜所覆盖，所以可以防止装半导体装置的基板上的布线和电极，与半导体装置中金属布线的非电极部之间不必要的接触。另外，由于金属材料填充部的表面即外部电极部的露出面和绝缘膜的表面处于同一平面，或者比绝缘膜的表面高，所以在外部电极部上装球形电极时，外部电极部和球形电极之间不产生间隙，可以确保两者充分连接。进一步，外部电极部的露出面比绝缘膜的表面要高时，通过更加增大构成外部电极部的金属部的实际厚度，可以获得以下效果。也就是说，即使包含在球形电极的焊锡中的Sn在包含在金属布线中的Cu上扩散形成低强度的合金层时，在外部电极部的厚度方向，可以确保没有形成合金层的部分的厚度更大。因此，在将半导体装置装在基板上时的温度变化状态下，即使因半导体装置和基板之间的热膨胀系数不同而产生应力时，也可以确保防止金属布线断线的不良情况的发生。另外，外部电极部的露出面(即金属材料填充部的表面)比绝缘膜的表面高时，外部电极部和基板上的布线电极也可以不采用球形电极而采用焊锡连接，这时，也可以获得上述同样的效果。
在第1半导体装置的制造方法中，在第1工序之前优选进一步包括除电极上面以外的半导体元件的表面上形成绝缘性树脂层的工序，第1工序包含沿绝缘性树脂层的表面形成金属布线的工序。
这样，在将半导体装置装在基板上时，在使球形电极熔融的温度变化状态下，因半导体装置和基板之间的热膨胀系数不同而产生的应力，可以被绝缘性树脂层所吸收。因此，可以缓和上述应力，防止与球形电极连接的金属布线的外部电极部断裂的情况发生。
在第1半导体装置的制造方法中，第3工序也可以包含在绝缘膜上形成完全填埋开口部的金属膜之后，形成覆盖开口部上侧的掩膜图形，然后除去金属膜中的掩膜图形的外侧部分之后，除去掩膜图形的工序。
在第1半导体装置的制造方法中，第3工序也可以包含在绝缘膜的表面上形成部分填埋开口部的第1金属膜之后，形成覆盖开口部上侧的掩膜图形，然后在开口部中第1金属膜之上形成第2金属膜，然后除去掩膜图形、以及第1金属膜中的开口部的外侧部分的工序。
在第1半导体装置的制造方法中，半导体元件设置在半导体晶圆中由切割线区分的多个芯片区域的每一个中，在第3工序之后也可以进一步包括通过沿切割线采用旋转刀片分割半导体晶圆，按芯片单位切出半导体元件的工序。
有关本发明的第2半导体装置的制造方法，包括在设置了电极的半导体元件表面上形成与电极成电连接的金属布线的第1工序、在金属布线中在外部电极形成区域上形成突起形电极的第2工序、在半导体元件的表面上以及在金属布线上形成使突起形电极中的至少头顶部露出的绝缘膜的第3工序。
依据第2半导体装置的制造方法，在形成与电极成电连接的金属布线之后，使金属布线中的外部电极形成区域露出形成突起形电极，然后使突起形电极中的至少头顶部露出形成绝缘膜。因此，突起形电极和其下侧金属布线部分所构成的外部电极部的厚度，比金属布线中外部电极部之外的非电极部的厚度要大。因此，可以获得和本发明的半导体装置相同的效果。
另外，依据第2半导体装置的制造方法，由于在金属布线中外部电极部之外的非电极部被绝缘膜所覆盖，所以可以防止装半导体装置的基板上的布线和电极，与半导体装置中金属布线的非电极部之间不必要的接触。另外，由于突起形电极的头顶部即外部电极部的露出面和绝缘膜的表面比绝缘膜的表面高，所以在外部电极部上装球形电极时，外部电极部和球形电极之间不产生间隙，可以确保两者充分连接。进一步，外部电极部的露出面比绝缘膜的表面要高时，通过更加增大构成外部电极部的金属部的实际厚度，可以获得以下效果。也就是说，即使包含在球形电极的焊锡中的Sn在包含在金属布线中的Cu上扩散形成低强度的合金层时，在外部电极部的厚度方向，可以确保没有形成合金层的部分的厚度更大。因此，在将半导体装置装在基板上时的温度变化状态下，即使由于所以半导体装置和基板之间的热膨胀系数不同而产生应力时，也可以确保防止金属布线断线的不良情况的发生。另外，外部电极部的露出面(突起形电极的头顶部)比绝缘膜的表面高时，外部电极部和基板上的布线电极也可以不采用球形电极而采用焊锡连接，这时，也可以获得上述同样的效果。
在第2半导体装置的制造方法中，在第1工序之前优选进一步包括除电极上面以外的半导体元件的表面上形成绝缘性树脂层的工序，第1工序包含沿绝缘性树脂层的表面形成金属布线的工序。
这样，在将半导体装置装在基板上时，在使球形电极熔融的温度变化状态下，因半导体装置和基板之间的热膨胀系数不同而产生的应力，可以被绝缘性树脂层所吸收。因此，可以缓和上述应力，防止与球形电极连接的金属布线的外部电极部断裂的情况发生。
在第2半导体装置的制造方法中，半导体元件设置在半导体晶圆中由切割线区分的多个芯片区域的每一个中，在第3工序之后，也可以进一步包括通过沿切割线采用旋转刀片分割半导体晶圆，按芯片单位切出半导体元件的工序。
附图说明
图1是有关本发明的实施例1的半导体装置的剖面图。
图2是有关本发明的实施例1的半导体装置的剖面图。
图3是有关本发明的实施例1的变形例的半导体装置的剖面图。
图4是有关本发明的实施例2的半导体装置的剖面图。
图5是有关本发明的实施例2的半导体装置的剖面图。
图6是有关本发明的实施例2的变形例的半导体装置的剖面图。
图7(a)～(e)是表示有关本发明的实施例3的半导体装置的制造方法的各工序的图。
图8(a)及(b)是表示有关本发明的实施例3的半导体装置的制造方法的各工序的图。
图9(a)～(d)是表示有关本发明的实施例4的半导体装置的制造方法的各工序的图。
图10(a)～(c)是表示有关本发明的实施例4的半导体装置的制造方法的各工序的图。
图11(a)～(e)是表示有关本发明的实施例5的半导体装置的制造方法的各工序的图。
图12(a)～(c)是表示有关本发明的实施例5的半导体装置的制造方法的各工序的图。
图13(a)～(d)是表示有关本发明的实施例6的半导体装置的制造方法的各工序的图。
图14(a)及(b)是表示有关本发明的实施例6的半导体装置的制造方法的各工序的图。
图15(a)是现有的半导体装置的平面透视图，(b)是图15(a)的XV-XV线中的截面构成的一例，(c)是图15(a)的XV-XV线中的截面构成的另一例。符号说明
10—半导体晶圆；10a—切割线；11—半导体元件；12—电极；13—钝化膜；14—金属布线；14a—外部电极部；14b—外部电极部；15—绝缘膜；16—球形电极；17—绝缘性树脂层；18—金属膜；18A—金属材料填充部；19—抗蚀掩膜；20—旋转刀片；21—金属材料填充部；22—第1金属膜；23—抗蚀掩膜；24—第2金属膜；25—金属材料填充部；26—突起形电极；Rchip—芯片区域。
具体实施方案
(实施例1)
以下参照附图说明有关本发明的实施例1的半导体装置。
图1及图2表示有关实施例1的半导体装置的剖面图。
如图1所示，在半导体元件11的表面上形成电极12，同时在半导体元件11的表面上形成在电极12之上具有开口部的由例如SiN等构成的钝化膜13。钝化膜13保护半导体元件11的表面。在钝化膜13上形成与电极12电连接的包含例如Cu的金属布线14。在金属布线14上以及在钝化膜13上，形成使在金属布线14中起外部电极作用的部分(以下称为外部电极部14a)露出的具有开口部的绝缘膜15。绝缘膜15例如是由阻焊剂等构成的树脂膜。在将半导体元件11的表面上形成的电极12和装半导体元件11的基板(图中未画出)的布线电极进行电连接时，如图2所示，在绝缘膜15的开口部，即金属布线4的外部电极部14a上在熔融状态下连接由焊锡构成的球形电极6。也就是说，半导体元件11的电极12和基板的布线电极之间通过金属布线14以及球形电极16连接。
本实施方案的特点是，外部电极部14a的厚度(例如14μm)比金属布线14中外部电极部之外的部分(以下称为非电极部)的厚度要厚。作为厚膜化的外部电极部14a形成方法的一例按以下方法形成。首先，形成在包含Cu的金属布线14中装球形电极16的部分上具有开口部的绝缘膜15，然后，在该开口部中填充金属材料(具体讲为Cu)，形成厚膜化的外部电极部14a。这时，外部电极部14a的厚度，等于金属布线14主体的厚度与金属材料填充部的厚度之和。
依据实施例1，与半导体元件11的电极12电连接的金属布线14中的外部电极部14a的厚度，比金属布线14的非电极部的厚度大。因此，外部电极部14a和装半导体装置的基板上的布线电极通过球形电极16连接时，作为金属材料例如即使采用一般的Cu，包含在球形电极16的焊锡中的Sn在包含在金属布线14中的Cu上扩散所形成的低强度的Sn-Cu合金层的生长，将在外部电极部14a的厚度方向的途中被止住。也就是说，由于外部电极部14a中的Sn-Cu合金层的厚度比外部电极部14a整体的厚度要小，所以在外部电极部14a中存在没有变化成Sn-Cu合金层的部分，在这部分依然保持金属布线14所具有的强度。因此，在使覆盖半导体元件11的表面的树脂膜硬化时或者在将半导体装置装在基板上时的温度变化状态下，即使因半导体元件11、覆盖半导体元件11表面的树脂膜、以及基板各自的热膨胀系数不同而产生应力时，也可以防止强度小的Sn-Cu合金层断裂而引起金属布线14断线的不良情况的发生。
具体地说，在实施例1中，金属布线14的非电极部的厚度优选在0.01μm以上并且在8μm以下，更优选在0.01μm以上并且在4μm以下。这是因为金属布线14的厚度如果在0.01μm以下，金属布线14的强度降低而会发生断线等的问题。另外，如果金属布线14的厚度大于8μm，对成为金属布线14的金属膜进行蚀刻很困难，因而金属布线14的布线图形的微小化很困难。
另一方面，在实施例1中，金属布线14的外部电极部14a的厚度(例如是金属布线14的非电极部的厚度和金属材料填充部的厚度之和)优选在10μm以上并且在20μm以下。这是由于以下的原因。本发明人等采用通过在绝缘膜15的开口部(外部电极形成区域)上形成金属材料填充部形成厚膜化的外部电极部14a的方法，制作了外部电极部14a的厚度分别为5μm、7μm、9μm、11μm的多个半导体装置样品。然后，将各半导体装置样品装在基板上之后，将装厚的半导体装置样品分别置于-40℃以及80℃的温度状态下进行温度循环试验(环境试验)，然后检查在各半导体装置样品中有无金属布线14的断线情况。温度循环试验以从-40℃到80℃后再次回到-40℃为一周期，进行1000个周期试验。其结果，外部电极部14a的厚度(金属布线14主体的厚度和金属材料填充部的厚度之和)在5μm时在实验进行到50周期发生断线，在7μm时在实验进行到200周期发生断线，在9μm时在实验进行到700周期发生断线，而在11μm时没有发生断线。这些结果表明，外部电极部14a的厚度越大，具体地说，当外部电极部14a的厚度在10μm以上时，金属布线14不容易发生断线情况。另外，在采用金属材料填充部形成厚膜化的外部电极部14a的方法中，如果外部电极部14a的厚度大于20μm，会出现在采用湿蚀刻形成金属材料填充部时的图形变形增大的问题。
另外，依据实施例1，由于在金属布线14中外部电极部14a之外的非电极部被绝缘膜15所覆盖，所以可以防止装半导体装置的基板上的布线和电极，与半导体装置中金属布线14的非电极部之间不必要的接触。这时，优选外部电极部14a的露出面和绝缘膜15的表面处于同一平面(在本说明书中包括大致为同一平面)，或者比绝缘膜15的表面高。换言之，外部电极部14a的厚度与绝缘膜15的厚度相同(在本说明书中包括大致为相同)，或者比绝缘膜15的厚度要大。这是因为，外部电极部14a的厚度如果比绝缘膜15的厚度小，在外部电极部14a(即绝缘膜15的开口部)上装球形电极16时，外部电极部14a和球形电极之间产生间隙，其结果不能确保两者充分连接。
另外，在实施例1中，金属布线14的材料并没有特别限定，例如也可以采用Cu、钛(Ti)、钨(W)、铬(Cr)或者铝(Al)等为主要成分的材料，或者具有导电性的其他金属材料。但是，当金属布线14由包含Cu的金属构成时，可以形成低电阻化的金属布线14。
(实施例1的变形例)
以下参照附图说明有关本发明实施例1的变形例的半导体装置。
图3表示有关实施例1的变形例的半导体装置的剖面图。在本变形例中，和图1所示有关实施例1的半导体装置相同的构成要素采用相同的符号，在此省略其说明。
如图3所示，在半导体元件11的表面上形成电极12，同时在半导体元件11的表面上形成在电极12之上具有开口部的钝化膜13。在钝化膜13上形成与电极12电连接的金属布线14。在金属布线14上以及在钝化膜13上，形成使在金属布线14中作为外部电极作用的部分(以下称为外部电极部14b)露出的具有开口部的绝缘膜15。
本变形例和实施例1的不同点在于，外部电极部14b，在绝缘膜15的开口部上侧，具有比该开口部大的菌形的凸部。换言之，外部电极部14b的露出面比绝缘膜15的表面要高。这样，构成外部电极部14b金属部的实际厚度，与图1所示的实施例1的外部电极部14a相比要大，这样可以获得以下效果。也就是说，外部电极部14b、和装半导体装置的基板上的布线电极通过焊锡构成的球形电极连接时，即使包含在球形电极的焊锡中的Sn在包含在金属布线中的Cu上扩散形成低强度的合金层时，在外部电极部14b的厚度方向，可以确保没有形成合金层的部分的厚度更大。这样，在将半导体装置装在基板上时的温度变化状态下，即使因半导体装置和基板之间的热膨胀系数不同而产生应力时，也可以确保防止金属布线14断线的不良情况的发生。
另外，在本变形例中，外部电极部14b和基板上的布线电极也可以不采用球形电极而采用焊锡连接，这时，可以获得上述同样的效果。
(实施例2)
以下参照附图说明有关本发明实施例2的半导体装置。
图4以及图5表示有关实施例2的半导体装置的剖面图。在本实施方案中，和图1所示有关实施例1的半导体装置相同的构成要素采用相同的符号，在此省略其说明。
如图4所示，在半导体元件11的表面上形成电极12，同时在半导体元件11的表面上形成在电极12之上具有开口部的钝化膜13。在钝化膜13上除电极12附近以外的区域上，形成例如低弹性的环氧树脂构成的绝缘性树脂层17。沿绝缘性树脂层17的表面，形成与与电极12电连接的金属布线14。在金属布线14上，在绝缘性树脂层17上以及钝化膜13上，形成使在金属布线14中作为外部电极作用的部分(以下称为外部电极部14a)露出的具有开口部的绝缘膜15。绝缘膜15例如是由阻焊剂等构成的树脂膜。在将半导体元件11的表面上形成的电极12和装半导体元件11的基板(图中未画出)的布线电极进行电连接时，如图5所示，在绝缘膜15的开口部，即金属布线4的外部电极部14a上在熔融状态下连接焊锡构成的球形电极6。也就是说，半导体元件11的电极12和基板的布线电极之间通过金属布线14以及球形电极16连接。
本实施方案的第1特点，和实施例1相同，是外部电极部14a的厚度，比金属布线14中的外部电极部之外的非电极部的厚度要大。
另外，本实施方案的第2特点是，如上所述，在与半导体元件11的电极12电连接的金属布线14、和在半导体元件11的表面上形成的钝化膜13之间，形成了低弹性的环氧树脂构成的绝缘性树脂层17。
依据实施例2，在获得实施例1的效果(由第1特点产生)的基础上还可以获得以下效果。也就是说，将半导体装置装在基板上时，在使球形电极16熔融的温度变化状态下，因半导体装置和基板之间的热膨胀系数不同而产生的应力，可以被绝缘性树脂层17所吸收。这样，可以缓和上述应力，可以防止金属布线14中与球形电极16连接的外部电极部14a断裂的情况发生。
另外，依据实施例2，由于在金属布线14中外部电极部14a之外的非电极部被绝缘膜15所覆盖，所以可以防止装半导体装置的基板上的布线和电极，与半导体装置中金属布线14的非电极部之间不必要的接触。这时，优选外部电极部14a的露出面和绝缘膜15的表面处于同一平面，或者比绝缘膜15的表面高。换言之，外部电极部14a的厚度与绝缘性树脂层17上的绝缘膜15的厚度相同，或者比绝缘性树脂层17上的绝缘膜15的厚度要大。这是因为，外部电极部14a的厚度如果比绝缘性树脂层17上的绝缘膜15的厚度小，在外部电极部14a(即绝缘膜15的开口部)上装球形电极16时，外部电极部14a和球形电极之间产生间隙，其结果不能确保两者充分连接。
另外，在实施例2中，金属布线14的材料并没有特别限定，例如也可以采用Cu、Ti、W、Cr或者Al等为主要成分的材料，或者具有导电性的其他金属材料。但是，当金属布线14由包含Cu的金属构成时，可以形成低电阻化的金属布线14。
(实施例2的变形例)
以下参照附图说明有关本发明实施例2的变形例的半导体装置。
图6表示有关实施例2的变形例的半导体装置的剖面图。在本变形例中，和图1所示有关实施例1的半导体装置以及图4所示有关实施例2的半导体装置相同的构成要素采用相同的符号，在此省略其说明。
如图6所示，在半导体元件11的表面上形成电极12，同时在半导体元件11的表面上形成在电极12之上具有开口部的钝化膜13。在钝化膜13上除电极12附近以外的区域上，形成例如低弹性的环氧树脂构成的绝缘性树脂层17。沿绝缘性树脂层17的表面，形成与与电极12电连接的金属布线14。在金属布线14上，在绝缘性树脂层17上以及钝化膜13上，形成使在金属布线14中作为外部电极作用的部分(以下称为外部电极部14b)露出的具有开口部的绝缘膜15。
本变形例和实施例2的不同点在于，外部电极部14b，在绝缘膜15的开口部上侧，具有比该开口部大的菌形的凸部。换言之，外部电极部14b的露出面比绝缘膜15的表面要高。这样，构成外部电极部14b金属部的实际厚度，与图4所示实施例2的外部电极部14a相比要大，这样可以获得以下效果。也就是说，外部电极部14b、和装半导体装置的基板上的布线电极通过焊锡构成的球形电极连接时，即使包含在球形电极的焊锡中的Sn在包含在金属布线中的Cu上扩散形成低强度的合金层时，在外部电极部14b的厚度方向，可以确保没有形成合金层的部分的厚度更大。这样，在将半导体装置装在基板上时的温度变化状态下，即使因半导体装置和基板之间的热膨胀系数不同而产生应力时，也可以确保防止金属布线14断线的不良情况的发生。
另外，在本变形例中，外部电极部14b和基板上的布线电极也可以不采用球形电极而采用焊锡连接，这时，可以获得上述同样的效果。
(实施例3)
以下参照附图说明有关本发明实施例3的半导体装置的制造方法。另外，有关实施例3的半导体装置的制造方法，用于制造有关实施例1的半导体装置。
图7(a)～(e)以及图8(a)、(b)表示有关实施例3的半导体装置的制造方法的各工序。图7(a)以及图8(a)为立体图，图7(b)～(e)以及图8(b)为剖面图。另外，在实施例3中，和图1以及图2所示有关实施例1的半导体装置相同的构成要素采用相同的符号。
首先，如图7(a)所示，准备形成有多个半导体元件11的半导体晶圆10。在此，各半导体元件11，被设置在半导体晶圆10由切割线10a所区分的多个芯片区域Rchip中。以下针对设置在1个芯片区域Rchip中的半导体元件11进行说明。
然后，如图7(b)所示，在形成了电极12的半导体元件11的表面上，形成由例如SiN等构成的钝化膜13。钝化膜13在电极12上具有开口部。然后，在钝化膜13上形成包含例如Cu的金属布线14，并与电极12电连接的。具体地说，在钝化膜13上，采用溅射法依次形成钛钨(TiW)层以及Cu层，之后，利用覆盖金属布线形成区域的并且由光刻胶材料构成的掩膜，在TiW层以及Cu层上进行蚀刻，形成所需要图形的金属布线14。然后，除去抗蚀掩膜。
然后，通过采用抗蚀膜材料(图中未表示)的蚀刻法，如图7(c)所示，在钝化膜13上以及在金属布线14上，形成使在金属布线14的给定区域(外部电极形成区域)露出的具有开口部的绝缘膜15。绝缘膜15例如是由阻焊剂等构成的厚度为12μm的树脂膜。在本实施方案中，绝缘膜15的材料采用感光性材料，利用可形成微细图形的光刻法形成绝缘膜15的开口部图形。
然后，如图7(d)所示，在绝缘膜15上，例如采用电解电镀法形成由Ti以及Cu构成的金属膜18，并完全填埋绝缘膜15的开口部，之后形成覆盖该开口部上侧的抗蚀掩膜19。
另外，在图7(d)所示的工序中，进行电解电镀时的供电点，利用图7(a)所示的在半导体晶圆10的切割线10中形成的布线(图中未画出)。该布线，在用例如溅射法形成金属布线14时，同时形成。
然后，如图7(e)所示，在金属膜18中抗蚀掩膜19的外侧部分，采用例如湿蚀刻进行除去，形成填埋绝缘膜15的金属膜18所构成金属材料填充部18A，之后除去抗蚀掩膜19。另外，金属材料填充部18A形成为，其表面与绝缘膜15的表面成同一面，或者比绝缘膜15的表面要高。这样，金属材料填充部18A和其下侧金属布线14所构成的外部电极部的厚度，比金属布线14中外部电极部之外的非电极部的厚度要大。
然后，经过图7(b)～(e)所示工序后的在芯片区域Rchip中设置了半导体元件11的半导体晶圆10，如图8(a)所示，沿切割线10a利用旋转刀片20进行切割，以芯片单位切出半导体元件11。这时，在图7(d)所示的工序中通过切断在进行电解电镀时作为供电点的布线，而关断该布线中的通电。
然后，为了将在半导体元件11表面上形成的电极12、与装半导体元件11的基板(图中未画出)的布线电极电连接，如图8(b)所示，在金属材料填充部18A(即金属布线的外部电极部)上，装例如由焊锡或者Cu构成的球形电极16。这时，采用例如丝网印刷法在金属材料填充部18A上印刷焊锡浆料，通过将该焊锡浆料回流，形成焊锡构成的球形电极16。
如上所述，依据实施例3，形成金属布线14，并与半导体元件11的电极12连接，然后形成具有露出金属布线14的外部电极形成区域的开口部的绝缘膜15，然后，在该开口部中填埋金属材料填充部18A，使其表面与绝缘膜15的表面成同一面，或者比绝缘膜15的表面要高。这样，在该开口部中填埋的金属材料填充部18A和其下侧金属布线14所构成的外部电极部的厚度，比金属布线14中外部电极部之外的非电极部的厚度要大。因此，可以获得和有关实施例1的半导体装置相同的效果。具体地说，金属材料填充部18A即外部电极部和装半导体装置的基板上的布线电极通过球形电极16连接时，作为金属材料例如即使采用一般的Cu，包含在球形电极16的焊锡中的Sn在包含在金属材料填充部18A和金属布线14中的Cu上扩散所形成的低强度的Sn-Cu合金层的生长，将在外部电极部的厚度方向的途中被止住。也就是说，由于外部电极部中的Sn-Cu合金层的厚度比外部电极部整体的厚度要小，所以在外部电极部中存在没有变化成Sn-Cu合金层的部分，在这部分依然保持金属布线14所具有的强度。因此，在使覆盖半导体元件11的表面的树脂膜硬化时或者在将半导体装置装在基板上时的温度变化状态下，即使因半导体元件11、覆盖半导体元件11表面的树脂膜、以及基板各自的热膨胀系数不同而产生应力时，也可以防止强度小的Sn-Cu合金层断裂而引起金属布线14断线的不良情况的发生。
另外，依据实施例3，由于在金属布线14中外部电极部之外的非电极部被绝缘膜15所覆盖，所以可以防止装半导体装置的基板上的布线和电极，与半导体装置中金属布线14的非电极部之间不必要的接触。这时，因金属材料填充部18A的表面即外部电极部的露出面与绝缘膜15的表面成同一面或者比绝缘膜15的表面要高，换言之，因外部电极部的厚度(金属材料填充部18A的厚度和其下侧金属布线14主体的厚度)与绝缘膜15的厚度相同或者比绝缘膜15的厚度要大，所以可以获得以下效果。也就是说，外部电极部(金属材料填充部18A)上装球形电极16时，外部电极部和球形电极之间不产生间隙，可以确保两者充分连接。
进一步，依据实施例3，当外部电极部的露出面(金属材料填充部18A的表面)比绝缘膜的表面高时，通过更加增大构成外部电极部的金属部实际厚度，可以获得以下的效果。也就是说，即使包含在球形电极16的焊锡中的Sn在包含在金属材料填充部18A和金属布线14中的Cu上扩散形成低强度的合金层时，在外部电极部的厚度方向，可以确保没有形成合金层的部分的厚度更大。这样，在将半导体装置装在基板上时的温度变化状态下，即使因半导体装置和基板之间的热膨胀系数不同而产生应力时，也可以确保防止金属布线14断线的不良情况的发生。另外，在本实施方案中，外部电极部的露出面即金属材料填充部18A的表面比绝缘膜15的表面高时，外部电极部和基板上的布线电极也可以不采用球形电极而采用焊锡连接，这时，也可以获得上述同样的效果。
另外，在实施例3中，金属布线14的材料并没有特别限定，例如也可以采用Cu、Ti、W、Cr或者Al等为主要成分的材料，或者具有导电性的其他金属材料。但是，当金属布线14由包含Cu的金属构成时，可以形成低电阻化的金属布线14。
另外，在实施例3中，成为金属布线14的TiW层和Cu层虽然是采用溅射法依次形成，也可以采用例如电镀法或者丝网印刷法等替代溅射法。
另外，在实施例3中，作为绝缘膜15的材料采用感光性材料，同时利用可形成微细图形的光刻法形成绝缘膜15的开口部图形。但是，也可以不采用该方法，作为绝缘膜15的材料采用非感光性材料，利用例如丝网印刷法等形成绝缘膜15的开口部图形。
另外，在实施例3中，作为金属膜18即金属材料填充部18A的材料采用了Ti以及Cu。但是，也可以不采用该材料，而采用TiW、Cr、镍(Ni)或者金(Au)等为主要成分的材料，当用电解电镀形成金属膜18时，也可以采用Au、银(Ag)、钯(Pd)、铅(Pb)或者Ni等为主要成分的材料。
另外，在实施例3中，金属材料填充部18A，其表面与绝缘膜15的表面成同一面，或者比绝缘膜15的表面要高。换言之，金属材料填充部18A和其下侧的金属布线14构成的外部电极部的厚度与绝缘膜15的厚度相同或者比绝缘膜15的厚度要大。具体地说，优选外部电极部的厚度在10μm以上并且在20μm以下。在此，如果外部电极部的厚度大于20μm，会出现在采用湿蚀刻形成金属材料填充部时的图形变形增大的问题。
另外，在实施例3中，金属膜18的形成，也可以采用无电解电镀法或者丝网印刷法替代电解电镀法。
另外，在实施例3中，在形成金属布线14之前，优选在钝化膜13中除电极12附近以外的区域上形成绝缘性树脂层，沿该绝缘性树脂层表面形成金属布线14。这样，在将半导体装置装在基板上时，在使球形电极16熔融的温度变化状态下，因半导体装置和基板之间的热膨胀系数不同而产生的应力，可以被绝缘性树脂层所吸收。因此，可以缓和上述应力，防止与球形电极16连接的金属布线14的外部电极部断裂的情况发生。
(实施例4)
以下参照附图说明有关本发明实施例4的半导体装置的制造方法。另外，有关实施例4的半导体装置的制造方法，用于制造有关实施例2的变形例的半导体装置。
图9(a)～(d)以及图10(a)～(c)表示有关实施例4的半导体装置的制造方法的各工序。图9(a)以及图10(b)为立体图，图9(b)～(d)以及图10(a)、(c)为剖面图。另外，在实施例4中，和图7(a)～(e)以及图8(a)、(b)所示实施例3相同的构成要素采用相同的符号，在此省略一部分说明。
首先，如图9(a)所示，准备形成有多个半导体元件11的半导体晶圆10。在此，各半导体元件11，被设置在半导体晶圆10由切割线10a所区分的多个芯片区域Rchip中。以下针对设置在1个芯片区域Rchip中的半导体元件11进行说明。
然后，如图9(b)所示，在形成了电极12的半导体元件11的表面上，形成由例如SiN等构成的钝化膜13。钝化膜13在电极12上具有开口部。然后，在钝化膜13上除电极12附近以外的区域上，形成例如低弹性的环氧树脂构成的绝缘性树脂层17。在本实施方案中，构成绝缘性树脂层17的低弹性树脂材料是感光性材料，通过采用光刻法对该感光性材料所构成的模进行图形化，可以形成具有所希望的图形的绝缘性树脂层17。
然后，如图9(c)所示，沿绝缘性树脂层17的表面，形成与与电极12电连接的例如由Cu构成的厚度为5μm的金属布线14。具体地说，采用溅射法在绝缘性树脂层17上形成Cu层。
然后，如图9(d)所示，在钝化膜13上，在绝缘性树脂层17上以及在金属布线14上形成使金属布线14的给定区域(外部电极形成区域)露出的具有开口部的绝缘膜15。绝缘膜15例如是由阻焊剂等构成的树脂膜。
然后，如图10(a)所示，在绝缘膜15的开口部上，形成与金属布线14连接的具有比绝缘膜15的厚度更大厚度的金属材料填充部21。作为金属材料填充部21的材料材Cu，并且采用无电解电镀法形成金属材料填充部21。这样，在金属材料填充部21中从绝缘膜15的表面凸出的头顶部成为突起形电极。另外，金属材料填充部21和其下侧金属布线14所构成的外部电极部的厚度，比金属布线14中外部电极部之外的非电极部的厚度要大。
然后，经过图9(b)～(d)以及图10(a)所示工序后的在芯片区域Rchip中设置了半导体元件11的半导体晶圆10，如图10(b)所示，沿切割线10a利用旋转刀片20进行切割。这样，如图10(c)所示，以芯片单位切出半导体元件11。
如上所述，依据实施例4，可以获得实施例3的效果之外，还可以获得以下效果。也就是说，将半导体装置装在基板上时，在使装在金属布线14的外部电极部(金属材料填充部21和其下侧的金属布线14所构成)上的球形电极16熔融的温度变化状态下，因半导体装置和基板之间的热膨胀系数不同而产生的应力，可以被绝缘性树脂层17所吸收。这样，可以缓和上述应力，可以防止金属布线14中与球形电极16连接的外部电极部14a断裂的情况发生。
另外，依据实施例4，由于在金属布线14中外部电极部之外的非电极部被绝缘膜15所覆盖，所以可以防止装半导体装置的基板上的布线和电极，与半导体装置中金属布线14的非电极部之间不必要的接触。这时，由于金属材料填充部21的表面即外部电极部的露出面比绝缘膜15的表面高，换言之，由于外部电极部的厚度比绝缘膜15的厚度要大，所以可以获得以下效果。即。外部电极部(金属材料填充部21)上装球形电极16时，外部电极部和球形电极之间不产生间隙，可以确保两者充分连接。另外，即使包含在球形电极的焊锡中的Sn在包含在金属材料填充部21和金属布线14中的Cu上扩散而形成低强度的Sn-Cu合金层时，在外部电极部的厚度方向，可以确保没有形成合金层的部分的厚度更大。这样，在将半导体装置装在基板上时的温度变化状态下，即使由于所以半导体装置和基板之间的热膨胀系数不同而产生应力时，也可以确保防止金属布线14断线的不良情况的发生。另外，外部电极部的露出面即金属材料填充部21的表面比绝缘膜15的表面高时，外部电极部和基板上的布线电极也可以不采用球形电极而采用焊锡连接，这时，也可以获得上述同样的效果。
另外，在实施例4中，金属布线14的材料并没有特别限定，例如也可以采用Cu、Ti、W、Cr或者Al等为主要成分的材料，或者具有导电性的其他金属材料。但是，当金属布线14由包含Cu的金属构成时，可以形成低电阻化的金属布线14。
另外，在实施例4中，成为金属布线14的Cu层虽然是采用溅射法形成，也可以采用例如电镀法或者丝网印刷法等替代溅射法。
另外，在实施例4中，作为金属材料填充部21的材料采用了Cu。但是，也可以不采用该材料，而采用其他金属材料(例如其他实施方案中所使用的金属材料)。
另外，在实施例4中，虽然采用了电解电镀法形成金属材料填充部21，也可以采用电解电镀法替代无电解电镀法。
另外，在实施例4中，金属材料填充部18A形成为其表面比绝缘膜15的表面要高。但是，可以使金属材料填充部18A形成为其表面与绝缘膜15的表面成同一面。这样形成具有和有关实施例2的半导体装置相同结构的半导体装置。另外，金属材料填充部21和其下侧的金属布线14构成的外部电极部的厚度，优选外部电极部的厚度在10μm以上并且在20μm以下。
(实施例5)
以下参照附图说明有关本发明实施例5的半导体装置的制造方法。另外，有关实施例5的半导体装置的制造方法，和实施例3相同，用于制造有关实施例1的半导体装置。
图11(a)～(e)以及图12(a)～(c)表示有关实施例5的半导体装置的制造方法的各工序。图11(a)以及图12(b)为立体图，图11(b)～(e)以及图12(a)、(c)为剖面图。另外，在实施例5中，和图7(a)～(e)以及图8(a)、(b)所示实施例3相同的构成要素采用相同的符号。
首先，如图11(a)所示，准备形成有多个半导体元件11的半导体晶圆10。在此，各半导体元件11，被设置在半导体晶圆10由切割线10a所区分的多个芯片区域Rchip中。以下针对设置在1个芯片区域Rchip中的半导体元件11进行说明。
然后，如图11(b)所示，在形成了电极12的半导体元件11的表面上，形成由例如SiN等构成的钝化膜13。钝化膜13在电极12上具有开口部。然后，在钝化膜13上形成包含例如Cu的金属布线14，并与电极12电连接的。具体地说，在钝化膜13上，采用溅射法依次形成TiW层以及Cu层，之后，利用覆盖金属布线形成区域的并且由光刻胶材料构成的掩膜，在TiW层以及Cu层上进行蚀刻，形成所需要图形的金属布线14。然后，除去抗蚀掩膜。
然后，如图11(c)所示，在钝化膜13上以及在金属布线14上，形成使在金属布线14的给定区域(外部电极形成区域)露出的具有开口部的绝缘膜15。绝缘膜15例如是由阻焊剂等构成的厚度为12μm的树脂膜。在本实施方案中，绝缘膜15的材料采用感光性材料，利用可形成微细图形的光刻法形成绝缘膜15的开口部图形。
然后，如图11(d)所示，在绝缘膜15上，形成例如由Cu构成的金属膜22，并部分填埋绝缘膜15的开口部。具体地说，在绝缘膜15上，例如通过采用溅射法依次形成Ti层以及Cu层形成第1金属膜22。然后，在覆盖绝缘膜15的开口部的外侧形成抗蚀掩膜23。换言之，使绝缘膜15的开口部露出形成抗蚀掩膜23。
然后，如图11(e)所示，在抗蚀掩膜23所包围的绝缘膜15的开口部中的第1金属膜22上，例如采用电解电镀法形成由Cu构成的第2金属膜24，并完全填埋绝缘膜15的开口部。
然后，如图12(a)所示，除去抗蚀掩膜23，同时利用蚀刻除去第1金属膜22中绝缘膜15的开口部的外侧部分，这样，形成填埋绝缘膜15的开口部的由第1金属膜22和第2金属膜24所构成的金属材料填充部25。另外，金属材料填充部25形成为，其表面与绝缘膜15的表面成同一面，或者比绝缘膜15的表面要高。换言之，金属材料填充部25和其下侧金属布线14所构成的外部电极部的厚度，和绝缘膜15的厚度相同或者比绝缘膜15的厚度要打。这样，外部电极部的厚度比金属布线14中外部电极部之外的非电极部的厚度要大。
然后，经过图11(b)～(e)以及图12(a)所示工序后的在芯片区域Rchip中设置了半导体元件11的半导体晶圆10，如图12(b)所示，沿切割线10a利用旋转刀片20进行切割。这样，如图12(c)所示，以芯片单位切出半导体元件11。
如上所述，依据实施例5，形成金属布线14，并与半导体元件11的电极12连接，然后形成具有露出金属布线14的外部电极形成区域的开口部的绝缘膜15，然后，在该开口部中填埋金属材料填充部25，使其表面与绝缘膜15的表面成同一面，或者比绝缘膜15的表面要高。这样，在该开口部中填埋的金属材料填充部25和其下侧金属布线14所构成的外部电极部的厚度，比金属布线14中外部电极部之外的非电极部的厚度要大。因此，可以获得和有关实施例3的半导体装置的制造方法相同的效果。
另外，依据实施例5，由于在金属布线14中外部电极部之外的非电极部被绝缘膜15所覆盖，所以可以防止装半导体装置的基板上的布线和电极，与半导体装置中金属布线14的非电极部之间不必要的接触。这时，由于金属材料填充部25的表面即外部电极部的露出面与绝缘膜15的表面成同一面，或者比绝缘膜15的表面要高，换言之，由于外部电极部的厚度(金属材料填充部25的厚度和其下侧金属布线14主体的厚度)与绝缘膜15的厚度相同或者比绝缘膜15的厚度要大，所以可以获得以下效果。也就是说，外部电极部(金属材料填充部25)上装球形电极16时，外部电极部和球形电极之间不产生间隙，可以确保两者充分连接。
进一步，依据实施例5，当外部电极部的露出面(金属材料填充部25的表面)比绝缘膜的表面高时，通过更加增大构成外部电极部的金属部实际厚度，可以获得以下的效果。也就是说，即使包含在球形电极16的焊锡中的Sn在包含在金属材料填充部25和金属布线14中的Cu上扩散形成低强度的合金层时，在外部电极部的厚度方向，可以确保没有形成合金层的部分的厚度更大。这样，在将半导体装置装在基板上时的温度变化状态下，即使因半导体装置和基板之间的热膨胀系数不同而产生应力时，也可以确保防止金属布线14断线的不良情况的发生。另外，在本实施方案中，外部电极部的露出面即金属材料填充部25的表面比绝缘膜15的表面高时，外部电极部和基板上的布线电极也可以不采用球形电极而采用焊锡连接，这时，也可以获得上述同样的效果。
另外，在实施例5中，金属布线14的材料并没有特别限定，例如也可以采用Cu、Ti、W、Cr或者Al等为主要成分的材料，或者具有导电性的其他金属材料。但是，当金属布线14由包含Cu的金属构成时，可以形成低电阻化的金属布线14。
另外，在实施例5中，成为金属布线14的TiW层和Cu层虽然是采用溅射法依次形成，也可以采用例如电镀法或者丝网印刷法等替代溅射法。
另外，在实施例5中，作为绝缘膜15的材料采用感光性材料，同时利用可形成微细图形的光刻法形成绝缘膜15的开口部图形。但是，也可以不采用该方法，作为绝缘膜15的材料采用非感光性材料，利用例如丝网印刷法等形成绝缘膜15的开口部图形。
另外，在实施例5中，第1金属膜22的材料并没有特别限定，例如也可以采用Cu、Ti、W、Cr或者Al等为主要成分的材料，或者具有导电性的其他金属材料。
另外，在实施例5中，成为第1金属膜22的TiW层和Cu层虽然是采用溅射法依次形成，也可以采用例如电镀法或者丝网印刷法等替代溅射法。
另外，在实施例5中，作为第1金属膜24的材料虽然采用了Cu，也可以采用Ni、Ag、Au、Sn或者Pd等为主要成分的材料替代。
另外，在实施例5中，通过采用丝网印刷法形成比绝缘膜15的开口部大的金属材料填充部25的头顶部，在绝缘膜15的开口部的上侧，金属材料填充部25的头顶部作为菌形的突起形电极行横。这样，形成和有关实施例1的变形例的半导体装置具有相同结构的半导体装置。另外，第2金属膜24的形成，也可以采用无电解电镀法或者丝网印刷法替代电解电镀法。
另外，在实施例5中，金属材料填充部25，其表面与绝缘膜15的表面成同一面，或者比绝缘膜15的表面要高。换言之，金属材料填充部25和其下侧的金属布线14构成的外部电极部的厚度与绝缘膜15的厚度相同或者比绝缘膜15的厚度要大。具体地说，优选外部电极部的厚度在10μm以上并且在20μm以下。在此，如果外部电极部的厚度大于20μm，在绝缘部15的开口部(即段差的部分)附近，要形成具有充分厚度的抗蚀掩膜23(图11(d))是很困难的。
另外，在实施例5中，在形成金属布线14之前，优选在钝化膜13中除电极12附近以外的区域上形成绝缘性树脂层，沿该绝缘性树脂层表面形成金属布线14。这样，在将半导体装置装在基板上时，在使球形电极16熔融的温度变化状态下，由于所以半导体装置和基板之间的热膨胀系数不同而产生的应力，可以被绝缘性树脂层所吸收。因此，可以缓和上述应力，防止与球形电极连接的金属布线14的外部电极部断裂的情况发生。
(实施例6)
以下参照附图说明有关本发明实施例6的半导体装置的制造方法。
图13(a)～(d)以及图14(a)、(b)表示有关实施例5的半导体装置的制造方法的各工序。图13(a)以及图14(a)为立体图，图13(b)～(d)以及图14(b)为剖面图。另外，在实施例6中，和图7(a)～(e)以及图8(a)、(b)所示实施例3相同的构成要素采用相同的符号。
首先，如图13(a)所示，准备形成有多个半导体元件11的半导体晶圆10。在此，各半导体元件11，被设置在半导体晶圆10由切割线10a所区分的多个芯片区域Rchip中。以下针对设置在1个芯片区域Rchip中的半导体元件11进行说明。
然后，如图13(b)所示，在形成了电极12的半导体元件11的表面上，形成由例如SiN等构成的钝化膜13。钝化膜13在电极12上具有开口部。然后，在钝化膜13上形成包含例如Cu的金属布线14，并与电极12电连接的。具体地说，在钝化膜13上，采用溅射法依次形成TiW层以及Cu层，之后，利用覆盖金属布线形成区域的并且由光刻胶材料构成的掩膜，在TiW层以及Cu层上进行蚀刻，形成所需要图形的金属布线14。然后，除去抗蚀掩膜。
然后，如图13(c)所示，通过采用丝网印刷法，使在金属布线14的给定区域(外部电极形成区域)上具有所希望的图形形成具有导电性的数值浆料，形成厚度在20μm程度的突起形电极26。在此，作为树脂浆料，可以采用在环氧树脂系的热硬化树脂中添加了粉末状的Ag后的材料。
然后，如图13(d)所示，在钝化膜13上以及金属布线14上(即半导体晶圆10的整个表面上)，形成厚度为15μm程度的绝缘膜15。这样突起形电极26的头顶部从绝缘膜15的表面露出。绝缘膜15例如是由阻焊剂等构成的厚度为12的树脂膜，采用例如旋转喷涂法等形成。
另外，在本实施方案中，在形成上述绝缘膜15之后，也可以对半导体晶圆10的表面进行采用氧气的干蚀刻，使突起形电极26的头顶部清洁。这样，在半导体装置的突起形电极26与装半导体装置的基板上的布线电极连接时，可以提高导电性。
然后，经过图13(b)～(d)所示工序后的在芯片区域Rchip中设置了半导体元件11的半导体晶圆10，如图14(a)所示，沿切割线10a利用旋转刀片20进行切割。如图14(b)所示，以芯片单位切出半导体元件11。
如上所述，依据实施例6，形成金属布线14，并与半导体元件11的电极12连接，然后在金属布线14的外部电极形成区域形成突起形电极26，然后，使该突起形电极26露出形成绝缘膜15，因此，突起形电极26和其下侧金属布线14所构成的外部电极部的厚度，比金属布线14中外部电极部之外的非电极部的厚度要大。因此，可以获得和有关实施例3的半导体装置相同的效果。
另外，依据实施例6，由于在金属布线14中外部电极部之外的非电极部被绝缘膜15所覆盖，所以可以防止装半导体装置的基板上的布线和电极，与半导体装置中金属布线14的非电极部之间不必要的接触。这时，由于突起形电极26的表面即外部电极部的露出面比绝缘膜15的表面要高，换言之，由于外部电极部的厚度比绝缘膜15的厚度要大，所以可以获得以下效果。也就是说，外部电极部(突起形电极26)上装球形电极时，外部电极部和球形电极之间不产生间隙，可以确保两者充分连接。另外，即使包含在球形电极的焊锡中的Sn在包含在突起形电极26和金属布线14中的Cu上扩散形成低强度的合金层时，在外部电极部的厚度方向，可以确保没有形成合金层的部分的厚度更大。这样，在将半导体装置装在基板上时的温度变化状态下，即使因半导体装置和基板之间的热膨胀系数不同而产生应力时，也可以确保防止金属布线14断线的不良情况的发生。另外，外部电极部的露出面即突起形电极26的表面比绝缘膜15的表面高时，外部电极部和基板上的布线电极也可以不采用球形电极而采用焊锡连接，这时，也可以获得上述同样的效果。
另外，在实施例6中，金属布线14的材料并没有特别限定，例如也可以采用Cu、Ti、W、Cr或者Al等为主要成分的材料，或者具有导电性的其他金属材料。但是，当金属布线14由包含Cu的金属构成时，可以形成低电阻化的金属布线14。
另外，在实施例6中，成为金属布线14的TiW层和Cu层虽然是采用溅射法依次形成，也可以采用例如电镀法或者丝网印刷法等替代溅射法。
另外，在实施例6中，成为突起形电极26的树脂浆料的导电成分并没有特别限定，作为该导电成分，可以采用例如Ni、Ag、Au、Sn或者Pd等
另外，在实施例6中，虽然采用旋转喷涂法形成绝缘膜15，也可以采用帘膜式涂敷法替代旋转喷涂法。
另外，在实施例6中，在形成金属布线14之前，优选在钝化膜13中除电极12附近以外的区域上形成绝缘性树脂层，沿该绝缘性树脂层表面形成金属布线14。这样，在将半导体装置装在基板上时，在使球形电极16熔融的温度变化状态下，因半导体装置和基板之间的热膨胀系数不同而产生的应力，可以被绝缘性树脂层所吸收。因此，可以缓和上述应力，防止与球形电极连接的金属布线14的外部电极部断裂的情况发生。
依据本发明，与半导体元件的电极电连接的金属布线中的外部电极部的厚度，比金属布线的非电极部的厚度大。因此，金属布线的外部电极部和装半导体装置的基板上的布线电极通过球形电极连接时，作为金属材料例如即使采用一般的Cu，包含在球形电极的焊锡中的Sn在包含在金属布线中的Cu上扩散所形成的低强度的Sn-Cu合金层的生长，将在外部电极部的厚度方向的途中被止住。也就是说，由于外部电极部中的低强度合金层的厚度比外部电极部整体的厚度要小，所以在外部电极部中存在没有变化成低强度合金层的部分，在这部分依然保持金属布线所具有的强度。因此，在使覆盖半导体元件的表面的树脂膜硬化时或者在将半导体装置装在基板上时的温度变化状态下，即使因半导体元件、覆盖半导体元件表面的树脂膜、以及基板各自的热膨胀系数不同而产生应力时，也可以防止金属布线断线的不良情况发生。

Claims (13)

1.一种半导体装置，其特征在于，包括
在表面上设置了电极的半导体元件、和
形成在所述半导体元件的表面上并与所述电极电连接的金属布线，
所述金属布线，具有起外部电极作用的部分即外部电极部，
所述外部电极部的厚度，大于所述金属布线中所述外部电极部之外的非电极部的厚度。
2.根据权利要求1所述的半导体装置，其特征在于，还包括形成在所述金属布线上及在所述半导体元件的表面上并具有使所述外部电极部露出的开口部的绝缘膜，
所述外部电极部的露出面，与所述绝缘膜的表面成同一平面或者比所述绝缘膜的表面要高。
3.根据权利要求1所述的半导体装置，其特征在于，所述金属布线由包含铜的金属构成。
4.根据权利要求1所述的半导体装置，其特征在于，还包括在所述半导体元件的表面和所述金属布线之间形成的绝缘性树脂层，
所述金属布线是沿所述绝缘性树脂层的表面形成的。
5.根据权利要求1所述的半导体装置，其特征在于，所述外部电极的厚度在10μm以上并且在20μm以下。
6.一种半导体装置的制造方法，其特征在于，包括
在设置有电极的半导体元件表面上形成与所述电极电连接的金属布线的第1工序；
在所述半导体元件的表面上以及在所述金属布线上，形成具有使所述金属布线中的外部电极形成区域露出的开口部的绝缘膜的第2工序；以及
在所述开口部形成使其表面与所述绝缘膜的表面成同一平面或者比所述绝缘膜的表面高的金属材料填充部的第3工序。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于，在所述第1工序之前，还包括在除了所述电极的上面以外的所述半导体元件的表面上形成绝缘性树脂层的工序，
所述第1工序，包括沿所述绝缘性树脂层的表面形成所述金属布线的工序。
8.根据权利要求6所述的半导体装置的制造方法，其特征在于，所述第3工序包括
在所述绝缘膜上形成完全填埋所述开口部的金属膜之后，形成覆盖所述开口部上侧的掩膜图形，然后，在除去所述金属膜中的所述掩膜图形的外侧部分之后，除去所述掩膜图形的工序。
9.根据权利要求6所述的半导体装置的制造方法，其特征在于，所述第3工序包括
在所述绝缘膜的表面上形成部分填埋所述开口部的第1金属膜之后，形成覆盖所述开口部外侧的掩膜图形，然后，在所述开口部中的所述第1金属膜上形成第2金属膜后，除去所述掩膜图形以及所述第1金属膜中的所述开口部的外侧部分的工序。
10.根据权利要求6所述的半导体装置的制造方法，其特征在于，所述半导体元件，设置在半导体晶圆中由切割线区分的多个芯片区域的每一个中，
在所述第3工序之后，还包括采用旋转刀片沿所述切割线分割所述半导体晶圆，从而将所述半导体元件切割成以芯片为单位的工序。
11.一种半导体装置的制造方法，其特征在于，包括
在设置了电极的半导体元件表面上，形成与所述电极电连接的金属布线的第1工序；
在所述金属布线中的外部电极形成区域上，形成突起形电极的第2工序；以及
在所述半导体元件的表面上及所述金属布线上，形成至少使所述突起形电极中的头顶部露出的绝缘膜的第3工序。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，在所述第1工序之前，还包括在除了所述电极上面以外的所述半导体元件的表面上形成绝缘性树脂层的工序，
所述第1工序包括沿所述绝缘性树脂层的表面形成所述金属布线的工序。
13.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述半导体元件，设置在半导体晶圆中由切割线区分的多个芯片区域的每一个中，
在所述第3工序之后，还包括采用旋转刀片沿所述切割线分割所述半导体晶圆，从而将所述半导体元件切割成以芯片为单位的工序。
CNB021559546A 2001-12-20 2002-12-12 半导体装置及其制造方法 Expired - Lifetime CN1242471C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001387051 2001-12-20
JP2001387051A JP2003188313A (ja) 2001-12-20 2001-12-20 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN1427472A true CN1427472A (zh) 2003-07-02
CN1242471C CN1242471C (zh) 2006-02-15

Family

ID=19188024

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021559546A Expired - Lifetime CN1242471C (zh) 2001-12-20 2002-12-12 半导体装置及其制造方法

Country Status (3)

Country Link
US (2) US6784557B2 (zh)
JP (1) JP2003188313A (zh)
CN (1) CN1242471C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103635999A (zh) * 2012-01-12 2014-03-12 松下电器产业株式会社 半导体装置

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3580803B2 (ja) * 2002-08-09 2004-10-27 沖電気工業株式会社 半導体装置
JP2004241696A (ja) * 2003-02-07 2004-08-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP3693056B2 (ja) * 2003-04-21 2005-09-07 セイコーエプソン株式会社 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
JP2005191508A (ja) * 2003-12-05 2005-07-14 Rohm Co Ltd 半導体装置およびその製造方法
US7719108B2 (en) * 2005-01-10 2010-05-18 Lockheed Martin Corporation Enhanced reliability semiconductor package
JP4797564B2 (ja) * 2005-10-20 2011-10-19 セイコーエプソン株式会社 半導体装置の製造方法
DE102006003931B3 (de) * 2006-01-26 2007-08-02 Infineon Technologies Ag Halbleiterbauteil mit oberflächenmontierbaren Außenkontakten und Verfahren zur Herstellung desselben
JP2007294786A (ja) * 2006-04-27 2007-11-08 Elpida Memory Inc 半導体装置及びその製造方法
JP2008166432A (ja) * 2006-12-27 2008-07-17 Sharp Corp クラックを生じにくい半田接合部、該半田接続部を備える回路基板などの電子部品、半導体装置、及び電子部品の製造方法
US20090102070A1 (en) * 2007-10-22 2009-04-23 International Business Machines Corporation Alignment Marks on the Edge of Wafers and Methods for Same
JP2009212160A (ja) * 2008-02-29 2009-09-17 Kyocer Slc Technologies Corp 配線基板およびその製造方法
KR20100060968A (ko) * 2008-11-28 2010-06-07 삼성전기주식회사 메탈 포스트를 구비한 기판 및 그 제조방법
JP5296590B2 (ja) * 2009-03-30 2013-09-25 新光電気工業株式会社 半導体パッケージの製造方法
JP5295928B2 (ja) * 2009-10-23 2013-09-18 新光電気工業株式会社 半導体装置及びその製造方法
JP5503590B2 (ja) * 2011-04-28 2014-05-28 ラピスセミコンダクタ株式会社 半導体装置
KR101852601B1 (ko) * 2011-05-31 2018-04-27 삼성전자주식회사 반도체 패키지 장치
JP5842415B2 (ja) * 2011-06-30 2016-01-13 トヨタ自動車株式会社 半導体装置及びその製造方法
JP7137674B1 (ja) 2021-08-05 2022-09-14 アオイ電子株式会社 半導体装置およびその製造方法
JP7386217B2 (ja) 2021-11-16 2023-11-24 アオイ電子株式会社 半導体装置および配線基板

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03137322A (ja) 1989-10-20 1991-06-11 Ooita Riyokuchi Kensetsu:Kk 植生工法
US5821627A (en) * 1993-03-11 1998-10-13 Kabushiki Kaisha Toshiba Electronic circuit device
JP3142723B2 (ja) * 1994-09-21 2001-03-07 シャープ株式会社 半導体装置及びその製造方法
JP3397542B2 (ja) 1994-10-03 2003-04-14 株式会社東芝 半導体チップと一体化した半導体パッケ−ジ及びその製造方法
EP0706208B1 (en) * 1994-10-03 2002-06-12 Kabushiki Kaisha Toshiba Method of manufacturing of a semiconductor package integral with semiconductor chip.
JP3137322B2 (ja) 1996-07-12 2001-02-19 富士通株式会社 半導体装置の製造方法及び半導体装置製造用金型及び半導体装置
TW480636B (en) * 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
JPH1140522A (ja) 1997-07-17 1999-02-12 Rohm Co Ltd 半導体ウエハの製造方法、この方法により作製された半導体ウエハ、半導体チップの製造方法、およびこの方法により製造された半導体チップ、ならびにこの半導体チップを備えたｉｃカード
EP1005082A4 (en) * 1998-03-27 2001-08-16 Seiko Epson Corp SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF, PRINTED CIRCUIT BOARD, AND ELECTRONIC APPARATUS
JP3813367B2 (ja) 1998-12-22 2006-08-23 三洋電機株式会社 半導体装置およびその製造方法
JP2000299337A (ja) * 1999-04-13 2000-10-24 Fujitsu Ltd 半導体装置及びその製造方法
JP2000299405A (ja) 1999-04-15 2000-10-24 Rohm Co Ltd 半導体装置の製造方法
JP3949849B2 (ja) * 1999-07-19 2007-07-25 日東電工株式会社 チップサイズパッケージ用インターポーザーの製造方法およびチップサイズパッケージ用インターポーザー
JP2001044589A (ja) * 1999-07-30 2001-02-16 Nitto Denko Corp 回路基板
JP4015790B2 (ja) 1999-10-21 2007-11-28 松下電器産業株式会社 半導体装置の製造方法
JP3770007B2 (ja) 1999-11-01 2006-04-26 凸版印刷株式会社 半導体装置の製造方法
JP3568869B2 (ja) * 2000-02-28 2004-09-22 シャープ株式会社 半導体集積回路装置及びその製造方法
JP2001291721A (ja) 2000-04-06 2001-10-19 Nec Corp 配線構造、導電パターンの形成方法、半導体装置および半導体装置の製造方法
JP3457926B2 (ja) 2000-04-11 2003-10-20 カシオ計算機株式会社 半導体装置およびその製造方法
JP3596864B2 (ja) * 2000-05-25 2004-12-02 シャープ株式会社 半導体装置
US6862189B2 (en) * 2000-09-26 2005-03-01 Kabushiki Kaisha Toshiba Electronic component, circuit device, method for manufacturing the circuit device, and semiconductor device
JP3526548B2 (ja) * 2000-11-29 2004-05-17 松下電器産業株式会社 半導体装置及びその製造方法
TW574752B (en) * 2000-12-25 2004-02-01 Hitachi Ltd Semiconductor module

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103635999A (zh) * 2012-01-12 2014-03-12 松下电器产业株式会社 半导体装置
US9443793B2 (en) 2012-01-12 2016-09-13 Panasonic Corporation Semiconductor device
CN103635999B (zh) * 2012-01-12 2017-04-05 松下电器产业株式会社 半导体装置

Also Published As

Publication number Publication date
US6784557B2 (en) 2004-08-31
US20050012214A1 (en) 2005-01-20
US6954001B2 (en) 2005-10-11
US20030116867A1 (en) 2003-06-26
CN1242471C (zh) 2006-02-15
JP2003188313A (ja) 2003-07-04

Similar Documents

Publication Publication Date Title
CN1242471C (zh) 半导体装置及其制造方法
CN1257550C (zh) 半导体装置及其制造方法
CN1311547C (zh) 半导体器件及其制造方法、电路基板和电子装置
CN1216419C (zh) 布线基板、具有布线基板的半导体装置及其制造和安装方法
CN1190844C (zh) 光照射装置的制造方法
CN1197145C (zh) 凸块形成方法、半导体装置及其制造方法和半导体芯片
CN1283002C (zh) 连接端子及其制造方法以及半导体装置及其制造方法
CN1499595A (zh) 半导体装置及其制造方法
CN1700460A (zh) 半导体器件
CN1956183A (zh) 电子部件内置式基板及其制造方法
CN101047156A (zh) 半导体器件及其制造方法
CN1738002A (zh) 半导体装置的制造方法
CN1622328A (zh) 半导体器件及其制造方法
CN1190843C (zh) 半导体装置及其制造方法
CN1805657A (zh) 配线电路基板
CN1882224A (zh) 配线基板及其制造方法
CN1578601A (zh) 内置半导体ic模块及其制造方法
CN1424757A (zh) 半导体器件及其制造方法
CN1189691A (zh) 半导体装置及其制造方法和其测试方法
CN1618133A (zh) 化合物半导体发光元件及其制造方法
CN1855451A (zh) 半导体装置及其制造方法
CN1645604A (zh) 半导体装置及其制造方法
CN1941339A (zh) 嵌入有半导体ic的基板及其制造方法
CN1392610A (zh) 半导体器件及其生产方法
CN1604293A (zh) 半导体装置的制造方法及半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20170802

Address after: California, USA

Patentee after: Sony Corp.

Address before: California, USA

Patentee before: Nova Semiconductor Ltd.

Effective date of registration: 20170802

Address after: California, USA

Patentee after: Nova Semiconductor Ltd.

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co.,Ltd.

TR01 Transfer of patent right
CX01 Expiry of patent term

Granted publication date: 20060215

CX01 Expiry of patent term