CN1272685A - 在半导体晶片上形成铜层的方法 - Google Patents
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Abstract
一种在晶片(20)上电镀铜层(118)的方法以得到改进的铜互连的方式向电镀系统(10)的阴极提供功率。控制系统(34)用两个或多个以下周期的混合周期向系统(10)的阴极提供功率:(Ⅰ)正低功率DC周期(201或254);(Ⅱ)正高功率DC周期(256或310);(Ⅲ)低功率、脉冲正功率周期(306或530);(Ⅳ)高功率、脉冲正功率周期(212、252、302或352);和/或(Ⅴ)负脉冲周期(214、304、510、528或532)。这些周期的集合用来将铜或类似的金属电镀在晶片(20)上。在电镀期间,执行现场处理控制和/或终点探测(506、512或520),以进一步改进产生的铜互连。
Description
本发明一般涉及半导体生产技术，尤其是涉及一种在半导体衬底上电镀铜以形成镶嵌的铜互连的方法。
当前的半导体设备需要较高的电流密度来得到较好的性能。此外，设备的大小正在缩小到几何形状，当传导较高电流密度时，这种情况就日益变得有问题。当同时保持对电迁移(EM)的足够电阻级、减少的金属空隙、改进的晶片生产的生产率时，并且也要避免其他常见的可靠性问题时，必须用现有技术来适应较高电流密度以及缩小的几何形状。而铝是一种成熟的集成电路(IC)互连材料，铜只是一种相对新的用于IC互连的材料。
用来在衬底上淀积铜(Cu)的最有前途方法中的一种是通过使用诸如电镀的方法。当用于集成电路(IC)应用时，电镀铜提供超过铝的多种优点，其中一个主要优点是铜比以铝为基础的材料的电阻更小，因此能够工作在较高频率。此外，铜比铝对与电迁移(EM)相关的常规问题有更大的电阻性。当利用铜来提供半导体设备可靠性中的全面改进时，会出现对电迁移的增加电阻，因为经过一段时间后，具有较高电流密度和/或对EM的较低电阻的电路将具有在它们的金属互连中产生空隙或开路的趋势。这些空隙或开路可以在现场或老化期间造成设备的灾难性失败。
然而，将铜集成到IC的生产过程也带来了新的问题，并且在可靠性方面或对于大批量生产不可能彻底实现优化。例如，已经发现如果利用电解液将铜太快地淀积到高宽高比的开口中，基本上只有在直流(DC)模式中才会遇到在铜互连中形成空隙区域或小孔的问题，前述电解液具有高的外加电压或电位。在这些电镀条件下，淀积的铜最终在开口的上部夹断，产生一个铜密封的空气区或者逐渐淀积的铜膜中的空隙。而且，高电流密度，DC模式，铜的电镀产生高的淀积率，并且由于将电镀杂质不良地掺入电镀的Cu膜中，会产生具有下降的对电迁移(EM)电阻的铜膜。
此外，有效的铜电镀非常依赖于底层膜的质量。如果底层铜晶粒膜没有均匀地被淀积或包含带有不充分数量的晶粒材料的区域，则铜将不均匀地淀积在这些区域上，并且可能引起IC产量的减少和/或IC的可靠性问题。一般地说，当利用低生产率、低DC电镀方法时，铜电镀对底层晶粒层的灵敏度增加。因此，不管使用的是高或低的DC方法，在最终的结构中似乎不可避免一个或多个严重的铜电镀问题。
因此，当同时保证减少或消除的空隙结构，改进的对电迁移(EM)的电阻，改进的均匀性和/或类似的优点时，在半导体产业中需要一种具有足够生产率的电镀铜互连的方法。
除了电镀可靠性、性能以及产量的问题，常规的淀积铜的方法一般要求利用固定时间淀积在衬底上电镀铜。一般来说，通过特定条件下的电镀室来处理测试衬底，以确定该处理是否在技术规范或控制限度内工作。如果该系统在其限度内工作，随后产品晶片的固定时间淀积处理可以开始一段时间。这种测试晶片的处理控制方法借助于淀积条件经过一段时间有希望保持不变的假设，假定随后的产品晶片将处于技术规范中或控制限度内。
处理测试晶片、确定测试晶片得到好的结果的静态条件以及利用带有连续成功希望的这些条件静态地处理晶片的总的方法既耗时、不可靠，又昂贵。因此，提供一种可以现场终点或实时监视电镀操作的铜电镀系统是有好处的，以便在电镀期间可以由计算机动态地控制电镀操作，从而减少测试晶片的使用率以及晶片擦痕，进一步优化生产率，并且改进镀膜的性能。
本发明的特征和优点将通过描述实施例及附图得到更加清楚地理解，附图中同样的附图标记表示同样及相应的部件，其中：
图1用截面图和电路方框图混合的形式描述了用于将铜材料电镀到半导体晶片上的电镀室及与其相连的计算机控制系统。
图2用顶视图的形式描述了图1的阴极组件(即晶片、转盘以及弓形夹)。
图3-7用截面图的形式描述了利用图1-2系统将铜逐渐电镀到两个镶嵌结构内的方法。
图8-13用各种XY坐标轴的形式描述了在铜电镀期间可以控制图1电镀室的阴极组件，以便改进超过现有技术所教导的质量的铜互连质量的多种不同的方法。
一般来说，本发明为一种用于控制铜电镀室的阴极和/或阳极以便改进经过铜电镀操作在半导体晶片上形成的铜(Cu或Cu合金)互连质量的方法和装置。已经发现与各种任选的直流(DC)偏置周期夹杂物一起的各种脉冲正和/或负的电流波形顺序可以对铜的均匀性、对电迁移(EM)的铜电阻、电镀生产率、铜的空隙、铜晶粒结构和/或类似特性中的一种或多种具有不利的影响，前述各种任选的直流偏置周期施加到铜电镀室的阴极和/或阳极。
这里所教导的改进的铜电镀方法通过具体地参照图1-13可以被更好地理解。
图1描述了电镀系统或电镀室10的截面图。电镀室连接到表示计算机控制系统34的方框图中，该计算机控制系统34用于电子、化学以及机械地控制电镀室10的操作。系统10包括室组件或外壳11。外壳11具有用于经过一段时间从室10中排出过剩电镀液的一个或多个引出口22。系统10还包括具有用于接收输入电镀液19的输入口24的内部杯12，该电镀液19可以包括光亮剂、载液、匀平剂和/或类似的电镀添加剂中的一种或多种。杯12可以包括一个中央扩散器13。扩散器13一般用于提供阳极14与晶片20或室10的阴极组件之间的某些电隔离。图1中的阴极集中了晶片20、弓形夹18和/或转盘16中的一个或多个。此外，扩散器13可以用于减少对晶片20的流体湍流，并且改进溶液19中的杂质/浓度的均匀性或者分布。
阳极14位于杯的底部与扩散器13之间，并且由图1未具体示出的电源提供功率。应注意的是，图1中的阴极和阳极可以由同一计算机34或由不同的计算机来控制。而在电镀操作期间，阳极14一般由静态DC偏压来控制，这里所教导的阳极14在电镀周期经过一段时间可以由脉冲直流(DC)来控制，或者可以在DC和/或脉冲电流(I)或电压(V)之间变化，以改变电镀率(即生产率)，影响铜膜晶粒的大小，和/或改变电镀的铜膜或处理的其他特性。应注意的是，这里的DC、功率、电压和电流在使用时可以互相替换，因为所有这些因素都与功率多少有些相关。
因此，注意到尽管这里概括地教导了阴极电控制(参见图8-13)，但这种技术在某些情况下一般也可以应用到图1的阳极是非常重要的。系统10还包括带有转盘16以及一个或多个弓形夹齿或环的顶端15。整个组件(包括晶片20，弓形夹18和/或转盘16中的一个或多个)与系统10的阴极一样被提供功率。阴极组件的元件一般由可能用于这种偏压目的的铂或上面镀铂的钛构成。转盘16一般被机械、计算机和/或电动机控制，以用于电镀期间的晶片旋转，但是这种旋转在某些电镀操作期间并不需要。
利用图1的控制系统34对阴极(例如，晶片20、弓形夹18和/或转盘16中的一个或多个)提供功率和/或电子监视。控制系统34可以是任何类型的计算机控制设备，但是一般包括某些种类的中央处理器(CPU)26。CPU 26控制转换开关或逻辑装置32，CPU 26依次控制怎样及何时从一个或多个电源28中将电流和/或电压(即功率)提供给阴极。电源28(可以是一个或多个电源)可以在电流和/或电压电平的宽范围上提供功率的直流(DC)电平或脉冲DC波形。此外，电源28可以用来提供交变电流(AC)波形，该波形不限制地包括锯齿功率波形、正弦波形、对数波形、指数波形或对图1阴极进行功率/时间控制的任何其他类型的波形。此外，电源28可以提供具有不同功率幅度和/或不同占空因数的接通时间和断开时间的方波波形。而且，电源28可以用负极性或正极性或它们的某些结合的形式提供这些波形或电流/电压/功率电平中的任何一个。这种功率通过电源28提供给图1的弓形夹18。
用于供给功率的相同弓形夹18也可以是偶尔连接到终点探测传感器以执行电镀监视的同一个弓形夹。在另一种形式中，仅由电路30控制、而不是由电源28控制的被连接的专用终点弓形夹或探针18可以用于周期性地或连续地监视晶片20的电特性，以提供现场的电镀控制，而其他连接到电源18的弓形夹执行晶片20的电镀偏压。
作为一个装置30如何通过弓形夹18或另一个接点机械装置起作用的例子，传感器30或由此被控制的电源可以施加一个固定电压到晶片20，并且测量产生的电流。从其中产生的I-V数据可以用于确定连续淀积的Cu膜的电阻R，从而R的估算值经过R＝l/A可以与Cu膜的厚度相关。由于I和V可以用于确定R，由于已知Cu的传导率或传导率的倒数，并且由于任何两个终点测量弓形夹18之间的有效长度(l)由电镀室的设计所固定，所以A是唯一可变化的。A是电流将流动的截面的面积，并且是淀积的Cu膜厚度(t)的直接函数。因此，当A增加时，这种增加是由于厚度的相应增加造成的，从而R可以被映到A以及厚度(t)，以适应终点探测。
在另一种形式中，电路30可以施加一个固定电流(I)到晶片20并且测量产生的电压(V)。这种I-V或V-I处理可以与电源一起时分复用到同一个弓形夹18或者可以加接到分离的专用终点弓形夹18。通过经过一段时间测量晶片20的某些电特性，装置30可以准确地确定什么时候结束电镀过程，因为晶片上导电的淀积铜膜经过一段时间可以与测量的晶片电阻或其他测量的电特性相关。此外，可以从多个方向来监视晶片20，前述方向诸如穿过晶片的表面的方向或者多个不同的分开设置的弓形夹对之间的方向，从而在Cu或Cu合金电镀期间通过计算机产生实时均匀性数据，可以得到穿过晶片电阻的二维图(以及电镀厚度的2-D图)。这种均匀性信息可以被CPU 26所利用以在现场优化电源28进行淀积，以便改进均匀性，或者可以利用均匀性数据来标记机器间或地用于维护或工程维修。
因此，在系统10的工作期间，电镀溶液19通过输入口24进入杯12，并且通过输出口22排出。阳极14被氧化，并且通过由控制系统所提供的信号将铜镀在阴极上。在电镀期间，控制系统34控制阴极和/或阳极功率(即通过经过一段时间选择性地改变电流和/或电压的供给)，以改进晶片20上淀积铜的质量和特性。终点探测以及电镀过程的进一步控制也可以用现场的方式利用终点传感器以及电路30来执行。
总之，利用控制系统34的一个或多个来对阳极14、弓形夹齿18以及衬底晶片20(即阴极)偏压，以用铜来电镀衬底20，其中通过计算机系统对部件14、18和/或20偏压的方法对晶片生产率、减少或消除铜空隙结构、减少铜夹断、改进镀膜均匀性和/或改进对电迁移(EM)的电阻的一种或多种具有明显的影响。一般来说，当利用随后通过图8-13讨论的电镀阴极偏压技术中的一种或多种时，会产生改进的可靠性和/或提高的性能。
图2描述了前面用截面图的方式示于图1的阴极组件的顶视图。图2示出了晶片20，转盘/顶盘16以及6个弓形夹18。尽管图2示出了6个弓形夹，应该注意的是可以利用一个大的弓形夹环来替代图2的6个指状弓形夹。也可以利用围绕图2晶片20的圆周表面的任何数目的指状弓形夹(例如3、10、40、100个等)。图2示出了可以在图2的6个弓形夹中的任何两个或多个之间得到终点电子数据，以得出表示经过一段时间形成在沿着晶片20的各个点或轨迹上的铜的厚度的二维电镀均匀性图。很清楚的是，在不同位置使用越多的弓形夹，则均匀性图可以产生越好的分辨率。图1-2描述了电镀系统中的一种，从而当仍然允许图1-2与这里的图3-13的教导一起充分使用时，许多不同的结构或部件可以增加到图1-2的系统中或从图1-2的系统中删去。
一般来说，图1-2所示的系统可以如图3-7所示的一样，用于经过一段时间将铜或其他金属材料电镀到晶片20上。这种铜或金属材料的电镀可以利用参照图8-13所讨论的技术中的一种或多种，通过对图1的阴极(和/或甚至图1的阳极)提供功率来完成。可以用来在半导体晶片上形成改进的铜单个镶嵌和/或两个镶嵌的互连的具体方法可以通过在下文详细参照图3-13得到进一步的理解。
图3-7以截面图的形式示出了两个镶嵌的集成电路(IC)结构，前述结构由铜电镀材料经过一段时间形成。这种电镀通过利用图1和图2所示的装置或者与它们类似的装置来完成。图3描述了一种半导体结构100(例如，它仅仅是在较大的晶片20上形成的许多种结构中的一种)。半导体结构100包括一个或多个基层102。基层102一般将包括一个优选是半导体晶片的衬底。作为图3的基层102的底部或基底部分的衬底材料一般是硅、锗化硅、镓砷化物、锗、其他的III-V元素、硅化碳、绝缘体上硅(SOI)材料或者类似的衬底材料中的一种或多种。
该衬底上的材料形成在图3的区域102。区域102一般包括导体、半导体和/或介质层的混合物，该混合物被光刻地摹制，并且被选择性地蚀刻，以在衬底材料上和/或衬底材料内形成半导体器件。例如，区域102可以包括各个氧化层和/或氮化层中的一个或多个，前述氧化层和/或氮化层诸如氮化硅、二氧化硅、原硅酸四乙脂(TEOS)玻璃、硼磷硅酸盐玻璃(BPSG)、玻璃上旋涂(SOGS)材料、低K材料、干凝胶和/或类似的物质。区域102也可以包括诸如锗化硅、多晶硅、非晶硅、掺杂多晶硅以及类似的材料。除了这些潜在层，多层区域102也可以包括诸如镍基耐热合金硅化物、铝、铜、钨、这些材料的合金、导电氮化物、导电氧化物或者类似的金属结构的导电层或金属层。
图3示出了两个这种金属互连结构104，其覆盖在基层102上。在一种形式中，区域104是镶嵌的铜互连，该互连形成图3的装置100的导电性互连。在另一种形式中，层104可以是铝和/或钨区域中的一个或多个区域。一般来说，互连104通过电连接的方式互连各种有效的和/或无源电子部件，这些部件形成在图3的基层102内或下面。
上覆层102和104的是蚀刻终止层106。该蚀刻终止层一般是氮化硅层、氮氧化合物层或者富含硅的氮化硅层。在蚀刻终止层上面的是电平间介质(ILD)部分108，该部分一般由原硅酸四乙酯(TEOS)玻璃、掺杂氟的TEOS(f-TEOS)、磷酸硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低K介质材料、氮化物、玻璃上旋涂物(SOG)或者它们的组合物构成。上覆层108的是也可以作为抗辐射敷层(ARC)的第二蚀刻终止层，并且一般由与上面对于层106所讨论的相同材料构成。在一种形式中，层106和110是氧氮化硅、氮化硅、富含硅的氮化硅和/或类似的介质材料的组合物。覆盖在层110上的是类似于上面讨论的层108的另一个ILD层112。
图3描述了穿过层112的层106被石印地摹制，并且由一个或多个石印的摹制和蚀刻过程所蚀刻，以形成一个或两个镶嵌的结构。图3具体地描述了一种双镶嵌的结构，该结构具有至少两个穿过层108形成的通路，以及一个或多个穿过层112形成的沟渠区域，其中层112中的沟渠区域连接在图3层108中的两个通路之间。图3的双镶嵌沟渠结构具有一个底部沟渠表面117、一个顶部介质表面115，以及一个底部通路表面119，前述顶部介质表面115是介质层112的顶部表面，前述底部通路表面119是金属互连区域104的外露的顶部表面。
图3描述了阻挡层114形成在双镶嵌沟渠结构内以及顶部介质表面上。一般来说，层115是一个具有小于1000埃厚度的层，而且一般是由可以防止铜反向地扩散进相邻的介质区域112和108中的任何材料构成。具体地说，已经用作铜阻挡层的材料不限制地包括一氮化钽(TaN)、一氮化钛(TIN)、钛钨(Ti/W)、它们的组合物和/或类似的材料。在某些情况下，介质材料108和112可以被选择或被表面处理，其中根本不需要阻挡层或者层108和112的表面部分自身作为阻挡层。
图3描述了铜、金属、或铜合金晶粒层116形成在任选的阻挡层114顶部之上。在一种形式中，层116可以是通过溅射或物理汽相淀积(PVD)形成的铜层。在另一种形式中，层116可以利用化学汽相淀积(CVD)来形成。在某些情况下，可以利用PVD处理与CVD处理的组合。在任何情况下，层116一般是包括铜的层，并且一般具有小于2500埃的厚度。应注意的是，诸如无电极电镀的其他技术可以用于形成图3的晶粒层116。
如图3所描述的，普通的PVD处理可能在双镶嵌互连结构的外露表面或转角形成不完全均匀或共形的晶粒层116。实验已经表明，如图3所描述的，PVD晶粒层116一般将包括晶粒耗尽区116a。该晶粒耗尽区116a是外露的互连表面区，该表面区包含很少或没有晶粒材料这类的物质。如果区域116a包括晶粒材料，该晶粒结构一般是至少彼此部分地分开的铜的不连续球形结或岛状物。实验已经表明，晶粒耗尽区116a非常容易在位于底部沟渠表面117与底部通路表面119之间的侧壁上产生，如图3所示。
图3也示出了较薄的晶粒部分116b。较薄的晶粒部分一般是一个晶粒层区域，该晶粒层是连续的膜(没有区域116a中的岛状物或球形结)，但比顶部介质表面115上的晶粒层的大多数其他部分薄。区域116A一般产生在顶部介质表面115与底部通路表面119之间的沟渠结构的侧壁部分上和/或底部沟渠表面117与底部通路表面119之间的侧壁表面部分上。此外，已经发现，覆盖底部通路表面119的晶粒层部分一般比形成在顶部介质表面115上的晶粒层的厚度薄。图3也描述了较厚的晶粒部分和厚的转角部分116c可以形成在PVD晶粒层116之内。
一般来说，如将通过图4-7所示的那样，区域116a、116b和116c的结构使随后的电镀操作变得复杂。已经发现用于偏压电镀系统阴极的不同方法可以防止可能由于出现图3的这些区域116a、116b和116c而产生的各种不利后果。已经示出用来减少由于区域116a、116b和116所产生的电镀缺点的具体电流、电压和/或功率波形将随后参照图8-13被具体地描述和讨论。
在描述图3中的结构100的构造以后，晶片20(它包括结构100)被设置在图1和图2所示的系统10中。接着，该晶片20暴露在图1所示的电镀液19中。在暴露在电镀液19期间，如图8-13中的一个或多个或者它们的任何组合所示，控制系统34(通过弓形夹18中的一个或多个)控制供给晶片20的功率、电流或电压的大小，以改进逐渐形成在晶片20上的电镀铜膜的质量，如图4-7所示。
具体地说，图4描述了穿过图3所示的双镶嵌沟渠结构表面执行的铜电镀操作的开始阶段。在图4中使用了一种大功率电镀处理，以在晶片20上电镀递增的铜(Cu)层118a。如果在电镀期间的初始时间周期，图4向图1-2系统10内的阴极(晶片20)提供了相对大的功率电平，则该大功率电镀处理得到该结果。大功率电镀过程将在图3所示的晶粒层116表面上产生高的铜淀积率。除了高淀积率之外，大功率淀积处理将便于在晶粒耗尽区116a(参见图3)上电镀，前述晶粒耗尽区没有晶粒层或者基本减少了晶粒层含量。实验已经表明，小功率电镀处理没有充分地电镀图3的这些晶粒耗尽区116a(即小功率电镀没有以可接受的速率在这些区域上电镀)，从而在铜互连中形成空隙。因此，在此使用大功率初始电镀周期，以在出现图3的晶粒耗尽区116a的情况下改进铜互连的质量，并且通过较高的初始Cu淀积率来改进生产率。应该注意的是，晶粒层116和新电镀的铜层118A用虚线分开，该虚线指示晶粒层与覆盖的电镀层之间的接合在扫描电子显微镜(SEM)截面上时常无法分辨，如果晶粒层116为铜，并且电镀层118a也为铜时，尤其如此。
尽管高功率电镀期间具有上述优点，但高功率电镀期间一般不会将诸如氮、碳和硫的相当多的杂质掺入铜膜，以改进或提供足够对电迁移(EM)的电阻级。因此，图4的区域118a非常不可能象所需要的对EM的电阻。此外，如图4所示，如果高功率电镀期间保持得太长，图3较厚区域116c的出现将最终引起铜互连结构内夹断或空隙的产生。换句话说，高功率电镀已经表明，在表面116c上如此快速地电镀以至于在通路被填充从而产生夹断之前，图3中两个相邻的区域116c电镀在一起。夹断在接近通路区域的互连结构中产生了空气间隙或空隙。因此，当打算改进生产率并且对出现的晶粒耗尽区116a进行补偿时，如果这样一种高功率处理保持太长的初始周期，则可以确定的是，通过利用高功率周期的铜电镀受到夹断、空隙以及减少EM电阻之害。
由于高功率电镀处理面临着各种问题，低功率电镀就被研究以确定是否它能够解决上述问题。已经通过实验发现，在电镀处理期间(称作初始步骤)最初使用的低功率电镀处理不能在图3的晶粒耗尽区116a上充分地电镀，但是改进了掺入铜膜的杂质(例如硫、氮、碳等)，从而改进了最后的铜膜中对电迁移(EM)的电阻。因此，如果在晶粒构成中可以完全避免耗尽区的出现，则低功率初始处理可能是有利的。如果晶粒层116不是PVD层，而是CVD晶粒层，则这种区域116a可以完全避免。所以，在某些情况下，低功率电镀初始化操作时有利的，尤其是当使用具有图3中耗尽区116a减少的发生率的CVD晶粒层时。
在某些条件下，与低功率电镀的上述好处相比，电镀初始阶段内的低功率周期并没有通过图1的系统提供足够的晶片生产量。此外，虽然低功率处理的淀积率低于高功率处理，但区域116c上淀积均匀性的改善并没有超过图4所描述的淀积均匀性。因此，由于出现了图3中的区域116c，低功率电镀和高功率电镀处理步骤最终都会在镶嵌的通路区内产生夹断和空隙。所以，已经发现在淀积期间交替低功率和高功率电镀处理的电镀处理保持了克服耗尽区116a以及改进生产率的高功率电镀的这些好处，而且带来了改进的对EM电阻特性的低功率电镀的好处。然而，由组合的低功率/高功率电镀处理所形成的互连仍然潜在地产生夹断。因此已经认识到，当改进的铜互连结构可以通过组合高功率的各种周期与低功率的各种周期来形成，从而生产率、晶粒耗尽区的空隙电阻以及电迁移(EM)电阻可以经过一段时间被平衡或优化时，仍然存在着空隙的问题。因此，已经认识到即使在采用高功率/低功率混合的电镀周期之后，也需要对电镀处理的进一步修改来解决由于夹断所产生的空隙问题。
图4描述了虽然利用交替的高和低正功率周期来启动电镀，但仍然可能在区域116c上产生空隙。为了消除或减少这种空隙，已经发现负脉冲功率(经过交流(AC)、脉冲DC或者直流(DC)中的任何一种)应该在上面讨论的正高功率周期与正低功率周期之间的各种间隔上施加到图1的晶片20上一次或多次。通过周期性或偶尔地将某些类型的负功率周期施加到晶片20上，已经发现图4所示的层118a的夹断“危险”部分可以从该结构中有效地消除。通过图5中产生的层118b描述了该区域116c的负功率周期校正。一般来说，通过施加负功率到图1系统10的阴极上，电镀过程被反向并且以前在晶片上淀积的电镀材料被从晶片去除或溅射。在这个负功率消除步骤期间，电镀材料从晶片20上去除，从层118a的较厚区域(较高的电流密度区域)去除的速率高于从通过在区域116a和/或116b上电镀形成的较薄区域(较低的电流密度区域)。总的结果是在晶粒层116上形成一个递增层118b，前述层118b与图5所示的更加相似。因此，与来自图4的高功率正功率周期和/或低功率正功率周期一起使用的负功率周期通过利用反向电镀特性，可以极大地减少用于产生互连开口中空隙的电位，前述反向电镀特性用于补偿出现的较厚区域116c。换句话说，已经示出在铜淀积期间的特定间隔上提供的负功率以改变电镀均匀性的特性，并且如果以适当的顺序(参见用于各种适当顺序的图8-13)执行，则可以潜在地减少互连开口中的空隙。
图6描述了与低功率AC和/或DC正周期，和/或用临时的校正负AC和/或DC周期相交替的高功率AC和/或DC正周期将用最佳方式最终电镀和填充图3的互连结构，所以这种最佳填充通过图6的铜层118c来描述。各种正的高功率周期、正的低功率周期和负的功率周期的具体设计，以及在铜淀积期间被发现以优化互连质量的各种极性将在图8-13中用更加详细的方式描述。一般地说，这里所教导的用于向系统10提供功率的方法将电镀来自带有改进产量和质量的晶粒层的互连，前述晶粒层具有各个区域116a、116b和116c中的一个和多个。因此，通过一段时间控制以及交替电位、功率和电流幅度以及图1中系统10的阴极的极性(即正或负)，可以形成图7的整个电镀层，该电镀层具有改进的对电迁移的电阻、提高的均匀性、减少或消除的夹断、改进的晶片生产率以及不出现空隙等优点。
图7描述了在电镀处理期间的某些点上，铜118c完全地填充了互连开口。在不存在空隙危险的点之后，可以开始快速的高功率DC电镀周期，从而改进生产率。因此，利用高功率正DC电镀处理或者其他的高生产率波形，图7中淀积在现有的铜材料118c上的铜材料118d以很快的速率被淀积。结果是铜膜完全地填充互连开口，并且被优化和改进以用于集成电路(IC)产业内的高容量和高产量应用。此外，和这里的一个或多个处理周期一样，可以使用自底向上的填充处理，该处理以更高的速率在通路内淀积，并且以低的或不存在的速率在顶部介质表面115上淀积。这里所教导的这种自底向上的填充周期也可以有助于改进的铜互连的生产。
图3-7描述了通过在电镀期间控制施加到图1中室10阴极和/或阳极的功率的类型、幅度和极性，可以在半导体晶片上形成带有改进的电迁移(EM)电阻，足够的晶片生产率、以及明显减少的空隙和夹断的铜互连。
图8-13描述了可以通过控制系统34施加到图1的阴极，以便得到前面对于图3-7所讨论的各种改进结果中的一种或多种的具体功率顺序。
具体地说，图8描述了可以电控制图1的阴极(即晶片)以产生前面对于图3-7所讨论的改进铜互连的信息的一种可能顺序。图8是XY曲线，其中垂直轴Y指示以安培为单位的电流(I)，水平轴X指示以秒为单位的时间。当图8在垂直轴上指示电流时，指出电流、电流密度、电压或功率中的任何一种都可以用图8-13中的Y轴来表示，而不会背离本发明的精神和范围是非常重要的。换句话说，当在此使用时，电流、电流密度、电压或功率在数量和术语上一般可以互换。
图8描述了最佳利用化学汽相淀积(CVD)晶粒层116的阴极功率顺序，前述晶粒层116并不具有如图3所示的晶粒耗尽区116a。实验已经表明，与利用物理汽相淀积(PVD)或溅射处理形成的晶粒层相比，CVD淀积晶粒层不太可能会产生晶粒耗尽区116a。由于不可能存在这些耗尽区116a，如图8的左边所示，可以使用一个低电压正DC初始化步骤/周期201。低电压初始化阶段201对于CVD晶粒是有好处的，因为它将更多数量的杂质掺入电镀的铜膜中，从而改进电迁移(EM)的电阻。
一般来说，对于一般的电镀处理，初始化步骤201利用大约为0.5安培与3安培之间的正DC电流。图8具体地描述了在步骤201时间周期期间电流设置为1安培。一般地说，这个初始化步骤201在持续时间中可以持续从几秒钟到大约1分钟的任何时间。
在结束初始化步骤201后，启动正脉冲功率步骤212，在前述步骤201中，某些铜材料淀积在晶片20上。图8描述了在周期212中，通过图1的控制器34将正接通电流202与断开电流204的交替周期提供给晶片20。周期212可以包括一个或多个断开脉冲，并且在持续时间中一般将持续从大约1微秒(ms)到1秒的任何时间。在一个优选实施例中，在时间周期212中正脉冲的接通时间周期202在持续时间上大约为7.5微秒，而周期212中断开时间周期204在持续时间上大约为0.5微秒。指出在图8中其他持续时间或者其他占空因数可以用于图8中的接通脉冲202和断开脉冲204是非常重要的。图8描述了在周期212的接通周期202期间提供的电流或功率电平大约为6安培。一般地说，在周期212的接通周期202期间的功率电平应该高于周期201期间的功率电平。这种较高的功率使得图1溶液19内的添加剂在电镀期间充分地起作用。然而，在接通周期202期间的功率电平不应太大，以至于由添加剂所提供的有利作用被禁止。由于这个原因，图8的功率电平在周期212中可以根据溶液19的构成以及所用电镀系统的种类而变化。
在初始化步骤201以及正脉冲功率步骤212之后，晶片20将出现类似于图4所示的情况，如图8所示。因此，到现在为止淀积的铜或铜合金一般将以高的总淀积率淀积，但前述淀积率非常象已经淀积的速率，以便组合的晶粒层和上覆的电镀层不共形地淀积在互连开口之内。与以前讨论的一样，这种不共形的正功率淀积的连续使得铜互连更易于避免与夹断相关的问题。此外，如果它们(对于PVD晶粒层是非常可能的)存在，较低功率初始化步骤201将具有在耗尽区116a上电镀的困难。如果区域116a存在，可以一开始就交替使用周期212以在区域116a上电镀，而不是利用周期201。然而，因为利用较低功率处理一般可以改进杂质的掺入，当切实可行时，利用初始化步骤201可以相应地改进对电迁移(EM)的电阻。
为了使与暴露在周期201和/或212的很长期限相一致的空隙最小，正脉冲时间周期212最终被终止，并且负的脉冲时间周期214被启动(参见图8的中间)。负脉冲时间周期214的总持续时间一般是从大约0.2微秒到1秒的任何时间。在图8中，负脉冲时间周期214从晶片表面除镀或去除铜。铜被从铜层的高电流密度(较厚)区域以高的速率去除。这种铜的去除使组合的晶粒层以及电镀的铜膜的侧壁外形变平，减少图4所示的“夹断”危险，并且产生以前根据图5所描述和讨论的更均匀的电镀铜膜外形。
为了使铜的全部正厚度经过一个时间周期形成在晶片20上，在周期212期间淀积的铜的数量一般应大于在周期214期间去除的铜材料的数量。因此，周期212应为比周期214更大的持续时间和/或周期212应该向晶片提供比周期214中提供功率的绝对值更大的平均绝对值功率。对于周期214，周期214的总的接通时间206大约为0.5微秒，而断开时间周期208为大约0.5微秒。然而，只要淀积的铜的总数量超过经过一段时间去除的铜的数量，脉冲的任何占空因数或持续时间都可以用于周期214中。
此外，图8描述了只要淀积的铜超过在这个周期期间去除的铜的数量，负脉冲的幅度在接通时间周期206期间大约为4安培，并且可以与电源提供的一样大。一般地说，可以使用负脉冲电流的任何幅度，只要能够去除铜并且产生如图5所示的外形。因此，其他的占空因数、其他的切换频率、同步或不同步的接通/断开脉冲、其他的变化持续时间及功率电平的脉冲可以在图8-13中所教导的脉冲时间周期期间使用。
在结束脉冲时间周期214之后，出现的类似于图5所示的互连开口位于图1的系统内。在至少一个正脉冲时间周期212以及一个负脉冲时间周期214之后，图1的控制系统34可能在周期212和214之间连续交替任何数目的给定次数，并且用任何数目的同步或不同步次序交替。因此，任何组合、次序和/或正和负脉冲周期212和214的数目可以用于填充这里所教导的互连开口。一般来说，如前面所讨论的，执行足够的正和负脉冲周期212和214，以保证用没有空隙的方式充分地形成图6的结构，达到某些目标厚度。
在利用图8的周期201、212和214的任何组合充分地填充图6的互连开口之后，出于对生产率的考虑，需要通过所示的图8右边的时间周期210在高DC电位上向晶片20提供功率。通过在时间周期210期间利用高功率DC电位，铜层(例如图7的区域118d)的最上面部分可以以高的速率淀积，而没有产生空隙的危险，从而改进了生产率。
在结束图8的周期210之后，晶片20可以从图1的系统中移走，移到化学机械抛光(CMP)操作，以完成双镶嵌互连结构的构成，该互连结构具有减少的或消除的空隙、改进的可靠性和/或提高的性能。图8的处理以及这里所教导的其他处理当前可以在集成电路(IC)的衬底上面的多个不同且堆起的金属层上被顺序地执行(例如，IC上的铜互连的七层或更多层可以利用现有的技术)。
在图8的处理中，已经发现初始周期201始终不够在晶粒耗尽区116a上电镀，前述初始周期201为一低功率、DC、长持续时间的周期，前述晶粒耗尽区在利用PVD处理以形成晶粒层116时可能会出现。如果晶粒层116的区域116a没有被适当地电镀，不需要的侧壁空隙可能形成在图3-7的互连结构的通路部分中。因此，由于在PVD淀积晶粒层中可能产生区域116a，在与PVD晶粒层116一起使用时，图9的功率顺序通常比图8的更加合适。然而，图8或图9的处理可以与用任何方式形成的任何晶粒层116一起使用。
图9描述了初始化步骤252的使用，即在利用增加的DC电流周期254和256之前利用高功率、正脉冲周期来淀积铜层。业已发现高功率、正脉冲周期的初始周期252可以被有效地使用以在图3的晶粒耗尽区116a上电镀。这个周期252作为核心步骤用于将铜增加在耗尽区116a和116b的上面，如图3所示。在几微秒到几秒的时间周期以后，如上面图8所述，任选的负脉冲周期214可以被间歇地使用，以减少正脉冲周期252内的空隙构成的似然性。在正脉冲处理通过步骤252(包括任何与此混合的任选的负脉冲)发生以后，低功率正DC电流施加到晶片20上一个时间周期254长，该时间周期254作为镀膜增加步骤，并且与图8中初始化步骤201的作用类似。
也已发现诸如图9的周期254的低功率电镀时间周期将增加的大量杂质(例如硫、碳和氮)掺入铜膜中，从而改进对电迁移(EM)的电阻，虽然已经示出低功率正DC处理足以用于在经历耗尽区116a上进行电镀并且在某些情况下产生空隙，但是利用低功率正DC处理的时间周期254中的一个或多个周期在图5结构的顶部进行电镀(它是通过一个或多个正脉冲功率控制顺序来形成)是有利的，因为它总地改进了电迁移的电阻，在周期254期间不会有害地产生空隙和耗尽区，因为空隙和铜耗尽区的这种危险通过脉冲时间顺序252在前面已经被克服。
然而，尽管时间周期254期间的电镀可以改进电迁移(EM)的电阻，但时间周期254期间的电镀以非常慢的速度将铜电镀到晶片20的表面。所以，为了改进生产率，图9的处理最终改进为高功率正DC处理步骤，如图9的时间周期256所示，从而当仍然利用由时间周期254所产生的电迁移优点时，可以补偿晶片的生产率。此外，如果在电镀之后需要更大的杂质浓度，则这些杂质可以在淀积和热退火之后被离子植入铜膜中。因此，该处理示于图9中，从而图1的控制系统35控制图1的阴极和/或阳极，在半导体晶片上产生类似于图7所示的改进的双镶嵌铜互连结构。而且，指出可以调整具体的电流、电压、时间周期以及占空因数接通/断开脉冲宽度和均匀性等以适应变化的电镀液构成以及设备，和/或产生变化的处理结果是很重要的。
图10描述了可以用来代替以前在图8-9中描述的脉冲时间顺序252、212、214等的任何一种的脉冲时间顺序268。此外，时间顺序268可以与用于电镀的DC和/或AC、正的和/或负的功率时间顺序的任何其他类型一起使用。图10描述了顺序268包括变化的持续时间和/或变化的电流幅度的接通脉冲。如前面所讨论的，高功率和低功率脉冲在它们充分地电镀材料，或者影响成核作用及随后在图3的区域116a、116b上生长的侧向膜的能力上不同，并且它们对生产率、电迁移(EM)电阻、空隙的减少、晶粒的结构以及类似方面具有不同的影响。因此，业已发现较短的高功率接通脉冲262以及由断开周期264所分开的较长的低功率接通脉冲266的组合在某些应用中是有利的。图10中所述的功率顺序可以与负脉冲顺序、DC顺序、AC顺序、脉冲DC顺序或者任何其他可能的顺序组合在一起，以便用改进的方式在双镶嵌互连开口内电镀铜。再者，和用这里所教导的其他数字一样，具体的占空因数、电流范围、定时的持续时间以及类似的因数可以根据机器到机器或者根据处理到处理而变化，而不背离本发明的精神和范围。
图11描述了可以与图1的系统10一起使用的又一个功率顺序。图11描述了可以利用高功率正脉冲时间周期302，在开始时以高的淀积率在晶粒耗尽区116a上电镀。经过一个或多个周期302之后，当将改进的大量杂质(诸如碳、氮和/或硫)掺入铜材料中以改进电迁移(EM)的电阻时，任意间置在类似于图11所示周期304的负脉冲周期之间的较低功率正脉冲周期306被用于继续以较慢的速率电镀。
如图11所示，高功率正脉冲周期302以及低功率正脉冲周期306可以由相同的或不同的低功率脉冲顺序304或308来分隔，如图11所示。一般来说，跟随正功率顺序306的负功率顺序308与跟随较高功率正周期302的周期304相比，它的持续时间较短和/或总的综合功率较小。这是因为周期306在晶片20的表面上淀积的材料比周期302淀积的少，因此很显然在随后的负功率周期中需要去除较少的材料以得到减少的空隙和/或改进的均匀性。而且，周期302可以具有掺杂在负脉冲中的一个或多个正向脉冲，并且周期304也可以由一个或多个反向脉冲构成。此外，图11以及图8都示出了高功率DC操作可以在接近电镀操作末端时开始，以便改进系统10的晶片生产率。所以，图11的高功率DC周期310在电镀操作的末端使用(参见图7)。
图12描述了可以用作前面在图8-11中描述的任何一种周期的另一个功率周期352。在电镀操作发生以后，提供图12中的断开周期356，以及实际上所有示于图8-11的断开周期来恢复图1的溶液19。换句话说，各种时间周期的接通脉冲将导致铜淀积在晶片上，前述铜位于非常靠近(边界层)溶液19中的晶片20的地方。这在接近电镀表面的溶液19内产生了没有电镀材料和添加剂的区域。为了使接近电镀表面的没有电镀材料和添加剂的区域(即电解液19中浓度的梯度)用铜、添加剂以及其他的杂质刷新，断开周期用于将溶液内材料从高浓度(容积)区域扩散到低浓度(晶片表面或边界层)区域，当如将在随后讨论的在高宽高比开口内电镀时，这尤其重要。
图12描述了功率顺序352的占空因数可以是等于或小于断开周期356的接通周期354。这种占空因数可能在非常小的通路(例如小于0.2微米)或者在非常大的宽高比的通路中(象带有8微米的沟渠深度和0.5微米的沟渠宽度的沟渠电容器)需要。根据通路的大小和/或开口的宽高比，对于杂质、添加剂或铜从溶液扩散到由于电镀处理这些材料已经被耗尽的区域可能要花费更长的时间。在这些情况下，提供较长的相对断开时间356以使非常小的几何结构或大宽高比的开口从这些种类的耗尽中充分恢复，而不会明显地影响铜膜的质量。业已预料到图12的处理可以用于一种或多种应用中，其中诸如X射线石印术、相位移、SCALPAL或电子束石印术的先进的石印术与形成的铜互连或铜电极一起使用。业已相信，0.1微米的通路或0.1微米以下的通路和/或具有深宽比为6∶1或更大的任何宽高比的开口尤其需要这种“长断开时间”周期性循环。
图13描述了两个可能的电镀系统(系统A和系统B)的操作。系统A或系统B(或者根据图13的原理形成的另一个系统)可以用于利用现场终点探测或现场处理控制将铜或任何其他金属电镀在任何衬底上。这种终点探测的方法及系统可以与示于图8-12中的任何波形一起使用，并且可以利用图1的系统10来执行。
具体地说，图13的上面部分描述了系统A。系统A类似于示于图1中的系统10，从而功率通过相同的弓形夹18供给晶片20，该弓形夹用于终点探测、数据获取以及现场控制。换句话说，来自图8-12的周期201、212、214、210、252、254、256、268等或者这些顺序的某些部分可以施加到晶片20，然后被间歇地中断，从而在相同的弓形夹18上开始终点探测操作。所以，系统A被称作时分复用终点探测系统，从而某些弓形夹18被用于电镀期间的提供功率和/或在现场中进行终点探测/处理。
作为这种时分复用系统操作的一个实例，描述了图13的系统A执行正脉冲功率顺序502，紧随该顺序502的是负脉冲功率顺序504。这些功率顺序通过图1和2所示的一个或多个弓形夹来执行。在执行这些周期502和504中的一个或多个以后，电源28通过图1的转换开关32与弓形夹18断开。此时，终点传感器30由转换开关32连接到弓形夹18。由转换开关32在CPU 26控制下建立的这种连接使得在图13中产生终点探测操作506。
在时间周期506，通过一个或多个弓形夹提供和/或探测电压和/或电流，以确定晶片20上铜电镀的电阻是否指示足够厚度的铜已经形成在晶片20上。此外，在周期506中通过多个探针/接触点的多方向性、二维探测可以通过晶片20的表面产生。因此，时间周期506可以确定晶片上各个点之间材料的均匀性或厚度，并且这种数据可以被存储用于数据库的建立，或者可以绘出二维曲线以便在逐个晶片的基础上跟踪均匀性问题。而且，这种均匀性数据可以由CPU26来处理，以逐个弓形夹为基础在随后改变由电源28提供给晶片20的功率，从而用现场的方式在电镀操作中改进均匀性。
此外，当停止电镀操作时，周期506的终点不能用于探测，但当电镀操作应该停止一个作用过程并且用另一个作用过程开始时，前述周期506的终点可以用于探测。例如，周期506的终点探测可以用于确定何时两个时间周期502和504的重复循环应该变为其他时间周期508和510的循环，前述其他时间周期508和510具有不同的占空因数或电压/电流电平。此外，终点探测512可以用于确定何时从脉冲操作转换为DC操作，如图13所示。换句话说，图13的周期512可以用于探测何时晶片20已经达到图6所示的点，并且改变该处理到图13的周期516，快速地淀积材料以形成图7所示的结构。而且，终点探测可以用于确定何时新的添加剂被加入溶液19中或者何时应该改变系统10或溶液19的其他条件。作为一个实例，根据从窗口506和512中得到的数据，更多的光亮剂、阻聚剂或其他的添加剂可以在流量中增加、在流量中减少或者从电解也19的规定中除去。当然，在其最有用的方式中，诸如506和512的终点探测窗口可以在任何电镀处理的末尾使用，以确定何时电镀操作应该停止(例如在周期516的末尾)。
图13也描述了类似于图1所示系统的系统B，然而该系统B不同于前面讨论的系统A。在图13的系统8中，某些弓形夹18在电源28的某种转换控制下被永久地用于连接，而其他的弓形夹18在终点控制器30的控制下被永久地用于连接。当利用系统B(它被称为连续监视系统)时，脉冲操作522-534可以被开始，并且诸如图13的操作536的DC操作可以通过连接到电源28的弓形夹18以不中断的方式连续操作。波形522、524、526、528、530、532、534和536通过这些弓形夹18在时间上平行地向晶片20提供功率，图1中的其他弓形夹18可以通过图13所示的时间周期520来监视均匀性、淀积率、不纯度和/或终点参数。
因此，对于图13的系统10的终点探测可以如上所述通过图13的时间周期520来继续，或者可以在图13时分复用或中断的基础上执行，或者前两者都被执行，前述时分复用或中断诸如经过图13的终点周期506和512所描述的。指出终点探测操作可以被设置在前面在图8-12中所述的任何波形内或者图8-12所述的任何波形之间。终点探测也可以在各种脉冲周期的“断开”周期期间用低电流和低电压探测自动地进行。此外，尽管没有在图13或图1种具体指出，但这里所讨论的电镀可以在机器人的控制下在两个室的系统中进行。电镀可以发生在类似于系统10的第一个电镀室中。然而，系统10将包括紧靠着该电镀室的另一个室，从而机器人可以在电镀室与终点探测装置(一个四点式探针室，或者类似的装置)前后移动晶片，直到在第二室中探测到终点的情况。
尽管本发明参照具体实施例被描述如上，但本领域的技术人员可以作出进一步的修改和改进。因此应该理解为，本发明包括没有背离在所附权利要求中限定的本发明的精冲和范围的所有这种修改。
Claims (10)
1.一种在晶片(20)上形成铜层的方法，该方法的特征在于：
将该晶片(20)设置在电镀室(10)中，该电镀室(10)具有一个控制系统(34)，其中该控制系统(34)通过至少一个电接点(18)电连接到晶片(20)，该电接点(18)向晶片(20)提供功率；
在第一功率电平上向晶片(20)提供第一时间周期长的第一功率；并且
在跟随第一时间周期的第二时间周期期间，向晶片(20)提供正脉冲的第二功率，该第二功率具有接通时间周期和断开时间周期，并且其中：(1)在第二时间周期的接通时间周期期间施加给晶片(20)的第二功率电平大于在第一时间周期期间所使用的第一功率电平；并且(2)在第二时间周期的断开时间周期期间施加给晶片(20)的第三功率电平小于在第一时间周期期间所使用的第一功率电平。
2.一种在晶片(20)上形成铜层的方法，该方法的特征在于：
将该晶片(20)设置在电镀室(10)中，该电镀室(10)具有一个控制系统(34)，其中该控制系统(34)通过至少一个电接点(18)电连接到晶片(20)，并且其中该控制系统(34)向晶片(20)提供功率；
在第一时间周期(252)期间向晶片(20)提供正脉冲功率，其中正脉冲功率在第一功率电平上具有接通周期，在第二功率电平上具有断开周期；
在跟随第一时间周期(252)的第二时间周期(254)期间，向晶片(20)提供第一固定功率，其中第一固定功率具有小于第一功率电平(250)且大于第二功率电平的第三功率电平；
在跟随第二时间周期(254)的第三时间周期(256)期间，向晶片(20)提供第二固定功率，其中第二固定功率具有大于第一功率电平(250)的第四功率电平。
3.一种在晶片(20)上形成铜层的方法，该方法的特征在于：
将该晶片(20)设置在电镀室(10)中，该电镀室(10)具有一个控制系统(34)，其中该控制系统(34)通过至少一个电接点(18)电连接到晶片(20)，并且其中该控制系统(34)向晶片(20)提供功率；并且
向晶片(20)提供脉冲功率，其中该脉冲功率包括第一接通时间周期(262)和第二接通时间周期(266)，其中在第一接通时间周期(262)期间施加的第一功率电平与第一正电流相关，在第二接通时间周期(266)期间施加的第二功率电平与第二正电流相关，并且其中第一正电流大于第二正电流。
4.一种在晶片(20)上形成铜层的方法，该方法的特征在于：
将该晶片(20)设置在电镀室(10)中，该电镀室(10)具有一个控制系统(34)，其中该控制系统(34)通过至少一个电接点(18)电连接到晶片(20)，并且其中该控制系统(34)向晶片(20)提供功率；
在第一时间周期(302)期间向晶片(20)提供正脉冲第一功率，其中该正脉冲第一功率在第一功率电平上还包括接通时间周期，在第二功率电平上还包括断开时间周期；
在跟随第一时间周期的第二时间周期(304)期间向晶片(20)提供负脉冲第二功率，其中该负脉冲第二功率在第三功率电平上还包括接通时间周期，在第四功率电平上还包括断开时间周期；以及
在跟随第二时间周期(304)的第三时间周期(306)期间向晶片(20)提供正脉冲第三功率，其中该正脉冲第三功率在第五功率电平上还包括接通时间周期，在第六功率电平上还包括断开时间周期，其中第五功率电平小于第一功率电平。
5.一种在晶片(20)上形成铜层的方法，该方法的特征在于：
将晶片(20)设置在电镀室(10)中，该电镀室具有一个控制系统(34)，其中该控制系统(34)通过至少一个电接点(18)电连接到晶片(20)，并且其中该控制系统(34)向晶片(20)提供功率；并且
向晶片(20)提供正脉冲功率，其中正脉冲功率包括接通时间周期(354)和断开时间周期(356)，并且其中该接通时间周期(354)小于该断开时间周期(356)。
6.一种在晶片(20)上形成铜层的方法，该方法的特征在于：
将晶片(20)设置在电镀室(10)中，其中：
该晶片(20)具有一个双镶嵌互连开口，该双镶嵌互连开口带有一个顶部介质表面(115)，一个设置在该顶部介质表面(115)下的平面表面上的底部沟渠表面(117)，以及一个设置在该底部沟渠表面(117)下的平面表面上的底部通路表面，并且
该电镀室(10)具有一个通过至少一个电接点(18)电连接到晶片(20)的控制系统(34)，并且其中该控制系统(34)向晶片(20)提供功率；
向晶片(20)提供第一时间周期长的正脉冲功率；
向晶片(20)提供跟随第一时间周期的第二时间周期长的负脉冲功率；
向晶片(20)提供跟随第二时间周期的第三时间周期长的正脉冲功率。
7.一种在晶片(20)上形成铜层的方法，该方法的特征在于：
将晶片(20)设置在电镀室(10)中，其中该电镀室具有一个通过至少一个电接点(18)电连接到晶片(20)的控制系统(34)，并且其中该控制系统(34)向晶片(20)提供功率；
向晶片(20)提供功率，以便将铜电镀在晶片(20)上；并且
在电镀期间监视晶片(20)的电特性，以确定何时改变电镀室(10)中的状态。
8.一种在晶片(20)上形成铜层的方法，该方法的特征在于：
将晶片(20)设置在电镀室(10)中，该电镀室具有一个控制系统(34)，其中该控制系统(34)电连接到晶片(20)以及一个阳极，并且其中该控制系统(34)向该晶片(20)以及该阳极提供功率；
向晶片(20)提供正功率，以便将铜电镀在晶片(20)上；并且
向该阳极提供脉冲功率，以进一步控制晶片(20)上铜的电镀。
9.一种在晶片(20)上形成铜层的方法，该方法的特征在于：
在电镀室(10)中利用一个或多个低功率正脉冲或交流(AC)周期，以用铜填充通路开口，该通路开口具有小于1.0微米的半径，并且用无空隙的方式填充；并且
在电镀室(10)中利用高功率的直流(DC)周期在晶片(20)上完成铜层，从而改进通过电镀室(10)的晶片(20)的生产率。
10.根据权利要求1、2、3、4、5、6、7、8或9的方法，其中在晶片(20)上形成铜层期间，在某一时候执行现场终点探测步骤。
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Legal Events
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| CX01 | Expiry of patent term |
Granted publication date: 20050413 |