JP5296043B2 - 半導体ウェハ上に銅層を形成する方法 - Google Patents

半導体ウェハ上に銅層を形成する方法 Download PDF

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Description

本発明は、一般に半導体製造に関し、詳しくは、半導体基板上に銅を電気めっきすることにより填込銅相互接続部を形成する方法に関する。
現在、半導体装置は、より高い性能を得るためにより高い電流密度を必要とする。また、装置の寸法は、このようにより高い電流密度を伝える場合にますます問題とされるような幾何学形状にまで小さくなりつつある。当技術においては、より高い電流密度と幾何学形状の縮小とに対応しつつ、同時に、エレクトロマイグレーション（electromigration）に対する充分なレベルの耐性、金属空隙化の軽減、ウェハ製造処理量の改善を維持しながら、なおかつ他の一般的な信頼性の問題を回避しなければならない。アルミニウムは、成熟した集積回路（IC）相互接続材料であるが、銅はIC相互接続部に用いるには比較的新しい材料である。
基板上に銅（Cu）を付着する方法で最も有望な方法の一つに、電気めっきなどのめっき法の利用があげられる。電気めっきした銅は、集積回路（IC）用途に利用されるとアルミニウムに比べていくつかの利点を持つ。大きな利点は、銅がアルミニウム系の材料よりも抵抗が低いことで、そのために、より高周波の動作が可能になる。さらに、銅はエレクトロマイグレーション（EM）に関わる従来の問題に対する耐性がアルミニウムよりも高い。銅を利用する際のエレクトロマイグレーションに対する耐性が増大することで、半導体装置の信頼性に対する全体的な改善がなされる。これは、時間の経過と共により高い電流密度を持ち、さらに／あるいはEMに対する耐性が低い回路は、その金属製相互接続部に空隙または開路を形成する傾向があるためである。このような空隙または開路によって、装置が現場で、あるいはバーンイン中に壊滅的な故障を起こすことがある。
特開平１１−０９７３９３号公報
しかし、ICの製造プロセスに銅を統合することによっても、新たな問題が起こり、これは信頼性あるいは大量生産に関しては、いかなる手段によっても完全に最適化できない。たとえば、印加電流または電位がきわめて高い電気めっき漕を用いてアスペクト比の高い開口部内にあまりに急激に銅を付着すると、実質的には直流（DC）モードにおいてのみ、銅相互接続部に空隙領域またはキーホールが形成されるという問題が起こる。このようなめっき条件においては、付着された銅は実際には、開口部の上部で剥がれて、増分的に付着される銅膜内に銅で囲まれた空気の領域すなわち空隙が形成される。また、銅の高電流密度でのDCモードのめっきにより、付着速度が高くなり、めっきされたCu薄膜内への不純物の電気めっきが良好に取り込まれないために、エレクトロマイグレーション（EM）に対する耐性が劣化した銅膜となる。
さらに、銅を効率よく電気めっきするには、下層の薄膜の品質が大いに関係する。下層の銅シード膜が均一に付着しなかったり、不充分な量のシード材料を有する領域を含んでいると、銅はこれらの領域に均一に付着しなかったりして、ICの歩留まりおよびICの信頼性の少なくとも一つを低下させることがある。通常、下層のシード層品質に対する銅めっきの感度は、処理量の小さい低DCめっき法を用いると大きくなる。従って、高DC法が用いられようと低DC法が用いられようと、最終的な構造には一つ以上の重大な銅のめっきの問題が避けられないように思われる。
そのため、充分な製造処理量を維持しつつ、同時に空隙の形成を軽減するか、あるいはなくすることができ、エレクトロマイグレーション（EM）に対する耐性を改善することができ、均一性を改善することができるなどの利点を有する銅相互接続部の電気めっき方法が半導体産業において必要とされる。
電気めっきの信頼性、性能および歩留まりの問題に加えて、銅を付着するための従来の方法は、一定時間の付着を用いて基板上に銅を電気めっきすることを一般的に必要とする。通常、試験ウェハが一定の条件下で電気めっきチャンバ内で処理され、このプロセスが仕様または制御制約内で動作するか否かが判断される。システムがその制限内で動作する場合は、一定の時間の間に、後続の製品ウェハの一定時間付着処理を開始することができる。この試験ウェハプロセス制御方法は、後続の製品ウェハが、付着条件が時間が経過しても変わらないままでいるという希望的前提のもとに、仕様または制御制限内にあることを想定する。
試験ウェハを処理し、試験ウェハが良好な結果を得る静的条件を決定し、継続してうまく行くという希望のもとでこれらの条件によりウェハを静的に処理するという方法全体が、時間の浪費であり、信頼性も乏しく、また高価でもある。従って、リアルタイムに電気めっきをその場で終了させる（エンドポイント動作する）ことができる、あるいは監視して、めっき動作をめっき中はコンピュータにより動的に制御することができる銅電気めっきシステムを提供することが有益である。これにより、試験ウェハの利用とウェハの廃棄が削減され、処理量がさらに最適化され、薄膜性能が改善される。
本発明の目的は、めっき動作を動的に制御することの可能な電気めっき方法を提供することにある。
上記問題点を解決するために、本発明は、ウェハ上に銅層を形成する方法であって、ウェハを電気めっきチャンバ内に配置する段階であって、電気めっきチャンバが、前記ウェハの周縁に沿って配置された複数対の電気コンタクトを通じてウェハに電気的に接続される制御システムを有し、制御システムがウェハに電力を提供する、段階と、ウェハに給電して、ウェハ上に銅を電気めっきする段階と、電気めっき中に複数対の電気コンタクト間のウェハ全体の電気特性を複数の方向から監視して、電気めっきチャンバ内の条件を変更すべきときを判断する段階とを備えることを要旨とする。
一般に、本発明は銅電気めっきチャンバの陰極および陽極の少なくとも一つを制御して、銅電気めっき動作を介して半導体ウェハ上に形成される銅（CuまたはCu合金）相互接続部の品質を高めるための方法および装置である。パルス化された正および負の少なくとも一つの電流波形の様々なシーケンスが、銅電気めっきチャンバの陰極および陽極の少なくとも一つに供給される種々の随意の直流（DC）バイアス期間を包含することと共に、銅の均一性、銅のエレクトロマイグレーション（EM）に対する耐性、めっき処理量、銅空隙、銅の粒子構造やその他同様の特性の一つ以上に悪影響を与えうることがわかっている。
銅材料を半導体ウェハ上に電気めっきするために用いられる電気めっきチャンバとそれに関連するコンピュータ制御システムを、断面図および電気ブロック図に混合して示す。 図１の陰極アセンブリ（すなわちウェハ、ターンテーブルおよびクランプ）の上面図である。 図１および図２のシステムを用いて二重填込構造内に銅を増分的に電気めっきする方法を、断面図に示す。 図１および図２のシステムを用いて二重填込構造内に銅を増分的に電気めっきする方法を、断面図に示す。 図１および図２のシステムを用いて二重填込構造内に銅を増分的に電気めっきする方法を、断面図に示す。 図１および図２のシステムを用いて二重填込構造内に銅を増分的に電気めっきする方法を、断面図に示す。 図１および図２のシステムを用いて二重填込構造内に銅を増分的に電気めっきする方法を、断面図に示す。 銅の電気めっきの間に、図１の電気めっきチャンバの陰極アセンブリが制御されて、従来技術によるものよりも銅相互接続部の品質を改善する異なる方法をXY時間線内に示す。 銅の電気めっきの間に、図１の電気めっきチャンバの陰極アセンブリが制御されて、従来技術によるものよりも銅相互接続部の品質を改善する異なる方法をXY時間線内に示す。 銅の電気めっきの間に、図１の電気めっきチャンバの陰極アセンブリが制御されて、従来技術によるものよりも銅相互接続部の品質を改善する異なる方法をXY時間線内に示す。 銅の電気めっきの間に、図１の電気めっきチャンバの陰極アセンブリが制御されて、従来技術によるものよりも銅相互接続部の品質を改善する異なる方法をXY時間線内に示す。 銅の電気めっきの間に、図１の電気めっきチャンバの陰極アセンブリが制御されて、従来技術によるものよりも銅相互接続部の品質を改善する異なる方法をXY時間線内に示す。 銅の電気めっきの間に、図１の電気めっきチャンバの陰極アセンブリが制御されて、従来技術によるものよりも銅相互接続部の品質を改善する異なる方法をXY時間線内に示す。
本明細書に教示される改善された銅電気めっき法は、本明細書の図１ないし図１３を特定的に参照することにより、より良く理解頂けよう。
図１は、電気めっきシステムまたはチャンバ１０の断面図である。チャンバ１０は、チャンバ１０の動作を電気的、化学的および機械的に制御するために用いられるコンピュータ制御システム３４のブロック図に結合される。システム１０は、チャンバ・アセンブリまたはハウジング１１を具備する。ハウジング１１は、時間の経過と共にチャンバ１０から過剰な電気めっき流体を排出するための一つ以上の流出口２２を有する。システム１０は、流入するめっき流体１９を受け入れるための流入口２４を有する内カップ１２をさらに具備する。この流体１９には、増白剤、担体、レベラや同様のめっき添加剤のうち１種以上が含まれる。カップ１２には、中央拡散器１３が含まれることがある。拡散器１３は、一般に、陽極１４と、チャンバ１０のウェハ２０または陰極アセンブリとの間に多少の絶縁を行うために用いられる。図１の陰極は、ウェハ２０、クランプ１８やターンテーブル１６のうち一つ以上を集合的に示す。また、拡散器１３は、ウェハ２０に対する流体の乱れを軽減し、溶液中の不純物／濃度の均一性または分布を改善するために用いられる。
陽極１４は、カップ１２の底部と拡散器１３との間にあり、図１には明示されない電源から電力を供給される。図１の陰極と陽極の両方の制御は、同一のコンピュータ３４により行っても、異なるコンピュータにより行ってもよいことに注目されたい。陽極１４は、一般に、めっき動作中に静止DCバイアスにより制御されるが、本明細書に教示される陽極１４は、パルス化された直流（DC）により制御することも、あるいは、電気めっき期間中に時間の経過と共に、DCおよびパルス化電流（Ｉ）の少なくとも一つまたは電圧（Ｖ）との間で切り替えて、電気めっき速度（すなわち処理量）を変更したり、銅薄膜の粒子寸法に影響を与えたり、あるいは電気めっき銅薄膜のその他の特性またはプロセスを改変することもできる。本明細書においては、DC、電力、電圧および電流を交換可能に用いることができるが、それはこれらの要因すべてが電力に多少の関連を持つためである。
従って、本明細書においては陰極の電気制御が教示される（図８ないし図１３）が、これらの方法を一定の環境において図１の陽極に一般的に適応することができるということに注目することが重要である。システム１０は、ターンテーブル１６と一つ以上のクランプ・フィンガまたはリング１８を有するヘッド１５をさらに具備する。アセンブリ全体（ウェハ２０、クランプ１８およびテーブル１６の内一つ以上を含む）が、システム１０の陰極として電力を供給される。陰極アセンブリの構成部品は、通常、このようなバイアスが可能な白金または白金チタンで作られる。ターンテーブル１６は、通常は、機械、コンピュータやモータで制御されており、めっき中のウェハの回転を可能にするが、この回転は特定のめっき動作中には必ずしも必要ではない。
陰極（たとえば、ウェハ２０、クランプ１８およびターンテーブル１６のうち一つ以上）は、図１の制御システム３４を用いて電力を供給されたり、さらに／あるいは電気的に監視される。制御システム３４は、任意の種類のコンピュータ制御装置であるが、一般的には、ある種の中央処理装置（ＣＰＵ）２６である。ＣＰＵ２６は、スイッチまたは論理３２を制御し、これにより、一つ以上の電源２８から陰極にどのようにして、いつ電流や電圧（すなわち電力）が提供されるかを制御する。電源２８（一つ以上の電源の場合もある）は、直流（DC）レベルの電力または広範囲の電流や電圧レベルのパルス化DC波形を提供することができる。さらに、電源２８は、鋸歯電力波形、正弦波形、対数波形、指数波形などの交流（AC）波形や、その他の種類の電力／時間制御を図１の陰極に与えるよう設計することができる。また、電源２８は、オンタイムまたはオフタイムの異なる電力強度やデューティ・サイクルを有する方形波波形を提供することもできる。さらに、電源２８は、負または正の極性あるいはそれらの組み合わせのいずれにおいても、これらの波形または電流／電圧／電力レベルのうち任意のものを提供することができる。この電力は、電源２８を介して図１のクランプ１８に送られる。
電力を供給するために用いられるのと同じクランプ１８は、電気めっきの監視を実行するためにエンドポイント検出センサに随時結合されるのと同じクランプである。別の形態においては、制御のために回路３０によってのみ結合され、電源２８により制御のためにではなく結合される、電源専用のエンドポイント・クランプまたはプローブ１８を用いて、ウェハ２０の電気特性を定期的または継続的に監視して、その場での電気めっき制御を行うことができる。一方で、電源２８に結合される他のクランプ１８がウェハ２０の電気めっきバイアスを実行する。
クランプ１８または他のコンタクト機構を通じて、装置３０がいかに機能するかの例として、センサ３０またはそれに制御される電源がウェハ２０に一定の電圧を印加し、それに由来する電流を測定する。それから得られるＩ−Ｖデータを用いて、増分的に付着するCu薄膜の抵抗値Ｒを決定することができ、それによってＲの推定値がＲ＝σｌ／Ａを介してCu薄膜の厚みに相関される。Ｉ，Ｖを用いてＲを決定することができるが、Cuの導電率（σ）または抵抗率の逆数が既知であり、さらに任意の二つのエンドポイント測定クランプ１８の間の有効長（ｌ）はチャンバの設計により一定であるので、Ａだけが唯一の変数となる。Ａは、電流が流れる断面積であり、付着するCu薄膜の厚み（ｔ）の直接的な関数である。従って、Ａが増大すると、この増大は厚みが対応して増大することによるものであり、それによって、ＲをＡにマッピングしてエンドポイント検出に対応することができる。
別の形態においては、回路３０がウェハ２０に一定の電流（Ｉ）を印加してそれに由来する電圧（Ｖ）を測定することもできる。このＩ−ＶまたはＶ−Ｉプロセスを同じクランプ１８内に電源２８と共に時間多重したり、あるいは別々の専用エンドポイント・クランプ１８に付属させることもできる。時間の経過によるウェハ２０の電気特性を測定することにより、ユニット３０は、電気めっきのプロセスをいつ終了させるかを正確に決定することができる。これは、時間の経過と共にウェハ上に付着される導電性銅薄膜の厚みを測定されるウェハ抵抗値またはその他の被測定電気特性に容易に相関することができるためである。また、ウェハ２０をウェハ表面全体で、あるいはいくつかの異なる対の個別に配置されるクランプ１８の間で、複数の方向から監視することができる。これにより、ウェハ全体の抵抗値の二次元マップ（すなわち電気めっき厚の2-Dマップ）をコンピュータにより得ることができ、CuまたはCu合金の電気めっき中にリアルタイムの均一性データを生成することができる。このような均一性情報はＣＰＵ２６が用いて、付着中の電力２０を最適化し均一性を改善することができる。あるいは、均一性データを用いて、保守または修理のために機械を随時停止させることができる。
従って、システム１０の動作中に、めっき液１９が流入口２４を通じてカップ１２内に入り、流出口２２から出る。陽極１４が酸化され、銅が制御システム３４により与えられる信号を介して陰極上にめっきされる。めっき中は、制御システム３４が陰極および陽極の少なくとも一つの電力を制御し（すなわち時間の経過と共に電流および電圧の少なくとも一つの供給を選択的に変更することにより）、ウェハ２０上に付着される銅の品質と特性とを改善する。めっきプロセスのエンドポイント検出およびさらなる制御を、エンドポイント・センサおよび回路構成３０を用いてその場で実行することもできる。
要するに、陽極１４、クランプ・フィンガ１８および基板ウェハ２０（すなわち陰極）は、一つ以上の制御システム３４を用いてバイアスされ、基板２０に銅でめっきをする。このとき、コンピュータ・システム３４を介して要素１４，１８および２０の少なくとも一つをバイアスする方法は、ウェハ処理量、銅空隙形成の軽減または削除、Cuピンチオフの軽減、薄膜均一性の改善やエレクトロマイグレーション（EM）に対する耐性の改善のうち一つ以上に大きな影響を与える。一般に、本明細書の図８ないし図１３に後述される、一つ以上の電気めっき陰極バイアス法を用いると、薄膜特性の改善、信頼性の改善や性能の強化が達成されることがわかっている。
図２は、図１において断面図として前述された陰極アセンブリの上面図である。図２は、ウェハ２０、ターンテーブル／ヘッドプレート１６および６個のクランプ１８を示す。図２には６個のクランプが図示されるが、図２の６個のフィンガ・クランプの代わりに一つの大きなクランプ・リングを用いることも可能であることに留意されたい。また、図２のウェハ２０の周縁表面の回りに任意の数（たとえば３個、１０個、４０個、１００個など）のフィンガ・クランプを用いることもできる。図２は、図２の６個のクランプのうち、任意の二つ以上のクランプの間でエンドポイント電気データが得て、時間の経過と共にウェハ２０の種々の地点または経路に形成される銅の厚みを表す二次元めっき均一性マップを導くことができることを示す。異なる位置により多くのクランプが用いられると、均一性マップの解像度がより高くなることは明白である。図１および図２は一種の電気めっきシステムを示し、それにより、多くの異なる構造または要素を図１および図２のシステムに追加または削除することができる。一方で、図１および図２を本明細書の図３ないし図１３の教義と組み合わせて充分に活用することもできる。
一般に、図１および図２に示されるシステムを用いて、図３ないし図７に示されるのと同様に、ウェハ２０上に時間の経過と共に銅またはその他の金属材料を電気めっきすることができる。このような銅または金属めっきは、図８ないし図１３に関して本明細書に説明される一つ以上の方法を用いて、図１の陰極に（および／または図１の陽極１４にも）電力を供給することによって実行することができる。半導体ウェハ上に改善された銅の一重填込（single inlaid）や二重填込（dual inlaid）相互接続部を形成するために用いられる特定の方法は、以下の図３ないし図１３を詳細に参照することにより、さらに良く理解頂けよう。
図３ないし図７は、時間の経過と共に銅電気めっき材料により形成される二重填込集積回路（IC）構造を断面図に示す。この電気めっきは、図１および図２に図示される装置またはそれに類似の装置を用いることにより実行される。図３は、半導体構造１００（たとえば、より大型のウェハ２０上に形成される多くの構造のうちの一つ）を示す。半導体構造１００は、一つ以上の基層１０２を備える。基層１０２は、通常、好ましくは半導体ウェハである基板を具備する。図３の層１０２の底または基部として設けられる基板材料は、シリコン、ゲルマニウム・シリコン、ガリウム・ヒ素、ゲルマニウム、その他のIII-V族化合物、シリコン・カーバイド、絶縁体上シリコン（SOI：silicon on insulator）材料または同様の基板材料のうちの一つまたはそれ以上である。
この基板材料上に図３の領域１０２が形成される。領域１０２は、通常、フォトリソグラフィック・パターニングおよび選択的エッチングされて、基板材料上やその中に半導体装置を形成する導電層、半導体層および誘電体層の少なくとも一つの混合物である。たとえば、領域１０２は、窒化シリコン、二酸化シリコン、テトラエチルオルトシリケート（TEOS：tetraethylorthosilicate）ガラス、ボロホスホシリケート・ガラス（BPSG：borophosphosilicate glass）、低ｋ材料、キセロゲルなど、種々の酸化物や窒化物のうち一つ以上を含むことがある。領域１０２には、ゲルマニウム・シリコン、多結晶シリコン、非晶質シリコン、ドーピング多結晶シリコンおよび同様の材料などの半導体層が含まれることもある。これらの可能性のある層に加えて、多層領域１０２には、耐火性シリサイド、耐火金属、アルミニウム、銅、タングステン、これら材料の合金、導電性窒化物、導電性酸化物または同様の金属構造などの導電性または金属層が含まれることもある。
図３の層１０２上に、このような金属相互接続構造１０４を二つ図示する。一つの形態では、領域１０４は填込銅相互接続部であり、図３の装置１００の導電性相互接続部を形成する。他の形態では、層１０４は、一つ以上のアルミニウムやタングステン領域である。一般に、相互接続部１０４は、図３の層１０２内部または下方に形成される種々のアクティブおよびパッシブの少なくとも一つの電気構成部品を電気的に相互接続するために配置される。
層１０２、１０４上に、エッチ・ストップ層１０６がある。エッチ・ストップ層は、一般に窒化シリコン層、酸窒化物層または高シリコン窒化シリコン層である。エッチ・ストップ層１０６上には、レベル間誘電体（ILD：interlevel dielectric）部分１０８があり、これは、テトラエチルオルトシリケート（TEOS）ガラス、フッ素ドーピングTEOS（f-TEOS）、オゾンTEOS、ホスホシリケート・ガラス（PSG：phosphosilicate glass）、ボロホスホシリケート・ガラス（BPSG）、低ｋ誘電体材料、窒化物、スピンオンガラス（SOG：spin on glass）またはその複合物のうち一つ以上の材料で形成されるのが一般的である。層１０８上には第２エッチ・ストップ層１１０があり、これも反射防止皮膜（ARC：anti-reflectivecoating）として機能し、層１０６に関して上述されたのと同じ材料で作成されるのが一般的である。ある形態では、層１０６．１１０は、酸窒化シリコン、窒化シリコン、高シリコン窒化シリコンや同様の誘電性材料の複合物である。層１１０上には、別のILD層１１２があり、これは上記の層１０８と類似の層である。
図３は、層１０６〜１１２が一つ以上のリソグラフィック・パターニングおよびエッチ・プロセスによりリソグラフィック・パターニングおよびエッチングされて、填込または二重填込構造を形成する様子を示す。図３は、特に、層１０８を貫通して形成される少なくとも二つのビアと、層１１２を貫通して形成される一つ以上のトレンチ領域とを有する二重填込構造を示すが、層１１２内のトレンチ領域は図３の層１０８内の二つのビア間を接続する。図３の二重填込トレンチ構造は、底部トレンチ面１１７と、誘電体層１１２の上面である上部誘電体面１１５と、金属相互接続領域１０４の露出上面である底部ビア面１１９とを有する。
図３は、二重填込トレンチ構造内および上部誘電体面１１５上にバリア層１１４が形成される様子を示す。一般に、層１１５は、１０００オングストローム未満の厚みを有する層であり、銅が隣接する誘電領域１１２、１０８内に拡散して悪影響を与えることを防ぐことのできる任意の材料で作られる。詳しくは、銅バリア層として用いられる材料には、窒化タンタル（TaN）、窒化チタン（TiN）、チタン・タングステン（Ti/W）、それらの複合物や同様の材料などがある。場合によっては、誘電体材料１０８，１１２が選択または表面処理されて、バリア層が全然必要とされないか、あるいはそれによって層１０８，１１２の表面部分そのものがバリアとして働くこともある。
図３は、銅、金属または銅合金シード層１１６が、任意のバリア層１１４の上面に形成される様子を示す。ある形態では、層１１６はスパタリングまたは物理的蒸着（PVD：physical vapor deposition）により形成される銅層である。別の形態では、層１１６は化学蒸着（CVD：chemical vapor deposition）を用いて形成される。場合によっては、PVDプロセスとCVDプロセスを組み合わせて用いることもある。いずれの場合も、層１１６は、銅によって構成される層であるのが一般的であり、通常２５００オングストローム未満の厚みを有する。無電解めっきなど他の方法を用いて図３のシード層１１６を形成することができることに留意されたい。
図３に示されるように、一般的なPVDプロセスは二重填込相互接続構造の全露出面および隅部上で完全に均一または同形ではないシード層１１６を形成しやすい。実験により、PVDシード層１１６には、図３に図示されるようにシード空乏部１１６ａが通常は含まれることがわかっている。シード空乏部１１６ａは、シード材料をほとんどあるいは全然含まない露出相互接続面の領域である。領域１１６ａにシード材料が含まれない場合、これは普通は、少なくとも部分的に互いに分断された銅の不連続な塊または島である。シード空乏部１１６ａは、図３に示されるように、底部トレンチ面１１７と底部ビア面１１９との間に位置する側壁上に最も起こりやすいことが実験的にわかっている。
図３には、より薄いシード部１１６ｂも示される。より薄いシード領域１１６ｂは、一般的には連続した薄膜（領域１１６ａのように島または塊ではなく）であるが、上部誘電体面１１５上のシード層の大半の他の部分よりも薄いシード層領域である。領域１１６ｂは、一般に、上部誘電体面１１５と底部ビア面１１９との間のトレンチ構造の側壁部分や底部トレンチ面１１７と底部ビア面１１９との間の側壁表面部分上に発生する。また、底部ビア面１１９を覆うシード層部分は、上部誘電体面１１５上に形成されるシード層の厚みより通常は薄いことがわかっている。図３では、より厚いシード層部分と厚い隅部１１６ｃをPVDシード層１１６内に形成することができることも示される。
一般に、領域１１６ａ，１１６ｂ，１１６ｃの形成は、図４ないし図７に示されるように、後の電気めっき動作を複雑にすることがある。電気めっきシステムの陰極をバイアスするための異なる方法により、図３の領域１１６ａ，１１６ｂ，１１６ｃが存在することで起こる種々の悪影響を防ぐことができることがわかっている。領域１１６ａ，１１６ｂ，１１６ｃに由来するめっき上の不利益を軽減することがわかっている特定の電流、電圧および電力波形の少なくとも一つを、図８ないし図１３に関して以下に特定的に図示および説明する。
図３に示される構造１００の形成後、ウェハ２０（構造１００を含む）が図１および図２に示されるシステム１０内に配置される。このウェハ２０は、次に図１に示されるように電気めっき液１９に露出される。液１９への露出中は、図８ないし図１３のうちの一つ以上またはそれらの組み合わせにおいて示すように、制御システム３４が（一つ以上のクランプ１８を介して）ウェハ２０に供給される電力、電流または電圧の量を制御して、本明細書の図４ないし図７を通じてウェハ２０上に増分的に形成される電気めっき銅薄膜の品質を改善する。
詳しくは、図４は、図３に示される二重填込トレンチ構造の表面全体に亘り実行される銅電気めっき動作の開始段階を示す。図４においては、ウェハ２０上に増分的に銅（Cu）層１１８ａを電気めっきするために、高電力電気めっきプロセスが用いられている。図４が電気めっき中の初期の時間帯に比較的高レベルの電力を図１および図２のシステム１０内で陰極（ウェハ２０）に与えると結果が得られる高電力電気めっきプロセスである。高電力電気めっきプロセスは、図３に示されるシード層１１６の表面上に高速の銅付着を行う。高い付着速度に加えて、高電力付着プロセスにより、シード層を欠くあるいはシード層成分が実質的に少ないシード空乏部１１６ａ（図３参照）上へのめっきが容易になる。低電力の電気めっきプロセスでは、図３のこれらのシード空乏部１１６ａを充分にめっきせず（すなわち低電力めっきでは受認可能な速度でこれらの領域にめっきしない）、そのため銅相互接続部内に空隙が形成されることが実験的にわかっている。従って、ここでは高電力の初期めっき期間を用いて、図３のシード空乏部１１６ａが存在しても銅相互接続部の品質を改善し、さらに初期のCu付着をより高速にすることにより処理量を改善する。シード層１１６と新規に電気めっきされた銅層１１８ａとは破線で隔てられており、特に、シード層１１６が銅であり電気めっき層１１８ａも銅である場合に、シード層とその上の電気めっき層の間の接合が、走査電子顕微鏡（SEM:scanning electron microscope）断面において識別することが不可能であることを示す。
高電力電気めっき期間の上記のような利点にも関わらず、高電力めっき期間は一般的に、エレクトロマイグレーション（EM）に対する充分なレベルの耐性を改善または提供するために、窒素、炭素およびイオウなどの不純物を充分にCu薄膜内に取り込むことがない。従って、図４の領域１１８ａは希望するほどにはEMに対して耐性をもたないことが多い。さらに、図４に示されるように、高電力めっき期間があまりに長い間維持されると、図３のより厚い領域１１６ｃの存在により、結局は、銅相互接続構造内にピンチオフまたは空隙ができてしまう。言い換えると、高電力電気めっきは表面１１６ｃ上にあまりに迅速にめっきするので、図３の二つの隣接領域１１６ｃはビアが埋まる前に一緒にめっきしてしまって、ピンチオフが起こることがわかっている。ピンチオフによりビア領域付近の相互接続構造内に空隙すなわち欠如が起こる。従って、高電力サイクルを用いる銅の電気めっきは、処理量を改善しシード空乏部１１６ａの存在を補償するが、高電力のプロセスが初期期間にあまりに長い間続くと、ピンチオフおよび空隙が起こりEM耐性が低下すると判断された。
高電力電気めっきプロセスには問題があったので、低電力電気めっきで上記の問題が解決できるか否かが検証された。実験の結果、電気めっき処理の間に最初に用いられた低電力電気めっきプロセス（以下、初期段階と呼ぶ）は、図３のシード空乏部１１６ａ上に充分にめっきすることはできなかったが、銅薄膜内への不純物の取り込み（たとえばイオウ、窒素、炭素など）が改善され、それによって最終的な銅薄膜におけるエレクトロマイグレーション（EM）に対する耐性が改善されたことがわかった。従って、低電力初期処理は、空乏領域１１６ａの存在がシード形成において全体的に回避できれば有益である。このような領域１１６ａは、シード層１１６がPVD層ではなくCVDシード層であれば全体的に回避することができる。従って、低電力電気めっき初期動作は、特に、図３の空乏領域１１６ａの発生を大幅に低減するCVDシード層が用いられるならば、場合によっては有利である。
低電力電気めっきの上記の利点とは対照的に、環境によっては電気めっきの初期段階における低電力期間が、図１のシステムを用いても充分なウェハ処理量を提供しないことがある。また、低電力プロセスの付着速度が高電力プロセスより低くても、領域１１６ｃ上で図４に図示されるほど付着の均一性が改良されない。従って、低電力電気めっき処理も高電力電気めっき処理も、図３の領域１１６ｃの存在により、填込ビア領域内にピンチオフおよび空隙を最終的に起こすこともある。そのため、付着中に低電力と高電力の電気めっきを交互に行った電気めっきプロセスは、空乏領域１１６ａを解決し処理量を高めるという高電力の利点を保持しつつ、EM耐性の改善された特性という低電力の利点を備えることがわかっている。しかし、低電力／高電力の電気めっきプロセスを組み合わせて形成される相互接続部も、依然としてピンチオフを起こす可能性がある。従って、高電力の種々のサイクルを低電力の種々のサイクルと組み合わせることにより、改善された銅相互接続構造を形成することができ、それにより処理量、シード空乏部空隙耐性およびエレクトロマイグレーション（EM）耐性のバランスを取る、すなわち時間と経過と共に最適化することができるが、空隙は依然として問題であることが認識された。そのために、高電力／低電力を組み合わせためっきサイクルを採用した後でもピンチオフにより起こる空隙の問題を解決するためには、めっきプロセスに対してさらに改良を加えることが必要であると認識された。
図４は、高い正の電力サイクルと低い正の電力サイクルを交互に実行することにより形成して電気めっきを開始しても、領域１１６ｃ上に空隙が依然として起こりやすい様子を示す。このような空隙を排除または軽減するためには、負にパルス化された電力（交流（AC）、パルス化DCまたは直流（DC）のいずれかを介して）を図１のウェハ２０に対して、１回以上、上記の正の高電力サイクルと低電力サイクルとの間の種々の間隔において印加するべきであるということがわかった。ウェハ２０にある種の負の電力サイクルを定期的にまたは随時印加することにより、図４に示す層１１８ａのピンチオフ「危険」部分を構造から効果的に排除することができることがわかった。領域１１６ｃのこのような負の電力サイクル修正を図５内の結果として得られた層１１８ｂにより示す。一般に、負の電力を図１のシステム１０の陰極に印加することにより、電気めっきプロセスが反転され、すでにウェハ上に付着された電気めっき材料がウェハから除去すなわちスパタリングされる。この負の電力除去段階の間、電気めっき材料は領域１１６ａおよび１１６ｂの少なくとも一つの上のめっきを介して形成された厚いほうの領域（電流密度が低いほうの領域）からよりも・層１１８ａの厚いほうの（電力密度が高いほうの）領域（たとえば領域１１６ｃ）から、より高速で除去される。全体的な結果は、シード１１６上に、図５に示すようなより同形の増分層１１８ｂが形成される。従って、図４の高電力正電力や低電力正電力サイクルと組み合わせて負の電力サイクルを用いると、より厚い領域１１６ｃの存在を補償する逆めっき特性を利用することにより相互接続開口部内に空隙を起こす可能性が、大幅に小さくなる。言い換えると、負の電力を銅付着中に特定の間隔で供給することで、電気めっき均一性特性を改変することがわかり、適切な順序で実行すれば（種々の適切な順序に関しては図８ないし図１３を参照）、相互接続開口部内の空隙を軽減できる可能性がある。
図６は、高電力ACおよびDC正サイクルの少なくとも一つと低電力ACおよびDC正サイクルの少なくとも一つを交互に、さらに補正用負ACおよびDCサイクルの少なくとも一つを随時加えて、最終的に図３の相互接続構造を最適な方法で電気めっきおよび充填する様子を示す。従って、この最適充填は図６の銅層１１８ｃにより示される。銅付着中に、様々な正高、正低および負電力サイクルと極性を特定的に実行する方法は、相互接続の品質を最適化することがわかっているが、これについては本明細書の図８ないし図１３において、より詳細に説明する。一般に、本明細書に教示されるシステム１０に電力を供給する方法により、種々の領域１１６ａ，１１６ｂ，１１６ｃのうち一つ以上の領域を有するシード層１１６から歩留まりと品質とを改善して、相互接続部がめっきされる。従って、図１のシステム１０の陰極に対する電位、電力または電流強度ならびに極性（すなわち負または正）を時間の経過と共に制御し交代することにより、エレクトロマイグレーション（EM）に対する耐性を改善し、均一性を強化し、ピンチオフを軽減または除去し、ウェハ処理量を増大し、空隙を作らずに、図７の全面めっき層１１８を形成することができる。
図７は、電気めっきプロセスのある時点において、銅１１８ｃが相互接続開口部を完全に充填する様子を示す。空隙の危険性がなくなった後は、急速な高電力DC電気めっきサイクルを開始して、それにより処理量を高めることができる。従って、図７において既存の銅材料１１８ｃ上に付着された銅材料１１８ｄが、高電力、正DC電気めっきプロセスまたはその他の高処理量波形を用いて付着される。その結果、相互接続開口部を完全に充填し、集積回路（IC）産業において大量の高い歩留まりでの用途に関して最適化され改善されている銅薄膜が得られる。また、ここでの一つ以上のプロセス・サイクルとして、ビア内ではより速い速度で付着し、上部誘電体面１１５上では低い存在しない速度で付着する、ボトムアップ充填プロセスを用いることも可能である。このようなボトムアップ充填サイクルを用いると、本明細書に教示されるように改善された銅相互接続部の製造を行うこともできる。
図３ないし図７は、電気めっき中に図１のチャンバ１０の陰極および陽極の少なくとも一つに印加される電力の種類、強度および極性を制御することにより、エレクトロマイグレーション（EM）耐性を改善し、ウェハ処理量を充分にとり、空隙およびピンチオフを大幅に軽減して半導体ウェハ上に銅相互接続部を形成することができることを示す。
図８ないし図１３は、図３ないし図７に関して前述された種々の改良結果の一つ以上を得るために、制御システム３４を介して図１の陰極に与えられる特定の電力シーケンスを示す。
詳しくは、図８は、図１の陰極（すなわちウェハ２０）が電気的に制御され、図３ないし図７に関して説明された改善された銅相互接続部の形成を行うための、一つの可能なシーケンスを図示する。図８はＸＹ図であり、縦のＹ軸は電流（Ｉ）をアンペアで、横のＸ軸は時間を秒で表す。図８は、縦軸の電流を示すが、本発明の精神および範囲から逸脱することなく、Ｙ軸として電流、電流密度、電圧または電力のいずれかを図示することができるということに注目することが重要である。言い換えると、本明細書で用いられる場合に、電流、電流密度、電圧または電力は、一般的に交換可能な数量または用語である。
図８は、図３に示されるようなシード空乏部１１６ａを持たない化学蒸着（CVD）シード層１１６と共に利用すると最適な陰極電力シーケンスを示す。CVD付着シード層は、物理的蒸着（PVD）またはスパタリング・プロセスを用いて形成されるシード層と比較して、シード空乏部１１６ａを起こしにくいことが実験的にわかっている。このような空乏部１１６ａが起こりにくいために、低電圧正DC初期段階／サイクル２０１を図８の左側に示すように用いる。低電圧初期段階２０１は、より多くの量の不純物を電気めっき銅薄膜内に取り込み、それによってエレクトロマイグレーション（EM）耐性が改善されるので、CVDシードについては有益である。
一般に、通常の電気めっきプロセスに関して、初期段階２０１は約０．５ないし３アンペアの間の正DC電流を利用する。図８は、段階２０１の期間の間は電流が１アンペアに設定されることを特に図示する。一般に、この初期段階２０１は、継続時間にして数秒から約１分間の間は継続することができる。
ある程度の銅材料がウェハ２０上に付着される初期段階２０１が終了すると、正のパルス化電力段階２１２が開始される。図８は、正のオン電流２０２とオフ電流２０４の交互期間が、期間２１２の間にウェハ２０に対して図１のコントローラ３４によって与えられる様子を示す。期間２１２には、一つ以上のオンまたはオフのパルスが含まれ、一般的には約１ミリ秒（ms）から１秒の間継続する。好適な実施例においては、期間２１２における正パルス２０２のオン期間２０２は継続時間にして約７．５ミリ秒であり、期間２１２におけるオフ期間２０４は継続時間にして約０．５ミリ秒である。他の継続時間または他のデューティ・サイクルを図８のオン・パルス（２０２）とオフ・パルス（２０４）に関して用いることができることに留意することが重要である。図８は、サイクル２１２のオン期間２０２の間に提供される電流または電力レベルが約６アンペアであることを示す。一般に、期間２１２のオン期間２０２の間の電力レベルは、期間２０１の間の電力レベルよりも高くすべきである。このように、電力を高くすることにより、図１の溶液１９内の添加剤がめっき中に充分に活性化される。しかし、オン期間２０２中の電力レベルは、添加剤により得られる有益な機能が禁止されるほど大きくしてはならない。このために、期間２１２における図８の電力レベルは、溶液１９の組成と、使用される電気めっきシステムの種類とにより可変する。
初期段階２０１と正パルス電力段階２１２の後で、ウェハ２０は図８上に示される図４内のものと同様の形状を示す。従って、これまでに付着された銅または銅合金材料は、一般に、高い全体付着速度で付着されているが、相互接続開口部内に複合シードおよび上層の電気めっき層が非同形的に付着されるように付着された可能性が高い。前述のように、この非同形的な正電力付着が続くと、銅相互接続部はピンチオフに伴う空隙の問題をはるかに起こしやすくなる。さらに、低電力初期段階２０１は、空乏部１１６ａがあると（PVDシード層に関しては可能性が高い）、その上にめっきすることが困難になる。領域１１６ａが存在する場合は、サイクル２０１を用いる代わりに期間２１２を交互に用いて、領域１１６ａ上に最初にめっきする。しかし、低電力プロセスを用いると、不純物の取り込みが一般的に改善されるので、可能であれば初期段階２０１を用いると、エレクトロマイグレーション（EM）に対する耐性がそれに応じて改善される。
期間２０１および２１２の少なくとも一つに対する長期の露出に伴う空隙を最小限に抑えるために、正パルス化期間２１２を結果的に終了させて、負パルス化期間２１４を開始する（図８の中央を参照）。負パルス化期間２１４の総合的な継続時間は、一般に約０．２ミリ秒から１秒の間である。図８において、負パルス化期間２１４がウェハ表面から銅を剥離すなわち除去する。銅は、ウェハの銅層の高電流密度（厚い）部分からより高い速度で除去される。この銅除去により、複合シードおよびめっき済みの銅薄膜の側壁プロフィルが平らになり、図４に示される「ピンチオフ」の危険性を減らし、図５に関して図示および説明されたより均一な電気めっき銅薄膜プロフィルを生み出す。
銅の全体的な正の厚みがウェハ２０の上に期間の間に形成されるようにするためには、期間２１２の間に付着される銅の量は、期間２１４の間に除去される銅材料の量よりも一般的に多くなければならない。従って、期間２１２を期間２１４よりも継続時間が長くするか、さらに／あるいは、期間２１２は期間２１４の間に与えられる電力の絶対値よりも大きな平均的絶対値の電力をウェハに与えなければならない。期間２１４に関しては、期間２１４の総合的なオン時間２０６は約０．５ミリ秒であり、オフ期間２０８は約０．５ミリ秒である。しかし、付着される銅の全体量が時間に亘り除去される銅の量を超えていれば、期間２１４において任意のパルスのデューティ・サイクルまたは継続時間を用いることができる。
また、図８は、オン期間２０６の間の負パルスの強度が、約負の４アンペアであり、付着される銅がこの期間中に除去される銅の量を超えていれば、電源が許すだけの大きさとすることができる様子を示す。一般に、銅を除去して、図５に全体が示されるプロフィルを作成することができれば、任意の強度の負パルス電流を用いることができる。従って、他のデューティ・サイクル、他の切換周波数、同期または非同期のオン／オフ・パルス、継続時間と電力レベルの可変する他のパルスなどを図８ないし図１３において本明細書に教示されるパルス化期間の間に用いることができる。
負パルス化期間２１４が終了すると、図５に図示されるのと同様の相互接続開口部が図１のシステム内に出現する。少なくとも１回の正パルス化期間２１２と１回の負パルス化期間２１４の後で、図１の制御システム３４は任意の回数の同期または非同期順序で任意の回数だけ、サイクル２１２と２１４の間で交代を続行する。従って、正と負のパルス化サイクル２１２，２１４の任意の組み合わせ、順序および回数の少なくとも一つを用いて、本明細書に教示される相互接続開口部を充填することができる。一般に、図６の構造が空隙を起こさない方法で、前述の目標の厚みまで充分に形成されるようにするために充分な回数の正と負のパルス化サイクル２１２，２１４が実行される。
図６の相互接続開口部が図８の期間２０１，２１２，２１４の任意の組み合わせを用いて充分に充填された後は、処理量の観点から、図８の右側の期間２１０により示されるように、ウェハ２０に高いDC電位で給電することが望ましい。期間２１０の間は高電力DC電位を用いることにより、銅層の最上部（たとえば図７の領域１１８ｄ）が空隙の危険を起こさずに高速で付着されて、それにより処理量が改善される。
図８の期間２１０が終了すると、ウェハ２０が図１のシステムから取り出されて、化学機械研磨（CMP：chemical mechanical polishing）動作に移され、空隙が軽減または除去され、信頼性が改善され、さらに／あるいは性能が強化された二重填込相互接続構造の形成が終了する。図８のプロセスは、本明細書に教示される他のプロセスと同様に、現在は、集積回路（IC）の基板上で複数の個別の積層された冶金層上に順次実行することができる（たとえば、この方法を用いてIC上に７層以上の銅相互接続部を作成することができる）。
図８のプロセスにおいて、低電力DCの長期間である初期段階２０１だけでは、シード層１１６を形成するためにPVDプロセスを用いた際に現れやすいシード空乏部１１６ａ上にめっきするには充分とは限らないことが発見された。シード層１１６の領域１１６ａが適切に電気めっきされないと、望ましくない側壁空隙が図３ないし図７の相互接続構造のビア部分に形成することがある。従って、領域１１６ａがPVD付着シード層内に起こりやすいので、図９の電力シーケンスは、PVDシード層１１６と共に用いる場合には、図８よりも適していることが多い。しかし、図８または図９のプロセスのいずれも、任意の方法で形成される任意のシード層１１６と共に用いることもできる。
図９は、増大DC電流サイクル２５４，２５６を用いて銅層を付着する前に、高電力正パルス化サイクルを用いる初期段階２５２の利用を示す。高電力正パルス化サイクルの初期期間２５２を用いて、図３のシード空乏部１１６ａ上に有効に電気めっきを行うことができることがわかった。この期間２５２は図３に示される空乏シード部１１６ａ，１１６ｂ上への銅の成長のための核形成段階として機能する。数ミリ秒から数秒の期間の後で、図８に前述された随意の負パルス化期間２１４を間欠的に用いて正パルス化期間２５２の中で空隙が形成される確率を小さくすることができる。段階２５２による正パルス化処理（それに混合される随意の負パルス化を含む）の後で、低電力正DC電流が期間２５４の間ウェハ２０に印加される。これは薄膜成長段階として機能し、図８の初期段階２０１と同様に作用する。
図９の期間２５４などの低電力電気めっき期間により、より大量の不純物（たとえばイオウ、炭素および窒素）が銅薄膜内に取り込まれて、それによってエレクトロマイグレーション（EM）に対する耐性が改善されることがわかった。低電力正DCプロセスはシード空乏部１１６ａ上にめっきするには不充分であり、場合によっては空隙を作り出すことがわかっているが、１期間以上の低電力正DC処理期間２５４を用いて（１回以上の正パルス化電力制御シーケンスにより形成される）図５の構造の上部にめっきすることは有益である。これは、一般にエレクトロマイグレーション耐性が改善されるためである。空隙や銅空乏部の危険性はパルス化時間シーケンス２５２によってすでに克服されているので、空隙および空乏部が期間２５４の間に起こり悪影響を及ぼすことはない。
しかし、期間２５４の間の電気めっきによりエレクトロマイグレーション（EM）耐性は改善されるが、期間２５４の間の電気めっきによりきわめて低速でウェハ２０の表面上に銅がめっきされる。従って、処理量を高めるには、図９のプロセスを、図９の期間２５６により示される高電力正DC処理段階まで最終的には進行させて、それにより処理量を補い、なおかつ期間２５４によるエレクトロマイグレーション上の利点を利用することができるようにする。また、より高い不純物濃度が電気めっきの後で必要になる場合は、付着後にこれらの不純物を銅薄膜内にイオン注入して熱アニーリングすることができる。従って、図１の制御システム３５が図１の陰極および陽極の少なくとも一つを制御する図９に示されるプロセスにより、半導体ウェハ上に図７に図示されるのと同様の改善された二重填込銅相互接続構造が得られる。この場合も、図９に示される特定の電流、電圧、期間およびデューティ・サイクル・オン／オフ・パルス幅および均一性などを調整して、可変するめっき漕組成物および装置に対応したり、さらに／あるいは可変する処理結果を生み出すことができることに注目することが重要である。
図１０は、図８および図９に関して前述されたパルス化時間シーケンス２５２，２１２，２１４などの任意のものと置き換えるために用いられるパルス化時間シーケンス２６８を示す。さらに、時間シーケンス２６８を、本明細書において電気めっきに用いられる任意の他の種類のDCおよびACの少なくとも一つの正および負の少なくとも一つの電力時間シーケンスと共に組み合わせて用いることができる。図１０では、シーケンス２６８が可変する継続時間や可変する電流強度のオン・パルスによって構成されることを示す。前述のように、高電力パルスおよび低電力パルスは、材料を充分にめっきする能力に変動があり、図３の領域１１６ａ，１１６ｂ，１１６ｃ上での核形成およびその後の横方向の薄膜成長に影響を与え、処理量、エレクトロマイグレーション（EM）耐性、空隙の軽減、粒子構造などに対する効果が変動する。従って、より短い高電力オン・パルス２６２とより長い低電力オン・パルス２６６とを組み合わせてオフ期間２６４により隔てることが、ある用途においては有益であることが発見された。図１０に示される電力シーケンスは、負パルス・シーケンス、DCシーケンス、ACシーケンス、パルス化DCシーケンスまたは任意の可能な他のシーケンスと組み合わせて、二重填込相互接続開口部内に改善された方法で銅をめっきすることができる。この場合も、本明細書に教示される他の図面と同様に、特定のデューティ・サイクル、電流範囲、継続時間などは、機械によりあるいはプロセスにより本明細書の精神および範囲から逸脱せずに変わることがある。
図１１は、図１のシステム１０と共に用いることのできる、さらに別の電力シーケンスを示す。図１１は、高電力正パルス化期間３０２を用いて、速い付着速度でシード空乏部１１６ａ上に有効に初期のめっきを行うことができる様子を示す。図１１に示される期間３０４と同様の負パルス期間の間に随意に散在する１回以上の期間３０２の後で、低電力正パルス化期間３０６を用いて、より低速でめっきを続けながら、なおかつ、より大量の不純物（炭素、窒素やイオウなど）を同材料内に取り込み、エレクトロマイグレーション（EM）耐性を改善する。
図１１に示されるように、高電力正パルス期間３０２と低電力正パルス期間３０６とは、図１１に示される等価のあるいは異なる低電力パルス化シーケンス３０４または３０８によって隔てることができる。一般に、正電力シーケンス３０６に続く負電力シーケンス３０８は、高電力正期間３０２に続く期間３０４よりも継続時間が短く、全体の集積電力が小さい。これは、期間３０６では、期間３０２よりもウェハ２０の表面上に付着される材料が少ないためで、それによって後の負電力期間中に除去する必要のある材料が少なくなり、空隙の軽減や均一性の改善が可能になることは明らかである。また、期間３０２は、負パルスが混在する一つ以上の順方向パルスを有し、期間３０４も一つ以上の反転期間によって構成される。さらに、図１１は、図８にも示されるように、高電力DC動作が電気めっき動作の終点付近で始まり、システム１０のウェハ処理量を改善することができることを示す。従って、図１１の高電力DC期間３１０が電気めっき動作の終点で用いられる（図７を参照）。
図１２は、図８ないし図１１に前述された期間のうち、任意の期間に関して用いることのできる別の電力期間３５２を示す。図１２のオフ期間３５６と、事実上図８ないし図１１に示されるすべてのオフ期間とを設けることにより、電気めっき動作が行われた後で図１の溶液１９を回復させることができる。言い換えると、種々の期間のオン・パルスにより、溶液１０内でウェハ２０に近接して位置する（境界層）銅がウェハ上に付着する。これにより、溶液１０内のめっき表面付近に、めっき材料と添加剤とを持たない領域が作成される。めっき表面付近でこのような欠乏領域（すなわち漕１９内における濃度の傾斜）が銅によって回復できるようにするために、オフ・サイクルを用いて、溶液内の材料を高濃度の領域（バルク）から低濃度の領域（ウェハ表面または境界層）まで拡散させる。高いアスペクト比の開口部内にめっきする場合にこれは特に重要である。これについては、以下に説明する。
図１２は、電力シーケンス３５２のデューティ・サイクルが、オン期間３５４がオフ・サイクル３５６と等しいかそれよりも短くなることを示す。この種のデューティ・サイクルはきわめて小さなビア（たとえば０．２マイクロメートル未満）またはきわめて大きなアスペクト比を持つビア（８マイクロメートルのトレンチ深さと０．５マイクロメートルのトレンチ幅を持つトレンチ・キャパシタなど）において必要になることがある。開口部の寸法およびアスペクト比の少なくとも一つのために、不純物、添加剤または銅が溶液内を通り、これらの材料がめっきプロセスの結果として欠乏する領域間で拡散するのに、より長い時間がかかることがある。このような場合は、より長い相対オフ時間３５６が設けられて、極端に小さい幾何学形状のあるいは大きなアスペクト比の開口部が、銅薄膜の品質に大きな影響を及ぼすことなくこれらの材料の欠乏から充分に回復できるようにする。図１２のプロセスを、Ｘ線リソグラフィ、位相シフト、SCALPALまたはＥビーム・リソグラフィなどの高度なリソグラフィが銅相互接続または銅電極の形成に関して用いられるような一つ以上の用途において用いられることが予想される。この「長いオフ時間」の周期的サイクルとは０．１マイクロメートルのビアまたは０．１マイクロメートル未満のビアや深さと幅の比が６：１以上のアスペクト比開口部に関して特に必要とされると考えられる。
図１３は、二つの可能な電気めっきシステム（システムＡおよびシステムＢ）の動作を示す。いずれのシステムＡまたはＢ（あるいは図１３に明記される概念に準じて形成される別のシステム）を用いても、その場でエンドポイント検出またはプロセス制御を行いながら銅またはその他任意の冶金材料を任意の基板上に電気めっきすることができる。このエンドポイント法およびシステムは、図１ないし図１２に示される波形のうち任意のものと組み合わせて用いることができ、また図１のシステム１０を用いて実行することができる。
詳しくは、図１３の上部はシステムＡを示す。システムＡは図１に示されるシステム１０と同様のもので、エンドポイント検出、データ収集および現場制御に用いられるのと同じクランプ１８を通じて電力がウェハ２０に供給される。言い換えると、図８ないし図１２の一つ以上のサイクル２０１，２１２，２１４，２１０，２５２，２５４，２５６，２６８などをウェハ２０に適応し、断続的に中断することにより、エンドポイント検出動作を同じクランプ１８上で開始する。従って、システムＡを時間多重エンドポイント検出システムと呼び、これにより一定のクランプ１８を電気めっきおよびエンドポイント／プロセス現場検出の両方の間の電力のために用いる。
このような時間多重システムの動作の一例として、図１３のシステムＡは正パルス化電力シーケンス５０２を実行し、その後直ちに負パルス化電力シーケンス５０４を実行するものとして図示される。これらの電力シーケンスは、図１および図２に示される一つ以上のクランプ１８を通じて実行される。これらのサイクル５０２，５０４の一つ以上を実行した後で、電源２８は図１のスイッチ３２を介してクランプ１８から切り離される。この時点で、エンドポイント・センサ３０がスイッチ３２によりクランプ１８に接続される。ＣＰＵ２６の制御下でスイッチ３２により可動化されるこの接続により、エンドポイント検出動作５０６が図１３において実行される。
期間５０６において、電圧や電流が一つ上のクランプの両端に印加や検出され、ウェハ２０上の銅めっきの抵抗がウェハ２０上に形成された銅の充分な厚みを示すが否かが判断される。また、多くのプローブ／コンタクト点の両端での多方向二次元探査が期間５０６においてウェハ２０の表面全体で行われる。従って、期間５０６により、ウェハ上の種々の点の間の材料の均一性または厚みが判定され、このデータはデータベース作成のために格納することができ、あるいは二次元描写されて、ウェハ間のバイアスに関する均一性を追跡することができる。また、この均一性データをＣＰＵ２６によって処理して、後で電源２８によりウェハ２０に対して提供される電力をクランプ毎に改変することができ、それによって均一性を電気めっき動作において現場で改善することができる。
さらに、期間５０６のエンドポイント動作は電気めっき動作をいつ停止するかを検出するために行うのではなく、電気めっき動作が１通りの動作をいつ停止して、別の動作をいつ開始すべきかを検出するために用いることができる。たとえば、期間５０６のエンドポイント検出を用いて、二つの期間５０２，５０４の反復循環を、異なるデューティ・サイクルまたは電圧／電流レベルを持つ他の期間５０８，５１０の循環に変更すべきかを判断することができる。また、エンドポイント検出５１２を用いて、図１３に示すパルス化動作からDC動作５１６への切替をいつ行うべきかを判断することができる。言い換えると、図１３の期間５１２を用いて、ウェハ２０が図６に示される点にいつ到達したかを検出し、材料を急速に付着するための図１３の期間５１６のプロセスをいつ変更して、図７の構造に到達すべきかを検出することができる。さらに、エンドポイント検出を用いて、新たな添加剤を溶液１９にいつ添加すべきか、システム１０または溶液１９の条件をいつ変更すべきかを判断することができる。一例として、ウィンドウ５０６，５１２で得られるデータに基づく、増白剤、抑制剤またはその他の添加剤の流量を増量したり、流量を減量したり、あるいは漕１９への供給から完全に排除することができる。もちろん、最も有用な方式においては、５０６，５１２などのエンドポイント検出ウィンドウを任意の電気めっきプロセスの終点で用いて、電気めっき動作を終了すべきとき（たとえば期間５１６の終点）を決定することができる。
図１３は、これも図１に示されるものと類似であるが、上記のシステムＡとは異なるシステムＢも示す。図１３のシステムＢにおいては、一部のクランプ１８は電源２８のある種の切替制御下に恒久的に結合されており、他のクランプ１８はエンドポイント・コントローラ３０の制御下に恒久的に結合される。このシステムＢ（連続監視システムと称する）を用いると、パルス化動作５２２〜５３４を開始して、図１３の動作５３６などのDC動作を、電源２８に接続されるクランプ１８を介する割り込みなしに続けることができる。波形５２２，５２４，５２６，５２８，５３０，５３２，５３４，５３６を介するこれらのクランプ１８を通じてウェハ２０に電力を供給するのと時間的に平行に、図１の他のクランプ１８を用いて、図１３に示される期間５２０により、均一性、付着速度、不純物レベルおよびエンドポイント・パラメータの少なくとも一つを監視することができる。
従って、図１３のシステム１０のエンドポイント検出は、図１３の期間５２０により示されるように継続することも、あるいは図１３のエンドポイント期間５０６，５１２により示されるように時間多重すなわち割り込みを行いながら実行することも、あるはその両方を行うこともできる。エンドポイント検出動作は図８ないし図１２に前述される波形のうち任意の波形の任意の場所、あるいは図８ないし図１２に示される任意の波形の間に配置することもできることに注目することが重要である。エンドポイント動作は、種々のパルス化サイクルの「オフ」サイクル中に低電流および低電圧検出により自動的に行うこともできる。さらに、図１３または図１には特定的には図示されないが、本明細書で説明するエンドポイント動作をロボット制御の下で２チャンバ・システムにおいて実行することもできる。電気めっきをシステム１０に類似の第１チャンバ内で行うことができる。しかし、システム１０には電気めっきチャンバに近接して別のチャンバが含まれ、それによってロボットはウェハを電気めっきチャンバとエンドポイント検出（４点プローブ・チャンバなど）との間で往復させることができる。これは、エンドポイント条件が第２チャンバで検出されるまで続く。
本発明は、特定の実施例に関して説明されたが、さらなる改良および改善が当業者には可能であろう。従って、本発明は、添付の請求項に定義される本発明の精神および範囲から逸脱しないこれらすべての改良を包含することを理解頂きたい。
１０…電気めっきシステム、１１…ハウジング、１２…内カップ、１３…拡散器、１４…陽極、１５…ヘッド、１６…ターンテーブル、１８…クランプ、１９…溶液、２０…ウェハ、２２…流出口、２４…流入口、２６…ＣＰＵ（中央処理装置）、２８…電源、３０…エンドポイント・センサ、３２…スイッチ、３４…制御システム。

Claims (1)

  1. ウェハ（２０）上に銅層を形成する方法であって、
    前記ウェハ（２０）を電気めっきチャンバ（１０）内に配置する段階であって、前記電気めっきチャンバ（１０）が、前記ウェハ（２０）の周縁に沿って配置された複数対の電気コンタクト（１８）を通じて前記ウェハ（２０）に電気的に接続される制御システム（３４）を有し、前記制御システム（３４）が前記ウェハ（２０）に電力を提供する、段階と、
    前記ウェハ（２０）に給電して、前記ウェハ（２０）上に銅を電気めっきする段階と、
    電気めっき中に前記複数対の電気コンタクト（１８）間の前記ウェハ（２０）全体の電気特性を複数の方向から監視して、前記電気めっきチャンバ（１０）内の条件を変更すべきときを判断する段階と
    を備えることを特徴とする方法。
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Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6585876B2 (en) * 1999-04-08 2003-07-01 Applied Materials Inc. Flow diffuser to be used in electro-chemical plating system and method
US7780867B1 (en) * 1999-10-01 2010-08-24 Novellus Systems, Inc. Edge bevel removal of copper from silicon wafers
US6660139B1 (en) * 1999-11-08 2003-12-09 Ebara Corporation Plating apparatus and method
US20060118425A1 (en) * 2000-04-19 2006-06-08 Basol Bulent M Process to minimize and/or eliminate conductive material coating over the top surface of a patterned substrate
US6913680B1 (en) * 2000-05-02 2005-07-05 Applied Materials, Inc. Method of application of electrical biasing to enhance metal deposition
US6478936B1 (en) 2000-05-11 2002-11-12 Nutool Inc. Anode assembly for plating and planarizing a conductive layer
US7195696B2 (en) * 2000-05-11 2007-03-27 Novellus Systems, Inc. Electrode assembly for electrochemical processing of workpiece
US6695962B2 (en) 2001-05-01 2004-02-24 Nutool Inc. Anode designs for planar metal deposits with enhanced electrolyte solution blending and process of supplying electrolyte solution using such designs
KR100569587B1 (ko) * 2000-06-30 2006-04-10 주식회사 하이닉스반도체 고유전체 캐패시터의 제조 방법
US6531407B1 (en) * 2000-08-31 2003-03-11 Micron Technology, Inc. Method, structure and process flow to reduce line-line capacitance with low-K material
US6802946B2 (en) 2000-12-21 2004-10-12 Nutool Inc. Apparatus for controlling thickness uniformity of electroplated and electroetched layers
AU2002248343A1 (en) * 2001-01-12 2002-08-19 University Of Rochester Methods and systems for electro-or electroless-plating of metal in high-aspect ratio features
US6548420B2 (en) * 2001-01-26 2003-04-15 International Business Machines Corporation Measurement and analysis of mercury-based pseudo-field effect transistors
US6429145B1 (en) * 2001-01-26 2002-08-06 International Business Machines Corporation Method of determining electrical properties of silicon-on-insulator wafers
KR100385227B1 (ko) * 2001-02-12 2003-05-27 삼성전자주식회사 구리 다층 배선을 가지는 반도체 장치 및 그 형성방법
US6740221B2 (en) * 2001-03-15 2004-05-25 Applied Materials Inc. Method of forming copper interconnects
DE10122136B4 (de) * 2001-05-08 2006-09-28 Advanced Micro Devices, Inc., Sunnyvale Grenzflächenhohlraumüberwachung in einem Damaszener-Prozess
US6426293B1 (en) * 2001-06-01 2002-07-30 Advanced Micro Devices, Inc. Minimizing resistance and electromigration of interconnect by adjusting anneal temperature and amount of seed layer dopant
KR100705406B1 (ko) * 2001-06-19 2007-04-10 삼성전자주식회사 전기 도금층 형성 방법 및 장치
US6689686B2 (en) * 2001-09-27 2004-02-10 Texas Instruments Incorporated System and method for electroplating fine geometries
KR100422597B1 (ko) 2001-11-27 2004-03-16 주식회사 하이닉스반도체 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자
US6630360B2 (en) * 2002-01-10 2003-10-07 Advanced Micro Devices, Inc. Advanced process control (APC) of copper thickness for chemical mechanical planarization (CMP) optimization
JP2003213489A (ja) * 2002-01-15 2003-07-30 Learonal Japan Inc ビアフィリング方法
US6518184B1 (en) * 2002-01-18 2003-02-11 Intel Corporation Enhancement of an interconnect
US20030188975A1 (en) * 2002-04-05 2003-10-09 Nielsen Thomas D. Copper anode for semiconductor interconnects
DE10223957B4 (de) * 2002-05-31 2006-12-21 Advanced Micro Devices, Inc., Sunnyvale Ein verbessertes Verfahren zum Elektroplattieren von Kupfer auf einer strukturierten dielektrischen Schicht
US6727175B2 (en) 2002-08-02 2004-04-27 Micron Technology, Inc. Method of controlling metal formation processes using ion implantation, and system for performing same
US6660537B1 (en) * 2002-08-15 2003-12-09 National Semiconductor Corporation Method of inducing movement of charge carriers through a semiconductor material
US20050040049A1 (en) * 2002-09-20 2005-02-24 Rimma Volodarsky Anode assembly for plating and planarizing a conductive layer
US6800495B2 (en) * 2002-09-20 2004-10-05 Cypress Semiconductor Corporation Lot-optimized wafer level burn-in
US20040094511A1 (en) * 2002-11-20 2004-05-20 International Business Machines Corporation Method of forming planar Cu interconnects without chemical mechanical polishing
US20040118691A1 (en) * 2002-12-23 2004-06-24 Shipley Company, L.L.C. Electroplating method
US20040140219A1 (en) * 2003-01-21 2004-07-22 Texas Instruments Incorporated System and method for pulse current plating
DE10314502B4 (de) * 2003-03-31 2008-06-12 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum elektrolytischen Beschichten einer Halbleiterstruktur
US20050029106A1 (en) * 2003-08-07 2005-02-10 Laila Baniahmad Reduction of defects in conductive layers during electroplating
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US20050157475A1 (en) * 2004-01-15 2005-07-21 Endicott Interconnect Technologies, Inc. Method of making printed circuit board with electroplated conductive through holes and board resulting therefrom
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7312149B2 (en) * 2004-05-06 2007-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Copper plating of semiconductor devices using single intermediate low power immersion step
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
JP2006131926A (ja) * 2004-11-02 2006-05-25 Sharp Corp 微細孔に対するメッキ方法、及びこれを用いた金バンプ形成方法と半導体装置の製造方法、並びに半導体装置
JP4594069B2 (ja) * 2004-12-22 2010-12-08 富士通株式会社 圧電アクチュエータの駆動方法
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US20070045120A1 (en) * 2005-09-01 2007-03-01 Micron Technology, Inc. Methods and apparatus for filling features in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
JP2007123473A (ja) * 2005-10-27 2007-05-17 Alps Electric Co Ltd 軟磁性膜及びその製造方法、ならびに前記軟磁性膜を用いた薄膜磁気ヘッド及びその製造方法
JP4764718B2 (ja) * 2005-12-28 2011-09-07 新光電気工業株式会社 スルーホールの充填方法
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US8100081B1 (en) 2006-06-30 2012-01-24 Novellus Systems, Inc. Edge removal of films using externally generated plasma species
JP4932370B2 (ja) * 2006-07-28 2012-05-16 日本マクダーミッド株式会社 電解めっき方法、プリント配線板及び半導体ウェハー
US20080041727A1 (en) * 2006-08-18 2008-02-21 Semitool, Inc. Method and system for depositing alloy composition
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US20080092947A1 (en) * 2006-10-24 2008-04-24 Applied Materials, Inc. Pulse plating of a low stress film on a solar cell substrate
US20080128019A1 (en) * 2006-12-01 2008-06-05 Applied Materials, Inc. Method of metallizing a solar cell substrate
US7799182B2 (en) 2006-12-01 2010-09-21 Applied Materials, Inc. Electroplating on roll-to-roll flexible solar cell substrates
US7704352B2 (en) * 2006-12-01 2010-04-27 Applied Materials, Inc. High-aspect ratio anode and apparatus for high-speed electroplating on a solar cell substrate
US7736928B2 (en) * 2006-12-01 2010-06-15 Applied Materials, Inc. Precision printing electroplating through plating mask on a solar cell substrate
WO2008084524A1 (ja) * 2007-01-09 2008-07-17 Fujitsu Microelectronics Limited 半導体装置の製造方法、および半導体装置の製造装置
US9732416B1 (en) 2007-04-18 2017-08-15 Novellus Systems, Inc. Wafer chuck with aerodynamic design for turbulence reduction
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US20090114542A1 (en) * 2007-11-06 2009-05-07 Spansion Llc Process of forming an electronic device including depositing a conductive layer over a seed layer
US8172989B2 (en) 2007-11-26 2012-05-08 Sunpower Corporation Prevention of substrate edge plating in a fountain plating process
US8784636B2 (en) * 2007-12-04 2014-07-22 Ebara Corporation Plating apparatus and plating method
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP5484691B2 (ja) * 2008-05-27 2014-05-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
EP2201160B1 (de) 2008-06-19 2012-10-31 RENA GmbH Vorrichtung und verfahren zur einseitigen nasschemischen und/oder elektrolytischen behandlung von gut
US8419964B2 (en) * 2008-08-27 2013-04-16 Novellus Systems, Inc. Apparatus and method for edge bevel removal of copper from silicon wafers
TW201015718A (en) * 2008-10-03 2010-04-16 Sanyo Electric Co Semiconductor device and method for manufacturing the same
CN101740478B (zh) * 2008-11-14 2013-03-27 中芯国际集成电路制造(北京)有限公司 双镶嵌方法
US20100126849A1 (en) * 2008-11-24 2010-05-27 Applied Materials, Inc. Apparatus and method for forming 3d nanostructure electrode for electrochemical battery and capacitor
US8172646B2 (en) * 2009-02-27 2012-05-08 Novellus Systems, Inc. Magnetically actuated chuck for edge bevel removal
WO2010138465A2 (en) * 2009-05-27 2010-12-02 Novellus Systems, Inc. Pulse sequence for plating on thin seed layers
CN102157436A (zh) * 2010-02-11 2011-08-17 中芯国际集成电路制造(上海)有限公司 一种降低金属损伤的电镀铜方法
US9385035B2 (en) 2010-05-24 2016-07-05 Novellus Systems, Inc. Current ramping and current pulsing entry of substrates for electroplating
US9062388B2 (en) 2010-08-19 2015-06-23 International Business Machines Corporation Method and apparatus for controlling and monitoring the potential
JP5504147B2 (ja) 2010-12-21 2014-05-28 株式会社荏原製作所 電気めっき方法
JP6161863B2 (ja) * 2010-12-28 2017-07-12 株式会社荏原製作所 電気めっき方法
TW201408153A (zh) * 2012-08-07 2014-02-16 Ecocera Optronics Co Ltd 改善陶瓷貫孔基板上金屬表面粗糙度之方法
US9488609B2 (en) * 2014-02-06 2016-11-08 The Boeing Company Determination of anisotropic conduction characteristics
CN105097653B (zh) * 2014-05-07 2018-05-08 中芯国际集成电路制造(上海)有限公司 一种硅通孔的结构及其制作方法
CN104269484B (zh) * 2014-10-22 2017-08-25 湘能华磊光电股份有限公司 防止蒸镀铝时led芯片电极产生麻点的方法
US10094038B2 (en) 2015-04-13 2018-10-09 Lam Research Corporation Monitoring electrolytes during electroplating
US10749278B2 (en) 2016-01-15 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method of electroplating metal into recessed feature and electroplating layer in recessed feature
US10508357B2 (en) * 2016-02-15 2019-12-17 Rohm And Haas Electronic Materials Llc Method of filling through-holes to reduce voids and other defects
KR101938306B1 (ko) 2016-04-18 2019-01-14 최상준 건식 에칭장치의 제어방법
TWI658506B (zh) * 2016-07-13 2019-05-01 美商英奧創公司 電化學方法、元件及組成
TWI700401B (zh) 2018-08-21 2020-08-01 財團法人工業技術研究院 待電鍍的面板、使用其之電鍍製程、及以其製造之晶片
CN109355685A (zh) * 2018-12-06 2019-02-19 陕西理工大学 一种环节状的铜微纳米周期结构材料的制备方法
US10950519B2 (en) 2019-05-31 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
CN111041535A (zh) * 2019-12-25 2020-04-21 浙江振有电子股份有限公司 一种连续移动式电镀通孔双面板的方法
CN113629006B (zh) * 2021-07-26 2024-04-23 长江存储科技有限责任公司 形成铜结构的方法
CN113668023A (zh) * 2021-08-26 2021-11-19 长江存储科技有限责任公司 电镀方法、电镀装置以及电镀系统
CN113652716B (zh) * 2021-09-13 2022-07-12 江西新金叶实业有限公司 高镍铜阳极采用周期性反向电流电解的工艺
US11913132B2 (en) * 2022-05-18 2024-02-27 Advanced Semiconductor Engineering, Inc. Method for manufacturing a package
CN118326466B (zh) * 2024-06-12 2024-08-16 深圳市联合蓝海应用材料科技股份有限公司 提高化合物半导体器件背孔导热性能的方法及相应产品

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4046649A (en) * 1974-08-13 1977-09-06 Westinghouse Electric Corporation Forward-reverse pulse cycling anodizing and electroplating process
DE2936247A1 (de) * 1979-09-07 1981-03-19 Siemens AG, 1000 Berlin und 8000 München Einrichtung zum galvanischen abscheiden einer metallischen schicht mit vorgegebener schichtstaerke
US4514265A (en) 1984-07-05 1985-04-30 Rca Corporation Bonding pads for semiconductor devices
GB8801827D0 (en) * 1988-01-27 1988-02-24 Jct Controls Ltd Improvements in electrochemical processes
JPH02187032A (ja) * 1989-01-13 1990-07-23 Fuji Electric Co Ltd 半導体装置用バンプ電極の電解めっき方法
US5007993A (en) * 1989-06-20 1991-04-16 Hull Harry F Electrolytic processing apparatus and method with time multiplexed power supply
JPH03202499A (ja) * 1989-12-28 1991-09-04 Fujitsu Ltd メッキ膜厚の制御方法
JP2734785B2 (ja) * 1991-02-22 1998-04-02 日本電気株式会社 電解めっき用治具
JPH05109659A (ja) * 1991-10-21 1993-04-30 Nec Corp 半導体装置の製造方法
US5273642A (en) 1992-04-21 1993-12-28 Itt Corporation Apparatus and method for electroplating wafers
US5605615A (en) * 1994-12-05 1997-02-25 Motorola, Inc. Method and apparatus for plating metals
US5662788A (en) * 1996-06-03 1997-09-02 Micron Technology, Inc. Method for forming a metallization layer
JP2000510289A (ja) * 1996-12-16 2000-08-08 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 集積回路チップ上の電気めっき相互接続構造
US6174425B1 (en) * 1997-05-14 2001-01-16 Motorola, Inc. Process for depositing a layer of material over a substrate
JPH1192947A (ja) * 1997-09-12 1999-04-06 Ebara Corp 半導体ウエハのメッキ方法及び装置
JPH1197393A (ja) * 1997-09-16 1999-04-09 Ebara Corp 微細窪み内への金属堆積方法
JPH1197391A (ja) * 1997-09-16 1999-04-09 Ebara Corp 半導体ウエハー配線電解メッキ方法
US6074544A (en) * 1998-07-22 2000-06-13 Novellus Systems, Inc. Method of electroplating semiconductor wafer using variable currents and mass transfer to obtain uniform plated layer
JP2003268598A (ja) * 2002-03-18 2003-09-25 Fujitsu Ltd めっき装置及びめっき方法

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