KR20010014857A - 반도체 웨이퍼 위에 구리층을 형성하는 방법 - Google Patents

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Abstract

웨이퍼 (wafer)(20) 위에 구리층(118)을 전기도금하는 방법은 개선된 구리 상호연결 (interconnect)을 구하는 방식으로 전기도금 시스템(10)의 음극 (cathode)에 전력을 제공한다. 제어 시스템(34)은 다음 중 둘 이상을 혼합하여 시스템(10)의 음극에 전력을 제공한다: (i) 양의 저전력 DC 싸이클 (201 또는 254); (ii) 양의 고전력 DC 싸이클 (256 또는 310); (iii) 저전력, 펄스화, 양의 전력 싸이클 (306 또는 530); (iv) 고전력, 펄스화, 양의 전력 싸이클 (212, 252, 302, 또는 352); 및/또는 (v) 음의 펄스화 싸이클 (214, 304, 510, 528, 또는 532). 이들 싸이클의 집합은 웨이퍼(20)상으로 구리 또는 유사한 금속(118)을 전기도금하도록 동작한다. 전기도금하는 동안, 원위치 처리 제어 및/또는 종료점 지정 (506, 512, 또는 520)은 결과적인 구리 상호연결을 더 개선하도록 실행된다.

Description

반도체 웨이퍼 위에 구리층을 형성하는 방법{Method for forming a copper layer over a semiconductor wafer}
발명의 분야
본 발명은 일반적으로 반도체 제작에 관한 것으로, 특히 새겨진 (inlaid) 구리 상호연결을 형성하도록 반도체 기판상에 구리를 전기도금하는 방법에 관한 것이다.
발명의 배경
기존에 반도체 디바이스는 고성능을 얻기 위해 더 높은 전류 밀도를 요구하고 있다. 부가하여, 디바이스 차원은 더 높은 전류 밀도를 전도할 때 증가적으로 문제가 되고 있는 기하형으로 줄어들고 있다. 더 높은 전류 밀도 및 줄어드는 기하형은 다른 공통된 확실성 문제점을 방지하면서, 개선된 웨이퍼 제조 처리량, 감소된 금속 공백 (void), 전기 이동 (electromigration, EM)에 대해 충분할 레벨의 저항 (resistance)를 동시에 유지하는 기술로 수용되어야 한다. 알루미늄이 완숙된 집적 회로(IC) 상호연결 물질이지만, 구리는 IC 상호연결에서 사용되기 위한 비교적 새로운 물질이다.
기판에 구리 (Cu)를 피착하는 가장 가망성있는 방법 중 하나는 전기도금과 같은 도금 방법을 사용하는 것이다. 도금된 구리는 집적 회로(IC) 응용에서 사용될 때 알루미늄에 몇가지 이점을 제공하고, 여기서 주요 이점은 구리가 알루미늄 근거의 물질 보다 덜 저항력이 있으므로 더 높은 주파수에서 동작할 수 있다는 점이다. 부가하여, 구리는 전기 이동 (EM)에 연관된 종래 문제점에 대해 알루미늄 보다 더 저항력이 있다. 시간에 걸쳐 더 높은 전류 밀도 및/또는 더 낮은 EM에 대한 저항을 갖는 회로는 금속성 상호연결에서 공백 또는 오픈 회로를 개발시키는 경향을 갖기 때문에, 구리를 사용할 때 주어지는 전기 이동에 대해 증가된 저항은 반도체 디바이스의 확실성을 전체적으로 개발시킨다. 이러한 공백 또는 오픈 회로는 필드 (field)에서나 번 인 (burn-in) 동안 디바이스가 파극적으로 동작되지 않게 할 수 있다.
그러나, IC 제작 처리에 구리를 집적시키는 것은 또한 새로운 문제점을 제기하여, 확실성에 대해 또는 고용량 제작을 위해 결코 완전하게 최적화되지 않는다. 예를 들어, 실질적으로 직류(DC) 모드에서만 구리가 매우 높게 인가된 전류 또는 전위를 갖는 전기도금 욕조를 사용해 높은 종횡비의 오프닝 (opening)으로 너무 빠르게 피착되면, 구리 상호연결에 형성되는 공백 영역이나 키홀 (keyhole)로 문제점이 생기게 되는 것으로 발견되었다. 이러한 도금 조건에서, 피착된 구리는 결국 증가적으로 피착된 구리막에 구리로 둘러싸인 에어 (air) 영역이나 공백을 생성하도록 오프닝의 상단 부분을 핀치오프 (pinch off)한다. 또한, 높은 전류 밀도, DC 모드, 구리의 도금은 결과적으로 높은 피착 비율을 제공하고, 도금된 Cu막으로 전기도금된 불순물이 더 적으므로 전기 이동(EM)에 대해 저하된 저항을 갖는 구리막을 만든다.
부가하여, 구리의 효과적인 전기도금은 밑에 놓이는 막의 질에 많이 의존한다. 밑에 놓인 구리 시드막 (seed film)이 균일하게 피착되지 않거나 불충분한 양의 시드 물질을 갖는 영역을 포함하면, 이 영역에는 구리가 균일하게 피착되지 않아 IC 산출량의 감소 및/또는 IC 확실성 문제를 일으킬 수 있다. 전형적으로, 밑에 놓인 시드층의 질에 대한 구리 도금의 민감도는 낮은 처리량, 낮은 DC 도금 방법을 사용할 때 증가된다. 그러므로, 높거나 낮은 DC 방법이 사용되는가 여부에 관계없이, 최종적인 구조에서는 하나 이상의 심각한 구리 도금 문제점이 피할 수 없는 것으로 보여진다.
그러므로, 반도체 산업에서 감소 또는 제거된 공백 형성, 전기 이동 (electromigration, EM)에 대해 개선된 저항, 개선된 균일성, 및/또는 유사한 이점을 동시에 보장하면서 충분한 제작 처리량으로 구리 상호연결을 전기도금하는 방법이 필요하다.
전기도금 확실성, 성능, 및 산출량 문제점에 부가하여, 구리를 피착하는 종래 방법은 일반적으로 고정 시간 피착을 사용해 기판상에 구리를 전기도금하는 것을 요구한다. 전형적으로, 처리가 조건 또는 제어 제한내에서 동작하고 있는가를 결정하도록 지정된 조건하에서 전기도금 챔버 (chamber)를 통해 테스트 웨이퍼 (wafer)가 처리된다. 그 제한내에서 시스템이 동작하고 있으면, 이어지는 제작 웨이퍼의 고정 시간 피착 처리는 일정 시간 주기 동안 시작될 수 있다. 이 테스트 웨이퍼 처리 제어 방법은 피착 조건이 시간에 걸쳐 변하지 않고 유지된다는 가정에 의해 이어지는 제작 웨이퍼가 조건 또는 제어 제한내에 있는 것으로 가정한다.
테스트 웨이퍼를 처리하고, 테스트 웨이터가 좋은 결과를 얻는 정적 조건을 결정하고, 이어서 연속적으로 성공하도록 이들 조건에 의해 정적으로 웨이퍼를 처리하는 전체적인 방법은 시간이 소모되고, 확실하지 못하고, 또한 가격이 비싸다. 그러므로, 도금 동작이 도금하는 동안 동적으로 컴퓨터에 의해 제어될 수 있도록 실시간으로 전기도금 동작을 모니터하거나 원위치에서 종료할 수 있는 구리 전기도금 시스템을 제공하여, 그에 의해 테스트 웨이퍼 사용 및 웨이퍼 스크랩 (scrap)이 감소되고, 처리량이 더 최적화되고, 또한 막의 성능이 개선되는 것이 유익하다.
도 1은 전기도금 챔버 (chamber) 및 반도체 웨이퍼 (wafer) 상으로 구리 물질을 전기도금하는데 사용되는 연관된 컴퓨터 제어 시스템을 도시하는 혼합된 단면의 전기적 블록도.
도 2는 도 1의 음극 어셈블리 (cathode assembly) (즉, 웨이퍼, 턴테이블 (turntable), 및 클램프 (clamp))를 도시하는 상단 투시도.
도 3 내지 도 7은 도 1 및 도 2의 시스템을 사용해 이중 새김 (dual-inlaid) 구조내에 구리를 증가적으로 전기도금하는 방법을 도시하는 단면도.
도 8 내지 도 13은 종래 기술에 의해 지시된 구리 상호연결의 질을 개선하기 위해 도 1의 전기도금 챔버의 음극 어셈블리가 구리 전기도금 동안 제어되는 몇가지 다른 방법을 다양한 XY 시간선으로 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 전기도금 챔버 18 : 전기 접촉
20 : 웨이퍼 34 : 제어 시스템
118 : 구리층
일반적으로, 본 발명은 구리 전기도금 동작을 통해 반도체 웨이퍼 (wafer)상에 형성된 구리 (Cu 또는 Cu 합금) 상호연결의 질을 개선하기 위해 구리 전기도금 챔버 (chamber)의 음극 및/또는 양극을 제어하는 방법 및 장치이다. 구리 전기도금 챔버의 음극 및/또는 양극에 공급되는 다양한 선택적 직류(DC) 바이어스 주기를 포함하는 것과 함께, 펄스화된 양 및/또는 음의 전류 파형의 다양한 순차는 구리 균일성, 전기 이동 (electromigration, EM)에 대한 구리 저항, 도금 처리량, 구리 공백, 구리 입자 구조, 및/또는 다른 유사한 특성 중 하나 이상에 악영향을 가질 수 있는 것으로 발견되었다.
여기서 주어진 개선된 구리 전기도금 방법은 도 1 내지 도 13을 참고로 더 잘 이해될 수 있다.
도 1은 전기도금 시스템 또는 챔버(10)의 단면도를 설명한다. 챔버(10)는 전기적, 화학적, 또한 기계적으로 챔버(10)의 동작을 제어하는데 사용되는 컴퓨터 제어 시스템(34)의 블록도 표시에 연결된다. 시스템(10)은 챔버 어셈블리 또는 하우징 (housing)(11)을 포함한다. 하우징(11)은 시간에 걸쳐 챔버(10)로부터의 과도한 전기도금 액체가 흘러나오는 하나 이상의 출구 포트(22)를 갖는다. 시스템(10)은 또한 광택제 (brightener), 캐리어 (carrier), 레벨러 (leveler), 및/또는 도금 첨가물 중 하나 이상을 포함할 수 있는 들어오는 도금액(19)을 수신하기 위한 입구 포트(24)를 갖는 내부 컵 (inner cup)(12)을 포함한다. 컵(12)은 중앙 확산기(13)를 포함한다. 확산기(13)는 일반적으로 챔버(10)의 음극 어셈블리, 웨이퍼(20), 및 양극(14) 사이에 전기적 고립을 제공하는데 사용된다. 도 1의 음극은 집합적으로 하나 이상의 웨이퍼(20), 클램프 (clamp)(18), 및/또는 턴테이블 (turntable)(16)이다. 부가하여, 확산기(13)는 웨이퍼(20)에 대한 액체 방해를 감소시키고 용액(19)에서 불순물/농도 균일성 또는 분포를 개선하는데 사용될 수 있다.
양극(14)은 컵(12)의 바닥 부분과 확산기(13) 사이에 놓이고, 도 1에 특정하게 도시되지 않은 전원에 의해 전력이 주어진다. 도 1에서 양극 및 음극 사이의 제어는 똑같은 컴퓨터(34)나 다른 컴퓨터에 의해 행해질 수 있음을 주목한다. 양극(14)은 도금 동작 동안 일반적으로 정적 DC 바이어스에 의해 제어되지만, 여기서 주어진 양극(14)은 펄스화된 직류(DC)에 의해 제어되거나, 전기도금 비율 (즉, 처리량)을 변화시키도록, 구리막 입자 크기에 영향을 주도록, 및/또는 전기도금된 구리막 또는 처리의 다른 특성을 변경하도록 전기도금 주기 동안 시간에 걸쳐 DC 및/또는 펄수화된 전류(I)나 전압(V) 사이에서 변화될 수 있다. DC, 전력, 전압, 및 전류는 모두 다소간 전력과 연관되므로 여기서는 상호교환가능하게 사용됨을 주목한다.
그러므로, 여기서는 음극 전기 제어가 일반적으로 주어지지만 (도 8 내지 도 13을 참고), 이러한 기술은 일반적으로 일부 환경에서 도 1의 양극에 적용될 수 있음을 주목하는 것이 중요하다. 시스템(10)은 또한 턴테이블(16)과 하나 이상의 클램프 핑거 (finger) 또는 링 (ring)(18)을 포함하는 헤더(15)를 포함한다. 전체적인 어셈블리 (하나 이상의 웨이퍼(20), 클램프(18), 및/또는 테이블(16)을 포함하는)는 시스템(10)에 대한 음극으로 전력이 주어진다. 음극 어셈블리 구성성분은 전형적으로 이러한 바이어스를 목적으로 백금 (platinum) 또는 백극화 타타늄 (platinized titanium)으로 구성된다. 턴테이블(16)은 일반적으로 도금하는 동안 웨이퍼 회전을 허용하도록 기계, 컴퓨터, 및/또는 모터로 제어되지만, 이러한 회전은 일부 도금 동작 동안 항상 요구되지는 않는다.
음극 (예를 들면, 하나 이상의 웨이퍼(20), 클램프(18), 및/또는 턴테이블(16))은 도 1의 제어 시스템(34)을 사용해 전력이 주어지고, 또한/또는 전기적으로 모니터된다. 제어 시스템(34)은 임의의 종류의 컴퓨터 제어 디바이스이지만, 일반적으로 일부 종류의 중앙 처리 유닛(CPU)(26)을 포함한다. CPU(26)는 실제로 하나 이상의 전원(18)으로부터 음극에 전류 및/또는 전압 (즉, 전력)이 제공되는 시간 및 방법을 제어하는 스위치 또는 논리 회로(32)를 제어한다. 전원(28) (하나 이상의 전원이 될 수 있는)은 넓은 범위의 전류 및/또는 전압 레벨에 걸쳐 직류(DC) 레벨의 전력 또는 펄스화된 DC 파형을 제공한다. 부가하여, 전원(28)은 이에 제한되지는 않지만 톱니형 전력 파형, 싸인파형, 대수파형, 지수파형, 또는 도 1의 음극에 대한 다른 종류의 전력/시간 제어를 포함하는 교류(AC) 파형을 제공하도록 설계될 수 있다. 부가하여, 전원(28)은 다른 전력 크기 및/또는 다른 충격 싸이클 (duty cycle)의 on 시간 또는 off 시간을 갖는 사각파형을 제공할 수 있다. 또한, 전원(28)은 음이나 양의 극성 또는 그들의 조합으로 이들 파형이나 전류/전압/전력 레벨을 제공할 수 있다. 이러한 전력은 전원(18)을 통해 도 1의 클램프(18)에 제공된다.
전력을 공급하는데 사용되는 똑같은 클램프(18)는 또한 전기도금 모니터링을 실행하도록 종료점 검출 센서에 때로 연결되는 것과 똑같은 클램프이다. 또 다른 형태로, 단지 회로(30)에 의한 제어만을 위해 연결된 것이고 전원(28)에 의한 제어를 위한 것은 아닌 전용 종료점 클램프 또는 프로브 (probe)(18)는 전원(18)에 연결된 다른 클램프(18)가 웨이퍼(20)의 전기도금 바이어스를 실행하면서 원위치에 전기도금 제어를 제공하도록 웨이퍼(20)의 전기적 특성을 주기적으로 또는 연속적으로 모니터하는데 사용될 수 있다.
디바이스(30)가 클램프(18)나 또 다른 접촉 메카니즘을 통해 동작하는 방법의 예로, 센서(30) 또는 그에 의해 제어되는 전원은 고정된 전압을 웨이퍼(20)에 인가하고 결과의 전류를 측정할 수 있다. 그로부터 주어지는 I-V 데이터 결과는 증가적으로 피착된 Cu막의 저항 R을 결정하는데 사용될 수 있고, 그에 의해 R 평가는 R=□1/A를 통해 Cu막의 두께에 상관될 수 있다. I 및 V가 R을 결정하는데 사용될 수 있고, 전도성 (□) 또는 Cu의 저항률의 역수가 공지되고, 또한 두 종료점 측정 클램프(18) 사이의 실효 길이(l)가 챔버 설계에 의해 고정되므로, A만이 변수이다. A는 전류가 흐르게 되는 단면적으로, 피착 Cu막의 두께(t)에 대한 함수이다. 그러므로, A가 증가되면, 이러한 증가는 대응하는 두께의 증가로 인한 것이고, 그에 의해 R은 A 및 두께(t)에 맵핑 (mapping)되어 종료점 검출을 수용하게 된다.
또 다른 형태로, 회로(30)는 고정된 전류(I)를 웨이퍼(20)에 적용하고 결과의 전압(V)을 측정한다. 이러한 I-V 또는 V-I 처리는 똑같은 클램프(18)로 전원(28)과 시간 다중화되거나, 분리된 전용 종료점 클램프(18)에 고정될 수 있다. 시간에 걸쳐 웨이퍼(20)의 전기적 특성을 측정함으로서, 시간에 걸쳐 웨이퍼에 피착된 전도성 구리막의 두께가 측정된 웨이퍼 저항이나 다른 측정된 전기적 특성에 용이하게 상관될 수 있으므로, 유닛(30)은 전기도금 처리를 종료할 때를 정확히 결정할 수 있다. 부가하여, 웨이퍼(20)는 수개의 다른 쌍의 분리된 클램프(18) 사이에서 또는 웨이퍼의 표면을 통해 여러 방향으로부터 모니터될 수 있고, 그에 의해 Cu 또는 Cu 합금 전기도금 동안 실시간 균일성 데이터를 발생하도록 컴퓨터에 의해 웨이퍼를 통한 저항의 2차원 맵 (map) (전기도금된 두께의 2-D 맵)을 구해할 수 있다. 이러한 균일성 정보는 균일성을 개선하기 위해 전력(28)을 원위치에서 피착하기에 최적화시키도록 CPU(26)에 의해 사용되거나, 균일성 정보가 보수 또는 기계적 수리를 위해 기계를 플래그 처리하는데 사용될 수 있다.
그러므로, 시스템(10)의 동작 동안, 도금 용액(19)은 입구 포트(24)를 통해 컵(12)으로 들어가고 출구 포트(22)를 통해 빠져나온다. 양극(14)은 산화되고, 구리는 제어 시스템(34)에 의해 제공되는 신호를 통해 음극에 도금된다. 도금하는 동안, 제어 시스템(34)은 웨이퍼(20)에 피착된 구리의 질과 특성을 개선하도록 음극 및/또는 양극 전력을 제어한다 (즉, 시간에 걸쳐 전류 및/또는 전압의 공급을 선택적으로 변화시킴으로서). 도금 처리의 종료점 검출 및 그 이상의 제어는 또한 종료점 센서 및 회로(30)를 사용해 본래 방식으로 실행된다.
요약하면, 양극(14), 클램프 핑거(18), 및 기판 웨이퍼(20) (즉, 음극)는 구리로 기판(20)을 도금하도록 하나 이상의 제어 시스템(34)을 사용해 바이어스 처리되고, 그에 의해 컴퓨터 시스템(34)을 통해 소자 (14, 18, 및/또는 20)의 바이어스 처리 방법은 웨이퍼 처리량, 구리 공백 형성의 감소 또는 제거, Cu 핀치오프 (pinch-off)의 감소, 개선된 막의 균일성, 및/또는 전기 이동(EM)에 대한 개선된 저항 중 하나 이상에 상당한 영향력을 갖는다. 일반적으로, 여기서 도 8 내지 도 13을 통해 순차적으로 논의되는 하나 이상의 전기도금 음극 바이어스 기술을 사용할 때, 개선된 막의 특성, 개선된 확실성, 및/또는 증진된 성능이 결과로 주어지는 것으로 발견되었다.
도 2는 도 1에서 단면 방식으로 앞서 도시된 음극 어셈블리의 상단 투시도를 설명한다. 도 2는 웨이퍼(20), 턴테이블/헤드플레이트 (headplate)(16), 및 6개의 클램프(18)를 도시한다. 도 2는 6개의 클램프를 도시하지만, 도 2에서 2개의 핑거 클램프 대신에 하나의 대형 클램프 링을 사용하는 것도 가능함을 주목하여야 한다. 또한, 도 2에서 웨이퍼(20)의 주변 표면 주위에 다수의 핑거 클램프 (예를 들면, 3, 10, 40, 100 등)를 사용하는 것이 가능하다. 도 2는 시간에 걸쳐 웨이퍼(20)를 따른 경로나 다양한 점에 형성된 구리의 두께를 나타내는 2차원 도금 균일성 맵을 유도하도록 도 2의 6개 클램프 중 2개 이상의 사이에서 종료점 전기적 데이터가 구해질 수 있음을 도시한다. 다른 위치에서 사용되는 클램프가 더 많아지면 많아질수록, 균일성 맵은 더 큰 해상도를 만들 수 있음이 명백하다. 도 1 및 도 2는 한가지 종류의 전기도금 시스템을 설명하고, 그에 의해 도 1 및 도 2가 도 3 내지 도 13의 지시와 연관되어 충분히 사용되도록 허용하면서, 다른 많은 구조나 소자가 도 1 및 도 2에 부가 또는 삭제될 수 있다.
일반적으로, 도 1 및 도 2에 도시된 시스템은 도 3 내지 도 7에 도시된 바와 같이 웨이퍼(20)상에 시간에 걸쳐 구리나 또 다른 금속성 물질을 전기도금하는데 사용될 수 있다. 이러한 구리나 금속성 도금은 도 8 내지 도 13에 대해 여기서 논의된 기술 중 하나 이상을 사용해 도 1의 음극 (및/또는 도 1의 양극(14))에 전력을 공급함으로서 이루어질 수 있다. 반도체 웨이퍼 위에 구리가 단일로 새겨진 또한/또는 이중으로 새겨진 개선된 상호연결을 형성하는데 사용되는 특정한 방법은 이후 도 3 내지 도 13을 참고로 상세히 더 이해될 수 있다.
도 3 내지 도 7은 시간에 걸쳐 구리 전기도금 물질에 의해 형성된 이중으로 새겨진 집적 회로(IC) 구조를 단면도로 설명한다. 이러한 전기도금은 도 1 및 도 2에서 설명되는 장치 또는 그와 유사한 장치를 사용해 이루어진다. 도 3은 반도체 구조(100) (예를 들면, 간단히 더 큰 웨이퍼(20) 위에 형성된 많은 구조 중 하나)를 설명한다. 반도체 구조(100)는 하나 이상의 기저층 (base layer)(102)을 포함한다. 기저층(102)은 전형적으로 양호하게 반도체 웨이퍼인 기판을 포함한다. 도 3에서 층(102)의 바닥 또는 기저 부분으로 제공되는 기판 물질은 일반적으로, 하나 이상의 실리콘, 게르마늄 실리콘, 비화갈륨, 게르마늄, 다른 III-V 합성물, 탄화실리콘, 절연체상의 실리콘 (silicon on insulator, SOI) 물질, 또는 유사한 기판 물질이다.
이 기판 물질 위에는 도 3의 영역(102)이 형성된다. 영역(102)은 전형적으로 기판 물질내에 또한/또는 그 위에 반도체 디바이스를 형성하도록 사진석판술로 패턴화되고 선택적으로 에칭된 도체, 반도체, 및/또는 유전층의 혼합을 포함한다. 예를 들면, 영역(102)은 질화실리콘, 이산화실리콘, TEOS(tetraethylorthosilicate) 유리, BPSG(borophosphosilicate glass), SOG(spin on glass), 낮은 k 물질, 크세로겔(Xerogel), 및/또는 그와 유사한 것과 같은 다양한 산화물 및/또는 질화물 층 중 하나 이상을 포함한다. 영역(102)은 또한 게르마늄 실리콘, 폴리실리콘 (polysilicon), 비결정질 실리콘, 도핑된 폴리실리콘, 및 유사한 물질과 같은 반도체층을 포함할 수 있다. 이들 전위층에 부가하여, 다중층 영역(102)은 또한 내화성 규화물, 내화성 금속, 알루미늄, 구리, 텅스텐, 이들 물질의 합금, 질화도체, 산화도체, 또는 유사한 금속성 구조와 같은 도체 또는 금속층을 포함할 수 있다.
도 3에서는 층(102) 위에 놓이는 것으로 이러한 금속성 상호연결 구조(104) 두가지가 설명된다. 한가지 형태로, 영역(104)은 도 3의 디바이스(100)에서 전도성 상호연결을 형성하는 새겨진 구리 상호연결이다. 다른 형태로, 층(104)은 하나 이상의 알루미늄 및/또는 텅스텐 영역이 될 수 있다. 일반적으로, 상호연결(104)은 도 3의 층(102)내에 또는 그 아래에 형성된 다양한 능동적 및/또는 수동적 전기성분을 전기적으로 상호연결시키도록 위치한다.
층 (102, 104) 위에는 에칭 중단층(106)이 주어진다. 에칭 중단층은 일반적으로 질화실리콘층, 질산화층, 또는 실리콘이 풍부한 질화실리콘층이다. 에칭 중단층(106) 위에는 일반적으로 TEOS (tetraethylsilicate) 유리, f-TEOS (fluorine doped TEOS), 오존 TEOS, PSG (phosphosilicate glass), BPSG (borophosphosilicate glass), 낮은 k 유전체 물질, 질화물, SOG (spin on glass), 또는 그들의 합성물 중 하나 이상으로 구성되는 레벨간 유전체 (interlevel dielectric, ILD) 부분(108)이 주어진다. 층(108) 위에는 또한 반사 방지 코팅 (anti-reflective coating, ARC) 기능을 하고 일반적으로 층(106)에 대해 상기에 논의된 물질과 같은 물질로 구성되는 제 2 에칭 중단층(110)이 주어진다. 한 형태로, 층 (106, 110)은 질산화실리콘, 질화실리콘, 실리콘이 풍부한 질화실리콘, 및/또는 유사한 유전체 물질의 합성물이다. 층(110) 위에는 상기에 논의된 층(108)과 유사한 또 다른 ILD 층(112)이 있다.
도 3은 층 (106) 내지 (112)이 단일로 새겨진 또는 이중으로 새겨진 구조를 형성하도록 1회 이상의 사진석판술 패턴화 및 에칭에 의해 사진석판술로 패턴화되고 에칭되는 것을 설명한다. 도 3은 특별히 층(112)을 통해 형성된 하나 이상의 트렌치 (trench) 영역 및 층(108)을 통해 형성된 적어도 2개의 경로를 갖는 이중 새김 (dual inlaid) 구조를 설명하고, 층(112)의 트렌치 영역은 도 3의 층(108)에 있는 2개 경로 사이를 연결시킨다. 도 3의 이중 새김 트렌치 구조는 바닥 트렌치 표면(117), 유전층(112)의 상단 표면인 상단 유전체 표면(115), 및 금속 상호연결 영역(104)의 노출된 상단 표면인 바닥 경로 표면(119)을 갖는다.
도 3은 장벽층(114)이 이중 새김 트렌치 구조내에서 상단 유전체 표면(115) 위에 형성되는 것을 설명한다. 일반적으로, 층(115)은 1000 Å 이하의 두께를 갖는 층이고, 일반적으로 구리가 인접하 유전체 영역 (112, 108)으로 역확산되는 것을 방지할 수 있는 물질로 구성된다. 특별히, 구리 장벽층으로 사용되는 물질은 이에 제한되지는 않지만 질화탄탈 (TaN), 질화티타늄 (TiN), 티타늄 텅스텐 (Ti/W), 그들의 합성물, 및/또는 유사한 물질을 포함한다. 일부 경우에서는 유전체 물질 (108, 112)이 선택되거나 표면 처리될 수 있어, 장벽층이 전혀 필요없거나 그에 의해 층 (108, 112)의 표면 부분 그 자체가 장벽으로 동작한다.
도 3은 구리, 금속, 또는 구리-합금 시드층(116)이 선택적인 장벽층(114)의 상단에 형성되는 것을 설명한다. 한 형태에서, 층(116)은 스퍼터링 (sputtering) 또는 물리적인 증기 피착 (physical vapor deposition, PVD)에 의해 형성되는 구리층이다. 또 다른 형태에서는 층(116)이 화학적 증기 피착 (chemical vapor deposition, CVD)을 사용해 형성될 수 있다. 일부 경우에서는 PVD 처리 및 CVD 처리의 조합이 사용된다. 임의의 경우에서, 층(116)은 일반적으로 구리를 포함하고 전형적으로 2500 Å 이하의 두께를 갖는 층이다. 무전기 도금과 같은 다른 기술이 도 3의 시드층(116)을 형성하는데 사용될 수 있음을 주목한다.
도 3에 설명되는 바와 같이, 대중적인 PVD 처리는 완전하게 균일하지 않거나 모든 노출 표면 및 이중 새김 상호연결 구조의 코너에 걸쳐 등각이 되지 않는 시드층(116)을 형성하기 쉽다. 실험에서 PVD 시드층(116)은 전형적으로 도 3에 도시된 바와 같이 시드 공핍 (seed depletion) 영역(116a)을 포함하는 것으로 나타난다. 시드 공핍 영역(116a)은 무엇이든 시드 물질을 거의 또는 전혀 포함하지 않는 노출 상호연결 표면의 영역이다. 영역(116a)이 시드 물질을 포함하지 않으면, 이는 전형적으로 불연속적인 노듈 (nodule)이거나 적어도 부분적으로 서로 분할되는 구리의 아일랜드 (island)이다. 실험에서 시드 공핍 영역(116a)은 도 3에 도시된 바와 같이, 바닥 트렌치 표면(117)과 바닥 경로 표면(119) 사이에 위치하는 측면벽에서 일어나기 쉬운 것으로 나타난다.
도 3은 또한 더 얇은 시드 부분(116b)을 도시한다. 더 얇은 시드 영역(116b)은 일반적으로 연속막인 시드층 영역이지만 (영역(116a)과 같이 아일랜드나 노쥴이 아닌), 상단 유전체 표면(115) 위에 있는 대부분의 다른 시드층 부분 보다 더 얇다. 영역(116b)은 일반적으로 유전체 상단 표면(115)과 경로 바닥 표면(119) 사이에 있는 트렌치 구조의 측면벽 부분 및/또는 트렌치 바닥 표면(117)과 경로 바닥 표면(119) 사이에 있는 측면벽 표면 부분에서 생긴다. 부가하여, 바닥 경로 표면(119)을 덮는 시드층 부분은 전형적으로 상단 유전체 표면(115) 위에 형성된 시드층의 두께 보다 더 얇은 것으로 발견되었다. 도 3은 또한 더 두꺼운 시드 부분과 두꺼운 코너 부분(116c)이 PVD 시드층(116)내에 형성될 수 있는 것을 설명한다.
일반적으로, 영역 (116a, 116b, 116c)의 형성은 도 4 내지 도 7을 통해 여기에 도시될 바와 같이 이어지는 전기도금 동작을 복잡하게 할 수 있다. 전기도금 시스템의 음극에 바이어스 처리를 하는 다른 방법은 도 3의 이들 영역 (116a, 116b, 116c)의 존재로부터 기인되는 다양한 악영향을 방지할 수 있는 것으로 발견되었다. 영역 (116a, 116b, 116c)으로부터 기인된 도금의 불편한 점을 줄이기 위해 도시된 특정한 전류, 전압, 및/또는 전력 파형은 특별히 도 8 내지 도 13에 대해 순차적으로 설명되고 논의된다.
도 3에 도시된 구조(100)를 형성한 이후에, 웨이퍼(20) (구조(100)를 포함하는)는 도 1 및 도 2에 도시된 시스템(10)에 배치된다. 이 웨이퍼(20)는 이어서 도 1에 도시된 바와 같이 전기도금 용액(19)에 노출된다. 용액(19)에 노출되는 동안, 제어 시스템(34) (하나 이상의 클램프(18)를 통해)은 여기서 도 4 내지 도 7을 통해 웨이퍼(20) 위에 증가적으로 형성된 전기도금 구리막의 질을 개선하도록 도 8 내지 도 13 중 하나 이상에 도시된 바와 같이 웨이퍼(20)에 공급된 전력, 전류, 또는 전압의 양 또는 그들의 조합을 제어하고 있다.
구체적으로는, 도 4는 도 3에 도시된 이중 새김 트렌치 구조의 표면에 걸쳐 실행되는 구리 전기도금 동작의 시작 위상을 설명한다. 도 4에서, 고전력 전기도금 처리는 웨이퍼(20)상에 증가적인 구리 (Cu)층(118a)을 전기도금하는데 사용된다. 도 4의 결과를 얻는 고전력 전기도금 처리는 전기도금 중에서 초기 시간 주기 동안 도 1 및 도 2의 시스템(10)내에서 음극 (웨이퍼 20)에 비교적 높은 전력 레벨을 제공한다. 고전력 전기도금 처리는 도 3에 도시된 시드층(116)의 표면에 대한 구리 피착의 고비율을 제공하게 된다. 높은 피착 비율에 부가하여, 고전력 피착 처리는 시드층 내용에서 실질적으로 줄어들거나 시드층의 공백인 시드 공핍 영역(116a)(도 3을 참고)에 대한 도금을 용이하게 한다. 실험적으로, 저전력 전기도금 처리는 도 3의 시드 공핍 영역(116a)을 충분히 도금하지 못하고 (즉, 저전력 도금은 수용가능한 비율로 이들 영역에 도금되지 못한다), 그에 의해 구리 상호연결에는 공백이 형성되는 것으로 나타난다. 그러므로, 고전력 초기 도금 주기는 더 높은 비율의 초기 Cu 피착을 통해 처리량을 개선할 뿐만 아니라 도 3의 시드 공핍 영역(116a)의 존재시 구리 상호연결질을 개선하는데 사용된다. 시드층(116) 및 새롭게 전기도금된 구리층(118a)은 시드층과 위에 놓인 전기도금층 사이의 접합이 때때로 주사 SEM (scanning electron microscope) 단면에서, 특히 시드층(116)이 구리이고 전기도금된 층(118a)도 또한 구리인 경우 식별되기 불가능해질 수 있음을 나타내는 점선에 의해 분리됨을 주목한다.
고전력 전기도금 주기의 상기 이점에도 불구하고, 고전력 도금 주기는 일반적으로 전기 이동(EM)에 대해 충분한 레벨의 저항을 제공 또는 개선하도록 Cu막에 질소, 탄소, 및 황과 같은 불순물을 충분히 포함하지 않는다. 그러므로, 도 4의 영역(118a)은 대부분 원하는 만큼 EM에 저항력이 있지 못하기 쉽다. 부가하여, 도 4에 도시된 바와 같이, 고전력 도금 주기가 너무 오래 유지되면, 도 3의 더 두꺼운 영역(116c)이 결국 구리 상호연결 구조내에 공백 또는 핀치오프를 만들게 된다. 다른 말로 하면, 고전력 전기도금은 표면(116c)에서 너무 빨리 도금되어 경로가 채워져 핀치오프가 일어나기 이전에 도 3의 두 인접 영역(116c)이 함께 도금되는 것으로 나타난다. 핀치오프는 경로 영역 부근의 상호연결 구조에서 에어 갭 (air gap)이나 공백을 생성시킨다. 그러므로, 고전력 싸이클을 사용해 구리를 전기도금하는 것은 처리량을 개선시키고 시드 공핍 영역(116a)의 존재를 보상하는 경향이 있으면서, 이러한 고전력 처리가 초기 주기에서 너무 오래 유지되면, 핀치오프 및 공백이 생기게 되어 EM 저항이 감소되는 것으로 결정되었다.
고전력 전기도금 처리에 문제점이 생기므로, 상기 문제점을 해결할 수 있는가를 결정하도록 저전력 전기도금이 연구되었다. 실험적으로 전기도금 처리 동안 초기에 사용된 저전력 전기도금 처리는 (초기 단계라 칭하여지는) 도 3의 시드 공핍 영역(116a)에 충분히 도금될 수 없지만, 구리막에 대한 불순물 포함 (예를 들면, 황, 질소, 탄소 등)을 개선하여 최종적인 구리막에서 전기 이동(EM)에 대한 저항이 개선되는 것으로 발견되었다. 그러므로, 공핍 영역(116a)의 존재가 전체적으로 시드 형성에서 방지될 수 있으면, 저전력 초기 처리가 유리할 수 있다. 시드층(116)이 PVD 층이 아니고 CVD 시드층이면, 이러한 영역(116a)은 전체적으로 방지될 수 있다. 그러므로, 저전력 전기도금 초기화 동작은 일부 경우에서, 특히 도 3의 공핍 영역(116a) 발생을 많이 감소시키는 CVD 시드층이 사용될 때 유리하다.
일부 환경에서, 상기 저전력 전기도금의 이점에 반하여, 전기도금의 초기 단계내의 저전력 주기는 도 1의 시스템을 통해 충분한 웨이퍼 처리량을 제공하지 않는다. 부가하여, 저전력 처리의 피착 비율이 고전력 처리 보다 더 낮더라도, 피착 균일성은 도 4에 도시된 영역(116c) 위에서 개선되지 않는다. 그러므로, 저전력 및 고전력 전기도금 처리 단계는 모두 결국 도 3의 영역(116c)이 있는 것으로 인해 새김 경로 영역내에 핀치오프 및 공백을 생기게 할 수 있다. 그러므로, 피착하는 동안 저전력 및 고전력 전기도금 처리를 번갈아 하는 전기도금 처리가 공핍 영역(116a)을 극복하고 처리량을 개선시키는 고전력 이점을 유지할 뿐만 아니라 EM 특성에 대해 개선된 저항을 갖는 저전력 이점을 포함하는 것으로 발견되었다. 그러나, 조합된 저전력/고전력 전기도금 처리에 의해 형성된 상호연결은 잠재적으로 아직까지 핀치오프를 만들게 된다. 그러므로, 개선된 구리 상호연결 구조가 다양한 싸이클의 고전력을 다양한 싸이클의 저저력과 조합함으로서 형성될 수 있고, 그에 의해 처리량, 시드 공핍 영역 공백 저항, 및 전기 이동(EM) 저항이 시간에 걸쳐 균형화되거나 최적화될 수 있지만, 공백이 아직 문제점인 것으로 인식되었다. 그러므로, 고전력/저전력 혼합 도금 싸이클을 적용한 이후라도 핀치오프로부터 기인되는 공백 문제점을 해결하기 위해 도금 처리를 더 수정할 필요가 있는 것으로 인식되었다.
도 4는 전기도금을 초기화하도록 높고 낮은 양의 전력 싸이클이 번갈아 형성되도록 사용되더라도, 영역(116c)에 걸쳐 공백이 아직 발생될 수 있음을 설명한다. 이러한 공백을 제거 또는 감소하기 위해, 상기에 논의된 양의 고전력 및 저전력 싸이클 사이에서 다양한 간격으로 도 1의 웨이퍼(20)에 1회 이상 음의 펄스 전력 (교류(AC), 펄스화 DC, 또는 직류(DC)를 통해)이 인가되어야 하는 것으로 발견되었다. 웨이퍼(20)에 일부 종류의 음의 전력 싸이클을 주기적으로 또는 간헐적으로 인가함으로서, 도 4에 도시된 층(118a)의 핀치오프 "위험" 부분이 구조로부터 효과적으로 제거될 수 있는 것으로 발견되었다. 이와 같은 영역(116c)의 음의 전력 싸이클 정정은 도 5에서 결과층(118b)으로 도시된다. 일반적으로, 도 1의 시스템(10)의 음극에 음의 전력을 인가함으로서, 전기도금 처리는 역으로 되어 웨이퍼상에 앞서 피착된 전기도금 물질이 웨이퍼로부터 제거되거나 스퍼터링된다. 이러한 음의 전력 제거 단계 동안, 전기도금된 물질은 영역 (116a 및/또는 116b)에서의 도금을 통해 형성된 더 얇은 영역 (더 낮은 전류 밀도의 영역) 보다 층(118a)의 더 두꺼운 (더 높은 전류 밀도) 영역 (예를 들면, 영역 116c)으로부터 더 높은 비율로 웨이퍼(20)로부터 제거된다. 전체적인 결과는 도 5에 도시된 바와 같이 보다 등각인 시드(116)에 형성된 증가 층(118b)이다. 그러므로, 도 4로부터 고전력 양의 전력 및/또는 저전력 양의 전력 싸이클과 연관되어 사용된 음의 전력 싸이클은 더 두꺼운 영역(116c)의 존재를 보상하는 역도금 특성의 이점을 취함으로서 상호연결 오프닝에서 공백을 만들 잠재력을 많이 최소화할 수 있다. 다른 말로 하면, 구리의 피착 동안 특정한 간격으로 공급된 음의 전력은 전기도금 균일성 특성을 변경시키는 것으로 나타나, 적절한 순차로 실행되면 (다양하고 적절한 순차에 대해서는 도 8 내지 도 13을 참고) 상호연결 오프닝에서 공백을 잠재적으로 줄일 수 있다.
도 6은 고전력 AC 및/또는 DC 양의 싸이클과, 저전력 AC 및/또는 DC 양의 싸이클, 및/또는 이때금씩 정정된 음의 AC 및/또는 DC 사이클을 번갈아 제공하는 것이 최적의 방식으로 결국 도 3의 상호연결 구조를 전기도금하여 채우게 되는 것을 설명한다. 그러므로, 이와 같이 최적으로 채워진 것은 도 6의 구리층(118c)으로 도시된다. 구리를 피착하는 동안 다양한 양의 고전력, 양의 저전력, 및 음의 전력 싸이클과 극성에 대한 특정한 기술은 도 8 내지 도 13에서 보다 상세히 논의될 상호연결 특성을 최적화하는 것으로 발견되었다. 일반적으로, 시스템(10)에 전력을 제공하도록 지시된 방법은 개선된 산출량과 질로 하나 이상의 다양한 영역 (116a, 116b, 116c)을 갖는 시드(116)로부터 상호연결을 도금하게 된다. 그러므로, 시간에 걸쳐 도 1의 시스템(10)의 음극에 전위, 전력, 또는 전류 크기 뿐만 아니라 극성 (즉, 양과 음)을 번갈아 제어함으로서, 도 7의 전체적인 도금층(118)은 전기 이동(EM)에 대해 개선된 저항, 증진된 균일성, 감소 또는 제거된 핀치오프, 개선된 웨이퍼 처리량, 및 공백 제거를 갖추어 형성될 수 있다.
도 7은 전기도금 처리 동안 일부 지점에서 구리(118c)가 완전하게 상호연결 오프닝을 채우는 것을 설명한다. 공백 위험성이 남아있지 않은 지점 이후에, 신속한 고전력 DC 전기도금 싸이클이 시작될 수 있어 처리량이 개선된다. 그러므로, 존재하는 구리 물질(118c) 위에 피착된 도 7의 구리 물질(118d)은 고전력 양의 DC 전기도금 처리 또는 다른 높은 처리량의 파형을 사용해 신속한 비율로 피착된다. 이 결과는 상호연결 오프닝을 완전히 채우고, 집적 회로(IC) 산업에서 사용되도록 고볼륨 및 고산출량을 위해 최적화되고 개선된 구리막이다. 부가하여, 하나 이상의 처리 싸이클로 경로내에서 더 높은 비율로, 또한 상단 유전체 표면(115)에서 낮거나 존재하지 않는 비율로 피착하는 바닥-상단 채우기 (bottom-up fill) 처리를 사용하는 것이 가능하다. 이와 같은 바닥-상단 채우기 싸이클은 또한 지시된 바와 같이 개선된 구리 상호연결의 제작시에 도움이 될 수 있다.
도 3 내지 도 7은 전기도금 동안 도 1에서 챔버(10)의 음극 및/또는 양극에 인가되는 전력의 종류, 크기, 및 극성을 제어함으로서 개선된 전기 이동 (EM) 저항, 충분한 웨이퍼 처리량, 및 상당히 감소된 공백과 핀치오프를 갖추어 반도체 웨이퍼상에 구리 상호연결이 형성될 수 있음을 설명한다.
도 8 내지 도 13은 도 3 내지 도 7에 대해 앞서 논의된 하나 이상의 다양한 개선 결과를 구하기 위해 제어 시스템(34)을 통해 도 1의 음극에 인가될 수 있는 특정한 전력 순차를 설명한다.
구체적으로는, 도 8은 도 1의 음극 (즉, 웨이퍼 20)이 상기 도 3 내지 도 7에 대해 논의된 개선된 구리 상호연결을 형성할 때의 결과에 전기적으로 제어될 수 있는 한가지 가능한 순차를 설명한다. 도 8은 XY 플롯으로, 수직 Y축은 전류(I)를 암페어 (amperes)로 나타내고, 수평 X축은 시간을 초로 나타낸다. 도 8은 수직축에서 전류를 나타내지만, 본 발명의 의도 및 범위에서 벗어나지 않고 도 8 내지 도 13의 Y축으로 전류, 전류 밀도, 전압, 또는 전력이 나타내질 수 있음을 주목하는 것이 중요하다. 다른 말로 하면, 전류, 전류 밀도, 전압, 또는 전력은 알반적으로 여기서 사용될 때 상호교환가능한 양 또는 용어이다.
도 8은 도 3에 도시된 바와 같이 시드 공핍 영역(116a)을 갖지 않는 화학적 증기 피착 (CVD) 시드층(116)으로 가장 잘 사용되는 음극 전력 순차를 설명한다. 실험적으로 CVD 피착 시드층은 물리적 증기 피착 (PVD) 또는 스퍼터링 처리를 사용해 형성된 시드층과 비교해 시드 공핍 영역(116a)을 만들게 될 가능성이 적은 것으로 나타난다. 이들 공핍 영역(116a)이 주어지지 않을 가능성이 있으므로, 도 8의 좌측에 설명된 바와 같이 저전압 양의 DC 초기화 단계/싸이클(201)이 사용될 수 있다. 저전압 초기화 위상(201)은 전기도금된 구리막에 대해 더 많은 양의 불순물을 포함하여 전기 이동(EM) 저항이 개선되므로 CVD 시드에 유리하다.
일반적으로, 전형적인 전기도금 처리에 대해, 초기화 단계(201)는 대략 0.5 amps와 3 amps 사이에서 양의 DC 전류를 사용한다. 도 8은 특별히 단계(201)의 시간 주기 동안 전류가 1 amp로 설정되는 것을 설명한다. 일반적으로, 이 초기화 단계(201)는 어디서든 수 초에서 대략 1 분의 기간 동안 지속될 수 있다.
일부 구리 물질이 웨이퍼(20)에 피착되는 초기화 단계(201)가 종료된 이후에는 양의 펄스화 전력 단계(201)가 초기화된다. 도 8은 번갈아 주어지는 양의 on 전류(202) 및 off 전류(204)가 주기(212)에서 웨이퍼(20)로 도 1의 제어기(34)에 의해 제공됨을 설명한다. 주기(212)는 하나 이상의 on 또는 off 펄스를 포함하고, 일반적으로 어디서든 대략 1 ms에서 1초의 기간으로 지속된다. 바람직한 실시예에서, 시간 주기(212) 중 양의 펄스(202)의 on 시간 주기(202)는 대략 7.5 ms의 기간이고, 주기(212)의 off 시간 주기(204)는 대략 0.5 ms의 기간이다. 도 8의 on 펄스(202) 및 off 펄스(204)로 다른 시간 기간이나 다른 충격 싸이클이 사용될 수 있음을 주목하는 것이 중요하다. 도 8은 싸이클(212)의 on 주기(202) 동안 제공되는 전류 또는 전력 레벨이 대략 6 amps임을 설명한다. 일반적으로, 주기(212)의 on 주기(202) 동안의 전력 레벨은 주기(201) 동안의 전력 레벨 보다 더 높아야 한다. 더 높은 이 전력은 도 1의 용액(19)내에서 첨가물이 도금하는 동안 충분히 활성화되도록 허용한다. 그러나, on 주기(202) 동안의 전력 레벨은 첨가물에 의해 제공되는 유리한 기능이 방해되도록 크지는 말아야 한다. 이러한 이유로, 도 8의 전력 레벨은 주기(212)에서 사용되는 전기도금 시스템의 종류와 용액(19)의 합성에 따라 변할 수 있다.
초기화 단계(201) 및 양의 펄스화 전력 단계(212) 이후에는 도 8에 나타내진 바와 같이 웨이퍼(20)가 도 4에 도시된 것과 유사하게 나타난다. 그러므로, 이와 같이 피착된 구리 또는 구리 합금은 일반적으로 높은 전체적인 피착 비율로 피착되지만, 복합 시드 및 위에 놓인 전기도금층이 상호연결 오프닝내에서 등각이 되지 않게 피착되기 쉽다. 앞서 논의된 바와 같이, 등각이 아닌 양의 전력 피착이 계속되면, 구리 상호연결은 핀치오프와 연관된 공백 문제점에 휠씬 영향을 받기가 쉬워진다. 부가하여, 저전력 초기화 단계(201)는 공핍 영역(116a)이 존재하는 경우 (PVD 시드층에 대해 매우 가능성이 높은) 그위의 도금에 어려움을 갖게 된다. 영역(116a)이 존재하면, 주기(212)는 다른 방법으로 싸이클(201)을 사용하는 대신에 영역(116a) 위에 먼저 도금되도록 사용될 수 있다. 그러나, 저전력 처리를 사용해 불순물을 포함하는 것이 일반적으로 개선되기 때문에, 전기 이동(EM)에 대한 저항은 그에 대응하여 알맞을 때 초기화 단계(201)를 사용해 개선된다.
주기 (201 및/또는 212)에 대한 장기 노출과 일치하는 공백을 최소화하기 위해, 양의 펄스 시간 주기(212)는 결국 종료되고 음의 펼스 시간 주기(214)가 시작된다 (도 8의 중간 부분을 참고). 음의 펄스 시간 주기(214)의 총 시간 길이는 일반적으로 어디서든 대략 0.2 ms에서 1초이다. 도 8에서, 음의 펄스 시간 주기(214)는 웨이퍼 표면으로부터 구리를 역도금 또는 제거한다. 구리는 웨이퍼상의 구리층의 고전류 밀도 (더 두꺼운) 영역으로부터 더 높은 비율로 제거된다. 구리의 이러한 제거는 복합 시드 및 도금된 구리막의 측면벽 프로파일을 평평하게 하여, 도 4에서 설명된 "핀치오프"의 위험성을 줄이고 도 5에 대해 앞서 설명되고 논의된 보다 균일한 전기도금 구리막 프로파일을 만들게 된다.
전체적인 양의 두께의 구리가 웨이퍼(20)상에 시간 주기에 걸쳐 형성되기 위해서는 주기(212) 동안 피착된 구리량이 일반적으로 주기(214) 동안 제거된 구리 물질의 양 보다 많아야 한다. 그러므로, 주기(212)가 주기(214) 보다 더 긴 시간 주기가 되어야 하고, 또한/또는 주기(212)가 주기(214)에서 제공되는 전력의 절대값 보다 웨이퍼에 평균적으로 더 큰 절대값의 전력을 제공하여야 한다. 주기(214)에서 주기(214)의 총 on 시간(206)은 대략 0.5 ms이고, off 시간 주기(208)는 대략 0.5 ms이다. 그러나, 펄스의 충격 싸이클이나 시간 기간은 피착된 구리의 전체적인 양이 시간에 걸쳐 제거된 구리의 양을 넘는다고 가정하여 주기(214)에서 사용될 수 있다.
부가적으로, 도 8은 on 시간 주기(206) 동안 음의 펄스의 크기가 대략 음의 4 amps로, 피착된 구리가 이 주기 동안 제거된 구리량을 넘는다고 가정하여 전원이 허용하는 만큼 크다는 것을 설명한다. 일반적으로, 음의 펄스화 전류의 크기는 구리를 제거하고 도 5에서 일반적으로 설명된 프로파일을 만들 수 있도록 크게 사용된다. 그러므로, 다른 충격 싸이클, 다른 스위칭 주파수, 동기화 또는 비동기화 on/off 펄스, 시간 길이와 전력 레벨을 변화시킨 다른 펄스 등이 도 8 내지 도 13에서 지시된 펄스화 시간 주기 동안 사용될 수 있다.
음의 펄스 시간 주기(214)가 완료된 이후에, 도 5에 설명된 것과 유사하게 나타나는 상호연결 오프닝은 도 1의 시스템내에 주어진다. 적어도 하나의 양의 펄스 시간 주기(212)와 하나의 음의 펄스 시간 주기(214) 이후에, 도 1의 제어 시스템(34)은 싸이클(212)과 (214) 사이에서 소정의 회수 동안 임의의 동기화 또는 비동기화 순서로 계속 교체된다. 그러므로, 양 및 음의 펄스 싸이클 (212, 214)의 임의의 조합, 순서, 및/또는 회수가 지시된 상호연결 오프닝을 채우는데 사용될 수 있다. 일반적으로, 도 6의 구조가 앞서 논의된 바와 같이 일부 타켓 두께로 공백 없는 방식에서 충분히 형성되는 것을 보장하도록 충분한 양 및 음의 펄스 싸이클 (212, 214)이 실행된다.
도 6의 상호연결 오프닝이 도 8에서 주기 (201, 212, 214)의 조합을 사용해 충분히 채워진 이후에는 처리량을 고려하여 도 8의 우측에서 시간 주기(210)로 설명되는 바와 같이 높은 DC 전위로 웨이퍼(20)에 전력이 제공되는 것이 바람직하다. 시간 주기(210) 동안 고전력 DC 전위를 사용함으로서, 구리층의 최상단 부분 (도 7의 영역(118d))은 공백의 위험성 없이 고비율로 피착될 수 있어, 처리량이 개선된다.
도 8의 주기(210)가 완료된 이후에, 웨이퍼(20)는 도 1의 시스템으로부터 제거되고 화학기계적 폴리싱 (chemical mechanical polishing, CMP) 동작으로 이동되어, 감소 또는 제거된 공백, 개선된 확실성, 및/또는 증진된 성능을 갖는 이중 새김 상호연결 구조의 형성을 종료한다. 도 8의 처리 및 여기서 지시된 다른 처리는 일반적으로 한 집적 회로(IC)의 기판 위에 있는 다수의 별개 적층 야금층에서 순차적으로 실행된다 (예를 들면, IC 위에 있는 7개 이상의 층의 구리 상호연결이 기존 기술을 사용해 가능하다).
도 8의 처리에서, 저전력 CD 장기간 주기인 초기화 주기(201)는 시드층(116)을 형성하는데 PVD 처리를 사용할 때 주어지기 쉬운 시드 공핍 영역(116a)에 걸쳐 도금되기에 항상 충분하지는 않은 것으로 발견되었다. 시드층(116)의 영역(116a)이 적절하게 전기도금되지 않으면, 도 3 내지 도 7의 상호연결 구조 중 경로 부분에 원하지 않는 측면벽 공백이 형성될 수 있다. 그러므로, 영역(116a)이 PVD 피착 시드층에서 일어나기 쉬우므로, 도 9의 전력 순차는 PVD 시드층(116)과 연관되어 사용될 때 도 8 보다 항상 더 적절하다. 그러나, 도 8이나 도 9의 처리는 임의의 방식으로 형성된 시드층(116)과 사용될 수 있다.
도 9는 구리층을 피착하도록 증가된 DC 전류 싸이클 (254, 256)을 사용하기 이전에 고전력 양의 펄스 싸이클을 사용하는 초기화 단계(252)의 사용을 설명한다. 고전력 양의 펄스 싸이클의 초기 주기(252)는 도 3의 시드 공핍 영역(116a)에 걸쳐 전기도금하는데 효과적으로 사용될 수 있다. 이 주기(252)는 도 3에 도시된 바와 같이 공핍 시드 영역 (116a, 116b)으로 구리가 성장되는 핵형성 (nucleation) 단계로 동작한다. 수 ms 내지 수 초의 시간 주기 이후에, 도 8에서 앞서 설명된 바와 같이, 양의 펄스 주기(252)내에서 공백 형성의 가능성을 줄이도록 선택적인 음의 펄스 주기(214)가 간헐적으로 사용될 수 있다. 단계(252)를 통해 양의 펄스 처리가 일어난 이후에 (그와 혼합된 선택적인 음의 펄스도 포함하여), 막 성장 단계로 동작하고 도 8의 초기화 단계(201)와 유사하게 작용하는 시간 주기(254) 동안에는 저전력 양의 DC 전력이 웨이퍼(20)에 인가된다.
도 9의 주기(254)와 같이, 저전력 전기도금 시간 주기는 구리막에 대해 증가된 불순물 (예를 들면, 황, 탄소, 및 질소)의 양을 포함하여 전기 이동(EM)에 대한 저항이 개선되는 것으로 발견되었다. 저전력 양의 DC 처리가 시드 공핍 영역(116a)에 도금되기 불충분한 것으로 나타나고 일부 경우에서 공백을 만드는 것으로 나타나지만, 도 5 (하나 이상의 양의 펄스 전력 제어 순차에 의해 형성된)의 구조의 상단에 도금되도록 저전력 양의 DC 처리 시간 주기(254)의 하나 이상의 주기를 사용하는 것은 일반적으로 전기 이동 저항을 개선시키므로 유리하다. 공백 및 구리 공핍 영역의 위험성이 펄스화 시간 순차(252)를 통해 앞서 극복되었으므로, 공백 및 공핍 영역은 주기(254) 동안 역으로 일어나지 않는다.
그러나, 시간 주기(254) 동안의 전기도금은 전기 이동(EM) 저항을 개선시키므로, 시간 주기(254) 동안의 전기도금은 매우 느린 비율로 웨이퍼(20)의 표면상으로 구리를 도금시킨다. 그러므로, 처리량을 개선시키도록, 도 9의 처리는 도 9에서 시간 주기(256)로 나타내지는 고전력 양의 DC 처리 단계로 진행되고, 그에 의해 시간 주기(254)로부터 기인된 전기 이동 이점을 취하면서 웨이퍼 처리량이 보상될 수 있다. 부가하여, 이들 불순물은 피착된 이후에 구리막으로 이온 주입되고, 전기도금 이후에 더 높은 불순물 농도가 필요한 경우 열적으로 가열냉각 (annealing) 처리될 수 있다. 그러므로, 도 1의 제어 시스템(35)이 도 1의 음극 및/또는 양극을 제어하는 도 9에서 설명되는 처리는 도 7에서 설명되는 것과 유사하게, 반도체 웨이퍼상에 개선된 이중 새김 구리 상호연결 구조를 제공하게 된다. 다시 한번, 도 9에서 설명되는 특정한 전류, 전압, 시간 주기, 및 충격 싸이클 on/off 펄스 폭과 균일성 등은 변화하는 도금 욕조 합성 및 그와 동일한 것을 수용하고 또한/또는 변화하는 처리 결과를 만들도록 조정될 수 있음을 주목하는 것이 중요하다.
도 10은 도 8 내지 도 9에 대해 앞서 설명된 펄스 시간 주기 (252, 212, 214 등)를 대치하는데 사용될 수 있는 펄스 시간 주기(268)를 설명한다. 부가하여, 시간 순차(268)는 여기서 전기도금에 사용되는 다른 종류의 DC 및/또는 AC, 양 및/또는 음의 전력 시간 순차와 연관되어 사용될 수 있다. 도 10은 순차(268)가 변하는 시간 길이 및/또는 변하는 전류 크기의 on 펄스를 구비함을 설명한다. 앞서 논의된 바와 같이, 고전력 펄스 및 저전력 펄스는 물질을 충분히 도금시키거나 도 3의 영역 (116a, 116b, 116c)에 걸친 핵형성 및 이어지는 나중 막의 성장에 영향을 주는 기능에 있어서 변화되고, 처리량, 전기 이동(EM) 저항, 공백 감소, 입자 구조 등에 변하는 효과를 갖는다. 그러므로, 일부 응용에서는 off 주기(264)에 의해 분리되는 더 짧은 고전력 on 펄스(262)와 더 긴 저전력 on 펄스(266)의 조합이 유리한 것으로 발견되었다. 도 10에서 설명되는 전력 순차는 개선된 방식으로 이중 새김 상호연결 오프닝내에 구리를 도금하기 위해 음의 펄스 순차, DC 순차, AC 순차, 펄스화 DC 순차, 또는 다른 가능한 순차와 조합될 수 있다. 다시 한번, 여기서 지시된 다른 특성과 같이, 특정한 충격 싸이클, 전류 범위, 시간 길이 등은 의도 및 범위에서 벗어나지 않고 기계 마다 또는 처리 마다 변화될 수 있다.
도 11은 도 1의 시스템(10)과 사용될 수 있는 또 다른 전력 순차를 설명한다. 도 11은 고전력 양의 펄스 시간 주기(302)가 높은 피착 비율로 시드 공핍 영역(116a)에 걸쳐 초기에 효과적으로 도착하는데 사용될 수 있음을 설명한다. 하나 이상의 주기(302)가 도 11에서 설명되는 주기(304)와 유사하게 음의 펄스 주기 사이에서 선택적으로 산재된 이후에, 저전력 양의 펄스 주기(306)는 전기 이동(EM) 저항을 개선하도록 구리 물질에 대한 개선된 불순물 (탄소, 질소, 및/또는 황과 같은)의 양을 포함하면서 더 느린 비율로 계속하여 도금하는데 사용된다.
도 11에서 나타내지는 바와 같이, 고전력 양의 펄스 주기(302)와 저전력 양의 펄스 주기(306)는 동일하거나 다른 저전력 펄스 순차 (304 또는 308)에 의해 분리될 수 있다. 일반적으로, 양의 전력 순차(306)에 이어지는 음의 전력 순차(308)는 더 높은 전력의 양의 주기(302)에 이어지는 주기(304) 보다 더 적은 전체적인 집적 전력 및/또는 더 짧은 기간을 갖는다. 이는 주기(306)가 주기(302) 보다 웨이퍼(20)의 표면상에 물질을 덜 피착시키기 때문이고, 그에 의해 감소된 공백 및/또는 개선된 균일성을 구하는데 더 적은 물질이 필요함이 명백하다. 또한, 주기(302)는 음의 펄스와 혼합된 하나 이상의 전방 펄스를 갖고, 주기(304)는 또한 하나 이상의 역주기로 구성될 수 있다. 부가하여, 도 11은 도 8에 도시된 바와 같이 고전력 DC 동작이 시스템(10)의 웨이퍼 처리량을 개선시키기 위해 전기도금 동작의 종료에 가까울 때 시작됨을 설명한다. 그러므로, 도 11의 고전력 DC 주기(310)는 전기도금 동작의 종료시 사용된다 (도 7을 참고).
도 12는 도 8 내지 도 11에서 앞서 설명된 주기 동안 사용될 수 있는 또 다른 전력 주기(352)를 설명한다. 도 12의 off 주기(356), 즉 도 8 내지 도 11에서 설명되는 모든 off 주기는 전기도금 동작이 발생된 이후에 도 1의 용액(19)이 회복되도록 허용하게 제공된다. 다른 말로 하면, 다양한 시간 주기의 on 펄스는 용액(19)에서 웨이퍼(20)에 가깝게 위치하는 (경계층) 구리를 제공하게 되고, 이는 웨이퍼에 피착된다. 이는 물질 및 첨가물이 결여된 도금 표면 가까이의 용액(19)내에 영역을 생성한다. 도금 표면 가까이에 이와 같이 결여된 영역 (즉, 욕조(19)에서 농도의 경사도 (gradient))이 구리, 첨가물, 및 다른 불순물로 리프레쉬 (refresh)되는 것을 허용하기 위해, off 싸이클은 고농도 영역 (벌크 (bulk))으로부터 저농도 영역 (웨이퍼 표면이나 경계층)으로 용액내의 물질 확산을 허용하는데 사용된다. 이는 특히 이후에 논의될 바와 같이 높은 종횡비의 오프닝내에서 도금할 때 중요하다.
도 12는 on 주기(354)가 off 싸이클(356)과 동일하거나 더 작도록 전력 순차(352)의 충격 싸이클을 정하는 것을 설명한다. 이러한 종류의 충격 싸이클은 매우 작은 경로 (예를 들면, 0.2 미크론 이하) 또는 매우 큰 종횡부의 경로 (8 미크론의 트렌치 깊이와 0.5 미크론의 트렌치 폭을 갖는 트랜치 캐패시터와 같이)에서 필요하다. 오프닝의 종횡비 및/또는 크기로 인해, 불순물, 첨가물, 또는 구리가 용액을 통해 이들 물질이 도금 처리의 결과로 공핍된 영역으로 확산하는데는 더 긴 시간이 걸린다. 이러한 경우에는 구리막의 질에 심각한 영향을 주지 않고 매우 작은 기하형이나 매우 큰 종횡비 오프닝이 이러한 종류의 공핍으로부터 충분히 회복하도록 허용하기 위해 더 긴 상대적인 off 시간(356)이 제공된다. 도 12의 처리는 X-레이 사진석판술 (X-ray lithography), 위상 쉬프팅 (phase, shifting), SCALPAL, 또는 E-빔 사진석판술 (E-beam lithography)과 같이 진보된 사진석판술이 구리 상호연결이나 구리 전극을 형성하는 것과 연관되어 사용되는 하나 이상의 응용에서 사용될 수 있을 것으로 기대한다. "긴 off 시간"의 주기적 싸이클은 특히 0.1 미크론 경로 또는 서브 0.1 미크로 경로 및/또는 6:1 이상의 깊이-대-폭 비율을 갖는 종횡비 오프닝에 특히 필요한 것으로 믿어진다.
도 13은 가능한 두가지 전기도금 시스템 (시스템 A 및 시스템 B)의 동작을 설명한다. 시스템 A나 B (또는 도 13에서 설명되는 개념에 따라 형성된 또 다른 시스템)는 원위치 종료점 검출 또는 원위치 처리 제어로 기판상에 구리나 다른 금속을 전기도금하는데 사용될 수 있다. 이 종료점 방법 및 시스템은 도 8 내지 도 12에 도시된 파형과 연관되어 사용되고, 도 1의 시스템(10)을 사용해 실행될 수 있다.
구체적으로는, 도 13의 상단 부분은 시스템 A를 설명한다. 시스템 A는 도 1에 도시된 시스템(10)과 유사하여, 전력은 종료점 검출, 데이터 포착, 및 원위치 제어에 사용되는 것과 똑같은 클램프(18)를 통해 웨이퍼(20)에 공급된다. 다른 말로 하면, 도 8 내지 도 12로부터 싸이클 (201, 212, 214, 210, 252, 254, 256, 268 등) 중 하나 이상과 이들 순차의 일부분은 웨이퍼(20)에 적용되고, 이어서 간헐적으로 인터럽트되어, 종료점 검출 동작이 똑같은 클램프(18)에서 시작된다. 그러므로, 시스템 A는 시간 다중화된 종료점 검출 시스템이라 칭하여지고, 그에 의해 특정한 클램프(18)는 전기도금 및 종료점/처리 원위치 검출에 모두 사용된다.
이와 같이 시간 다중화된 시스템의 한 동작예로, 도 13의 시스템 A는 음의 펄스 전력 순차(504)에 의해 바로 이어지는 양의 펄스 전력 순차(502)를 실행하는 것으로 나타내진다. 이들 전력 순차는 도 1 및 도 2에서 설명된 바와 같이 하나 이상의 클램프(18)를 통해 실행된다. 하나 이상의 이러한 싸이클 (502, 504)을 실행한 이후에, 전원(28)은 도 1의 스위치(32)를 통해 클램프(18)로부터 분리된다. 이때, 종료점 센서(30)는 스위치(32)에 의해 클램프(18)로 연결된다. CPU(26)의 제어하에서 스위치(32)에 의해 인에이블되는 이러한 연결은 도 13에서 종료점 검출 동작(506)이 일어나게 허용한다.
시간 주기(506)에서는 충분한 두께의 구리가 웨이퍼(20)에 형성된 것으로 웨이퍼(20)에서 도금된 구리의 저항이 나타내는가 여부를 결정하도록 전압 및/또는 전류가 제공되고 또한/또는 하나 이상의 클램프에 걸쳐 검출된다. 부가하여, 다수의 프로브/접촉점에 걸쳐 다중차원, 2차원 프로브가 시간 주기(506)에서 웨이퍼(20)의 표면에 걸쳐 발생될 수 있다. 그러므로, 시간 주기(506)는 웨이퍼상의 다양한 점 사이에서 물질의 균일성이나 두께를 결정하고, 이러한 데이터는 데이터베이스 생성을 위해 저장될 수 있거나 웨이퍼 대 웨이퍼를 근거로 균일성을 추적하도록 2차원적으로 플롯될 수 있다. 또한, 이 균일성 데이터는 클램프 대 클램프를 근거로 웨이퍼(20)로 전원(28)에 의해 제공되는 전력을 순차적으로 변경하도록 CPU(26)에 의해 처리될 수 있고, 그에 의해 균일성은 전기도금 동작에서 원위치 방식으로 개선될 수 있다.
부가적으로, 주기(506)의 종료점은 전기도금 동작을 중지할 때를 검출하도록 시도하지 않고, 전기도금 동작이 작용의 한 과정을 중단하고 작용의 또 다른 과정으로 시작되어야 할 때를 검출하는데 사용될 수 있다. 예를 들면, 주기(506)의 종료점 검출은 두 시간 주기 (502, 504)의 반복적인 싸이클링이 다른 충격 싸이클 또는 전압/전류 레벨을 갖는 다른 시간 주기 (508, 510)의 싸이클링으로 변화되어야 할 때를 결정하는데 사용될 수 있다. 부가하여, 종료점 검출(512)은 도 13에서 설명된 바와 같이 펄스화 동작에서 DC 동작(516)으로 스위치되는 때를 결정하는데 사용될 수 있다. 다른 말로 하면, 도 13의 주기(512)는 도 6에 설명된 지점에 웨이퍼(20)가 도착한 때를 검출하고, 도 7에 도시된 구조에 도착한 물질을 신속하게 피착하도록 도 13의 주기(516)로 처리를 변화시키는데 사용될 수 있다. 더욱이, 종료점 검출은 새로운 첨가물이 용액(19)에 부가되어야 할 때나 용액(9) 또는 시스템(10)의 다른 조건이 변경되어야 할 때를 결정하는데 사용될 수 있다. 한 예로, 윈도우 (window) (506, 512)에서 구해지는 데이터를 근거로, 더 많은 광명기 (brightener) 억제기 (inhibitor), 또는 다른 첨가물이흐름에서 증가되거나, 흐름에서 감소되거나, 또는 전체적으로 제공기에서 욕조(19)로 제거될 수 있다. 물론, 대부분의 유용한 형태에서, (506, 512)와 같은 종료점 검출 윈도우는 전기도금 처리가 중단되어야 할 때 (예를 들면, 주기(516)의 종료시)를 결정하도록 전기도금 처리의 종료시 사용될 수 있다.
도 13은 도 1에서도 설명된 것과 유사한 시스템 B를 설명하지만, 이는 시스템 A에 대해 상기에 논의된 것과 다르다. 도 13의 시스템 B에서, 일부 클램프(18)는 일종의 전원(28) 스위치 제어하에서 영구적으로 연결되도록 의도되지만, 다른 클램프(18)는 종료점 제어기(30)의 제어하에서 영구적으로 연결되도록 의도된다. 이 시스템 B (연속적인 모니터링 시스템이라 칭하여지는)를 사용할 때, 펄스화 동작 (522-534)이 시작되고, 도 13의 동작(536)과 같은 DC 동작은 전원(28)에 연결된 클램프(18)를 통해 인터럽트되지 않는 방식으로 계속 동작한다. 파형 (522, 524, 526, 528, 530, 532, 534, 536)을 통해 이들 클램프(18)로 웨이퍼(20)에 전력을 제공하는 것과 나란히, 도 1의 다른 클램프(18)는 도 13에서 설명되는 시간 주기(520)를 통해 균일성, 피착 비율, 불순물 레벨, 및/또는 종료점 매개변수를 모니터하는데 사용될 수 있다.
그러므로, 도 13의 시스템(10)에서 종료점 검출은 도 13에서 시간 주기(520)를 통해 설명되는 바와 같이 연속적이거나, 도 13의 종료점 주기 (506, 512)를 통해 설명된 것과 같이 시간 다중화 또는 인터럽트 근거로 실행되거나, 또는 둘 모두로 이루어질 수 있다. 종료점 검출 동작은 도 8 내지 도 12에 설명된 파형들 사이에서 또는 도 8 내지 도 12에서 앞서 설명된 파형내에서 어디서든 배치될 수 있음을 주목하는 것이 중요하다. 종료점 지정은 또한 다양한 펄스화 싸이클 중 "off" 싸이클 동안 저전류 및 저전압 검출로 자동 실행될 수 있다. 부가하여, 비록 도 13 또는 도 1에 특별히 도시되지는 않았지만, 여기서 논의된 종료점 지정은 로봇 제어하에 두 챔버 시스템에서 행해질 수 있다. 전기도금은 시스템(10)과 유사한 제 1 챔버에서 일어날 수 있다. 그러나, 시스템(10)은 전기도금 챔버 부근에 또 다른 챔버를 포함하여, 제 2 챔버에서 종료점 조건이 검출될 때까지 전기도금 챔버와 종료점 검출 (4개 점의 프로브 챔버) 사이에서 로봇이 웨이퍼를 전후로 이동시킬 수 있다.
비록 본 발명이 특정한 실시예를 참고로 설명되었지만, 종래 기술에 숙련된 자에게는 또 다른 수정 및 개선이 일어나게 된다. 그러므로, 본 발명은 첨부된 청구항에서 정의된 바와 같은 본 발명의 의도 및 범위에서 벗어나지 않는 이러한 수정을 모두 포함하는 것으로 이해되어야 한다.

Claims (9)

  1. 웨이퍼 (wafer)(20) 위에 구리층을 형성하는 방법에 있어서,
    웨이퍼(20)에 전력을 제공하는 적어도 하나의 전기적 접촉(18)을 통해 웨이퍼(20)에 전기적으로 연결되는 제어 시스템(34)을 갖는 전기도금 챔버 (chamber)(10)에 웨이퍼(20)를 배치하는 단계,
    제 1 시간 주기 동안 제 1 전력 레벨로 웨이퍼(20)에 제 1 전력을 제공하는 단계, 및
    on 시간 주기 및 off 시간 주기를 갖고 제 1 시간 주기에 이어지는 제 2 시간 주기 동안 웨이퍼(20)에 제 2 전력을 양의 값으로 펄스화하는 단계로, (1) 제 2 시간 주기의 on 시간 주기 동안 웨이퍼(20)에 공급되는 제 2 전력 레벨이 제 1 시간 주기 동안 사용된 제 1 전력 레벨 보다 더 크고, (2) 제 2 시간 주기의 off 시간 주기 동안 웨이퍼(20)에 공급된 제 3 전력 레벨이 제 1 시간 주기 동안 사용된 제 1 전력 레벨 보다 작은 단계를 구비하는, 구리층 형성 방법.
  2. 웨이퍼(20) 위에 구리층을 형성하는 방법에 있어서,
    웨이퍼(20)에 전력을 제공하고 적어도 하나의 전기적 접촉(18)을 통해 웨이퍼(20)에 전기적으로 연결되는 제어 시스템(34)을 갖는 전기도금 챔버(10)에 웨이퍼(20)를 배치하는 단계,
    제 1 시간 주기(252) 동안 웨이퍼(20)에 전력을 양의 값으로 펄스화하는 단계로, 양의 값으로 펄스화된 전력이 제 1 전력 레벨에서 on 주기를 갖고 제 2 전력 레벨에서 off 주기를 갖는 단계,
    제 1 시간 주기(252)에 이어지는 제 2 시간 주기(254) 동안 웨이퍼(20)에 제 1 일정 전력을 제공하는 단계로, 제 1 일정 전력이 제 1 전력 레벨(250) 보다 더 작고 제 2 전력 레벨 보다 더 큰 제 3 전력 레벨을 갖는 단계, 및
    제 2 시간 주기(254)에 이어지는 제 3 시간 주기(256) 동안 웨이퍼(20)에 제 2 일정 전력을 제공하는 단계로, 제 2 일정 전력이 제 1 전력 레벨(250) 보다 더 큰 제 4 전력 레벨을 갖는 단계를 구비하는, 구리층 형성 방법.
  3. 웨이퍼(20) 위에 구리층을 형성하는 방법에 있어서,
    웨이퍼(20)에 전력을 제공하고 적어도 하나의 전기적 접촉(18)을 통해 웨이퍼(20)에 전기적으로 연결되는 제어 시스템(34)을 갖는 전기도금 챔버(10)에 웨이퍼(20)를 배치하는 단계, 및
    웨이퍼(20)에 전력을 펄스화하는 단계로, 펄스화된 전력이 제 1 on 시간 주기(262) 및 제 2 on 시간 주기(266)를 구비하고, 제 1 on 시간 주기(262) 동안 인가된 제 1 전력 레벨이 제 1 양의 전류와 연관되고 제 2 on 시간 주기(266) 동안 인가된 제 2 전력 레벨이 제 2 양의 전류와 연관되고, 또한 제 1 양의 전류가 제 2 양의 전류 보다 더 큰 단계를 구비하는 구리층 형성 방법.
  4. 웨이퍼(20) 위에 구리층을 형성하는 방법에 있어서,
    웨이퍼(20)에 전력을 제공하고 적어도 하나의 전기적 접촉(18)을 통해 웨이퍼(20)에 전기적으로 연결되는 제어 시스템(34)을 갖는 전기도금 챔버(10)에 웨이퍼(20)를 배치하는 단계,
    제 1 시간 주기(302) 동안 웨이퍼(20)에 제 1 전력을 양의 값으로 펄스화하는 단계로, 양의 값으로 펄스화된 제 1 전력이 또한 제 1 전력 레벨에서 on 시간 주기를 구비하고 제 2 전력 레벨에서 off 주기를 구비하는 단계,
    제 1 시간 주기에 이어지는 제 2 시간 주기(304) 동안 웨이퍼(20)에 제 2 전력을 음의 값으로 펄스화하는 단계로, 음의 값으로 펄스화된 제 2 전력이 또한 제 3 전력 레벨에서 on 시간 주기를 구비하고 제 4 전력 레벨에서 off 시간 주기를 구비하는 단계, 및
    제 2 시간 주기(304)에 이어지는 제 3 시간 주기(306) 동안 웨이퍼(20)에 제 3 전력을 양의 값으로 펄스화하는 단계로, 양의 값으로 펄스화된 제 3 전력이 또한 제 5 전력 레벨에서 on 시간 주기를 구비하고 제 6 전력 레벨에서 off 시간 주기를 구비하고, 제 5 전력 레벨이 제 1 전력 레벨 보다 작은 단계를 구비하는 구리층 형성 방법.
  5. 웨이퍼(20) 위에 구리층을 형성하는 방법에 있어서,
    웨이퍼(20)에 전력을 제공하고 적어도 하나의 전기적 접촉(18)을 통해 웨이퍼(20)에 전기적으로 연결되는 제어 시스템(34)을 갖는 전기도금 챔버(10)에 웨이퍼(20)를 배치하는 단계, 및
    웨이퍼(20)에 전력을 양의 값으로 펄스화하는 단계로, 양의 값으로 펄스화된 전력이 on 시간 주기(354) 및 off 시간 주기(356)를 구비하고, on 시간 주기(354)가 off 시간 주기(356) 보다 더 작은 단계를 구비하는 구리층 형성 방법.
  6. 웨이퍼(20) 위에 구리층을 형성하는 방법에 있어서,
    전기도금 챔버(10)에 웨이퍼(20)를 배치하는 단계로,
    웨이퍼(20)가 상단 유전체 표면(115), 상단 유전체 표면(115) 아래의 평평한 표면에 위치하는 하단 트렌치 (trench) 표면(117), 및 하단 트렌치 표면(117) 아래의 평평한 표면에 위치하는 바닥 경로 (via) 표면(119)을 갖춘 이중 새김 상호연결 오프닝 (dual inlaid interconnect opening)을 갖고,
    전기도금 챔버(10)가 웨이퍼(20)에 전력을 제공하고 적어도 하나의 전기적 접촉(18)을 통해 웨이퍼(20)에 전기적으로 연결되는 제어 시스템(34)을 갖는 단계,
    제 1 시간 주기 동안 웨이퍼(20)에 전력을 양의 값으로 펄스화하는 단계,
    제 1 시간 주기에 이어지는 제 2 시간 주기 동안 웨이퍼(20)에 전력을 음의 값으로 펄스화하는 단계, 및
    제 2 시간 주기에 이어지는 제 3 시간 주기 동안 웨이퍼(20)에 전력을 양의 값으로 펄스화하는 단계를 구비하는 구리층 형성 방법.
  7. 웨이퍼(20) 위에 구리층을 형성하는 방법에 있어서,
    웨이퍼(20)에 전력을 제공하고 적어도 하나의 전기적 접촉(18)를 통해 웨이퍼(20)에 전기적으로 연결되는 제어 시스템(34)을 갖는 전기도금 챔버(10)에 웨이퍼(20)를 배치하는 단계,
    웨이퍼(20)상으로 구리를 전기도금하도록 웨이퍼(20)에 전력을 제공하는 단계, 및
    전기도금 챔버(10)에서 조건을 변화시킬 때를 결정하도록 전기도금하는 동안 웨이퍼(20)의 전기적 특성을 모니터하는 단계를 구비하는 구리층 형성 방법.
  8. 웨이퍼(20) 위에 구리층을 형성하는 방법에 있어서,
    웨이퍼(20) 및 양극 (anode)에 전력을 제공하고 웨이퍼(20) 및 양극에 전기적으로 연결되는 제어 시스템(34)을 갖는 전기도금 챔버(10)에 웨이퍼(20)를 배치하는 단계,
    웨이퍼(20)상으로 구리를 전기도금하도록 웨이퍼(20)에 양의 값으로 전력을 제공하는 단계; 및
    웨이퍼(20)상으로의 구리의 전기도금을 더 제어하도록 양극에 전력을 펄스화하는 단계를 구비하는 구리층 형성 방법.
  9. 웨이퍼(20) 위에 구리층을 형성하는 방법에 있어서,
    1.0 미크론 (micron) 보다 더 작은 반지름을 갖고 공백 (void)이 없는 방식으로 채워지는 경로 오프닝 (via opening)을 구리로 채우도록 도금 챔버(10)에서 하나 이상의 저전력 양의 펄스화 또는 교류(AC) 싸이클을 사용하는 단계, 및
    웨이퍼(20) 위에 구리층을 갖추어 도금 챔버(10)를 통한 웨이퍼(20) 처리량이 개선되도록 도금 챔버(10)에서 고전력 직류(DC) 싸이클을 사용하는 단계를 구비하는 구리층 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100705406B1 (ko) * 2001-06-19 2007-04-10 삼성전자주식회사 전기 도금층 형성 방법 및 장치

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6585876B2 (en) * 1999-04-08 2003-07-01 Applied Materials Inc. Flow diffuser to be used in electro-chemical plating system and method
US7780867B1 (en) * 1999-10-01 2010-08-24 Novellus Systems, Inc. Edge bevel removal of copper from silicon wafers
US6660139B1 (en) * 1999-11-08 2003-12-09 Ebara Corporation Plating apparatus and method
US20060118425A1 (en) * 2000-04-19 2006-06-08 Basol Bulent M Process to minimize and/or eliminate conductive material coating over the top surface of a patterned substrate
US6913680B1 (en) * 2000-05-02 2005-07-05 Applied Materials, Inc. Method of application of electrical biasing to enhance metal deposition
US6478936B1 (en) * 2000-05-11 2002-11-12 Nutool Inc. Anode assembly for plating and planarizing a conductive layer
US6695962B2 (en) 2001-05-01 2004-02-24 Nutool Inc. Anode designs for planar metal deposits with enhanced electrolyte solution blending and process of supplying electrolyte solution using such designs
US7195696B2 (en) * 2000-05-11 2007-03-27 Novellus Systems, Inc. Electrode assembly for electrochemical processing of workpiece
KR100569587B1 (ko) * 2000-06-30 2006-04-10 주식회사 하이닉스반도체 고유전체 캐패시터의 제조 방법
US6531407B1 (en) * 2000-08-31 2003-03-11 Micron Technology, Inc. Method, structure and process flow to reduce line-line capacitance with low-K material
US6802946B2 (en) 2000-12-21 2004-10-12 Nutool Inc. Apparatus for controlling thickness uniformity of electroplated and electroetched layers
US20040072423A1 (en) * 2001-01-12 2004-04-15 Jacob Jorne Methods and systems for electro-or electroless-plating of metal in high-aspect ratio features
US6548420B2 (en) * 2001-01-26 2003-04-15 International Business Machines Corporation Measurement and analysis of mercury-based pseudo-field effect transistors
US6429145B1 (en) * 2001-01-26 2002-08-06 International Business Machines Corporation Method of determining electrical properties of silicon-on-insulator wafers
KR100385227B1 (ko) * 2001-02-12 2003-05-27 삼성전자주식회사 구리 다층 배선을 가지는 반도체 장치 및 그 형성방법
US6740221B2 (en) * 2001-03-15 2004-05-25 Applied Materials Inc. Method of forming copper interconnects
DE10122136B4 (de) * 2001-05-08 2006-09-28 Advanced Micro Devices, Inc., Sunnyvale Grenzflächenhohlraumüberwachung in einem Damaszener-Prozess
US6426293B1 (en) * 2001-06-01 2002-07-30 Advanced Micro Devices, Inc. Minimizing resistance and electromigration of interconnect by adjusting anneal temperature and amount of seed layer dopant
US6689686B2 (en) * 2001-09-27 2004-02-10 Texas Instruments Incorporated System and method for electroplating fine geometries
KR100422597B1 (ko) 2001-11-27 2004-03-16 주식회사 하이닉스반도체 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자
US6630360B2 (en) * 2002-01-10 2003-10-07 Advanced Micro Devices, Inc. Advanced process control (APC) of copper thickness for chemical mechanical planarization (CMP) optimization
JP2003213489A (ja) * 2002-01-15 2003-07-30 Learonal Japan Inc ビアフィリング方法
US6518184B1 (en) * 2002-01-18 2003-02-11 Intel Corporation Enhancement of an interconnect
US20030188975A1 (en) * 2002-04-05 2003-10-09 Nielsen Thomas D. Copper anode for semiconductor interconnects
DE10223957B4 (de) * 2002-05-31 2006-12-21 Advanced Micro Devices, Inc., Sunnyvale Ein verbessertes Verfahren zum Elektroplattieren von Kupfer auf einer strukturierten dielektrischen Schicht
US6727175B2 (en) 2002-08-02 2004-04-27 Micron Technology, Inc. Method of controlling metal formation processes using ion implantation, and system for performing same
US6660537B1 (en) * 2002-08-15 2003-12-09 National Semiconductor Corporation Method of inducing movement of charge carriers through a semiconductor material
US6800495B2 (en) * 2002-09-20 2004-10-05 Cypress Semiconductor Corporation Lot-optimized wafer level burn-in
US20050040049A1 (en) * 2002-09-20 2005-02-24 Rimma Volodarsky Anode assembly for plating and planarizing a conductive layer
US20040094511A1 (en) * 2002-11-20 2004-05-20 International Business Machines Corporation Method of forming planar Cu interconnects without chemical mechanical polishing
US20040118691A1 (en) * 2002-12-23 2004-06-24 Shipley Company, L.L.C. Electroplating method
US20040140219A1 (en) * 2003-01-21 2004-07-22 Texas Instruments Incorporated System and method for pulse current plating
DE10314502B4 (de) * 2003-03-31 2008-06-12 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum elektrolytischen Beschichten einer Halbleiterstruktur
US20050029106A1 (en) * 2003-08-07 2005-02-10 Laila Baniahmad Reduction of defects in conductive layers during electroplating
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US20050157475A1 (en) * 2004-01-15 2005-07-21 Endicott Interconnect Technologies, Inc. Method of making printed circuit board with electroplated conductive through holes and board resulting therefrom
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7312149B2 (en) * 2004-05-06 2007-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Copper plating of semiconductor devices using single intermediate low power immersion step
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
JP2006131926A (ja) * 2004-11-02 2006-05-25 Sharp Corp 微細孔に対するメッキ方法、及びこれを用いた金バンプ形成方法と半導体装置の製造方法、並びに半導体装置
JP4594069B2 (ja) * 2004-12-22 2010-12-08 富士通株式会社 圧電アクチュエータの駆動方法
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US20070045120A1 (en) * 2005-09-01 2007-03-01 Micron Technology, Inc. Methods and apparatus for filling features in microfeature workpieces
JP2007123473A (ja) * 2005-10-27 2007-05-17 Alps Electric Co Ltd 軟磁性膜及びその製造方法、ならびに前記軟磁性膜を用いた薄膜磁気ヘッド及びその製造方法
JP4764718B2 (ja) * 2005-12-28 2011-09-07 新光電気工業株式会社 スルーホールの充填方法
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US8100081B1 (en) 2006-06-30 2012-01-24 Novellus Systems, Inc. Edge removal of films using externally generated plasma species
JP4932370B2 (ja) * 2006-07-28 2012-05-16 日本マクダーミッド株式会社 電解めっき方法、プリント配線板及び半導体ウェハー
US20080041727A1 (en) * 2006-08-18 2008-02-21 Semitool, Inc. Method and system for depositing alloy composition
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US20080092947A1 (en) * 2006-10-24 2008-04-24 Applied Materials, Inc. Pulse plating of a low stress film on a solar cell substrate
US7704352B2 (en) * 2006-12-01 2010-04-27 Applied Materials, Inc. High-aspect ratio anode and apparatus for high-speed electroplating on a solar cell substrate
US7736928B2 (en) * 2006-12-01 2010-06-15 Applied Materials, Inc. Precision printing electroplating through plating mask on a solar cell substrate
US7799182B2 (en) 2006-12-01 2010-09-21 Applied Materials, Inc. Electroplating on roll-to-roll flexible solar cell substrates
US20080128019A1 (en) * 2006-12-01 2008-06-05 Applied Materials, Inc. Method of metallizing a solar cell substrate
JP5169838B2 (ja) * 2007-01-09 2013-03-27 富士通セミコンダクター株式会社 半導体装置の製造方法
US9732416B1 (en) 2007-04-18 2017-08-15 Novellus Systems, Inc. Wafer chuck with aerodynamic design for turbulence reduction
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US20090114542A1 (en) * 2007-11-06 2009-05-07 Spansion Llc Process of forming an electronic device including depositing a conductive layer over a seed layer
US8172989B2 (en) 2007-11-26 2012-05-08 Sunpower Corporation Prevention of substrate edge plating in a fountain plating process
US8784636B2 (en) * 2007-12-04 2014-07-22 Ebara Corporation Plating apparatus and plating method
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP5484691B2 (ja) * 2008-05-27 2014-05-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
WO2009152896A1 (de) 2008-06-19 2009-12-23 Rena Gmbh Vorrichtung und verfahren zur einseitigen nasschemischen und/oder elektrolytischen behandlung von gut
US8419964B2 (en) * 2008-08-27 2013-04-16 Novellus Systems, Inc. Apparatus and method for edge bevel removal of copper from silicon wafers
TW201015718A (en) * 2008-10-03 2010-04-16 Sanyo Electric Co Semiconductor device and method for manufacturing the same
CN101740478B (zh) * 2008-11-14 2013-03-27 中芯国际集成电路制造(北京)有限公司 双镶嵌方法
US20100126849A1 (en) * 2008-11-24 2010-05-27 Applied Materials, Inc. Apparatus and method for forming 3d nanostructure electrode for electrochemical battery and capacitor
US8172646B2 (en) * 2009-02-27 2012-05-08 Novellus Systems, Inc. Magnetically actuated chuck for edge bevel removal
US8500983B2 (en) * 2009-05-27 2013-08-06 Novellus Systems, Inc. Pulse sequence for plating on thin seed layers
CN102157436A (zh) * 2010-02-11 2011-08-17 中芯国际集成电路制造(上海)有限公司 一种降低金属损伤的电镀铜方法
US9385035B2 (en) 2010-05-24 2016-07-05 Novellus Systems, Inc. Current ramping and current pulsing entry of substrates for electroplating
US9062388B2 (en) 2010-08-19 2015-06-23 International Business Machines Corporation Method and apparatus for controlling and monitoring the potential
JP5504147B2 (ja) 2010-12-21 2014-05-28 株式会社荏原製作所 電気めっき方法
JP6161863B2 (ja) * 2010-12-28 2017-07-12 株式会社荏原製作所 電気めっき方法
TW201408153A (zh) * 2012-08-07 2014-02-16 Ecocera Optronics Co Ltd 改善陶瓷貫孔基板上金屬表面粗糙度之方法
US9488609B2 (en) * 2014-02-06 2016-11-08 The Boeing Company Determination of anisotropic conduction characteristics
CN105097653B (zh) * 2014-05-07 2018-05-08 中芯国际集成电路制造(上海)有限公司 一种硅通孔的结构及其制作方法
CN104269484B (zh) * 2014-10-22 2017-08-25 湘能华磊光电股份有限公司 防止蒸镀铝时led芯片电极产生麻点的方法
US10094038B2 (en) * 2015-04-13 2018-10-09 Lam Research Corporation Monitoring electrolytes during electroplating
US10749278B2 (en) * 2016-01-15 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method of electroplating metal into recessed feature and electroplating layer in recessed feature
US10508357B2 (en) * 2016-02-15 2019-12-17 Rohm And Haas Electronic Materials Llc Method of filling through-holes to reduce voids and other defects
KR101938306B1 (ko) * 2016-04-18 2019-01-14 최상준 건식 에칭장치의 제어방법
WO2018013868A1 (en) * 2016-07-13 2018-01-18 Alligant Scientific, LLC Electrochemical methods, devices and compositions
TWI700401B (zh) * 2018-08-21 2020-08-01 財團法人工業技術研究院 待電鍍的面板、使用其之電鍍製程、及以其製造之晶片
CN109355685A (zh) * 2018-12-06 2019-02-19 陕西理工大学 一种环节状的铜微纳米周期结构材料的制备方法
US10950519B2 (en) 2019-05-31 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
CN111041535A (zh) * 2019-12-25 2020-04-21 浙江振有电子股份有限公司 一种连续移动式电镀通孔双面板的方法
CN113629006B (zh) * 2021-07-26 2024-04-23 长江存储科技有限责任公司 形成铜结构的方法
CN113668023A (zh) * 2021-08-26 2021-11-19 长江存储科技有限责任公司 电镀方法、电镀装置以及电镀系统
CN113652716B (zh) * 2021-09-13 2022-07-12 江西新金叶实业有限公司 高镍铜阳极采用周期性反向电流电解的工艺
US11913132B2 (en) * 2022-05-18 2024-02-27 Advanced Semiconductor Engineering, Inc. Method for manufacturing a package

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4046649A (en) * 1974-08-13 1977-09-06 Westinghouse Electric Corporation Forward-reverse pulse cycling anodizing and electroplating process
DE2936247A1 (de) * 1979-09-07 1981-03-19 Siemens AG, 1000 Berlin und 8000 München Einrichtung zum galvanischen abscheiden einer metallischen schicht mit vorgegebener schichtstaerke
US4514265A (en) 1984-07-05 1985-04-30 Rca Corporation Bonding pads for semiconductor devices
GB8801827D0 (en) * 1988-01-27 1988-02-24 Jct Controls Ltd Improvements in electrochemical processes
JPH02187032A (ja) * 1989-01-13 1990-07-23 Fuji Electric Co Ltd 半導体装置用バンプ電極の電解めっき方法
US5007993A (en) * 1989-06-20 1991-04-16 Hull Harry F Electrolytic processing apparatus and method with time multiplexed power supply
JPH03202499A (ja) * 1989-12-28 1991-09-04 Fujitsu Ltd メッキ膜厚の制御方法
JP2734785B2 (ja) * 1991-02-22 1998-04-02 日本電気株式会社 電解めっき用治具
JPH05109659A (ja) * 1991-10-21 1993-04-30 Nec Corp 半導体装置の製造方法
US5273642A (en) 1992-04-21 1993-12-28 Itt Corporation Apparatus and method for electroplating wafers
US5605615A (en) * 1994-12-05 1997-02-25 Motorola, Inc. Method and apparatus for plating metals
US5662788A (en) * 1996-06-03 1997-09-02 Micron Technology, Inc. Method for forming a metallization layer
WO1998027585A1 (en) * 1996-12-16 1998-06-25 International Business Machines Corporation Electroplated interconnection structures on integrated circuit chips
US6174425B1 (en) * 1997-05-14 2001-01-16 Motorola, Inc. Process for depositing a layer of material over a substrate
JPH1192947A (ja) * 1997-09-12 1999-04-06 Ebara Corp 半導体ウエハのメッキ方法及び装置
JPH1197391A (ja) * 1997-09-16 1999-04-09 Ebara Corp 半導体ウエハー配線電解メッキ方法
JPH1197393A (ja) * 1997-09-16 1999-04-09 Ebara Corp 微細窪み内への金属堆積方法
US6074544A (en) * 1998-07-22 2000-06-13 Novellus Systems, Inc. Method of electroplating semiconductor wafer using variable currents and mass transfer to obtain uniform plated layer
JP2003268598A (ja) * 2002-03-18 2003-09-25 Fujitsu Ltd めっき装置及びめっき方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100705406B1 (ko) * 2001-06-19 2007-04-10 삼성전자주식회사 전기 도금층 형성 방법 및 장치

Also Published As

Publication number Publication date
JP2011063888A (ja) 2011-03-31
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