KR20010082135A - 인이 도프된 구리 - Google Patents

인이 도프된 구리 Download PDF

Info

Publication number
KR20010082135A
KR20010082135A KR1020010006718A KR20010006718A KR20010082135A KR 20010082135 A KR20010082135 A KR 20010082135A KR 1020010006718 A KR1020010006718 A KR 1020010006718A KR 20010006718 A KR20010006718 A KR 20010006718A KR 20010082135 A KR20010082135 A KR 20010082135A
Authority
KR
South Korea
Prior art keywords
phosphorus
doped
layer
conductive
substrate
Prior art date
Application number
KR1020010006718A
Other languages
English (en)
Inventor
단 메이단
애쇼크 신하
Original Assignee
조셉 제이. 스위니
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 조셉 제이. 스위니, 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 조셉 제이. 스위니
Publication of KR20010082135A publication Critical patent/KR20010082135A/ko

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C25D17/001—Apparatus specially adapted for electrolytic coating of wafers, e.g. semiconductors or solar cells
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Electrochemistry (AREA)
  • Sustainable Development (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 일반적으로 도전성 기판 상에 도프된 금속 박막을 형성하는 방법 및 장치를 제공한다. 본 발명의 일면에서, 증착 공정은 도전성 기판 상에 인이 도프된 시드 층을 증착하는 제 1 단계, 및 그 후에 도전성 박막을 형성하기 위해 상기 인이 도프된 시드 층 상에 도전성 금속층을 증착하는 단계를 포함한다. 본 발명의 또다른 측면에서, 본 발명은 기판 상에 유전층을 증착하는 단계, 기판 내의 미세 구조물을 에칭하는 단계, 상기 미세 구조물 내에 도전층을 증착하는 단계, 도전성 장벽층 상에 인이 도프된 시드 층을 증착하는 단계, 및 상기 인이 도프된 핵 층 상에 도전성 금속층을 증착하는 단계를 포함하는 기판 처리 방법을 제공한다. 본 발명의 또다른 측면에서, 전기 화학적 증착 공정에서 핵 층과 같은 인이 도프된 금속 박막을 증착하는데 사용되는 인이 도프된 양극을 포함하는 장치가 제공된다. 상기 인이 도프된 양극은 바람직하게 전해질의 흐름을 제공하는 밀폐외피, 상기 밀폐외피 내에 배열된 인이 도프된 금속, 및 상기 밀폐외피를 통해 배열되고 상기 인이 도프된 금속과 전기적으로 연결된 전극을 포함한다. 본 발명의 또다른 측면으로서, 기판 상에 인이 도프된 금속의 전기 화학적 증착을 위한 장치는 기판 도금면이 전해조 내의 전해질에 노출되는 위치에서 기판을 유지하도록 형성된 기판 유지기, 기판 도금면과 전기적으로 접촉하는 양극, 전해질 입구, 전해질 출구를 갖는 전해조, 및 기판 도금면을 수용하도록 형성된 개구, 및 전해질에 전기적으로 연결된 인이 도프된 양극을 포함한다.

Description

인이 도프된 구리 {PHOSPHOROUS DOPED COPPER}
본 발명은 일반적으로 기판 상에 금속층을 증착하기 위한 장치 및 공정에 관한 것이며, 더 구체적으로, 전기도금 공정에 의해 도전성 기판 상에 도프된 금속층을 형성하는 방법에 관한 것이다.
0.5 미크론 이하의 미세 구조물을 신뢰할 수 있게 제조하는 것은 대규모 집적회로(very large scale integration, VLSI)와 초대규모 집적회로(ultra large scale integration, ULSI)의 차세대 주요 기술의 하나이다. 그러나, 회로 기술의 주변 상황들이 더욱 압박됨에 따라, VLSI 및 ULSI 내에 있는 상호 연결부의 치수 감소는 공정 성능에 부가적인 요구 사항으로 되었다. 이러한 기술의 중심이 되는 다단계 상호 연결부는 바이어스 및 다른 상호 연결부와 같은 높은 종횡비를 갖는 미세 구조물의 신중한 처리를 요구한다. 이러한 상호 연결부의 신뢰할 수 있는 형성은 VLSI 및 ULSI의 성공과 회로 밀도와 개개의 기판과 다이의 품질을 증가시키기 위한 끊임 없는 노력에 매우 중요하다.
회로 밀도가 증가함에 따라, 유전체 재료 뿐만 아니라 바이어스, 접점 및 다른 미세 구조물의 폭은 1 미크론 이하의 치수로 감소하지만, 미세 구조물의 종횡비, 즉, 폭으로 나눈 높이가 증가하는 결과와 함께, 유전층의 두께는 실질적으로 일정하게 유지된다. 많은 통상의 증착 공정은 종횡비가 2:1, 특히 4:1을 초과하는 1 미크론 이하의 구조물을 채우는데 어려움을 갖는다. 그러므로, 높은 종횡비를 갖는 실질적으로 빈공간 없는 1 미크론 이하의 미세 구조물의 형성에 많은 노력이 집중된다.
알루미늄의 공지된 낮은 전기적 저항, 이산화 규소(SiO2)에의 알루미늄의 우수한 부착성, 알루미늄의 패턴화의 용이성, 및 고순도 형태의 알루미늄을 얻을 수있는 능력때문에 원소 상태의 알루미늄과 이의 합금은 반도체 공정에서 선, 접점, 상호 연결부, 및 플러그와 같은 기판의 미세 구조물을 형성하는데 사용되는 통상적인 금속이었다. 그러나, 알루미늄은 구리와 같은 다른 도전성 금속보다 높은 전기적 저항을 가지며, 알루미늄은 전기적 이동(electromigration) 현상을 받게되어 도전체 내의 공극의 형성이 야기된다.
구리와 구리 합금은, 알루미늄과 비교해서 높은 전류 수송 능력과 상당히 높은 전기적 이동 저항(electromigration resistance)을 가지며, 알루미늄보다 낮은 고유저항(알루미늄의 3.1μΩ-cm에 비교하여 1.7μΩ-cm)을 갖는다. 이러한 특성은 다단계 집적에서 경험된 높은 전류 밀도를 유지하는데 중요하고 장치의 속도를 증가시킨다. 구리는 또한 양호한 열전도성을 가지며 고순도 상태에서 이용될 수 있다. 그러므로, 구리는 반도체 기판 상에 0.25 미크론 이하의 높은 종횡비를 갖는 상호 연결 미세 구조물을 채우는 바람직한 금속이다.
반도체 장치 제조에 구리를 사용하는 것이 바람직함에도 불구하고, 10:1의 종횡비와 폭이 0.25㎛인 바이어스와 같은 높은 종횡비를 갖는 미세 구조물 내에 구리를 증착하는 방법의 선택은 제한된다. 종래에는, 화학 증착(CVD)과 물리 증착(PVD)이 기판 상에 형성된 접점, 바이어스, 선, 또는 다른 미세 구조물 내에 전기적으로 도전성 재료를 증착시키는 바람직한 공정이었다. 그러나, 구리의 적용에 있어서, CVD용 구리 공정은 구리가 소정의 증착 결과를 얻지 못하는 전구체를 포함하도록 요구하여 여전히 개발중이며, PVD용 구리 공정은 초 미세 구조물 내에 박막을 증착하는데 많은 어려움에 직면해왔다. PVD 및 CVD 용 구리 증착 공정에직면한 문제점의 결과로, 회로 기판 제조에 이미 제한되었던 전기도금이 기판의 높은 종횡비를 갖는 미세 구조물을 채우는데 이용되고 있다.
그러나, 전기도금은 집적회로 제조 공정에서의 영역을 갖고 있다. 소정의 전기도금 증착 공정은 도전성 기판 상에 구리층과 같은 박막의 전기적으로 도전성인 시드 층을 등각으로 증착하는 것과 관계된다. 박막의 시드 층을 도전성 기판 상에 증착할 때, 구리와 같은 소정의 도전성 재료의 전기도금 증착 공정은 기판 표면 전체를 걸쳐 균일하게 시드 층을 도금하지는 않는다. 이것의 한 이유는 구리의 높은 표면 확산이 불균일하게 증착된 구리 재료가 축적되도록 하기 때문이라고 예상된다. 불균일한 증착과 구리 재료의 축적은 회로의 균일성, 도전성, 및 신뢰도에 유해하다. 더욱이, 층의 불균일성과 축적은 기판에 구리 재료의 효과적인 접착성을 감소시키고 구리 재료에 적절하게 결합되는 다음 층의 성능을 감소시킨다. 박막의 축적은 기판 미세 구조물의 개구 상의 "브리징(bridging)"에 의해 공극의 부적당한 충전을 야기하여, 기판 미세 구조물 내에 공극의 형성과 다른 불연속점을 나타낸다. 기판 미세 구조물 내의 공극의 형성은 반도체 장치의 성능에 악영향을 줄 수도 있으며, 장치의 결함을 나타낼 수도 있다. 더욱이, 전기도금된 시드 층이 기판 상에 불균일하게 증착된다면, 전류는 시드 층의 표면에 걸쳐 균일하게 분포되지 않을 것이며 기판 상에 다음의 전기화학적 증착층의 불균일한 증착을 야기할 수도 있다.
부가적으로, 전기도금에 사용되는 소정의 재료는 증착 공정 중 또는 후에 원치 않는 부반응을 일으킨다는 것이 공지되었다. 예를 들어, 시드 층 재료로 자주사용되는 구리는 산화에 매우 민감하다. 금속층의 산화는 금속층의 인접층에의 접착을 방해하며, 금속 미세 구조물의 도전성에 악영향을 줄 수 있으며, 회로 전체의 신뢰성을 감소시킨다. 더욱이, 소정의 전기도금 공정에서, 전기도금 셀은 증착된 박막과 동일한 재료의 소모성 양극, 즉, 구리 박막용 구리 양극을 포함할 수도 있으며, 그러므로, 양극은 산화되어 양극의 표면 상에 산화 박막을 형성한다. 이러한 산화 박막은 전기도금 셀의 성능을 감소시킬 수 있고, 구리의 경우에, 구리 양극의 과도한 분해는 기판 상에 증착될 수도 있는 오염 또는 입자 문제를 야기할 수도 있다. 부가적으로, 증착을 증가시키거나 증착된 기판층에 소정의 특성을 주는 것과 같은, 전기도금 용액에의 첨가제는 산화될 수도 있어서, 첨가제의 효율을 최소화시키고 잠재적으로 전기도금 용액 내에 오염물을 야기할 수 있다.
더욱이, 어떤 공정에서, 산소는 전기화학적 증착 공정의 부산물이어서 공정 외부의 화학제에 의해 쉽게 최소화될 수 없다. 그러므로, 주의 깊게 제어된 환경은 알루미늄과 같은 구리 또는 다른 도전성 재료를 산화시켜 회로 및 전기도금 셀을 유해하게 하는 산소를 포함할 수도 있다. 또한, 어떤 기판의 미세 구조물을 형성하는 공정에 있어서, 기판은 공정 시스템 사이로 전달될 수도 있는데, 상기 공정 시스템은 기판을 전기도금 증착을 따르는 기판 상에 구리층의 산화를 야기하는 오염물에 노출시킨다.
그러므로, 본 발명은 기판의 전기도금에서 발생하는 하나 이상의 단점을 극복하는 개선된 증착 공정 및 장치를 제공하고자 하는 것이다. 후술되는 것처럼,본 발명은 박막의 축적을 감소시키며, 전기화학적 공정으로부터 생성된 미세 구조물 내의 공극의 형성을 감소시키고 또는 기판의 미세 구조물 상에 금속 박막의 증착 중에 및/또는 증착 다음의 금속 박막의 원치 않는 산화를 감소시키고자 한다. 바람직하게, 본 발명에 따른 공정 및 장치는 기판 표면 상에 보다 균일한 증착을 제공하고 증착된 금속층의 상호층간의 접착성을 개선시킬 수도 있다. 바람직하게, 본 발명에 따른 장치는 전기화학적 증착 공정에 사용되는 금속 양극의 원치 않는 산화 및 과잉 분해를 감소시킬 수도 있다.
도 1은 전기도금 시스템의 플랫폼의 사시도이고,
도 2는 전기도금 시스템의 플랫폼의 개략적인 상면도이며,
도 3은 도전성 반도체 기판 상에 금속을 전기도금하기 위한 셀의 개략적인 횡단면도이며,
도 4는 본 발명에 따른 상호 연결부를 형성하는 금속 기술을 설명하는 유전층 내의 상호연결부의 횡단면도이다.
※ 도면의 주요 부분에 대한 설명 ※
610 : 금속 박막층 612 : 기판
614 : 유전층 616 : 미세 구조물
618 : 라이너 또는 장벽층 619 : 시드 층
620 : 도전성 금속층
본 발명은 일반적으로 도전성 기판 상에 도프된 금속 박막을 형성하는 방법 및 장치를 제공한다. 본 발명에 따른 한 실시예에서, 증착 공정은 도전성 기판 상에 인을 함유하는 층을 증착시키는 제 1 단계, 및 그 후 도전성 박막을 형성하기 위해 인을 함유하는 층 상에 도전성 금속층을 증착시키는 단계를 포함한다. 인을 함유하는 층은 바람직하게 인이 도프된 시드 층인데, 상기 인이 도프된 시드 층은 시드 층 내에서 농도가 바람직하게 중량비로 약 0.01% 내지 약 15% 범위의 인을 함유하는 화합물, 예를 들어, 원소 상태의 인, 및 도전성 금속, 바람직하게는 구리를 포함하며, 도전성 금속층은 바람직하게 구리를 포함한다. 인이 도프된 시드 층과 도전성 금속층은 전기도금과 같은 전기화학적 증착 공정에 의해 바람직하게 증착된다.
본 발명에 따른 또다른 실시예에서, 본 발명은 기판 상에 유전층을 증착시키는 단계, 기판 내의 미세 구조물을 에칭하는 단계, 미세 구조물 내에 도전층을 증착시키는 단계, 인을 함유하는 층, 바람직하게는 도전층 상에 인이 도프된 시드 층을 증착시키는 단계, 및 인을 함유하는 시드 층 상에 도전성 금속층을 증착시키는 단계를 포함하는 기판 처리 방법을 제공한다. 도전층은 바람직하게 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈(Ta), 탄탈 질화물(TaNx), 텅스텐(W), 텅스텐 질화물(WNx), 및 이들의 화합물로 이루어진 그룹으로부터 선택된 도전성 금속을 포함하는 장벽 또는 라이너 층이다. 인이 도프된 시드 층은 바람직하게 박막 내에 중량비로 약 0.01% 내지 약 15% 범위의 인 농도를 가지는 구리를 포함하며, 도전성 금속층은 바람직하게 구리를 포함한다.
본 발명에 따른 또다른 실시예에서, 전기화학적 증착 공정에서 시드 층과 같은 인이 도프된 금속 박막을 증착하는 도프된 양극, 바람직하게는 인이 도프된 양극을 포함하는 장치가 제공된다. 인이 도프된 양극은 바람직하게 전해질의 유동을 제공하는 밀폐외피, 상기 밀폐외피 내에 배열된 인이 도프된 금속, 및 상기 밀폐외피를 통과하도록 배열되고 인이 도프된 금속과 전기적으로 연결되는 전해질을 포함한다. 인이 도프된 금속은 바람직하게 복수의 길이 방향으로 배열된 통로를 갖는 소모성 인이 도프된 양극판 형태이며, 바람직하게 인이 도프된 금속 내에서 인의 농도가 바라직하게 중량비로 약 0.01% 내지 약 15% 범위인 인으로 도프된 구리를 포함한다.
본 발명에 따른 또다른 실시예는 기판 도금면이 전해조 내의 전해질에 노출되는 위치에서 기판을 유지하도록 형성된 기판 유지기, 기판 도금면과 전기적으로접촉하는 음극, 전해질 입구를 갖는 전해조, 전해질 출구 및 기판 도금면을 수용하도록 형성된 개구, 및 전해질에 전기적으로 연결된 인이 도프된 양극을 포함하는 기판 상에 인이 도프된 금속의 전기화학적 증착을 위한 장치를 제공한다. 인이 도프된 양극은 바람직하게 전해질의 유동을 제공하는 밀폐외피, 상기 밀폐외피 내에 배열된 인이 도프된 금속, 및 상기 밀폐외피를 통과하도록 배열되고 인이 도프된 금속과 전기적으로 연결되는 전해질을 포함한다. 인이 도프된 양극은 인이 도프된 금속 내에 바람직하게 인의 중량비로 약 0.01% 내지 약 15% 범위의 농도를 갖는 인으로 도프된 구리를 포함한다.
상기에서 간략하게 설명된 본 발명의 실시예가 본 발명을 설명하는 첨부 도면을 참조하여 보다 구체적으로 설명된다.
그러나, 첨부 도면은 본 발명의 일반적인 실시예를 설명하는 것이지 본 발명의 범위를 한정하는 것으로 간주되어서는 않되며, 본 발명과 동등한 효과를 갖는 실시예에도 적용된다.
본 발명은 일반적으로 도전성 기판 상에 도프된 도전층의 증착을 위한 장치 및 방법에 관한 것이다. 본 발명의 바람직한 실시예에서, 박막의 불균일성 및 박막의 축적과 같은 실질적으로 층의 결함이 없는 도전성 금속 박막을 형성하는 증착 공정이 제공된다. 바람직한 증착 공정은 바람직하게 전기도금 기술에 의해 인이 도프된 시드 층을 증착하는 단계, 및 그 후의 인이 도프된 시드 층 상에 도전성 금속층을 증착하는 단계를 포함한다. 인이 도프된 시드 층은 시드 층 내에 바람직하게 중량비로 약 0.01% 내지 약 15% 범위의 인의 농도를 갖는 인과 도전성 금속, 바람직하게는 구리를 포함한다. 도전성 금속층은 바람직하게 인이 도프된 시드 층 내에, 예를 들어 인이 도프된 구리 시드 층의 구리와 동일한 도전성 금속을 포함한다. 인이 도프된 시드 층과 도전성 금속층은 바람직하게 약 상온에서 전기도금에 의해 증착된다. 여기서 사용되는 것처럼, "인(phosphorous)"이라는 용어는 소정의 인을 함유한 화합물을 지칭하며, 바람직하게는 원소 상태의 인이다. 또한 여기서 사용되는 것처럼, "도전성(conductive)" 또는 "전도성(conducting)"이라는 용어는 전기도금과 같은 전기화학적 증착 공정에 사용되기에 충분한 전류를 수송하는 재료의 성능을 지칭한다. 시드 층에의 인의 도프는 증가된 전류 분포, 감소된 박막의 축적, 개선된 전기적 이동 특성, 시드 층 및 그 후에 증착된 박막의 양호한 입자 성장의 제어, 증착된 도전성 금속 박막의 산화의 최소화, 및 실질적으로 공극 없고 높은 종횡비를 갖게 하는 충전으로부터 박막의 증가된 균일성을 제공할 것이라고 예상된다.
본 발명은 또한 인이 도프된 양극과 전기화학적 증착 공정에서 인이 도프된 박막을 증착하는 장치를 제공한다. 인이 도프된 양극은 바람직하게 전해질이 통과하는 밀폐외피 내에 배열된 인이 도프된 금속, 및 밀폐외피를 통해 배열되고 인이 도프된 금속과 전기적으로 연결된 전극을 포함하며, 상기 도프된 금속은 바람직하게 구멍난 판의 형태이다. 인이 도프된 양극은 바람직하게 인이 도프된 양극 내에 중량비로 약 0.01% 내지 약 15% 범위의 인으로 도프된 구리를 포함한다. 양극은 또한 전기도금 셀과 같은 전기화학적 증착 장치에 사용되고, 기판을 유지하고 위치시키는 기판 유지기, 기판과 접촉하는 음극, 기판과 전해질과 접촉하는 인이 도프된 양극을 수용하는 전해조를 포함한다. 인이 도프된 양극은 인이 도프된 양극 재료의 초과 분해를 최소화시킬 뿐만 아니라 양극의 분극(polarization)과 산소의 상호 방출(co-evolution), 또는 버블(bubble) 형성을 포함하는 산화적 부반응을 최소화할 것으로 예상된다.
다음의 본 발명의 상세한 설명은 양극 내에 인의 사용을 언급하지만 인 대신 또는 부가하여 다른 도펀트(dopant)가 사용될 수 있다는 것이 예상된다. 이러한 다른 도펀트는 환원제(deoxidant)일 수도 있다. 바람직한 다른 도펀트의 예는 보론, 인듐, 주석, 베릴륨 및 이들의 화합물이다. 이러한 다른 도펀트들은 본 발명의 범위에 의해 및 내에서 예상되는 인과 유사한 작용을 제공할 것이 예상된다.
따라서, 본 발명에 따른 또다른 측면에서, 본 발명의 한 실시예는 도전성 기판 상에 도프된 금속 박막을 형성하는데 관한 것이다. 도프된 금속 박막은 도전성 기판 상에 도펀트를 함유하는 층을 증착하는 단계, 및 도프된 금속 박막을 형성하기 위해 도펀트를 함유하는 층 상에 도전성 금속층을 증착시키는 단계에 의해 형성된다. 바람직한 도펀트로는 기판 표면에 걸쳐 도프된 층의 증착 균일성을 개선시킬 수 있고 도전성 재료의 산화를 감소시킬 수 있는 보론, 인듐, 주석, 베릴륨, 및 이들의 조합을 포함한다. 도펀트를 함유하는 층은 바람직하게 하나 이상의 도펀트와 시드 층 내에 바람직하게 중량비로 약 0.01% 내지 약 15%의 도펀트 농도를 갖는 도전성 금속, 바람직하게는 구리, 및 바람직하게 구리를 갖는 도전성 금속층을 포함하는 시드 층이다. 도펀트 금속 박막은 기판 상에 유전층을 증착시키는 단계, 기판 내의 미세 구조물을 에칭시키는 단계, 미세 구조물 내에 도전층을 증착시키는단계, 도전층 상에 인을 함유하는 층, 바람직하게는 인이 도프된 시드 층을 증착시키는 단계, 및 인을 함유하는 시드 층 상에 도전성 금속층을 증착시키는 단계에 의해 기판을 처리하는데 사용될 수도 있다.
부가적으로, 또다른 측면에서, 본 발명의 한 실시예는 전기화학적 증착 장치에서 사용될 수 있는 도프된 양극에 의해 도프된 금속 박막을 증착시키는 장치에 관한 것이다. 양극과 함께 사용되는 바람직한 도펀트로는 보론, 인듐, 주석, 베릴륨, 및 이들의 화합물을 포함한다. 도프된 양극은 바람직하게 전해질이 유동하는 밀폐외피 내에 배열된 도프된 금속, 및 밀폐외피를 통과하여 배열되고 도프된 금속과 전기적으로 연결된 전극을 포함하고, 도프된 금속은 바람직하게 구멍난 판의 형태이다. 도프된 양극은 바람직하게 중량비로 약 0.01% 내지 약 15%의 도펀트 농도를 갖는 구리를 포함한다.
장치
도 1은 본 발명의 실시예인 방법을 수행하는데 사용되는 장치의 한 실시예를 설명하는 실험적인 전기도금 시스템의 플랫폼(200)의 사시도이다. 도 2는 도 1에 도시된 전기도금 시스템의 플랫폼(200)의 개략적 상면도이다. 실험적인 전기도금 시스템의 플랫폼(200)과 선택적인 실시예가 "전기화학적 증착 시스템"이라는 명칭으로 1999년 4월 8일에 출원되어 계류중인 미국 특허 출원 제 09/289,074호에 더 자세히 개시되며, 본 발명과 일치되는 범위내에서 본원에 참조되었다. 본 발명의 실시예인 방법을 수행하는데 사용되는 또다른 실험적인 전기도금 시스템이 1999년 7월 9일에 출원되어 계류중인 미국 특허 출원 제 09/350,877호에서 개시되며 본 발명과 일치되는 범위내에서 본원에 참조되었다. 상술된 것처럼, 본원의 한 실시예 또는 장치의 한 예가 도 1 및 도 2에 도시된다. 그러나, 본 발명은 상기 장치에 제한되는 것은 결코 아니라는 것을 인식해야 한다.
도 1 및 도 2를 참조하면, 전기도금 시스템 플랫폼(200)은 일반적으로 장착 스테이션(210), 열적 어닐 챔버(211), 주프레임(214), 및 전해질 공급 시스템(220)을 포함한다. 주프레임(214)은 일반적으로 주프레임 전달 시스템(216), 회전식 린스 건조(spin-rinse dry, SRD) 스테이션(212), 복수의 처리 스테이션(218), 및 시드 층 향상 스테이션(215)을 포함한다. 바람직하게, 주프레임(214)을 포함하는 전기도금 시스템 플랫폼(200)은 플랙서글래스(Plexiglas, 상표명) 판넬과 같은 판넬을 이용하는 세정 환경 내에 덮힌다. 주프레임(214)은 본 발명의 전기화학적 증착 공정을 수행하는데 사용되는 다양한 스테이션을 지지하는 컷-아웃(cut-out)을 갖는 베이스(217)를 포함한다. 베이스(217)는 바람직하게 베이스 상에 배열된 다양한 스테이션을 지지할 수 있는 알루미늄, 스테인레스 강 또는 다른 강재로 제조된다. 하랄(Halar, 등록 상표), 에틸렌-클로로-트리-플루오로-에탈린(ECTFE), 또는 다른 보호 코팅과 같은 화학적 보호 코팅은 바람직하게 잠재적인 화학적 부식에 노출된 베이스(217)의 표면 상에 배열된다. 각각의 처리 스테이션(218)은 하나 이상의 처리 셀(240)을 포함한다. 전해질 공급 시스템(220)은 주프레임(214)에 인접하게 위치되며 전기도금 공정에 사용되는 전해질을 각각 순환시키도록 공정 셀(240)에 연결된다. 전기도금 시스템 플랫폼(200)은 시스템에 전력을 공급하는 전력 공급 스테이션(221), 일반적으로 프로그램 가능한 마이크로프로세서를 포함하는 제어 시스템(222)을 포함한다.
장착 스테이션(210)은 바람직하게 하나 이상의 기판 수용 영역(224), 하나 이상의 장착 스테이션 전달 로봇(228) 및 하나 이상의 기판 방향기(orientor)를 포함한다. 복수의 기판 카세트 수용 영역, 장착 스테이션 전달 로봇(228) 및 장착 스테이션(210) 내에 포함된 기판 방향기는 시스템의 소정의 작업 처리량에 따라서 형성될 수 있다. 도 1 및 도 2에 도시된 것처럼, 장착 스테이션(210)은 두 개의 기판 카세트 수용 영역(224), 두 개의 장착 스테이션 전달 로봇(228) 및 하나의 기판 방향기(230)를 포함한다. 기판(234)을 수용하는 기판 카세트(232)는 기판(234)을 전기도금 시스템 플랫폼 내로 유입시키기 위해 기판 카세트 수용 영역(224) 상에 장착된다. 장착 스테이션 전달 로봇(228)은 기판(234)을 기판 카세트(232)와 기판 방향기(230) 사이로 전달한다. 장착 스테이션 전달 로봇(228)은 선행기술로부터 공지된 일반적인 전달 로봇을 포함한다. 기판 방향기(230)는 기판이 적절하게 처리되는 것을 보장하기 위해 각각의 기판(234)을 소정의 방향으로 위치시킨다. 장착 스테이션 전달 로봇(228)은 기판(234)을 장착 스테이션(210)과 SRD 스테이션(212) 사이와 장착 스테이션(210)과 열적 어닐 챔버(211) 사이로 전달한다. 장착 스테이션(210)은 바람직하게 시스템을 통해 기판의 효율적인 전달을 용이하게 하기 위해 필요하고 기판의 일시적인 저장을 위한 기판 카세트(231)를 포함한다.
도 2는 주프레임 전달 로봇(242) 내에 형성된 플리퍼 로봇(2404)을 갖는 주프레임 전달 로봇(242)을 도시한다. 주프레임 전달 로봇(242)은 처리 스테이션과SRD 스테이션을 포함하며, 주프레임 스테이션에 부착된 상이한 스테이션 사이로 기판을 전달한다. 주프레임 전달 로봇(242)은 복수의 로봇 아암(2402, 두 개가 도시됨)을 포함하고, 플리퍼 로봇(2404)은 각각의 로봇 아암(2402)에 단부 이펙터로서 부착된다. 플리퍼 로봇은 본 발명의 기술 분야에서 일반적으로 공지되었으며 캘리포니아 밀피타스에 소재한 롤즈 오토메이션(Rorze Automation)사로부터 제조되어 이용되고 있는 모델 알알 701(RR 701)과 같은 기판 처리 로봇에 단부 이펙터로서 부착된다. 단부 이펙터로서 플리퍼 로봇을 갖는 주 전달 로봇(242)은 소정의 표면 방향으로 전달된 기판을 넘길 뿐만 아니라 기판을 주프레임에 부착된 상이한 스테이션 사이로 전달할 수 있다. 예를 들어, 플리퍼 로봇은 기판 처리 표면을 처리 셀(240) 내에서 전기도금 공정을 위해 아래로 직면하도록 넘기며 기판 처리면을 회전식 린스 건조 공정과 같은 다른 공정을 위해 위로 직면하도록 넘긴다. 바람직하게, 주프레임 전달 로봇(242)은 로봇 아암(2402)과 플리퍼 로봇 단부 이펙터(2404)에 의해 X-Y-Z축을 따라 독립적인 로봇 이동을 제공한다.
급속 열적 어닐(rapid thermal anneal, RTA) 챔버(211)는 바람직하게 장착 스테이션(210)에 연결되고, 기판은 장착 스테이션 전달 로봇(228)에 의해 RTA 챔버(211) 내외로 전달된다. 전기도금 시스템은 바람직하게 장착 스테이션(210)의 대칭 설계에 대응하여 장착 스테이션(210)의 대향면 상에 배열된 두 개의 RTA 챔버(211)를 포함한다. 열적 어닐 처리 챔버는 본 발명의 기술 분야에서 일반적으로 공지되어 있으며, 급속 열적 어닐 챔버는 증착 재료의 특성을 향상시키기 위해 기판 처리 시스템 내에 일반적으로 이용된다. 증착 재료의 유동으로 미세 구조물내의 공극을 충만하고, 산소와 같은 오염층을 정화시키며, 증착 재료 내에서 인과 같은 도펀트의 확산을 활성화하며 박막의 특성을 제어하는 결정 성장과 방향성을 조절할 수 있는 구리 박막과 같은 증착된 박막의 재결정화에 의해 전기도금의 결과를 향상시키기 위해 고온 판 설계 및 가열 램프 설계를 포함하는 다양한 열적 어닐 챔버 설계가 사용될 수도 있다. 본 발명에 유용한 하나의 특별한 열적 어닐 챔버는 캘리포니아 산타클라라에 소재한 어플라이드 머티어리얼스(Applied Materials)사로부터 제조되어 이용되고 있는 떠블유엑스지(WxZ, 등록 상표) 챔버이다.
도 1 및 도 2를 참조하면, 전기도금 시스템 플랫폼(200)은 각각의 플랫폼의 부재의 작동을 제어하는 제어 시스템(222)을 포함한다. 바람직하게, 제어 시스템(222)은 주 프레임(214) 상에 장착되고 프로그램 가능한 마이크로프로세서를 포함한다. 프로그램 가능한 마이크로프로세서는 일반적으로 전기도금 시스템 플랫폼(200)의 모든 부재를 제어하도록 특별히 설계된 소프트웨어를 이용하여 프로그램된다. 제어 시스템(222)은 시스템의 부재 내에 전력을 제공하고 작업자가 전기도금 시스템 플랫폼(200)을 모니터하고 작동하게 하는 제어 판넬(223)을 포함한다. 제어 판넬(223)은 케이블을 통해 제어 시스템(222)에 연결된 스탠드-어론 모듈이며 작업자에게 용이한 통로를 제공한다. 일반적으로, 제어 시스템(222)은 장착 스테이션(210), RTA 챔버(211), SRD 스테이션(212), 주프레임(214), 및 처리 스테이션(218)의 작동을 조화시킨다. 부가적으로, 제어 시스템(222)은 전해질을 전기도금 공정에 제공하도록 전해질 공급 시스템의 제어기와 조화한다.
도 3은 본 발명의 공정의 사용에 적합한 전기도금 셀의 한 실시예의 횡단면도이다. 본 발명에 의해 본 발명의 공정을 수행하는데 적합하고 도 3에 도시되지 않은 다른 전기도금 셀의 사용이 예상된다. 도 3은 인이 도프된 박막을 증착하는데 사용되는 인이 도프된 양극의 한 실시예를 갖는 전기도금 공정 셀(400)을 도시한다. 공정 셀(400)은 일반적으로 헤드 조립체(410), 공정 키트(420), 및 전해질 콜렉터(440)를 포함한다. 헤드 조립체(410)는 일반적으로 기판 유지 조립체(450)와 기판 조립체 액츄에이터(458)를 포함하며, 상기 기판 유지 조립체(450)는 공정 키트(420) 상에 위치된다. 공정 키트(420)는 일반적으로 용기(430), 콘테이너 몸체(472), 인이 도프된 양극 조립체(474), 및 필터(476)를 포함한다. 도 3에 도시된 실시예에서, 양극 조립체는 아래에서 자세히 설명될 양극을 포함한다.
상술한 것처럼, 본 발명의 한 실시예는 인이 도프된 금속의 양극을 갖는 금속층을 증착시키는 장치에 관한 것이다. 양극으로 인이 도프된 금속의 사용은 예상 밖의 놀라운 결과를 가져온다는 것이 공지되었다. 예를 들어, 다른 형태의 양극과 결합한 도금 셀을 작동할 때, 산소 및 산소 버블은 전기도금 공정 중에 양극 상에 방출할 수 있고 산화 박막을 형성할 수도 있다. 양극 상에 산화물의 형성은 소정의 전도성 이하의 양극을 야기하여, 전기도금 증착 공정에 유해한 영향을 준다. 부가적으로, 기판 도금 표면에 도달하는 자유 산소로부터 형성된 버블은 도금의 결함을 야기하고 도금 표면과 적합한 전해질 접촉을 방해한다. 본 발명의 또다른 측면의 실시예는 인으로 도프된 양극, 예를 들어, 인이 도프된 양극 조립체(474)의 인이 도프된 양극(496)을 사용함으로써 양극 상에 산소의 유해한 영향을 제한하는 것이 예상된다. 인이 도프된 양극 내의 인은 양극의 표면에 형성된 자유 산소와 활발히 반응하여 증착을 방해하는 산소 버블의 형성을 최소화한다. 또한, 인은 적극적인 환원제로서 작용하여, 버블과 양극 상의 금속 산화 박막의 형성을 방지하는 양극과 반응하는 자유 산소를 감소시키고, 양극 산화의 포텐셜을 감소시키거나 제거한다. 바람직하게, 인 또는 다른 산화 도펀트의 양은 본 발명의 장점을 제공하는데 효과적이고 충분향 양이다.
도 3을 참조하면, 인이 도프된 양극 조립체(474)는 바람직하게 콘테이너 몸체(472) 하부에 배열되고 콘테이너 몸체(472)의 하부에 부착되며, 필터(476)는 인이 도프된 양극 조립체(474)와 콘테이너 몸체(472) 사이에 배열된다. 바람직하게, 필터(476)는 콘테이너 몸체(472)의 하부 개구에 부착되어 완전히 덮으며, 인이 도프된 양극 조립체(474)는 필터(476) 하부에 배열된다. 스페이서(492)는 필터(476)와 인이 도프된 양극 조립체(474) 사이에 배열될 수도 있다 바람직하게, 필터(476), 스페이서(492), 및 인이 도프된 양극 조립체(474)는 스크류 및/또는 볼트와 같은 제거 가능한 패스너를 사용하여 콘테이너 몸체(472)의 하부면에 고정된다. 선택적으로, 필터(476), 스페이서(492), 및 인이 도프된 양극 조립체(474)는 용기(430)에 제거 가능하도록 형성된다. 필터(476)는 바람직하게 기판 도금면을 향해 전해질의 흐름 패턴을 제어하는 세라믹 확산기를 포함한다. 인이 도프된 양극 조립체(474)는 바람직하게 전해질 내에서 금속 공급원으로 작용하는 소모성의 인이 도프된 양극(496)을 포함한다.
도 3에 도시된 것처럼, 인이 도프된 양극 조립체(474)는 바람직하게 다공성이고 바람직하게 양극 밀폐외피(494) 내에 배열된 소모성의 인이 도프된 양극(496)을 포함하는 구리와 같은 전기도금될 금속과 같은 금속으로 제조된 양극 밀폐외피(494)를 갖는 자체-밀폐식(self-enclosed) 모듈이다. 인이 도프된 구리층의 증착에 사용되는 소모성의 양극(496)은 바람직하게 양극의 중량비로 약 0.01% 내지 약 15% 범위의 인의 도펀트 양을 갖는 구리를 포함한다. 밀폐외피 자체의 물리적 구조 또는 설계는 통상적일 수 있으며, 선행 기술에 의해 공지되어 있다. 소모성의 양극(496)은 금속 입자 또는 금속 와이어를 포함하지만, 바람직하게 양극 밀폐외피(494) 내에 내장된 고순도 구리와 같은 구멍난 또는 고체의 금속 시트를 포함한다. 선택적으로, 양극 밀폐외피(494)는 세라믹 또는 중합체 막과 같은 다공성 재료로 제조된다. 양극 밀폐외피(494)는 분해된 금속에 의해 생성된 입자를 양극 밀폐외피(494) 내에 유지시키는 필터로서 작용한다.
소모성(즉, 가용성)의 양극(496)은 불용성 양극을 사용하는 전기도금 공정과 대조적으로 용액 내에 가스를 생성하지 않는 전해질을 제공하며 가스 생성 및 버블 생성은 전기도금 공정에 유해한 영향을 줄 수 있는 특별한 문제점이다. 소모성의 양극은 구리가 양극의 분해에 의해 전해질 내로 유입될 때 구리 전해질을 계속 공급할 필요성을 최소화한다. 본 발명의 바람직한 실시예에서, 양극 밀폐외피(494) 내에 내장되거나 형성된 구멍난 금속판은 복수의 세로방향으로 배열된 통로를 갖는 금속 시트를 포함하고 모양은 전해질 용액의 흐름을 위한 통로 뿐만 아니라 전해질 용액 내의 양극(496)의 분해를 위한 높은 표면적을 제공한다. 구멍난 금속판의 높은 표면적은 양극의 분극과 산소의 공동 방출을 포함하는 산화 부반응을 최소화하며, 주기적인 역 도금 사이클의 기판 양극 분해 단계 중에 구리 도금에 대해 적당한 전류 밀도를 생성한다. 양극 상에서 과도하고 부가적인 분해 때문에 전해질에 노출된 보다 작은 표면적을 갖는 것이 바람직하다면, 절연 재료로 구멍난 판의 하부 대향면(흐름을 향해 직면함)을 덮는 것이 바람직하다.
음전극 접점(498)은 바람직하게 양극 밀폐외피(494)를 통해 삽입되어 전력 공급원으로부터 소모성의 양극(496)에 전기적 연결을 제공한다. 바람직하게, 음전극 접점(498)은 전해질 내에서 불용성인 티타늄, 백금 및 백금으로 코팅된 스테인레스 강과 같은 도전성 재료로부터 제조된다. 음전극 접점(498)은 바람직하게 용기(430)를 통해서 연장하고 전력 공급원에 연결된다. 바람직하게, 음전극 접점(498)은 공정 키트(420)로부터의 누출을 방지하기 위해 패스너 너트(499)와 용기(430) 사이에 배열된 탄성 중합체 워셔와 같은 용기(430)와 밀봉(495)에 음전극 접점(498)을 고정하도록 패스너 너트(499)를 위한 나사 부분(497)을 포함한다.
공정 키트(420)의 콘테이너 몸체(472)는 바람직하게 세라믹, 플라스틱, 플랙서글래스(아크릴의), 렉세인(lexane), PVC, CPVC, 및 PVDF와 같은 전기적으로 절연재로 구성된다. 선택적으로, 콘테이너 몸체(472)는 전해질(즉, 전기도금 시스템의 인이 도프된 양극과 음극) 내에서 분해되지 않고 전해질과 전기적으로 절연될 수 있는 테프론(Tefron), PVDF, 플라스틱, 고무 및 이들의 조합과 같은 절연층으로 코팅된 스테인레스 강, 니켈 및 티타늄과 같은 금속으로부터 제조된다. 콘테이너 몸체(472)는 바람직하게 시스템을 통해 처리될 기판의 도금면과 기판의 모양, 일반적으로 원형 또는 수직형태를 따르도록 크기가 정해지고 형성된다. 콘테이너 몸체(472)의 바람직한 실시예는 기판의 직경과 같거나 약간 큰 치수를 갖는 내측직경을 갖는 원통의 세라믹 튜브를 포함한다.
콘테이너 몸체(472)의 상부는 외측 반경 방향으로 연장하여 환형의 위어(weir, 478)를 형성한다. 위어(478)는 전해질 콜렉터(440)의 내측벽(446) 상으로 연장하여 전해질이 전해질 콜렉터(440) 내로 흐르도록 한다. 위어(478)의 상부면은 바람직하게 음극 접점 링(466)의 하부면을 조화시킨다. 바람직하게, 위어(478)의 상부면은 내측 환형의 평탄부(480), 중앙의 경사부(482) 및 외측 경사부(484)를 포함한다. 기판이 처리 위치에 위치될 때, 기판 도금면은 콘테이너 몸체(472)의 원통형 개구 상에 형성되고, 전해질이 흐르는 갭은 음극 접점 링(466)과 위어(478)의 상부면 사이에 형성된다. 음극 접점 링(466)의 하부면은 위어(478)의 내측 평탄부(480)와 중앙 경사부 상에 배열된다. 외측 경사부(484)는 전해질 콜렉터(440) 내로 전해질의 흐름을 용이하게 하기 위해 하방향으로 경사진다.
콘테이너 몸체(472)의 하부는 외측 반경 방향으로 연장하여 콘테이너 몸체(472)를 용기(430)에 고정하도록 하부 환형의 플랜지(486)를 형성한다. 환형 플랜지(486)의 외측 치수(즉, 주변)는 전기도금 공정 셀(400)로부터 공정 키트(420)를 제거하고 교체하도록 개구(444)와 전해질 콜렉터(440)의 내측 주변의 치수보다 작다. 바람직하게, 복수의 볼트(488)는 환형의 플랜지(486) 상에 고정되게 배열되고 용기(430) 상의 정합 볼트 구멍을 통해 하방향으로 연장한다. 복수의 제거 가능한 패스너 너트(490)는 공정 키트(420)를 용기(430) 상에 고정한다. 탄성 중합체인 O 형태의 링과 같은 밀봉(487)은 공정 키트(420)로부터 누출을 방지하기 위해 볼트(488)로부터 내측 반경 방향에 있는 콘테이너 몸체(472)와 용기(430)사이에 배열된다. 너트/볼트의 조합은 유지 보수 기간 중에 공정 키트(420)의 부재의 신속하고 용이한 제거 및 교체를 용이하게 한다.
용기(430)는 일반적으로 원통형 부분(502)과 바닥 부분(504)을 포함한다. 상부 환형의 플랜지(506)는 원통형 부분(502)의 상부로부터 외측 반경 방향으로 연장한다. 상부 환형의 플랜지(506)는 콘테이너 몸체(472)의 하부 환형의 플랜지(486)로부터 복수의 볼트(488)를 조화시키는 복수의 구멍(508)을 포함한다. 용기(430)의 상부 환형의 플랜지(506)와 콘테이너 몸체(472)의 하부 환형의 플랜지(486)를 고정하기 위해 볼트(488)는 구멍(508)을 통해 삽입되고, 패스너 너트(490)는 볼트(488) 상에 고정된다. 바람직하게, 상부 환형의 플랜지(506)의 외측 치수(즉, 주변)는 하부 환형의 플랜지(486)의 외측 치수(즉, 주변)와 거의 같다. 바람직하게, 공정 키트(420)가 주프레임(214) 상에 위치될 때 용기(430)의 상부 환형의 플랜지(506)의 하부면은 주프레임(214)의 지지 플랜지 상에 정지한다.
원통형 부분(502)의 내측 주변은 인이 도프된 양극 조립체(474)와 필터(476)를 수용한다. 필터(476)와 인이 도프된 양극 조립체(474)의 외측 치수는 전해질의 실질적인 부분이 처음 필터(476)를 통해 흐르기 전에 인이 도프된 양극 조립체(474)를 통해 흐르도록 원통형 부분(502)의 내측 치수보다 약간 작다. 용기(430)의 바닥 부분(504)은 전해질 공급 시스템(220)으로부터 전해질 공급선에 연결시키는 전해질 입구(510)를 포함한다. 바람직하게, 인이 도프된 양극 조립체(474)는 인이 도프된 양극 조립체(474)와 바닥 부분(504) 상의 전해질 입구(510) 사이의 전해질 흐름에 갭을 제공하도록 용기(430)의 원통형 부분(502)의거의 중앙 부분에 배열된다.
전해질 입구(510)와 전해질 공급선은 바람직하게 공정 키트(420)를 용이하게 제거하고 교체하는 해제 가능한 커넥터에 의해 연결된다. 공정 키트(420)가 보수 유지를 필요로 할 때, 전해질은 공정 키트(420)로부터 배수되고, 전해질 공급선 내의 전해질 흐름은 불연속적으로 되고 배수된다. 전해질 공급선을 위한 커넥터는 전해질 입구(510)로부터 해제되고, 인이 도프된 양극 조립체(474)에의 전기적 연결은 차단된다. 헤드 조립체(410)는 공정 키트(420)의 제거에 세정을 제공하도록 상승되거나 회전된다. 공정 키트(420)는 주프레임(214)으로부터 제거되고, 새롭거나 재제어된 공정 키트가 주프레임(214) 내에 대체된다.
선택적으로, 용기(430)는 주프레임(214)의 지지 플랜지 상에 고정될 수 있고, 인이 도프된 양극(496)과 필터를 따라 콘테이너 몸체(472)가 보수 유지를 위해 제거된다. 이러한 경우에, 인이 도프된 양극 조립체(474)와 콘테이너 몸체(472)를 용기(430)에 고정하는 너트는 인이 도프된 양극 조립체(474)와 콘테이너 몸체(472)의 제거를 용이하게 하기 위해 제거된다. 새롭거나 재제어된 인이 도프된 양극 조립체(474)와 콘테이너 몸체(472)는 주프레임(214) 내에 교체되어 용기(430)에 고정된다.
도 3을 참조하면, 바람직하게, 전해질 콜렉터(440)는 공정 키트(420)의 위치에 대해 위치를 한정하는 개구(443) 상으로 주프레임(214, 도 1 및 도 2에 도시됨)의 몸체(442) 상에 고정된다. 전해질 콜렉터(440)는 벽과 연결하는 내측벽(446), 외측벽(448) 및 바닥(447)을 포함한다. 전해질 출구(449)는 전해질 콜렉터(440)의바닥(447)을 통해서 배열되고 튜브, 호스, 파이프 또는 다른 유체 전달 커넥터를 통해서 전해질 공급 시스템(220, 도 1 및 도 2에 도시됨)에 연결된다.
헤드 조립체(410)는 헤드 조립체 프레임(452) 상에 장착된다. 헤드 조립체 프레임(452)은 장착 포스트(454)와 외팔보 아암(456)을 포함한다. 장착 포스트(454)는 주프레임(214)의 몸체 상에 장착되고, 외팔보 아암(456)은 장착 포스트(454)의 상부로부터 측면으로 연장한다. 바람직하게, 장착 포스트(454)는 헤드 조립체(410)의 회전을 허용하도록 장착 포스트를 따라 수직축에 대해서 회전 이동을 제공한다. 헤드 조립체(410)는 외팔보 아암(456)의 말단에 배열된 장착 판(460)에 부착된다. 외팔보 아암(456)의 하단부는 장착 포스트(454) 상에 장착된 공기 실린더와 같은 외팔보 아암 액츄에이터(457)에 연결된다. 외팔보 아암 액츄에이터(457)는 외팔보 아암(456)과 장착 포스트(454) 사이의 조인트에 관해서 외팔보 아암(456)의 중추 이동을 제공한다. 외팔보 아암 액츄에이터(457)가 회수될 때, 외팔보 아암(456)은 전기도금 공정 셀(400)로부터 공정 키트(420)를 제거 및/또는 교체하도록 요구된 공간을 제공하도록 헤드 조립체(410)를 공정 키트(420)로부터 떨어지게 이동시킨다. 외팔보 아암 액츄에이터(457)가 연장될 때, 외팔보 아암(456)은 헤드 조립체(410) 내의 기판을 처리 위치내에 위치시키도록 공정 키트(420)로 이동시킨다.
헤드 조립체(410)는 일반적으로 기판 유지 조립체(450)와 기판 조립체 액츄에이터(458)를 포함한다. 기판 조립체 액츄에이터(458)는 장착 판(460) 상에 장착되고, 장착 판(460)을 통해 하방향으로 연장하는 헤드 조립체 샤프트(462)를 포함한다. 헤드 조립체 샤프트(462)의 하단은 기판 유지 조립체(450)를 처리 위치와 기판 장착 위치에 위치시키도록 기판 유지 조립체(450)에 연결된다.
기판 유지 조립체(450)는 일반적으로 기판 유지기(464)와 음극 접점 링(466)을 포함한다. 기판과 접촉하는 접점 패드의 표면을 제외하고, 음극 접점 링의 노출면은 바람직하게 친수성 표면을 제공하도록 처리되거나 또는 베드포드 매사츄셋에 소재한 밀리포어 코포레이션(Millipore Corporation)사로부터 제조되어 이용되고 있는 친수성 표면 처리와 같은 친수성을 나타내는 재료로 코팅된다. 친수성 표면은 음극 접점 링의 표면 상에서 전해질의 거품(beading)을 감소시킨다. 또다른 접점 링 설계가 본 발명에 따른 전기도금 처리 셀에 사용되며, 1998년 11월 30일에 출원된 "전기화학적 증착용 음극 접점 링"이라는 명칭의 미국 특허 출원 제 09/201,486호에 접촉 링 설계가 개시되며, 본원에 참조되었다. 기판 유지기(464)는 바람직하게 음극 접점 링(466) 상에 위치되며 기판의 배면에 압력을 제공하고 기판 도금면과 음극 접점 링(466) 사이에 전기적 접점을 보장하는 블래더 조립체(470)를 포함한다.
인이 도프된 박막 증착 공정
본 발명에 따른 한 실시예에서, 본 발명은 인으로 도프된 도전성 금속 박막을 사용하여 기판의 미세 구조물의 형성에 관한 것이다. 인이 도프된 도전성 금속 박막을 형성하기 위해, 인이 함유되거나 도프된 층, 바람직하게는 시드 층이 상기 층 내에 인의 중량비(중량%)로 약 0.01% 내지 약 15% 범위, 바람직하게 약 0.01 중량% 내지 약 3 중량%, 및 가장 바람직하게 약 0.01 중량% 내지 약 0.05 중량% 범위의 도핑량으로 도전성 기판 상에 처음 증착된다. 바람직하게 인이 도프된 구리층에 대해 구리와 같은 도프된 층과 동일한 재료의 도전성 금속층이 인이 도프된 층 상에 증착된다. 인이 도프된 층과 도전성 금속층은 전기도금 증착 공정에 의해 바람직하게 증착된다.
"시드 층"은 여기서 기판 표면 상에 연속적으로 증착된 박막의 성장을 촉진하고 증착된 박막의 층간의 부착성을 향상시키도록 사용된 연속적으로 또는 불연속적으로 증착된 재료로 넓게 한정된다. 본원의 상세한 설명에서 도핑 재료로 인의 사용에 적용되지만, 환원제인 보론, 인듐, 주석, 베릴륨, 및 이들의 조합과 같은 다른 도핑 패료가 본원에 의해 예상된다. 부가적으로, 다음의 상세한 설명은 바람직한 도전성 재료로서 구리의 사용에 적용되지만, 전기화학적 증착에 의해 증착될 수 있는 바람직한 재료인 텅스텐, 알루미늄, 및 니켈과 같은 다른 도전성 재료가 본원에 의해 예상된다.
"전기도금"이라는 용어는 양극과 음극 사이에 전류를 통과시킴으로써 기판 상에 구리 또는 알루미늄과 같은 금속층의 층착을 지칭한다. 바람직하게, 본원에서 전기도금은 인이 도프된 양극과 전해질 용액을 통한 음극 사이에 전류를 통과시키는 단계와 금속 박막을 침전시키는 단계에 관한 것이다. 음극은 일반적으로 기판 영역 또는 기판 표면 상에 증착된 금속층과 같은 증착되는 재료이며 도전성 재료를 포함한다. 소모성의 인이 도프된 양극에 있어서, 인이 도프된 양극은 일반적으로 전기도금 용액 내의 인이 도프된 양극에서 분해되고 음극에서 침전하는 구리와 같은 증착되는 재료로 구성된다. 예를 들어, 인이 도프된 구리의 시드 층은 전기도금 용액 내의 양극을 분해시키고 음극으로 작용하는 도전성 기판상에 침전시킴으로써 인이 도프된 양극에 의해 증착되며, 인이 도프된 구리 시드 층은 인이 도프된 구리 시드 층 상에 구리층을 증착하는 것과 같은 연속적인 전기도금 공정에서 음극으로 작용한다.
바람직하게, 인이 도프된 시드 층을 증착하는 전기도금 공정에 있어서, 인 도펀트는 가용성(소모성)의 인이 도프된 양극에 의해 유입된다. 인이 도프된 양극은 약 0.01 중량% 내지 약 15 중량%, 바람직하게 약 0.01 중량% 내지 약 3 중량%, 가장 바람직하게 약 0.01 중량% 내지 약 0.05 중량% 범위의 인으로 도프된다. 박막의 특성을 개선하는 것에 부가하여, 도프된 양극 내의 인은 산성 환경에서 과잉의 분해로부터 구리와 같은 양극 재료를 보호하는 양극 상에 박막을 형성함으로써 전기도금 용액 내의 입자 해제 문제를 억제하거나 방지한다.
본 발명의 또다른 측면에서, 인이 도프된 박막은 기판을 처리함에 있어서 장점으로 사용될 수도 있다. 기판의 미세 구조물은 바람직하게 유전층을 증착하는 단계와 유전층 내의 미세 구조물을 에칭하는 단계와 구리 금속 적층을 형성하는 단계에 의해 형성되며, 상기 구리 금속 적층을 형성하는 단계는 도전층, 바람직하게 미세 구조물 내에 장벽 또는 라이너 층을 증착하는 단계, 도전층 상에 인으로 도프된 시드 층을 증착하는 단계, 및 인으로 도프된 시드 층 상에 도전성 금속층을 증착하는 단계에 의한다. "미세 구조물"이란 용어는 반도체 산업에서 통상적인 용어로 넓게 한정되며, 보다 구체적으로 본원에서 기판 상에 증착된 기판 재료 또는 재료들 내에 형성된 기판 구조물로 한정되며, 제한은 아니지만, 바이어스, 접점, 상호연결부, 및 이중 다마신과 같은 기판 구조물을 포함한다.
도 4는 도전성 재료로부터 형성된 라이너 또는 장벽층(618), 인이 도프된 시드 층(619), 및 기판(612) 상에 형성된 미세 구조물(616) 내에 증착된 도전성 금속층(620)을 갖는 본 발명의 금속 박막층(610)의 개략적 횡단면도이다. "기판"이라는 용어는 실리콘 웨이퍼, 또다른 유전층, 또는 금속층과 같은 증착 공정에서 하부 재료로 넓게 한정되며, 다양한 재료의 일련의 하부층을 포함할 수 있으며, 바람직한 하부 재료로 장벽 재료, 도전성 재료, 및 도프된 실리콘을 포함한다. 도전성 라이너 또는 장벽층(618)이 설계에서 통합되지 않는 금속화 설계에 있어서, 도전성 기판 또는 도전성 기판 표면이 사용된다. 플래시 층과 같은 시드 층(619)에 대한 예비 처리 공정은 전기도금 기술에 의해 연속적인 금속층을 증착시키는데 사용되는 인가 전류에 대해 도전성 표면을 제공하도록 도금될 표면 상에 증착된다.
도 4를 참조하면, 미세 구조물(616)은 바이어, 접점, 트렌치 또는 라인과 같은 미세 구조물(616)의 소정의 측면을 형성하도록 도전성 기판(612) 상에 유전층(614)을 증착하고 패턴화 에칭함으로써 형성된다. 도전성 기판(612)은 도프된 실리콘 기판의 형태를 취할 수도 있고 기판 상에 형성된 처음 또는 나중의 전기적으로 도전층일 수도 있다. 유전층(614)은 실리콘 웨이퍼 또는 중간 단계의 절연층 상에 증착된 예비 금속 유전층일 수 있으며, 선행 기술에서 공지된 과정에 따라 하부 도전성 기판(612) 상에 형성된다. 유전층(614)이 증착되면, 유전층(614)은 플라즈마 에칭을 포함하여, 선행 기술에서 공지된 소정의 유전 에칭 또는 패턴화 공정으로 에칭될 수 있다. 현재 공지되었거나 공지되지 않았던 소정의 유전 재료가 사용될 수도 있으며 본 발명의 범위 내에 있다.
라이너 또는 장벽층(618)은 바람직하게 금속층(619, 620)이 하부 기판(612)으로 확산하는 것을 방지하거나 억제하기 위해 인이 도프된 시드 층(619) 및 도전성 금속층(620)에 앞서 증착된다. 구리 금속층 또는 도프된 구리 금속층으로서, 바람직한 라이너 또는 장벽층(618)은 내화성 금속과 내화성 금속[텅스텐(W), 텅스텐 질화물(WNx), 니오븀(Nb), 알루미늄 규화물, 등과 같은]의 질화물, 탄탈(Ta), 탄탈 질화물(TaN), 티타늄 질화물(TiN), 채워진(stuffed) PVD Ti/N2, 도프된 실리콘, 알루미늄, 및 알루미늄 산화물, 3상 화합물(TiSiN, 티타늄 실리콘 질화물, WSiN, 텅스텐 실리콘 질화물, 등과 같은), 또는 이들 층의 조합을 포함한다. 가장 바람직한 라이너 또는 장벽 재료는 구리 금속화 설계에서 개별적으로 또는 연속적으로 증착될 탄탈(Ta) 및 탄탈 질화물(TaN)이다.
라이너 또는 장벽층(618)은 선행 기술에서 공지된 소정의 적절한 공정에 의해 증착될 수 있지만, 특히 높은 종횡비를 갖는 미세 구조물에 대해 PVD-IMP공정을 사용하여 바람직하게 증착될 수 있으며, 유기 금속의 전구체의 분해, 또는 평행한(collimated) 또는 긴 행정의 PVD 스퍼터링과 같은 다른 PVD 기술을 포함하는, 화학 증착(CVD) 기술과 같은 다른 방법에 의해 증착될 수 있다. 평행한 PVD 스퍼터링은 선행 기술로부터 공지되었으며, 일반적으로 기판 표면에 수직하고 콜리메이터를 통해 소정의 방향으로 스퍼터된 재료가 이동하도록 하는 필터로서 작용하는 타겟과 기판 사이의 콜리메이터를 위치시킴으로써 수행된다. 선행 기술로부터공지된 긴 행정의 PVD 스퍼터링은 타겟으로부터 기판으로의 공간을 증가시킴으로써 일반적으로 수행된다. 연장된 거리는 기판에 도달하는 스퍼터된 재료가 기판 표면에 수직으로 가해질 가능성을 증가시킨다.
인이 도프된 시드 층(619)은 전기화학적 공정, 바람직하게 인이 도프된 양극을 이용하는 전기도금 공정을 이용하여 TaN 라이너 또는 장벽층 상에 증착된다. 인이 도프된 시드 층(619)은 구리와 같은 도전성 재료와 인이 도핑된 재료를 포함한다. 예를 들어, 인이 도프된 구리 재료는 미세 구조물을 채울 수 있는 연속적으로 증착된 도전성 구리층에 대해 시드 층으로서 라이너 또는 장벽층(618) 상에 증착될 수 있다. 인은 개선된 핵의 특성을 제공하는 보다 균일한 층을 생성하는데 존재된 증착 공정에서 구리의 축적을 감소시키거나 제거한다. 인은 보다 균일한 박막을 생성하기 위해 도전성 재료의 경계와 전기도금 용액에서 금속 박막의 산화를 최소화시킨다. 인이 도프된 구리 시드 층(619)은 약 0.01 중량% 내지 약 15 중량% 범위의 인의 농도를 포함하지만, 바람직하게는 약 0.01 중량% 내지 약 3 중량%, 가장 바람직하게 약 0.01 중량% 내지 약 0.05 중량% 범위를 포함한다.
도전성 금속층(620), 바람직하게 구리는 인이 도프된 시드 층(619) 상에 증착되며, 증착된 구리층(620)은 상호연결부(616)를 완전히 채운다. 구리층(620)은 PVD, IMP, CVD, 전기도금, 비전자(electroless) 증착, 증발, 또는 선행 기술로부터 공지된 소정의 방법에 의해 증착될 수 있지만, 구리층(620)은 바람직하게 전기도금 기술에 의해 증착된다. 가용성 양극을 포함하는 시스템 내에서 구리 박막을 증착하는 실험적인 전기도금 화학이 1999년, 2월, 5일에 출원된 "개구의 개선된 충만을위한 전기 증착 화학"이라는 명칭의 계류중인 미국 특허 출원 제 09/245,780호에 개시되며, 본원과 일치하는 범위에서 본원에 참조되었다.
미세 구조물은 금속 박막 적층(610)의 상부를 평탄화, 바람직하게 화학 기계적 연마(CMP)에 의해 처리될 수도 있다. 평탄화 공정 중에, 구리층(618)과 유전층(614)의 부분은 구조물의 상부로부터 제거되어 바이어(616) 내에 형성된 도전성 미세 구조물과 함께 완전히 평탄한 표면을 남긴다. 다른 연속적인 공정은 부가적인 층의 증착, 에칭, 및 IC 제조에서 공지된 다른 공정이 요구된다면 어닐링이 포함될 수 있다. 어떤 측면에서, 본 발명은 상술된 것처럼 인이 도프된 박막을 이용하여 기판 미세 구조물의 형성에 관한 것이다. 다른 전기도금 방법에 의해 증착된 구리 박막은 불균일하게 형성되어 축적되는 경향이 있다. 본 발명에 따라, 박막에 소정의 다른 도핑제의 부가는 균일한 두께를 갖는 박막의 증착을 촉진하고 박막의 축적으로부터 증착 결함의 형성을 감소시킬 수 있다고 예상된다. 박막의 시드 층에 대해, 인은 박막의 축적을 감소시키고 보다 균일하고 연속적인 시드 층을 제공하는 경향을 가진다고 예상된다. 특히, 도전성 재료가 증착될 때, 인은 축적의 주원인의 하나인 표면 확산 또는 표면 장력을 감소시킴으로써 도전성 금속층의 증착을 개선시키는 것이 예상된다. 그러므로, 도프된 도전층에 보다 작은 축적이 발생하고, 도전층은 보다 작은 공극을 갖도록 등각으로 증착된다. 인의 도펀트 재료는 구리와 같은 도전성 재료에 환원제이기 때문에, 전기도금 공정에 입자 문제를 발생시키고 기판의 표면 상에 산화물을 형성함으로써 박막의 축적에 기여하는 산화가 상당히 감소될 수 있다.
전기도금과 같은 어떤 증착 공정은 하부 시드 층의 통합에 의해 영향받을 수 있다. 그러므로, 보다 균일한 두께와 작은 축적을 갖고 등각으로 증착된 도프된 하부층은 상기 하부층에 증착된 보다 균일하고 연속적인 금속층을 제공할 수 있다. 연속적인 층의 균일성은 층간의 부착성을 개선시키고 전기도금된 박막 내에 작은 공극과 불균일성을 나타낸다. 부가적으로, 시드 층 내의 도펀트는 박막의 표면 장력을 낮추고, 박막의 경화를 나타내는 도전성 금속 박막의 표면 이동성을 낮춘다. 박막의 경화가 증가됨에 따라, 원자가 개선된 전기적 이동 특성을 갖는 박막의 형성을 허용하는 박막에 가해진 높은 전류 밀도에 따라 금속 박막을 통해 이동하는데 어려움을 가질 때, 박막의 전기적 이동에 대한 저항은 증가한다.
본 발명에 따른 인의 도펀트는 예를 들어, 인의 도펀트가 증착된 전기도금 박막 내에서 입자 성장을 제어하는 것이 예상되는 다른 장점을 갖는다. 구리 박막 내의 인의 도펀트는 증착 박막 내의 구리 핵의 위치의 결정 방향을 방해함으로써 보다 작은 입자 크기를 촉진한다. 보다 작은 입자 크기를 가진 채, 박막은 입자 내의 원자 이동성과 증착된 전기도금 박막의 특성을 개선시키는데 사용되는 어닐링과 다른 공정과 같은 전증착 처리에서 보다 신속한 구리 박막의 재결정화를 허용하는 대응하는 낮은 용융점을 개선하였다. 보다 작은 입자 크기는 축적을 감소시키고 층의 균일성을 촉진시킨다. 전술한 설명들은 본 발명의 양호한 실시예에 관한 것이지만, 본 발명의 다른 실시예가 본 발명의 기본 범위로부터 벗어남이 없이 고안될 수도 있고, 본 발명의 범위는 다음의 청구범위에 의해 결정된다.
그러므로, 본 발명에 의해 기판의 전기도금에서 발생하는 하나 이상의 단점을 극복하는 개선된 증착 공정 및 장치를 제공할 수 있다. 본 발명은 박막의 축적을 감소시키며, 전기화학적 공정으로부터 생성된 미세 구조물 내의 공극의 형성을 감소시키고 또는 기판의 미세 구조물 상에 금속 박막의 증착 중에 및/또는 증착 다음의 금속 박막의 원치 않는 산화를 감소시킨다. 본 발명에 따른 공정 및 장치는 기판 표면 상에 보다 균일한 증착을 제공하고 증착된 금속층의 상호층간의 접착성을 개선시킨다. 본 발명에 따른 장치는 전기화학적 증착 공정에 사용되는 금속 양극의 원치 않는 산화 및 과잉 분해를 감소시킨다.

Claims (24)

  1. 전기화학적 증착 방법에서 금속층을 증착시키기 위한 장치로서,
    i) 전해질이 흐르도록 제공된 밀폐외피와,
    ii) 상기 밀폐외피 내에 배열된 인이 도프된 금속과, 그리고
    iii) 상기 밀폐외피를 통해 배열되고 상기 인이 도프된 금속과 전기적으로 연결된 전극을 갖춘 양극을 포함하는 장치.
  2. 제 1항에 있어서,
    상기 인이 도프된 금속은 소모성 양극판을 포함하며, 상기 소모성 양극판은 내부에 복수의 세로방향으로 배열된 통로를 갖추고 있는 장치.
  3. 제 1항에 있어서,
    상기 인이 도프된 금속은 인이 도프된 구리를 포함하는 장치.
  4. 제 1항에 있어서,
    상기 인이 도프된 금속은 약 0.01 중량% 내지 약 15 중량%의 인을 포함하는 장치.
  5. 도전성 기판 도금면을 갖춘 기판 상에 금속을 전기화학적 증착시키기 위한장치로서,
    a) 상기 도전성 기판 도금면이 전해질 용기 내의 전해질에 노출되는 위치에 상기 기판을 유지시키도록 구성된 기판 유지기와,
    b) 상기 도전성 기판 도금면과 전기적으로 접촉하는 음극과,
    c) 전해질 입구, 전해질 출구, 및 상기 도전성 기판 도금면을 수용하도록 구성된 개구를 갖춘 전해질 용기와, 그리고
    d) 상기 전해질에 전기적으로 연결된 인이 도프된 양극을 포함하는 장치.
  6. 제 5항에 있어서,
    상기 인이 도프된 양극은,
    i) 전해질이 흐르도록 제공된 밀폐외피와,
    ii) 상기 밀폐외피 내에 배치된 인이 도프된 금속과, 그리고
    iii) 상기 밀폐외피를 통해 배치되고 상기 인이 도프된 금속과 전기적으로 연결된 전극을 포함하는 장치.
  7. 제 5항에 있어서,
    상기 인이 도프된 금속은 소모성 양극판을 포함하며, 상기 소모성 양극판은 내부에 복수의 세로방향으로 배열된 통로를 갖추고 있는 장치.
  8. 제 5항에 있어서,
    상기 인이 도프된 금속은 인이 도프된 구리를 포함하는 장치.
  9. 제 8항에 있어서,
    상기 인이 도프된 금속은 약 0.01 중량% 내지 약 15 중량%의 인을 포함하는 장치.
  10. 도전성 기판 상에 도전성 박막을 증착하기 위한 방법으로서,
    a) 상기 도전성 기판 상에 인을 함유하는 층을 증착하는 단계와, 그리고
    b) 상기 도전성 박막을 형성하도록 상기 인이 도프된 시드 층 상에 도전성 금속층을 증착하는 단계를 포함하는 방법.
  11. 제 10항에 있어서,
    상기 인을 함유하는 층은 인이 도프된 구리를 포함하는 인이 도프된 시드 층인 방법.
  12. 제 11항에 있어서,
    상기 인이 도프된 시드 층은 인이 도프된 구리를 포함하는 방법.
  13. 제 11항에 있어서,
    상기 인이 도프된 시드 층은 약 0.01 중량% 내지 약 15 중량%의 인을 포함하는 방법.
  14. 제 10항에 있어서,
    상기 도전성 금속층은 구리를 포함하는 방법.
  15. 제 11항에 있어서,
    상기 인이 도프된 시드 층은 전기화학적으로 증착되는 방법.
  16. 제 15항에 있어서,
    상기 도전성 금속층은 전기화학적으로 증착되는 방법.
  17. 기판 처리 방법으로서,
    a) 상기 기판 상에 유전층을 증착하는 단계와,
    b) 상기 유전층 내에 미세 구조물을 에칭하는 단계와,
    c) 상기 미세 구조물 내에 도전성층을 증착하는 단계와,
    d) 상기 도전층 상에 인이 도프된 시드 층을 증착하는 단계와, 그리고
    e) 상기 인이 도프된 시드 층 상에 도전성 금속층을 증착하는 단계를 포함하는 기판 처리 방법.
  18. 제 17항에 있어서,
    상기 도전층은 Ti, TiN, Ta, TaNx, W, WNx, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 도전성 재료를 포함하는 장벽 또는 라이너층인 기판 처리 방법.
  19. 제 17항에 있어서,
    상기 인을 함유하는 층은 인이 도프된 구리를 포함하는 인이 도프된 시드 층인 기판 처리 방법.
  20. 제 19항에 있어서,
    상기 인이 도프된 시드 층은 인이 도프된 구리를 포함하는 기판 처리 방법.
  21. 제 19항에 있어서,
    상기 인이 도프된 시드 층은 약 0.01 중량% 내지 약 15 중량%의 인을 포함하는 기판 처리 방법.
  22. 제 19항에 있어서,
    상기 인이 도프된 시드 층은 전기화학적으로 증착되는 기판 처리 방법.
  23. 제 17항에 있어서,
    상기 도전성 금속층은 구리를 포함하는 기판 처리 방법.
  24. 제 17항에 있어서,
    상기 도전성 금속층은 전기화학적으로 증착되는 기판 처리 방법.
KR1020010006718A 2000-02-11 2001-02-12 인이 도프된 구리 KR20010082135A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/503,156 US6503375B1 (en) 2000-02-11 2000-02-11 Electroplating apparatus using a perforated phosphorus doped consumable anode
US09/503,156 2000-02-11

Publications (1)

Publication Number Publication Date
KR20010082135A true KR20010082135A (ko) 2001-08-29

Family

ID=24000938

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010006718A KR20010082135A (ko) 2000-02-11 2001-02-12 인이 도프된 구리

Country Status (6)

Country Link
US (2) US6503375B1 (ko)
EP (1) EP1124257A3 (ko)
JP (1) JP2001316886A (ko)
KR (1) KR20010082135A (ko)
SG (1) SG87204A1 (ko)
TW (1) TWI222166B (ko)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100773280B1 (ko) * 1999-02-17 2007-11-05 가부시키가이샤 알박 배리어막제조방법및배리어막
US6478936B1 (en) * 2000-05-11 2002-11-12 Nutool Inc. Anode assembly for plating and planarizing a conductive layer
US20060175601A1 (en) * 2000-08-22 2006-08-10 President And Fellows Of Harvard College Nanoscale wires and related devices
US7301199B2 (en) * 2000-08-22 2007-11-27 President And Fellows Of Harvard College Nanoscale wires and related devices
EP1314189B1 (en) * 2000-08-22 2013-02-27 President and Fellows of Harvard College Electrical device comprising doped semiconductor nanowires and method for its production
US6518198B1 (en) * 2000-08-31 2003-02-11 Micron Technology, Inc. Electroless deposition of doped noble metals and noble metal alloys
JP4644926B2 (ja) * 2000-10-13 2011-03-09 ソニー株式会社 半導体製造装置および半導体装置の製造方法
US6632737B1 (en) * 2000-10-13 2003-10-14 Tokyo Electron Limited Method for enhancing the adhesion of a barrier layer to a dielectric
KR20080005303A (ko) * 2000-12-11 2008-01-10 프레지던트 앤드 펠로우즈 오브 하버드 칼리지 나노센서
JP4076751B2 (ja) * 2001-10-22 2008-04-16 日鉱金属株式会社 電気銅めっき方法、電気銅めっき用含リン銅アノード及びこれらを用いてめっきされたパーティクル付着の少ない半導体ウエハ
US7521366B2 (en) * 2001-12-12 2009-04-21 Lg Display Co., Ltd. Manufacturing method of electro line for liquid crystal display device
US6734053B2 (en) * 2002-03-20 2004-05-11 Taiwan Semiconductor Manufacturing Co., Ltd Effective MIM fabrication method and apparatus to avoid breakdown and leakage on damascene copper process
AU2003261205A1 (en) 2002-07-19 2004-02-09 President And Fellows Of Harvard College Nanoscale coherent optical components
US7223323B2 (en) * 2002-07-24 2007-05-29 Applied Materials, Inc. Multi-chemistry plating system
US20040134775A1 (en) * 2002-07-24 2004-07-15 Applied Materials, Inc. Electrochemical processing cell
US7247222B2 (en) * 2002-07-24 2007-07-24 Applied Materials, Inc. Electrochemical processing cell
US7128823B2 (en) * 2002-07-24 2006-10-31 Applied Materials, Inc. Anolyte for copper plating
US20040217005A1 (en) * 2002-07-24 2004-11-04 Aron Rosenfeld Method for electroplating bath chemistry control
JP2004356606A (ja) * 2003-04-03 2004-12-16 Seiko Epson Corp 製造装置及び製造方法
JP3626486B2 (ja) * 2003-06-30 2005-03-09 Ｔｄｋ株式会社 電子部品の製造方法および電子部品
US20050126919A1 (en) * 2003-11-07 2005-06-16 Makoto Kubota Plating method, plating apparatus and a method of forming fine circuit wiring
US20070292730A1 (en) * 2003-11-20 2007-12-20 Mcgrath James E Multiblock Copolymers Containing Hydrophilic Hydrophobic Segments for Proton Exchange Membrane
US20090227107A9 (en) * 2004-02-13 2009-09-10 President And Fellows Of Havard College Nanostructures Containing Metal Semiconductor Compounds
US7030431B2 (en) * 2004-03-19 2006-04-18 Nanya Technology Corp. Metal gate with composite film stack
US20050277302A1 (en) * 2004-05-28 2005-12-15 Nguyen Son V Advanced low dielectric constant barrier layers
JP2006019708A (ja) * 2004-06-04 2006-01-19 Toshiba Corp 半導体装置の製造方法及び半導体装置
US20070264623A1 (en) * 2004-06-15 2007-11-15 President And Fellows Of Harvard College Nanosensors
DE102004036734A1 (de) * 2004-07-29 2006-03-23 Konarka Technologies, Inc., Lowell Kostengünstige organische Solarzelle und Verfahren zur Herstellung
EP1831973A2 (en) * 2004-12-06 2007-09-12 The President and Fellows of Harvard College Nanoscale wire-based data storage
US20100227382A1 (en) 2005-05-25 2010-09-09 President And Fellows Of Harvard College Nanoscale sensors
WO2006132659A2 (en) * 2005-06-06 2006-12-14 President And Fellows Of Harvard College Nanowire heterostructures
KR100651919B1 (ko) * 2005-09-29 2006-12-01 엘지전자 주식회사 녹화 속도 조절 기능을 갖는 이동통신단말기 및 이를이용한 방법
CA2655340C (en) * 2006-06-12 2016-10-25 President And Fellows Of Harvard College Nanosensors and related technologies
US7498256B2 (en) * 2006-08-21 2009-03-03 International Business Machines Corporation Copper contact via structure using hybrid barrier layer
WO2008033303A2 (en) 2006-09-11 2008-03-20 President And Fellows Of Harvard College Branched nanoscale wires
WO2008060455A2 (en) 2006-11-09 2008-05-22 Nanosys, Inc. Methods for nanowire alignment and deposition
EP2095100B1 (en) 2006-11-22 2016-09-21 President and Fellows of Harvard College Method of operating a nanowire field effect transistor sensor
FR2945665A1 (fr) * 2009-05-18 2010-11-19 Alchimer Procede de revetement d'un substrat semi-conducteur par electrodeposition.
US20120135158A1 (en) 2009-05-26 2012-05-31 Sharp Kabushiki Kaisha Methods and systems for electric field deposition of nanowires and other devices
WO2011038228A1 (en) 2009-09-24 2011-03-31 President And Fellows Of Harvard College Bent nanowires and related probing of species
US9005409B2 (en) 2011-04-14 2015-04-14 Tel Nexx, Inc. Electro chemical deposition and replenishment apparatus
US9017528B2 (en) 2011-04-14 2015-04-28 Tel Nexx, Inc. Electro chemical deposition and replenishment apparatus
JP2014237865A (ja) * 2013-06-06 2014-12-18 株式会社荏原製作所 電解銅めっき装置
CN105378154A (zh) * 2013-07-03 2016-03-02 东京毅力科创尼克斯公司 电化学沉积设备和用于控制其中的化学反应的方法
US9303329B2 (en) 2013-11-11 2016-04-05 Tel Nexx, Inc. Electrochemical deposition apparatus with remote catholyte fluid management
DE102015105203A1 (de) * 2015-04-07 2016-10-13 Von Ardenne Gmbh Verfahren zum Bearbeiten einer Schichtenstruktur und Verfahren zum Herstellen einer elektrisch hochleitfähigen Kupferschicht auf einem lichtdurchlässigen Substrat
CN111952263B (zh) * 2019-05-16 2022-08-05 上海交通大学 一种微米级单晶铜互连结构及其制备方法
US11842958B2 (en) * 2022-03-18 2023-12-12 Chun-Ming Lin Conductive structure including copper-phosphorous alloy and a method of manufacturing conductive structure

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5794600A (en) 1980-12-03 1982-06-12 Anritsu Corp Method for replenishing anode material in copper sulfate plating bath
US4466864A (en) * 1983-12-16 1984-08-21 At&T Technologies, Inc. Methods of and apparatus for electroplating preselected surface regions of electrical articles
CA1265470A (en) * 1986-07-25 1990-02-06 Falconbridge Limited Manufacture of self supporting members of copper containing phosphorus
DE4344387C2 (de) * 1993-12-24 1996-09-05 Atotech Deutschland Gmbh Verfahren zur elektrolytischen Abscheidung von Kupfer und Anordnung zur Durchführung des Verfahrens
US5545429A (en) * 1994-07-01 1996-08-13 International Business Machines Corporation Fabrication of double side fully metallized plated thru-holes, in polymer structures, without seeding or photoprocess
DE19653681C2 (de) * 1996-12-13 2000-04-06 Atotech Deutschland Gmbh Verfahren zur elektrolytischen Abscheidung von Kupferschichten mit gleichmäßiger Schichtdicke und guten optischen und metallphysikalischen Eigenschaften und Anwendung des Verfahrens
US5969422A (en) 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US5893966A (en) 1997-07-28 1999-04-13 Micron Technology, Inc. Method and apparatus for continuous processing of semiconductor wafers
US6140234A (en) * 1998-01-20 2000-10-31 International Business Machines Corporation Method to selectively fill recesses with conductive metal
US6181012B1 (en) 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
US6452276B1 (en) 1998-04-30 2002-09-17 International Business Machines Corporation Ultra thin, single phase, diffusion barrier for metal conductors
ATE316426T1 (de) * 1998-06-30 2006-02-15 Semitool Inc Metallisierungsstrukturen für mikroelektronische anwendungen und verfahren zur herstellung dieser strukturen
US6113759A (en) * 1998-12-18 2000-09-05 International Business Machines Corporation Anode design for semiconductor deposition having novel electrical contact assembly

Also Published As

Publication number Publication date
TWI222166B (en) 2004-10-11
US6503375B1 (en) 2003-01-07
EP1124257A3 (en) 2003-08-27
EP1124257A2 (en) 2001-08-16
JP2001316886A (ja) 2001-11-16
SG87204A1 (en) 2002-03-19
US20020084192A1 (en) 2002-07-04

Similar Documents

Publication Publication Date Title
KR20010082135A (ko) 인이 도프된 구리
US6436267B1 (en) Method for achieving copper fill of high aspect ratio interconnect features
KR102509652B1 (ko) Tsv들 (through silicon vias) 내로 구리의 전착을 위한 니켈 라이너 및 코발트 라이너의 전처리
US6143155A (en) Method for simultaneous non-contact electrochemical plating and planarizing of semiconductor wafers using a bipiolar electrode assembly
US6942780B2 (en) Method and apparatus for processing a substrate with minimal edge exclusion
US6267853B1 (en) Electro-chemical deposition system
US7138014B2 (en) Electroless deposition apparatus
JP4766579B2 (ja) 電気化学堆積装置
US6121152A (en) Method and apparatus for planarization of metallized semiconductor wafers using a bipolar electrode assembly
US6576110B2 (en) Coated anode apparatus and associated method
US20030073309A1 (en) Apparatus and method for edge bead removal
CN108531953B (zh) 用于电镀的宽唇形密封件
JP2001185510A (ja) 電気めっき処理用バリヤー層
EP1101839A2 (en) Methods and apparatus for forming metal layers on substrates
US20030143837A1 (en) Method of depositing a catalytic layer
EP1069213A2 (en) Optimal anneal technology for micro-voiding control and self-annealing management of electroplated copper
US20140124361A1 (en) Method and apparatus for filling interconnect structures
US6802947B2 (en) Apparatus and method for electro chemical plating using backside electrical contacts
WO2021101909A1 (en) Interconnect structure with selective electroplated via fill
USRE37749E1 (en) Electrodeposition apparatus with virtual anode
TWI275667B (en) Tilted electrochemical plating cell with constant wafer immersion angle
CN108330518B (zh) 用于填充互连结构的方法及设备
US20030201170A1 (en) Apparatus and method for electropolishing a substrate in an electroplating cell
US20060226019A1 (en) Die-level wafer contact for direct-on-barrier plating
WO2023204978A1 (en) Conformal copper deposition on thin liner layer

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application