CN111463278A - 半导体装置 - Google Patents

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Abstract

本发明的半导体装置，包括：第1导电型的SiC层；选择性地形成在所述SiC层上的电极；以及形成在所述SiC层上、达到设定在所述SiC层的端部的切割区域的绝缘物，所述绝缘物包含配置在所述电极的下方的电极下绝缘膜及以覆盖该电极下绝缘膜的方式配置的有机绝缘层，所述有机绝缘层与所述SiC层相接的区间的距离（A）为40μm以上，所述电极下绝缘膜上的所述电极与所述SiC层的横向的距离（B）为40μm以上。

Description

半导体装置
本申请是如下发明专利申请的分案申请：
申请号：201580025434.X；申请日：2015年5月15日；发明名称：半导体装置。
技术领域
本发明涉及SiC半导体装置。
背景技术
以往，为了在进行半导体装置的特性的试验时不致产生不良，完成了各种各样的提案。例如，专利文献1提出了在电特性的试验中不会在大气中引起放电的对策。具体而言，专利文献1公开了包含以下工序的半导体装置的制造方法，即，在半导体晶圆形成基极区域及发射极区域，在对基极电极、发射极电极进行构图后，在其表面粘附聚酰亚胺膜并进行构图，覆盖除切割区域及其他的电极接合（bonding）部以外的区域的工序。
现有技术文献
专利文献
专利文献1：日本特开昭60－50937号公报
专利文献2：日本特开昭54－45570号公报
专利文献3：日本特开2011－243837号公报
专利文献4：日本特开2001－176876号公报
专利文献5：再公表特许WO2009/101668号公报。
发明内容
发明要解决的课题
不过，作为半导体装置的试验，开始采用高温高湿高电压试验。在该试验中，半导体装置例如在85℃、85％RH及施加960V的条件下连续曝露1000小时（约40日的时间）。以往，虽然施行了能个别地承受上述的温度、湿度及电压各自的条件的对策，但是尚不至于提出处理（clear）这三个条件全部的对策。
因此，本发明的一实施方式提供能防止在晶圆状态下实施的电特性试验中的放电，并且能够承受高温高湿高电压试验的SiC半导体装置。
用于解决课题的方案
本发明的一实施方式所涉及的半导体装置，包括：第1导电型的SiC层；选择性地形成在所述SiC层上的电极；以及形成在所述SiC层上、达到设定在所述SiC层的端部的切割区域的绝缘物，所述绝缘物包含配置在所述电极的下方的电极下绝缘膜及以覆盖该电极下绝缘膜的方式配置的有机绝缘层，所述有机绝缘层与所述SiC层相接的区间的距离（A）为40μm以上，所述电极下绝缘膜上的所述电极与所述SiC层的横向的距离（B）为40μm以上。
依据该结构，由于切割区域被绝缘物覆盖，所以在对晶圆状态的半导体装置的电特性进行试验时，能够减轻切割区域－电极之间的大气中施加的电压的负担。换言之，能够由大气及绝缘物分摊施加在切割区域－电极之间的电压，因此能够防止大气中的放电。
进一步，由于距离（A）为40μm以上，能充分地确保有机绝缘层和SiC层的接触面积，因此能够提高有机绝缘层对SiC层的密合性。在此之上，由于距离（B）为40μm以上，所以还能够承受高温高湿高电压试验。将距离（A）及距离（B）设为上述范围，在SiC半导体装置中是完全新的见解。SiC中，由于耗尽层的横向的扩展比Si小，所以以往没有必要加长距离（A）及距离（B）而增大小片尺寸。这是因为存在如下担忧，即即便不加大小片尺寸，耗尽层到达小片端面的可能性也低，在此之上小片尺寸的扩大会成为小片单位面积的导通电阻的上升的因素。基于这样的背景，本申请发明人发现了通过敢于将距离（A）及距离（B）设为40μm以上，能提高对于高温高湿高电压试验的耐受性。
所述半导体装置可以在进一步包含形成在所述切割区域的第2导电型区域的情况下，关于所述有机绝缘层与所述SiC层的第1导电型区域相接的区间，使所述距离（A）为40μm以上。
依据该结构，对第2导电型区域也能分配施加在切割区域－电极之间的电压。因而，能够更加有效地防止大气中的放电。
所述有机绝缘层可以以覆盖所述切割区域的方式形成，在该切割区域中与所述第2导电型区域相接。
所述有机绝缘层可以不覆盖所述切割区域，所述绝缘物进一步包含由与所述电极下绝缘膜同一层的膜构成、覆盖所述切割区域并且部分与所述有机绝缘层重叠的端部绝缘膜的情况下，所述有机绝缘层与所述端部绝缘膜的重叠宽度（C）为5μm以上。
依据该结构，由于切割区域没有被有机绝缘层覆盖，所以能够容易地分割（切割）晶圆状态的半导体装置。即便在该情况下，切割区域也被构成绝缘物的端部绝缘膜覆盖，因此能够充分地实现上述放电防止效果。
所述绝缘物可以由与所述电极下绝缘膜同一层的膜构成，在进一步包含覆盖所述切割区域的端部绝缘膜的情况下，所述有机绝缘层以隔着所述端部绝缘膜选择性地覆盖所述第2导电型区域的方式与所述端部绝缘膜重叠，所述有机绝缘层与所述端部绝缘膜的重叠宽度（C）为5μm以上。
所述端部绝缘膜可以具有与所述电极下绝缘膜相同的厚度。
依据该结构，由于能以与电极下绝缘膜同一个工序制作端部绝缘膜，所以能够简化制造工序。
所述距离（A）也可为45μm～180μm，所述距离（B）也可为45μm～180μm。另外，所述距离（A）及所述距离（B）的合计可为180μm以下。
通过使距离（A）及距离（B）处于上述范围，能够将半导体装置的小片尺寸控制在适当的大小。另外，在距离（A）及距离（B）为上述范围的情况下大气中容易引起放电，因此以绝缘物覆盖切割区域是有用处的。
所述半导体装置的击穿电压值（BV）可为1000V以上。
在击穿电压值（BV）为1000V以上的情况下大气中容易引起放电，因此以绝缘物覆盖切割区域是有用处的。
也可以所述SiC层的第1导电型的杂质浓度为1×1016cm－3以下，所述SiC层的厚度为5μm以上。
所述半导体装置可以在进一步包含在所述SiC层中比所述电极更靠外侧地形成的由杂质区域构成的第2导电型的终端构造的情况下，所述第2导电型区域的宽度（F）为所述切割区域的宽度（D）与从所述终端构造延伸的耗尽层的宽度（E）的2倍之差以上。
所述电极可以由以Ti/TiN/Al－Cu表示的层叠构造构成。
通过使用Al－Cu，能够更加提高对于湿度的耐受性。
所述电极下绝缘膜可以由具有1μm以上的厚度的SiO2膜构成。在该情况下，所述SiO2膜可以含有磷（P）或硼（B）。
如果使用具有1μm以上的厚度的SiO2膜，则即便对电极下绝缘膜施加1000V以上的电压也能防止绝缘破坏。另外，如果含有磷（P）或硼（B），则通过回流，能够容易地使电极下绝缘膜平坦。另外，能够对电极下绝缘膜的角部进行倒角加工。
所述电极下绝缘膜可以由具有1μm以上的厚度的SiN膜构成。
如果使用具有1μm以上的厚度的SiN膜，即便对电极下绝缘膜施加1000V以上的电压也能防止绝缘破坏。
所述有机绝缘层可以由聚酰亚胺类的原料、聚苯并恶唑类的原料、丙烯类的原料等构成。
也可以作为半导体元件构造，在所述SiC层形成MOSFET，所述电极包含与所述MOSFET的源极电连接的源极电极。在该情况下，所述MOSFET可以具有平面栅构造，也可以具有沟槽栅构造。
另外，也可以作为半导体元件构造，在所述SiC层形成肖特基势垒二极管，所述电极包含构成所述肖特基势垒二极管的一部分的肖特基电极。
进一步，也可以作为半导体元件构造，在所述SiC层形成IGBT，所述电极包含与所述IGBT的源极电连接的源极电极。
也可以在所述有机绝缘层在多个区域中与所述SiC层相接的情况下，所述距离（A）该多个区域各自中的接触区间的距离的合计为40μm以上。
也可以在所述半导体装置进一步包含选择性地形成在所述SiC层、由所述有机绝缘层填满的凹部的情况下，所述距离（A）包括所述凹部的内表面中的所述有机绝缘层的接触区间的合计为40μm以上。
本发明的一实施方式所涉及的半导体装置，包含：第1导电型的SiC层；选择性地形成在所述SiC层上的电极；形成在所述SiC层上、达到设定于所述SiC层的端部的切割区域的绝缘物；以及在所述SiC层中比所述电极更靠外侧地形成的由杂质区域构成的第2导电型的终端构造，所述绝缘物包含配置在所述电极的下方的电极下绝缘膜及以覆盖该电极下绝缘膜的方式配置的有机绝缘层，所述有机绝缘层与所述SiC层相接的区间的距离（A）为40μm以上，所述电极下绝缘膜上的所述电极与所述SiC层的横向的距离（B）为从所述终端构造延伸的耗尽层的宽度（E）的2倍以上。
依据该结构，由于切割区域被绝缘物覆盖，所以在对晶圆状态的半导体装置的电特性进行试验时，能够以绝缘物缓冲施加电压。由此，能够减轻切割区域－电极之间的大气中施加的电压的负担。换言之，能够由大气及绝缘物分摊施加在切割区域－电极之间的电压，因此能够防止大气中的放电。
进一步，由于距离（A）为40μm以上、距离（B）为从终端构造延伸的耗尽层的宽度（E）的2倍以上，所以还能承受高温高湿高电压试验。
附图说明
【图1】图1是本发明的一实施方式所涉及的半导体装置的示意性的俯视图。
【图2】图2是图1的以单点划线II包围的区域的放大图。
【图3】图3是图2的以双点划线III包围的区域的放大图。
【图4】图4是图3的以切断线IV－IV切断半导体装置时的截面图。
【图5】图5是图2的以双点划线V包围的区域的放大图。
【图6】图6是图5的以切断线VI－VI切断半导体装置时的截面图。
【图7A】图7A是用于说明与晶圆的切断关联的工序的截面图。
【图7B】图7B是示出切断后的晶圆的状态的截面图。
【图8】图8是本发明的一实施方式所涉及的半导体装置的示意性的截面图。
【图9】图9是本发明的一实施方式所涉及的半导体装置的示意性的截面图。
【图10】图10是本发明的一实施方式所涉及的半导体装置的示意性的截面图。
【图11】图11是本发明的一实施方式所涉及的半导体装置的示意性的截面图。
【图12】图12是本发明的一实施方式所涉及的半导体装置的示意性的截面图。
【图13】图13是本发明的一实施方式所涉及的半导体装置的示意性的截面图。
【图14】图14是本发明的一实施方式所涉及的半导体装置的示意性的截面图。
具体实施方式
以下，参照附上的附图，对本发明的实施方式详细地进行说明。
图1是本发明的一实施方式所涉及的半导体装置1的示意性的俯视图。此外，在图1中，为了清晰而将实际的俯视观察下不会在半导体装置1的最表面露出的要素的一部分以实线示出。
半导体装置1是采用SiC的半导体装置，例如，在从法线方向观看其最表面的俯视观察（以下，仅称为“俯视观察”。）下形成为四边形的小片状。
在半导体装置1设定有有源区域2及包围有源区域2的外周区域3。在该实施方式中，有源区域2在半导体装置1的内部区域俯视观察下形成为大致四边形状，其形状无特别限制。
在有源区域2，形成有栅极金属44、作为本发明的电极的一个例子的源极金属43及栅极指状部5。而且，以覆盖它们的方式，在半导体装置1的最表面形成有钝化膜40。在钝化膜40形成有使栅极金属44的一部分及源极金属43的一部分分别作为栅极焊盘4及源极焊盘6而露出的开口41、42。另一方面，关于栅极指状部5，其整体被钝化膜40覆盖。此外，在图1中为了清晰而以实线示出栅极指状部5并加了阴影。
栅极金属44、栅极指状部5及源极金属43由例如Al（铝）、AlCu（铝－铜合金）、Cu（铜）等的金属布线构成。优选的是，即便在图6的说明也有描述，由以Ti/TiN/Al－Cu表示的层叠构造构成。
通过以电阻比多晶硅低的金属布线构成栅极指状部5，即便对于从栅极金属44比较有距离的位置（较远位置）的晶体管单元18（参照图2），也能够以短时间供给栅极电流。另外，如果为Al，则其加工性良好（易于加工），所以能够简化这些布线的形成工序。另一方面，与使用Al的情况相比，AlCu能够提高半导体装置1的功率循环耐受性、对湿度的耐受性，并且关于栅极焊盘4也能够提高接合引线的接合强度。在使用Cu的情况下，存在与Al及AlCu的情况相比能降低电阻率的优点。
栅极金属44选择性地形成在有源区域2的周边部（与外周区域3的边界附近）的一部分。栅极指状部5从栅极焊盘4的形成位置分成沿着有源区域2的周边部的方向及向着有源区域2的内部的方向而延伸。由此，在有源区域2中，在由夹着栅极金属44而在互相不同的方向延伸的多个栅极指状部5划分的部分及栅极指状部5的外侧区域形成有单元（cell）区域7、45。
更具体而言，在该实施方式中，栅极金属44形成为俯视观察四边形状，选择性地配置在有源区域2的一边8的中央部。此外，有源区域2的一边8（配置栅极金属44的边）以外的边是一边8的对边9及与这些边8、9的两端部分别连续的边10、11。
栅极指状部5包含：对于栅极金属44的周围隔开间隔而进行包围的焊盘周边部12；从该焊盘周边部12在沿着有源区域2的该一边8的方向及与该一边8正交的方向各自延伸的第1指状部13及第2指状部14。
焊盘周边部12形成为沿着栅极金属44的周围的俯视观察四角环状。
在相对于焊盘周边部12朝着边10及其相反的边11的方向，第1指状部13沿着边8形成一对。
第2指状部14包含：在与第1指状部13正交的方向将有源区域2横切至边9的直线状的主部位15；以及对该主部位15整体地连接、从该连接之处沿着第1指状部13延伸的多个分支部16。在该实施方式中，分支部16与主部位15的前端部和主部位15的中途部两处连接而合计形成两对，但是该数量无特别限制。
这样，在有源区域2中，利用第1指状部13及第2指状部14（主部位15及分支部16）划分单元区域7、45。在该实施方式中，形成有在由第2指状部14的主部位15和中央的分支部16形成的交叉部的各角各1个、合计4个内侧单元区域7。另外，在有源区域2的周边与栅极指状部5之间，沿着有源区域2的周边形成有环状的外侧单元区域45。
源极金属43以覆盖内侧单元区域7及外侧单元区域45的大致整体的方式形成。在钝化膜40以源极焊盘6在各内侧单元区域7各1个地配置的方式，合计形成有4个开口42。
另外，在源极金属43形成有与栅极金属44的形状对应的凹部17。凹部17是栅极金属44相对于第1指状部14缩进（set back）到有源区域2的内部侧而配置，为避开该栅极金属44而形成的凹坑。
图2是图1的以单点划线II包围的区域的放大图。即，是放大示出半导体装置1的栅极焊盘4及其附近区域的图。此外，在图2中，为了清晰，将实际的俯视观察下不会在半导体装置1的最表面露出的要素的一部分以实线示出。
如图2所示，在由栅极指状部5（焊盘周边部12、第1指状部13及第2指状部14）划分的内侧单元区域7及外侧单元区域45，排列有多个晶体管单元18。
在该实施方式中，多个晶体管单元18在内侧单元区域7及外侧单元区域45的各个区域中，以俯视观察下矩阵状排列。在栅极指状部5的附近，多个晶体管单元18配合栅极指状部5的形状而排队。例如，多个晶体管单元18配合焊盘周边部12的角部的形状而弯曲排队，配合直线状的第2指状部14的主部位15的形状而以直线状排队。源极金属43以覆盖这些多个晶体管单元18的方式形成。
此外，在图2中，为了清晰，仅示出被源极金属43覆盖的多个晶体管单元18的一部分。另外，多个晶体管单元18的排列方式并不限于矩阵状，例如，也可以为条纹状、交错状等。另外，各晶体管单元18的平面形状不限于四边形状，例如，也可以为圆形状、三角形状、六角形状等。
在彼此相邻的晶体管单元18之间，形成有栅电极19。栅电极19在内侧单元区域7及外侧单元区域45中，配置在矩阵状的晶体管单元18各个之间，作为整体以俯视观察格子状形成。另一方面，该栅电极19不仅形成在内侧单元区域7及外侧单元区域45，也形成在配置有栅极指状部5的区域，该栅极指状部5的下方的部分对栅极指状部5接触。
在该实施方式中，栅电极19的一部分形成在第1指状部13及第2指状部14的下方区域，作为接触部而与第1指状部13及第2指状部14对置。在图2中，为了清晰以加阴影的区域表示形成在栅电极19的该下方区域的部分。由此，彼此相邻的内侧单元区域7的栅电极19经由在下方横切第2指状部14的栅电极19而连续。该栅电极19的连续方式即便是关于与栅极金属44相邻的内侧单元区域7和外侧单元区域45之间也是同样的。即，这些区域的栅电极19经由在下方横切第1指状部13的栅电极19而连续。
而且，第1指状部13及第2指状部14分别通过栅极接触部20，对配置在其下方区域的栅电极19连接。栅极接触部20在从第1指状部13及第2指状部14的各侧缘隔开间隔的指状部中央部，沿着各自的长度方向以直线状形成。
另外，在该实施方式中，在栅极金属44的下方配置有多个内置电阻21。优选通过将多个内置电阻21配置在距离栅极金属44的平面形状的重心位置互相大致等距离的位置，从而关于多个内置电阻21的配置具有对称性。在该实施方式中，多个内置电阻21在距离俯视观察四边形状的栅极金属44的重心G处于等距离的栅极金属44的各角部各配置1个。由此，给4个内置电阻21给予对称性。
这样的对称性的图案可考虑各种各样，例如，两个内置电阻21可以在处于对角关系的栅极金属44的两个角部各配置1个，也可以在处于对边关系的栅极金属44的两个边以互相相对的方式各配置1个。另外，例如，在栅极金属44为俯视观察圆形状的情况下，两个内置电阻21可以在该栅极金属44的直径的两端各配置1个，在栅极金属44为俯视观察三角形状的情况下，三个内置电阻21可以在该栅极金属44的三个角部各配置1个。
各内置电阻21横切栅极金属44与栅极指状部5（焊盘周边部12）之间的环状的间隙区域26、横跨它们地形成。由此，内置电阻21与栅极金属44及栅极指状部5分别对置。栅极金属44及栅极指状部5（焊盘周边部12）分别通过焊盘侧接触部22及单元侧接触部23，对配置在其下方区域的内置电阻21连接。
在该实施方式中，4个内置电阻21从处于对边关系的栅极金属44的两个边的各周边部24的下方，在与该边正交的外侧方向延伸而达到焊盘周边部12的下方。各内置电阻21以俯视观察四边形状形成，例如，具有200μm□以下（200μm×200μm以下）的大小。在实用上，内置电阻21的大小如果每一个为200μm□以下，则能减小SiC外延层28（参照图4）上的区域之中因内置电阻21而要牺牲的区域的面积，能够谋求省空间化。
另外，焊盘侧接触部22及单元侧接触部23分别沿着栅极金属44及焊盘周边部12的边而以互相平行的直线状形成。
将内置电阻21配置在避开栅极金属44的中央部的周边部24的下方，进一步，以钝化膜40覆盖配置有内置电阻21的区域的上方区域，从而在栅极金属44的中央部确保被内置电阻21包围的作为引线区域的栅极焊盘4。栅极焊盘4是连接接合引线的区域。
即，在该实施方式中，以钝化膜40选择性地覆盖配置有内置电阻21的、栅极金属44的各角部，使栅极金属44的其他部分从开口41露出。由此，在半导体装置1的最表面，露出各角部向内部凹入的俯视观察四边形状的栅极焊盘4。这样，通过以钝化膜40覆盖配置有内置电阻21的区域的上方区域，在接合接合引线时，能防止接合引线错误地接合到栅极金属44中的与内置电阻21重叠的部分。其结果，在接合接合引线时，能够抑制因超声波等的冲击而内置电阻21受到损伤，或者因其受到破坏。
图3是图2的以双点划线III包围的区域的放大图。图4是图3的以切断线IV－IV切断半导体装置1时的截面图。此外，在图3及图4中，为了清晰，存在各构成要素的比例尺与图1及图2不同的情况，在图3和图4之间也有各构成要素的比例尺不同的情况。另外，在图3及图4中，为了清晰，将实际的俯视观察下在半导体装置1的最表面不会露出的要素的一部分以实线示出。
接着，将内置电阻21及其附近区域的更加详细的结构与半导体装置1的截面构造一起进行说明。
半导体装置1包含SiC衬底27和SiC外延层28。SiC外延层28层叠在SiC衬底27，该层叠构造作为本发明的SiC层的一个例子而示出。
SiC衬底27及SiC外延层28分别为n＋型及n－型的SiC。n＋型的SiC衬底27的杂质浓度为例如1×1017cm－3～1×1021cm－3。另一方面，n－型的SiC外延层28的杂质浓度为例如1×1014cm－3～1×1016cm－3。另外，作为n型杂质，能使用例如N（氮）、P（磷）、As（砷）等（以下，相同）。
另外，SiC衬底27的厚度为例如50μm～1000μm，SiC外延层28为例如5μm以上（具体而言，5μm～100μm）。
在内侧单元区域7中，在SiC外延层28的表面部形成有多个晶体管单元18。多个晶体管单元18包含：p－型主体（body）区域29；在从p－型主体区域29的周边隔着间隔的内部区域选择性地形成的n＋型源极区域30；以及在从n＋型源极区域30的周边隔着间隔的内部区域选择性地形成的p＋型主体接触区域31。另外，SiC外延层28的n－型的部分成为多个晶体管单元18的共同的漏极区域。
如图3所示，在俯视观察下，除了沿着焊盘周边部12（栅极指状部5）的晶体管单元18以外，以包围p＋型主体接触区域31的方式形成n＋型源极区域30，进一步，以包围n＋型源极区域30的方式形成p－型主体区域29。在p－型主体区域29中，包围n＋型源极区域30的环状的区域是半导体装置1导通时形成通道的通道区域32。
另一方面，在沿着焊盘周边部12（栅极指状部5）的晶体管单元18中，p－型主体区域29及p＋型主体接触区域31分别与后述的p－型区域34及p＋型区域33电连接。
p－型主体区域29的杂质浓度为例如1×1014cm－3～1×1019cm－3，n＋型源极区域30的杂质浓度为例如1×1017cm－3～1×1021cm－3，p＋型主体接触区域31的杂质浓度为例如1×1019cm－3～1×1021cm－3。
形成这些区域29～31时，例如，通过向SiC外延层28的表面部进行离子注入而形成p－型主体区域29。其后，向p－型主体区域29的表面部依次离子注入n型杂质及p型杂质，从而形成n＋型源极区域30及p＋型主体接触区域31。由此，形成由区域29～31构成的晶体管单元18。作为p型杂质，能使用例如B（硼）、Al（铝）等（以下，相同）。
有源区域2中内侧单元区域7及外侧单元区域45以外的区域，具体而言，在栅极金属44、栅极指状部5及间隙区域26的下方区域，p－型区域34形成在SiC外延层28的表面部。p＋型区域33形成在p－型区域34的表面部。
p＋型区域33遍及栅极金属44等的下方区域的大致整个区域而形成，以在SiC外延层28的与内置电阻21对置的区域中，使p－型区域34的p－型部分选择性地露出于SiC表面，除此以外的区域中，自身的p＋型部分选择性地露出于SiC表面。即，栅极金属44及栅极指状部5在配置有内置电阻21的区域中与p－型部分对置，但是除此以外的大部分的区域中，与p＋型部分对置。另外，p＋型区域33及p－型区域34分别以延伸至源极金属43的下方的方式形成，在源极金属43（该实施方式中，比源极焊盘6更靠外侧的部分）的下方，整体地连接p＋型主体接触区域31及p－型主体区域29。此外，在图3中，以加阴影的区域示出沿着焊盘周边部12（栅极指状部5）的晶体管单元18的p＋型主体接触区域31和p＋型区域33。在实用上，p＋型主体接触区域31与源极金属43一起固定于接地电位，由此p＋型区域33在0V稳定。因此，如该实施方式那样，优选使栅极金属44及栅极指状部5的大部分与p＋型区域33对置。
p＋型区域33及p－型区域34分别以与p＋型主体接触区域31及p－型主体区域29相同的工序形成，其杂质浓度及深度也相同。
在SiC外延层28的表面形成有栅极绝缘膜35。栅极绝缘膜35由氧化硅等的绝缘材料构成，例如，具有0.001μm～1μm的厚度。栅极绝缘膜35为用于将栅电极19及内置电阻21与SiC外延层28绝缘的共同的绝缘膜。
在栅极绝缘膜35上，形成有栅电极19及内置电阻21。栅电极19在各晶体管单元18的通道区域32以夹着栅极绝缘膜35而对置的方式形成。另一方面，内置电阻21在p－型区域34的露出p－型部分以夹着栅极绝缘膜35而对置的方式形成。
栅电极19及内置电阻21都可以由p型的多晶硅构成，并以同一个工序形成。在该实施方式中，栅电极19及内置电阻21包含B（硼）作为p型杂质。含B（硼）多晶硅相对于在Si半导体装置中普遍使用的含磷（P）多晶硅电阻率要大。因此，含硼多晶硅（内置电阻21）即便在实现相同电阻值的情况下，也会以比含磷多晶硅更小的面积达成。因而，能减小SiC外延层28上的内置电阻21的占用面积，因此能够谋求有效利用空间。
多晶硅所包含的p型杂质的浓度能配合栅电极19及内置电阻21各自的设计电阻值而适当变更。该浓度在该实施方式中，以使内置电阻21的薄层电阻成为10Ω/□以上的方式设定。在实用上，如果内置电阻21的薄层电阻为10Ω/□以上，则即便不增大内置电阻21的面积也能使内置电阻21整体的电阻值与多个半导体装置1之间的电阻值的偏差相比简单地增大。例如，在电阻值的偏差为0.1Ω～20Ω的情况下，能够以较小的面积将内置电阻21的电阻值设为2Ω～40Ω。其结果，能减小SiC外延层28上的区域之中为内置电阻21而牺牲的区域的面积，因此对其他要素的布局影响很少就行了。另外，在该情况下，对栅电极19的电阻值及内置电阻21的电阻值进行合计的电阻值优选为4Ω～50Ω。
另外，栅电极19及内置电阻21的厚度优选为2μm以下。通过使内置电阻21的厚度为2μm以下，能够使内置电阻21整体的电阻值与多个半导体装置1之间的电阻值的偏差相比简单地增大。相反，若内置电阻21过厚，则其电阻值变得过低，因此不能说是理想的。
在SiC外延层28上进一步形成有绝缘膜47。绝缘膜47由氧化硅（SiO2）、氮化硅（SiN）等的绝缘材料构成，具有例如1μm～5μm的厚度。特别是，优选使用具有1μm以上的厚度的BPSG（硼磷硅玻璃：Boron Phosphorus Silicon Glass）膜。
绝缘膜47包含以覆盖栅电极19及内置电阻21的方式形成的层间膜36。层间膜36以进入栅极绝缘膜35上的区域之中未配置栅电极19及内置电阻21的区域（第1区域）的方式形成。由此，在未配置内置电阻21的区域中，能够增大SiC外延层28和栅极金属44的距离（绝缘膜的厚度T），因此能够降低这些之间的电容。
以贯通该层间膜36的方式，形成焊盘侧接触部22及单元侧接触部23。焊盘侧接触部22及单元侧接触部23由分别与栅极金属44及栅极指状部5（焊盘周边部12）整体形成的金属通路构成。
另外，在层间膜36贯通地形成有用于从源极金属43取得对n＋型源极区域30及p＋型主体接触区域31的接触的源极接触部46。源极接触部46由与源极金属43整体形成的金属通路构成。
在层间膜36上，栅极金属44、栅极指状部5及源极金属43彼此隔开间隔而形成。
而且，以覆盖栅极金属44、栅极指状部5及源极金属43的方式，在层间膜36上形成钝化膜40。在钝化膜40形成有使栅极金属44及源极金属43的一部分露出的开口41、42。
如以上那样，依据半导体装置1，如图3及图4所示，在栅极金属44与栅极指状部5（焊盘周边部12）之间隔着多晶硅电阻（内置电阻21）。即，从外部连通到多个晶体管单元18的电流路径的中途，隔有内置电阻21。
通过调节该内置电阻21的电阻值，在对栅电极19的电阻值及内置电阻21的电阻值进行合计的电阻值（栅极电阻）中，能够使内置电阻21的电阻值处于主导。因此，即便在栅电极19的电阻值存在偏差的多个半导体装置1并联连接而使用的情况下，也能通过使内置电阻21的电阻值大于该偏差，限制对于栅电极19的电阻值相对较低的半导体装置1的电流的流入。其结果，能够减少该使用时的噪声的发生。
而且，构成内置电阻21的多晶硅是能通过杂质的注入等而简单控制电阻值的材料，另外，即便关于其加工，也根据现有的半导体制造技术进行确立。因此，当引入内置电阻21时，还能够避免半导体装置1自身及具备它的模块的构造变复杂。
此外，即便关于内置电阻21，也与栅电极19同样，因制造半导体装置1时的加工精度（蚀刻尺寸等）的偏差而在大小、厚度上有出现偏差的情况，但是加工尺寸比栅电极19小。因而，内置电阻21偏差几乎不会成为噪声发生的契机。
另外，由于内置电阻21在栅极金属44的下方与栅极金属44连接，所以能够在从外部连通到多个晶体管单元18的电流路径的入口部限制栅极电流的流入。由此，能够仅在特定的晶体管单元18防止冲击电流流动。
例如，在图2中，考虑了内置电阻21在栅极指状部5的第1指状部13、第2指状部14的中途部作为这些指状部13、14的迂回径路而形成的情况。在该情况下，存在在比该内置电阻21更靠近栅极金属44的一侧，到达内置电阻21之前，冲击电流从指状部13、14经由栅极接触部20流入栅电极19的情况。相对于此，如该实施方式那样，如果能在电流路径的入口部限制栅极电流，则能够减小多个晶体管单元18之间的开关速度的偏差。
进而，如图2所示，内置电阻21具有对称性地配置。即便利用该特征，也能够减小多个晶体管单元18之间的开关速度的偏差。
另外，如图3及图4所示，在SiC外延层28中，与内置电阻21对置的区域是具有1×1019cm－3以下的杂质浓度的p－型区域34。因此，能够良好地抑制栅极绝缘膜35的绝缘破坏。进一步，由于p－型区域比n型区域难以蓄积载流子，还能够降低夹着栅极绝缘膜35互相对置的内置电阻21与p－型区域34之间的电容。
另外，如图3及图4所示，栅极金属44和内置电阻21以由金属通路构成的焊盘侧接触部22连接。因此，利用将焊盘侧接触部22的位置沿着SiC外延层28的表面进行变更的加工或对通路的直径进行变更的加工等，能够简单地调节从外部连通到多个晶体管单元18的电流路径中内置电阻21所分配的电阻值。
例如，如图4中以虚线示出的焊盘侧接触部37那样，仅仅比焊盘侧接触部22更接近焊盘周边部12，能够将从对于内置电阻21的接触位置到焊盘周边部12为止的距离简单地从D1缩短到D2。由此，能够减小内置电阻21的电阻值。相反，如果从焊盘周边部12远离，则能增大内置电阻21的电阻值。另外，如在图3中以虚线示出的焊盘侧接触部38那样，仅仅使通路直径小于焊盘侧接触部22，能够增大面向内置电阻21的电流路径的电阻值。相反，如果增大通路直径，则能够减小该路径的电阻值。
而且，这些加工在形成焊盘侧接触部22（通路）时，仅仅使用配合距离设计、通路直径设计的掩模即可，因此还能够防止制造工序变复杂。
图5是图2的以双点划线V包围的区域的放大图。图6是图5的以切断线VI－VI切断半导体装置时的截面图。此外，在图5及图6中，为了清晰，存在各构成要素的比例尺与图1～图4不同的情况，即便在图5和图6之间也有各构成要素的比例尺不同的情况。另外，在图5及图6中，为了清晰，将实际的俯视观察下在半导体装置1的最表面不会露出的要素的一部分以实线示出。
接着，将半导体装置1的有源区域2的周边部及外周区域3的更加详细的结构与半导体装置1的截面构造一起进行说明。
如前所述，在形成在有源区域2的周边部的外侧单元区域45，多个晶体管单元18俯视观察下以矩阵状排列。各晶体管单元18的结构与图3及图4中说明的结构同样。
在外侧单元区域45的外侧，在SiC外延层28的表面部形成有p－型区域51。在p－型区域51的表面部，形成有p＋型区域52。p－型区域51沿着有源区域2的周边形成为直线状，与（最外侧的）多个晶体管单元18的p－型主体区域29一体化。此外，关于p－型区域51，在图5中，仅示出与外侧单元区域45相邻的部分，但是实际上，也可以沿着有源区域2的全周而包围单元区域（内侧单元区域7及外侧单元区域45）。p＋型区域52在p－型区域51的内部区域（从p－型区域51的周边隔开间隔的区域）中，以在长度方向延伸的直线状形成。此外，p－型区域51及p＋型区域52分别采用与p－型主体区域29及p＋型主体接触区域31相同的工序形成，其杂质浓度及深度也相同。
在有源区域2的周边部，进一步以包围单元区域（内侧单元区域7及外侧单元区域45）的方式，形成有作为本发明的终端构造的一个例子的多个保护环53。多个保护环53配置在SiC外延层28中距离与源极金属43同电位的区域之中最外侧的区域（该实施方式中，p－型区域51）既定宽度（G）的保护环区域。既定宽度（G）在该实施方式中为5μm～100μm（例如，28μm）。保护环53在以与p－型主体区域29相同的工序形成的情况下，其杂质浓度及深度也相同。在以不同工序形成的情况下，杂质浓度为例如1×1014cm－3～1×1019cm－3，深度为0.1μm～2μm。
另一方面，在外周区域3中，在SiC外延层28的表面部形成有p－型区域55，在p－型区域55的表面部形成有p＋型区域56。p－型区域55及p＋型区域56与p－型区域51及p＋型区域52同样，是以与p－型主体区域29及p＋型主体接触区域31相同的工序形成的区域（杂质浓度及深度相同）。但是，关于p－型区域55及p＋型区域56，通过p＋型区域56形成在p－型区域55的表面部的整个区域，形成层叠构造。
外周区域3中的p－型区域55及p＋型区域56的形成之处是设定在SiC外延层28的端部的切割区域54。切割区域54如图7A及图7B所示，是晶圆57中在相邻的半导体装置1的边界设定的包含切割线58的既定宽度的区域。各半导体装置1通过沿着切割线58切断晶圆57而进行单片化。此时，需要考虑切割锯的位置偏差而设置既定宽度的余量（margin），该余量部分会在单片化后作为切割区域54残留。
p－型区域55及p＋型区域56（p型区域）在切割区域54中，以在SiC外延层28的端面59露出的方式配置。以该露出面（端面59）为基准的p－型区域55及p＋型区域56的宽度（F），在该实施方式中为5μm～100μm（例如，20μm）。该宽度（F）可以在例如切割区域54的宽度（D）与从保护环53延伸的耗尽层60的宽度（E）的2倍之差以上的范围进行设定。在宽度（F）的设计中，切割区域54的宽度（D）在该实施方式中能够使用从SiC外延层28的端面59到钝化膜40的端缘为止的距离（例如，13μm）。另一方面，耗尽层60的宽度（E）能够使用通过下述的式（1）算出的值。
[数1]
宽度（E）＝W（μm）= 　…（1）
（其中，εs：SiC的介电常数；Vbi：p型保护环53与n型SiC外延层28的pn结的内电势；q：电荷的绝对值；NB：n型SiC外延层28的施主（donor）浓度。）
绝缘膜47除了层间膜36以外，进一步包含作为本发明的电极下绝缘膜的一个例子的金属下绝缘膜61及端部绝缘膜62。在绝缘膜47形成有使p＋型区域52露出的接触孔63，以该接触孔63为界内侧的部分为层间膜36，形成在栅极绝缘膜35上。另一方面，夹着接触孔63而与层间膜36相邻的外侧的部分为金属下绝缘膜61。
源极金属43经由接触孔63与p＋型区域52连接。另外，源极金属43具有以与金属下绝缘膜61重叠的方式引出到横向外侧的遮盖部64。遮盖部64夹着金属下绝缘膜61而与保护环53对置。在该实施方式中，遮盖部64以局部覆盖形成有保护环53的区域（宽度（G）的保护环区域）的方式设置，其端部配置在比该保护环区域的外侧端部更靠内侧。遮盖部64可以覆盖保护环区域的整体，但是其端部的位置决定为图6的距离（B）成为40μm以上（例如，45μm～180μm）。距离（B）是金属下绝缘膜61上的源极金属43与SiC外延层28的横向的长度。在该实施方式中，距离（B）为从遮盖部64的端缘到金属下绝缘膜61的端缘为止的长度。另外，距离（B）可以为耗尽层60的宽度（E）的2倍以上。
另外，如前述那样，源极金属43优选由用Ti/TiN/Al－Cu表示的层叠构造构成。例如，在该实施方式中，源极金属43包含从SiC外延层28侧依次层叠的Ti/TiN膜65（势垒膜）和Al－Cu膜66。此外，在图4中，省略了Ti/TiN膜65及Al－Cu膜66的图示。
在金属下绝缘膜61的外侧形成有遍及距离（A）露出SiC外延层28的SiC表面的n型区域67（第1导电型区域）。n型区域67是从形成在金属下绝缘膜61的外侧（该实施方式中，金属下绝缘膜61与端部绝缘膜62之间）的开口68露出的SiC外延层28的一部分。如图5所示，开口68例如沿着有源区域2与外周区域3的边界以直线状形成。n型区域67的距离（A）为40μm以上（例如，45μm～180μm），但是与距离（B）的合计优选为180μm以下。通过使距离（A）及距离（B）的合计为180μm以下，能够将半导体装置1的小片尺寸保留为适当的大小。
端部绝缘膜62以覆盖SiC外延层28的切割区域54的方式形成。具体而言，端部绝缘膜62从SiC外延层28的端面59在横向超过切割区域54而进一步延伸到内部的区域。以该端面59为基准的端部绝缘膜62的宽度（H），在该实施方式中为10μm～105μm（例如，22μm）。由此，p－型区域55及p＋型区域56（p型区域）被端部绝缘膜62覆盖。
钝化膜40与绝缘膜47一起为本发明的绝缘物的一个例子，由有机绝缘物构成。能使用的有机绝缘物为例如聚酰亚胺类的原料、聚苯并恶唑类的原料、丙烯类的原料等。即，在该实施方式中，钝化膜40作为有机钝化膜而构成。另外，钝化膜40的厚度为例如0.2μm～20μm。
钝化膜40以覆盖绝缘膜47的方式形成。在该实施方式中，除了不覆盖SiC外延层28的端部（换句话说，钝化膜40划分切割区域54）以外，钝化膜40遍及SiC外延层28的大致整个区域而形成。因而，钝化膜40在绝缘膜47的开口68中，遍及40μm以上的距离（A）而与SiC外延层28的n型区域67相接。
钝化膜40不覆盖SiC外延层28的端部，但是具有与端部绝缘膜62的一部分重叠的遮盖部69。通过该遮盖部69，使得SiC外延层28的SiC表面不会露出于外部。另外，遮盖部69与端部绝缘膜62的重叠宽度（C），在该实施方式中为5μm以上（例如，9μm）。另外，在该实施方式中，遮盖部69俯视观察下相对于p型区域（p－型区域55及p＋型区域56）在内侧分离而形成。由此，遮盖部69夹着端部绝缘膜62而与SiC外延层28的n型部分对置，与该p型区域不对置。
如以上那样，依据半导体装置1，如图5及图6所示，由于距离（A）为40μm以上，能够充分地确保有机钝化膜40与SiC外延层28（n型区域67）的接触面积。由此，能够提高有机钝化膜40对于SiC外延层28的密合性。除此之外，由于距离（B）为40μm以上，或者，耗尽层60的宽度（E）的2倍以上，所以还能够承受高温高湿高电压试验（例如，在85℃、85％RH、施加960V的条件下连续1000小时）。将距离（A）及距离（B）设为上述范围是在SiC半导体装置中完全新的见解。SiC中，耗尽层60向横向的扩展比Si小，因此以往没有必要加长距离（A）及距离（B）而增大小片尺寸。这是因为存在如下担忧，即即便不增大小片尺寸，耗尽层60到达小片端面59的可能性也低，在此之上，小片尺寸的扩大会成为小片单位面积的导通电阻上升的因素。基于这样的背景，本申请发明人敢于将距离（A）及距离（B）设为40μm以上，从而发现了能提高对高温高湿高电压试验的耐受性。
进而该实施方式中，在SiC外延层28形成有p型区域（p－型区域55及p＋型区域56），进一步该p型区域被端部绝缘膜62覆盖。因而，在图7A所示的切割前，对晶圆57的状态的半导体装置1的电特性进行试验时，能够减轻切割区域54－源极金属43（从开口42露出的部分）之间的大气中所施加的电压Va的负担。
试验中，例如，将一个半导体装置1的源极金属43设为0V，将晶圆57的背面设为1000V以上（例如，1700V）。由此，施加在源极金属43－晶圆57之间产生1000V以上的电位差的最大施加电压（BV），测定各MOSFET的耐压。此时，包括切割区域54的一部分（p－型区域55及p＋型区域56以外的部分）在内，晶圆57的n型部分被固定为1000V以上的电位，因此在切割区域54与源极金属43之间会产生1000V以上的电位差。即便在这样的情况下，依据该实施方式，沿着切割区域54也形成p型区域（p－型区域55及p＋型区域56），进一步切割区域54被端部绝缘膜62覆盖。因此，能够将施加在切割区域54－源极金属43之间的1000V以上的最大施加电压（BV）用端部绝缘膜62及p型区域（p－型区域55及p＋型区域56）的2个阶段进行缓冲。由此，能够减轻切割区域54－源极金属43之间的大气中所施加的电压Va的负担。其结果，能够实现击穿电压值（BV）为1000V以上的半导体装置1。
另外，通过使金属下绝缘膜61的厚度为1μm以上，即便对金属下绝缘膜61施加1000V以上的电压也能防止绝缘破坏。另外，如果绝缘膜47为BPSG，则能通过回流容易地使金属下绝缘膜61及端部绝缘膜62平坦，并能够将绝缘膜61、62的角部进行倒角（光滑）加工。其结果，能够提高钝化膜40对绝缘膜61、62的密合性。
另外，由于切割区域54没有被钝化膜40覆盖，所以能够容易地分割（切割）晶圆57b的状态的半导体装置1。
图8～图14分别是本发明的一实施方式所涉及的半导体装置的示意性的截面图。在图8～图14中，对于在与前述的图6之间互相对应的要素标注同一参照标号而示出。
接着，对于本发明的其他实施方式，主要说明与前述实施方式的半导体装置1的不同点。
图8的半导体装置72中，钝化膜40的遮盖部69以隔着端部绝缘膜62选择性地覆盖p型区域（p－型区域55及p＋型区域56）的方式形成。由此，遮盖部69对于该p型区域具有重叠部分。
在图9的半导体装置73中，没有形成端部绝缘膜62，取而代之，钝化膜40覆盖SiC外延层28到端面59为止。在该情况下，切割区域54只要从端面59以适当的宽度（D）设定即可。另外，距离（A）以从金属下绝缘膜61的端缘到SiC外延层28的端面59为止的长度规定即可。
图10的半导体装置74除了在切割区域54形成有p－型区域55及p＋型区域56（p型区域）以外，具有与图9的半导体装置73相同的结构。在该情况下，距离（A）以从金属下绝缘膜61的端缘到该p型区域为止的长度规定即可。即，距离（A）关于钝化膜40与SiC外延层28的n型部分相接的区间为40μm以上即可。
图11的半导体装置75中，在绝缘膜47的金属下绝缘膜61的外侧至少形成有两个开口68。在该实施方式中，在金属下绝缘膜61与外侧绝缘膜79之间、以及外侧绝缘膜79与SiC外延层28的端面59之间，分别形成有开口68。钝化膜40在各开口68中，遍及距离（A1）及距离（A2）而与SiC外延层28的n型区域67相接。在该情况下，钝化膜40与n型区域67相接的区间的距离只要多个n型区域67各自中的接触区间的距离（A1）及距离（A2）的合计为40μm以上即可。
图12的半导体装置76除了在n型区域67选择性地形成凹部80以外，具有与图9的半导体装置73相同的结构。凹部80中，钝化膜40在凹部80的内表面（底面及两侧面）中与n型区域67相接。在该情况下，钝化膜40与n型区域67相接的区间的距离包括凹部80以外的区域上的接触距离（A5）和凹部80的底面及两侧面各自中的接触区间的距离（A3）及距离（A4）的合计为40μm以上即可。
图13的半导体装置77中，晶体管单元18由沟槽栅构造的MOSFET单元构成。在该情况下，栅电极19隔着栅极绝缘膜35埋设于形成在多个晶体管单元18的各单元之间的栅极沟槽39。
图14的半导体装置78中，肖特基势垒二极管81形成在有源区域2。即，取代源极金属43，在与SiC外延层28之间设有形成肖特基结的肖特基金属82。
如以上那样，上述的实施方式的半导体装置72～78均有（1）距离（A）为40μm以上，（2）距离（B）为40μm以上、或耗尽层60的宽度（E）的2倍以上，以及（3）SiC外延层28的端部被绝缘物（端部绝缘膜62或钝化膜40）覆盖这三个特征。因而，即便通过这些实施方式，也与图1～图6所示的实施方式同样，能够提供能防止晶圆状态下实施的电特性试验中的放电，并且能够承受高温高湿高电压试验的SiC半导体装置。
以上，对本发明的实施方式进行了说明，但是本发明进一步也能够用其他方式实施。
例如，晶体管单元18可以为平面栅构造或沟槽栅构造的IGBT单元。在该情况下，在图4及图13中，取代n＋型SiC衬底27而使用p＋型SiC衬底27即可。此外，将各种半导体元件构造形成在有源区域2也可。
另外，源极金属43或肖特基金属82等的表面电极无需为金属制，例如，也可为多晶硅等的半导体电极。
另外，内置电阻21无需埋入栅极金属44的下方的层间膜36，例如，在层间膜36的表面形成与栅极金属44和栅极指状部5连接的多晶硅布线作为内置电阻也可。
另外，作为内置电阻21的材料，取代多晶硅而使用具有与栅极金属44及栅极指状部5相同或比它大的电阻值的材料（例如，Al（铝）、AlCu（铝－铜合金）、Cu（铜）等的金属布线）也可。即便内置电阻21为金属也能加长栅极金属44与栅极指状部5之间的距离，因此能够增大将栅电极19的电阻值及内置电阻21的电阻值合计后的电阻值。
另外，内置电阻21无需形成在栅极金属44的下方，例如，形成在栅极指状部5的下方也可。
另外，内置电阻21可以为沿着栅极金属44的周边部24的一部分的直线状，也可以为沿着栅极金属44的周边部24的全周的环状。
另外，也可以采用反转了前述的半导体装置1的各半导体部分的导电型的结构。例如，半导体装置1中，p型的部分为n型、n型的部分为p型也可。
此外，可在权利要求书所记载的事项的范围内实施各种各样的设计变更。
本申请对应于2014年5月16日向日本国专利厅提出的特愿2014－102699号，该申请的全部公开在此通过引用被加入。
标号说明
1　半导体装置；2　有源区域；18　晶体管单元；19　栅电极；27　SiC衬底；28　SiC外延层；29　p－型主体区域；30　n＋型源极区域；31　p＋型主体接触区域；32　通道区域；35栅极绝缘膜；36　层间膜；39　栅极沟槽；40　钝化膜；43　源极金属；44　栅极金属；47绝缘膜；51　p－型区域；52　p＋型区域；53　保护环；54　切割区域；55　p－型区域；56　p＋型区域；57　晶圆；58　切割线；59　端面；60　耗尽层；61　金属下绝缘膜；62　端部绝缘膜；63　接触孔；64　遮盖部；65　Ti/TiN膜；66　Al－Cu膜；67　n型区域；68　开口；69遮盖部；72　半导体装置；73　半导体装置；74　半导体装置；75　半导体装置；76　半导体装置；77　半导体装置；78　半导体装置；79　半导体装置；80　凹部；81　肖特基势垒二极管；82　肖特基金属。

Claims (20)

1.一种半导体装置，包括：
第1导电型的SiC层；
选择性地形成在所述SiC层上的电极；以及
形成在所述SiC层上的绝缘物，
所述绝缘物包含以从所述电极的下方朝向设定在所述SiC层的端部的切割区域延伸的方式配置的电极下绝缘膜及覆盖该电极下绝缘膜并且以既定的范围（A）与所述SiC层相接触地配置的有机绝缘层。
2.如权利要求1所述的半导体装置，其中，
还包括多晶硅电阻，该多晶硅电阻隔在所述电极与形成在所述SiC层的半导体元件构造之间，且比所述电极更靠所述SiC层侧地配置。
3.如权利要求1或2所述的半导体装置，其中，
所述有机绝缘层与所述SiC层相接触的既定的范围（A）为40μｍ。
4.如权利要求1或2所述的半导体装置，其中，
所述电极下绝缘膜上的所述电极的端部与直至所述有机绝缘层和所述SiC层相接触的部分的横向的距离（B）为40μm。
5.如权利要求1所述的半导体装置，其中，
在所述SiC层形成MOSFET作为半导体元件构造，
所述电极包含与所述MOSFET的源极电连接的源极电极、和与所述MOSFET的栅极电连接的栅电极。
6.如权利要求1、2及5中任一项所述的半导体装置，其中，
在所述SiC层形成肖特基势垒二极管作为半导体元件构造，
所述电极包含构成所述肖特基势垒二极管的一部分的肖特基电极。
7.如权利要求1、2及5中任一项所述的半导体装置，其中，
所述有机绝缘层的端面从所述SiC层的端面离开。
8.如权利要求5所述的半导体装置，其中，
所述MOSFET具有平面栅构造。
9.如权利要求5所述的半导体装置，其中，
所述MOSFET具有沟槽栅构造。
10.如权利要求1或2所述的半导体装置，其中，
所述既定的范围（A）比所述电极下绝缘膜的厚度大。
11.一种半导体装置，包括：
SiC半导体层；
多个晶体管单元，该多个晶体管单元形成在所述SiC半导体层，且根据既定的控制电压进行导通/截止控制；
控制电极，该控制电极与导通时形成有通道的所述晶体管单元的通道区域对置；以及
控制焊盘，该控制焊盘为与外部电连接而从形成在最表面的表面绝缘膜露出，且与所述控制电极物理分离但与所述控制电极电连接，
在所述控制焊盘的表面，选择性地形成有从所述表面绝缘膜露出而连接接合引线的第一引线区域，
在所述晶体管单元的上方，配置有与所述晶体管单元连接且与所述控制焊盘不同的电极焊盘，
在所述电极焊盘的表面，选择性地形成有从所述表面绝缘膜露出而连接接合引线的第二引线区域，
所述半导体装置具有以从所述电极焊盘的下方朝向设定在所述SiC半导体层的端部的切割区域延伸的方式配置的电极下绝缘膜。
12.如权利要求11所述的半导体装置，其中，
包括覆盖所述电极下绝缘膜的有机绝缘层。
13.如权利要求11或12所述的半导体装置，其中，
所述电极下绝缘膜并未到达所述切割区域。
14.如权利要求11或12所述的半导体装置，其中，
包括内置电阻，该内置电阻比所述控制焊盘更靠所述SiC半导体层侧地配置，由将所述控制焊盘和所述控制电极电连接的多晶硅电阻构成，该内置电阻减少所述多个晶体管单元导通时的噪声，
在从所述SiC半导体层的法线方向观察的平面视图下，所述内置电阻选择性地配置在避开所述第一引线区域的区域。
15.如权利要求12所述的半导体装置，其中，
所述有机绝缘层具有与所述SiC半导体层相接触的区域。
16.如权利要求12所述的半导体装置，其中，
所述有机绝缘层以到达所述切割区域的方式形成。
17.如权利要求1、2、5、8及9中任一项所述的半导体装置，其中，
所述电极下绝缘膜由具有1μm以上的厚度的SiO2膜构成。
18.如权利要求1、2、5、8及9中任一项所述的半导体装置，其中，
所述电极下绝缘膜由具有1μm以上的厚度的SiN膜构成。
19.如权利要求11、12、15及16中任一项所述的半导体装置，其中，
所述晶体管单元是MOSFET，
所述电极焊盘是与所述MOSFET的源极电连接的源极电极，所述控制焊盘是栅电极。
20.如权利要求1、2、5、8及9中任一项所述的半导体装置，其中，
包含在所述SiC层中比所述电极更靠外侧地形成的由杂质区域构成的第2导电型的终端构造。
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