CN116504746A - 半导体结构及其制作方法 - Google Patents

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CN116504746A CN202210055855.9A CN202210055855A CN116504746A CN 116504746 A CN116504746 A CN 116504746A CN 202210055855 A CN202210055855 A CN 202210055855A CN 116504746 A CN116504746 A CN 116504746A
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Abstract

本公开涉及一种半导体结构及其制作方法。其中，半导体机构包括：基底，包括相邻的第一区域和第二区域；阵列结构，位于所述基底的表面，且位于所述第一区域；导电层，位于所述阵列结构远离所述基底的一侧，并与所述阵列结构电连接；布线结构，位于所述导电层远离所述阵列结构的一侧，所述布线结构包括重布线通孔，所述重布线通孔与所述导电层电连接；第一介质层，覆盖所述基底第二区域的表面，所述第一介质层远离所述基底的一面相对于所述导电层远离所述基底的一面靠近所述基底。该半导体结构在沿晶圆的划线槽切割的过程中不会产生金属残留物，从而防止发生短路和放电的问题。

Description

半导体结构及其制作方法
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。
背景技术
在半导体技术领域中，为了获得单独的半导体结构，通常采用的工艺步骤是需要先制作出一个由多个半导体结构组成的晶圆，再沿相邻的两个半导体结构之间的划线槽对晶圆进行切割，以得到单独的半导体结构。
但是，目前在沿划线槽对相邻的两个半导体结构进行切割后，会在半导体结构中产生金属残留物，从而导致切割后形成的半导体结构出现短路或者放电的问题。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于克服上述现有技术的不足，提供一种半导体结构及其制作方法。该半导体结构在切割后不会产生金属残留物，从而不会出现短路或者放电的问题。
本公开一方面提供了一种半导体结构，所述半导体结构包括：
基底，包括相邻的第一区域和第二区域；
阵列结构，位于所述基底的表面，且位于所述第一区域；
导电层，位于所述阵列结构远离所述基底的一侧，并与所述阵列结构电连接；
布线结构，位于所述导电层远离所述阵列结构的一侧，所述布线结构包括重布线通孔，所述重布线通孔与所述导电层电连接；
第一介质层，覆盖所述基底第二区域的表面，所述第一介质层远离所述基底的一面相对于所述导电层远离所述基底的一面靠近所述基底。
在本公开的一个示例性实施例中，所述半导体结构还包括：
保护结构，位于所述第一区域，且位于所述阵列结构和所述第一介质层之间，所述保护结构远离所述基底的一面相对于所述第一介质层远离所述基底的一面远离所述基底。
在本公开的一个示例性实施例中，所述保护结构远离所述基底的一面与所述基底之间的距离和所述导电层远离所述基底的一面与所述基底之间的距离相同。
在本公开的一个示例性实施例中，所述保护结构包括：
多个保护层，多个所述保护层沿第一方向间隔排布，且相邻的所述保护层相互连接；
其中，所述第一方向为所述基底指向所述阵列结构的方向。
在本公开的一个示例性实施例中，所述保护结构至少包括：沿所述第一方向间隔排列的第一保护层、第二保护层、第三保护层和第四保护层；
所述半导体结构还包括：
在所述第一区域上沿所述第一方向依次形成的第二介质层、第三介质层、第四介质层、第五介质层、第六介质层、第七介质层和第八介质层，且所述第一保护层位于所述第二介质层中，所述第二保护层位于所述第四介质层中，所述第三保护层位于所述第六介质层中，所述第四保护层位于所述第八介质层中。
在本公开的一个示例性实施例中，所述布线结构还包括：
重布线层，位于所述重布线通道远离所述基底的一侧；
钝化层，位于所述重布线层远离所述基底的一侧。
在本公开的一个示例性实施例中，所述半导体结构还包括：
虚置图案组，位于所述保护结构与所述第一介质层之间，且所述虚置图案组远离所述基底的一面相对于所述第一介质层远离所述基底的一面远离所述基底。
在本公开的一个示例性实施例中，所述虚置图案组包括：
多个虚置图案层，多个所述虚置图案层沿所述第一方向间隔设置，且每一个所述虚置图案层在第二方向上的投影均与一个所述保护层在所述第二方向上的投影交叠；
其中，所述第二方向为所述虚置图案组指向所述保护结构的方向。
在本公开的一个示例性实施例中，每一个所述虚置图案层在第二方向上的投影均与一个所述保护层在所述第二方向上的投影重合。
在本公开的一个示例性实施例中，部分所述第二区域上也设置有所述第二介质层、第三介质层、第四介质层、第五介质层、第六介质层、第七介质层和第八介质层，
所述虚置图案层至少包括：第一图案层、第二图案层、第三图案层和第四图案层；所述第一图案层位于所述第二区域上的所述第二介质层中，所述第二图案层位于所述第二区域上的所述第四介质层中，所述第三图案层位于所述第二区域上的所述第六介质层中，所述第四图案层位于所述第二区域上的所述第八介质层中。
在本公开的一个示例性实施例中，所述半导体结构还包括：在所述第八介质层上依次设置的第九介质层、第十介质层和第十一介质层，所述重布线通孔位于所述第九介质层中，所述重布线层位于所述第十介质层中，所述钝化层位于所述第十一介质层中；
所述第九介质层、所述第十介质层和所述第十一介质层靠近所述第一介质层的边缘的形状为曲线、折线和直线中的任意一种。
在本公开的一个示例性实施例中，所述第一介质层的厚度大于或等于10nm。
本公开另一方面提供了一种半导体结构的制作方法，所述半导体结构的制作方法包括：
形成基底，所述基底包括相邻的第一区域和第二区域；
于所述基底的表面形成阵列结构，所述阵列结构位于所述第一区域上；
于所述阵列结构远离所述基底的一侧形成导电层，所述导电层与所述阵列结构电连接；
于所述导电层远离所述阵列结构的一侧形成布线结构，所述布线结构包括重布线通孔，所述重布线通孔与所述导电层电连接；
形成覆盖所述第二区域表面的第一介质层，所述第一介质层远离所述基底的一面相对于所述导电层远离所述基底的一面靠近所述基底。
在本公开的一个示例性实施例中，于所述导电层远离所述阵列结构的一侧形成布线结构之前，所述半导体结构的制作方法还包括：
于所述第一区域上形成保护结构，所述保护结构位于所述阵列结构和所述第一介质层之间，且使所述保护结构远离所述基底的一面相对于所述第一介质层远离所述基底的一面远离所述基底。
在本公开的一个示例性实施例中，所述保护结构至少包括依次形成的第一连接层、第一保护层、第二连接层、第二保护层、第三连接层、第三保护层、第四连接层和第四保护层。
在本公开的一个示例性实施例中，所述于所述第一区域上形成保护结构，所述半导体结构的制作方法还包括：
于所述第二区域上形成虚置图案组，所述虚置图案组至少包括依次形成的第一图案层、第二图案层、第三图案层和第四图案层。
在本公开的一个示例性实施例中，所述于所述基底的表面形成阵列结构，所述半导体结构的制作方法还包括：
于所述第一区域上和所述第二区域上形成初始第一介质层；
于所述第一区域上的所述初始第一介质层中形成所述第一连接层；
于所述第一连接层上和所述第二区域上的所述初始第一介质层上形成第二介质层；
于所述第一连接层上的所述第二介质层中形成所述第一保护层，并同时于所述第二区域上的所述第二介质层中形成至少一个所述第一图案层，所述第一保护层电连接所述第一连接层；
于所述第一保护层上、第一图案层上和所述第二区域上的所述第二介质层上形成第三介质层；
于所述第一保护层上的所述第三介质层中形成所述第二连接层，所述第二连接层电连接所述第一保护层。
在本公开的一个示例性实施例中，于所述阵列结构上、所述第二连接层上、和所述第三介质层上形成第四介质层；
于所述第二连接层上的所述第四介质层中形成所述第二保护层，并同时于所述第二区域上的所述第四介质层中形成至少一个所述第二图案层，所述第二保护层电连接所述第二连接层；
于所述第二保护层上、第二图案层上和所述第四介质层上形成第五介质层；
于所述第二保护层上的所述第五介质层中形成所述第三连接层；
于所述第三连接层上和所述第五介质层上形成第六介质层；
于所述第三连接层上的所述第六介质层中形成所述第三保护层，并同时于所述第二区域上的所述第六介质层中形成至少一个所述第三图案层，所述第三保护层电连接所述第三连接层；
于所述第三保护层上、所述第三图案层上和所述第六介质层上形成第七介质层；
于所述第三保护层上的所述第七介质层中形成所述第四连接层；
于所述第四连接层上和所述第七介质层上形成第八介质层；
于所述第四连接层上的所述第八介质层中形成所述第四保护层，并同时于所述第一区域上的所述第八介质层中形成所述导电层，以及同时于所述第二区域上的所述第八介质层中形成至少一个所述第四图案层，所述第四保护层电连接所述第四连接层。
在本公开的一个示例性实施例中，于所述导电层上、所述第四保护层上、所述第四图案层上和所述第八介质层上形成第九介质层；
于所述第一区域上的所述第九介质层中形成所述重布线通孔，并同时去除所述导电层上的部分所述第九介质层、所述第二区域上的部分所述第九介质层、所述第二区域上的部分所述第八介质层、所述第二区域上的部分所述第七介质层、所述第二区域上的部分所述第六介质层、所述第二区域上的部分所述第五介质层、所述第二区域上的部分所述第四介质层、所述第二区域上的部分所述第三介质层、所述第二区域上的部分所述第二介质层、所述第二区域上的部分所述初始第一介质层和所述第二区域上的至少部分所述虚置图案组，剩余的所述第二区域上的所述初始第一介质层形成所述第一介质层，所述第一介质层远离所述基底的一面相对于所述第一保护层远离所述基底的一面靠近所述基底。
在本公开的一个示例性实施例中，于所述第九介质层上、所述重布线通孔上和所述第一介质层上形成第十介质层；
于所述第一区域上的第十介质层中形成重布线层；
于所述重布线层上、所述第十介质层上形成第十一介质层；
在所述第一区域的第十一介质层上形成钝化层，并同时去除位于所述第一介质层上的所述第十介质层和所述第十一介质层；
其中，所述第一介质层、所述第二介质层、所述第三介质层、所述第四介质层、所述第五介质层、所述第六介质层、所述第七介质层、所述第八介质层、所述第九介质层、所述第十介质层和所述第十一介质层的材料相同。
本公开提供的技术方案可以达到以下有益效果：
本公开所提供的半导体结构包括基底、阵列结构、导电层、布线结构和第一介质层。其中，阵列结构位于基底在第一区域的表面，导电层位于阵列结构远离基底的一侧，布线结构位于导电层远离阵列结构的一侧，第一介质层位于基底第二区域的表面，并且第一介质层远离基底的一面相对于导电层远离基底的一面靠近基底。
从而，本公开提供的第一介质层的高度是低于导电层所处的高度的。也就因此，本公开能够减小半导体结构沿划线槽进行切割时的厚度，也就能够防止在切割过程中由于半导体结构尺寸太厚而导致切割时产生金属残留物的问题，进而能够防止半导体结构在后续的使用过程中出现短路或者放电的问题。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本公开一示例半导体结构的结构示意图；
图2示出了根据本公开另一示例半导体结构的结构示意图；
图3示出了根据本公开一示例半导体结构的制作方法的流程示意图；
图4～图15示出了根据本公开一示例半导体结构的制作方法的流程结构示意图。
附图标记说明：
1、基底；2、阵列结构；3、导电层；4、布线结构；5、保护结构；6、虚置图案层；7、第一介质层；8、第二介质层；9、第三介质层；10、第四介质层；11、第五介质层；12、第六介质层；13、第七介质层；14、第八介质层；15、第九介质层；16、第十介质层；17、第十一介质层；18、初始第一介质层；41、重布线通孔；42、重布线层；43、钝化层；44、开口；51、第一保护层；52、第二保护层；53、第三保护层；54、第四保护层；55、第一连接层；56、第二连接层；57、第三连接层；58、第四连接层；61、第一图案层；62、第二图案层；63、第三图案层；64、第四图案层；101、第一区域；102、第二区域；551、第一连接柱；552、第二连接柱；561、第三连接柱；562、第四连接柱；571、第五连接柱；572、第六连接柱；581、第七连接柱；582、第八连接柱。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。
需要说明的是，本文中所述的“在……上”、“在……上形成”和“设置在……上”可以表示一层直接形成或设置在另一层上，也可以表示一层间接形成或设置在另一层上，即两层之间还存在其它的层。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
需要说明的是，虽然术语“第一”、“第二”等可以在此用于描述各种部件、构件、元件、区域、层和/或部分，但是这些部件、构件、元件、区域、层和/或部分不应受到这些术语限制。而是，这些术语用于将一个部件、构件、元件、区域、层和/或部分与另一个相区分。
在本公开中，除非另有说明，所采用的术语“同层设置”指的是两个层、部件、构件、元件或部分可以通过同一构图工艺形成，并且，这两个层、部件、构件、元件或部分一般由相同的材料形成。
本公开一方面提供一种半导体结构，该半导体结构能够防止在沿划线槽切割的过程中，由于半导体结构尺寸太厚而导致切割时在半导体结构上产生金属残留物的问题，进而能够防止半导体结构在后续的使用过程中出现短路或者放电的问题
如图1～2和图4～15所示，本公开提供的半导体结构可以包括：基底1、阵列结构2、导电层3、布线结构4和第一介质层7。其中，基底1可以具有相邻的第一区域101和第二区域102。第一区域101远离第二区域102的一侧可以设置有划线槽，第二区域102远离第一区域101的一侧也可以设置划线槽。可以理解的是，在未切割的晶圆中，相邻的两个半导体结构中，第一个半导体结构的第二区域102可以和第二个半导体结构的第一区域101相邻，且第一个半导体结构的第二区域102与第二个半导体的第一区域101之间设置有划线槽。当需要获得单独的半导体结构时，需要对该划线槽进行切割，以使得相邻的两个半导体结构分开。
在基底1中，可以设置有字线结构、位线结构和浅沟槽隔离结构。其中，字线结构和位线结构可以位于基底1的第一区域101内，以便于与阵列结构2电连接，浅沟槽隔离结构可以位于第一区域101和/或第二区域102内。但不限于此，在基底1的第二区域102内也可以设置有字线结构和位线结构，可以根据实际需要进行设置，这均在本公开的保护范围之内。
阵列结构2可以位于基底1的表面，并且位于第一区域101。该阵列结构2可以与位线结构和字线结构电连接，以用于接收由字线结构和位线结构发出的电信号。在本公开的一个实施例中，该阵列结构2可以为电容接触结构。但不限于此，该阵列结构2中还可以包括其他阵列元件，可以根据实际需要进行设置，这均在本公开的保护范围之内。
上述导电层3可以位于阵列结构2远离基底1的一侧，并与阵列结构2电连接，以用于传递阵列结构2发出的电信号。在本公开的一个实施例中，该导电层3的材料可以为金属材料，例如：钨等，可以根据实际需要选择。
布线结构4可以位于导电层3远离阵列结构2的一侧。该布线结构4可以包括：重布线通孔41、重布线层42和钝化层43。其中，重布线通孔41可以位于导电层3远离阵列结构2一侧的表面，并与导电层3电连接。从而，本公开提供的重布线通孔41可通过导电层3与阵列结构2电连接。
重布线层42可以位于重布线通孔41远离基底1的一侧，并且该重布线层42可以与重布线通孔41电连接，以用于通过重布线通孔41和导电层3与阵列结构2电连接。该重布线层42的厚度可以大于或等于5μm，但不限于此，重布线层42的厚度也可以小于5μm。
钝化层43可以位于重布线层42远离基底1的一侧，以用于为重布线层42提供保护，防止重布线层42发生损坏。同时，为了使得重布线层42能够与其他元件连接，钝化层43可以设置有开口44，该开口44在基底1上的正投影可以位于导电层3在基底1上的正投影之内。可以理解的是，钝化层43可以位于重布线层42远离基底1的一侧，并且位于重布线层42的边缘部分，以使得重布线层42的中间部分暴露出来，以用于以外界其他元件或者结构连接。
在本公开的一个实施例中，钝化层43的材料可以为二氧化硅，但不限于此，该钝化层43的材料也可以为氮化硅等，只要使得该钝化层43能够绝缘并且具有保护功能即可，这均在本公开的保护范围之内。
在本公开的一个实施例中，上述导电层3、重布线通孔41、重布线层42和钝化层43可以均位于第一区域101中，即可以理解的是，导电层3、重布线通孔41、重布线层42和钝化层43在基底1上的投影仅仅位于基底1的第一区域101中，而并不与基底1的第二区域102产生交叠。
上述第一介质层7可以覆盖基底1的第二区域102的表面，即：第一介质层7远离第一区域101的一侧可以与切割时所用的划线槽相邻。另外，第一介质层7远离基底1的一面相对于导电层3远离基底1的一面靠近基底1。并且，该第一介质层7靠近划线槽的区域是可以不设置其他层结构的，可以理解的是，在第二区域102中远离第一区域101的部分区域只设置有第一介质层7。
从而，由于本公开提供的第一介质层7的高度是低于导电层3所处的高度的。也就因此，本公开能够减小半导体结构沿划线槽进行切割时的厚度，也就能够防止在切割过程中由于半导体结构尺寸太厚而导致切割时产生金属残留物的问题，进而能够防止半导体结构在后续的使用过程中出现短路或者放电的问题。
在本公开的一个实施例中，第一介质层7远离基底1的一面可以相对于阵列结构2远离基底1的一面靠近基底1。也就因此，第一介质层7的高度可以低于阵列结构2所处的高度。从而，通过将第一介质层7远离基底1的一面设置为相对于阵列结构2远离基底1的一面靠近基底1，可以进一步减小第一介质层7的厚度，进而能够进一步减小半导体结构沿划线槽进行切割时的厚度，以进一步降低半导体结构在切割时产生金属残留物的概率，因而能够进一步防止半导体结构在后续的使用过程中出现短路或者放电的问题。
在本公开的一个实施例中，该第一介质层7的厚度可以大于或等于10nm。从而，通过设置第一介质层7的厚度大于10nm，能够使得第一介质层7更好的为基底1提供绝缘和保护的作用，以防止出现由于第一介质层7太薄而造成基底1露底的现象。
在本公开的一个实施例中，第一介质层7的材料可以为二氧化硅，但不限于此，该第一介质层7的材料也可以为氮化硅等，可以根据实际需要进行选择，这均在本公开的保护范围内。
在本公开的一个实施例中，半导体结构还可以包括：保护结构5。该保护结构5可以位于第一区域101，并且可以位于阵列结构2和第一介质层7之间。通过设置该保护层能够防止水分进入阵列结构2和布线结构4中，也能够防止阵列结构2和布线结构4在半导体结构切割的过程中受到应力的作用而发生损坏的问题。
在本公开的一个实施例中，该保护结构5远离基底1的一面可以相对于第一介质层7远离基底1的一面远离基底1。即，可以理解的是，保护结构5所处的高度可以高于第一介质层7所处的高度。
并且，该保护结构5远离基底1的一面与基底1之间的距离和导电层3远离基底1的一面与基底1之间的距离相同。可以理解的是，保护结构5远离基底1的一面所处的高度可以与导电层3远离基底1的一面所处的高度相同。
在本公开的一个实施例中，保护结构5可以包括：多个保护层。多个保护层可以沿第一方向X间隔排布，且相邻的保护层之间可以相互连接。并且，多个保护层中靠近基底1的保护层可以与基底1连接。
当本公开设置有多个保护层时，多个保护层中远离基底1的保护层可以与导电层3同层设置，即：多个保护层中远离基底1的保护层中，远离基底1的一面与基底1之间的距离和导电层3远离基底1的一面与基底1之间的距离相同，并且多个保护层中远离基底1的保护层的厚度可以与导电层3的厚度相同。
在本公开的一个实施例中，保护结构5可以至少包括：沿第一方向X间隔排列的第一保护层51、第二保护层52、第三保护层53和第四保护层54。本公开提供的半导体结构还可以包括：在第一区域101上沿第一方向X依次形成的第二介质层8、第三介质层9、第四介质层10、第五介质层11、第六介质层12、第七介质层13和第八介质层14。
其中，第一保护层51可以位于第二介质层8中，第二保护层52可以位于第四介质层10中，第三保护层53可以位于第六介质层12中，第四保护层54可以位于第八介质层14中。
在本公开的一个实施例中，由于多个保护层中远离基底1的保护层可以与导电层3同层设置，从而第四保护层54可以和导电层3同层设置，即：第四保护层54和导电层3可以均设置于第八介质层14中。并且，第四保护层54和导电层3可以在同一步骤中同时形成，但不限于此，第四保护层54和导电层3也可以在不同的步骤中形成，例如：可以先在第八介质层14中形成导电层3后，再在第八介质层14中形成第四保护层54等，这均在本公开的保护范围之内。
在本公开的一个实施例中，第一保护层51、第二保护层52、第三保护层53和第四保护层54的材料可以为金属材料，例如：钨等。本公开对于第一保护层51、第二保护层52、第三保护层53和第四保护层54具体的材料不做限制，只要为金属材料即可，可以根据实际需要进行选择，这均可以在本公开的保护范围之内。
在本公开的一个实施例中，保护结构5还可以包括：第一连接层55、第二连接层56、第三连接层57和第四连接层58。其中，第一连接层55可以位于第一保护层51和基底1之间，以用于连接第一保护层51和基底1；第二连接层56可以位于第二保护层52和第一保护层51之间，以用于连接第二保护层52和第一保护层51；第三连接层57可以位于第三保护层53和第二保护层52之间，以用于连接第三保护层53和第二保护层52；第四连接层58可以位于第四保护层54和第三保护层53之间，以用于连接第四保护层54和第三保护层53。
上述第一保护层51和基底1之间也设置有介质层，第一连接层55可以位于该介质层中；上述第二连接层56可以位于第三介质层9中；第三连接层57可以位于第五介质层11中；第四连接层58可以位于第七介质层13中。
在本公开的一个实施例中，第一连接层55在基底1上的投影可以位于第一保护层51在基底1上的投影之内；第二连接层56在基底1上的投影可以位于第二保护层52在基底1上的投影之内；第三连接层57在基底1上的投影可以位于第三保护层53在基底1上的投影之内；第四连接层58在基底1上的投影可以位于第四保护层54在基底1上的投影之内。
第一连接层55可以具有第一连接柱551和第二连接柱552，该第一连接柱551和第二连接柱552之间可以具有间隔；第二连接层56可以具有第三连接柱561和第四连接柱562，该第三连接柱561和第四连接柱562之间可以具有间隔；第三连接层57可以具有第五连接柱571和第六连接柱572，该第五连接柱571和第六连接柱572之间可以具有间隔；第四连接层58可以具有第七连接柱581和第八连接柱582，该第七连接柱581和第八连接柱582之间具有间隔。
在本公开的一个实施例中，第一连接层55和第二连接层56可以交错设置，第二连接层56和第三连接层57可以交错设置，第三连接层57和第四连接层58可以交错设置。
可以理解的是，第二连接层56的第三连接柱561在基底1上的投影，可以位于第一连接柱551和第二连接柱552在基底1上的投影之间。并且，第一连接层55的第二连接柱552在基底1上的投影可以位于第三连接柱561和第四连接柱562在基底1上的投影之间。第三连接层57的第六连接柱572在基底1上的投影可以位于第三连接柱561和第四连接柱562在基底1上的投影之间，并且第六连接柱572在基底1上的投影可以位于第七连接柱581和第八连接柱582在基底1上的投影之间。第四连接层58的第七连接柱581在基底1上的投影可以位于第五连接柱571和第六连接柱572在基底1上的投影之间。
如图1所示，在本公开的一个实施例中，半导体结构还可以包括：虚置图案组。该虚置图案组可以位于保护结构5与第一介质层7之间，且该虚置图案组远离基底1的一面相对于第一介质层7远离基底1的一面远离基底1。可以理解的是，虚置图案组远离基底1的一面所处的高度高于第一介质层7所处的高度。
上述虚置图案组可以包括多个虚置图案层6。多个虚置图案层6可以沿第一方向X间隔设置，并且每一个虚置图案层6在第二方向Y上的投影可以均与一个保护层在第二方向Y上的投影交叠。其中，第二方向Y可以为虚置图案组指向保护结构5的方向。
在本公开的一个实施例中，每一个虚置图案层6在第二方向Y上的投影均与一个保护层在第二方向Y上的投影重合。即：每一个虚置图案层6可以与一个保护层同层设置。从而，虚置图案层6和保护层可以在同一工艺步骤中形成。
在本公开的一个实施例中，虚置图案层6的材料也可以为金属材料，例如：钨等，但不限于此。并且，导电层3、保护层和虚置图案层6的材料可以相同。
在本公开的一个实施例中，部分第二区域102上也设置有第二介质层8、第三介质层9、第四介质层10、第五介质层11、第六介质层12、第七介质层13和第八介质层14。并且，位于第二区域102上的第二介质层8可以位于第一介质层7的表面，并与位于第一区域101的第二介质层8连接，且与位于第一区域101的第二介质层8同层设置；位于第二区域102上的第三介质层9可以与位于第一区域101上的第三介质层9连接，并与位于第一区域101的第三介质层9同层设置；位于第二区域102上的第四介质层10可以与位于第一区域101上的第四介质层10连接，并与位于第一区域101的第四介质层10同层设置；位于第二区域102上的第五介质层11可以与位于第一区域101上的第五介质层11连接，并与位于第一区域101的第五介质层11同层设置；位于第二区域102上的第六介质层12可以与位于第一区域101上的第六介质层12连接，并与位于第一区域101的第六介质层12同层设置；位于第二区域102上的第七介质层13可以与位于第一区域101上的第七介质层13连接，并与位于第一区域101的第七介质层13同层设置；位于第二区域102上的第八介质层14可以与位于第一区域101上的第八介质层14连接，并与位于第一区域101的第八介质层14同层设置。
上述虚置图案层6至少包括：第一图案层61、第二图案层62、第三图案层63和第四图案层64。其中，第一图案层61可以位于第二区域102的第二介质层8中，第二图案层62可以位于第二区域102的第四介质层10中，第三图案层63可以位于第二区域102的第六介质层12中，第四图案层64可以位于第二区域102的第八介质层14中。
在本公开的一个实施例中，第一图案层61在第二方向Y的投影可以与第一保护层51在第二方向Y上投影交叠；第二图案层62在第二方向Y的投影可以与第二保护层52在第二方向Y上投影交叠；第三图案层63在第二方向Y的投影可以与第三保护层53在第二方向Y上投影交叠；第四图案层64在第二方向Y的投影可以与第四保护层54在第二方向Y上投影交叠。
并且，在本公开的一个实施例中，第一图案层61在第二方向Y的投影可以与第一保护层51在第二方向Y上投影重合；第二图案层62在第二方向Y的投影可以与第二保护层52在第二方向Y上投影重合；第三图案层63在第二方向Y的投影可以与第三保护层53在第二方向Y上投影重合；第四图案层64在第二方向Y的投影可以与第四保护层54在第二方向Y上投影重合。从而，本公开提供的第一图案层61、第二图案层62、第三图案层63和第四图案层64可以与第一保护层51、第二保护层52、第三保护层53和第四保护层54在同一工艺步骤中形成。
在本公开的一个实施例中，本公开所提供的半导体结构还可以包括：在第八介质层14上依次设置的第九介质层15、第十介质层16和第十一介质层17。其中，重布线通孔41可以位于第九介质层15中，重布线层42可以位于第十介质层16中，钝化层43可以位于第十一介质层17中。通过设置第九介质层15、第十介质层16和第十一介质层17，能够对重布线通孔41和重布线层42起到保护的作用。
另外，第九介质层15、第十介质层16和第十一介质层17靠近第一介质层7的边缘的形状可以为曲线、折线和直线中任意一种。当第九介质层15、第十介质层16和第十一介质层17靠近第一介质层7的边缘的形状可以为曲线时，可以降低第九介质层15、第十介质层16和第十一介质层17的边缘应力，从而能够防止半导体结构由于第九介质层15、第十介质层16和第十一介质层17的边缘应力过大，而发生损坏的问题。
在本公开的一个实施例中，第一介质层7、第二介质层8、第三介质层9、第四介质层10、第五介质层11、第六介质层12、第七介质层13、第八介质层14、第九介质层15、第十介质层16和第十一介质层17的材料可以相同，即：各个介质层的材料可以均为二氧化硅，但不限于此，各个介质层的材料也可以均为氮化硅等，可以根据实际需要进行设置，这均在本公开的保护范围之内。
本公开另一方面提供了一种半导体结构的制作方法，通过该半导体结构的制作方法制作出的半导体结构能够防止在切割过程中由于半导体结构尺寸太厚而导致切割时产生金属残留物的问题，进而能够防止半导体结构在后续的使用过程中出现短路或者放电的问题。该半导体结构的制作方法可以用于制造上述所述的半导体结构。
具体地，如图3所示，本公开提供的半导体结构的制作方法可以包括：
步骤S10、形成基底1，基底1可以包括相邻的第一区域101和第二区域102；
步骤S20、于基底1的表面形成阵列结构2，阵列结构2可以位于第一区域101上；
步骤S30、于阵列结构2远离基底1的一侧形成导电层3，导电层3可以与所述阵列结构2电连接；
步骤S40、于导电层3远离阵列结构2的一侧形成布线结构4，布线结构4可以包括重布线通孔41，重布线通孔41可以与导电层3电连接；
步骤S50、形成覆盖第二区域102表面的第一介质层7，第一介质层7远离基底1的一面可以相对于导电层3远离基底1的一面靠近基底1。
下面对上述各个步骤进行详细说明：
如图4～15所示，在步骤S10中，可以提供一基底1，并在该基底1内形成字线结构、位线结构和浅沟槽隔离结构。其中，字线结构和位线结构可以设置于基底1的第一区域101内，以便于与阵列结构2电连接，浅沟槽隔离结构可以设置于第一区域101和/或第二区域102内。但不限于此，也可以在基底1的第二区域102内设置有字线结构和位线结构，可以根据实际需要进行设置，这均在本公开的保护范围之内。
在步骤S20中，可以在基底1的表面形成阵列结构2，该阵列结构2可以位于第一区域101上。该阵列结构2可以与位线结构和字线结构电连接，以用于接收由字线结构和位线结构发出的电信号。在本公开的一个实施例中，该阵列结构2可以为电容接触结构。但不限于此，该阵列结构2中还可以包括其他阵列元件，可以根据实际需要进行设置，这均在本公开的保护范围之内。
在本公开的一个实施例中，该阵列结构2远离基底1的一面相对于第一介质层7远离基底1的一面可以远离基底1。
在本公开的一个实施例中，在导电层3远离阵列结构2的一侧形成布线结构4之前，半导体结构的制作方法还可以包括：
于第一区域101上形成保护结构5，保护结构5可以位于所述阵列结构2和第一介质层7之间，且使保护结构5远离所述基底1的一面相对于第一介质层7远离所述基底1的一面远离所述基底1。
上述保护结构5包括：沿第一方向X间隔排列的多个保护层，且该保护结构5可以至少包括：依次形成的第一连接层55、第一保护层51、第二连接层56、第二保护层52、第三连接层57、第三保护层53、第四连接层58和第四保护层54。其中，第一连接层55、第一保护层51、第二连接层56、第二保护层52、第三连接层57、第三保护层53、第四连接层58和第四保护层54沿第一方向X排列。第一连接层55可以位于第一保护层51和基底1之间，以用于连接第一保护层51和基底1；第二连接层56可以位于第二保护层52和第一保护层51之间，以用于连接第二保护层52和第一保护层51；第三连接层57可以位于第三保护层53和第二保护层52之间，以用于连接第三保护层53和第二保护层52；第四连接层58可以位于第四保护层54和第三保护层53之间，以用于连接第四保护层54和第三保护层53。
在本公开的一个实施例中，在于第一区域101上形成保护结构5的时候，本公开提供的半导体结构的制作方法还可以包括：于所述第二区域102上形成虚置图案组，该虚置图案组可以至少包括依次形成的第一图案层61、第二图案层62、第三图案层63和第四图案层64。其中，第一图案层61、第二图案层62、第三图案层63和第四图案层64可以沿第一方向X依次排列。
上述虚置图案组可以位于保护结构5与第一介质层7之间，且该虚置图案组远离基底1的一面相对于第一介质层7远离基底1的一面可以远离基底1。并且，每一个虚置图案层6在第二方向Y上的投影可以均与一个保护层在第二方向Y上的投影交叠。其中，第二方向Y可以为虚置图案组指向保护结构5的方向。
在本公开的一个实施例中，每一个虚置图案层6在第二方向Y上的投影均与一个保护层在第二方向Y上的投影重合。即：每一个虚置图案层6可以与一个保护层同层设置。即：第一图案层61可以与第一保护层51同层设置，第二图案层62可以与第二保护层52同层设置，第三图案层63可以与第三保护层53同层设置，第四图案层64可以与第四保护层54同层设置。从而，本公开提供的半导体结构中的虚置图案层6和保护层可以在同一工艺步骤中形成。
在本公开的一个实施例中，上述步骤S30～S50可以包括：
可以于基底1的第一区域101上和第二区域102上形成初始第一介质层18。具体地，可以在除了阵列结构2之外的第一区域101和第二区域102中沉积形成初始第一介质层18的材料，并形成初始第一介质层18。该形成初始第一介质层18的材料可以为二氧化硅，但不限于此，形成初始第一介质层18的材料也可以为氮化硅等。
可以于所述第一区域101上的所述初始第一介质层18中形成所述第一连接层55。具体地，可以对位于第一区域101上的初始第一介质层18进行刻蚀，以形第一通孔和第二通孔，该第一通孔和第二通孔之间具有间隔，并且该第一通孔和第二通孔可以暴露基底1的表面。可以在第一通孔和第二通孔中沉积形成第一连接层55的材料，以形成第一连接柱551和第二连接柱552。该第一连接柱551和第二连接柱552可以构成第一连接层55。
可以于第一连接层55上和第二区域102上的初始第一介质层18上形成第二介质层8。具体地，可以在第一连接层55上和第二区域102上的初始第一介质层18上沉积形成第二介质层8的材料，以形成第二介质层8。该形成第二介质层8的材料可以为二氧化硅，但不限于此，形成第二介质层8的材料也可以为氮化硅等。
可以于第一连接层55上的第二介质层8中形成第一保护层51，并同时于第二区域102上的第二介质层8中形成至少一个第一图案层61，该第一保护层51可以电连接第一连接层55。并且，当半导体结构具有多个第一图案层61时，多个第一图案层61可以沿第二方向Y间隔排列。
具体地，可以对位于第一连接层55上的第二介质层8进行刻蚀，以形成第一容纳槽，并同时对位于第二区域102上的第二介质层8进行刻蚀，以形成至少一个第二容纳槽。可以在第一容纳槽中填充形成第一保护层51的材料，并在第二容纳槽中填充形成第一图案层61的材料，以形成第一保护层51和至少一个第一图案层61。
在本公开的一个实施例中，形成第一保护层51的材料和形成第一图案层61的材料可以为金属材料，例如：钨，但不限于钨。并且，第一保护层51的材料可以和第一图案层61的材料相同。
可以于第一保护层51上、第一图案层61上和第二区域102上的第二介质层8上形成第三介质层9。具体地，可以在第一保护层51上、第一图案层61上和第二区域102上的第二介质层8上沉积形成第三介质层9的材料，以形成第三介质层9。该形成第三介质层9的材料可以为二氧化硅，但不限于此，形成第三介质层9的材料也可以为氮化硅等。
可以于第一保护层51上的第三介质层9中形成第二连接层56，该第二连接层56可以电连接第一保护层51。具体地，可以对位于第一保护层51上的第三介质层9进行刻蚀，以形第三通孔和第四通孔，该第三通孔和第四通孔之间可以具有间隔，并且该第三通孔和第四通孔可以暴露第一保护层51的表面。可以在第三通孔和第四通孔中沉积形成第二连接层56的材料，以形成第三连接柱561和第四连接柱562。该第三连接柱561和第四连接柱562可以构成第二连接层56。
另外，可以于阵列结构2上、第二连接层56上、和第三介质层9上形成第四介质层10；具体的，可以在阵列结构2上、第二连接层56上、和第三介质层9上沉积形成第四介质层10的材料，以形成第四介质层10。该形成第四介质层10的材料可以为二氧化硅，但不限于此，形成第四介质层10的材料也可以为氮化硅等材料。
可以于第二连接层56上的所述第四介质层10中形成第二保护层52，并同时于第二区域102上的第四介质层10中形成至少一个第二图案层62，第二保护层52可以电连接第二连接层56。并且，当半导体结构具有多个第二图案层62时，多个第二图案层62可以沿第二方向Y间隔排列。
具体地，可以对位于第二连接层56上的第四介质层10进行刻蚀，以形成第三容纳槽，并同时对位于第二区域102上的第四介质层10进行刻蚀，以形成至少一个第四容纳槽。可以在第三容纳槽中填充形成第二保护层52的材料，并在第四容纳槽中填充形成第二图案层62的材料，以形成第二保护层52和至少一个第二图案层62。
在本公开的一个实施例中，形成第二保护层52的材料和形成第二图案层62的材料可以为金属材料，例如：钨，但不限于钨。并且，第二保护层52的材料可以和第二图案层62的材料相同。
可以于第二保护层52上、第二图案层62上和第四介质层10上形成第五介质层11。具体地，可以在第二保护层52上、第二图案层62上和第四介质层10上沉积形成第五介质层11的材料，以形成第五介质层11。该形成第五介质层11的材料可以为二氧化硅，但不限于此，形成第五介质层11的材料也可以为氮化硅等。
可以于第二保护层52上的第五介质层11中形成第三连接层57。具体地，可以对位于第二保护层52上的第五介质层11进行刻蚀，以形第五通孔和第六通孔，该第五通孔和第六通孔之间可以具有间隔，并且该第五通孔和第六通孔可以暴露第二保护层52的表面。可以在第五通孔和第六通孔中沉积形成第三连接层57的材料，以形成第五连接柱571和第六连接柱572。该第五连接柱571和第六连接柱572可以构成第二连接层56。
可以于第三连接层57上和第五介质层11上形成第六介质层12。具体地，可以在第三连接层57上和第五介质层11上沉积形成第六介质层12的材料，以形成第六介质层12。该形成第六介质层12的材料可以为二氧化硅，但不限于此，形成第六介质层12的材料也可以为氮化硅等。
可以于第三连接层57上的第六介质层12中形成第三保护层53，并同时于第二区域102上的第六介质层12中形成至少一个第三图案层63，该第三保护层53电可以连接第三连接层57。并且，当半导体结构具有多个第三图案层63时，多个第三图案层63可以沿第二方向Y间隔排列。
具体地，可以对位于第三连接层57上的第六介质层12进行刻蚀，以形成第五容纳槽，并同时对位于第二区域102上的第六介质层12进行刻蚀，以形成至少一个第六容纳槽。可以在第五容纳槽中填充形成第三保护层53的材料，并在第六容纳槽中填充形成第三图案层63的材料，以形成第三保护层53和至少一个第三图案层63。
在本公开的一个实施例中，形成第三保护层53的材料和形成第三图案层63的材料可以为金属材料，例如：钨，但不限于钨。并且，第三保护层53的材料可以和第三图案层63的材料相同。
可以于第三保护层53上、第三图案层63上和第六介质层12上形成第七介质层13。具体地，可以在第三保护层53上、第三图案层63上和第六介质层12上沉积形成第七介质层13的材料，以形成第七介质层13。该形成第七介质层13的材料可以为二氧化硅，但不限于此，形成第七介质层13的材料也可以为氮化硅等。
可以于第三保护层53上的第七介质层13中形成第四连接层58。具体地，可以对位于第三保护层53上的第七介质层13进行刻蚀，以形第七通孔和第八通孔，该第七通孔和第八通孔之间可以具有间隔，并且该第七通孔和第八通孔可以暴露第三保护层53的表面。可以在第七通孔和第八通孔中沉积形成第四连接层58的材料，以形成第七连接柱581和第八连接柱582。该第七连接柱581和第八连接柱582可以构成第二连接层56。
在本公开的一个实施例中，第一连接层55和第二连接层56可以交错设置，第二连接层56和第三连接层57可以交错设置，第三连接层57和第四连接层58可以交错设置。
即：第二连接层56的第三连接柱561在基底1上的投影，可以位于第一连接柱551和第二连接柱552在基底1上的投影之间。并且，第一连接层55的第二连接柱552在基底1上的投影可以位于第三连接柱561和第四连接柱562在基底1上的投影之间。第三连接层57的第六连接柱572在基底1上的投影可以位于第三连接柱561和第四连接柱562在基底1上的投影之间，并且第六连接柱572在基底1上的投影可以位于第七连接柱581和第八连接柱582在基底1上的投影之间。第四连接层58的第七连接柱581在基底1上的投影可以位于第五连接柱571和第六连接柱572在基底1上的投影之间。
另外，可以于第四连接层58上和第七介质层13上形成第八介质层14。具体地，可以在第四连接层58上和第七介质层13上沉积形成第八介质层14的材料，以形成第八介质层14。该形成第八介质层14的材料可以为二氧化硅，但不限于此，形成第八介质层14的材料也可以为氮化硅等。
可以于第四连接层58上的第八介质层14中形成第四保护层54，并同时于第一区域101上的第八介质层14中形成导电层3，以及同时于第二区域102上的第八介质层14中形成至少一个第四图案层64。该第四保护层54可以电连接第四连接层58。
具体地，可以对位于第四连接层58上的第八介质层14进行刻蚀，以形成第七容纳槽，并同时对位于第一区域101上的第八介质层14进行刻蚀，以形成第八容纳槽，并同时对位于第二区域102上的第八介质层14进行刻蚀，以形成至少一个第九容纳槽。可以在第七容纳槽中填充形成第四保护层54的材料，并在第七容纳槽中填充形成导电层3的材料，并同时在第八容纳槽中填充形成第四图案层64的材料，以形成第四保护层54和至少一个第四图案层64。
在本公开的一个实施例中，形成第四保护层54的材料、形成导电层3和材料和形成第三图案层63的材料可以为金属材料，例如：钨，但不限于钨。并且，第三保护层53的材料、导电层3的材料可以和第三图案层63的材料相同。
除之之外，还可以于导电层3上、第四保护层54上、第四图案层64上和第八介质层14上形成第九介质层15。具体地，可以在导电层3上、第四保护层54上、第四图案层64上和第八介质层14上沉积形成第九介质层15的材料，以形成第九介质层15。该形成第九介质层15的材料可以为二氧化硅，但不限于此，形成第九介质层15的材料也可以为氮化硅等。
于所述第一区域101上的所述第九介质层15中形成所述重布线通孔41，并同时去除所述导电层3上的部分所述第九介质层15、所述第二区域102上的部分所述第九介质层15、所述第二区域102上的部分所述第八介质层14、所述第二区域102上的部分所述第七介质层13、所述第二区域102上的部分所述第六介质层12、所述第二区域102上的部分所述第五介质层11、所述第二区域102上的部分所述第四介质层10、所述第二区域102上的部分所述第三介质层9、所述第二区域102上的部分所述第二介质层8、所述第二区域102上的部分所述初始第一介质层18和所述第二区域102上的至少部分所述虚置图案组，剩余的所述第二区域102上的所述初始第一介质层18形成所述第一介质层7，所述第一介质层7远离所述基底1的一面相对于所述第一保护层51远离所述基底1的一面靠近所述基底1。
具体地，可以对第一区域101上的第九介质层15进行刻蚀，以形成第十容纳槽，可以在第十容纳槽中填充形成重布线通孔41的材料，以形成重布线通孔41。并且可以在对第一区域101上的第九介质层15进行刻蚀的时候，对第一区域101上的靠近第二区域102的部分第九介质层15、第二区域102上的部分所述第八介质层14、所述第二区域102上的部分所述第七介质层13、所述第二区域102上的部分所述第六介质层12、所述第二区域102上的部分所述第五介质层11、所述第二区域102上的部分所述第四介质层10、所述第二区域102上的部分所述第三介质层9、所述第二区域102上的部分所述第二介质层8、所述第二区域102上的部分所述初始第一介质层18和所述第二区域102上的至少部分所述虚置图案组同时进行刻蚀。
并且，如图1所示，当部分去除虚置图案组时，第二区域102可以剩余第一介质层7和部分位于第一介质层7上的虚置图案组；如图2所示，当全部去除虚置图案组时，第二区域102仅剩第一介质层7。
在本公开的一个实施例中，第一介质层7的厚度也可以小于第一保护层51与基底1之间的距离。
上述步骤S30～S50还可以包括：
可以于第九介质层15上、重布线通孔41上和第一介质层7上形成第十介质层16。具体地，可以在第九介质层15上、重布线通孔41上和第一介质层7上沉积形成第十介质层16的材料，以形成第十介质层16。该形成第十介质层16的材料可以为二氧化硅，但不限于此，形成第十介质层16的材料也可以为氮化硅等。
可以于所述第一区域101上的第十介质层16中形成重布线层42。具体地，可以对位于第一区域101上的第十介质层16进行刻蚀，以形成第十一容纳槽。可以在第十一容纳槽中填充形成重布线层42的材料，并制作重布线层42。
另外，可以于重布线层42上、第十介质层16上形成第十一介质层17。具体地，可以在重布线层42上、第十介质层16上沉积形成第十一介质层17的材料，以形成第十一介质层17。该形成第十一介质层17的材料可以为二氧化硅，但不限于此，形成第十一介质层17的材料也可以为氮化硅等。
可以在第一区域101的第十一介质层17上形成钝化层43，并同时去除位于第一介质层7上的第十介质层16和第十一介质层17。具体地，可以对位于第一区域101上的第十一介质层17进行刻蚀，以在重布线层42上形成开口44，第一区域101上的剩余的第十一介质层17即为钝化层43。并且，可以在对第十一介质层17进行刻蚀的同时，对位于第一介质层7上的第十介质层16和第十一介质层17进行刻蚀，以去除第十介质层16和第十一介质层17，以此仅仅剩余第一介质层7。
在本公开的一个实施例中，刻蚀后剩余的第九介质层15、第十介质层16和第十一介质层17靠近第一介质层7的边缘的形状可以为曲线、折线和直线中的任意一种。
在本公开的一个实施例中，第一介质层7、第二介质层8、第三介质层9、第四介质层10、第五介质层11、第六介质层12、第七介质层13、第八介质层14、第九介质层15、第十介质层16和第十一介质层17的材料可以相同，即：各个介质层的材料可以均为二氧化硅，但不限于此，各个介质层的材料也可以均为氮化硅等，可以根据实际需要进行设置，这均在本公开的保护范围之内。
另外，需要说明的是，上述所记载的任何同时、同步进行的步骤，均可以分开、分步进行，可以根据实际需要进行选择，这均在本公开的保护范围之内。
并且，还需要说明的是，在半导体结构的制作方法中涉及的各个元件、层的结构关系可以参考上述对半导体结构的具体阐述，在半导体结构的制作方法的阐述中不在进行赘述。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (20)

1.一种半导体结构，其特征在于，所述半导体结构包括：
基底，包括相邻的第一区域和第二区域；
阵列结构，位于所述基底的表面，且位于所述第一区域；
导电层，位于所述阵列结构远离所述基底的一侧，并与所述阵列结构电连接；
布线结构，位于所述导电层远离所述阵列结构的一侧，所述布线结构包括重布线通孔，所述重布线通孔与所述导电层电连接；
第一介质层，覆盖所述基底第二区域的表面，所述第一介质层远离所述基底的一面相对于所述导电层远离所述基底的一面靠近所述基底。
2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
保护结构，位于所述第一区域，且位于所述阵列结构和所述第一介质层之间，所述保护结构远离所述基底的一面相对于所述第一介质层远离所述基底的一面远离所述基底。
3.根据权利要求2所述的半导体结构，其特征在于，所述保护结构远离所述基底的一面与所述基底之间的距离和所述导电层远离所述基底的一面与所述基底之间的距离相同。
4.根据权利要求3所述的半导体结构，其特征在于，所述保护结构包括：
多个保护层，多个所述保护层沿第一方向间隔排布，且相邻的所述保护层相互连接；
其中，所述第一方向为所述基底指向所述阵列结构的方向。
5.根据权利要求4所述的半导体结构，其特征在于，所述保护结构至少包括：沿所述第一方向间隔排列的第一保护层、第二保护层、第三保护层和第四保护层；
所述半导体结构还包括：
在所述第一区域上沿所述第一方向依次形成的第二介质层、第三介质层、第四介质层、第五介质层、第六介质层、第七介质层和第八介质层，且所述第一保护层位于所述第二介质层中，所述第二保护层位于所述第四介质层中，所述第三保护层位于所述第六介质层中，所述第四保护层位于所述第八介质层中。
6.根据权利要求5所述的半导体结构，其特征在于，所述布线结构还包括：
重布线层，位于所述重布线通道远离所述基底的一侧；
钝化层，位于所述重布线层远离所述基底的一侧。
7.根据权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括：
虚置图案组，位于所述保护结构与所述第一介质层之间，且所述虚置图案组远离所述基底的一面相对于所述第一介质层远离所述基底的一面远离所述基底。
8.根据权利要求7所述的半导体结构，其特征在于，所述虚置图案组包括：
多个虚置图案层，多个所述虚置图案层沿所述第一方向间隔设置，且每一个所述虚置图案层在第二方向上的投影均与一个所述保护层在所述第二方向上的投影交叠；
其中，所述第二方向为所述虚置图案组指向所述保护结构的方向。
9.根据权利要求8所述的半导体结构，其特征在于，每一个所述虚置图案层在第二方向上的投影均与一个所述保护层在所述第二方向上的投影重合。
10.根据权利要求8所述的半导体结构，其特征在于，部分所述第二区域上也设置有所述第二介质层、第三介质层、第四介质层、第五介质层、第六介质层、第七介质层和第八介质层，
所述虚置图案组至少包括：第一图案层、第二图案层、第三图案层和第四图案层；所述第一图案层位于所述第二区域上的所述第二介质层中，所述第二图案层位于所述第二区域上的所述第四介质层中，所述第三图案层位于所述第二区域上的所述第六介质层中，所述第四图案层位于所述第二区域上的所述第八介质层中。
11.根据权利要求6所述的半导体结构，其特征在于，所述半导体结构还包括：在所述第八介质层上依次设置的第九介质层、第十介质层和第十一介质层，所述重布线通孔位于所述第九介质层中，所述重布线层位于所述第十介质层中，所述钝化层位于所述第十一介质层中；
所述第九介质层、所述第十介质层和所述第十一介质层靠近所述第一介质层的边缘的形状为曲线、折线和直线中的任意一种。
12.根据权利要求1所述的半导体结构，其特征在于，所述第一介质层的厚度大于或等于10nm。
13.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：
形成基底，所述基底包括相邻的第一区域和第二区域；
于所述基底的表面形成阵列结构，所述阵列结构位于所述第一区域上；
于所述阵列结构远离所述基底的一侧形成导电层，所述导电层与所述阵列结构电连接；
于所述导电层远离所述阵列结构的一侧形成布线结构，所述布线结构包括重布线通孔，所述重布线通孔与所述导电层电连接；
形成覆盖所述第二区域表面的第一介质层，所述第一介质层远离所述基底的一面相对于所述导电层远离所述基底的一面靠近所述基底。
14.根据权利要求13所述的半导体结构的制作方法，其特征在于，于所述导电层远离所述阵列结构的一侧形成布线结构之前，所述半导体结构的制作方法还包括：
于所述第一区域上形成保护结构，所述保护结构位于所述阵列结构和所述第一介质层之间，且使所述保护结构远离所述基底的一面相对于所述第一介质层远离所述基底的一面远离所述基底。
15.根据权利要求14所述的半导体结构的制作方法，其特征在于，所述保护结构至少包括依次形成的第一连接层、第一保护层、第二连接层、第二保护层、第三连接层、第三保护层、第四连接层和第四保护层。
16.根据权利要求15所述的半导体结构的制作方法，其特征在于，所述于所述第一区域上形成保护结构，所述半导体结构的制作方法还包括：
于所述第二区域上形成虚置图案组，所述虚置图案组至少包括依次形成的第一图案层、第二图案层、第三图案层和第四图案层。
17.根据权利要求16所述的半导体结构的制作方法，其特征在于，所述于所述基底的表面形成阵列结构，所述半导体结构的制作方法还包括：
于所述第一区域上和所述第二区域上形成初始第一介质层；
于所述第一区域上的所述初始第一介质层中形成所述第一连接层；
于所述第一连接层上和所述第二区域上的所述初始第一介质层上形成第二介质层；
于所述第一连接层上的所述第二介质层中形成所述第一保护层，并同时于所述第二区域上的所述第二介质层中形成至少一个所述第一图案层，所述第一保护层电连接所述第一连接层；
于所述第一保护层上、第一图案层上和所述第二区域上的所述第二介质层上形成第三介质层；
于所述第一保护层上的所述第三介质层中形成所述第二连接层，所述第二连接层电连接所述第一保护层。
18.根据权利要求17所述的半导体结构的制作方法，其特征在于，
于所述阵列结构上、所述第二连接层上、和所述第三介质层上形成第四介质层；
于所述第二连接层上的所述第四介质层中形成所述第二保护层，并同时于所述第二区域上的所述第四介质层中形成至少一个所述第二图案层，所述第二保护层电连接所述第二连接层；
于所述第二保护层上、第二图案层上和所述第四介质层上形成第五介质层；
于所述第二保护层上的所述第五介质层中形成所述第三连接层；
于所述第三连接层上和所述第五介质层上形成第六介质层；
于所述第三连接层上的所述第六介质层中形成所述第三保护层，并同时于所述第二区域上的所述第六介质层中形成至少一个所述第三图案层，所述第三保护层电连接所述第三连接层；
于所述第三保护层上、所述第三图案层上和所述第六介质层上形成第七介质层；
于所述第三保护层上的所述第七介质层中形成所述第四连接层；
于所述第四连接层上和所述第七介质层上形成第八介质层；
于所述第四连接层上的所述第八介质层中形成所述第四保护层，并同时于所述第一区域上的所述第八介质层中形成所述导电层，以及同时于所述第二区域上的所述第八介质层中形成至少一个所述第四图案层，所述第四保护层电连接所述第四连接层。
19.根据权利要求18所述的半导体结构的制作方法，其特征在于，
于所述导电层上、所述第四保护层上、所述第四图案层上和所述第八介质层上形成第九介质层；
于所述第一区域上的所述第九介质层中形成所述重布线通孔，并同时去除所述导电层上的部分所述第九介质层、所述第二区域上的部分所述第九介质层、所述第二区域上的部分所述第八介质层、所述第二区域上的部分所述第七介质层、所述第二区域上的部分所述第六介质层、所述第二区域上的部分所述第五介质层、所述第二区域上的部分所述第四介质层、所述第二区域上的部分所述第三介质层、所述第二区域上的部分所述第二介质层、所述第二区域上的部分所述初始第一介质层和所述第二区域上的至少部分所述虚置图案组，剩余的所述第二区域上的所述初始第一介质层形成所述第一介质层，所述第一介质层远离所述基底的一面相对于所述第一保护层远离所述基底的一面靠近所述基底。
20.根据权利要求19所述的半导体结构的制作方法，其特征在于，于所述第九介质层上、所述重布线通孔上和所述第一介质层上形成第十介质层；
于所述第一区域上的第十介质层中形成重布线层；
于所述重布线层上、所述第十介质层上形成第十一介质层；
在所述第一区域的第十一介质层上形成钝化层，并同时去除位于所述第一介质层上的所述第十介质层和所述第十一介质层；
其中，所述第一介质层、所述第二介质层、所述第三介质层、所述第四介质层、所述第五介质层、所述第六介质层、所述第七介质层、所述第八介质层、所述第九介质层、所述第十介质层和所述第十一介质层的材料相同。
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