CN107093554B - 用于碳化硅器件的扩散结终端结构及制造并入其的碳化硅器件的方法 - Google Patents

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Abstract

一种电子器件包括碳化硅层，该碳化硅层具有第一传导类型及邻近碳化硅层表面的主结，和位于碳化硅层邻近主结的表面的结终端区域。结终端区域中的电荷随着距主结的横向距离而减少，并且结终端区域中的最大电荷可少于大约2×1014cm‑2。

Description

用于碳化硅器件的扩散结终端结构及制造并入其的碳化硅器 件的方法
本申请是下述申请的分案申请：
发明名称：用于碳化硅器件的扩散结终端结构及制造并入其的碳化硅器件的方法，
申请日：2010年3月9日，
申请号：201080032441.X。
相关申请的交叉引用
本申请主张2009年5月12日提交的美国临时专利申请No.61/177,372的权益和优先权，在此该申请的公开通过引用整体并入。
美国政府利益的声明
本发明是以美国政府根据由美国陆军研究实验室给予的号为No.W911NF-04-2-0022的合同的支持完成的。政府在本发明中具有特定权利。
技术领域
本发明涉及微电子器件，更具体地，涉及用于碳化硅器件的边缘终端。
背景技术
高压碳化硅(SiC)器件可以能够处理高压，并可根据其有源区的大小，处理高达大约100安培或更高的电流。高压SiC器件有很多重要的应用，特别是在功率调节、分配和控制领域。
传统功率器件结构具有n-型SiC衬底，在其上形成有作为漂移区的n-外延层。该器件通常包括n-层上的P-N和/或肖特基结，其用作在反向偏置方向中阻断电压并且在正向偏置方向中提供电流流动的主结。通常通过离子注入形成的p-型结终端扩展(JTE)区域可在主结周围。用于形成JTE区域的注入物可以是铝、硼或其他任何适合的p-型掺杂物。JTE区域的目的是减少或防止电场在边缘聚集，以及减少或防止耗尽区与器件表面相互作用。表面效应可能导致耗尽区不均匀扩散，这可能不利地影响器件的击穿电压。其他终端技术包括可能更强烈地受表面效应影响的保护环和浮动场环。也可以通过注入诸如镍或磷的n-型掺杂物来形成沟道截断区，以防止/减少耗尽区到器件边缘的扩展。
SiC肖特基二极管的其他传统终端在Singh等人的“Planar Terminations in 4H-SiC Schottky Diodes With Low Leakage And High Yields”中进行了描述，其发表在ISPSD'97,第157-160页。用于SiC肖特基势垒二极管的p-型外延保护环终端在Ueno等人的“The Guard-Ring Termination for High-Voltage SiC Schottky Barrier Diodes”中进行了描述，其发表在IEEE Electron Device Letters,Vol.16,No.7,1995年7月,第331-332页。此外，其他终端技术在题为“SiC Semiconductor Device Comprising A PN JunctionWith A Voltage Absorbing Edge”的公开的PCT申请No.WO 97/08754中进行了描述。
除了结终端扩展(JTE)，多浮动保护环(MFGR)和场板(FR)也是高压碳化硅器件中被通常使用的终端方案。另一种传统边缘终端技术是台面(mesa)边缘终端。
场板终端也是用于器件边缘终端的传统技术，并且节省成本。在传统场板器件中，高场是由金属场板下的氧化层来支撑的。这种技术对于半导体中的最高场相对低的硅器件来说运行得很好。然而，在SiC器件中，在阻断状态的电场可能非常高(～2MV/cm)，其是氧化半导体界面处的2.5倍。这就导致了很高的氧化场，并且可能导致长期的可靠性问题。因此，场板终端可能不适于用在SiC器件中。
除了JTE，对多浮动保护环的使用已经被提议作为降低JTE对注入剂量变化的敏感度的技术。参见Kinoshita等人在Tech.Digest of ISPSD'02,第253-256页中的“GuardRing Assisted RESURF:A New Termination Structure Providing Stable and HighBreakdown Voltage for SiC Power Devices”。Kinoshita等人报导称这种技术降低了对注入剂量变化的敏感度。然而，当保持环既被添加到JTE内边缘又被添加到JTE外部时，用于终端的区域增大到单独JTE区域的几乎三倍。
传统的JTE-终端PIN二极管显示在图1中。正如在其中所示的，PIN二极管100包括p+层116和n+衬底114之间的n-漂移层112。图1显示了一半的PIN-结构，该结构可包括镜像部分(未显示)。阳极触部123在p+层116上，而阴极触部125在n+衬底114上。包括若干JTE区段120A、120B、120C的结终端扩展(JTE)区域120设置在靠近p+层116的n-漂移层112中。JTE区段120A、120B、120C为可具有电荷水平的p-型区域，该电荷水平随着距p+层116和n-漂移层112之间的PN结距离以逐步的方式向外减小。虽然显示了三个JTE区段120A、120B、120C，但是也可设置更多或更少的JTE区段。
JTE区段120A、120B、120C可通过将离子连续注入到n-漂移区层112来形成。然而，这种注入可能需要多个掩模和注入步骤，从而增加了生产的复杂性和费用。当JTE区段数目增加时，这可能会加剧。此外，这种方法提供的逐步式掺杂梯度可能无法提供理想终端。
发明内容
有些实施方式提供了形成用于包括主结区域的电子器件的结终端扩展的方法。所述方法包括在邻近所述主结区域的半导体层上形成掩模，所述半导体层具有第一传导类型，而所述掩模包括多个开口。在所述半导体层的表面提供第二传导类型的掺杂物的源，并将所述第二传导类型的掺杂物扩散到所述半导体层中以在与所述掩模开口的各个掩膜开口相对应的半导体层中形成掺杂区域，当使(leaving)掺杂物峰在与掩膜开口的各个掩模开口相对应的靠近碳化硅层表面的半导体层中时，这些掺杂区域进行合并。去除包括掺杂物峰的半导体层的近表面区域。半导体层可包括碳化硅层。
掩模开口可具有暴露半导体层表面的区域并随着距主结区域的横向距离而变小的相应区域。掺杂区域可在半导体层中提供扩散结终端区域，其具有随着距主结区域的距离而减小的横向掺杂梯度。
去除碳化硅层的近表面区域可包括从包括掺杂物峰的碳化硅层中去除材料。
提供第二传导类型的掺杂物的源可包括将第二传导类型的掺杂物注入到碳化硅层中。
提供第二传导类型的掺杂物的源可包括在所选的条件下邻近碳化硅层提供第二传导类型的掺杂物的汽相扩散源，以使汽相扩散源中的第二传导的掺杂物扩散到碳化硅层中。
扩散第二传导类型的掺杂物可包括在超过1800℃的温度对包含第二传导类型的掺杂物的碳化硅层进行退火。
所述方法可进一步包括在碳化硅层上形成石墨盖层，退火碳化硅层可包括退火碳化硅层和石墨盖层。
去除非扩散掺杂物峰后，碳化硅层中的第二传导类型的掺杂物的峰浓度可为大约1018cm-3或更低，且在有些实施方式中，为大约1017cm-3或更低。
结终端区域可具有峰掺杂浓度，所述峰掺杂浓度在横向维度中从最靠近主结区域的高掺杂浓度变化到最远离主结区域的低掺杂浓度。
结终端区域可具有在横向维度中平滑减小的峰掺杂物浓度。
第二传导类型的掺杂物的源可在碳化硅层中在对应于多个开口的位置处提供大约1018cm-3或更高的峰掺杂物浓度。
所述多个开口可具有横向宽度Ld和相邻开口之间的间隔Lnd，且Ld可随着距主结区域的距离而减小和/或Lnd可随着距主结区域的宽度而增大。在有些实施例中，Ld可从大约2.5μm变化到大约1μm。此外，Lnd可为大约2μm。
掩模可包括多个区段，该多个区段包括最靠近主结区域的第一区段和从所述第一区段远离主结区域的第二区段。在第一区段中，相邻开口之间的间隔Lnd可随着距主结区域的距离而保持不变而开口的横向宽度Ld可随着距主结区域的距离而减小。在第二区段中，相邻开口之间的间隔Lnd随着距主结区域的距离而增大而横向宽度Ld可随着距主结区域的距离而保持不变。
掩模可包括比第二区段更远离主结的第三区段，且在第三区段中，开口的横向宽度Ld可随着距主结区域的距离而保持不变，而相邻开口之间的间隔Lnd随着距主结区域的距离而按照渐增的量增加。
根据有些实施方式的电子器件包括碳化硅层，该碳化硅层具有第一传导类型且包括邻近所述碳化硅层表面的主结，以及在碳化硅层邻近主结的表面的结终端区域。结终端区域中的电荷随着距主结的横向距离而减少，而结终端区域中的电荷可少于大约2×1014cm-2。
结终端区域可具有横向宽度LJTE。在有些实施方式中，结终端区域中的最大电荷可少于大约1×1014cm-2。结终端区域中的最大掺杂浓度可为大约5×1018cm-3。
电子器件可进一步包括在碳化硅层表面的半导体台面，且结终端区域可邻近半导体台面。
结终端区域中靠近碳化硅层表面的电荷可以平滑的方式从靠近主结的最大电荷横向减少直到大约5×1012cm-2。
根据其他实施方式的电子器件包括碳化硅层，该碳化硅层具有第一传导类型并且包括邻近碳化硅层表面的主结。结终端区域位于碳化硅层邻近主结的表面。结终端区域包括第二传导类型的掺杂物的区域，该第二传导类型的掺杂物的区域在邻近原始(primary)结的区域中具有大约5×1013cm-2或更少的总电荷并且可具有随着距主结的距离而以近似线性方式减少的掺杂分布。
附图说明
图1示意了具有传统结终端扩展(JTE)终端的SiC PIN二极管。
图2A和2B示意了根据有些实施方式的JTE终端的形成。
图3示意了根据有些实施方式的包括多个扩散的掺杂区域的碳化硅层。
图4A和4B示意了由次级离子质谱法(SIMS)所测量的4H-SiC中的p-型掺杂物的几种不同掺杂分布。
图5示意了根据某些实施方式的JTE终端的形成。
图6示意了根据某些实施方式的PIN二极管。
图7A-7D示意了根据某些实施方式的用于形成JTE终端的示例性掩模布置。
图8示意了根据某些实施方式的掩模设计原理。
图9示意了可利用根据某些实施方式的掩模图案产生的模拟准线性掺杂分布。
具体实施方式
现在参照附图在下文中更加全面地描述本发明的实施例，附图中示出了本发明的实施例。然而，本发明可以许多不同的形式来实施并且不应被解释为限定于在此所论述的实施例。更确切地说，提供这些实施例将使得本公开全面且完整，并且向本领域技术人员全面地传达本发明的范围。在全文中，相同的标记指代相同的元件。
将理解到，虽然术语第一、第二等可在此用于描述不同的元件，但是这些元件将不被这些术语所限制。这些术语仅用于将一个元件和另一个元件区分开。例如，第一元件也可称为第二元件，且类似地，第二元件也可称为第一元件，而不偏离本发明的范围。正如这里使用的，术语“和/或”包括一个或多个所列举的相关项的任意和全部组合。
这里所使用的术语仅仅为了描述特定实施例，并不意在对本发明进行限制。如这里所使用，单数形式“一个”和“该”意指也包括复数形式，除非上下文另外明确地指明。将进一步理解到，术语“包括”、“包括了”、“包含”和/或“包含了”用在本文中时，说明存在所指定的特征、整体、步骤、操作、元件和/或部件，但是并不排除存在或增加一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组。
除非另行定义，这里所使用的所有术语(包括技术和科学术语)都具有与本发明所属领域技术人员通常所理解的含义相同的含义。将进一步理解的是，这里使用的术语应当解释为具有符合它们在本说明书的上下文及相关领域中的含义的含义，且不会以理想化或过分形式的方式解释，除非在本文中明确如此限定。
可以理解的是，当诸如一个层、区域或衬底的元件称作位于另一元件“上”或延伸“到”另一元件“上”时，其可以直接位于或直接延伸到该其他元件“上”，或者也可存在中间元件。相反，当一个元件称作“直接”位于或“直接”延伸到另一元件“上”时，不存在中间元件。同样将理解到，当一个元件称为“连接”或“耦合”到另一元件时，其可以直接连接到或耦合到其它元件，或者可存在中间元件。相反，当元件称为“直接连接”或“直接耦合”到另一元件时，则不存在中间元件。
相关术语，例如“下部”、“上部”、“上面”、“下面”、“水平”、“横向”、“垂直”、“在…之下”、“在…之上”等在这里可以用于描述如附图中显示的一个元件、层或区域相对另一元件、层或区域的关系。将理解的到，这些术语意指包含器件除了在附图中所示的方向之外的不同方向。
在这里，参照横截面示意来描述本发明的各实施方式，这些横截面示意图示意性显示了本发明的理想实施方式(及中间结构)。在附图中，为了清楚起见，将层和区域的厚度放大。此外，例如由于生产工艺和/或公差而与示出的形状产生不同是可以意料到的。因此，本发明的实施例不应被解释为限于在此示出的特定形状的区域，而是包括例如由制造产生的形状的偏差。例如，被示出为矩形的注入区通常将具有圆的或弯曲的特征和/或在其边缘具有成梯度的注入浓度，而不是从注入区到非注入区离散变化。同样地，通过注入形成的隐埋区可能导致隐埋区和通过其发生注入的表面之间的区域中的一些注入。因此，在附图中示出的区域在本质上是示意性的，而且它们的形状不是意图示出器件的区域的真正形状以及不是意图限制本发明的范围。
本发明的某些实施方式参照半导体层和/或区域进行了描述，这些半导体层和/或区域被表征为具有诸如n-型或p-型的传导类型，传导类型指的是该层和/或区域中的大多数载流子浓度。因此，n-型材料具有带负电电子的主平衡浓度，而p-型材料具有带正电的空穴的主平衡浓度。有些材料可用“+”或“-”(例如n+、n-、p+、p-、n++、n--、p++、p--等)来标记，以便表示与另一层或区域相比多数载流子相对更高(“+”)或更低(“-”)的浓度。然而，这种标记并不意味着在一个层或区域中存在多数或少数载流子的特定浓度。
如下面更详细描述的，本发明的实施例可以提供改进的半导体器件的边缘终端，半导体器件例如是P-N，肖特基，PiN或其他这样的半导体器件。本发明的特定实施例提供了用于碳化硅(SiC)器件的边缘终端。例如，本发明的实施例可以被用作SiC肖特基二极管、结势垒肖特基(JBS)二极管，PiN二极管、闸流管、晶体管或其他这样的SiC器件的边缘终端。
根据有些实施方式，既在横向又在垂直方向中具有平滑分级的掺杂分布的结终端扩展可通过控制掺杂物扩散而在碳化硅器件中提供。正如这里所使用的，平滑分级的掺杂分布指的是这样一种掺杂分布：以非逐步方式来分级使得它不由具有掺杂浓度的尖锐变化而表征。平滑分级的掺杂分布可以是，例如以线性、准线性和/或log-线性方式来分级。
掺杂物可由通过掩模中的多个开口的扩散或注入而设置在碳化硅层中的主结或原始结附近，该掩模形成在碳化硅层上。这些开口可被形成从而暴露碳化硅层的具有随距结的距离而减小的区域的多个部分。可对碳化硅层进行退火以使掺杂物被通过多个开口引入从而在碳化硅层内向外扩散并形成单掺杂的JTE区域。换句话说，碳化硅层中对应于掩模开口的掺杂区域通过受控扩散而被扩张，使得它们合并以形成单结终端区域，该单结终端区域具有可平滑分级的掺杂浓度，并且在某些情况中，在垂直和/或横向方向中线性或接近线性地分级。在特定实施方式中，假设JTE深度为0.5μm，JTE可以线性分级的掺杂分布从主结区延伸大约200μm或更大的距离LJTE，其中，该线性分级的掺杂分布随距主结的距离而从靠近主结处的大约5×l013cm-2横向降低到大约5×l011cm-2。与传统注入的JTE相比，这种器件可具有更出色的结终端特性，传统注入的JTE可能需要用于注入的多个掩模，并且可能无法在横向方向获得线性分级的掺杂分布。
图2A和2B显示了示例性实施方式。参照图2A和2B，n-碳化硅漂移层12形成在n+碳化硅衬底14上。衬底14可包括4H、6H、3C和/或15R多型的同轴(on-axis)或离轴(off-axis)碳化硅。包括掩模开口56和54A到54E的石墨掩模52形成在漂移层12的表面上。掩模开口56对应于器件的主结的位置。例如，在PIN器件中，主结将对应于PN结，在正向操作状态中，大部分传导通过PN结产生。将意识到，在诸如肖特基二极管的有些器件中，主结可包括代替或除了P-N结之外的金属-半导体结。
掩模开口54A到54E邻近主结设置，并且被形成以暴露漂移层12表面的多个区，该表面的多个区随距主结的横向距离而减小。即，更靠近主结的掩模开口54A到54E可比较远离主结的掩膜开口54A到54E更宽和/或彼此间隔得更近，而比较远离主结的掩膜开口54A到54E可更小和/或彼此间隔得更远。
开口54A到54E中的每一个具有第一宽度Ld，并且与相邻开口按第二宽度Lnd间隔开。如图2A和2B所示，第一宽度Ld可随距主结的横向距离而减小，同时第二宽度Lnd可随距主结的横向距离而增大。
参照图2A，在有些实施方式中，p-型掺杂物50可通过离子注入而被引入到漂移层12中，以形成分别对应于掩模开口54A到54E的掺杂区域20A到20E。掺杂区域20A到20E在垂直方向(垂直于漂移层12的表面)可具有箱式(box)、后退的(retrograde)或埋藏式的掺杂分布。
离子可注入到漂移层12中以形成掺杂区域20A到20E，这些掺杂区域20A到20E具有被扩散以在随后的热推阱(drive－in)退火期间在漂移层12中形成期望的JTE掺杂分布的足够的总电荷量。在有些实施方式中，掺杂区域20A到20E在推阱退火之前具有超过1019cm-3的峰掺杂浓度。表1显示了可被采用以获得期望的电荷量的示例性注入条件。
表1显示了用于在4H-SiC中获得铝离子的箱式分布的注入一览表，其具有大约1×1019cm-3的峰掺杂浓度。
Figure BDA0001264718470000101
表1-示例性离子注入一览表
如图2B所示，在有些实施方式中p-型掺杂物可通过进行扩散掺杂被引入到漂移层12中。碳化硅的扩散掺杂描述在例如Y.Gao等人的发表在J.of Appl.Phys.,col.90,no.11,pp.5647-5651(2001)的“Selective doping of 4H-SiC by codiffusion of aluminumand boron”中，S.I.Soloviev等人的发表在Appl.Phys.Letters,vol.77,no.4,pp.4004-4006(2000)的"Doping of 6H-SiC by selective diffusion of boron"中，以及Y.Gao等人的发表在Appl.Phys.Letters,vol.83,no.5,pp.905-907(2003)的"Investigation ofboron diffusion in 6H-SiC"中。
SiC的扩散掺杂与离子注入相比具有某些优点。特别地，扩散掺杂并不会对SiC晶格引入辐射损坏。扩散掺杂也可适于在SiC中形成深而线性分级的p-n结。此外，扩散的硼能够补偿n-型掺杂，从而形成埋入式本征层。然而，SiC的扩散掺杂要求极端高的处理温度，例如，1800℃以上，其可使SiC衬底被掺杂而物理降解。此外，期望在坩锅中建立SiC源材料的平衡条件，以在升华加工期间避免或阻止升华或外延生长。
例如，在有些实施方式中，其上包括碳化硅漂移层12的碳化硅衬底14可以大约1800℃到大约2200℃的温度在氩气环境中以500托压力暴露给p-型掺杂物的气相源大约5到30分钟的时间。为了保护漂移层12的表面，掩模52可包括漂移层表面上的石墨薄膜。在有些实施方式中，扩散处理可利用具有水冷壁的诱导加热的垂直石英腔来进行。
硼和/或铝蒸汽可通过升华而从固体源产生。例如，硼可由单质硼升华，而铝可由Al4C3升华。在特定实施方式中，硼原子可掺杂到漂移层12中，并且气相源可包括2.5％的单质硼。
为了支持处理的平衡条件，可使用具有碳化硅粉末和单质硼(作为掺杂原子的源)的混合物的石墨坩锅，其中气相和衬底之间具有零温度梯度。一旦在坩锅中建立平衡条件，则SiC在衬底14上的外延生长和升华速度可相等，而p-型杂质可扩散到漂移层12中。杂质到漂移层12中的扩散被认为受到SiC层中的硅空穴的辅助。
硼在衬底14的与漂移层12相对的背侧上的无意扩散可通过将衬底与金刚石膏(diamond paste)进行研磨而被消除。此外，扩散之后，石墨掩模52可通过在氧环境中燃烧而被消除。
在掺杂区域20A到20E通过离子注入和/或掺杂物扩散形成之后，执行推阱退火以便将掺杂物扩散到漂移层12中以形成分级的JTE分布25，其在横向(X)和垂直(Y)两个方向从高掺杂浓度向低掺杂浓度相对平滑地分级，如图3所示。在有些实施方式中，掺杂区域20A到20B可在高于1600℃的温度退火，而在有些实施方式中在高于1800℃的温度退火。掺杂区域可退火5分钟或更长时间，而在有些实施方式中退火30分钟或更长时间。在特定实施方式中，掺杂区域20A到20B可在大约1800℃的温度退火大约30分钟。退火之前可在漂移层12的表面上形成覆盖石墨盖层(blanket graphite cap layer)55以保护漂移层12的表面。
在推阱退火处理期间，掺杂区域16和20A到20E中的掺杂物进一步扩散到漂移层12中。例如，掺杂区域16中的掺杂物向外扩散以形成掺杂区域216。类似地，掺杂区域20A中的掺杂物向外扩散以形成掺杂区域24A，掺杂区域20B中的掺杂物向外扩散以形成掺杂区域24B等。然而，即使在推阱退火之后，非扩散的掺杂物浓度峰22A-22E也保持在漂移层12的近表面区域中。特别地，当掺杂区域20A到20E形成在碳化硅层中或掺杂物不轻易扩散的其他半导体材料中时，即使在推阱退火之后亦可保持掺杂物浓度峰。
扩散掺杂区域24A到24E合并在一起以形成连续掺杂的JTE区域23，其具有随着距主结的横向距离以及随着距漂移层12的表面的垂直距离而平滑减小的掺杂浓度。例如，曲线25和26表示在漂移层12中相对恒定的p-型掺杂浓度曲线。沿曲线26的掺杂浓度小于沿曲线25的掺杂浓度。PN结沿着JTE区域23的p-型掺杂浓度等于漂移层12的n-型掺杂浓度的轮廓形成。
在硼的情况下，SiC中的扩散系数在横向方向中比在垂直(c-轴)方向中高4到5倍。因此，硼的横向扩散可在横向方向提供扩散区域的良好重叠或横向合并，从而导致与例如掺杂物的覆盖扩散(blanket diffusion)相比，形成具有更小平均掺杂的更大区域。即，在掺杂物的覆盖扩散中(即，只使用了单个JTE开口)，掺杂物可横向扩散一定的距离，但是由于这种横向扩散，平均掺杂可能不会明显下降。相反地，当使用多个JTE开口时，由此生成的JTE区域的更多由于掺杂物的横向扩散而被掺杂，从而导致JTE区域中更小的平均掺杂。
图4A中示出了4H-SiC中p-型掺杂物的若干不同掺杂分布，其是通过次级离子质谱法(SIMS)测量得到的。特别地，图4A示意了4H-SiC中硼的四种不同掺杂分布。分布的细节示出在表2中。
Figure BDA0001264718470000131
表2-示例性掺杂条件
参照图4A，在曲线92、94和96的情况中，碳化硅扩散中硼的初始电荷由石英感应器中的压力和温度所确定。在曲线82的情况中，通过离子注入来提供初始电荷并进行精确控制，并且以1800℃的温度在氩气环境中将掺杂的碳化硅层退火五分钟，从而重新分配并激活掺杂物。
正如从图4A中可以明显看出的，对于更高的扩散温度，掺杂分布延伸地更深。然而，靠近碳化硅层表面的掺杂物的峰浓度在各种情况中都保持相对高些。这种掺杂物的高浓度在结终端扩展中可能是不期望的，因为JTE区域在设计阻断电压时可能不会变得完全耗尽。然而，在靠近表面的峰浓度的区域上方，各种情况中掺杂物浓度都以常规的log-线性方式随深度而降低。
图4B示出了如通过SIMS所测量的4H-SiC中p-型掺杂物的若干扩散掺杂分布。各曲线表示以500托的压力用包括2.5％的硼的气相源对SiC层进行5分钟的扩散掺杂的SiC层的掺杂分布。各个样品的扩散温度是变化的。曲线102表示在1800℃的扩散，而曲线104和106表示在1900℃的扩散，以及曲线108表示在2000℃的扩散。在氩气环境中以1800℃的温度进行5分钟的明显推阱扩散，以重新分配掺杂物。由曲线102表示的碳化硅层中的总电荷为4.776×1013cm-2。由曲线104表示的碳化硅层中的总电荷为6.702×1014cm-2，而由曲线106表示的碳化硅层中的总电荷为7.475×1014cm-2。最后，由曲线108表示的碳化硅层中的总电荷为2.030×1015cm-2。
为了减少或避免在设计阻断电压处小于完全耗尽的问题，可例如通过选择性蚀刻去除漂移层12的表面部分。参照图5，可以是光刻胶的蚀刻掩模56在器件主结之上被形成在漂移层12上，并且选择性蚀刻掉漂移层12的高掺杂表面部分。在有些实施方式中，可从漂移层12的表面蚀刻掉大约0.2μm的材料。例如，可使用本领域众所周知的反应离子蚀刻技术来进行选择性蚀刻。
由此，形成半导体台面40以限定包括高掺杂区域16的器件主结，同时限定了具有低得多的p-型掺杂物的峰浓度的分级JTE区域23，因为已经去除了漂移层12的具有较高p-型掺杂物浓度的表面区域。台面40可具有大约0.2μm的高度。分级JTE区域23可从台面横向延伸距离LJTE。JTE区域23中的表面掺杂浓度在靠近器件主结处最大，并且可从该结横向向外减少。
在有些实施方式中，JTE区域23可具有最大的p-型掺杂物浓度，其允许JTE区域23在设计阻断电压处完全耗尽。在特定实施方式中，JTE区域23可具有大约1×1014cm-2或更小的最大p-型掺杂物电荷，这取决于去除了多少漂移层。在其他实施方式中，JTE区域23可具有大约2×1013cm-2或更小的最大p-型掺杂物电荷，且在有些实施方式中为大约1×1013cm-2或更小。此外，JTE区域23中的p-型掺杂物电荷可以平滑的方式从靠近主结处的最大电荷横向减少到距主结最远点处的大约5×1012cm-2。
在有些实施方式中，JTE区域23中的表面掺杂电荷可从靠近主结处的大约1×1014cm-2减少到JTE区域23外边缘处的大约1×1013cm-2。
在有些实施方式中，JTE区域23中的表面掺杂浓度可从靠近主结处的大约5×1017cm-3减少到JTE区域23外边缘处的大约1016cm-3。仍然在另外的实施方式中，JTE区域23中的表面掺杂浓度可从靠近主结处的大约1017cm-3减少到JTE区域23外边缘处的大约1016cm-3。
在有些实施方式中，JTE区域在靠近主结处具有大约2×1013cm-2的总电荷，而在有些实施方式中，靠近主结处的总电荷为大约5×1012cm-2。
因此，可只利用单个掩模步骤、单个掺杂步骤和单个推阱扩散步骤来形成具有峰掺杂浓度以及分级掺杂分布的JTE区域，该峰掺杂浓度允许JTE区域23在设计阻断电压处完全耗尽，该分级掺杂分布随着距主结的距离，以相对平滑的方式既在横向方向又在垂直方向减少。
图6示意了完整的器件，其包括分别在p-型区域16和衬底14上的阳极触部20和阴极触部21。JTE区域23在横向和垂直方向两者中的分级掺杂分布由图6所示的器件中的阴影来表示。
正如上文所注意到的，为了提供在横向和垂直方向两者中具有分级掺杂浓度的JTE区域23，掺杂区域20A-20E中的电荷数量可随着距主结的距离而减少。就进行离子注入和扩散掺杂两者而言，掺杂到漂移层12中的电荷数量可通过改变掺杂区域20A-20E的大小、形状、间隔和/或分布来控制。掺杂区域20A-20E的大小、形状、间隔和分布由图2A所示的掩模开口54A-54E的大小、形状、间隔和/或分布来确定。可使用具有掩模开口54A-54E的不同图案的掩模。例如，图7A-7D所示的掩模图案52A-52D包括掩模开口54(亮区域)，其随着距主结的距离而对下面的漂移层暴露逐渐更小的区域。
如图7A-7D所示，掩模开口54可以是任意几何形状，例如线性、正方形、三角形、曲线等。在各种情况中，掩模开口的密度和/或尺寸可随着距主结的距离而减小，以暴露越来越少量的漂移层12。这样，漂移层中对应于掩模开口54的掺杂区域将保持越来越少的总电荷量，假设这些掺杂区域被从相同的注入和/或气相源进行掺杂。
参照图8，在有些实施方式中，掺杂掩模52可包括通常为线性的掩模开口54。各个通常为线性的掩模开口54可具有横向宽度Ld，并且可与相邻开口54以宽度Lnd间隔开。在有些实施方式中，可以根据距主结区域的距离而将掺杂掩模52组织成多个区段，如图8中所示的区段1到3。在给定的区段中，掩模开口54的横向宽度Ld可随着距主结的距离而减小和/或相邻掩模开口54之间的横向宽度Lnd可随着距主结区域的距离而增大。
例如，在图8所示的实施方式中，在图8中最靠近主结区域的区段1中，掩模开口54的横向宽度Ld随着距主结的距离而减小，而Lnd则保持不变。在下一个区段，区段2中，相邻掩模开口54之间的横向宽度Lnd随着距主结的距离而增大，而掩模开口54的横向宽度Ld则保持不变。在区段3中，相邻掩模开口54之间的横向宽度Lnd随着距主结的距离按照以每一步增加量而增大，而掩模开口54的横向宽度Ld则保持不变和/或减小。
在有些特定实施方式中，在区段1中，掩模开口54的横向宽度Ld可以在靠近结2.5μm处开始，并且可随着距主结距离的增大而以0.05μm的步长直到1μm的形式减小，而相邻掩模开口54之间的宽度Lnd可保持2μm不变。
在区段2中，掩模开口54的横向宽度Ld可保持1μm不变，而相邻掩模开口54之间的横向宽度Lnd可随着距主结距离的增大而增加0.2μm的步长。
在区段3中，掩模开口54的横向宽度Ld可保持1μm不变，而相邻掩模开口54之间的横向宽度Lnd随着距主结的距离而增加△Lnd，该△Lnd随着各个步骤而增大。例如，在区段3中，在多个步骤中Lnd可从3.6μm增加到4.4μm(△Lnd＝0.8μm)，然后，从4.4μm增加到5.4μm(△Lnd＝1.0μm)，然后从5.4μm增加到6.6μm(△Lnd＝1.2μm)等等。可以理解的是，虽然如上所述的一般图案可被采用以提供在JTE区域中随着距主结的距离而减少的电荷水平，但是在该图案中也可以有某些偏差，同时仍取得通常线性分级的JTE区域。
在特定的实施方式中，可将掩模54设计成根据掺杂和/或退火条件在JTE区域中以线性、非线性或接近线性的方式提供随着距结的距离而减少的掺杂分布。例如，图9中显示了模拟掺杂分布，其以准线性方式减少并且可利用如上所述的掩模图案来产生。图9所示的模拟掺杂分布是基于在1800℃对掺杂的碳化硅层进行30分钟的退火。
可以理解的是，如上所述的结终端扩展可与许多不同类型的单极性和/或双极性功率器件结合使用，例如金属氧化物半导体场效应晶体管(MOSFETs)、绝缘栅双极晶体管(IGBTs)、栅极可关断闸流管(GTOs)、双极结晶体管(BJTs)、MOS控制闸流管(MCTs)、PIN二极管、肖特基二极管、结势垒肖特基(JBS)二极管及其他。此外，如上所述的结终端扩展可与利用其他半导体材料制成的功率器件结合使用。例如，这里描述的结终端扩展可与利用诸如氮化镓基材料的宽带隙半导体材料或诸如硅、锗、砷化镓等的其他半导体材料制成的功率器件结合使用。
在附图和说明书中，已经公开了本发明的典型优选实施方式，尽管使用了特定术语，但是它们仅仅是一般和描述性含义而不是为了限制的目的，本发明的范围在以下的权利要求中论述。

Claims (20)

1.一种形成用于电子器件的结终端扩展的方法，所述方法包括：
在邻近主结区域的半导体层上形成掩模，所述半导体层具有第一传导类型且所述掩模包括多个开口，其中，所述掩模包括多个区段，所述多个区段包括最靠近所述主结区域的第一区段和比所述第一区段更远离所述主结区域的第二区段，其中在第一区段中，相邻开口之间的间隔Lnd随着距所述主结区域的距离而保持不变且所述开口的横向宽度Ld随着距所述主结区域的距离而减小，以及其中在第二区段中，相邻开口之间的间隔Lnd随着距所述主结区域的距离而增大，而所述开口的横向宽度Ld随着距所述主结区域的距离而保持不变；
在所述半导体层中提供第二传导类型的掺杂物的源；
将所述第二传导类型的掺杂物扩散到所述半导体层中以在所述半导体层中形成与所述掩模开口的各个掩模开口相对应的掺杂区域，其中当使在所述半导体层中的、与所述掩模开口中的各个掩模开口相对应的掺杂物峰靠近所述半导体层表面时所述掺杂区域进行合并；以及
去除包括掺杂物峰的所述半导体层的近表面区域。
2.如权利要求1所述的方法，其中，所述掩模开口具有暴露半导体层的部分表面且随着距主结区域的横向距离而变小的各个区。
3.如权利要求1所述的方法，其中，所述掺杂区域在所述半导体层中提供扩散结终端区域，其具有随着距主结区域的距离而减小的横向掺杂梯度。
4.如权利要求1所述的方法，其中，所述半导体层包括碳化硅层。
5.如权利要求4所述的方法，其中，去除所述碳化硅层的近表面区域包括从包含所述掺杂物峰的所述碳化硅层中去除材料。
6.如权利要求4所述的方法，其中，扩散所述第二传导类型的掺杂物包括在超过1800℃的温度处对包含第二传导类型的掺杂物的碳化硅层进行退火。
7.如权利要求6所述的方法，进一步包括在碳化硅层上形成石墨盖层，其中，对所述碳化硅层进行退火包括对所述碳化硅层和所述石墨盖层进行退火。
8.如权利要求4所述的方法，其中，在去除所述掺杂物扩散峰后，所述碳化硅层中的第二传导类型的掺杂物的峰电荷为1x1014cm-2或更低。
9.如权利要求4所述的方法，其中，所述结终端区域具有在远离所述主结区域的横向方向中降低的峰掺杂物浓度。
10.如权利要求4所述的方法，其中，第二传导类型的掺杂物的源在所述碳化硅层中在对应于所述多个开口的位置处提供峰掺杂物的多个浓度。
11.如权利要求1所述的方法，其中，Ld在第一区段中从2.5μm变化到1μm。
12.如权利要求1所述的方法，其中，Lnd在第一区段中为2μm。
13.如权利要求1所述的方法，其中，所述掩模包括比第二区段更远离所述主结区域的第三区段，且其中在第三区段中，所述开口的横向宽度Ld随着距所述主结的距离而保持不变，且相邻开口之间的间隔Lnd随着距所述主结区域的距离而按照渐增的量增加。
14.如权利要求1所述的方法，其中，提供第二传导类型的掺杂物的源包括将第二传导类型的掺杂物注入到所述半导体层中。
15.如权利要求1所述的方法，其中，所述半导体层包括碳化硅层，且其中提供第二传导类型的掺杂物的源包括邻近所述半导体层提供第二传导掺杂物的扩散源，以使所述扩散源中的第二传导掺杂物扩散到所述半导体层中。
16.如权利要求15所述的方法，其中，所述掩模包括石墨薄膜。
17.如权利要求15所述的方法，其中，将掺杂物扩散到所述半导体层中包括产生碳化硅和掺杂物的气相混合物。
18.如权利要求15所述的方法，其中，将掺杂物扩散到所述半导体层中包括在掺杂物的气相源和所述半导体层之间保持零温度梯度。
19.如权利要求1所述的方法，其中，所述结终端区域具有在横向维度中平滑降低的峰掺杂物浓度。
20.根据权利要求1所述的方法，其中所述半导体层包括碳化硅、氮化镓、硅、锗和/或砷化镓。
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