CN114883380B - 一种绝缘栅半导体器件及其制备方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，更具体地涉及一种绝缘栅半导体器件及其制备方法。一种绝缘栅半导体器件，自下到上依次包括集电极层、衬底层、N+型缓冲层、N‑型第一漂移层、N型磊晶层、P型掺杂层、位于P型掺杂层两侧的P+型掺杂层、位于P+型掺杂层内部的N+型掺杂层、贯穿N+型掺杂层、掺杂层并伸入第二漂移层的沟槽、位于沟槽侧壁以及底部的第一绝缘隔离层、位于沟槽之上的第二绝缘隔离层、位于第二绝缘隔离层两侧的发射极层，所述发射极层的高度小于第二绝缘隔离层的高度，所述P型掺杂层的侧向掺杂浓度呈梯度性变化。本技术方案中发明人通过优化沟槽型半导体的结构，可以降低发射极与集电极之间电容，的导通电压，使半导体模块具有低导通电压、低功率损耗和高耐击穿电压的优异性能。
Description
技术领域
本发明涉及半导体技术领域，更具体地涉及一种绝缘栅半导体器件及其制备方法。
背景技术
IGBT是绝缘栅双极型晶体管的简称，是由BJT(双极型三极管)和MOS(绝缘栅型场效应管)组成的复合全控型电压驱动式功率半导体器件,兼有MOS的高输入阻抗和GTR的低导通压降两方面的优点。GTR饱和压降低，载流密度大，但驱动电流较大；MOS驱动功率很小，开关速度快，但导通压降大，载流密度小。IGBT综合了以上两种器件的优点，驱动功率小而饱和压降低。非常适合应用于直流电压为600V及以上的变流系统如交流电机、变频器、开关电源、照明电路、牵引传动等领域。IGBT模块具有节能、安装维修方便、散热稳定等特点；当前市场上销售的多为此类模块化产品，一般所说的IGBT也指IGBT模块；随着节能环保等理念的推进，此类产品在市场上将越来越多见。
从IGBT发明以来，人们一直致力于改善IGBT的性能。经过几十年的发展，相继提出了多种IGBT器件结构，使器件性能得到了稳步的提升。可列举的的产品有IEGT(增强型注入绝缘闸双极性晶体管)，通过提高N-漂移区导电度调变而降低模块的导通压降；CSTBT(载子储存沟渠式闸极双极性晶体管)，通过提高N-漂移区之导电度调变而降低导通电压；Trenchstop IGBT(沟渠式场终止型绝缘闸双极性晶体管)，通过场终止型背部掺杂技术减少整个组件厚度降低导通电压又可降低低注入效率；DG-TIGBT(双闸极之沟渠式绝缘闸双极性晶体管)，在组件导通时藉由低电流增益PNP晶体管有效的阻挡电洞，提升了在N-漂移区在靠近射极端附近的载子密度和导电度调变而降低导通压降。沟槽栅电极的采用会导致发射极-集电极电容大，然而IGBT器件的开关过程就是对发射极电容进行冲、放电的过程，发射极电容越大冲、放电时间越长，大的发射极电容降低了器件的开关速度，增大了器件的开关损耗，影响了器件的正向导通压降和开关损耗的折中特性。
现亟需一种既具有低导通电压，关断时又具有低功率损耗的绝缘栅半导体器件。
发明内容
为了解决上述问题，本发明提供了一种绝缘栅半导体器件，自下到上依次包括集电极层、衬底层、N+型缓冲层、N-型第一漂移层、N型磊晶层、P型掺杂层、位于P型掺杂层两侧的P+型掺杂层、位于P+型掺杂层内部的N+型掺杂层、贯穿N+型掺杂层、掺杂层并伸入第二漂移层的沟槽、位于沟槽侧壁以及底部的第一绝缘隔离层、位于沟槽之上的第二绝缘隔离层、位于第二绝缘隔离层两侧的发射极层，所述发射极层的高度小于第二绝缘隔离层的高度,所述P型掺杂层的侧向掺杂浓度呈梯度性变化。
优选的，所述N+型缓冲层的浓度为5e16～5e18 cm-3。
优选的，所述N-型第一漂移层的浓度为5e13～3e14 cm-3。
优选的，所述N型磊晶层的浓度为5e15～5e16 cm-3。
优选的，所述P+型掺杂层下方的P型掺杂层的掺杂浓度大于N+型掺杂层下方的P型掺杂层的掺杂浓度。
优选的，所述P型掺杂层的掺杂浓度在8.5e12～3e14 cm-2
优选的，所述绝缘栅半导体器件耐击穿电压≥1200V。
优选的，所述绝缘栅半导体器件的导通电压＜1.3V。
优选的，绝缘栅半导体器件的关闭时间<2μS。
优选的，所述衬底层为P型硅衬底层。
优选的，所述第一绝缘隔离层的原料为二氧化硅。
优选的，所述第二绝缘隔离层的原料为二氧化硅。
本发明的第二个方面提供了所述的绝缘栅半导体器件的制备方法，至少包括以下步骤：
(1)准备衬底层、在衬底层之上形成N+型缓冲层、在N+型缓冲层之上形成的N-型第一漂移层、在N-型第一漂移层之上形成N型磊晶层、在N型磊晶层之上形成N型第二漂移层；
(2)在N型第二漂移层上进行硼离子注入，形成P型掺杂层，且P型掺杂层的侧向掺杂浓度呈梯度性变化；
(3)对P型掺杂层进行氧化形成氧化隔离层，并在中部进行砷离子注入形成N+型掺杂层；
(4)对N+型掺杂层进行氧化形成氧化隔离层，并在N+型掺杂层的两侧进行硼离子注入形成P+型掺杂层；
(3)对N+型掺杂层中部进行蚀刻以形成沟槽，所述沟槽贯穿整个N+型掺杂层、P型掺杂层的厚度，并且底部伸入到N型磊晶层中；
(4)对沟槽的底部和侧壁进行设置第一绝缘隔离层，所述第一绝缘隔离层的材质为二氧化硅；
(5)在沟槽中埋入栅极电极，并于栅极电极之上设置第二绝缘隔离层，所述第二绝缘隔离层延伸至沟槽的两侧，所述第二绝缘隔离层的材质为二氧化硅，并分别伸入到沟槽两侧的N+型掺杂层中；
(6)最后在P+型掺杂层、N+型掺杂层以及第二绝缘隔离层上覆盖发射极，并在P型硅衬底层的下部覆盖集电极，即得到具有低导通电压和高耐击穿电压的绝缘栅半导体器件。
优选的，所述步骤(2)中P型掺杂层的掺杂方法为在掺杂时使用梯度化光罩进行掺杂。
优选的，所述P型掺杂层的侧向掺杂浓度呈梯度性变化，所述梯度性变化包括线性变化、上抛物线变化和下抛物线变化。
优选的，所述梯度性掺杂的依据方程为：N(x)＝(N2-N1)(1-x/L)+N1；所述上抛物线变化的依据方程为：所述下抛物线变化的依据方程为：其中N(x)为x轴的掺杂浓度，L为长度，N1为基底浓度，N2为峰值浓度，x轴为长度距离，y轴为掺杂浓度，W为打开的孔距。
有益效果：本技术方案中发明人通过优化沟槽型半导体的结构，可以降低发射极与集电极之间电容和导通电压，使半导体模块具有低导通电压、低功率损耗和高耐击穿电压的优异性能。发明人通过使P型掺杂层中的掺杂浓度呈梯度性变化，从而使半导体模块具有低导通电压、低功率损耗和高耐击穿电压的优异性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为实施例1中的制备方法步骤(1)中绝缘栅半导体器件的结构图。
图2为实施例1中的制备方法步骤(2)中绝缘栅半导体器件的结构图。
图3为实施例1中的制备方法步骤(2)完成时绝缘栅半导体器件的结构图。
图4为实施例1中的制备方法步骤(4)完成时绝缘栅半导体器件的结构图。
图5为实施例1中的绝缘栅半导体器件的完整结构图。
图6为实施例1中的绝缘栅半导体器件的导通电压的性能测试图。
图7为实施例1中的绝缘栅半导体器件的关闭时间的性能测试图。
其中，1-N-型第二漂移层、2-N型磊晶层、3-N-型第一漂移层、4-N+型缓冲层、5-P+型硅衬底层、6-梯度化光罩、7-P型掺杂层、8-P+型掺杂层、9-N+型掺杂层、10-第一绝缘隔离层、11-沟槽、12-第二绝缘隔离层、13-发射极层、14-集电极层。
具体实施方式
参选以下本发明的优选实施方法的详述以及包括的实施例可更容易地理解本发明的内容。除非另有限定，本文使用的所有技术以及科学术语具有与本发明所属领域普通技术人员通常理解的相同的含义。当存在矛盾时，以本说明书中的定义为准。
单数形式包括复数讨论对象，除非上下文中另外清楚地指明。“任选的”或者“任意一种”是指其后描述的事项或事件可以发生或不发生，而且该描述包括事件发生的情形和事件不发生的情形。
此外，本发明要素或组分前的不定冠词“一种”和“一个”对要素或组分的数量要求(即出现次数)无限制性。因此“一个”或“一种”应被解读为包括一个或至少一个，并且单数形式的要素或组分也包括复数形式，除非所述数量明显旨指单数形式。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
此外，术语“水平”、“竖直”、“悬垂”等术语并不表示要求部件绝对水平或悬垂，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。
在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
为了解决上述问题，本发明提供了一种一种绝缘栅半导体器件，自下到上依次包括集电极层、衬底层、N+型缓冲层、N-型第一漂移层、N型磊晶层、P型掺杂层、位于P型掺杂层两侧的P+型掺杂层、位于P+型掺杂层内部的N+型掺杂层、贯穿N+型掺杂层、掺杂层并伸入第二漂移层的沟槽、位于沟槽侧壁以及底部的第一绝缘隔离层、位于沟槽之上的第二绝缘隔离层、位于第二绝缘隔离层两侧的发射极层，所述发射极层的高度小于第二绝缘隔离层的高度，所述P型掺杂层的侧向掺杂浓度呈梯度性变化。
作为一种优选的技术方案，所述N+型缓冲层的浓度为5e16～5e18 cm-3。
作为一种优选的技术方案，所述N-型第一漂移层的浓度为5e13～3e14 cm-3。
作为一种优选的技术方案，所述N型磊晶层的浓度为5e15～5e16 cm-3。
作为一种优选的技术方案，所述P+型掺杂层下方的P型掺杂层的掺杂浓度大于N+型掺杂层下方的P型掺杂层的掺杂浓度。
作为一种优选的技术方案，所述P型掺杂层的掺杂浓度在8.5e12～3e14 cm-2
作为一种优选的技术方案，所述绝缘栅半导体器件耐击穿电压≥1200V。
作为一种优选的技术方案，所述绝缘栅半导体器件的导通电压＜1.3V。
作为一种优选的技术方案，绝缘栅半导体器件的关闭时间<2μS。
本技术方案中发明人通过控制P型掺杂层的掺杂浓度，使P型掺杂层的掺杂浓度呈梯度性关系，从而提高整体半导体器件的耐击穿电压和切换速度、降低导通电压和开关损耗，优化半导体器件的使用性能。
作为一种优选的技术方案，所述绝缘栅半导体器件耐击穿电压≥1200V。
作为一种优选的技术方案，所述绝缘栅半导体器件的导通电压＜1.3V。
作为一种优选的技术方案，绝缘栅半导体器件的关闭时间<2μS。
作为一种优选的技术方案，所述衬底层为P型硅衬底层。
作为一种优选的技术方案，所述第一绝缘隔离层的原料为二氧化硅。
作为一种优选的技术方案，所述第二绝缘隔离层的原料为二氧化硅。
本发明的第二个方面提供了所述的绝缘栅半导体器件的制备方法，至少包括以下步骤：
(1)准备衬底层、在衬底层之上形成N+型缓冲层、在N+型缓冲层之上形成的N-型第一漂移层、在N-型第一漂移层之上形成N型磊晶层、在N型磊晶层之上形成N型第二漂移层；
(2)在N型第二漂移层上进行硼离子注入，形成P型掺杂层，且P型掺杂层的侧向掺杂浓度呈梯度性变化；
(3)对P型掺杂层进行氧化形成氧化隔离层，并在中部进行砷离子注入形成N+型掺杂层；
(4)对N+型掺杂层进行氧化形成氧化隔离层，并在N+型掺杂层的两侧进行硼离子注入形成P+型掺杂层；
(3)对N+型掺杂层中部进行蚀刻以形成沟槽，所述沟槽贯穿整个N+型掺杂层、P型掺杂层的厚度，并且底部伸入到N型磊晶层中；
(4)对沟槽的底部和侧壁进行设置第一绝缘隔离层，所述第一绝缘隔离层的材质为二氧化硅；
(5)在沟槽中埋入栅极电极，并于栅极电极之上设置第二绝缘隔离层，所述第二绝缘隔离层延伸至沟槽的两侧，所述第二绝缘隔离层的材质为二氧化硅，并分别伸入到沟槽两侧的N+型掺杂层中；
(6)最后在P+型掺杂层、N+型掺杂层以及第二绝缘隔离层上覆盖发射极，并在P型硅衬底层的下部覆盖集电极，即得到具有低导通电压和高耐击穿电压的绝缘栅半导体器件。
作为一种优选的技术方案，所述步骤(2)中P型掺杂层的掺杂方法为在掺杂时使用梯度化光罩进行掺杂。
作为一种优选的技术方案，所述P型掺杂层的侧向掺杂浓度呈梯度性变化，所述梯度性变化包括线性变化、上抛物线变化和下抛物线变化。
作为一种优选的技术方案，所述梯度性掺杂的依据方程为：N(x)＝(N2-N1)(1-x/L)+N1；所述上抛物线变化的依据方程为：所述下抛物线变化的依据方程为：/>其中N(x)为x轴的掺杂浓度，L为长度，N1为基底浓度，N2为峰值浓度，x轴为长度距离，y轴为掺杂浓度，W为打开的孔距。
实施例
下面通过实施例对本发明进行具体描述。有必要在此指出的是，以下实施例只用于对本发明作进一步说明，不能理解为对本发明保护范围的限制，该领域的专业技术人员根据上述本发明的内容做出的一些非本质的改进和调整，仍属于本发明的保护范围。
实施例1
本实施例中的绝缘栅半导体器件自下到上依次包括集电极层14、P+型硅衬底层5、N+型缓冲层4、N-型第一漂移层3、N型磊晶层2、P型掺杂层7、位于P型掺杂层7两侧的P+型掺杂层8、位于P+型掺杂层8内部的N+型掺杂层9、贯穿N+型掺杂层9、P型掺杂层7并伸入N-型第二漂移层1的沟槽11、位于沟槽11侧壁以及底部的第一绝缘隔离层10、位于沟槽11之上的第二绝缘隔离层12、位于第二绝缘隔离层12两侧的发射极层13，所述发射极层13的高度小于第二绝缘隔离层12的高度,所述P型掺杂层的侧向掺杂浓度呈梯度性变化，靠近沟槽11处时的P型掺杂层的掺杂浓度低，两侧的掺杂浓度高。
本实施例中的绝缘栅半导体器件的制备方法，包括以下步骤：
(1)如图1所示，准备P+型硅衬底层5、在P+型硅衬底层5之上形成N+型缓冲层4、在N+型缓冲层4之上形成的N-型第一漂移层3、在N-型第一漂移层3之上形成N型磊晶层2、在N型磊晶层2之上形成N-型第二漂移层1；
(2)如图2、3所示，在N-型第二漂移层1上进行硼离子注入，形成P型掺杂层7，且P型掺杂层7的中使用梯度化光罩6处理，具体操作方法为在原先没有光罩下的制造条件下,根据梯度化设计的光罩增加P型掺杂剂量，因为有部分被遮住,可以维持原先设计器件的浓度平衡值,让崩溃电压维持,降低导通电压,降低短路时间，如图2所示，在W1、Wi和Wn等间隙处进行离子注入，形成梯度性变化掺杂浓度，所述梯度性变化包括线性变化、上抛物线变化和下抛物线变化，所述线性掺杂的依据方程为：N(x)＝(N2-N1)(1-x/L)+N1；所述上抛物线变化的依据方程为：所述下抛物线变化的依据方程为：其中N(x)为x轴的掺杂浓度，L为长度，N1为基底浓度，N2为峰值浓度，x轴为长度距离，y轴为掺杂浓度，W为打开的孔距。；
(3)对P型掺杂层7进行氧化形成氧化隔离层，并在中部进行砷离子注入形成N+型掺杂层9；
(4)对N+型掺杂层9进行氧化形成氧化隔离层，并在N+型掺杂层9的两侧进行硼离子注入形成P+型掺杂层8；
(3)对N+型掺杂层9中部进行蚀刻以形成沟槽11，所述沟槽11贯穿整个N+型掺杂层9、P型掺杂层7的厚度，并且底部伸入到N型磊晶层2中；
(4)如图4所示，对沟槽11的底部和侧壁进行设置第一绝缘隔离层10，所述第一绝缘隔离层10的材质为二氧化硅；
(5)在沟槽11中埋入栅极电极，并于栅极电极之上设置第二绝缘隔离层12，所述第二绝缘隔离层12延伸至沟槽11的两侧，所述第二绝缘隔离层12的材质为二氧化硅，并分别伸入到沟槽11两侧的N+型掺杂层9中；
(6)如图5所示，最后在P+型掺杂层8、N+型掺杂层9以及第二绝缘隔离层12上覆盖发射极13，并在P+型硅衬底层5的下部覆盖集电极14，即得到具有低导通电压和高耐击穿电压的绝缘栅半导体器件。所述N+型缓冲层的浓度为5e18 cm-3。所述N-型第一漂移层的浓度为3e14 cm-3。所述N型磊晶层的浓度为5e16 cm-3。所述P型掺杂层的掺杂浓度在3e14 cm-2
本技术方案中的所述绝缘栅半导体器件耐击穿电压≥1200V，所述绝缘栅半导体器件的导通电压＜1.3V，所述绝缘栅半导体器件的关闭时间<2μS，如图6和图7所示。
前述的实例仅是说明性的，用于解释本发明所述方法的一些特征。所附的权利要求旨在要求可以设想的尽可能广的范围，且本文所呈现的实施例仅是根据所有可能的实施例的组合的选择的实施方式的说明。因此，申请人的用意是所附的权利要求不被说明本发明的特征的示例的选择限制。在权利要求中所用的一些数值范围也包括了在其之内的子范围，这些范围中的变化也应在可能的情况下解释为被所附的权利要求覆盖。
Claims (10)
1.一种绝缘栅半导体器件，其特征在于，自下到上依次包括集电极层、衬底层、N+型缓冲层、N-型第一漂移层、N型磊晶层、P型掺杂层、位于P型掺杂层两侧的P+型掺杂层、位于P+型掺杂层内部的N+型掺杂层、贯穿N+型掺杂层、掺杂层并伸入第二漂移层的沟槽、位于沟槽侧壁以及底部的第一绝缘隔离层、位于沟槽之上的第二绝缘隔离层、位于第二绝缘隔离层两侧的发射极层，所述发射极层的高度小于第二绝缘隔离层的高度，所述P型掺杂层的侧向掺杂浓度呈梯度性变化。
2.根据权利要求1所述的绝缘栅半导体器件，其特征在于，所述P+型掺杂层下方的P型掺杂层的掺杂浓度大于N+型掺杂层下方的P型掺杂层的掺杂浓度。
3.根据权利要求1或2中所述的绝缘栅半导体器件，其特征在于，所述绝缘栅半导体器件耐击穿电压≥1200V。
4.根据权利要求3所述的绝缘栅半导体器件，其特征在于，所述绝缘栅半导体器件的导通电压＜1.3V。
5.根据权利要求3所述的绝缘栅半导体器件，其特征在于，绝缘栅半导体器件的关闭时间<2μS。
6.根据权利要求1所述的绝缘栅半导体器件，其特征在于，所述衬底层为P型硅衬底层。
7.根据权利要求1所述的绝缘栅半导体器件，其特征在于，所述第一绝缘隔离层的原料为二氧化硅。
8.根据权利要求1所述的绝缘栅半导体器件，其特征在于，所述第二绝缘隔离层的原料为二氧化硅。
9.一种根据权利要求1-8任一项所述的绝缘栅半导体器件的制备方法，其特征在于，至少包括以下步骤：
(1)准备衬底层、在衬底层之上形成N+型缓冲层、在N+型缓冲层之上形成的N-型第一漂移层、在N-型第一漂移层之上形成N型磊晶层、在N型磊晶层之上形成N型第二漂移层；
(2)在N型第二漂移层上进行硼离子注入，形成P型掺杂层，且P型掺杂层的侧向掺杂浓度呈梯度性变化；
(3)对P型掺杂层进行氧化形成氧化隔离层，并在中部进行砷离子注入形成N+型掺杂层；
(4)对N+型掺杂层进行氧化形成氧化隔离层，并在N+型掺杂层的两侧进行硼离子注入形成P+型掺杂层；
(3)对N+型掺杂层中部进行蚀刻以形成沟槽，所述沟槽贯穿整个N+型掺杂层、P型掺杂层的厚度，并且底部伸入到N型磊晶层中；
(4)对沟槽的底部和侧壁进行设置第一绝缘隔离层，所述第一绝缘隔离层的材质为二氧化硅；
(5)在沟槽中埋入栅极电极，并于栅极电极之上设置第二绝缘隔离层，所述第二绝缘隔离层延伸至沟槽的两侧，所述第二绝缘隔离层的材质为二氧化硅，并分别伸入到沟槽两侧的N+型掺杂层中；
(6)最后在P+型掺杂层、N+型掺杂层以及第二绝缘隔离层上覆盖发射极，并在P型硅衬底层的下部覆盖集电极，即得到具有低导通电压和高耐击穿电压的绝缘栅半导体器件。
10.根据权利要求9所述的绝缘栅半导体器件的制备方法，其特征在于，所述步骤(2)中P型掺杂层的掺杂方法为在掺杂时使用梯度化光罩进行掺杂。
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