KR20120027299A - 탄화 규소 소자들에 대한 확산된 접합 단자 구조들 및 이를 포함하는 탄화 규소 소자들을 제조하는 방법 - Google Patents

탄화 규소 소자들에 대한 확산된 접합 단자 구조들 및 이를 포함하는 탄화 규소 소자들을 제조하는 방법 Download PDF

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Abstract

전자 소자는 제1 도전성 타입 및 탄화 규소층의 표면에 인접한 메인 접합을 갖는 탄화 규소층, 및 메인 접합에 인접한 탄화 규소층의 표면에 있는 접합 단자 영역을 포함한다. 접합 단자 영역의 전하는 메인 접합으로부터의 측면 거리에 따라 감소하며, 접합 단자 영역의 최대 전하는 약 2×1014 cm-2 미만일 수 있다.

Description

탄화 규소 소자들에 대한 확산된 접합 단자 구조들 및 이를 포함하는 탄화 규소 소자들을 제조하는 방법{DIFFUSED JUNCTION TERMINATION STRUCTURES FOR SILICON CARBIDE DEVICES AND METHODS OF FABRICATING SILICON CARBIDE DEVICES INCORPORATING SAME}
관련 출원에 대한 교차 참조
본 출원은 2009년 5월 12일에 출원되며 그 개시내용 전체가 여기에 참조로 포함되는 미국 가출원 특허 제61/177,372호의 이익을 청구한다.
미국 정부 이익의 성명
본 발명은 미 육군 분석실험실에 의해 수여된 협약 제W911NF-04-2-0022호 하에 정부 지원에 의해 이루어졌다. 정부는 본 발명에 특정 권한을 가진다.
본 발명은 마이크로전자 소자들에 관한 것이며, 더 구체적으로는 탄화 규소 소자들에 대한 에지 단자에 관한 것이다.
고전압 탄화 규소(SiC) 소자들은 고전압을 핸들링할 수 있으며, 그 활성 영역의 사이즈에 따라 약 100 암페어 이상의 전류를 핸들링할 수 있다. 고전압 SiC 소자는, 특히, 전력 조정, 분배 및 제어 분야에 있어서 다수의 중요 애플리케이션들을 가진다.
종래의 전력 소자 구조는 드리프트 영역으로서 기능하는 n-에피텍셜 층이 형성되는 n-타입 SiC 기판을 가진다. 소자는, 통상적으로 역 바이어스 방향의 전압을 차단하고, 순방향 바이어스 방향의 전류 흐름을 제공하기 위한 메인 접합으로서의 역할을 하는, n-층 상의 P-N 및/또는 쇼트키 접합을 포함한다. 통상적으로 이온 주입에 의해 형성되는 p-타입 접합 단자 확장(JTE) 영역은 메인 접합을 둘러쌀 수 있다. JTE 영역을 형성하기 위해 사용되는 주입은 알루미늄, 붕소, 또는 임의의 다른 적절한 p-타입 도펀트일 수 있다. JTE 영역의 목적은 에지들에서 전계 과밀을 감소시키거나 방지하고, 공핍 영역이 소자의 표면과 상호작용하는 것을 감소시키거나 방지하는 것이다. 표면 효과는 공핍 영역이 불균일하게 확산하도록 할 수 있는데, 이는 소자의 항복 전압에 악영향을 줄 수 있다. 다른 단자 기술들은 표면 효과에 의해 더욱 강하게 영향을 받을 수 있는 가드 링들 및 플로팅 필드 링들을 포함한다. 또한, 채널 단절(stop) 영역은, 소자의 에지에 대한 공핍 영역의 확장을 방지/감소시키기 위해, 질소 및 인과 같은 n-타입 도펀트들의 주입에 의해 형성될 수 있다.
추가적인 종래의 SiC 쇼트키 다이오드의 단자들은 Singh 등에 의한 ISPSD '97, pp.157-160, "Planar Terminations in 4H-SiC Schottky Diodes With Low Leakage And High Yields"에 기술된다. SiC 쇼트키 장벽 다이오드의 p-타입 에피택시 가드 링 단자는 Ueno 등에 의한 IEEE Electron Device Letters, Vol. 16, No. 7, July, 1995, pp.331-332, "The Guard-Ring Termination for High-Voltage SiC Schottky Barrier Diodes"에 기술된다. 추가로, 다른 단자 기술들이 "SiC Semiconductor Device Comprising A PN Junction With A Voltage Absorbing Edge"라는 명칭의 PCT 출원 공보 WO 97/08754에 기술된다.
접합 단자 확장(JTE)에 추가하여, 다수의 플로팅 가드 링들(MFGR) 및 필드 플레이트들(FP)은 고전압 탄화 규소 소자들에서 공통적으로 단자 방식으로 사용된다. 또다른 종래의 에지 단자 기술은 메사 에지 단자(mesa edge termination)이다.
또한, 필드 플레이트 단자는 소자의 에지 단자에 대한 종래 기술이며, 비용 효율적일 수 있다. 종래의 필드 플레이트 소자들에서, 높은 필드들이 금속 필드 플레이트 아래의 산소층에 의해 지원된다. 이러한 기술은 반도체 내의 가장 높은 필드가 상대적으로 낮은 실리콘 소자에 대해 잘 수행된다. 그러나, SiC 소자에서, 차단 상태의 전계들은 산화 반도체 인터페이스에 2.5의 인자를 곱하여 매우 높을 수 있다(~2 MV/cm). 이는 매우 높은 산소 필드들을 야기하며 롱-텀 신뢰성 문제들을 초래할 수 있다. 따라서, 필드 플레이트 단자들은 SiC 소자들에서 사용하기에 적합하지 않을 수 있다.
JTE 뿐만 아니라 다수의 플로팅 가드 링들의 사용은 주입 도즈 변동(implant dose variation)에 대한 JTE의 민감도를 감소시키기 위한 기술로서 제안되었다. Kinoshita 등에 의한 "Guard Ring Assisted RESURF: A New Termination Structure Providing Stable and High Breakdown Voltage for SiC Power Devices," Tech. Digest of ISPSD '02, pp. 253-256를 참조하라. Kinoshita 등은 이러한 기술들이 주입 도즈 변동에 대한 민감도를 감소시켰다고 보고하였다. 그러나, 단자에 대해 이용된 영역은 JTE의 내부 에지 및 JTE의 외부 모두에 가드 링들이 추가됨에 따라 JTE 단독 영역의 거의 3배로 증가했다.
종래의 JTE-단자형 PIN 다이오드가 도 1에 도시된다. 도시된 바와 같이, PIN 다이오드(100)는 p+ 층(116)과 n+ 기판(114) 사이에 n- 드리프트층(112)을 포함한다. 도 1은 PIN 구조의 절반을 예시한다; 구조는 미러 이미지 부분(미도시)을 포함할 수 있다. 애노드 접촉부(123)는 p+ 층(116) 상에 있고, 캐소드 접촉부(125)는 n+ 기판(114) 상에 있다. 복수의 JTE 존들(120A, 120B, 120C)을 포함하는 접합 단자 확장(JTE) 영역(120)은 p+ 층(116)에 인접한 n- 드리프트층(112)에 제공된다. JTE 존들(120A, 120B, 120C)은 p+ 층(116)과 n- 드리프트층(112) 사이의 PN 접합으로부터의 거리에 따라 단계식(stepwise) 방식으로 표면적으로 감소하는 전하 레벨들을 가질 수 있는 p-타입 영역들이다. 3개의 JTE 존들(120A, 120B, 120C)이 예시되지만, 더 많거나 더 적은 JTE 존들이 제공될 수 있다.
JTE 존들(120A, 120B, 120C)은 n- 드리프트층(112)으로의 연속적인 이온 주입에 의해 형성될 수 있다. 그러나, 이러한 주입은 다수의 마스크 및 주입 단계들을 요구하여, 복잡도 및 생산 비용을 증가시킬 수 있다. 이는 다수의 JTE 존들이 증가함에 따라 악화될 수 있다. 또한, 이러한 방식에 의해 제공되는 단계식 도핑 그레디언트는 이상적인 단자를 제공하지 않을 수 있다.
일부 실시예들은 메인 접합 영역을 포함하는 전자 소자에 대한 접합 단자 확장을 형성하는 방법들을 제공한다. 방법들은 메인 접합 영역에 인접하는 반도체 층 상에 마스크를 형성하는 단계를 포함하며, 반도체 층은 제1 도전성 타입을 가지며 마스크는 복수의 개구들을 포함한다. 제2 도전성 타입 도펀트들의 소스는 반도체 층의 표면에 제공되며, 제2 도전성 타입 도펀트들은 반도체 층으로 확산되어 탄화 규소층의 표면 근처의 마스크 개구들의 개별 개구에 대응하는 반도체 층에 도펀트 피크들을 남겨둔 채 합쳐지는 마스크 개구들의 개별 개구에 대응하는 반도체 층 내의 도핑된 영역을 형성한다. 도펀트 피크들을 포함하는 반도체 층의 표면 근처 영역이 제거된다. 반도체 층은 탄화 규소층을 포함할 수 있다.
마스크 개구들은 메인 접합 영역으로부터의 측면 거리에 따라 더 작아지는 반도체 층의 표면 영역들을 노출시키는 개별 영역들을 가진다. 도핑된 영역들은 메인 접합 영역으로부터의 거리에 따라 감소하는 측면 도핑 그레디언트를 갖는 반도체 층에 확산된 접합 단자 영역을 제공할 수 있다.
탄화 규소층의 표면 근처 영역을 제거하는 것은 도펀트 피크들을 포함하는 탄화 규소층으로부터 물질을 제거하는 것을 포함할 수 있다.
제2 도전성 타입 도펀트들의 소스를 제공하는 것은 제2 도전성 타입 도펀트들을 탄화 규소층으로 주입하는 것을 포함할 수 있다.
제2 도전성 타입 도펀트들의 소스를 제공하는 것은 기체상 확산 소스의 제2 도전성 도펀트들로 하여금 탄화 규소층으로 확산하게 하도록 선택된 조건 하에서 탄화 규소층에 인접한 제2 도전성 타입 도펀트들의 기체상 확산 소스를 제공하는 것을 포함한다.
제2 도전성 타입 도펀트들을 확산시키는 것은 1800℃를 초과하는 온도에서 제2 도전성 타입 도펀트들을 포함하는 탄화 규소층을 어닐링하는 것을 포함할 수 있다.
방법들은 탄화 규소층 상에 흑연 캡 층을 형성하는 단계를 더 포함할 수 있으며, 탄화 규소층을 어닐링하는 것은 탄화 규소층 및 흑연 캡 층을 어닐링하는 것을 포함할 수 있다.
비-확산 도펀트 피크들의 제거 후 탄화 규소층에서의 제2 도전성 타입 도펀트들의 피크 농도는 약 1018cm- 3이하이고, 일부 실시예에서는 약 1017cm-3 이하이다.
접합 단자 영역은 측면 디멘젼에서 메인 접합 영역에 가장 가까운 높은 도펀트 농도로부터 메인 접합 영역에서 가장 먼 낮은 도펀트 농도로 변경하는 피크 도펀트 농도를 가질 수 있다.
접합 단자 영역은 측면 디멘젼에서 완만하게 감소하는 피크 도펀트 농도를 가질 수 있다.
제2 도전성 도펀트들의 소스는 복수의 개구들에 대응하는 위치들에서 탄화 규소층 내에 약 1018cm- 3이상의 피크 도펀트 농도를 제공할 수 있다.
복수의 개구들은 Ld의 측면 폭 및 Lnd의 인접 개구들 사이의 공간을 가질 수 있으며, Ld는 메인 접합 영역으로부터의 거리에 따라 감소할 수 있고 및/또는 Lnd는 메인 접합 영역으로부터의 폭에 따라 증가할 수 있다. 일부 실시예들에서, Ld는 약 2.5 μm 에서 약 1 μm까지 변경할 수 있다. 또한, Lnd는 약 2 μm일 수 있다.
마스크는 메인 접합 영역에 가장 가까운 제1 존 및 제1 존으로부터 메인 접합 영역으로부터 더욱 먼 제2 존을 포함하는, 복수의 존들을 포함할 수 있다. 제1 존에서, 인접한 개구들 사이의 공간 Lnd는 메인 접합 영역으로부터의 거리에 따라 일정하게 유지되고, 개구들의 측면 폭 Ld는 메인 접합 영역으로부터의 거리에 따라 감소할 수 있다. 제2 존에서, 인접한 개구들 사이의 공간 Lnd은 메인 접합 영역으로부터의 거리에 따라 증가할 수 있고, 측면 폭 Ld는 메인 접합 영역으로부터의 거리에 따라 일정하게 유지될 수 있다.
마스크는 제2 존보다 메인 접합으로부터 더 멀리 있는 제3 존을 포함할 수 있으며, 제3 존에서 개구들의 측면 폭 Ld는 메인 접합으로부터의 거리에 따라 일정하게 유지되고, 인접 개구들 사이의 공간 Lnd는 메인 접합 영역으로부터의 거리 량을 증가시킴으로서 증가한다.
일부 실시예들에 따른 전자 소자는 제1 도전성 타입을 가지며 탄화 규소층의 표면에 인접한 메인 접합을 포함하는 탄화 규소층, 및 메인 접합에 인접한 탄화 규소층의 표면에 있는 접합 단자 영역을 포함한다. 접합 단자 영역의 전하는 메인 접합으로부터의 측면 거리에 따라 감소하며, 접합 단자 영역의 전하는 약 2×1014 cm-2 미만일 수 있다.
접합 단자 영역은 측면 폭 LJTE를 가질 수 있다. 일부 실시예들에서, 접합 단자 영역의 최대 전하는 약 1×1014 cm-2 미만일 수 있다. 접합 단자 영역의 최대 도핑 농도는 약 5×1018 cm-3일 수 있다.
전자 소자는 탄화 규소층의 표면에 있는 반도체 메사를 더 포함할 수 있고, 접합 단자 영역은 반도체 메사에 인접할 수 있다.
탄화 규소층의 표면에 가까운 접합 단자 영역의 전하는 메인 접합 근처의 최대 전하에서 약 5×1012 cm-2로 완만한 방식으로 측면으로 감소할 수 있다.
추가적인 실시예들에 따른 전자 소자는 제1 도전성 타입을 가지며 탄화 규소층의 표면에 인접한 메인 접합을 포함하는 탄화 규소층을 포함한다. 접합 단자 영역은 메인 접합에 인접한 탄화 규소층이 표면에 있다. 접합 단자 영역은 프라이머리 접합(primary junction)에 인접한 영역에서 약 5×1013 cm-2의 전체 전하를 갖는 제2 도전성 타입 도펀트들의 영역을 포함하며, 대략 선형 방식으로 메인 접합으로부터의 거리에 따라 감소하는 도핑 프로파일을 가질 수 있다.
도 1은 종래의 접합 단자 확장(JTE) 단자를 갖는 SiC PIN 다이오드들을 예시한다.
도 2a 및 2b는 일부 실시예들에 따른 JTE 단자의 형성을 예시한다.
도 3은 일부 실시예들에 따른 복수의 확산된 도핑 영역들을 포함하는 탄화 규소층을 예시한다.
도 4a 및 4b는 2차 이온 질량 분석기(secondary ion mass spectrometry: SIMS)에 의해 측정된 4H-SiC 내의 p-타입 도펀트들의 몇몇 상이한 도핑 프로파일들을 예시한다.
도 5는 일부 실시예들에 따른 JTE 단자의 형성을 예시한다.
도 6은 일부 실시예들에 따른 PIN 다이오드를 예시한다.
도 7a-7d는 일부 실시예들에 따라 JTE 단자들을 형성하기 위한 예시적인 마스크 레이아웃들을 예시한다.
도 8은 일부 실시예들에 따른 마스크 설계 원리들을 예시한다.
도 9는 일부 실시예들에 따라 마스크 패턴을 사용하여 생성될 수 있는 시뮬레이팅된 준-선형(quasi-linear) 도핑 프로파일을 예시한다.
본 발명의 실시예들이 이제 첨부 도면들을 참조하여 하기에 더 완전히 기술될 것이며, 첨부 도면들에서, 본 발명의 실시예들이 도시된다. 그러나, 본 발명이 많은 상이한 형태들로 구현될 수 있으며, 여기서 설명되는 실시예들에 따라 제한되는 것으로서 해석되지 않아야 한다. 오히려, 이들 실시예들은 이 개시물이 완전해지도록 제공되며, 당업자에게 본 발명의 범위를 완전히 전달할 것이다. 명세서 전반에 걸쳐 동일한 번호들을 동일한 엘리먼트들을 참조한다.
용어 제1, 제2 등이 여기서 다양한 엘리먼트들을 기술하기 위해 사용될 수 있지만, 이들 엘리먼트들이 이들 용어들에 의해 제한되지 않아야 한다는 점이 이해될 것이다. 이들 용어들은 단지 하나의 엘리먼트들을 또다른 엘리먼트와 구별하기 위해서 사용된다. 예를 들어, 본 발명의 범위로부터 벗어남이 없이, 제1 엘리먼트는 제2 엘리먼트라고 명명될 수 있고, 유사하게, 제2 엘리먼트는 제1 엘리먼트라고 명명될 수 있다. 여기서 사용되는 바와 같이, 용어 "및/또는"은 연관된 열거된 항목들 중 임의의 것 또는 연관된 열거된 항목들 중 하나 이상의 모든 조합들을 포함한다.
여기서 사용되는 용어는 오직 특정 실시예들을 기술할 목적이며, 본 발명을 제한하도록 의도되지 않는다. 여기서 사용되는 바와 같이, 단수 형태("a", "an" 및 "the")는, 문맥에서 명백하게 달리 표시되지 않는 한, 복수 형태들 역시 포함하도록 의도된다. 여기서 사용되는 경우, 용어 "구비하다","구비하는", "포함하다" 및/또는 "포함하는"은 언급된 피쳐들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 피쳐들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 이들의 그룹들의 존재 또는 추가를 불가능하게 하지는 않는다.
달리 정의되지 않는 한, 여기서 사용되는 (기술 및 과학 용어들을 포함하는) 모든 용어들은 본 발명이 속하는 기술 분야의 당업자들에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 여기서 사용되는 용어들은 이 명세서 및 관련 기술의 문맥에서 상기 용어들의 의미와 일치하는 의미를 갖는 것으로서 해석되어야 하며, 여기서 명시적으로 정의되지 않는 한 이상화된 또는 과도하게 형식적인 의미로 해석되지는 않을 것이라는 점이 추가로 이해된다.
층, 영역 또는 기판과 같은 엘리먼트가 "~상에" 있는 것으로, 또는 또다른 엘리먼트 "상으로" 확장되는 것으로서 참조되는 경우, 상기 엘리먼트가 다른 엘리먼트 상에 직접 존재하거나 또는 다른 엘리먼트 상으로 직접 확장되거나, 또는 중간 엘리먼트들이 또한 존재할 수 있다는 점이 이해될 것이다. 반면, 엘리먼트가 "~상에 직접" 있거나 또는 또다른 엘리먼트"상으로 직접" 확장되는 것으로서 참조되는 경우, 어떠한 중재 엘리먼트들도 존재하지 않는다. 또한, 엘리먼트가 또다른 엘리먼트에 "접속"되거나 "커플링"되는 것으로서 참조되는 경우, 상기 엘리먼트가 다른 엘리먼트에 직접 접속 또는 커플링될 수 있거나, 중간 엘리먼트들이 존재할 수 있다는 점이 이해될 것이다. 반면, 엘리먼트가 또다른 엘리먼트에 "직접 접속"되거나 "직접 커플링"되는 것으로서 참조되는 경우, 어떠한 중간 엘리먼트들도 존재하지 않는다.
"아래에", "위에", "상부", "하부", "수평", "측면", "수직", "~아래에", "~위에" 등과 같은 상대적인 용어들은 하나의 엘리먼트, 층 또는 영역 대 또다른 엘리먼트 층 또는 영역의 관계를 도면에 예시된 바와 같이 설명하도록 여기서 사용될 수 있다. 이들 용어들은 도면에 도시된 배향에 추가하여 소자의 상이한 배향들을 포함하도록 의도된다는 점이 이해될 것이다.
본 발명의 실시예들은 본 발명의 이상화된 실시예들(및 중간 구조들)의 개략적 예시들인 단면 예시들에 대해 여기서 기술된다. 도면 내의 층들 및 영역들의 두께는 명료성을 위해 과장될 수 있다. 추가적으로, 예를 들어, 제조 기술들 및/또는 허용 오차들의 결과로서 예시들의 형상들의 변경들이 기대될 것이다. 따라서, 본 발명의 실시예들은 여기서 예시된 영역들의 특정 형상들에 제한되도록 해석되지 않아야 하며, 다만 예를 들어 제조로부터 야기되는 형상들의 편차를 포함할 것이다. 예를 들어, 직사각형으로 예시된 주입된 영역은, 통상적으로, 주입된 영역에서 미주입 영역으로의 이산 변경이 아닌, 자신의 에지에서 주입 농도의 그레디언트 및/또는 라운딩된 또는 곡선화된 피쳐들을 가질 것이다. 마찬가지로, 주입에 의해 형성된 매립 영역은 주입이 발생하는 표면과 매립 영역 사이의 영역에서의 일부 주입을 초래할 수 있다. 따라서, 도면들에 예시된 영역들은 속성상 개략적이며, 그 형상들은 소자의 영역의 실제 형상을 예시하는 것으로서 의도되지 않으며, 본 발명의 범위를 제한하는 것으로 의도되지 않는다.
본 발명의 일부 실시예들은 층 및/또는 영역에서의 다수 캐리어 농도를 지칭하는 n-타입 또는 p-타입과 같은 도전성 타입을 갖는 것으로서 특성화되는 반도체 층들 및/또는 영역들을 참조하여 기술된다. 따라서, n-타입 물질은 음으로 대전된 전자들의 다수 평형상태(equilibrium) 농도를 갖는 반면, p-타입 물질은 양으로 대전된 정공의 다수 평형상태 농도를 가진다. 일부 물질은 또다른 층 또는 영역에 비해 상대적으로 더 큰("+") 또는 더 작은("-") 다수 캐리어들의 농도를 표시하기 위해, (n+, n-, p+, p-, n++, n--, p++, p-- 등에서와 같이) "+" 또는 "-"로 표기될 수 있다. 그러나, 이러한 표기는 층 또는 영역 내의 특정한 다수 또는 소수 캐리어 농도의 존재를 의미하지는 않는다.
하기에 더 상세하게 기술될 바와 같이, 본 발명의 실시예들은 P-N, 쇼트키, PiN 또는 다른 이러한 반도체 소자들과 같은 반도체 소자들의 에지 단자를 개선시킬 수 있다. 본 발명의 특정 실시예들은 탄화 규소(SiC) 소자들의 에지 단자를 제공한다. 예를 들어, 본 발명의 실시예들은 SiC 쇼트키 다이오드, 접합 장벽 쇼트키(JBS) 다이오드들, PiN 다이오드들, 사이리스터, 트랜지스터, 또는 다른 이러한 SiC 소자들에 대한 에지 단자로서 이용될 수 있다.
일부 실시예들에 따라, 측면 및 수직 방향 모두에서 완만하게 등급분류된(graded) 도핑 프로파일을 갖는 접합 단자 확산은 도펀트들의 제어된 확산에 의해 탄화 규소 소자에 제공될 수 있다. 여기서 사용되는 바와 같이, 완만하게 등급분류된 도핑 프로파일은 비-단계식 방식으로 등급분류되어 도핑 농도에서의 급격한 변화들을 갖는 것을 특징으로 하지 않는 도핑 프로파일을 지칭한다. 완만하게 등급분류된 도핑 프로파일은, 예를 들어, 선형, 준-성형 및/또는 로그-선형 방식으로 등급분류된다.
도펀트들은 탄화 규소층에 형성된 마스크 내의 복수의 개구들을 통한 확산 또는 주입에 의해 탄화 규소층에 메인 또는 프라이머리 접합에 인접하여 제공될 수 있다. 개구들은 접합으로부터의 거리에 따라 감소하는 영역들을 갖는 탄화 규소층의 일부분들을 노출하도록 형성될 수 있다. 탄화 규소층은 어닐링되어 복수의 개구들을 통해 유입되는 도펀트들로 하여금 확산하여 탄화 규소층 내에 단일의 도핑된 JTE 영역들을 형성하게 할 수 있다. 달리 언급하자면, 마스크 개구들에 대응하는 탄화 규소층 내의 도핑된 영역들이 제어된 확산에 의해 확장되고, 따라서, 이들 영역들이 합쳐져서 완만하게 등급분류되고 일부 경우들에서는 수직 및/또는 측면 방향으로 선형으로 또는 거의 선형으로 등급 분류되는 도핑 농도를 갖는, 단일 접합 단자 영역을 형성한다. 특정 실시예들에서, JTE는 0.5μm의 JTE 깊이를 가정할 경우 메인 접합 근처의 약 5×l013cm-2에서 약 5×l011cm-2로 측면으로 거리에 따라 감소하는 선형으로 등급분류된 도핑 프로파일을 가지고 메인 접합 영역으로부터 약 200μm 이상의 거리 LJTE를 연장할 수 있다. 이러한 소자는, 주입을 위해 다수의 마스크들을 필요로 하며, 측면 디멘젼에서 선형으로 등급분류된 도핑 프로파일을 획득할 수 없는 종래의 주입된 JTE에 비해 더 우월한 접합 단자 특성들을 가질 수 있다.
예시적인 실시예들이 도 2a 및 2b에 예시된다. 도 2a 및 2b를 참조하면, n- 탄화 규소 드리프트층(12)이 n+ 탄화 규소 기판(14) 상에 형성된다. 기판(14)은 4H, 6H, 3C 및/또는 15R 폴리타입의 온 또는 오프 축 탄화 규소를 포함할 수 있다. 마스크 개구들(56 및 54A 내지 54E)을 포함하는 흑연 마스크(52)는 드리프트층(12)의 표면 상에 형성된다. 마스크 개구(56)는 소자의 메인 접합의 위치에 대응한다. 예를 들어, PIN 다이오드에서, 메인 접합은 PN 접합에 대응하며, 이를 통해 다수의 전도가 순방향 동작 상태에서 발생한다. 쇼트키 다이오드들과 같은 일부 소자들에서, 메인 접합은 P-N 접합에 추가하여, 또는 P-N 접합 대신 금속 반도체 접합을 포함할 수 있다.
마스크 개구들(54A 내지 54E)은 메인 접합에 인접하게 위치되며, 메인 접합으로부터 측면 거리에 따라 감소하는 드리프트층(12)의 표면의 영역들을 노출하도록 형성된다. 즉, 메인 접합에 더 가까운 마스크 개구들(54A 내지 54E)은 메인 접합으로부터 더 멀리 떨어져 있는 마스크 개구들(54A 내지 54E)보다 더 넓거나 및/또는 함께 더 가깝게 이격될 수 있는데, 이들은 더 작으며 및/또는 서로 더 멀리 떨어져 있다.
개구들(54A 내지 54E) 각각은 제1 폭 Ld을 가지며, 제2 폭 Lnd만큼 인접 개구로부터 이격된다. 도 2a 및 2b에 예시된 바와 같이, 제1 폭 Ld은 메인 접합으로부터의 측면 거리에 따라 감소할 수 있는 반면, 제2 폭 Lnd은 메인 접합으로부터 측면 거리에 따라 증가할 수 있다.
도 2a를 참조하면, 일부 실시예들에서, p-타입 도펀트들(50)은 이온 주입에 의해 드리프트층(12)으로 유입되어 각각 마스크 개구들(54A 내지 54E)에 대응하는 도핑된 영역들(20A 내지 20E)을 형성할 수 있다. 도핑된 영역들(20A 내지 20E)은 박스의 역행하는 또는 매립된 프로파일을 갖는 수직 방향(드리프트층(12)의 표면에 수직인)으로의 도핑 프로파일을 가질 수 있다.
이온들이 드리프트층(12)으로 주입되어 후속하는 열적 드라이브 인(drive-in) 어닐링 동안 드리프트층(12)에 원하는 JTE 도핑 프로파일을 형성하도록 확산될 충분한 양의 전체 전하를 갖는 도핑된 영역들(20A 내지 20E)을 형성할 수 있다. 일부 실시예들에서, 도핑된 영역들(20A 내지 20E)은 1019cm-3을 초과하는 드라이브 인 어닐링 이전에 피크 도핑 농도를 가질 수 있다. 원하는 전하량을 획득하기 위해 사용될 수 있는 예시적인 주입 조건들이 표 1에 도시된다.
표 1은 약 1×1019cm-3의 피크 도핑 농도를 갖는 4H-SiC의 알루미늄 이온들의 박스 프로파일을 획득하기 위한 주입 스케쥴을 도시한다.
도즈(cm-2) 에너지(keV)
2.0×1013 40
2.8×1013 80
4.3×1013 150
표 1 - 예시적인 이온 주입 스케쥴
도 2b에 도시되는 바와 같이, p-타입 도펀트들은 일부 실시예들에서 확산 도핑에 의해 드리프트층(12)으로 도입될 수 있다. 탄화 규소의 확산 도핑은 예를 들어, Y.Gao 등에 의한 "Selective doping of 4H-SiC by codiffusion of aluminum and boron," J. of Appl. Phys., col. 90, no. 11, pp. 5647-5651 (2001); S.I.Soloviev 등에 의한 "Doping of 6H-SiC by selective diffusion of boron," Appl. Phys. Letters, vol. 77, no. 4, pp. 4004-4006 (2000); 및 Y.Gao 등에 의한 "Investigation of boron diffusion in 6H-SiC," Appl. Phys. Letters, vol. 83, no. 5, pp. 905-907 (2003)에 기술된다.
SiC의 확산 도핑은 이온 주입에 비해 일부 장점들을 가질 수 있다. 특히, 확산 도핑은 SiC 격자구조에 대한 조사 손상을 도입하지 않는다. 확산 도핑은 또한 SiC의 깊은, 선형으로 등급 분류된 p-n 접합들을 형성하기에 적합할 수 있다. 또한, 확산된 붕소는 n-타입 도핑을 보상하여 매립된 진성 층을 형성할 수 있다. 그러나 SiC의 확산 도핑은 극도로 높은 처리 온도, 예를 들어 1800℃ 초과를 요구할 수 있는데, 이는 도핑되는 SiC 기판이 물리적으로 열화되도록 할 수 있다. 또한, 도가니(crucible) 내의 SiC 소스 물질들의 평형상태가 설정되어 승화 공정 동안 승화 또는 에피텍셜 성장을 회피하거나 방지하는 것이 바람직하다.
예를 들어, 일부 실시예들에서, 탄화 규소 드리프트층(12)을 포함하는 탄화 규소 기판(14)은 약 5 내지 30분 동안 약 1800℃ 내지 약 2200℃의 온도에서 아르곤 분위기에서 500 토르의 압력으로 p-타입 도펀트들의 기체상 소스에 노출될 수 있다. 드리프트층(12)의 표면을 보호하기 위해, 마스크(52)는 드리프트층의 표면상의 흑연 막을 포함할 수 있다. 확산 공정은 수냉벽들을 갖는 유도적으로 가열된 수직 석영 챔버(quartz chamber)를 사용하는 일부 실시예들에서 실행될 수 있다.
붕소 및/또는 알루미늄 증기는 고체 소스로부터의 승화에 의해 생성될 수 있다. 예를 들어, 붕소는 원소 붕소로부터 승화될 수 있는 반면, 알루미늄은 Al4C3로부터 승화될 수 있다. 특정 실시예들에서, 붕소 원자들은 드리프트층(12)으로 도핑될 수 있고, 기체상 소스는 2.5%의 원소 붕소를 포함할 수 있다.
공정의 평형상태 조건을 유지하기 위해, 탄화 규소 가루와 (도핑 원자들의 소스로서의) 원소 붕소의 혼합물을 갖는 흑연 도가니가 기체 상태와 기판 간의 0의 온도 그레디언트를 가지고 사용될 수 있다. 평형상태 조건이 도가니 내에서 설정되면, 기판(14) 상에서의 SiC의 에피텍셜 성장과 승화의 속도가 동일할 수 있으며, p-타입 불순물들이 드리프트층(12)으로 확산될 것이다. 드리프트층(12)으로의 불순물들의 확산은 SiC층에서의 규소 공격자점(vacancy)들에 의해 보조될 것으로 간주된다.
드리프트층(12)의 반대편의 기판(14)의 후면 상에서의 붕소의 비의도적 확산은 기판을 다이아몬드 페이스트로 덮어쌈(lap)으로써 제거될 수 있다. 또한, 확산 후, 흑연 마스크(52)는 산소 환경에서 태워짐으로써 제거될 수 있다.
이온 주입 및/또는 도펀트들의 확산을 통한 도핑된 영역들(20A 내지 20E)의 형성에 후속하여, 도 3에 도시된 바와 같이, 드라이브 인 어닐링이 수행되어 도펀트들들 드리프트층(12)으로 확산시켜서, 측면(X) 및 수직(Y) 방향 모두로 높은 도핑 농도에서 낮은 도핑 농도로 상대적으로 완만하게 등급분류되는, 등급분류된 JTE 프로파일(25)을 형성한다. 일부 실시예들에서, 도핑된 영역들(20A 내지 20B)은 1600℃보다 더 높은, 그리고 일부 실시예에서는 1800℃보다 더 높은 온도에서 어닐링될 수 있다. 도핑된 영역들은 5분 이상동안, 그리고 일부 실시예들에서는 30분 이상 동안 어닐링될 수 있다. 특정 실시예들에서, 도핑된 영역들(20A 내지 20B)은 약 30분 동안 약 1800℃의 온도에서 어닐링될 수 있다. 블랭킷(blanket) 흑연 캡 층(55)은 드리프트층(12)의 표면을 보호하기 위해 어닐링 이전에 드리프트층(12)의 표면에 형성될 수 있다.
드라이브-인 어닐링 공정 동안, 도핑된 영역들(16 및 20A 내지 20E) 내의 도펀트들이 드리프트층(12)으로 추가로 확산한다. 예를 들어, 도핑된 영역(16) 내의 도펀트들은 밖으로 확산하여 도핑된 영역(216)을 형성한다. 유사하게, 도핑된 영역(20A) 내의 도펀트들은 밖으로 확산하여 도핑된 영역(24A)을 형성하고, 도핑된 영역(20B) 내의 도펀트들은 밖으로 확산하여 도핑된 영역(24B)을 형성하는 등의 식이다. 그러나 심지어 드라이브-인 어닐링 이후라도, 비-확산된 도펀트 농도 피크(22A-22E)는 드리프트층(12)의 표면 근처 영역에 유지된다. 특히, 도핑된 영역들(20A-20E)이 탄화 규소 또는 도펀트들이 용이하게 확산하지 않는 또다른 물질의 층에 형성되는 경우, 도펀트 농도 피크들은 심지어 드라이브-인 어닐링 이후에도 유지될 수 있다.
확산된 도핑된 영역들(24A 내지 24E)은 함께 합쳐져서, 메인 접합으로부터의 측면 거리뿐만 아니라 드리프트층(12)의 표면으로부터의 수직 거리에 따라 완만하게 감소할 수 있는 도핑 농도를 갖는 연속적으로 도핑된 JTE 영역(23)을 형성한다. 예를 들어, 곡선들(25 및 26)은 드리프트층(12)의 상대적으로 일정한 p-타입 도핑 농도의 곡선들을 나타낸다. 곡선(26)을 따르는 도핑 농도는 곡선(25)을 따르는 도핑 농도보다 더 적다. PN 접합은 JTE 영역(23)의 p-타입 도핑 농도가 드리프트층(12)의 n-타입 도핑 농도와 동일한 컨투어(contour)를 따라 형성된다.
붕소의 경우, SiC의 확산 계수는 수직 방향(c-축)보다는 측면 방향에서 4 내지 5배 더 높다. 따라서, 붕소의 측면 확산은 측면 방향으로의 확산된 영역의 양호한 오버랩 또는 측면 합침을 제공하여, 예를 들어, 도펀트들의 블랭킷 확산에 비해 더 작은 평균 도핑을 갖는 더 큰 영역 등을 형성하게 된다. 즉, 도펀트들의 블랭킷 확산(즉, 오직 단일 JTE 개구만이 사용됨)에서, 도펀트들은 특정 거리만큼 측면으로 확산할 수 있지만, 평균 도핑은 이러한 측면 확산의 결과 현저하게 감소하지 않을 수 있다. 반면, 다수의 JTE 개구들이 사용되는 경우, 도펀트들의 측면 확산으로 인해 결과적인 JTE 영역들이 더 많이 도핑되어 JTE 영역에서 평균 도핑이 더 적게 된다.
2차 이온 질량 분석기(SIMS)에 의해 측정된 바와 같은 4H-SiC에서의 p-타입 도펀트들의 몇몇 상이한 도핑 프로파일들은 도 4a에 예시된다. 특히, 도 4a는 4H-SiC에서 붕소의 4개의 상이한 도핑 프로파일들을 예시한다. 프로파일들의 상세 내역들이 표 2에 도시된다.
곡선 도핑 타입 어닐링 온도(℃)
82 주입 1800
92 확산 1800
94 확산 1900
96 확산 2000
표 2 - 예시적인 도핑 조건들
도 4a를 참조하면, 탄화 규소 확산에서의 붕소의 초기 전하는 곡선들(92, 94 및 96)의 경우, 석영 반응기에서의 압력 및 온도에 의해 결정되었다. 곡선(82)의 경우, 초기 전하는 이온 주입에 의해 제공되어 정확하게 제어되었고, 도핑된 탄화 규소층은 아르곤 대기에 5분 동안 1800℃에서 어닐링되어 도펀트들을 재분배 및 활성화하였다.
도 4a에서 명백한 바와 같이, 도펀트 프로파일은 더 높은 확산 온도에 대해 더 깊게 연장한다. 그러나 탄화 규소층의 표면 근처의 도펀트들의 피크 농도는 각 경우에서 상대적으로 높게 유지된다. 도펀트들의 이러한 높은 농도는 접합 단자 확장에 있어서 바람직하지 않을 수 있는데, 왜냐하면 JTE 영역이 설계 차단 전압에서 완전히 공핍되지 않을 수 있기 때문이다. 그러나 표면 근처의 피크 농도의 영역들을 지나면, 각 경우의 도펀트 농도들은 일반적으로 깊이가 로그 선형 방식으로 감소한다.
도 4b는 SIMS에 의해 측정된 것으로서의 4H-SiC에서의 p-타입 도펀트들의 몇몇 확산 도핑 프로파일들을 예시한다. 각각의 곡선은 5분 동안 500 토르의 압력에서 2.5%의 붕소를 포함하는 기체상 소스로 도핑된 SiC층 확산에 대한 도핑 프로파일을 나타낸다. 확산 온도는 각각의 샘플에 대해 변경되었다. 곡선(102)은 1800℃에서의 확산을 나타내는 반면, 곡선들(104 및 106)은 1900℃에서의 확산을 나타내고, 곡선(108)은 2000℃에서의 확산을 나타낸다. 도펀트들을 재분배하기 위해 상당한 드라이브-인 확산이 5분 동안 1800℃의 온도의 아르곤 대기에서 수행되었다. 곡선(102)에 의해 표현되는 탄화 규소층의 전체 전하는 4.776 × 1013 cm-2이다. 곡선(104)에 의해 표현되는 탄화 규소층의 전체 전하는 6.702 × 1014 cm-2인 반면, 곡선(106)에 의해 표현되는 탄화 규소층의 전체 전하는 7.475 × 1014 cm-2이다. 마지막으로, 곡선(108)에 의해 표현되는 탄화 규소층의 전체 전하는 2.030 × 1015 cm-2이다.
설계 차단 전압에서 전체보다 더 적은 공핍의 문제를 감소시키거나 회피하기 위해, 드리프트층(12)의 표면 부분은, 예를 들어, 선택적인 에칭에 의해 제거될 수 있다. 도 5를 참조하면, 포토레지스트일 수 있는 에칭 마스크(56)가 소자의 메인 접합 위의 드리프트층(12) 상에 형성되며, 드리프트층(12)의 높게 도핑된 표면 부분은 선택적으로 에칭된다. 일부 실시예들에서, 약 0.2 μm의 물질이 드리프트층(12)의 표면으로부터 에칭될 수 있다. 선택적 에칭은, 예를 들어, 당해 기술분야에 공지된 반응성 이온 에칭 기법들을 사용하여 수행될 수 있다.
반도체 메사(40)는 이에 의해 높게 도핑된 영역(16)을 포함하는 소자의 메인 접합을 정의하도록 형성되는 반면, p-타입 도펀트들의 훨씬 더 낮은 피크 농도를 갖는 등급분류된 JTE 영역(23)이 정의되는데, 왜냐하면 p-타입 도펀트들의 높은 농도를 갖는 드리프트층(12)의 표면 영역이 제거되기 때문이다. 메사(40)는 약 0.2 μm의 높이를 가질 수 있다. 등급분류된 JTE 영역(23)은 거리 LJTE에 의해 메사로부터 측면으로 연장할 수 있다. JTE 영역(23)의 표면 도핑 농도는 소자의 메인 접합 근처에서 가장 클 수 있고, 접합으로부터 측면 바깥쪽으로 감소할 수 있다.
일부 실시예들에서, JTE 영역(23)은 JTE 영역(23)이 설계 블로킹 전압에서 완전히 공핍되도록 허용하는 p-타입 도펀트의 최대 농도를 가질 수 있다. 특정 실시예들에서, JTE 영역(23)은 드리프트층이 얼마나 많이 제거되느냐에 따라, 약 1×1014cm-2 이하인 p-타입 도펀트들의 최대 전하를 가질 수 있다. 추가적인 실시예들에서, JTE 영역(23)은 약 2×1013cm-2 이하인, 그리고 일부 실시예들에서는 약 1×1013cm-2 이하인 p-타입 도펀트들의 최대 전하를 가질 수 있다. 또한, JTE 영역(23)에서의 p-타입 도펀트들의 전하는 메인 접합 근처의 최대 전하로부터 메인 접합으로부터 떨어져 있는 포인트에서의 약 5×1012cm-2로 완만한 방식으로 측면으로 감소할 수 있다.
일부 실시예들에서, JTE 영역(23)의 표면 도핑 전하는 메인 접합 근처의 약 1×1014cm-2로부터 JTE 영역(23)의 외부 에지에서 약 1×1013 cm-2로 감소할 수 있다.
일부 실시예들에서, JTE 영역(23)의 표면 도핑 농도는 메인 접합 근처의 약 5×1017cm-3로부터 JTE 영역(23)의 외부 에지에서의 약 1016cm-3로 감소할 수 있다. 추가적인 실시예들에서, JTE 영역(23)의 표면 도핑 농도는 메인 접합 근처의 약 1017cm-3으로부터 JTE 영역(23)의 외부 에지에서의 약 1016cm-3으로 감소할 수 있다.
일부 실시예들에서, JTE 영역은 약 2×1013cm-2의 메인 접합 근처의 전체 전하, 및 일부 실시예들에서는 약 5×1012cm-2의 메인 접합 근처의 전체 전하를 가질 수 있다.
따라서, JTE 영역(23)이 설계 차단 전압에서 완전히 공핍되도록 허용하며, 메인 접합으로부터의 거리에 따라 측면으로 그리고 수직으로 모두 상대적으로 완만한 방식으로 감소하는 등급분류된 도펀트 프로파일을 갖는 피크 도핑 농도를 갖는 JTE 영역(23)은 오직 단일 마스킹 단계, 단일 도핑 단계 및 단일 드라이브-인 확산 단계를 사용하여 형성될 수 있다.
도 6은 각각 p-타입 영역(16) 및 기판(14) 상에서의 애노드 접촉(20) 및 캐소드 접촉(21)을 포함하는 완성된 소자를 예시한다. 측면 및 수직 방향 모두에서의 JTE 영역(23)의 등급분류된 도핑 프로파일은 도 6에 예시된 소자 내에 음영으로 표시된다.
위에 주지된 바와 같이, 측면 및 수직 방향들 모두에서 등급분류된 도핑 농도를 갖는 JTE 영역(23)을 제공하기 위해, 도핑된 영역들(20A-20E)에서의 전하량은 메인 접합으로부터의 거리에 따라 감소될 수 있다. 이온 주입 및 확산 도핑 모두에 대해, 드리프트층(12)으로 도핑되는 전하량은 도핑된 영역(20A-20E)의 사이즈, 형상, 공간 및/또는 분배를 변경함으로써 제어될 수 있다. 도핑된 영역들(20A-20E)의 사이즈, 형상, 공간 및 분배는 도 2a에 도시된 마스크 개구들(54A-54E)의 사이즈, 형상, 공간 및/또는 분배에 의해 결정된다. 다양한 패턴의 마스크 개구들(54A-54E)을 갖는 마스크들이 사용될 수 있다. 예를 들어, 도 7a-7d에 도시된 마스크 패턴들(52A-52D)은 메인 접합으로부터 멀어질수록 기저 드리프트층의 점진적으로 더 작은 영역들을 노출시키는 마스크 개구들(54)(밝은 영역들)을 포함한다.
도 7a-7d에 예시된 바와 같이, 마스크 개구들(54)은 임의의 기하학적 형상, 예를 들어, 선형, 사각형, 삼각형, 곡선형 등일 수 있다. 각 경우에 있어서, 더욱 더 작은 양의 드리프트층(12)을 노출하기 위해 마스크 개구들의 밀도 및/또는 사이즈가 메인 접합으로부터의 거리에 따라 감소될 수 있다. 이러한 방식으로, 마스크 개구들(54)에 대응하는 드리프트층 내의 도핑된 영역들은 동일한 주입 및/또는 기체상 소스로부터 도핑된다고 가정할 경우 더욱 더 작은 양의 전체 전하를 포함할 것이다.
도 8을 참조하면, 일부 실시예들에서, 도핑 마스크(52)는 일반적으로 선형인 마스크 개구들(54)을 포함할 수 있다. 일반적으로 선형인 마스크 개구들(54) 각각은 측면 폭 Ld를 가질 수 있고, 인접한 개구(54)로부터 폭 Lnd만큼 이격될 수 있다. 일부 실시예들에서, 도핑 마스크(52)는 존 1 내지 3으로서 도 8에 예시된 바와 같이, 메인 접합 영역으로부터의 거리에 기초하여 복수의 존들로 정렬될 수 있다. 주어진 존에서, 마스크 개구들(54)의 측면 폭 Ld는 메인 접합으로부터의 거리에 따라 감소할 수 있으며, 및/또는 인접한 마스크 개구들(54) 사이의 측면 폭 Lnd는 메인 접합 영역으로부터의 거리에 따라 증가할 수 있다.
예를 들어, 도 8에 예시된 실시예들에서, 도 8에서 메인 접합 영역에 가장 가까운 존 1에서, 마스크 개구들(54)의 측면 폭 Ld는 메인 접합으로부터의 거리에 따라 감소하는 반면, Lnd는 일정하게 유지된다. 다음 존인 존 2에서, 인접한 마스크 개구들(54) 사이의 측면 폭 Lnd는 메인 접합으로부터의 거리에 따라 증가하는 반면, 마스크 개구들(54)의 측면 폭 Ld는 일정하게 유지된다. 존 3에서, 인접한 마스크 개구들(54) 사이의 측면 폭 Lnd는 각각의 단계별로 양을 증가한 양만큼 메인 접합으로부터의 거리에 따라 증가하는 반면, 마스크 개구들(54)의 측면 폭 Ld는 일정하게 유지되거나 및/또는 감소한다.
일부 특정한 실시예들에서, 존 1에서, 마스크 개구들(54)의 측면 폭 Ld은 접합에 가깝게 2.5 μm에서 시작할 수 있고, 메인 접합으로부터의 거리가 증가함에 따라 0.05 μm 단계들로 1 μm까지 감소할 수 있는 반면, 인접한 마스크 개구들(54) 사이의 폭 Lnd은 2 μm로 일정하게 유지될 수 있다.
존 2에서, 마스크 개구들(54)의 측면 폭 Ld은 1 μm로 일정하게 유지될 수 있는 반면, 인접한 마스크 개구들(54) 사이의 폭 Lnd은 메인 접합으로부터의 거리가 증가함에 따라 0.2 μm 단계들로 증가할 수 있다.
존 3에서, 마스크 개구들(54)의 측면 폭 Ld은 1 μm로 일정하게 유지될 수 있는 반면, 인접한 마스크 개구들(54) 사이의 측면 폭 Lnd은 각 단계에서 증가하는 양 ΔLnd만큼 메인 접합으로부터의 거리에 따라 증가한다. 예를 들어, 존 3에서, Lnd은 3.6 μm로부터 4.4 μm(ΔLnd = 0.8 μm)까지의 단계로 증가하고, 그 다음에는 4.4 μm로부터 5.4 μm(ΔLnd = 1.0 μm)까지의 단계로 증가하고, 그 다음에는 5.4 μm 내지 6.6 μm(ΔLnd = 1.2 μm)까지의 단계 등으로 증가할 수 있다. 전술된 일반적 패턴들이 메인 접합으로부터의 거리에 따라 감소하는 JTE 영역에서의 전하의 레벨들을 제공하기 위해 사용될 수 있지만, 패턴의 일부 편차들이 존재하면서 여전히 일반적으로 선형으로 등급분류된 JTE 영역을 달성할 수 있다.
일부 실시예들에서, 마스크(54)는 도핑 및/또는 어닐링 조건들에 따라 선형, 비-선형 또는 거의 선형 방식으로 접합으로부터의 거리에 따라 감소하는 JTE 영역의 도핑 프로파일을 제공하도록 설계될 수 있다. 예를 들어, 준-선형 방식으로 감소하며, 전술된 바와 같은 마스크 패턴을 사용하여 생성될 수 있는 시뮬레이팅된 도핑 프로파일이 도 9에 예시된다. 도 9에 도시된 시뮬레이팅된 도핑 프로파일이 30분 동안 1800℃에서 도핑된 탄화 규소층의 어닐링에 기초한다.
전술된 접합 단자 확장은 많은 상이한 종류의 유니폴라 및/또는 바이폴라 전력 소자들, 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들, 절연 게이트 바이폴라 트랜지스터(IGBT)들, 게이트 턴오프 사이리스터(GTO)들, 바이폴라 접합 트랜지스터(BJT)들, MOS 제어 사이리스터(MCT)들, PIN 다이오드들, 쇼트키 다이오드들, 접합 장벽 쇼트키(JBS) 다이오드들 등과 관련하여 사용될 수 있다는 점이 이해될 것이다. 또한, 전술된 바와 같은 접합 단자 확장은 다른 반도체 물질들을 사용하여 제작되는 전력 소자들과 관련하여 사용될 수 있다. 예를 들어, 여기서 기술된 바와 같은 접합 단자 확장은 질화 갈륨 기반 물질들과 같은 다른 와이드 밴드갭 반도체 물질들, 또는 규소, 게르마늄, 갈륨 비소 등의 다른 반도체 물질들을 사용하여 제조되는 전력 소자들과 관련하여 사용될 수 있다.
도면 및 명세서들에서, 본 발명의 통상적인 바람직한 실시예들이 개시되었으며, 특정 용어들이 사용되었지만, 이들은 단지 포괄적이고 설명적인 의미로서만 사용되며, 제한의 목적이 아니며, 본 발명의 범위는 후속하는 청구범위에서 설명된다.

Claims (28)

  1. 전자 소자에 대한 접합 단자 확장을 형성하는 방법으로서,
    메인 접합 영역에 인접한 반도체 층 상에 마스크를 형성하는 단계 - 상기 반도체 층은 제1 도전성 타입을 가지며, 상기 마스크는 복수의 개구들을 포함함 - ;
    상기 반도체 층 내에 제2 도전성 타입 도펀트들의 소스를 제공하는 단계;
    상기 반도체 층의 표면 근처의 상기 마스크 개구들의 개별 개구들에 대응하는 상기 반도체 층에 도펀트 피크들을 남기면서 합쳐지는 상기 마스크 개구들의 개별 개구들에 대응하는 상기 반도체 층에 도핑된 영역들을 형성하도록 상기 제2 도전성 타입 도펀트들을 상기 반도체 층으로 확산시키는 단계; 및
    상기 도펀트 피크들을 포함하는 상기 반도체 층의 표면 근처 영역을 제거하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 마스크 개구들은 상기 메인 접합 영역으로부터 측면 거리에 따라 더 작아지는 상기 반도체 층의 표면의 영역들을 노출하는 개별 영역들을 갖는 방법.
  3. 제1항에 있어서,
    상기 도핑된 영역들은 상기 메인 접합 영역으로부터의 거리에 따라 감소하는 측면 도핑 그레디언트(lateral doping gradient)를 갖도록 상기 반도체 층에서 확산된 접합 단자 영역을 제공하는 방법.
  4. 제1항에 있어서,
    상기 반도체 층은 탄화 규소층을 포함하는 방법.
  5. 제4항에 있어서,
    상기 탄화 규소층의 표면 근처 영역을 제거하는 단계는 상기 도펀트 피크들을 포함하는 상기 탄화 규소층으로부터 물질을 제거하는 단계를 포함하는 방법.
  6. 제4항에 있어서,
    상기 제2 도전성 타입 도펀트들을 확산시키는 단계는 1800℃를 초과하는 온도에서 상기 제2 도전성 타입 도펀트들을 포함하는 상기 탄화 규소층을 어닐링(anneal)하는 단계를 포함하는 방법.
  7. 제6항에 있어서,
    상기 탄화 규소층 상에 흑연 캡 층(graphite cap layer)을 형성하는 단계를 더 포함하고, 상기 탄화 규소층을 어닐링하는 단계는 상기 탄화 규소층 및 상기 흑연 캡 층을 어닐링하는 단계를 포함하는 방법.
  8. 제4항에 있어서,
    상기 도펀트 확산 피크의 제거 후, 상기 탄화 규소층 내의 제2 도전성 타입 도펀트들의 피크 전하는 약 1×1014 cm-2 이하인 방법.
  9. 제4항에 있어서,
    상기 접합 단자 영역은 상기 메인 접합 영역으로부터 멀어지는 측면 방향으로 감소하는 피크 도펀트 농도를 갖는 방법.
  10. 제4항에 있어서,
    제2 도전성 도펀트들의 소스는 상기 복수의 개구들에 대응하는 위치들에서 상기 탄화 규소층에 피크 도펀트 농도를 제공하는 방법.
  11. 제4항에 있어서,
    상기 복수의 개구들은 측면 폭 Ld 및 인접 개구들 사이의 공간 Lnd를 가지며, Ld는 상기 메인 접합 영역으로부터의 거리에 따라 감소하고 및/또는 Lnd는 상기 메인 접합 영역으로부터의 폭에 따라 증가하는 방법.
  12. 제11항에 있어서,
    Ld는 약 2.5 μm에서 약 1 μm까지 변화하는 방법.
  13. 제11항에 있어서,
    Lnd는 약 2 μm인 방법.
  14. 제11항에 있어서,
    상기 마스크는 상기 메인 접합 영역에 가장 가까운 제1 존 및 상기 제1 존으로부터 상기 메인 접합 영역으로부터 더 멀리 있는 제2 존을 포함하는 복수의 존들을 포함하고, 상기 제1 존에서, 인접 개구들 사이의 공간 Lnd는 상기 메인 접합 영역으로부터의 거리에 따라 일정하게 유지되며, 상기 개구들의 측면 폭 Ld는 상기 메인 접합 영역으로부터의 거리에 따라 감소하고, 상기 제2 존에서, 인접 개구들 사이의 공간 Lnd는 상기 메인 접합 영역으로부터의 거리에 따라 증가하고, 상기 개구들의 측면 폭 Ld는 상기 메인 접합 영역으로부터의 거리에 따라 일정하게 유지되는 방법.
  15. 제14항에 있어서,
    상기 마스크는 상기 제2 존보다 상기 메인 접합 영역으로부터 더 멀리 있는 제3 존을 포함하고, 상기 제3 존에서, 상기 개구들의 측면 폭 Ld는 상기 메인 접합으로부터의 거리에 따라 일정하게 유지되며, 인접 개구들 사이의 공간 Lnd는 상기 메인 접합 영역으로부터의 거리의 양을 증가시킴으로써 증가하는 방법.
  16. 제1항에 있어서,
    상기 제2 도전성 타입 도펀트들의 소스를 제공하는 단계는 제2 도전성 타입 도펀트들을 상기 반도체 층으로 주입하는 단계를 포함하는 방법.
  17. 제1항에 있어서,
    상기 제2 도전성 타입 도펀트들의 소스를 제공하는 단계는 상기 반도체 층에 인접하게 제2 도전성 도펀트들의 확산 소스를 제공하여, 상기 확산 소스 내의 제2 도전성 도펀트들을 상기 반도체 층으로 확산시키는 단계를 포함하는 방법.
  18. 제1항에 있어서,
    상기 접합 단자 영역은 측면 디멘젼(dimension)에서 완만하게 감소하는 피크 도펀트 농도를 갖는 방법.
  19. 제1 도전성 타입을 가지며, 탄화 규소층의 표면에 인접한 메인 접합을 포함하는 탄화 규소층; 및
    상기 메인 접합에 인접한 상기 탄화 규소층의 표면에 있으며, 상기 제1 도전성 타입의 반대인 제2 도전성 타입을 갖는 접합 단자 영역 - 상기 접합 단자 영역의 전하는 상기 메인 접합으로부터의 측면 거리에 따라 감소하고, 상기 접합 단자 영역의 최대 전하는 약 2×1014cm-2 미만임 -
    을 포함하는 전자 소자.
  20. 제19항에 있어서,
    상기 접합 단자 영역은 측면 폭 LJTE을 갖는 전자 소자.
  21. 제19항에 있어서,
    상기 접합 단자 영역의 최대 전하는 약 1×1014cm-2 미만인 전자 소자.
  22. 제19항에 있어서,
    상기 접합 단자 영역의 최대 도핑 농도는 약 5×1018cm-3인 전자 소자.
  23. 제19항에 있어서,
    상기 탄화 규소층의 표면에 있는 반도체 메사(semiconductor mesa)를 더 포함하고, 상기 접합 단자 영역은 상기 반도체 메사에 인접하는 전자 소자.
  24. 제23항에 있어서,
    상기 반도체 메사는 약 0.2 μm의 높이를 갖는 전자 소자.
  25. 제19항에 있어서,
    상기 탄화 규소층의 표면 근처의 상기 접합 단자 영역의 전하는 상기 메인 접합 근처의 최대 전하로부터 약 5×1012cm-2까지 완만한 방식으로 측면으로 감소하는 전자 소자.
  26. 제19항에 있어서,
    상기 접합 단자 영역의 전하는 상기 메인 접합으로부터의 측면 거리에 따라 완만하게 감소하는 전자 소자.
  27. 제19항에 있어서,
    상기 접합 단자 영역은 알루미늄 및/또는 붕소 도펀트들로 도핑되는 전자 소자.
  28. 제1 도전성 타입을 가지며, 탄화 규소층의 표면에 인접한 메인 접합을 포함하는 탄화 규소층; 및
    상기 메인 접합에 인접한 상기 탄화 규소층의 표면에 있는 접합 단자 영역
    을 포함하고,
    상기 접합 단자 영역은 프라이머리 접합(primary junction)에 인접한 영역에서 약 5×1012cm-2 이하의 전체 전하를 갖는 제2 도전성 타입 도펀트들의 영역을 포함하고, 상기 접합 단자 영역의 전체 전하는 거의 선형 방식으로 상기 메인 접합으로부터의 거리에 따라 감소하는 전자 소자.
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