CN105609407A - 用于形成半导体器件的方法和半导体器件 - Google Patents

用于形成半导体器件的方法和半导体器件 Download PDF

Info

Publication number
CN105609407A
CN105609407A CN201510776583.1A CN201510776583A CN105609407A CN 105609407 A CN105609407 A CN 105609407A CN 201510776583 A CN201510776583 A CN 201510776583A CN 105609407 A CN105609407 A CN 105609407A
Authority
CN
China
Prior art keywords
carbon
definition
semiconductor substrate
concentration
proton
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510776583.1A
Other languages
English (en)
Other versions
CN105609407B (zh
Inventor
M.耶利内克
J.G.拉文
H.厄夫纳
H-J.舒尔策
W.舒斯特雷德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN105609407A publication Critical patent/CN105609407A/zh
Application granted granted Critical
Publication of CN105609407B publication Critical patent/CN105609407B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • H01L29/66348Vertical insulated gate bipolar transistors with a recessed gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/14Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及用于形成半导体器件的方法和半导体器件。一种用于形成半导体器件的方法,包括:将定义剂量的质子注入到半导体衬底中,并且根据定义的温度轮廓对半导体衬底回火。取决于指示关于半导体衬底的至少一部分内的碳浓度的信息的碳相关参数,选择质子的定义剂量和定义的温度轮廓中的至少一个。

Description

用于形成半导体器件的方法和半导体器件
技术领域
实施例涉及半导体制造技术,并且特别涉及一种用于形成半导体器件的方法和半导体器件。
背景技术
许多半导体器件包括半导体衬底,该半导体衬底具有不同导电类型和不同掺杂浓度的区。具有不同掺杂区的半导体衬底的实现通常是挑战性的任务。一种在半导体内生成施主的方法是注入质子以生成氢致施主。提高由质子注入导致的施主的掺杂效率是期望的。
发明内容
一些实施例涉及用于形成半导体器件的方法。方法包括将定义剂量的质子注入到半导体衬底中,并且根据定义的温度轮廓对半导体衬底回火。取决于指示关于半导体衬底的至少一部分内的碳浓度的信息的碳相关参数,选择质子的定义剂量和定义的温度轮廓中的至少一个。
一些进一步的实施例涉及包括至少一个晶体管结构的半导体器件。晶体管结构包括发射极或源端以及集电极或漏端。进一步地,位于发射极或源端与集电极或漏端之间的半导体衬底区内的碳浓度在发射极或源端与集电极或漏端之间改变。
一些实施例涉及用于形成半导体器件的方法。方法包括:将第一定义剂量的质子注入到第一半导体晶片中,并根据第一定义的温度轮廓对第一半导体晶片回火。取决于指示关于第一半导体晶片的至少一部分内的第一碳浓度的信息的碳相关参数选择质子的第一定义剂量和第一定义的温度轮廓中的至少一个。进一步地,方法包括,将第二定义剂量的质子注入到第二半导体晶片中,并根据第二定义的温度轮廓对第二半导体晶片回火。取决于指示关于第二半导体晶片的至少一部分内的第二碳浓度的信息的碳相关参数选择质子的第二定义剂量和第二定义的温度轮廓中的至少一个。第一碳浓度与第二碳浓度不同。
附图说明
下面将仅作为示例并参考附图描述装置和/或方法的一些实施例,在附图中:
图1示出了用于形成半导体器件的方法的流程图;
图2示出了半导体器件的示意横截面;
图3示出了绝缘栅双极晶体管结构的示意横截面;
图4示出了台面绝缘栅双极晶体管结构的示意横截面;
图5示出了具有对应碳分布的场停止轮廓;
图6示出了一种用于形成半导体器件的方法的流程图;
图7示出了碳在硅中的溶解度;
图8示出了取代碳Cs在硅中的扩散系数;以及
图9示出了间隙碳Ci在硅中的扩散系数。
具体实施方式
现在将参考在其中示出了一些示例实施例的附图更完全地描述各种示例实施例。在附图中,为清楚起见,可以夸大线、层和/或区的厚度。
相应地,尽管示例实施例能够具有各种修改和可替换形式,但其实施例在附图中作为示例示出,并将在本文中进行详细描述。然而应当理解,决不旨在将示例实施例限于所公开的特定形式,而相反,示例实施例将覆盖落在本公开范围内的全部修改、等价项和可替换项。贯穿对附图的说明,类似的数字是指类似或相似的元件。
将理解,当元件被称为“连接”或“耦接”到另一元件时,其可以直接连接或耦接到另一元件,或者可以存在中介元件。相反,当元件被称为“直接连接”或“直接耦接”到另一元件时,不存在中介元件。用于描述元件之间的关系的其它术语应当以类似方式来理解(例如“在之间”对“直接在之间”,“邻接”对“直接邻接”等)。
在本文中使用的术语仅是为了描述特定实施例的目的,并且不旨在限制示例实施例。当用在本文中时,除非上下文明确指出,否则单数形式“一(a)”、“一个(an)”和“该”旨在也包括复数形式。应当进一步理解,术语“包括(comprises)”、“包括着(comprising)”、“包含(includes)”和/或“包含着(including)”,当用在本文中时,指定所陈述特征、整数、步骤、操作、元件和/或部件的存在,但不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其分组的存在或添加。
除非另外定义,否则全部术语(包括技术和科学术语)当用在本文中时具有与示例实施例所属领域的技术人员通常理解的相同的意义。将进一步理解,例如在通常使用的词典中定义那些的术语应当理解为具有与其在相关领域的上下文中的意义一致的意义。然而,假设本公开给与术语与技术人员通常理解的意义背离的特定意义,则在该定义在本文中被给出的特定上下文中,将考虑该意义。
图1示出了根据实施例的用于形成半导体器件的方法的流程图。方法100包括:将定义剂量的质子注入110到半导体衬底中,并且根据定义的温度轮廓对半导体衬底回火120。至少取决于指示关于半导体衬底的至少一部分内的碳浓度的信息的碳相关参数,选择质子的定义剂量和定义的温度轮廓参数中的至少一个。
通过基于半导体内的碳浓度选择用于注入的质子的剂量和/或用于注入之后的退火的温度轮廓,产生的掺杂浓度和/或掺杂分布可以更精确和/或更灵活地被调整。进一步地,可以使用具有高碳浓度的衬底。这样,可以提高掺杂效率。
在注入定义剂量的质子期间,取代碳Cs可以被推出晶格,并且可以变成间隙碳Ci。质子可以在被取代碳Cs占据之前的晶格空位处建立质子致施主(也称为氢致施主或浅热施主)。间隙碳Ci可以利用在半导体中可得的氧和氢建立CiOi-H络合物或CiO2i-H络合物(或其它CxiOxi-H络合物)。CiOi-H络合物可以具有非常低的扩散常数,并且也可以用作浅热施主。因此,掺杂浓度可以通过CiOi-H络合物来提高。进一步地,CiOi-H络合物可以束缚自由氢,所述自由氢否则可以在被取代碳Cs占据之前的晶格空位处建立更高阶氢络合物,这可以减少热施主的数目。换句话说,CiOi-H络合物可以通过束缚自由氢来增大掺杂浓度。
半导体器件例如可以是基于硅的半导体器件、基于碳化硅的半导体器件、基于砷化镓的半导体器件或基于氮化镓的半导体器件。半导体衬底例如可以是基于硅的半导体衬底、基于碳化硅的半导体衬底、基于砷化镓的半导体衬底或基于氮化镓的半导体衬底。所述半导体衬底例如可以是晶片、晶片的一部分或半导体管芯。
可以通过各种方式将碳结合到半导体衬底中。可以在制造半导体衬底本身(例如晶体生长或外延沉积)期间或者在制造半导体衬底之后并且在质子注入之前对碳进行结合。
例如,可以通过将碳注入到半导体衬底的至少一部分(例如场停止层或漂移层)中在注入定义剂量的质子之前将碳结合到半导体衬底的至少一部分中。碳注入的注入能量可以被选择为使得可以在半导体衬底内获得期望的碳浓度和/或碳轮廓。
可替换地或额外地,可以通过将碳扩散到半导体衬底的至少一部分中在注入定义剂量的质子之前将碳结合到半导体衬底的至少一部分中。扩散温度、扩散时间和/或所提供的进行扩散的碳的量可以被选择为使得可以在半导体衬底内获得期望的碳浓度和/或碳轮廓。例如,在扩散工艺期间提供超过在半导体衬底中在室温下碳的溶解度极限的碳。针对不同温度的碳在硅中的溶解度极限710(Solc)在图7中示出。
可替换地或额外地,可以通过生长具有定义的碳分布的半导体衬底的至少一部分来对碳进行结合。换句话说,在制造半导体衬底本身(例如晶体生长或外延沉积)期间可能已经结合了碳。这样,遍及整个半导体衬底或遍及半导体衬底的所沉积层或所生长部分,可以获得非常均匀的碳浓度。
独立于用于将碳结合到半导体衬底中的方法,之后可以将碳的一部分扩散出去。换句话说,额外地,方法100可以包括,通过根据定义的扩散温度轮廓对半导体衬底回火来将碳扩散出半导体衬底。例如,半导体衬底可以在没有碳或具有低水平的碳(例如显著低于该温度下的碳溶解度)的气氛中在预定义的时间内被加热到预定义温度,从而使碳被扩散出半导体衬底。这样,可以获得期望的碳轮廓(例如龟形轮廓)。
例如,半导体衬底的至少一部分内的碳浓度(例如平均碳浓度或最大碳浓度)可以高于1*1015cm-3(或高于1*1014cm-3,或高于5*1015cm-3,或甚至高于1*1016cm-3)。
可替换地或额外地,可以将碳浓度(例如平均碳浓度或最大碳浓度)保持在上限之下以便控制或最小化所描述的效果。例如,半导体衬底的至少一部分内的碳浓度可以低于1*1015cm-3(或低于1*1014cm-3,或低于5*1015)。
定义剂量的质子可以利用单一注入能量来注入,或者可以分布在几个注入能量或注入能量范围之内,从而产生在半导体衬底内的一个或多个深度处的注入最大值。例如,质子的定义剂量高于1*1013cm-3、1*1014cm-3(或高于1*1015cm-3,或高于5*1015cm-3)。
定义剂量的质子可以从半导体衬底的前侧来注入。半导体衬底的前侧可以是在此处要制造更复杂结构(例如晶体管结构和/或布线)的半导体衬底的侧面,而半导体衬底的后侧可以是在此处要制造不那么复杂结构(例如晶体管结构和/或布线)的半导体衬底的侧面。
例如,定义剂量的质子被注入110到半导体衬底中,以便在半导体衬底的至少一部分中生成定义浓度的间隙碳。
回火120可以利用定义的温度轮廓或温度斜坡来完成。定义的温度轮廓可以定义在半导体衬底的回火期间随时间的温度行进。定义的温度轮廓可以包括低于或少于500℃(或少于550℃、或少于450℃)的最大温度。质子致施主可以在回火120期间被激活。
质子致施主的实现和用于实现功率器件的随后工艺步骤可以在注入110定义剂量的质子之后在低于500℃(或低于550℃,或低于450℃)的温度下被执行。这样,碳分布和/或氢致施主的扩散或改变可以被避免或保持为低。可选地,熔化或非熔化模式下的激光工艺可以在质子照射之后在晶片后侧处被执行(例如用于激活用于IGBT的后侧发射极或用于二极管的发射极或用于功率MOSFET的漏区),例如由于靠近晶片后侧的温度最大值的强局部化,这对于质子致掺杂可能不重要。
定义剂量的质子和/或定义的温度轮廓取决于碳相关参数来选择或预定义,所述碳相关参数指示关于半导体衬底的至少一部分内的碳浓度的信息(例如,感兴趣区例如漂移区或场停止区内、或者整个半导体衬底内的平均或最大碳浓度)。
碳相关参数例如可以是碳浓度本身(例如平均或最大碳浓度)、或者与碳浓度成比例或使能确定碳浓度的参数。例如,碳相关参数可以是注入之前半导体衬底的、或注入之后可比较晶片(例如来自同一块已生长的半导体晶体)的电阻或掺杂浓度。半导体衬底的电阻或掺杂浓度可以是指示碳浓度的信息,因为这些参数可以与碳浓度成比例,或者可以使能确定碳浓度。
例如,方法可选地可以包括:测量半导体衬底的至少一部分的碳浓度(或指示碳浓度的另一参数),或者与将被形成的半导体器件的半导体衬底一起被制造的另一半导体衬底的至少一部分的碳浓度(或指示碳浓度的另一参数)。碳浓度可以被直接或间接地测量(例如空间分辨深层瞬态谱和/或红外测量,或者测量半导体衬底的电阻或掺杂浓度)。
例如,一个或多个先驱晶片(例如3)或者一个或多个测试晶片可以被全部或部分地处理。例如,可以完成全部工艺的热预算(例如省略沟槽蚀刻)和质子注入。可以对先驱晶片或测试晶片进行测量(例如通过IR、DLTS、扩展电阻分布法SRP或电气测量)以确定例如掺杂浓度,并且调整用于剩余晶片的工艺。换句话说,方法可以进一步包括:处理一个或多个测试晶片,并且确定测试晶片中的一个或多个的碳相关参数。进一步地,可以基于确定的碳相关参数对进一步的晶片进行处理。
额外地,方法100可选地可以进一步包括:使用定义的能量分布将电子、阿尔法粒子、氦或进一步的质子注入到半导体衬底中,以生成具有定义深度分布的间隙半导体原子。这样,可以进一步增大产生的CiOi-H络合物的数目。
根据所提出的概念或者在上面或下面描述的一个或多个实施例,多种多样的半导体器件可以是可制造的。例如,具有一个或多个晶体管结构的半导体器件可以基于所提出的概念来制造。例如,功率半导体器件(例如绝缘栅双极晶体管IGBT或纵向场效应晶体管)或二极管可以基于所提出的概念来制造。例如,功率半导体器件可以包括100V以上(或500V以上、1000V以上,或1500V以上,例如600V、1200V或1700V)的阻断电压。
图2示出了根据一个实施例的半导体器件的示意横截面。半导体器件200包括至少一个晶体管结构。晶体管结构包括发射极或源端210以及集电极或漏端220。位于发射极或源端210与集电极或漏端220之间的半导体衬底240内的碳浓度230在发射极或源端210与集电极或漏端220之间改变。
通过实现在晶体管的端之间改变的碳浓度,可以为实现晶体管的期望的掺杂轮廓提供额外的自由度。额外地或可替换地,如果碳浓度被增大为使得掺杂效率可以被提高,则为到达期望的掺杂浓度较少质子可以是必要的。
至少一个晶体管结构例如可以是具有集电极端、发射极端和基极端的双极晶体管结构,可以是包括源端、漏端和栅端的场效应晶体管结构,或者可以是包括发射极端、集电极端和栅端的绝缘栅双极晶体管结构。
发射极或源端210和集电极或漏端220可以是使能与半导体器件上的其它端或与外部器件的端电气连接的端。例如,发射极或源端210可以是发射极或源注入区、连接到发射极或源注入区的焊盘或者连接到发射极或源注入区的前侧金属层。例如,集电极或漏端220可以是集电极或漏注入区、连接到集电极或漏注入区的焊盘或者连接到集电极或漏注入区的后侧金属层。
针对改变的碳浓度的示例紧接着图2的横截面示出。在半导体器件200的半导体衬底内,局部碳浓度随不同深度改变。例如,碳浓度可以在1*1014cm-3与2*1016cm-3之间(或在1*1014cm-3与1*1017cm-3之间,或在1*1015cm-3与5*1015cm-3之间)改变。例如,发射极或源端210与集电极或漏端220之间的碳浓度轮廓包括少于2*1016cm-3的最大碳浓度,以及多于1*1014cm-3的最小碳浓度。例如,碳浓度轮廓的最大碳浓度可以多于碳浓度轮廓的最小碳浓度的两倍(或多于10倍,或多于50倍)。
例如,半导体器件200可以包括:相比于半导体器件200的半导体衬底的其它区在晶体管结构的漂移层或漂移区内的增大的碳浓度,或者可以包括:相比于晶体管结构的漂移层或漂移区在晶体管结构的场停止层或场停止区内的增大的碳浓度。
半导体器件可以包括薄半导体衬底。例如,半导体器件的半导体衬底包括少于200μm(或者少于150μm、少于100μm或少于80μm)的厚度。例如,碳可以从后侧被扩散到半导体衬底中(例如到半导体器件的场停止区中),和/或定义剂量的质子的至少一部分可以从半导体衬底的后侧被注入。
可替换地,碳原子可以从前侧被注入。例如,该注入步骤可以在制造工艺开始时执行,从而可以达到碳原子的深内扩散。可选地,例如可以在碳注入步骤与实现功率器件要求的制造工艺之间执行额外的高温步骤,以获得内扩散碳原子的更深穿透深度。
半导体器件200的更多细节和方面(例如半导体衬底、实现改变的碳浓度)结合所提出的概念或者在上面或下面描述的一个或多个示例(例如图1或者3到6)而被提及。半导体器件200可以另外包括一个或多个可选特征,所述一个或多个可选特征对应于所提出的概念或者在上面或下面描述的一个或多个示例的一个或多个方面。
图3示出了表示根据实施例的半导体器件的晶体管结构的绝缘栅双极晶体管布置350的一部分的示意横截面。绝缘栅双极晶体管布置350包括半导体结构(例如基于硅或基于碳化硅),所述半导体结构包括集电极层360、漂移层370、多个主体区380、多个源区385以及多个栅390中的栅390(例如具有分布在绝缘栅双极晶体管布置上的相似或等同结构)。多个源区385和漂移层370至少主要包括第一导电类型(例如n或p),并且多个主体区380和集电极层360至少主要包括第二导电类型(例如p或n)。多个栅390被布置,从而栅390能够引起通过主体区380的源区385与漂移层370之间的导电通道392。栅390可以通过绝缘层394(例如栅氧化物层)与至少主体区380电气绝缘。
主体区380和集电极层360包括第二导电类型,该第二导电类型可以是p掺杂的(例如通过结合铝离子或硼离子来引起)或n掺杂的(例如通过结合氮离子、磷离子或砷离子来引起)。因此,第二导电类型指示相对的n掺杂或p掺杂。换句话说,第一导电类型可以指示n掺杂,并且第二导电类型可以指示p掺杂,或者反之亦然。
多个栅390可以被布置,从而栅390根据场效应晶体管原理引起通过主体区380的源区385与漂移层370之间的导电通道392。换句话说,多个栅390被布置在主体区380邻近,但通过绝缘层390与主体区380电气绝缘,从而源区385与漂移层370之间的导电通道392可以通过施加到栅390的电压来控制。
换句话说,晶体管结构可以包括位于发射极或源端210与集电极或漏端220之间的漂移层370。可选地,晶体管结构还可以包括位于漂移层370与集电极或漏端220之间的场停止层。场停止层(也称为场停止区)例如可以包括至少两倍(或至少10倍,或至少50倍)于漂移层370的平均碳浓度的平均碳浓度。这例如可以通过具有随后的驱入步骤的碳注入步骤或通过外延沉积技术来实现。
半导体器件200可以主要或仅包括绝缘栅双极晶体管布置,或者可以包括进一步的电气元件或电路(例如用于控制绝缘栅双极晶体管布置的控制单元、或供电单元)。
具有一个或多个绝缘栅双极晶体管布置350的半导体器件的更多细节和方面(例如半导体衬底、实现改变的碳浓度)结合所提出的概念或者在上面或下面描述的一个或多个示例(例如图1到2或4到6)而被提及。图3中所示的半导体器件可以包括一个或多个额外可选特征,所述一个或多个额外可选特征对应于所提出的概念或者在上面或下面描述的一个或多个示例的一个或多个方面。
例如,结合上面或下面的一个或多个实施例(例如图1)而提及的定义剂量的质子可以通过将定义剂量的质子注入到将被形成的半导体器件的漂移层区中而被注入到半导体衬底中。
额外地或可替换地,碳可以通过外延技术被注入或扩散或结合到将被形成的半导体器件的场停止层区中,从而漂移层区内的平均碳浓度低于场停止层区内的碳浓度。
例如,漂移层区和场停止层区可以通过两个独立的注入和退火工艺来形成。针对漂移层的注入工艺可以包括利用一个或多个注入能量的质子注入,并且针对漂移层的退火工艺可以包括根据定义的温度轮廓(例如具有基本上490℃的最大温度)的回火。针对场停止层的注入工艺可以包括利用一个或多个注入能量的质子注入,并且针对场停止层的退火工艺可以包括根据定义的温度轮廓(例如具有大体400℃或420℃的最大温度)的回火。
图4示出了台面绝缘栅双极晶体管结构400的示意横截面。台面绝缘栅双极晶体管结构400包括集电极层460(例如1e16到1e18/cm2的掺杂浓度)和后侧集电极金属层462,用于在台面绝缘栅双极晶体管结构400的后侧处的到台面绝缘栅双极晶体管结构400的集电极层460的电气接触464。进一步地,台面绝缘栅双极晶体管结构400包括邻近集电极层460的漂移层470,并且(例如沉积的或注入的)主体层包括邻近漂移层470(例如5e12到1e14/cm2的掺杂浓度)的主体区480(例如1e17到1e19/cm2的掺杂浓度)。额外地,台面绝缘栅双极晶体管结构400包括与源金属层486接触的源区485,用于邻近主体区480的电气接触487。额外地,主体区480例如也可以与源金属层486接触。进一步地,包括纵向到达通过主体层的栅490(例如多晶硅栅)的沟槽被布置成具有到彼此的预定义的横向距离。栅可以通过栅布线492(未示出)电气地连接。可选地,台面绝缘栅双极晶体管结构400可以包括漂移层470与集电极层460之间的场停止层。
台面绝缘栅双极晶体管结构400包括表示台面结构的主体区。台面结构包括在一个横向方向上比在另一横向方向上(例如正交横向方向)显著更大(例如多于5倍更大或多于10倍更大)的尺寸。
具有一个或多个台面绝缘栅双极晶体管结构400的半导体器件的更多细节和方面(例如半导体衬底、实现改变的碳浓度)结合所提出的概念或者在上面或下面描述的一个或多个示例(例如图1到3或5到6)而被提及。图4中所示的半导体器件可以包括一个或多个额外可选特征,所述一个或多个额外可选特征对应于所提出的概念或者在上面或下面描述的一个或多个示例的一个或多个方面。
图5示出了在场停止层540的区中在半导体衬底内的碳的两种可能分布511和521的示例。场停止层540可以包括3μm与50μm或5与30μm之间的厚度,并且可以位于漂移层530(例如,取决于将被形成的半导体器件的阻断电压的40μm与220μm之间的厚度)与集电极层550(例如包括200nm与500nm之间的厚度)之间。
图指示随与半导体衬底的前侧或后侧正交地测量的深度(采用任意单位)的氢致施主HD的浓度和碳浓度(采用任意单位)的改变。
图3、4或5中所示的半导体器件可以包括具有图5中所示的场停止轮廓520的场停止区。
图5示出了具有对应碳分布511的常规生成的质子场停止轮廓510(氢致施主HD的浓度)分别与所提出的场停止轮廓520的示例(氢致施主HD的浓度)和对应碳分布521的比较。轮廓521示出了通过结合额外的碳521引入的支持CiOi-H相关的掺杂。在该模拟中,注入的掺杂剂量和退火条件相同。可替换地,碳浓度例如可以在晶片的整个纵向幅度上被有意地近似均匀地增强,以对于给定的注入剂量和退火条件获得场停止区的较高掺杂水平以及掺杂峰值与相邻最小值的掺杂浓度之间的较小差别(例如,导致场停止轮廓的改进的平滑度,以及利用其导致在器件的关闭期间的改进的柔软度)。
图6示出了用于形成半导体器件的方法的流程图。方法600包括:将第一定义剂量的质子注入610到第一半导体晶片中,并且根据第一定义的温度轮廓对第一半导体晶片回火620。取决于指示关于第一半导体晶片的至少一部分内的第一碳浓度的信息的碳相关参数来选择质子的第一定义剂量和第一定义的温度轮廓中的至少一个。进一步地,方法600包括:将第二定义剂量的质子注入630到第二半导体晶片中,并且根据第二定义的温度轮廓对第二半导体晶片回火630。取决于指示关于第二半导体晶片的至少一部分内的第二碳浓度的信息的碳相关参数来选择质子的第二定义剂量和第二定义的温度轮廓中的至少一个。进一步地,第一碳浓度与第二碳浓度不同(例如,超过第一碳浓度的10%、超过第一碳浓度的50%、或至少是平均值的2倍)。
通过基于半导体晶片的碳浓度来调整将被注入的质子的定义剂量和/或用于回火半导体晶片的定义的温度轮廓,可以能够使用具有不同碳浓度的半导体衬底,用于形成不同的半导体器件或相同的半导体器件。
方法600的更多细节和方面(例如半导体晶片、实现改变的碳浓度、结合碳、碳相关参数)结合所提出的概念或者在上面或下面描述的一个或多个示例(例如图1到5)而被提及。方法600可以包括一个或多个额外可选特征,所述一个或多个额外可选特征对应于所提出的概念或者在上面或下面描述的一个或多个示例的一个或多个方面。
一些实施例涉及用于提高质子照射的掺杂效率的方法。提高掺杂效率和/或调整所谓的质子掺杂的轮廓形状可以通过在半导体晶体中的定义的碳浓度的定向添加来实现。
例如,可以提高由与适合的回火组合的质子照射产生的施主的掺杂效率,以减少所需的质子剂量并且因此的工艺成本和/或提高针对不同掺杂轮廓形状的自由度。
例如,可以将定义的碳浓度插入到将被掺杂的器件(例如,IGBT)的漂移区的区中以通过从适合的退火工艺产生的Ci-Oi-H络合物来增大通过特定质子剂量和回火的生成可实现的施主浓度。
根据方面,碳可以扩散到例如由取代碳在硅中的固态溶解度控制的场停止的深度(例如,从前侧),从而可以存在漂移区中的掺杂浓度的足够可重复性和横向均匀性。取代碳的扩散常数在图8中示出。额外地,间隙碳可以被用于利用期望的效果(例如提高注入效率)。
碳扩散(到半导体中)例如可以在工艺序列中集成,从而结合的碳被扩散到半导体晶片中足够深并且随后不显著地扩散出去。根据方面,取代碳在工艺开始处被扩散(到半导体中)。
可替换地,碳可以在处理的开始处被结合在硅中。例如,这可以通过在晶体生长工艺期间的碳的对应添加来实现。如果碳在硅中的固态溶解度低于估计数量,则可以确定碳的开始浓度。这可以通过红外(IR)测量或可替换地通过先驱晶片来完成,该先去晶片用于确定由在质子注入处存在的碳引起的掺杂变化。由于碳的所知分离行为,测量结果可以被转移到更大数目的晶片。
可替换地,碳可以通过外延层被沉积到晶片上。碳可以在生长期间在层轮廓中以定义的方式被结合。多种可能的掺杂轮廓可以通过碳浓度的定向纵向改变来实现。
在质子注入步骤之前,碳可以主要地(例如,多于90%或多于99%)以其取代形式存在于硅晶体晶格内。这样,可以实现的是额外结合的施主浓度可以与注入和回火参数成比例,从而可以实现可重复的效果。
在质子注入和下面的回火步骤(例如,在300℃和550℃之间或在350℃和500℃之间的温度下)期间可以生成间隙硅原子,除了质子致施主和晶格空位之外。间隙硅原子可能已经在室温下以可比较的快扩散常数扩散。现有的取代碳可以充当针对自由间隙硅原子的获得中心,因而可以生成间隙碳Ci。从Cs到Ci的转移也可以由注入质子的能量转移来引起。间隙碳可以进而构建具有可获得氧和注入氢的期望的CiOi-H络合物。工艺可能被限制于取代碳Cs的初始浓度和分布,因为使用的衬底内的间隙氧Oi的浓度可能高于取代碳Cs的浓度。这样,以额外的自由度,产生的掺杂轮廓可以是可调整的。例如,可以以定义的深度和/或轮廓来生成CiOi-H施主,除了质子致施主之外,并且因此可以有效地提高和/或稳定质子掺杂的掺杂效率。例如,针对MCZ(磁场致Czochralski)衬底,间隙氧Oi的浓度可以高于1*1017cm-3,并且取代碳Cs的浓度可以低于1*1016
可替换地或额外地,效果可以由间隙碳Ci轮廓的定向调整来控制。例如,间隙碳Ci可以通过利用电子、阿尔法粒子、氦或质子的照射在取代碳Cs的扩散之后生成。最大效果的深度例如可以由照射的能量控制。可替换地,扩散到衬底中的间隙碳Ci浓度可以被利用,其例如可以通过碳的扩散参数和衬底的最终厚度来确定。
作为漏的表面对碳的或者在质子注入期间对间隙硅原子的分布的影响可以用于调整间隙碳Ci的轮廓形状。
例如,可以通过碳的组合的内和外扩散来生成(例如在漂移区中)龟形掺杂轮廓(或其它形状)。例如,漂移区掺杂的掺杂最大值可以近似位于漂移区的深度的一半处(例如在漂移区的中间三分之一中或在漂移层的深度的40%和60%之间)以改进切断属性。可替换地,掺杂最大值可以通过适合选择碳扩散进衬底或扩散出衬底的参数而偏移到漂移区的另一位置。
例如,漂移区的定向梯度也可以通过实现扩散进衬底的碳原子的定义轮廓(通过碳扩散进衬底或扩散出衬底的参数(例如退火温度或时间))来调整。例如,可以通过针对漂移区轮廓的梯度的定义预设或通过龟形掺杂轮廓的实现来改进或优化功率半导体的切断工艺、阻断能力和/或宇宙辐射稳定性。
依据方面,可以通过碳原子到衬底中的定义的前侧扩散来改进质子致场停止区的掺杂效率。这样,由利用若干注入能量的多个注入生成的多步场停止区的轮廓的波纹或纹波可以被显著减少。这可以以下述来解释:一方面通过碳浓度的逐渐行进并且因此引起的额外掺杂,并且另一方面通过显著促进从取代碳到间隙碳的转变的掺杂最大值之间的减少的空位浓度。在图5中示出针对通过碳结合平滑的掺杂轮廓的示例。
依据方面,提出的漂移区掺杂和/或场停止掺杂例如可以在下述材料内来实现:该材料通过中子嬗变掺杂或在晶体生长期间预掺杂有施主原子像例如磷、砷或锑。
可替换地或额外地,碳可以从晶片后侧扩散到衬底中。针对更大晶片直径(例如8’’或12’’)针对薄晶片的取代碳的扩散常数可能太低从而碳可以间隙地扩散到衬底中,并且因此具有低溶解度。间隙碳的扩散常数910超过取代碳的扩散常数810若干数量级(例如,图8和9)。
额外地或可替换地,碳可以在外延期间以定义的深度为目标而被结合。外延工艺可以中断一次或若干次以生成多种轮廓。碳可以在外延沉积期间从气相或通过在外延沉积之前和/或在外延沉积的中断期间的碳注入步骤被引入。
掺杂轮廓的行进(例如纵向轮廓行进)与器件定义位置中的碳含量的关联可以利用空间分辨DLTS(深级瞬态能谱法)和/或IR(红外)测量来完成。
当在计算机或处理器上运行计算机程序时,示例实施例可以进一步提供具有用于执行以上方法中的一个的程序代码的计算机程序。本领域技术人员将容易地意识到可以通过编程的计算机来执行各种以上描述的方法的动作。在本文中,一些示例实施例也意图覆盖程序存储器件,例如数字数据存储介质,其是机器或计算机可读的并且对机器可运行的或计算机可运行的指令的程序编码,其中所述指令执行以上描述的方法的动作中的一些或所有。程序存储器件可以是例如数字存储器、磁存储介质诸如磁碟和磁带、硬盘、或光可读数字数据存储介质。进一步示例实施例也意图覆盖被编程以执行以上描述的方法的动作的计算机、或被编程以执行以上描述的方法的动作的(场)可编程逻辑阵列((F)PLA)或(场)可编程门阵列((F)PGA)。
描述和附图仅仅图解公开内容的原理。因而将会被认识到的是本领域技术人员将能够设计各种布置,该布置尽管在本文中没有明确地描述或示出,但是体现本公开内容的原理并且被包含在其精神和范围内。此外,在本文中列举的所有示例主要明确意图于只为了教学的目的以辅助读者理解公开内容的原理和由(一个或多个)发明者贡献的概念以推动本领域,并且本文列举的所有示例被理解为没有被局限于这样特定列举的示例和条件。另外,在本文中列举公开内容的原理、方面和实施例的所有陈述以及其特定实施例意图涵盖其等价物。
被指示为“用于….的装置”(执行特定功能)的功能块将被理解为包括被配置成分别执行某个功能的电路的功能块。因此,“用于某物的装置”也可以被理解为“被配置成或适合某物的装置”。被配置成执行特定功能的装置因此不暗示这样的装置必须正在执行功能(在给定的时间时刻)。
在附图中示出的各种元件的功能,包含被标为“装置”、“用于提供传感器信号的装置”、“用于生成传输信号的装置”等等的任何功能块,可以通过专用的硬件诸如“信号提供器”、“信号处理单元”、“处理器”、“控制器”等等以及能够运行与合适的软件关联的软件的硬件的使用而被提供。另外,任何在本文中被描述为“装置”的实体可以对应于或被实施为“一个或多个模块”、“一个或多个器件”、“一个或多个单元”等等。当由处理器提供时,该功能可以由单个专用的处理器提供,由单个共享的处理器提供,或由多个个别处理器(其中的一些可以被共享)提供。另外,术语“处理器”或“控制器”的明确使用不应该被理解成专门指的是能够运行软件的硬件,并且可以不言明地包含而没有限定数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机访问存储器(RAM)、和非易失储存器。其它硬件,传统的和/或定制的,也可以被包含。
应该被本领域技术人员认识到在本文中任何框图表示图解的体现公开内容的原理的电路的概念视图。类似地,将被认识到任何流程图表、流程图、状态转换图、伪码等等表示各种工艺,所述工艺可以基本上被表示在计算机可读介质中并且被计算机或处理器这样运行,无论这样的计算机或处理器是否被明确地示出。
此外,下面的权利要求被结合进具体实施方式,其中每项权利要求可以作为单独的实施例自身而成立。当每项权利要求可以作为单独的实施例自身而成立时,要被指出的是尽管从属权利要求可以在权利要求中指的是与一项或多项其它权利要求的特定组合,但是其它实施例也可以包含带有每个其它从属或独立权利要求主题的从属权利要求的组合。在本文中提出这样的组合除非陈述不意图于特定的组合。此外,意图于也把权利要求的特征包含到任何其它独立权利要求,即使这个权利要求没有直接从属于所述独立权利要求。
要被进一步指出的是在说明书中或在权利要求书中公开的方法可以被具有用于执行这些方法的分别动作中的每一个的装置的器件实施。
进一步地,要被理解的是在说明书中或在权利要求书中公开的多个动作或功能的公开内容可以不被理解为在特定的次序内。因此,多个动作或功能的公开内容将不局限这些到特定的次序,除非这样的动作或功能出于技术原因是不可互换的。此外,在一些实施例中,单个动作可以包含或可以被分断成多个子动作。这样的子动作除非明确被排除可以被包含并且可以是这个单个动作的公开内容的部分。

Claims (21)

1.一种用于形成半导体器件的方法(100),所述方法包括:
将定义剂量的质子注入(110)半导体衬底中;以及
根据定义的温度轮廓对半导体衬底回火(120),其中,取决于指示关于半导体衬底的至少一部分内的碳浓度的信息的碳相关参数选择质子的定义剂量和定义的温度轮廓中的至少一个。
2.根据权利要求1所述的方法,其中半导体衬底的至少一部分内的碳浓度高于1*1015cm-3
3.根据前面权利要求中一项所述的方法,进一步包括在注入(110)定义剂量的质子之前,将碳结合到半导体衬底的至少一部分中。
4.根据权利要求3所述的方法,其中将碳结合包括将碳注入或将碳扩散到半导体衬底的至少一部分中。
5.根据权利要求3所述的方法,其中将碳结合包括将碳扩散到半导体衬底的至少一部分中,其中在扩散工艺期间提供多于碳在室温下在半导体衬底中的溶解度的碳。
6.根据前面权利要求中的一项所述的方法,进一步包括通过根据定义的扩散温度轮廓对半导体衬底回火来将碳扩散出所述半导体衬底。
7.根据权利要求1或2所述的方法,其进一步包括在晶体生长期间或在沉积外延层期间将碳结合到具有定义的碳分布的半导体衬底的至少一部分中。
8.根据前面权利要求中的一项所述的方法,其中质子的定义剂量高于1*1014cm-2
9.根据前面权利要求中的一项所述的方法,其中定义的温度轮廓包括小于500℃的最高温度。
10.根据前面权利要求中的一项所述的方法,其中在定义剂量的质子的注入(110)之后,在低于500℃的温度下执行半导体器件的随后制造工艺。
11.根据前面权利要求中的一项所述的方法,进一步包括测量半导体衬底的至少一部分的碳浓度或者与将被形成的半导体器件的半导体衬底一起被制造的另一半导体衬底的至少一部分的碳浓度。
12.根据前面权利要求中的一项所述的方法,进一步包括以定义的能量分布将电子、阿尔法粒子、氦或进一步的质子注入到半导体衬底中,以生成具有定义深度分布的间隙半导体原子。
13.根据前面权利要求中的一项所述的方法,其中定义剂量的质子被注入(110)到半导体衬底中以在半导体衬底的至少一部分中生成定义浓度的间隙碳。
14.根据前面权利要求中的一项所述的方法,其中将定义剂量的质子注入(110)到半导体衬底中包括将定义剂量的质子注入到将被形成的半导体器件的漂移层区中。
15.根据前面权利要求中的一项所述的方法,进一步包括将碳注入或扩散到将被形成的半导体器件的场停止层区中,从而漂移层区内的平均碳浓度低于场停止层区内的平均碳浓度。
16.根据前面权利要求中的一项所述的方法,其中碳相关参数是通过深层瞬态谱测量的CiOi浓度或者通过红外测量来测量的吸收常数。
17.一种包括至少一个晶体管结构的半导体器件(200),包括:
发射极或源端(210);以及
集电极或漏端(220),其中位于发射极或源端(210)与集电极或漏端(220)之间的半导体衬底区(240)内的碳浓度(230)在发射极或源端(210)与集电极或漏端(220)之间改变。
18.根据权利要求17所述的半导体器件,其中晶体管结构包括位于发射极或源端(210)与集电极或漏端(220)之间的漂移层(370、470),其中晶体管结构包括位于漂移层(370、470)与集电极或漏端(220)之间的场停止层,其中场停止层包括至少两倍于漂移区(370、470)的平均碳浓度的平均碳浓度。
19.根据权利要求17或18所述的半导体器件,其中晶体管结构是包括半导体结构的绝缘栅双极晶体管布置,所述半导体结构包括集电极层(360、460)、漂移层(370、470)、多个主体区(380、480)、多个源区(385、485)以及多个栅(390、490),其中多个源区(385、485)和漂移层(370、470)至少主要包括第一导电类型,其中多个主体区(380、480)和集电极层(360、460)至少主要包括第二导电类型,其中多个栅(390、490)被布置,从而栅能够引起通过主体区(380、480)的源区(385、485)与漂移层(370、470)之间的导电通道。
20.根据权利要求17到19中的一项所述的半导体器件,其中半导体器件的半导体衬底包括小于200μm的厚度。
21.一种用于形成半导体器件的方法(600),所述方法包括:
将第一定义剂量的质子注入(610)到第一半导体晶片中;
根据第一定义的温度轮廓对第一半导体晶片回火(620),其中取决于指示关于第一半导体晶片的至少一部分内的第一碳浓度的信息的碳相关参数选择质子的第一定义剂量和第一定义的温度轮廓中的至少一个;
将第二定义剂量的质子注入(630)到第二半导体晶片中;以及
根据第二定义的温度轮廓对第二半导体晶片回火(630),其中取决于指示关于第二半导体晶片的至少一部分内的第二碳浓度的信息的碳相关参数选择质子的第二定义剂量和第二定义的温度轮廓中的至少一个,其中第一碳浓度与第二碳浓度不同。
CN201510776583.1A 2014-11-14 2015-11-13 用于形成半导体器件的方法和半导体器件 Active CN105609407B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102014116666.3 2014-11-14
DE102014116666.3A DE102014116666B4 (de) 2014-11-14 2014-11-14 Ein Verfahren zum Bilden eines Halbleiterbauelements

Publications (2)

Publication Number Publication Date
CN105609407A true CN105609407A (zh) 2016-05-25
CN105609407B CN105609407B (zh) 2019-04-30

Family

ID=55855294

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510776583.1A Active CN105609407B (zh) 2014-11-14 2015-11-13 用于形成半导体器件的方法和半导体器件

Country Status (4)

Country Link
US (2) US9972704B2 (zh)
JP (3) JP6619210B2 (zh)
CN (1) CN105609407B (zh)
DE (1) DE102014116666B4 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112640070A (zh) * 2018-09-03 2021-04-09 胜高股份有限公司 硅试样的碳浓度评价方法、硅晶片制造工序的评价方法、硅晶片的制造方法和硅单晶锭的制造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051973A1 (ja) 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
WO2018060679A1 (en) * 2016-09-30 2018-04-05 Anvil Semiconductors Limited 3c-sic igbt
JP6646876B2 (ja) * 2016-12-15 2020-02-14 信越半導体株式会社 シリコン結晶の炭素濃度測定方法
JP7045005B2 (ja) * 2017-05-19 2022-03-31 学校法人東北学院 半導体装置
JP7052322B2 (ja) 2017-11-28 2022-04-12 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6835291B2 (ja) 2018-03-19 2021-02-24 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112019001123B4 (de) 2018-10-18 2024-03-28 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren davon
DE112019001738T5 (de) 2018-11-16 2020-12-17 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren
CN112219263A (zh) 2018-11-16 2021-01-12 富士电机株式会社 半导体装置及制造方法
DE102018132236B4 (de) * 2018-12-14 2023-04-27 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
CN112204710B (zh) 2018-12-28 2024-07-09 富士电机株式会社 半导体装置及制造方法
JP7173312B2 (ja) 2019-05-16 2022-11-16 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2021070539A1 (ja) 2019-10-11 2021-04-15 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7363336B2 (ja) * 2019-10-11 2023-10-18 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112020002227T5 (de) 2019-12-17 2022-02-17 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP7361634B2 (ja) * 2020-03-02 2023-10-16 三菱電機株式会社 半導体装置及び半導体装置の製造方法
JP7334849B2 (ja) * 2020-03-17 2023-08-29 信越半導体株式会社 シリコン単結晶基板中のドナー濃度の制御方法
JP7264100B2 (ja) * 2020-04-02 2023-04-25 信越半導体株式会社 シリコン単結晶基板中のドナー濃度の制御方法
CN115443541A (zh) 2020-11-17 2022-12-06 富士电机株式会社 半导体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090224284A1 (en) * 2008-02-08 2009-09-10 Fuji Electric Device Technology Co., Ltd. Semiconductor device and method of producing the same
CN103715072A (zh) * 2012-10-08 2014-04-09 英飞凌科技股份有限公司 用于生产半导体器件的方法和场效应半导体器件

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS526074B1 (zh) 1971-06-04 1977-02-18
JPS4888882A (zh) * 1972-02-22 1973-11-21
JPS486675Y1 (zh) 1972-04-13 1973-02-20
GB0130018D0 (en) * 2001-12-15 2002-02-06 Koninkl Philips Electronics Nv Semiconductor devices and their manufacture
DE102004004045B4 (de) * 2004-01-27 2009-04-02 Infineon Technologies Ag Halbleiterbauelement mit temporärem Feldstoppbereich und Verfahren zu dessen Herstellung
JP4595450B2 (ja) * 2004-09-02 2010-12-08 信越半導体株式会社 炭素ドープシリコン単結晶の製造方法
JP4919700B2 (ja) 2005-05-20 2012-04-18 トヨタ自動車株式会社 半導体装置及びその製造方法
CN101258387A (zh) * 2005-07-05 2008-09-03 马特森技术公司 确定半导体晶片的光学属性的方法与系统
JP4802019B2 (ja) 2006-03-14 2011-10-26 パナソニック株式会社 基板処理装置の温度制御方法、基板処理装置および基板処理システム
US8946811B2 (en) 2006-07-10 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Body-tied, strained-channel multi-gate device and methods of manufacturing same
JP5155536B2 (ja) * 2006-07-28 2013-03-06 一般財団法人電力中央研究所 SiC結晶の質を向上させる方法およびSiC半導体素子の製造方法
JP5127235B2 (ja) * 2007-01-10 2013-01-23 株式会社豊田中央研究所 半導体装置の製造方法
JP2008177296A (ja) * 2007-01-17 2008-07-31 Toyota Central R&D Labs Inc 半導体装置、pnダイオード、igbt、及びそれらの製造方法
JP5320679B2 (ja) 2007-02-28 2013-10-23 富士電機株式会社 半導体装置およびその製造方法
JP2009141304A (ja) * 2007-11-13 2009-06-25 Toyota Motor Corp 半導体装置とその製造方法
WO2009119741A1 (ja) * 2008-03-26 2009-10-01 テイ・エス テック株式会社 車両用格納シート
JP2010034330A (ja) 2008-07-29 2010-02-12 Sumco Corp エピタキシャルウェーハおよびその製造方法
JP5440693B2 (ja) 2010-04-08 2014-03-12 信越半導体株式会社 シリコンエピタキシャルウエーハ、シリコンエピタキシャルウエーハの製造方法、及び半導体素子又は集積回路の製造方法
DE102011003439B4 (de) 2011-02-01 2014-03-06 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Durchlassstromerhöhung in Feldeffekttransistoren durch asymmetrische Konzentrationsprofile von Legierungssubstanzen einer Kanalhalbleiterlegierung und Halbleiterbauelement
GB201114365D0 (en) 2011-08-22 2011-10-05 Univ Surrey Method of manufacture of an optoelectronic device and an optoelectronic device manufactured using the method
CN104040692B (zh) * 2012-03-19 2016-11-09 富士电机株式会社 半导体装置的制造方法
JP6020342B2 (ja) 2013-05-10 2016-11-02 信越半導体株式会社 シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法
JP6271309B2 (ja) * 2014-03-19 2018-01-31 株式会社東芝 半導体基板の製造方法、半導体基板および半導体装置
JP6415946B2 (ja) * 2014-11-26 2018-10-31 株式会社東芝 半導体装置の製造方法及び半導体装置
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090224284A1 (en) * 2008-02-08 2009-09-10 Fuji Electric Device Technology Co., Ltd. Semiconductor device and method of producing the same
CN103715072A (zh) * 2012-10-08 2014-04-09 英飞凌科技股份有限公司 用于生产半导体器件的方法和场效应半导体器件

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
K. KONO ET AL: "Interstitial carbon reactions in n-Si induced by high-energy proton inrradiation", 《PHYSICA B》 *
M. KUHNKE ET AL: "The annealing of interstitial carbon atoms in high resistivity n-type silicon after proton irradiation", 《NUCLEAR INST & METHOD IN PHYSICS RESEARCH A》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112640070A (zh) * 2018-09-03 2021-04-09 胜高股份有限公司 硅试样的碳浓度评价方法、硅晶片制造工序的评价方法、硅晶片的制造方法和硅单晶锭的制造方法
CN112640070B (zh) * 2018-09-03 2024-02-09 胜高股份有限公司 硅试样的碳浓度评价方法、硅晶片制造工序的评价方法、硅晶片的制造方法和硅单晶锭的制造方法

Also Published As

Publication number Publication date
JP2016096338A (ja) 2016-05-26
DE102014116666B4 (de) 2022-04-21
JP6619210B2 (ja) 2019-12-11
DE102014116666A1 (de) 2016-05-19
US20180102423A1 (en) 2018-04-12
CN105609407B (zh) 2019-04-30
JP2021082829A (ja) 2021-05-27
JP7140860B2 (ja) 2022-09-21
JP2017228783A (ja) 2017-12-28
JP6835682B2 (ja) 2021-02-24
US10529838B2 (en) 2020-01-07
US20160141399A1 (en) 2016-05-19
US9972704B2 (en) 2018-05-15

Similar Documents

Publication Publication Date Title
CN105609407A (zh) 用于形成半导体器件的方法和半导体器件
CN105280485B (zh) 制造包括场停止区的半导体器件的方法
US9559020B2 (en) Method for postdoping a semiconductor wafer
JP2017228783A5 (zh)
CN102737967B (zh) 具有硫族元素掺杂区域的衬底和半导体器件
US9847229B2 (en) Method for forming a semiconductor device and semiconductor device
JP7215599B2 (ja) 半導体装置および半導体装置の製造方法
CN103779194A (zh) 质子辐照时掺杂效率的提高
CN107093632A (zh) 半导体器件和用于形成半导体器件的方法
JP2024024105A (ja) 半導体装置
US20240105783A1 (en) Method for manufacturing a grid
CN106257628A (zh) 用于形成半导体器件的方法和半导体器件
CN105321809B (zh) 降低杂质浓度的方法、半导体器件及制造其的方法
CN105830220B (zh) 半导体装置的制造方法
CN105206516A (zh) 一种在半导体器件中形成场截止层的方法
US9960044B2 (en) Semiconductor device and methods for forming a semiconductor device
JP7231066B2 (ja) 半導体装置および半導体装置の製造方法
JP7439929B2 (ja) 半導体装置
CN100570858C (zh) 制造半导体器件的方法
CN115516642A (zh) 半导体装置及半导体装置的制造方法
Mogro-Campero The use of ion implantation for lifetime control in silicon devices

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant