JP7140860B2 - 半導体装置を形成する方法および半導体装置 - Google Patents

半導体装置を形成する方法および半導体装置 Download PDF

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Description

いくつかの実施形態は、半導体製造技術、特に半導体装置を形成する方法および半導体装置に関する。
多くの半導体装置は、異なる導電型および異なるドーピング濃度の領域を有する半導体基板を含む。異なるドーピング領域を有する半導体基板を実現することはしばしば困難なタスクとなる。半導体内でドナーを生成する１つのやり方は水素誘導ドナーを生成するための陽子の注入である。陽子注入によりドナーのドーピング効率を増加することが望ましい。
いくつかの実施形態は半導体装置を形成する方法に関する。本方法は、半導体基板内に規定ドーズ量の陽子を注入する工程と規定温度プロフィルに従って半導体基板を焼き戻しする工程とを含む。規定ドーズ量の陽子と規定温度プロフィルのうちの少なくとも１つは、半導体基板の少なくとも一部分内の炭素濃度に関する情報を示す炭素関連パラメータに依存して選択される。
いくつかの別の実施形態は、少なくとも１つのトランジスタ構造を含む半導体装置に関する。トランジスタ構造はエミッタまたはソース端子とコレクタまたはドレイン端子とを含む。さらに、エミッタまたはソース端子とコレクタまたはドレイン端子間に位置する半導体基板領域内の炭素濃度はエミッタまたはソース端子とコレクタまたはドレイン端子間で変化する。
いくつかの実施形態は半導体装置を形成する方法に関する。本方法は、第１の半導体ウェハ内に第１の規定ドーズ量の陽子を注入する工程と第１の規定温度プロフィルに従って第１の半導体ウェハを焼き戻しする工程とを含む。第１の規定ドーズ量の陽子と第１の規定温度プロフィルのうちの少なくとも１つは、第１の半導体ウェハの少なくとも一部分内の第１の炭素濃度に関する情報を示す炭素関連パラメータに依存して選択される。さらに、本方法は、第２の半導体ウェハ内に第２の規定ドーズ量の陽子を注入する工程と第２の規定温度プロフィルに従って第２の半導体ウェハを焼き戻しする工程とを含む。第２の規定ドーズ量の陽子と第２の規定温度プロフィルのうちの少なくとも１つは、第２の半導体ウェハの少なくとも一部分内の第２の炭素濃度に関する情報を示す炭素関連パラメータに依存して選択される。第１の炭素濃度は第２の炭素濃度と異なる。
装置および／または方法のいくつかの実施形態が単に一例として以下の添付図面を参照して説明される。
半導体装置を形成する方法のフローチャートを示す。 半導体装置の概略断面を示す。 絶縁ゲートバイポーラトランジスタ構造の概略断面を示す。 メサ絶縁ゲートバイポーラトランジスタ構造の概略断面を示す。 当該炭素分布を有するフィールドストッププロファイルを示す。 半導体装置を形成する方法のフローチャートを示す。 シリコン内の炭素の溶解度を示す。 シリコン内の置換型炭素Ｃｓの拡散係数を示す。 シリコン内の格子間炭素Ｃｉの拡散係数を示す。
次に、様々な例示的実施形態について、いくつかの例示的実施形態を示す添付図面を参照してより完全に説明する。添付図面では、線、層、および／または領域の厚さは明確化のために誇張されることがある。
したがって、例示的実施形態は、様々な修正および代替形態が可能であるが、添付図面において一例として示され、本明細書において詳細に説明されることになる。しかし、開示された特定の形式に例示的実施形態を限定する意図は無く、逆に、例示的実施形態は本開示の範囲に入るすべての修正、等価物、および代替物をカバーするということを理解すべきである。同様な参照符号は添付図面説明を通して同様な要素を指す。
要素が別の要素へ「接続された」または「結合された」として参照される場合、要素は他の要素へ直接接続または結合され得る、または介在要素が存在し得るということが理解される。対照的に、要素が別の要素へ「直接接続された」または「直接結合された」として参照される場合、介在要素は存在しない。要素間の関係を説明するために使用される他の語句は、同様なやり方（例えば、「間に」対「間に直接」、「隣接した」対「直接隣接した」など）で解釈されるべきである。
本明細書で使用される専門用語は、特定の実施形態だけを説明する目的のためだけであって、例示的実施形態を制限するようには意図されていない。本明細書で使用されるように、文脈が明示しない限り単数形の定冠詞と不定冠詞は複数形も同様に含むように意図されている。本明細書で使用される場合、用語「含む」は、記載された特徴、完全体、工程、動作、要素、および／または部品の存在を明示するが、１つまたは複数の他の特徴、完全体、工程、動作、要素、部品、および／またはこれらのグループの存在または追加を排除するものではないということもさらに理解されることになる。
特記しない限り、本明細書で使用されるすべての用語（技術的および科学的用語を含む）は、例示的実施形態が属する技術分野の当業者により一般的に理解される意味と同じ意味を有する。用語（例えば、通常使用される辞書に定義されるもの）は関連技術の文脈内のそれらの意味と一致する意味を有すると解釈されるべきである。しかし、本開示が当業者により一般的に理解される意味から逸脱する特定の意味を用語へ与えれば、この意味は、この定義が本明細書において与えられる特定の文脈において考慮されるべきである。
図１は、一実施形態による半導体装置を形成する方法のフローチャートを示す。方法１００は、半導体基板内に規定ドーズ量の陽子を注入する工程（１１０）と規定温度プロフィルに従って半導体基板を焼き戻しする工程（１２０）とを含む。規定ドーズ量の陽子と規定温度プロフィルのパラメータのうちの少なくとも１つは、半導体基板の少なくとも一部分内の炭素濃度に関する情報を示す炭素関連パラメータに少なくとも依存して選択される。
注入のための陽子のドーズ量を、および／または半導体内の炭素濃度に基づく注入後のアニールのための温度プロフィルを選択することにより、結果として得られるドーピング濃度および／またはドーピング分布はより正確および／またはより柔軟に調整され得る。さらに、高い炭素濃度を有する基板が使用され得る。このようにして、ドーピング効率は増加され得る。
置換型炭素Ｃｓは格子から押し出され、規定ドーズ量の陽子の注入中に格子間炭素Ｃｉになり得る。陽子は、置換型炭素Ｃｓにより占められる前に格子空孔において陽子誘導ドナー（水素誘導ドナーまたは浅い熱ドナーとも呼ばれる）を構築し得る。格子間炭素Ｃｉは、半導体内で利用可能な酸素と水素と共にＣｉＯｉ－Ｈ複合体またはＣｉＯ２ｉ－Ｈ複合体（または他のＣｘｉＯｘｉ－Ｈ複合体）を構築し得る。ＣｉＯｉ－Ｈ複合体は非常に低い拡散定数を有し得、浅い熱ドナーとしても機能し得る。したがって、ドーピング濃度はＣｉＯｉ－Ｈ複合体により増加され得る。さらに、ＣｉＯｉ－Ｈ複合体は、熱ドナーの数を低減し得る置換型炭素Ｃｓにより占められる前に格子空孔においてそうでなければ高次水素複合体を構築し得る自由水素を束縛し得る。換言すれば、ＣｉＯｉ－Ｈ複合体は自由水素を束縛することによりドーピング濃度を増加し得る。
半導体装置は例えば、シリコンベースの半導体装置、炭化ケイ素ベースの半導体装置、砒化ガリウムベースの半導体装置または窒化ガリウムベースの半導体装置であり得る。半導体基板は例えば、シリコンベースの半導体基板、炭化ケイ素ベースの半導体基板、砒化ガリウムベースの半導体基板または窒化ガリウムベースの半導体基板であり得る。半導体基板は例えばウェハ、ウェハの一部または半導体ダイであり得る。
炭素は半導体基板内に様々なやり方で取り込まれ得る。炭素は、半導体基板自体の製造（例えば、結晶成長またはエピタキシャル堆積）中に、または半導体基板の製造後におよび陽子注入前に取り込まれ得る。
例えば、炭素は、半導体基板の少なくとも一部分（例えば、フィールドストップ層またはドリフト層）内に炭素を注入することにより、規定ドーズ量の陽子を注入する前に半導体基板の少なくとも一部分内に取り込まれ得る。炭素注入の注入エネルギーは、所望の炭素濃度および／または炭素プロファイルが半導体基板内で得られるように選択され得る。
代案としてまたは追加的に、炭素は、半導体基板の少なくとも一部分内に炭素を拡散することにより、規定ドーズ量の陽子を注入する前に半導体基板の少なくとも一部分内に取り込まれ得る。拡散温度、拡散時間、および／または拡散のための所定量の炭素は、所望の炭素濃度および／または炭素プロファイルが半導体基板内で得られるように選択され得る。例えば、室温における半導体基板中の炭素の溶解度限界を越える炭素が拡散処理中に供給される。様々な温度のシリコン中の炭素の溶解度限界（ＳｏｌＣ）７１０が図７に示される。
代案としてまたは追加的に、炭素は、規定炭素分布で半導体基板の少なくとも一部分における成長により取り込まれ得る。換言すれば、炭素は、半導体基板自体の製造（例えば、結晶成長またはエピタキシャル堆積）中に既に取り込まれ得る。このようにして、非常に均一な炭素濃度が、半導体基板全体にわたってまたは半導体基板の蒸着層または成長部分全体にわたって得られる可能性がある。
半導体基板中に炭素を取り込むために使用される方法とは別に、炭素の一部は後で拡散され得る。換言すれば、追加的に、方法１００は、規定拡散温度プロフィルに従って半導体基板を焼き戻しすることにより半導体基板から炭素を拡散する工程を含み得る。例えば、半導体基板は、炭素が半導体基板から拡散するように、炭素を有しないまたは低レベルの（例えば、当該温度における炭素の溶解度より著しく低い）炭素を有する雰囲気内で所定時間の間所定温度まで加熱され得る。このようにして、所望の炭素プロファイル（例えば、亀形状プロファイル）が得られる可能性がある。
例えば、半導体基板の少なくとも一部分内の炭素濃度（例えば、平均炭素濃度または最大炭素濃度）は１×１０１５ｃｍ－３より高い（または１×１０１４ｃｍ－３より高い、５×１０１５より高い、または１×１０１６ｃｍ－３より高い）場合がある。
代案としてまたは追加的に、炭素濃度（例えば、平均炭素濃度または最大炭素濃度）は上述の影響を制御または最小化するように上限未満に維持され得る。例えば、半導体基板の少なくとも一部分内の炭素濃度は１×１０１５ｃｍ－３より低い（または１×１０１４ｃｍ－３より低い、５×１０１５より低い）場合がある。
規定ドーズ量の陽子は、単一注入エネルギーで注入され得る、または半導体基板内の１または複数の深さにおいて注入最大値を生じるいくつかの注入エネルギーまたは注入エネルギー範囲にわたって分散され得る。例えば、規定ドーズ量の陽子は１×１０１３ｃｍ－２、１×１０１４ｃｍ－２より高い（または１×１０１５ｃｍ－３より高いまたは５×１０１５ｃｍ－３より高い）。
規定ドーズ量の陽子は半導体基板の表側から注入され得る。半導体基板の表側は、より複雑な構造（例えば、トランジスタ構造および／または配線）が製造される半導体基板の側であり得、一方、半導体基板の裏側はそれほど複雑でない構造（例えば、トランジスタ構造および／または配線）が製造される半導体基板の側であり得る。
例えば、規定ドーズ量の陽子は、半導体基板の少なくとも一部分内に規定濃度の格子間炭素を生成するように半導体基板内に注入される（１１０）。
焼き戻し工程１２０は規定温度プロフィルまたは温度傾斜で行われ得る。規定温度プロフィルは、半導体基板の焼き戻し中の時間経過の温度の過程を定義し得る。規定温度プロフィルは５００℃未満（または未満５５０℃、または４５０℃未満）の最大温度を含み得る。陽子誘導ドナーは焼き戻し工程１２０中に活性化され得る。
陽子誘導ドナーの実現と電力装置の実現のための後続の処理工程とは、規定ドーズ量の陽子の注入（１１０）後に５００℃未満（または５５０℃未満、または４５０℃未満）の温度において行われ得る。このようにして、拡散、または炭素分布および／または水素誘導ドナーの変化が回避され得るまたは低く保たれ得る。任意選択的に、溶融または非溶融モードでのレーザ処理が、例えばウェハ裏側近くの最大温度の強い局所化の故に陽子誘導ドーピングにとって非臨界的であり得る陽子照射後に、ウェハ裏側において行われ得る（例えば、ＩＧＢＴの裏側エミッタまたはダイオードのエミッタまたはパワーＭＯＳＦＥＴのドレインゾーンの活性化のために）。
規定ドーズ量の陽子および／または規定温度プロフィルは、半導体基板の少なくとも一部分内の炭素濃度に関する情報を示す炭素関連パラメータ（例えば、関心領域（例えば、ドリフト領域、フィールドストップ領域）内または全半導体基板内の平均または最大炭素濃度）に依存して選択または予め定義される。
炭素関連パラメータは、炭素濃度自体（例えば、平均または最大炭素濃度）または例えば炭素濃度に比例するまたは炭素濃度の判断を可能にするパラメータであり得る。例えば、炭素関連パラメータは、注入前の半導体基板の、または注入後の同等ウェハ（例えば、同じ種の成長半導体結晶からの）の電気抵抗またはドーピング濃度であり得る。半導体基板の電気抵抗またはドーピング濃度は、これらのパラメータが炭素濃度に比例し得るまたは炭素濃度の判断を可能にし得るので、炭素濃度を示す情報であり得る。
例えば、本方法は任意選択的に、半導体基板の少なくとも一部分の炭素濃度（または炭素濃度を示す別のパラメータ）、または形成される半導体装置の半導体基板と共に製造される別の半導体基板の少なくとも一部分の炭素濃度（または炭素濃度を示す別のパラメータ）を測定する工程を含み得る。炭素濃度は、直接的または間接的に測定され得る（例えば、空間分解深準位過渡分光法（ｓｐａｃｅ－ｒｅｓｏｌｖｅｄ ｄｅｅｐ－ｌｅｖｅｌ ｔｒａｎｓｉｅｎｔ ｓｐｅｃｔｒｏｓｃｏｐｙ）および／または赤外線計測により、または半導体基板の電気抵抗またはドーピング濃度を測定することにより）。
例えば、１つまたは複数（例えば、３つ）の先導（ｆｏｒｅｒｕｎｎｅｒ）ウェハまたは１つまたは複数の試験ウェハが完全にまたは部分的に処理され得る。例えば、全工程の熱予算化がなされ得る（例えば、トレンチエッチングおよび陽子注入を省略する）。先導ウェハまたは試験ウェハは、例えばドーピング濃度を判断するために測定され得（例えば、ＩＲ、ＤＬＴＳ、拡散抵抗プロファイリングＳＲＰ（Ｓｐｒｅａｄｉｎｇ ｒｅｓｉｓｔａｎｃｅ ｐｒｏｆｉｌｉｎｇ）、または電気計測により）、残りのウェハの処理を適合化させる。換言すれば、本方法はさらに、１つまたは複数の試験ウェハを処理する工程と１つまたは複数の試験ウェハの炭素関連パラメータを判断する工程とを含み得る。さらに、別のウェハが、判断された炭素関連パラメータに基づき処理され得る。
追加的に、方法１００は任意選択的にさらに、規定エネルギー分布を有する格子間半導体原子を生成するために規定深さ分布でもって、半導体基板内に電子、アルファ粒子、ヘリウムまたは別の陽子を注入する工程を含み得る。このようにして、結果として得られるＣｉＯｉ－Ｈ複合体の数がさらに増加され得る。
多種多様の半導体装置が、提案概念または上に述べたまたは以下に述べる１つまたは複数の実施形態に従って製造可能となり得る。例えば、１つまたは複数のトランジスタ構造を有する半導体装置が提案概念に基づき製造され得る。例えば、電力半導体装置（例えば、絶縁ゲートバイポーラトランジスタＩＧＢＴまたは垂直電界効果トランジスタ）またはダイオードが提案概念に基づき製造され得る。例えば、電力半導体装置は、１００Ｖより高い（または５００Ｖより高い、１０００Ｖより高い、または１５００Ｖより高い、例えば６００Ｖ、１２００Ｖまたは１７００Ｖより高い）阻止電圧を含み得る。
図２は、一実施形態による半導体装置の概略断面を示す。半導体装置２００は少なくとも１つのトランジスタ構造を含む。トランジスタ構造はエミッタまたはソース端子２１０とコレクタまたはドレイン端子２２０を含む。エミッタまたはソース端子２１０とコレクタまたはドレイン端子２２０間に位置する半導体基板２４０内の炭素濃度２３０はエミッタまたはソース端子２１０とコレクタまたはドレイン端子２２０間で変化する。
所望ドーピングプロファイルのトランジスタを実現するための追加の自由度は、トランジスタの端子間で変化する炭素濃度を実現することにより与えられ得る。追加的にまたは代わりに、ドーピング効率が増加するように炭素濃度が増加されれば、所望ドーピング濃度に到着するにはより少ない陽子が必要な場合がある。
少なくとも１つのトランジスタ構造は、コレクタ端子、エミッタ端子およびベース端子を有するバイポーラトランジスタ構造であり得る、またはソース端子、ドレイン端子およびゲート端子を含む電界効果トランジスタ構造であり得る、またはエミッタ端子、コレクタ端子およびゲート端子を含む絶縁ゲートバイポーラトランジスタ構造であり得る。
エミッタまたはソース端子２１０とコレクタまたはドレイン端子２２０は、半導体装置上の他の端子または外部装置の端子への電気的接続を可能にする端子であり得る。例えば、エミッタまたはソース端子２１０は、エミッタまたはソース注入領域、またはエミッタまたはソース注入領域へ接続されるパッド、またはエミッタまたはソース注入領域へ接続される表側金属層であり得る。例えば、コレクタまたはドレイン端子２２０は、コレクタまたはドレイン注入領域、またはコレクタまたはドレイン注入領域へ接続されるパッド、またはコレクタまたはドレイン注入領域へ接続される裏側金属層であり得る。
変化する炭素濃度の例が図２の断面の隣に示される。局所炭素濃度は、半導体装置２００の半導体基板内の異なる深さに対して変化する。例えば、炭素濃度は１×１０１４ｃｍ－３～２×１０１６ｃｍ－３（または１×１０１４ｃｍ－３～１×１０１７、または１×１０１５ｃｍ－３～５×１０１５ｃｍ－３）間で変化し得る。例えば、エミッタまたはソース端子２１０とコレクタまたはドレイン端子２２０間の炭素濃度プロファイルは１×１０１４ｃｍ－３より高い最小炭素濃度から２×１０１６ｃｍ－３未満の最大炭素濃度までの炭素濃度を含む。例えば、炭素濃度プロファイルの最大炭素濃度は炭素濃度プロファイルの最小炭素濃度の２倍より高い（または１０倍または５０倍より大きい）場合がある。
例えば、半導体装置２００は、半導体装置２００の半導体基板の他の領域と比較してトランジスタ構造のドリフト層またはドリフト領域内に、より高い炭素濃度を含み得る、またはトランジスタ構造のドリフト層またはドリフト領域と比較してトランジスタ構造のフィールドストップ層またはフィールドストップゾーン内に、より高い炭素濃度を含み得る。
半導体装置は薄い半導体基板を含み得る。例えば、半導体装置の半導体基板は２００μｍ未満（または１５０μｍ未満、１００μｍ未満、または８０μｍ未満）の厚さを含む。例えば、炭素は裏側から半導体基板中に（例えば、半導体装置のフィールドストップゾーン中に）拡散され得る、および／または規定ドーズ量の陽子の少なくとも一部は半導体基板の裏側から注入され得る。
代替的に、炭素原子は表側から注入され得る。例えば、この注入工程は、炭素原子の深い内方への拡散が実現されるように製作工程の最初に行われ得る。任意選択的に、追加の高温工程は、例えば内方拡散炭素原子のより深い浸入度を得るために、炭素注入工程と電力装置の実現に必要な製作工程との間で行われ得る。
半導体装置２００のさらなる詳細および態様（例えば、半導体基板、変化する炭素濃度を実現する工程）について、提案概念または上に述べたまたは以下に述べる（例えば、図１または図３～６の）１つまたは複数の例に関連して説明する。
半導体装置２００は、提案概念または上に述べたまたは以下に述べる１つまたは複数の例の１つまたは複数の態様に対応する追加の１つまたは複数の任意選択的特徴を含み得る。
図３は、一実施形態による半導体装置のトランジスタ構造を表す絶縁ゲートバイポーラトランジスタ配置３５０の一部の概略断面を示す。絶縁ゲートバイポーラトランジスタ配置３５０は、コレクタ層３６０、ドリフト層３７０、複数のボディ領域３８０、複数のソース領域３８５、およびゲート３９０または複数のゲート３９０（例えば、絶縁ゲートバイポーラトランジスタ配置の上に分散された同様なまたは等しい構造の）を含む半導体構造（例えば、シリコンベースまたは炭化ケイ素ベースの）を含む。複数のソース領域３８５とドリフト層３７０は第１の導電型（例えば、ｎまたはｐ型）の複数のボディ領域３８０を少なくとも主に含み、コレクタ層３６０は第２の導電型（例えば、ｐまたはｎ型）を少なくとも主に含む。複数のゲート３９０は、同ゲート３９０がボディ領域３８０を介しソース領域３８５とドリフト層３７０間に導電チャネル３９２を生じることができるように配置される。同ゲート３９０は絶縁層３９４（例えば、ゲート酸化膜層）により少なくともボディ領域３８０から電気的に絶縁され得る。
ボディ領域３８０とコレクタ層３６０は、ｐドープ（例えば、アルミニウムイオンまたはホウ素イオンを取り込むことにより生じる）またはｎドープ（例えば、窒素イオン、燐イオンまたは砒素イオンを取り込むことにより生じる）であり得る第２の導電型を含む。したがって、第２の導電型は反対のｎドーピングまたはｐドーピングを示す。換言すれば、第１の導電型はｎドーピングを示し得、第２の導電型はｐドーピング示し得る、またはその逆である。
複数のゲート３９０は、同ゲート３９０が電界効果トランジスタ原理に従ってボディ領域３８０を介しソース領域３８５とドリフト層３７０間に導電チャネル３９２を生じさせるように配置され得る。換言すれば、複数のゲート３９０は、ソース領域３８５とドリフト層３７０間の導電チャネル３９２がゲート３９０に印可された電圧により制御され得るように、ボディ領域３８０の近傍であるが絶縁層３９４によりボディ領域３８０から電気的に絶縁された場所に配置される。
換言すれば、トランジスタ構造はエミッタまたはソース端子２１０とコレクタまたはドレイン端子２２０間に位置するドリフト層３７０を含み得る。任意選択的に、トランジスタ構造はまた、ドリフト層３７０とコレクタまたはドレイン端子２２０間に位置するフィールドストップ層を含み得る。フィールドストップ層（フィールドストップゾーンとも呼ばれる）は例えばドリフト層３７０の平均炭素濃度の少なくとも２倍（または少なくとも１０倍または少なくとも５０倍）の平均炭素濃度を含み得る。これは、例えば後続のドライブイン工程を伴う炭素注入工程によりまたはエピタキシャル堆積技術により実現され得る。
半導体装置２００は絶縁ゲートバイポーラトランジスタ配置を主にまたはそれだけを含み得る、またはさらに電気的素子または回路（例えば、絶縁ゲートバイポーラトランジスタ配置または電源ユニットを制御するための制御ユニット）を含み得る。
１または複数のゲートバイポーラトランジスタ配置３５０を有する半導体装置のさらなる詳細および態様（例えば、半導体基板、変化する炭素濃度を実現する工程）について、提案概念または上に述べたまたは以下に述べる（例えば、図１～２または図４～６）１つまたは複数の例に関連して説明する。図３に示す半導体装置は、提案概念または上に述べたまたは以下に述べる１つまたは複数の例に対応する１つまたは複数の追加の任意選択的特徴を含み得る。
例えば、上記または下記（例えば、図１）の１つまたは複数の実施形態に関連して述べた規定ドーズ量の陽子は、形成される半導体装置のドリフト層領域内に規定ドーズ量の陽子を注入することにより半導体基板内に注入され得る。
追加的にまたは代わりに、炭素は、ドリフト層領域内の平均炭素濃度がフィールドストップ層領域内の平均炭素濃度より低くなるように、形成される半導体装置のフィールドストップ層領域内に注入または拡散され得るまたはエピタキシャル技術により取り込まれ得る。
例えば、ドリフト層領域とフィールドストップ層領域は２つの互いに独立した注入処理とアニール処理により形成され得る。ドリフト層の注入処理は１または複数のエネルギーによる陽子の注入工程を含み得、ドリフト層のアニール処理は規定温度プロフィルに基づく（例えば、ほぼ４９０℃最大温度による）焼き戻し工程を含み得る。フィールドストップ層の注入処理は１または複数のエネルギーによる陽子の注入工程を含み得、フィールドストップ層のアニール処理は規定温度プロフィルに基づく（例えば、ほぼ４００℃または４２０℃の最大温度による）焼き戻し工程を含み得る。
図４は、メサ絶縁ゲートバイポーラトランジスタ構造４００の概略断面を示す。メサ絶縁ゲートバイポーラトランジスタ構造４００は、メサ絶縁ゲートバイポーラトランジスタ構造４００の裏側に、メサ絶縁ゲートバイポーラトランジスタ構造４００のコレクタ層４６０（例えば、１×１０１６～１×１０１８／ｃｍ２のドーピング濃度）とコレクタ層４６０への電気的コンタクト４６４のための裏側コレクタ金属層４６２とを含む。さらに、メサ絶縁ゲートバイポーラトランジスタ構造４００はコレクタ層４６０に隣接するドリフト層４７０（例えば、５×１０１２～１×１０１４／ｃｍ２のドーピング濃度）と、ドリフト層４７０に隣接するボディ領域４８０（例えば、１×１０１７～１×１０１９／ｃｍ２のドーピング濃度）を含むボディ層（例えば、蒸着または注入された）とを含む。加えて、メサ絶縁ゲートバイポーラトランジスタ構造４００はボディ領域４８０に隣接する電気的コンタクト４８７のソース金属層４８６に接触したソース領域４８５を含む。加えて、またボディ領域４８０は例えばソース金属層４８６に接触し得る。さらに、ボディ層を貫通して垂直方向に伸びるゲート４９０（例えば、ポリシリコンゲート）を含むトレンチが所定の横方向距離で互いに配置される。ゲート同士はゲート配線４９２（図示せず）を介し電気的に接続され得る。任意選択的に、メサ絶縁ゲートバイポーラトランジスタ構造４００はドリフト層４７０とコレクタ層４６０間にフィールドストップ層を含み得る。
メサ絶縁ゲートバイポーラトランジスタ構造４００はメサ構造を表すボディ領域を含む。メサ構造は、一方の横方向に他方の横方向（例えば、直交横方向）より著しく大きな（例えば、５倍より大きい、または１０倍より大きい）寸法を含む。
１つまたは複数のメサ絶縁ゲートバイポーラトランジスタ構造４００を有する半導体装置のさらなる詳細および態様（例えば、半導体基板、変化する炭素濃度を実現する工程）について、提案概念または上にまたは以下（例えば、図１～３または図５～６）に述べる１つまたは複数の例に関連して説明する。図４に示す半導体装置は、提案概念または上に述べたまたは以下に述べる１つまたは複数の例の１つまたは複数の態様に対応する１つまたは複数の追加の任意選択的特徴を含み得る。
図５は、フィールドストップ層５４０の領域における半導体基板内の炭素の２つの可能な分布５１１と５２１の例を示す。フィールドストップ層５４０は、３μｍ～５０μｍまたは５～３０μｍの厚さを含み得、ドリフト層５３０（例えば、形成される半導体装置の阻止電圧に依存して４０μｍ～２２０μｍの厚さを含む）とコレクタ層５５０（例えば、２００ｎｍ～５００ｎｍの厚さを含む）間に位置し得る。
グラフは、半導体基板の表側または裏側に直交する測定された深さ（任意の単位の）にわたる水素誘導ドナーＨＤの濃度と炭素濃度（任意の単位の）の変動を示す。
図３、４、または図５に示す半導体装置は図５に示すフィールドストッププロファイル５２０を有するフィールドストップゾーンを含み得る。
図５は、当該炭素分布５１１を有する従来のやり方で生成された陽子フィールドストッププロファイル５１０（水素誘導ドナーＨＤの濃度）と当該炭素分布５２１を有する提案されたフィールドストッププロファイル５２０（水素誘導ドナーＨＤの濃度）の例との比較をそれぞれ示す。プロファイル５２１は追加炭素５２１の取り込みにより誘導された補助的（ｓｕｐｐｏｒｔｉｖｅ）ＣｉＯｉ－Ｈ関連ドーピングを示す。このシミュレーションでは、注入されたドーピングドーズ量とアニール条件は同じであった。代替的に、炭素濃度は意図的に、ウェハの垂直方向広がり全体にわたってほぼ均一に強化され得る。これは、例えば所与の注入ドーズ量とアニール条件に対して、フィールドストップゾーンのより高いドーピングレベルと、ドーピングピークのドーピング濃度と近所の最小ドーピング濃度との小さな差異とを得る（例えば、フィールドストッププロファイルの改善された滑らかさとそれにより装置のターンオフ中の改善されたソフト性とをもたらす）ためである。
図６は、半導体装置を形成する方法のフローチャートを示す。方法６００は、第１の半導体ウェハ内に第１の規定ドーズ量の陽子を注入する工程６１０と第１の規定温度プロフィルに従って第１の半導体ウェハを焼き戻す工程６２０とを含む。第１の規定ドーズ量の陽子と第１の規定温度プロフィルのうちの少なくとも１つは、第１の半導体ウェハの少なくとも一部分内の第１の炭素濃度に関する情報を示す炭素関連パラメータに依存して選択される。さらに、方法６００は、第２の半導体ウェハ内に第２の規定ドーズ量の陽子を注入する工程６３０と第２の規定温度プロフィルに従って第２の半導体ウェハを焼き戻しする工程６３０とを含む。第２の規定ドーズ量の陽子と第２の規定温度プロフィルのうちの少なくとも１つは、第２の半導体ウェハの少なくとも一部分内の第２の炭素濃度に関する情報を示す炭素関連パラメータに依存して選択される。さらに、第１の炭素濃度は第２の炭素濃度と異なる（例えば、第１の炭素濃度より１０％高い、第１の炭素濃度より５０％または平均値で少なくとも２倍だけ高い）。
注入される陽子の規定ドーズ量を適合化することにより、および／または半導体ウェハの炭素濃度に基づき半導体ウェハを焼き戻しするために使用される規定温度プロフィルを適合化することにより、異なる半導体装置または同じ半導体装置を形成するための異なる炭素濃度を有する半導体基板を使用することが可能になり得る。
方法６００のさらなる詳細および態様（例えば、半導体ウェハ、変化する炭素濃度を実現する工程、炭素を取り込む工程、炭素関連パラメータ）について、提案概念または上に述べたまたは以下に述べる（例えば、図１～５）１つまたは複数の例に関連して説明する。方法６００は、提案概念または上に述べたまたは以下に述べる１つまたは複数の例に対応する１つまたは複数の追加の任意選択的特徴を含み得る。
いくつかの実施形態は陽子照射のドーピング効率を増加する方法に関する。ドーピング効率の増加および／または所謂陽子ドーピングのプロファイル形状の調整は、半導体結晶内の規定炭素濃度のターゲットの追加により実現され得る。
例えば、必要な陽子ドーズ量と、したがって加工費とを低減するためにおよび／または様々なドーピングプロファイル形状を調整するための自由度を増加するために、好適な焼き戻しと組み合わせて陽子照射により生成されるドナーのドーピング効率が増加され得る。
例えば、特定の陽子ドーズ量により実現可能であるドナー濃度を増加し、好適なアニール処理から生じるＣｉ－Ｏｉ－Ｈ複合体の生成を通じて焼き戻すために、規定炭素濃度がドープ対象装置（例えば、ＩＧＢＴ）のドリフトゾーンの領域内に挿入され得る。
一態様によると、炭素は、ドリフトゾーン内のドーピング濃度の十分な再現性および横方向均一性が存在するように、例えばシリコン中の置換型炭素の固体溶解度により制御されることによりフィールドストップの深さまで（例えば、表側から）拡散され得る。置換型炭素の拡散定数が図８に示される。加えて、所望効果（例えば、注入効率の増加）を利用するために格子間炭素が使用され得る。
炭素拡散（半導体中への）は、取り込まれた炭素が例えば半導体ウェハ内に十分深く拡散されるように、かつ後で著しく外方拡散されないように、処理手順に組み込まれ得る。一態様によると、置換型炭素は処理の最初に拡散される（半導体中に）。
代替的に、炭素は処理の最初にシリコン中に取り込まれ得る。例えば、これは結晶成長過程中の炭素の対応する添加により実現され得る。シリコン中の炭素の固体溶解度を下回れば炭素の出発濃度が判断され得る。これは、赤外線（ＩＲ）測定により、またはそうでなければ陽子注入時に存在する炭素に起因するドーピング変化を判断するために使用される先導ウェハにより行われ得る。既知の偏析挙動に起因する測定結果が炭素の多くのウェハへ転送され得る。
代替的に、炭素はエピタキシャル層によりウェハ上へ蒸着され得る。炭素は、成長中に規定のやり方で層プロファイル内に取り込まれ得る。様々な可能なドーピングプロファイルが炭素濃度のターゲットの垂直方向変動により実現され得る。
炭素は、陽子注入工程に先立ってシリコン結晶格子内にその置換形式で主に（例えば、９０％を越えてまたは９９％を越えて）存在し得る。このようにして、追加的に取り込まれたドナー濃度は再現可能効果が実現されるように注入および焼き戻しパラメータに比例し得るということが達成され得る。
格子間シリコン原子は、陽子注入および以下の焼き戻し工程中に陽子誘導ドナーと格子空孔とへ追加的に生成され得る（例えば、３００℃～５５０℃または３５０℃～５００℃の温度で）。格子間シリコン原子は室温において同等の高い拡散定数で既に拡散し得る。既存置換型炭素は自由格子間シリコン原子のゲッター中心として機能し得、こうして格子間炭素Ｃｉが生成され得る。ＣｓからＣｉへの転移はまた、注入された陽子のエネルギー伝達により誘導され得る。格子間炭素は次に、有効酸素と注入水素との所望のＣｉＯｉ－Ｈ複合体を構築し得る。この処理は、利用基板内の格子間酸素濃度Ｏｉが置換型炭素Ｃｓの濃度より高い可能性があるので置換型炭素Ｃｓの初期濃度と分布とに限定され得る。このようにして、結果として得られるドーピングプロファイルは追加の自由度で調整可能な場合がある。例えば、ＣｉＯｉ－Ｈドナーは、所望の深さおよび／またはプロファイルで陽子誘導ドナーに追加的に生成され得、結果として、陽子ドーピングのドーピング効率を効果的に増加および／または安定させる。例えば、格子間酸素濃度Ｏｉは１×１０１７ｃｍ－３より高い可能性があり、置換型炭素Ｃｓの濃度はＭＣＺ（磁場誘導チョクラルスキー法：ｍａｇｎｅｔｉｃ－ｆｉｅｌｄ－ｉｎｄｕｃｅｄ Ｃｚｏｃｈｒａｌｓｋｉ）基板の１×１０１６ｃｍ－３より低い可能性がある。
代案としてまたは追加的に、上記効果は格子間炭素Ｃｉプロファイルのターゲットの調整により制御され得る。例えば、格子間炭素Ｃｉは電子、アルファ粒子、ヘリウムまたは陽子による照射により置換型炭素Ｃｓの拡散後に生成され得る。最大効果の深さは例えば照射のエネルギーにより制御され得る。代替的に、例えば炭素の拡散パラメータと基板の最終厚さとにより判断され得る基板中に拡散された格子間炭素Ｃｉ濃度が利用され得る。
炭素のドレインとしてのまたは陽子注入中の表面の格子間シリコン原子の分布への影響が、格子間炭素Ｃｉのプロファイル形状の調整のために利用され得る。
例えば、亀形状ドーピングプロファイル（または他の形状）は炭素の内方拡散と外方拡散の組み合わせにより生成され得る（例えば、ドリフトゾーン内に）。例えば、ドリフトゾーンドーピングのドーピング最大値は、スイッチオフ特性を改善するようにドリフトゾーンの深さの約半分に（例えば、ドリフトゾーン中部３分の１にまたはドリフト層の深さの４０％～６０％間に）位置し得る。代替的に、ドーピング最大値は、基板中へのまたはそれからの炭素の拡散のパラメータの好適な選択によりドリフトゾーンの別の位置にシフトされ得る。
例えば、また、ドリフトゾーンドーピングのターゲット勾配は、基板中へのまたはそれからの炭素の拡散のパラメータにより、基板中に拡散する炭素原子の規定プロファイル（例えば、アニール温度または時間）を実現することにより調整され得る。例えば、電力半導体のスイッチオフ過程、遮断能力および／または宇宙放射安定性は、ドリフトゾーンプロファイルの勾配の規定のプリセットにより、または亀形状ドーピングプロファイルの実現により改善または最適化され得る。
一態様によると、陽子誘導フィールドストップゾーンのドーピング効率は、基板中への炭素原子の規定表側拡散により改善され得る。このようにして、例えば、いくつかの注入エネルギーを利用する複数の注入により生成される多段フィールドストップゾーンのプロファイルのうねりまたは脈動が著しく低減され得る。これは、一方では炭素濃度の緩やかな経過とひいては誘導追加ドーピングにより、他方では置換型炭素から格子間原子炭素への遷移を著しく容易にするドーピング最大値間の低減空孔濃度により説明され得る。炭素取り込みにより滑らかにされたドーピングプロファイルの例が図５に示される。
一態様によると、提案ドリフトゾーンドーピングおよび／またはフィールドストップドーピングは、ドナー原子（例えば結晶成長中の燐、砒素またはアンチモン）でプリドープされた材料内で、または例えば中性子変換ドーピングにより実現され得る。
代案としてまたは追加的に、炭素はウェハ裏側から基板中に拡散され得る。大きなウェハ直径（例えば、８インチまたは１２インチ）の薄いウェハの置換型炭素の拡散定数はあまりに低いので、炭素は基板中に格子間入的に（ｉｎｔｅｒｓｔｉｔｉａｌｌｙ）、したがって低溶解度で拡散され得る。格子間炭素の拡散定数９１０は、置換型炭素の拡散定数８１０を数桁の大きさだけ越える（例えば、図８と図９）。
追加的にまたは代わりに、炭素はエピタクシー中にターゲットの規定深さで取り込まれ得る。エピタクシー工程は、多種多様なプロファイルを生成するために１回または何回か遮断され得る。炭素は、エピタキシャル堆積中に気相から、および／またはエピタキシャル堆積に先立って炭素注入工程により、および／またはエピタキシャル堆積の遮断中に導入され得る。
ドーピングプロファイルの経過（例えば、鉛直プロファイル経過）と装置の規定位置における炭素の含有量との相関は、空間分解ＤＬＴＳ（深準位過渡分光法）および／またはＩＲ（赤外線）測定でなされ得る。
例示的実施形態はさらに、コンピュータプログラムがコンピュータまたはプロセッサ上で実行されると上記方法の１つを行うためのプログラムコードを有するコンピュータプログラムを提供し得る。当業者は、様々な上記方法の行為が、プログラムされたコンピュータにより行われ得るということを容易に認識するだろう。本明細書では、いくつかの例示的実施形態はまた、機械またはコンピュータ可読であるとともに、上記方法の行為の一部またはすべてを行う命令の機械実行可能またはコンピュータ実行可能プログラムをコード化するプログラム記憶装置（例えば、デジタルデータ記憶媒体）をカバーするように意図されている。プログラム記憶装置は、例えばディジタルメモリ、磁気ディスクおよび磁気テープなどの磁気記憶媒体、ハードディスクドライブ、または光学的可読ディジタルデータ記憶媒体であり得る。別の例示的実施形態はまた、上記方法の行為を実行するようにプログラムされたコンピュータ、または上記方法の行為を実行するようにプログラムされた（フィールド）プログラマブルロジックアレイ（Ｆ）（ＰＬＡ）、または（フィールド）プログラマブルゲートアレイ（Ｆ）（ＰＧＡ）をカバーするように意図される。
本明細書と添付図面は本開示の原理を単に例示する。したがって、当業者は本開示に明示的に記載および示されなかったとしても本発明の原理を具現しその精神と範囲に含まれる様々な構成を考案することができるということが理解される。さらに、本開示に列挙されたすべての例は、本技術をさらに進めるために、読者が本発明の原理と本発明者により寄与された概念とを理解するのを支援する教育的目的のためだけであることを主として明示的に意図されており、このような具体的に列挙された例と条件に限定するものではないものと解釈すべきである。さらに、本開示の原理、態様、および実施形態だけでなくその具体例についても本明細書において列挙するすべての記述はそれらの等価物を包含するように意図されている。
（ある機能を行う）「手段」として示された機能ブロックはそれぞれ、ある機能を行うよう構成された回路を含む機能ブロックとして理解すべきである。したがって「～する手段」もまた、「～するように構成されたまたは～に好適な手段」と理解され得る。したがって、ある機能を行うように構成された手段は、このような手段がこの機能を（所定の時点で）必ずしも行うことを意味しない。
「手段」、「センサ信号を供給する手段」「送信信号を生成する手段」などとして標記された任意の機能ブロックを含む添付図面に示された様々な要素の機能は、適切なソフトウェアに関連付けられたソフトウェアを実行することができるハードウェアだけでなく「信号供給手段」、「信号処理ユニット」「プロセッサ」、「コントローラ」などの専用ハードウェアの使用を介し提供され得る。さらに、「手段」として本明細書に記載された任意のエンティティは「１つまたは複数のモジュール」、「１つまたは複数の装置」、「１つまたは複数のユニット」などとして実現され得る。プロセッサにより提供される場合、機能は、単一の専用プロセッサにより、単一の共用プロセッサにより、またはそのいくつかが共有され得る複数の個々のプロセッサにより提供され得る。さらに、用語「プロセッサ」または「コントローラ」の明示的な使用は、ソフトウェアを実行することができるハードウェアを排他的に参照するように解釈されるべきではなく、限定しないがデジタル信号プロセッサ（ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）ハードウェア、ネットワークプロセッサ、特定用途集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）、ソフトウェアを蓄積するための読み取り専用メモリ（ＲＯＭ：ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）、ランダムアクセスメモリ（ＲＡＭ： ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、および不揮発性記憶装置を暗黙的に含み得る。従来のおよび／または特別注文の他のハードウェアもまた含まれ得る。
本明細書の任意のブロック図は本開示の原理を具現する例示的回路の概念図を表すということが当業者により理解されるべきである。同様に、任意のフローチャート、フローダイアグラム、状態遷移図、擬似コードなどはコンピュータ可読媒体内に実質的に表され、したがってコンピュータまたはプロセッサ（このようなコンピュータまたはプロセッサが明示的に示されても示されなくても）により実行され得る様々な処理を表すということが理解される。
さらに、以下の特許請求の範囲は、本明細書内の「発明を実施するための形態」に組み込まれ、各請求項はそのまま別個の実施形態として成立し得る。各請求項はそれぞれ別個の実施形態としてそのまま成立し得る。従属請求項は特許請求の範囲において１つまたは複数の請求項との特定の組合せを指し得るが他の実施形態もまた従属請求項の他の各従属または独立請求項の主題との組合せを含み得るということに留意すべきである。このような組合せは、特定の組合せが意図されていないということが明示されない限り、本明細書において提案されている。さらに、ある請求項の特徴は、この請求項が任意の他の独立請求項に直接従属されなかったとしても、該任意の他の独立請求項に対してこの請求項の特徴を含むように意図されている。
本明細書または特許請求の範囲に開示された方法はこれらの方法のそれぞれの行為のそれぞれを行う手段を有する装置により実施され得るということにさらに留意すべきである。
さらに、本明細書または特許請求の範囲に開示された多数の行為または機能の開示は特定の順序であると解釈されなくてもよいということを理解すべきである。したがって、多数の行為または機能の開示は、このような行為または機能が技術的理由のために互に交換可能でない限り、これらを特定の順序に制限することはない。さらに、いくつかの実施形態では、単一行為は多数の副工程を含み得るまたは多数の副行為に分解され得る。このような副行為は、明示的に除外されない限り、この単一行為の開示に含まれ得、この単一工程の開示の一部であり得る。
また、本願は以下に記載する態様を含む。
（態様１）
半導体基板中に規定ドーズ量の陽子を注入する工程（１１０）と規定温度プロフィルに基づき前記半導体基板を焼き戻しする工程（１２０）とを含む半導体装置を形成する方法（１００）であって、
前記規定ドーズ量の陽子と前記規定温度プロフィルのうちの少なくとも１つは、前記半導体基板の少なくとも一部分内の炭素濃度に関する情報を示す炭素関連パラメータに依存して選択される、方法。
（態様２）
前記半導体基板の少なくとも一部分内の前記炭素濃度は１×１０ １５ ｃｍ －３ より高い、態様１に記載の方法。
（態様３）
前記規定ドーズ量の陽子を注入する（１１０）前に前記半導体基板の少なくとも一部分中に炭素を取り込む工程をさらに含む、態様１または２に記載の方法。
（態様４）
前記炭素を取り込む工程は前記半導体基板の少なくとも一部分中に炭素を注入または拡散する工程を含む、態様３に記載の方法。
（態様５）
前記炭素を取り込む工程は前記半導体基板の少なくとも一部分中に炭素を拡散する工程を含み、前記半導体基板中の室温における炭素の溶解度より多くの炭素が前記拡散処理中に供給される、態様３に記載の方法。
（態様６）
規定拡散温度プロフィルに従って前記半導体基板を焼き戻しすることにより前記半導体基板から炭素を拡散する工程をさらに含む、態様１～５のいずれか一項に記載の方法。
（態様７）
結晶成長中またはエピタキシャル層の堆積中に規定炭素分布で前記半導体基板の前記少なくとも一部分内に前記炭素を取り込む工程をさらに含む、態様１または２に記載の方法。
（態様８）
前記規定ドーズ量の陽子は１×１０ １４ ｃｍ －２ より高い、態様１～７のいずれか一項に記載の方法。
（態様９）
前記規定温度プロフィルは５００℃未満の最大温度を含む、態様１～８のいずれか一項に記載の方法。
（態様１０）
前記半導体装置の後続の製造工程は前記規定ドーズ量の陽子の注入（１１０）後に５００℃未満の温度で行われる、態様１～９のいずれか一項に記載の方法。
（態様１１）
前記半導体基板の少なくとも一部分の炭素濃度または前記形成される半導体装置の前記半導体基板と共に製造される別の半導体基板の少なくとも一部分の炭素濃度を測定する工程をさらに含む、態様１～１０のいずれか一項に記載の方法。
（態様１２）
規定深さ分布を有する格子間半導体原子を生成するために規定エネルギー分布で前記半導体基板内に、電子、アルファ粒子、ヘリウムまたはさらなる陽子を注入する工程をさらに含む、態様１～１１のいずれか一項に記載の方法。
（態様１３）
前記規定ドーズ量の陽子は、前記半導体基板の前記少なくとも一部分内に規定濃度の格子間炭素を生成するように半導体基板内に注入される（１１０）、態様１～１２のいずれか一項に記載の方法。
（態様１４）
前記半導体基板中に前記規定ドーズ量の陽子を注入する工程（１１０）は前記形成される半導体装置のドリフト層領域中に規定ドーズ量の陽子を注入する工程を含む、態様１～１３のいずれか一項に記載の方法。
（態様１５）
前記形成される半導体装置のフィールドストップ層領域内に炭素を注入または拡散する工程であって、前記ドリフト層領域内の平均炭素濃度が前記フィールドストップ層領域内の平均炭素濃度より低くなるように注入または拡散する工程をさらに含む、態様１～１４のいずれか一項に記載の方法。
（態様１６）
前記炭素関連パラメータは深準位過渡分光法により測定されたＣｉＯｉ濃度または赤外線計測により測定された吸収係数である、態様１～１５のいずれか一項に記載の方法。
（態様１７）
エミッタまたはソース端子（２１０）とコレクタまたはドレイン端子（２２０）とを含む少なくとも１つのトランジスタ構造を含む半導体装置（２００）であって、
前記エミッタまたはソース端子（２１０）と前記コレクタまたはドレイン端子（２２０）間に位置する半導体基板領域（２４０）内の炭素濃度（２３０）が前記エミッタまたはソース端子（２１０）と前記コレクタまたはドレイン端子（２２０）間で変化する、半導体装置。
（態様１８）
前記トランジスタ構造は前記エミッタまたはソース端子（２１０）と前記コレクタまたはドレイン端子（２２０）間に位置するドリフト層（３７０、４７０）を含み、
前記トランジスタ構造は前記ドリフト層（３７０、４７０）と前記コレクタまたはドレイン端子（２２０）間に位置するフィールドストップ層を含み、
前記フィールドストップ層は前記ドリフト層（３７０、４７０）の平均炭素濃度の少なくとも２倍の平均炭素濃度を含む、態様１７に記載の半導体装置。
（態様１９）
前記トランジスタ構造は、コレクタ層（３６０、４６０）、ドリフト層（３７０、４７０）、複数のボディ領域（３８０、４８０）、複数のソース領域（３８５、４８５）および複数のゲート（３９０、４９０）を含む半導体構造を含む絶縁ゲートバイポーラトランジスタ配置であり、
前記複数のソース領域（３８５、４８５）および前記ドリフト層（３７０、４７０）は少なくとも第１の導電型を主に含み、
前記複数のボディ領域（３８０、４８０）および前記コレクタ層（３６０、４６０）は少なくとも第２の導電型を主に含み、
前記複数のゲート（３９０、４９０）は、前記ゲートが前記ボディ領域（３８０、４８０）を介し前記ソース領域（３８５、４８５）と前記ドリフト層（３７０、４７０）との間に導電チャネルを引き起こすことができるように配置される、態様１７または１８に記載の半導体装置。
（態様２０）
前記半導体装置の半導体基板は２００μｍ未満の厚さを含む、態様１７～１９のいずれか一項に記載の半導体装置。
（態様２１）
半導体装置を形成する方法（６００）であって、
第１の半導体ウェハ中に第１の規定ドーズ量の陽子を注入する工程（６１０）と、
第１の規定温度プロフィルに従って前記第１の半導体ウェハを焼き戻しする工程（６２０）であって、前記第１の規定ドーズ量の陽子と前記第１の規定温度プロフィルのうちの少なくとも１つは、前記第１の半導体ウェハの少なくとも一部分内の第１の炭素濃度に関する情報を示す炭素関連パラメータに依存して選択される、工程（６２０）と、
第２の半導体ウェハ中に第２の規定ドーズ量の陽子を注入する工程（６３０）と、
第２の規定温度プロフィルに従って前記第２の半導体ウェハを焼き戻しする工程（６３０）であって、前記第２の規定ドーズ量の陽子と前記第２の規定温度プロフィルのうちの少なくとも１つは、前記第２の半導体ウェハの少なくとも一部分内の第２の炭素濃度に関する情報を示す炭素関連パラメータに依存して選択され、前記第１の炭素濃度は前記第２の炭素濃度と異なる、工程（６３０）とを含む方法。
１００ 方法
１１０ 注入工程
１２０ 焼き戻し工程
２００ 半導体装置
２１０ エミッタまたはソース端子
２２０ コレクタまたはドレイン端子
２３０ 炭素濃度
２４０ 半導体基板
３５０ 絶縁ゲートバイポーラトランジスタ配置
３６０ コレクタ層
３７０ ドリフト層
３８０ ボディ領域
３８５ ソース領域
３９０ ゲート
３９２ 導電チャネル
３９４ 絶縁層
４００ メサ絶縁ゲートバイポーラトランジスタ構造
４６０ コレクタ層
４６２ 裏側コレクタ金属層
４６４ 電気コンタクト
４７０ ドリフト層
４８０ ボディ領域
４８５ ソース領域
４８６ ソース金属層
４８７ 電気的コンタクト
４９０ ゲート
４９２ ゲート配線
５１０ 陽子フィールドストッププロファイル（従来）
５１１ 炭素分布（従来）
５２０ フィールドストッププロファイル
５２１ 炭素分布（提案）
５３０ ドリフト層
５４０ フィールドストップ層
５５０ コレクタ層
６００ 方法
７１０ 炭素の溶解度限界
８１０ 置換型炭素の拡散定数
９１０ 格子間炭素の拡散定数

Claims (7)

  1. 少なくとも１つのトランジスタ構造を含む半導体装置（２００）であって、
    エミッタまたはソース端子（２１０）、及び
    コレクタまたはドレイン端子（２２０）を備え、
    前記エミッタまたはソース端子（２１０）と前記コレクタまたはドレイン端子（２２０）との間に位置する半導体基板領域（２４０）内の格子間炭素濃度（２３０）が、前記エミッタまたはソース端子（２１０）と前記コレクタまたはドレイン端子（２２０）との間で変化し、
    Ｃ ｘｉＯｘｉ－Ｈ複合体が、格子間炭素と、前記半導体基板領域で有効な酸素及び水素と、から構築される、半導体装置（２００）。
  2. 前記少なくとも１つのトランジスタ構造は、コレクタ層、ドリフト層、複数のボディ領域、複数のソース領域および複数のゲートを含む半導体構造を備えた絶縁ゲートバイポーラトランジスタ配置であり、
    前記複数のソース領域および前記ドリフト層は第１の導電型のドーパントを含み、
    前記複数のボディ領域および前記コレクタ層は第２の導電型のドーパントを含み、
    前記複数のゲートは、該複数のゲートが前記ボディ領域を介し前記ソース領域と前記ドリフト層との間に導電チャネルを生じさせるように構成されるよう配置される請求項１に記載の半導体装置。
  3. 前記半導体基板領域内の前記格子間炭素濃度が、平均格子間炭素濃度または最大格子間炭素濃度である、請求項１に記載の半導体装置。
  4. 前記半導体基板領域が、シリコン、炭化ケイ素、砒化ガリウム、または窒化ガリウムを含む、請求項１に記載の半導体装置。
  5. 前記半導体基板領域内の前記格子間炭素濃度が、最小格子間炭素濃度および該最小格子間炭素濃度の２倍を超える最大格子間炭素濃度を有する、請求項１に記載の半導体装置。
  6. 前記少なくとも１つのトランジスタ構造が、前記エミッタまたはソース端子と前記コレクタまたはドレイン端子との間にドリフト層をさらに備え、前記半導体基板領域が前記ドリフト層内に、前記半導体基板領域の他の領域と比較してより高い格子間炭素濃度を有する、請求項１に記載の半導体装置。
  7. 前記半導体基板領域内の前記格子間炭素濃度が、前記半導体基板領域内の異なる深さによって異なる、請求項１に記載の半導体装置。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015000206T5 (de) 2014-10-03 2016-08-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
WO2018060679A1 (en) * 2016-09-30 2018-04-05 Anvil Semiconductors Limited 3c-sic igbt
JP6646876B2 (ja) * 2016-12-15 2020-02-14 信越半導体株式会社 シリコン結晶の炭素濃度測定方法
JP7045005B2 (ja) * 2017-05-19 2022-03-31 学校法人東北学院 半導体装置
JP7052322B2 (ja) 2017-11-28 2022-04-12 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2019181852A1 (ja) 2018-03-19 2019-09-26 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6645546B1 (ja) * 2018-09-03 2020-02-14 株式会社Sumco シリコン試料の炭素濃度評価方法、シリコンウェーハ製造工程の評価方法、シリコンウェーハの製造方法およびシリコン単結晶インゴットの製造方法
WO2020080295A1 (ja) 2018-10-18 2020-04-23 富士電機株式会社 半導体装置および製造方法
JP7078133B2 (ja) 2018-11-16 2022-05-31 富士電機株式会社 半導体装置および製造方法
DE112019001741B4 (de) 2018-11-16 2024-10-10 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren
DE102018132236B4 (de) * 2018-12-14 2023-04-27 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
CN112204710B (zh) 2018-12-28 2024-07-09 富士电机株式会社 半导体装置及制造方法
CN113169123A (zh) 2019-05-16 2021-07-23 富士电机株式会社 半导体装置及半导体装置的制造方法
JP7222435B2 (ja) 2019-10-11 2023-02-15 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7363336B2 (ja) * 2019-10-11 2023-10-18 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2021125140A1 (ja) 2019-12-17 2021-06-24 富士電機株式会社 半導体装置
JP7215599B2 (ja) 2019-12-18 2023-01-31 富士電機株式会社 半導体装置および半導体装置の製造方法
CN114175270A (zh) 2020-02-18 2022-03-11 富士电机株式会社 半导体装置
JP7361634B2 (ja) * 2020-03-02 2023-10-16 三菱電機株式会社 半導体装置及び半導体装置の製造方法
WO2021186944A1 (ja) * 2020-03-17 2021-09-23 信越半導体株式会社 シリコン単結晶基板中のドナー濃度の制御方法
JP7264100B2 (ja) * 2020-04-02 2023-04-25 信越半導体株式会社 シリコン単結晶基板中のドナー濃度の制御方法
JP7424512B2 (ja) * 2020-11-17 2024-01-30 富士電機株式会社 半導体装置
DE112023000231T5 (de) 2022-05-30 2024-07-18 Fuji Electric Co., Ltd. Verfahren zum herstellen einer halbleitervorrichtung

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005513783A (ja) 2001-12-15 2005-05-12 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 局所的に縮小した寿命領域を有する半導体装置およびその半導体装置の製造
JP2006352101A (ja) 2005-05-20 2006-12-28 Toyota Motor Corp 半導体装置及びその製造方法
US20070278514A1 (en) 2004-01-27 2007-12-06 Infineon Technologies Ag Semiconductor Component Comprising A Temporary Field Stopping Area, And Method For The Production Thereof
JP2008053667A (ja) 2006-07-28 2008-03-06 Central Res Inst Of Electric Power Ind ＳｉＣ結晶の質を向上させる方法およびＳｉＣ半導体素子
JP2008171952A (ja) 2007-01-10 2008-07-24 Toyota Central R&D Labs Inc 半導体装置とその製造方法
JP2008177296A (ja) 2007-01-17 2008-07-31 Toyota Central R&D Labs Inc 半導体装置、ｐｎダイオード、ｉｇｂｔ、及びそれらの製造方法
JP2009141304A (ja) 2007-11-13 2009-06-25 Toyota Motor Corp 半導体装置とその製造方法
WO2013141141A1 (ja) 2012-03-19 2013-09-26 富士電機株式会社 半導体装置の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS526074B1 (ja) 1971-06-04 1977-02-18
JPS4888882A (ja) * 1972-02-22 1973-11-21
JPS486675Y1 (ja) 1972-04-13 1973-02-20
JP4595450B2 (ja) * 2004-09-02 2010-12-08 信越半導体株式会社 炭素ドープシリコン単結晶の製造方法
JP2009500851A (ja) * 2005-07-05 2009-01-08 マットソン テクノロジー インコーポレイテッド 半導体ウェハの光学的特性を求めるための方法およびシステム
JP4802019B2 (ja) 2006-03-14 2011-10-26 パナソニック株式会社 基板処理装置の温度制御方法、基板処理装置および基板処理システム
US8946811B2 (en) 2006-07-10 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Body-tied, strained-channel multi-gate device and methods of manufacturing same
JP5320679B2 (ja) 2007-02-28 2013-10-23 富士電機株式会社 半導体装置およびその製造方法
JP5374883B2 (ja) * 2008-02-08 2013-12-25 富士電機株式会社 半導体装置およびその製造方法
WO2009119741A1 (ja) * 2008-03-26 2009-10-01 テイ・エス テック株式会社 車両用格納シート
JP2010034330A (ja) 2008-07-29 2010-02-12 Sumco Corp エピタキシャルウェーハおよびその製造方法
WO2011125305A1 (ja) 2010-04-08 2011-10-13 信越半導体株式会社 シリコンエピタキシャルウエーハ、シリコンエピタキシャルウエーハの製造方法、及び半導体素子又は集積回路の製造方法
DE102011003439B4 (de) 2011-02-01 2014-03-06 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Durchlassstromerhöhung in Feldeffekttransistoren durch asymmetrische Konzentrationsprofile von Legierungssubstanzen einer Kanalhalbleiterlegierung und Halbleiterbauelement
GB201114365D0 (en) 2011-08-22 2011-10-05 Univ Surrey Method of manufacture of an optoelectronic device and an optoelectronic device manufactured using the method
US9029243B2 (en) 2012-10-08 2015-05-12 Infineon Technologies Ag Method for producing a semiconductor device and field-effect semiconductor device
JP6020342B2 (ja) 2013-05-10 2016-11-02 信越半導体株式会社 シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法
JP6271309B2 (ja) * 2014-03-19 2018-01-31 株式会社東芝 半導体基板の製造方法、半導体基板および半導体装置
JP6415946B2 (ja) * 2014-11-26 2018-10-31 株式会社東芝 半導体装置の製造方法及び半導体装置
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005513783A (ja) 2001-12-15 2005-05-12 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 局所的に縮小した寿命領域を有する半導体装置およびその半導体装置の製造
US20070278514A1 (en) 2004-01-27 2007-12-06 Infineon Technologies Ag Semiconductor Component Comprising A Temporary Field Stopping Area, And Method For The Production Thereof
JP2006352101A (ja) 2005-05-20 2006-12-28 Toyota Motor Corp 半導体装置及びその製造方法
JP2008053667A (ja) 2006-07-28 2008-03-06 Central Res Inst Of Electric Power Ind ＳｉＣ結晶の質を向上させる方法およびＳｉＣ半導体素子
JP2008171952A (ja) 2007-01-10 2008-07-24 Toyota Central R&D Labs Inc 半導体装置とその製造方法
JP2008177296A (ja) 2007-01-17 2008-07-31 Toyota Central R&D Labs Inc 半導体装置、ｐｎダイオード、ｉｇｂｔ、及びそれらの製造方法
JP2009141304A (ja) 2007-11-13 2009-06-25 Toyota Motor Corp 半導体装置とその製造方法
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