CN105074886B - 碳化硅半导体器件及其制造方法 - Google Patents

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Abstract

一种碳化硅衬底(10)，其具有被设置为与第一主表面(10a)相接触的栅绝缘膜(20)，具有被设置为与栅绝缘膜(20)相接触的栅电极(30)，且具有从第一主表面(10a)暴露出的源区(15)。利用掩模层(45)，通过针对层间绝缘膜(40)执行第一各向同性蚀刻，具有第一内壁表面(46a)的第一凹进部(46)被形成在层间绝缘膜(40)中。利用掩模层(45)，通过针对层间绝缘膜(40)和栅绝缘膜(20)执行第一各向异性蚀刻且由此从栅绝缘膜(20)暴露源区(15)而形成具有第二内壁表面(47a)的第二凹进部(47)。形成被布置为与第一内壁表面(46a)和第二内壁表面(47a)相接触并且被电连接至源电极(50)的互连(60)。因此，可提供能提高互连可靠性的碳化硅半导体器件以及制造该碳化硅半导体器件的方法。

Description

碳化硅半导体器件及其制造方法
技术领域
本发明涉及一种碳化硅半导体器件以及制造该碳化硅半导体器件的方法，且更特别地涉及一种能提高互连可靠性的碳化硅半导体器件以及制造这种碳化硅半导体器件的方法。
背景技术
近年来，为了实现诸如MOSFET(金属氧化物半导体场效应晶体管)的半导体器件的更高的击穿电压，更低的损耗，以及在高温环境下应用，越来越多地采用碳化硅作为构成半导体器件的材料。碳化硅是一种具有比硅大的带隙的宽带隙半导体，其已经常规地并广泛地用作用于半导体器件的材料。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件可具有高反向击穿电压，降低的导通电阻等等。而且，有利地，与采用硅作为其材料的半导体器件相比，采用碳化硅作为其材料的半导体器件，即使在高温环境下也具有更少退化的特性。
例如，Nikkan Kogyo Shimbun有限公司的Hiroyuki Matsunami以及另外三个人的“半导体SiC技术和应用，第二版”，2011年9月30日，p358至353(NPD 1)公开了一种平面型MOSFET，其包括被布置为围绕栅电极的绝缘膜，以及源电极互连，其被设置为与绝缘膜相接触并且被电连接至n+区。
引用文献列表
非专利文献
NPD 1：Nikkan Kogyo Shimbun有限公司的Hiroyuki Matsunami以及另外三个人的“半导体SiC技术和应用，第二版”，2011年9月30日，p358至353
发明内容
技术问题
由碳化硅制成的MOSFET与由硅制成的MOSFET相比，能允许更大的电流流动。因此，碳化硅MOSFET的源电极互连通常设计为比硅MOSFET的源电极互连厚。例如，硅MOSFET的互连厚度约小于2μm，碳化硅MOSFET的互连厚度约大于或等于2μm。根据上述文献中公开的MOSFET，绝缘膜沿栅绝缘膜的形状形成。因此，角部形成在绝缘膜中围绕栅电极的外周角部的部分处。当厚的源电极互连沿绝缘膜的角部形成时，空腔(所谓的“空隙”)形成在绝缘膜的角部附近形成的互连的内部。如果空腔形成在互连内部，则当较大电流流过互连时，互连会断开。因此，降低了互连的可靠性(换言之，电迁移耐力)。
有鉴于上述问题提出本发明，且其目的是提供一种能提高互连可靠性的碳化硅半导体器件以及制造该碳化硅半导体器件的方法。
问题的解决方案
根据本发明的制造碳化硅半导体器件的方法包括以下步骤。准备碳化硅衬底，其具有彼此相反的第一主表面以及第二主表面，具有被设置为与第一主表面相接触的栅绝缘膜，具有被设置为与栅绝缘膜相接触的栅电极，并包括与第一主表面相接触的第一导电类型区。形成与栅电极和栅绝缘膜相接触的层间绝缘膜。形成与层间绝缘膜相接触的掩模层。通过使用所述掩模层针对所述层间绝缘膜执行第一各向同性蚀刻来形成第一凹进部，所述第一凹进部具有在所述层间绝缘膜中形成的第一内壁表面。在形成第一凹进部的所述步骤之后，通过使用所述掩模层针对所述层间绝缘膜和所述栅绝缘膜执行第一各向异性蚀刻、并且从而从所述栅绝缘膜暴露所述碳化硅衬底的所述第一导电类型区，来形成具有第二内壁表面的第二凹进部。形成与所述第一导电类型区相接触的第一电极；以及形成被布置为与所述第一内壁表面和所述第二内壁表面相接触并且被电连接至所述第一电极的互连。
根据本发明的碳化硅半导体器件，在通过执行各向同性蚀刻在层间绝缘膜中形成第一凹进部之后，通过执行各向异性蚀刻且由此从栅绝缘膜暴露第一导电类型区而形成第二凹进部。形成被布置为与第一内壁表面和第二内壁表面相接触并连接至第一电极的互连。通过各向同性蚀刻，形成第一凹进部，其具有第一内壁表面，第一内壁表面在层间绝缘膜中具有圆形。因为互连被布置为与第一内壁表面相接触，因此可抑制互连内部的空腔的形成。因此，因为在较大电流流过互连时能抑制互连的断开，因此可提高互连的可靠性。
优选地，在制造碳化硅半导体器件的上述方法中，形成层间绝缘膜的步骤包括通过加热层间绝缘膜而降低层间绝缘膜的上表面的级差的步骤。因此，因为互连形成在具有上表面中降低的级差的层间绝缘膜上，因此可有效抑制互连内部的空腔的产生。
优选地，在制造碳化硅半导体器件的上述方法中，形成层间绝缘膜的步骤包括形成与栅电极相接触但是未用杂质进行掺杂的第一绝缘膜的步骤，以及形成覆盖第一绝缘膜，具有比第一绝缘膜更低的软化点并用杂质进行了掺杂的第二绝缘膜的步骤。因此，可在低温下降低层间绝缘膜的上表面的级差。而且，因为第一绝缘膜未用杂质进行掺杂，因此诸如磷的杂质在栅绝缘膜和碳化硅衬底之间的界面处扩散，因此可抑制栅电压的阈值电压的变化。
优选地，在制造碳化硅半导体器件的上述方法中，形成层间绝缘膜的步骤还包括形成覆盖第二绝缘膜并由二氧化硅构成的第三绝缘膜的步骤。由二氧化硅构成的第三绝缘膜具有与互连良好的粘附性。因此，通过形成第三绝缘膜，可提高形成在第三绝缘膜上的互连的分散能力。
优选地，在制造碳化硅半导体器件的上述方法中，第一各向同性蚀刻是湿法蚀刻。因此，可有效形成随远离第一主表面具有更大宽度的第一凹进部。
优选地，在制造碳化硅半导体器件的上述方法中，第一各向异性蚀刻是干法蚀刻。因此，可有效形成沿第一主表面的法线方向具有基本上相等宽度的第二凹进部。
优选地，制造碳化硅半导体器件的上述方法还包括以下步骤。通过针对被布置在栅电极上的层间绝缘膜执行第二各向同性蚀刻而形成具有第三内壁表面的第三凹进部。在形成第三凹进部的步骤之后，通过针对层间绝缘膜执行第二各向异性蚀刻且由此从层间绝缘膜暴露栅电极而形成具有第四内壁表面的第四凹进部。在形成互连的步骤中，形成被布置为与第三内壁表面和第四内壁表面相接触并且被电连接至栅电极的互连。
因为互连形成为与通过各向同性蚀刻形成的第三凹进部的第三内壁表面相接触，因此可抑制互连内部空腔的形成。因此，当电流流过互连时，可抑制互连的断开。因此，可提高互连的可靠性。
优选地，在制造碳化硅半导体器件的上述方法中，互连的厚度大于或等于2μm且小于或等于10μm。当互连的厚度大于或等于2μm时，较大的电流可流过互连。而且，当互连的厚度小于或等于10μm时，可提高互连的可加工性。
优选地，在制造碳化硅半导体器件的上述方法中，形成互连的步骤包括形成与层间绝缘膜相接触并由钛构成的第一金属层的步骤。通过形成与层间绝缘膜相接触并由钛构成的第一金属层，可提高互连针对层间绝缘膜的粘附性。
优选地，在制造碳化硅半导体器件的上述方法中，形成互连的步骤还包括形成与第一金属层相接触并由氮化钛或钨化钛构成的第二金属层的步骤。因此，在第二金属层上形成包含铝的第三金属层的情况下，可抑制栅电极中铝的侵入。
根据本发明的碳化硅半导体器件包括碳化硅衬底，栅绝缘膜，栅电极，层间绝缘膜，第一凹进部，第二凹进部，第一电极以及第一互连。碳化硅衬底具有彼此相反的第一主表面和第二主表面且包括被设置为与第一主表面相接触的第一导电类型区。栅绝缘膜与碳化硅衬底的第一主表面相接触。栅电极与栅绝缘膜相接触。层间绝缘膜与栅电极和栅绝缘膜相接触。第一凹进部形成为随远离第一主表面而具有更大的宽度，且通过层间绝缘膜形成第一内壁表面。第二凹进部与第一凹进部连接，且通过层间绝缘膜和栅绝缘膜形成第二内壁表面。第一电极被布置在第二凹进部中并与第一导电类型区相接触。第一互连被布置为与第一内壁表面以及第二内壁表面相接触并且被电连接至第一电极。
根据本发明的碳化硅半导体器件，第一凹进部形成为随远离第一主表面而具有更大宽度，且第二凹进部形成为与第一凹进部连接。互连被布置为与第一内壁表面和第二内壁表面相接触。因此，因为互连被布置为与具有随远离第一主表面而具有更大宽度的第一凹进部的第一内壁表面相接触，因此可抑制互连内部空腔的形成。因此，当电流流过互连时，可抑制互连的断开。因此，可提高互连的可靠性。
优选地，在上述碳化硅半导体器件中，围绕层间绝缘膜的上表面中的栅电极的外周角部的部分具有比栅电极的外周角部更大的圆度。因此，可有效抑制围绕栅电极的外周角部的部分和层间绝缘膜的上表面附近形成的互连内部空腔的形成。
优选地，上述碳化硅半导体器件还包括第三凹进部，第四凹进部以及第二互连。第三凹进部形成在被布置在栅电极上的层间绝缘膜中并具有形成为随远离第一主表面而具有更大宽度的第三内壁表面。第四凹进部与第三凹进部连接，且通过层间绝缘膜形成第四内壁表面。第二互连被布置为与第三内壁表面和第四内壁表面相接触并且被电连接至栅电极。因此，因为互连被布置为与具有随远离第一主表面而具有更大宽度的第三凹进部的内壁表面相接触，因此可抑制互连内部空腔的形成。因此，当较大电流流过互连时，可抑制互连的断开。因此，可提高互连的可靠性。
优选地，在上述碳化硅半导体器件中，层间绝缘膜包括与栅电极相接触并未用杂质进行掺杂的第一绝缘膜，以及覆盖第一绝缘膜，具有比第一绝缘膜更低的软化点且用杂质进行了掺杂的第二绝缘膜。因此，可在低温下抑制层间绝缘膜的上表面的级差。而且，因为第一绝缘膜未用杂质进行掺杂，因此诸如磷的杂质在栅绝缘膜和碳化硅衬底之间的界面处扩散，因此可抑制栅电压的阈值电压的变化。
优选地，在上述碳化硅半导体器件中，层间绝缘膜还包括覆盖第二绝缘膜并由二氧化硅构成的第三绝缘膜。由二氧化硅构成的第三绝缘膜具有与互连的良好粘附性。因此，可提高形成在第三绝缘膜上的互连的分散能力。
优选地，在上述碳化硅半导体器件中，第一互连的厚度大于或等于2μm且小于或等于10μm。当互连的厚度大于或等于2μm时，较大的电流可流过互连。而且，当互连的厚度小于或等于10μm时，可提高互连的可加工性。
优选地，在上述碳化硅半导体器件中，第一互连包括与层间绝缘膜相接触并由钛构成的第一金属层。通过将第一金属层布置为与层间绝缘膜相接触并由钛构成，可提高互连针对层间绝缘膜的粘附性。
优选地，在上述碳化硅半导体器件中，第一互连还包括与第一金属层相接触并由钛或钨化钛构成的第二金属层。因此，在包含铝的第三金属层布置在第二金属层上的情况下，可抑制铝侵入栅电极。
发明的有益效果
如上述显而易见的，根据本发明，可提供能提高互连可靠性的碳化硅半导体器件以及制造该碳化硅半导体器件的方法。
附图说明
图1是示意性表示根据本发明一个实施例的碳化硅半导体器件的结构的截面示意图。
图2是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的流程图。
图3是示意性表示层间绝缘膜形成步骤的流程图。
图4是示意性表示互连形成步骤的流程图。
图5是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的第一步骤的截面示意图。
图6是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的第二步骤的截面示意图。
图7是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的第三步骤的截面示意图。
图8是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的第四步骤的截面示意图。
图9是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的第五步骤的截面示意图。
图10是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的第六步骤的截面示意图。
图11是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的第七步骤的截面示意图。
图12是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的第八步骤的截面示意图。
图13是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的第九步骤的截面示意图。
图14是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的第十步骤的截面示意图。
图15是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的第十一步骤的截面示意图。
图16是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的第十二步骤的截面示意图。
图17是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的第十三步骤的截面示意图。
图18是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的第十四步骤的截面示意图。
图19是示意性表示制造根据本发明一个实施例的碳化硅半导体器件的方法的第四步骤的一个变型例的截面示意图。
具体实施方式
以下将参考附图说明本发明的实施例。应当注意以下附图中相同或相应的部分具有分配的相同的参考数字，且将不再重复其说明。
首先，将说明作为根据本发明的碳化硅半导体器件的MOSFET 1的结构。参考图1，MOSFET 1主要包括碳化硅衬底10，栅绝缘膜20，栅电极30，层间绝缘膜40，源电极50，源电极互连60a，栅电极互连60b，漏电极70，背面保护电极80以及钝化层90。碳化硅衬底10包括基础衬底11以及外延层12。而且，外延层12具备漂移区13，体区14，源区15以及p+区16。
基础衬底11包含诸如N(氮)的n型杂质且由此具有n型导电性(第一导电类型)。外延层12是形成在基础衬底11上的外延生长层。漂移区13是包含诸如N(氮)的n型杂质的第一导电类型区且因此具有与基础衬底11相同的n型导电性，且其浓度低于基础衬底11的浓度。
体区14包括碳化硅衬底10的第一主表面10a且在外延层12中隔离地形成。体区14是包含诸如Al(铝)和B(硼)的p型杂质的第二导电类型区且因此具有p型导电性(第二导电类型)。
源区15(第一导电类型区)是具有n型导电性的区域。源区15包括第一主表面10a且形成在各个体区14中，以便由体区14围绕。各个源区15包含诸如P(磷)的n型杂质，且因此具有与基础衬底11和漂移区13相同的n型导电性。而且，源区15中的n型杂质的浓度高于漂移区13中n型杂质的浓度。应当注意源区15通过体区14与漂移区13隔离。
与源区15相同，P+区16由体区14围绕，同时包括第一主表面10a且形成在各个体区14中以便相邻于源区15。与体区14相同，p+区16包含诸如Al(铝)和B(硼)的杂质且因此具有p型导电性。p+区16的杂质浓度高于体区14的杂质浓度。
栅绝缘膜20由二氧化硅构成，且设置在第一主表面10a上并与其相接触，且形成为从一个源区15的上表面延伸至另一源区15的上表面。栅绝缘膜20在第一主表面10a处与源区15，体区14以及漂移区13相接触。
各个栅电极30都设置在栅绝缘膜20上并与其相接触，且形成为从一个源区15延伸至另一源区15。栅电极30例如由诸如其中添加了杂质的多晶硅的导体制成。栅电极30形成为通过碳化硅衬底10夹持栅绝缘膜20。栅电极30被布置为通过栅绝缘膜20面对源区15以及体区14。
层间绝缘膜40例如由包含二氧化硅的材料制成，且形成为在栅绝缘膜20上围绕栅电极30。优选地，层间绝缘膜40由两层绝缘膜形成，且更优选地由三层绝缘膜形成。如图1中所示，层间绝缘膜40例如由与栅电极30和栅绝缘膜20相接触的第一绝缘膜41以及设置在第一绝缘膜41上并与其相接触的第二绝缘膜构成。
第一绝缘膜41由没有掺杂诸如磷的杂质(非掺杂)的硅制成。应当注意，在本说明书中，未用杂质进行掺杂的绝缘膜是具有小于或等于1mol％的杂质浓度的绝缘膜。第二绝缘膜42具有比第一绝缘膜41低的软化点。第二绝缘膜42是例如掺杂磷的硅玻璃(PSG：磷硅酸盐玻璃)。磷的掺杂量例如约大于或等于7.5mol％且小于或等于7.9mol％。第一绝缘膜41的厚度例如为0.2μm，且第二绝缘膜42的厚度例如为0.8μm。
如图1中所示，围绕形成在栅电极30的外周中的外周角部30a的层间绝缘膜40的肩部42a优选具有比形成在栅电极30的外周中的外周角部30a更大的圆度。而且，当层间绝缘膜40由第一绝缘膜41和第二绝缘膜42构成时，第二绝缘膜42的肩部42a可具有比围绕形成在栅电极30的外周中的外周角部30a的第一绝缘膜41的肩部41a的圆度更大的圆度。参考图19，由二氧化硅制成的第三绝缘膜43可以是通过具有圆度的肩部42a沿第二绝缘膜42的上表面。
在源区15和p+区16上的层间绝缘膜40中，形成第一凹进部46和与第一凹进部46连接的第二凹进部47。第一凹进部46的宽度W1随远离第一主表面10a而变大。第二凹进部47的宽度W2基本上等于第一凹进部46的最小宽度。第二凹进部47的宽度W2沿第一主表面10a的法线方向几乎恒定。
第一凹进部46的第一内壁表面46a(参见图11)通过层间绝缘膜40的第二绝缘膜42形成。第二凹进部47的第二内壁表面47a(参考图11)通过第二绝缘膜42，第一绝缘膜41，栅绝缘膜20以及第一主表面10a形成。第一凹进部46的第一内壁表面46a可在从第一凹进部46内部观察时向外突起。而且，第一凹进部46的第一内壁表面46a和第一主表面10a之间的角度可大于第二凹进部47的第二内壁表面47a和第一主表面10a之间的角度。
参考图1，源电极50(第一电极)与源区15和p+区16相接触并被布置在第二凹进部47内部。优选地，源电极50是包含Ti,Al和Si的膜，且例如由TiAlSi合金制成。源电极50是包含Ni和Si的膜，且例如可以是NiSi合金。优选地，源电极50与源区15和p+区16欧姆接合。
栅电极30上的层间绝缘膜40具备第三凹进部48以及与第三凹进部48连接的第四凹进部49。第三凹进部48的宽度W3随远离第一主表面10a而变大。第四凹进部49的宽度W4基本上等于第三凹进部48的最小宽度。第四凹进部49的宽度W4沿第一主表面10a的法线方向几乎恒定。
第三凹进部48的第三内壁表面48a(参考图17)通过层间绝缘膜40的第二绝缘膜42形成。第四凹进部49的第四内壁表面49a(参考图17)通过第二绝缘膜42，第一绝缘膜41以及栅电极30形成。第三凹进部48的第三内壁表面48a在从第三凹进部48内部观察时可向外突起。而且，第三凹进部48的第三内壁表面48a和第一主表面10a之间的角度可大于第四凹进部49的第四内壁表面49a和第一主表面10a之间的角度。
形成源电极互连60a(第一互连)以覆盖源电极50和层间绝缘膜40。源电极互连60a例如包含铝且电连接至源电极50。源电极互连60a的厚度T1例如为5μm，优选大于或等于2μm且小于或等于10μm，更优选大于或等于3μm且小于或等于7μm。例如，约1000A/cm2的较大电流可流过源电极互连60a。源电极互连60a被布置为与第一凹进部46的第一内壁表面46a以及第二凹进部47的第二内壁表面47a的每一个相接触。
优选地，源电极互连60a包括与层间绝缘膜40的上表面42b，第一凹进部46的第一内壁表面46a以及源电极50相接触的第一金属层61a。第一金属层61a优选由Ti(钛)构成。更优选地，源电极互连60a具有设置在第一金属层61a上并被布置为与其相接触的第二金属层62a。第二金属层62a优选由TiN(氮化钛)或TiW(钨化钛)构成。源电极互连60a具有设置在第二金属层62a上并被布置为与其相接触的第三金属层63a。第三金属层63a优选由AlSiCu(铝硅铜)构成。
源电极互连60a被布置在各个第一凹进部46和第二凹进部47内部。各个第一金属层61a，第二金属层62a以及第三金属层63a可被布置在第一凹进部46中，可被布置在第二凹进部47中，或可被布置在各个第一凹进部46和第二凹进部47内部。优选地，源电极互连60a具有夹持在层间绝缘膜40和第一金属层61之间的金属层64。金属层64优选由TiN(氮化钛)或TiW(钨化钛)构成。金属层64可与源电极50和栅绝缘膜20相接触。金属层64被布置为例如与第二凹进部47的第二内壁表面47a相接触。
栅电极互连60b(第二互连)形成为覆盖栅电极30和层间绝缘膜40。栅电极互连60b例如包括铝且电连接至栅电极30。栅电极互连60b被布置在第三凹进部48和第四凹进部49内部。优选地，栅电极互连60b包括被布置为与第三凹进部48的第三内壁表面48a，第四凹进部49的第四内壁表面49a以及栅电极30相接触的第一金属层61b。第一金属层61b优选由Ti(钛)构成。栅电极互连60b优选具有设置在第一金属层61b上并被布置为与其相接触的第二金属层62b。第二金属层62b优选由TiN(氮化钛)或TiW(钨化钛)构成。此外，栅电极互连60b优选具有与第二金属层62b相接触的薄金属层63b。第三金属层63b优选由AlSiCu构成(铝硅铜)。
漏电极70形成为与碳化硅衬底10的第二主表面10b相接触。漏电极70与源电极50相同，例如可由TiAlSi合金制成，或例如由NiSi合金制成。漏电极70电连接至基础衬底11。提供背面保护电极80以与漏电极70相接触。背面保护电极80例如可由Ti(钛)，Ni(镍)，Ag(银)或这些元素构成的合金制成。形成钝化层90以便绝缘源电极互连60a和栅电极互连60b。优选地，钝化层90通过SiN(氮化硅)或二氧化硅形成。
以下将说明作为根据本实施例的碳化硅半导体器件的MOSFET 1的操作。参考图1，当电压施加在源电极50和漏电极70之间，同时施加至栅电极30的电压低于阈值电压时，即，当其处于关闭状态时，体区14和漂移区13之间形成的pn结被反向偏置。因此，MOSFET 1处于非导通状态。同时，当栅电极30被馈以等于或大于阈值电压的电压时，反型层形成在体区14中。因此，源区15和漂移区13彼此电连接，由此电流在源电极50和漏电极70之间流动。MOSFET 1以上述方式操作。
随后将参考图2至19说明根据本发明一个实施例的碳化硅半导体器件的制造方法。在制造根据本实施例的碳化硅半导体器件的方法中，制造与根据上述本实施例的碳化硅半导体衬底相同的MOSFET 1。
参考图2，首先，执行碳化硅衬底准备步骤(S10)。在本步骤(S10)中，执行将在下文说明的步骤(S11)至(S14)以准备由碳化硅制成的碳化硅衬底10。
首先，如步骤(S11)，执行基础衬底准备步骤。在本步骤(S11)中，切割例如由多晶型4H的六方碳化硅制成的晶锭(未示出)以准备具有n型导电性的基础衬底11。随后，如步骤(S12)，执行外延生长层形成步骤。在本步骤(S12)中，n型导电性的外延层12通过外延生长形成在基础衬底11上。因此，形成具有彼此相反的第一主表面10a和第二主表面10b的碳化硅衬底。
随后，如步骤(S13)，执行离子注入步骤。在本步骤(S13)中，参考图5，例如Al(铝)离子首先注入包括碳化硅衬底10的第一主表面10a的区域中，以便p型导电性(第二导电类型)的体区14形成在外延层12中。随后，例如P(磷)离子以小于上述Al离子的注入深度的深度注入体区14，以便形成n型导电性的源区15。随后，例如，Al离子进一步注入体区14，以便形成相邻于源区15的p+区16，其具有与源区15相同的深度并具有p型导电性。而且，在外延层12中，其中没有形成体区14，源区15以及p+区16的区域变成漂移区13。
随后，如步骤(S14)，执行活化退火步骤。在本步骤(S14)中，在氩气气氛下将碳化硅衬底10加热至约1800℃，以便活化上述步骤(S13)中混入的杂质。因此，在具有其中注入杂质的区域中产生所需载流子。以此方式执行上述步骤(S11)至(S14)，以便准备具备通过杂质的混入而形成活性区的碳化硅衬底10。
随后，如步骤(S20)，执行栅绝缘膜形成步骤。在本步骤(S20)中，参考图6，例如在含氧气氛下加热碳化硅衬底10，以便形成与碳化硅衬底10的第一主表面10a相接触并由二氧化硅制成的栅绝缘膜20。随后，如步骤(S30)，执行栅电极形成步骤。在本步骤(S30)中，参考图6，由包含诸如磷的杂质的多晶硅制成的栅电极30例如通过LP-CVD(低压化学气相沉积)方法被设置在栅绝缘膜20上并形成为与其相接触。以与上述相同的方式，准备碳化硅衬底10，其具有彼此相反的第一主表面10a和第二主表面10b，具有被设置为与第一主表面10a相接触的栅绝缘膜20，具有被设置为与栅绝缘膜20相接触的栅电极30，且包括作为与第一主表面10a相接触的第一导电类型区的源区15。
随后，如步骤(S40)，执行层间绝缘膜形成步骤。在本步骤(S40)中，参考图7，例如通过P(等离子体)-CVD方法形成与栅电极30和栅绝缘膜20相接触的层间绝缘膜40，以便围绕栅电极30。优选地，层间绝缘膜40包括第一绝缘膜41以及具有比第一绝缘膜41更低的软化点的第二绝缘膜42。如图7中所示，第一绝缘膜41覆盖栅电极30且形成为与栅电极30和栅绝缘膜20相接触。随后，形成第二绝缘膜42以便覆盖第一绝缘膜41。第一绝缘膜41由没有掺杂诸如磷的杂质(非掺杂)的二氧化硅制成，且第二绝缘膜42例如由掺杂磷的硅玻璃(PSG)制成。
随后，通过加热包括第一绝缘膜41和第二绝缘膜42的层间绝缘膜40执行减小层间绝缘膜40的上表面42b中的级差的步骤。在减小级差的步骤中，将具备包括第一绝缘膜41和第二绝缘膜42的层间绝缘膜40的碳化硅衬底10例如加热至高于或等于1000℃以软化并使第二绝缘膜42变形。因此，第二绝缘膜42的肩部42a的形状变形为具有如图8中所示的圆度。因此，第二绝缘膜42的肩部42a的级差从级差T2减小为级差T3。应当注意，加热具备包括第一绝缘膜41和第二绝缘膜42的层间绝缘膜40的碳化硅衬底10的温度优选低于或等于第一绝缘膜41的软化点并高于或等于第二绝缘膜42的软化点。
参考图3，形成层间绝缘膜的步骤(S40)可具有形成第一绝缘膜的步骤(S41)，形成第二绝缘膜的步骤(S42)以及形成第三绝缘膜的步骤(S43)。具体地，如上所述，在形成第一绝缘膜41以便覆盖栅电极30之后，第二绝缘膜42形成在第一绝缘膜41上。在软化第二绝缘膜42且减小第二绝缘膜42的级差之后，第三绝缘膜43可如图19中所示被布置为与第二绝缘膜42的表面相接触。第三绝缘膜43例如由二氧化硅制成。第三绝缘膜43的厚度可以小于第二绝缘膜42的厚度。
随后，如步骤(S50)，执行掩模层形成步骤。在本步骤(S50)中，参考图9，例如由抗蚀剂制成的第一掩模层45设置在层间绝缘膜40上并形成为与其相接触。此后，图案化源区15和p+区16上的第一掩模层45以便具有开口。
随后，如步骤(S60)，执行第一各向同性蚀刻步骤。在本步骤(S60)中，参考图10，通过使用掩模层形成步骤中形成的第一掩模层45作为掩模针对层间绝缘膜40的第二绝缘膜42执行各向同性蚀刻。因此，具有第一内壁表面46a的第一凹进部46形成在层间绝缘膜40的第二绝缘膜42中。第一凹进部46的第一内壁表面46a具有在从第一凹进部46内部观察时向外突起的形状。各向同性蚀刻例如是湿法蚀刻。例如，将具备第一掩模层45的碳化硅衬底10在室温下浸入由包含表面活性剂的缓冲氢氟酸(115UBHF)制成的化学制品中约长于或等于10秒且短于或等于300秒，因此各向同性蚀刻层间绝缘膜40的第二绝缘膜42。应当注意各向同性蚀刻可以是干法蚀刻。
随后，如步骤(S70)，执行第一各向异性蚀刻步骤。在本步骤(S70)中，参考图11，在第一各向同性蚀刻步骤之后，通过使用第一各向同性蚀刻步骤中采用的第一掩模层45针对层间绝缘膜40的第二绝缘膜42和第一绝缘膜41以及栅绝缘膜20执行各向异性蚀刻。因此，形成第二凹进部47，其从栅绝缘膜20暴露出碳化硅衬底10的源区15和p+区16并连接至第一凹进部46，以及具有通过层间绝缘膜40的第一绝缘膜41和第二绝缘膜42，栅绝缘膜20以及第一主表面10a形成的第二内壁表面47a。
第二凹进部47的宽度W2沿第一主表面10a的法线方向基本上具有相同的值。各向异性蚀刻例如是干法蚀刻。例如，将具备第一掩模层45的碳化硅衬底10布置在具有大于或等于100mTorr且小于或等于500mTorr的腔内，且在具有大于或等于100W且小于或等于1500W的RF(射频)功率的条件下，利用CF4气体针对层间绝缘膜40的第二绝缘膜42和第一绝缘膜41以及栅绝缘膜20执行各向异性蚀刻。
随后，执行金属层形成步骤。在金属层形成步骤中，参考图12，在从层间绝缘膜40移除第一掩模层45之后，例如通过溅射使金属层64形成为与层间绝缘膜40的第二绝缘膜42的上表面46b，第一凹进部46的第一内壁表面46a，第二凹进部47的第二内壁表面47a，源区15和p+区16相接触。金属层64是优选包含Ti的膜，且例如为由TiN或TiW制成的膜。金属层64的厚度例如约大于或等于0.025μm且小于或等于0.15μm。
随后，执行蚀刻步骤。在蚀刻步骤中，参考图13，针对碳化硅衬底10执行干法蚀刻，以便移除形成在层间绝缘膜40的上表面上的金属层64，第一凹进部46的第一内壁表面46a，源区15以及p+区16被移除，且保留形成在第二凹进部47的第二内壁表面47a上的金属层64。
随后，如步骤(S80)，执行源电极形成步骤。在本步骤(S80)中，形成作为与源区15(第一导电类型区)和p+区16相接触的第一电极的源电极50。具体地，参考图14，例如包含Ti,Al和Si的金属膜通过溅射形成为与源区15，p+区16以及第二金属层62相接触。随后，通过加热具备金属膜的碳化硅衬底10，合金化金属膜，以便形成与碳化硅衬底10欧姆接合的源电极50。
随后，如步骤(S90)，执行第二各向同性蚀刻步骤。在本步骤(S90)中，参考图15，例如由抗蚀剂制成的第二掩模层55设置在层间绝缘膜40上并形成为与其相接触。随后，图案化第二掩模层55以便在栅电极30上具有开口。随后，参考图16，通过使用第二掩模层55作为掩模，针对被布置在栅电极30上的层间绝缘膜40的第二绝缘膜42执行各向同性蚀刻。因此，具有第三内壁表面48a的第三凹进部48形成在层间绝缘膜40的第二绝缘膜42中。第三凹进部48的第三内壁表面48a具有从第一凹进部46内部向外突起的形状。各向同性蚀刻例如是湿法蚀刻。应当注意用于第二各向同性蚀刻的条件基本上与用于第一各向同性蚀刻的条件相同。
随后，如步骤(S100)，执行第二各向异性蚀刻步骤。在本步骤(S100)中，参考图17，在第二各向同性蚀刻步骤之后，通过使用第二各向同性蚀刻步骤中采用的第二掩模层55，针对被布置在栅电极30上的层间绝缘膜40的第二绝缘膜42和第一绝缘膜41执行各向异性蚀刻。因此，形成第四凹进部49，其具有从层间绝缘膜40暴露出并连接至第三凹进部48的栅电极30，且具有通过层间绝缘膜40的第一绝缘膜41和第二绝缘膜42以及栅电极30形成的第四内壁表面49a。第四凹进部49的宽度W沿第一主表面10a的法线方向基本上具有相同的值。各向异性蚀刻例如是干法蚀刻。应当注意用于第二各向异性蚀刻的条件基本上与用于第一各向异性蚀刻的条件相同。
随后，如步骤(S110)，执行互连形成步骤。在本步骤(S110)中，形成互连60，其被布置在第一凹进部46和第二凹进部47内部并与源区15和p+区16相接触。参考图4，互连形成步骤(S110)优选具有形成第一金属层的步骤(S111)，形成第二金属层的步骤(S112)以及形成第三金属层的步骤(S113)。
参考图18，首先通过溅射方法，形成第一金属层61，其例如与层间绝缘膜40的第二绝缘膜42以及第一绝缘膜41，栅电极30，源电极50以及金属层64相接触。第一金属层61例如由Ti(钛)构成。随后，第二金属层62形成在第一金属层61上。第二金属层62例如由TiN(氮化钛)或TiW(钨化钛)构成。随后，第三金属层63设置在第二金属层62上并形成为与其相接触。第三金属层63优选包含Al,Si和Cu，且例如由AlSiCu合金制成。互连60的厚度T1优选大于或等于2μm且小于或等于10μm，且更优选大于或等于3μm且小于或等于7μm，其例如可以是5μm。互连60形成为与第一凹进部46的第一侧壁表面46a，第二凹进部47的第二侧壁表面47a，第三凹进部48的第三侧壁表面48a以及第四凹进部49的第四侧壁表面49a相接触。
随后，参考图1，图案化互连60，以便形成通过钝化层90彼此绝缘的源电极互连60a和栅电极互连60b。源电极互连60a形成为与第一凹进部46的第一侧壁表面46a以及第二凹进部47的第二侧壁表面47a相接触并且被电连接至源电极50。栅电极互连60b形成为与第三凹进部48的第三侧壁表面48a以及第四凹进部49的第四侧壁表面49a相接触并且被电连接至栅电极30。以上述方式，制造根据本实施例的MOSFET 1。
应当注意，在本实施例中，说明的情况是：在形成用于在其中布置源电极互连60a的第一凹进部46和第二凹进部47之后，形成用于在其中布置栅电极互连60b的第三凹进部48和第四凹进部49。但是，可以在用于在其中布置源电极互连60a的第一凹进部46和第二凹进部47之前，形成用于在其中布置栅电极互连60b的第三凹进部48和第四凹进部49。
而且，第一凹进部46和第三凹进部48可同时形成。当第一凹进部46和第三凹进部48同时形成时，形成在栅电极30上和源电极50上具有开口的第一掩模层45，且通过使用第一掩模层45针对层间绝缘膜40执行各向同性蚀刻，以便第一凹进部46和第三凹进部48形成在层间绝缘膜40中。随后，通过使用第一掩模层45，针对源区15和p+区16上的层间绝缘膜40和栅绝缘膜30执行各向异性蚀刻，以便形成第二凹进部47，且针对栅电极30上的层间绝缘膜40形成第四凹进部49。第二凹进部47和第四凹进部49可同时或分开地形成。
在本实施例中，描述MOSFET作为碳化硅半导体器件的一个示例。但是，碳化硅半导体器件例如可以是IGBT(绝缘栅双极晶体管)等。在碳化硅半导体器件是IGBT的情况下，第一电极50是发射极电极，且第一互连60a是发射极电极互连。而且，在本实施例中，描述n型和p型分别是第一导电类型和第二导电类型。但是，n型和p型可以分别是第二导电类型和第一导电类型。
随后将说明根据本实施例的碳化硅半导体器件和制造碳化硅半导体器件的方法的效果。
根据制造本实施例的MOSFET 1的方法，在通过执行各向同性蚀刻在层间绝缘膜40中形成第一凹进部46之后，通过执行各向异性蚀刻形成第二凹进部47，且由此暴露源区15。形成源电极互连60a，其被布置为与第一凹进部46的第一内壁表面46a以及第二凹进部47的第二内壁表面47a相接触并连接至源电极50。通过各向同性蚀刻，形成第一凹进部46，其在层间绝缘膜40中具有具备圆度的第一内壁表面46a。因为源电极互连60a被布置为与第一内壁表面46a相接触，所以可抑制源电极互连60a内部空腔的形成。因此，因为在较大电流流过源电极互连60a时可抑制源电极互连60a的断开，所以可提高源电极互连60a的可靠性。
而且，根据制造本实施例的MOSFET 1的方法，形成层间绝缘膜40的步骤包括通过加热层间绝缘膜40而减小层间绝缘膜40的上表面42b的级差T2的步骤。因此，因为互连60形成在具有减小的级差T2的上表面42b的层间绝缘膜40上，所以可有效抑制互连60内部空腔的产生。
而且，根据制造本实施例的MOSFET 1的方法，形成层间绝缘膜40的步骤包括形成与栅电极30相接触且未用杂质进行掺杂的第一绝缘膜41的步骤，以及形成覆盖第一绝缘膜41，具有低于第一绝缘膜41的软化点并用杂质进行了掺杂的第二绝缘膜42的步骤。因此，可在低温下减小层间绝缘膜40的上表面42b的级差T2。而且，因为第一绝缘膜41未用杂质进行掺杂，所以诸如磷的杂质会在栅绝缘膜20和碳化硅衬底10之间的界面上扩散，以便可抑制栅电压的阈值的改变。
而且，根据制造本实施例的MOSFET 1的方法，形成层间绝缘膜40的步骤还包括形成覆盖第二绝缘膜42且由二氧化硅构成的第三绝缘膜43的步骤。由二氧化硅构成的第三绝缘膜43具有与互连60良好的粘附性。因此，可通过形成第三绝缘膜43提高形成在第三绝缘膜43上的互连60的分散能力。
而且，根据制造本发明的MOSFET 1的方法，第一各向同性蚀刻是湿法蚀刻。因此，可有效形成具有随远离第一主表面10a而较大的宽度W1的第一凹进部46。
而且，根据制造本实施例的MOSFET 1的方法，第一各向异性蚀刻是干法蚀刻。因此，可有效形成沿第一主表面10a的法线方向具有基本上相等的宽度W2的第二凹进部47。
而且，根据本实施例的制造MOSFET 1的方法，因为栅电极互连60b形成为与通过各向同性蚀刻形成的第三凹进部48的第三内壁表面48a相接触，所以可抑制栅电极互连60b的内部空腔的形成。因此，因为在较大电流流过栅电极互连60b时可抑制栅电极互连60b的断开，所以可提高栅电极互连60b的可靠性。
而且，根据本实施例的制造MOSFET 1的方法，互连60的厚度T1大于或等于2μm且小于或等于10μm。当互连60的厚度大于或等于2μm时，较大的电流可流过互连60。而且，当互连60的厚度T1小于或等于10μm时，可提高互连60的可加工性。
而且，根据本实施例的制造MOSFET 1的方法，形成互连60的步骤包括形成与层间绝缘膜40相接触并由钛构成的第一金属层61的步骤。通过形成与层间绝缘膜40相接触的由钛构成的第一金属层61，可提高互连60针对层间绝缘膜40的粘附性。
而且，根据本实施例的制造MOSFET 1的方法，形成互连60的步骤还包括形成与第一金属层61相接触并由氮化钛或钨化钛构成的第二金属层62的步骤。因此，在第二金属层62上形成包含铝的第三金属层63的情况下，可抑制铝侵入栅电极30。
根据本实施例的制造MOSFET 1的方法，形成第一凹进部46以便随远离第一主表面10a而具有更大的宽度W1，以及形成第二凹进部47以便连接至第一凹进部46。源电极互连60a被布置为与第一内壁表面46a和第二内壁表面47a相接触。因此，因为源电极互连60a被布置为与随远离第一主表面10a具有更大宽度W1的第一凹进部46的第一内壁表面46a相接触，所以可抑制源电极互连60a的内部空腔的形成。因此，因为当较大电流流过源电极互连60a时可抑制源电极互连60a的断开，所以可提高源电极互连60a的可靠性。
而且，根据本实施例的MOSFET 1，围绕层间绝缘膜40的上表面42b上的栅电极30的外周角部30a的肩部42a具有比栅电极30的外周角部30更大的圆度。因此，可有效抑制形成在围绕层间绝缘膜40的上表面42b上的栅电极30的外周角部30a的肩部42a附近形成的源电极互连60a的内部空腔的形成。
而且，根据本实施例的MOSFET 1，因为栅电极互连60b被布置为与随远离第一主表面10a具有更大宽度W3的第三凹进部48的第三内壁表面48a相接触，所以可抑制栅电极互连60b内部的空腔的形成。因此，因为当较大电流流过栅电极互连60b时可抑制栅电极互连60b的断开，所以可提高栅电极互连60b的可靠性。
而且，根据本实施例的MOSFET 1，层间绝缘膜40包括与栅电极30相接触且未用杂质进行掺杂的第一绝缘膜41，以及覆盖第一绝缘膜41，具有比第一绝缘膜41低的软化点且用杂质进行了掺杂的第二绝缘膜42。因此，可在低温下减小层间绝缘膜40的上表面42b的级差T2。而且，因为第一绝缘膜41未用杂质进行掺杂，因此诸如磷的杂质在栅绝缘膜20和碳化硅衬底10之间的界面上扩散，以便可抑制栅电压的阈值电压的变化。
而且，根据本实施例的MOSFET 1，层间绝缘膜40还包括覆盖第二绝缘膜42并由二氧化硅构成的第三绝缘膜43。由二氧化硅构成的第三绝缘膜43具有与源电极互连60a和栅电极互连60b良好的粘附性。因此，可提高形成在第三绝缘膜43上的源电极互连60a和栅电极互连60b的分散能力。
而且，根据本实施例的MOSFET 1，源电极互连60a的厚度T1大于或等于2μm且小于或等于10μm。当源电极互连60a的厚度T1大于或等于2μm时，较大电流可流过源电极互连60a。而且，当源电极互连60a的厚度T1小于或等于10μm时，可提高源电极互连60a的可加工性。
而且，根据本实施例的MOSFET 1，源电极互连60a包括与层间绝缘膜40相接触并由钛构成的第一金属层61。通过布置与层间绝缘膜40相接触并由钛构成的第一金属层61，可提高源电极互连60a针对层间绝缘膜40的粘附性。
而且，根据本实施例的MOSFET 1，源电极互连60a还包括与第一金属层61相接触并由氮化钛或钨化钛构成的第二金属层62。因此，在包含铝的第三金属层63被布置在第二金属层62上的情况下，可抑制铝侵入栅电极30。
可以理解本文公开的实施例和示例仅为示例而非限制。本发明的范围不限于上述说明，而是由所附权利要求书限定，且旨在涵盖处于等效于权利要求书的范围和含义内的任意变型。
参考符号列表
1MOSFET；10碳化硅衬底；10a第一主表面；10b第二主表面；11基础衬底；12外延层；13漂移区；14体区；15源区(第一导电类型区)；16p+区；20栅绝缘膜；30栅电极；30a外周角部；40层间绝缘膜；41第一绝缘膜；41a,42a肩部；42第二绝缘膜；42b上表面；43第三绝缘膜；45第一掩模层；46第一凹进部；46a第一内壁表面；47第二凹进部；47a第二内壁表面；48第三凹进部；48a第三内壁表面；49第四凹进部；49a第四内壁表面；50源电极(第一电极)；55第二掩模层；60互连；60a源电极互连(第一互连)；60b栅电极互连(第二互连)；61,61a,61b第一金属层；62,62a,62b第二金属层；63,63a,63b第三金属层；64金属层；70漏电极；80背面保护电极；90绝缘体；T1厚度；T2,T3级差；W1,W2,W3,W4宽度。

Claims (6)

1.一种制造碳化硅半导体器件的方法，包括以下步骤：
准备碳化硅衬底，所述碳化硅衬底：
具有彼此相反的第一主表面和第二主表面，
具有被设置为与所述第一主表面相接触的栅绝缘膜，
具有被设置为与所述栅绝缘膜相接触的栅电极，并且
包括与所述第一主表面相接触的第一导电类型区；
形成与所述栅电极和所述栅绝缘膜相接触的层间绝缘膜；
形成与所述层间绝缘膜相接触的掩模层；
通过使用所述掩模层针对所述层间绝缘膜执行第一各向同性蚀刻来形成第一凹进部同时保留所述层间绝缘膜的肩部，所述第一凹进部具有在所述层间绝缘膜中形成的第一内壁表面，所述第一凹进部的所述第一内壁表面在从所述第一凹进部内部观察时向外突起；
在形成第一凹进部的所述步骤之后，通过使用所述掩模层针对所述层间绝缘膜和所述栅绝缘膜执行第一各向异性蚀刻、并且从而从所述栅绝缘膜暴露所述碳化硅衬底的所述第一导电类型区，来形成具有第二内壁表面的第二凹进部；
形成与所述第一导电类型区相接触的第一电极；以及
形成被布置为与所述第一内壁表面、所述第二内壁表面和所述层间绝缘膜的所述肩部相接触并且被电连接至所述第一电极的第一互连，
其中，形成层间绝缘膜的所述步骤包括以下步骤：通过在高于或等于1000℃的温度下加热所述层间绝缘膜来降低所述层间绝缘膜的上表面的级差，并且使得所述层间绝缘膜的所述肩部具有圆度，
其中，在形成第一互连的步骤中，与所述第一凹进部的所述第一内壁表面和所述第二凹进部的所述第二内壁表面相接触地形成第一金属层，然后去除在所述第一内壁表面上形成的所述第一金属层，保留在所述第二内壁表面上形成的所述第一金属层，并且
其中，所述第一金属层由氮化钛或钨化钛构成，
所述方法还包括：
通过针对被布置在所述栅电极上的所述层间绝缘膜执行第二各向同性蚀刻，来形成具有第三内壁表面的第三凹进部；以及
在形成第三凹进部的步骤之后，通过针对所述层间绝缘膜执行第二各向异性蚀刻、并且从而从所述层间绝缘膜暴露所述栅电极，来形成具有第四内壁表面的第四凹进部，
形成与所述第三内壁表面和所述第四内壁表面相接触地布置并且被电连接至所述栅电极的第二互连，
所述第二互连包括由钛构成的第二金属层，
其中，所述第一互连中的所述第一金属层夹在所述层间绝缘膜和第三金属层之间，
所述第三金属层与所述第一内壁表面接触，
所述第一金属层与所述第二内壁表面接触并且与所述栅绝缘膜接触，并且
所述第三金属层由钛构成。
2.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，形成层间绝缘膜的所述步骤包括以下步骤：
形成与所述栅电极相接触并且未用杂质进行掺杂的第一绝缘膜，以及
形成覆盖所述第一绝缘膜、具有比所述第一绝缘膜低的软化点、并且用杂质进行了掺杂的第二绝缘膜。
3.根据权利要求2所述的制造碳化硅半导体器件的方法，其中，形成层间绝缘膜的所述步骤还包括以下步骤：
形成覆盖所述第二绝缘膜并且是由二氧化硅构成的第三绝缘膜。
4.根据权利要求1至3中的任一项所述的制造碳化硅半导体器件的方法，其中，
所述第一各向同性蚀刻是湿法蚀刻。
5.根据权利要求1至3中的任一项所述的制造碳化硅半导体器件的方法，其中，
所述第一各向异性蚀刻是干法蚀刻。
6.根据权利要求1至3中的任一项所述的制造碳化硅半导体器件的方法，其中，
所述第一互连的厚度大于或等于2μm并且小于或等于10μm。
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