JPH10321732A

JPH10321732A - 半導体装置及びその製造方法

Info

Publication number: JPH10321732A
Application number: JP10041293A
Authority: JP
Inventors: Hiroshi Hizaki; 浩檜崎; Toshio Wada; 俊男和田
Original assignee: Nippon Steel Semiconductor Corp; Nippon Steel Corp
Current assignee: UMC Japan Co Ltd; Nippon Steel Corp
Priority date: 1997-03-18
Filing date: 1998-02-06
Publication date: 1998-12-04

Abstract

(57)【要約】【課題】高アスペクト比のコンタクト孔近傍における
段差被覆性を緩和させ、更にアロイスパイクを防止して
コンタクト抵抗を減少させることにより、更なる半導体
素子の高集積化を可能とする。【解決手段】素子分離構造としてフィールドシールド
素子分離構造２１が設けられたＣＭＯＳトランジスタに
おいて、ｎＭＯＳトランジスタ側にそのソース／ドレイ
ン８と金属配線１２とを接続するためにコンタクト孔１
０内に多結晶シリコンプラグ１５を形成する。このプラ
グ１５の形成時には、ｐＭＯＳトランジスタ側にはレジ
ストを塗布しておく。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳ構造をも
った半導体装置及びその製造方法に関し、特に半導体装
置を構成するＣＭＯＳトランジスタを高密度で集積する
に適した構造の半導体装置に適用して好適である。

【０００２】

【従来の技術】近時では、半導体素子、特にＣＭＯＳ構
造のメモリセルの高集積化が進み、それに伴ってコンタ
クト孔のアスペクト比が益々大きくなる傾向にある。こ
のようにコンタクト孔のアスペクト比が大きくなるに従
い、上部配線層の段差被覆性（ステップカバレージ）を
良好に保つことが困難となってコンタクト抵抗の増加を
招来し、高集積化の妨げとなるという問題がある。ま
た、半導体素子の微細化に伴って、コンタクト孔内を充
填するアルミ配線の一部がシリコン半導体基板中に析出
する、いわゆるアロイスパイクが発生しがちとなり、更
に高集積化を妨げる一因となっている。

【０００３】特開平３−１８１１２６号公報には、この
問題の解決策の一例が開示されている。この方法は、ｎ
ＭＯＳトランジスタの上部配線層を形成する前にコンタ
クト孔内に予め多結晶シリコン等を堆積させておく手法
である。このとき、コンタクト孔の底部が多結晶シリコ
ン等の分だけかさ上げされ、コンタクト孔のアスペクト
比が若干減少して段差被覆性が緩和されることになる。

【０００４】

【発明が解決しようとする課題】しかしながら、特開平
３−１８１１２６号公報に開示された方法では、ｎＭＯ
ＳトランジスタのみならずｐＭＯＳトランジスタのコン
タクト孔内にも多結晶シリコンが堆積するため、多結晶
シリコンを低抵抗化する目的で導入するリン等の不純物
がｐＭＯＳトランジスタの不純物拡散層に拡散してしま
い、特性劣化を招くという問題が生じる。

【０００５】このため、特開平６−１６３５７７号公
報、６−２６８１６７号公報においては、ＣＭＯＳ構造
のＮチャネルＭＯＳトランジスタのソース／ドレインと
配線層との接続部のコンタクトホールに多結晶シリコン
膜を充填し、多結晶シリコン膜を介してソース／ドレイ
ンと配線層を接続し、ｐチャネルＭＯＳトランジスタの
ソース／ドレインと配線層との接続部のコンタクトホー
ルに金属導電膜を充填し、金属導電膜を介してソース／
ドレインと配線層を接続する方法を提案している。しか
し、この方法は、ｐチャネルＭＯＳトランジスタのソー
ス／ドレインと配線層との接続部に形成した金属導電膜
とソース／ドレインとの良好な接続を得ることが難しい
という問題がある。

【０００６】また、特開平６−９７１０９号公報の技術
においては、ＣＭＯＳトランジスタのソース／ドレイン
と配線層との接続部の接触抵抗を少なくするため、その
接続部に、接続部のショットキー障壁を低くするような
金属材料を用いた金属導電層を形成している。しかし、
本発明のように、段差被覆性やアロイスパイクの発生の
ような問題については全く考慮されていず、金属導電層
を形成する金属材料も本発明とは全く異なる。

【０００７】そこで、本発明の目的は、高アスペクト比
のコンタクトホールに形成される配線層の段差被覆性を
改良し、かつコンタクトホールに充填される配線層によ
る半導体基板中のアロイスパイクの発生を防止し、しか
もコンタクトホールにおける配線層と不純物拡散層との
低コンタクト抵抗を確保できる、ＣＭＯＳ構造をもった
半導体装置、およびその製造方法を提供することであ
る。

【０００８】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板の表面上に形成された１
対の第１の不純物拡散層をもったｎチャネルＭＯＳトラ
ンジスタと、前記半導体基板の表面上に形成された１対
の第２の不純物拡散層をもったｐチャネルＭＯＳトラン
ジスタと、前記ｐチャネルＭＯＳトランジスタの前記一
対の第２の不純物拡散層の各々に接続された３層構造の
金属導電層とを備えている。

【０００９】本発明の半導体装置の一態様例において
は、前記ｎＭＯＳトランジスタは、半導体記憶素子のメ
モリセルを構成し、前記ｐＭＯＳトランジスタは、前記
半導体記憶素子の周辺回路を構成する。

【００１０】本発明の半導体装置は、半導体基板と、前
記半導体基板の表面上に形成された１対の第１の不純物
拡散層をもったｎチャネルＭＯＳトランジスタと、前記
半導体基板の表面上に形成された１対の第２の不純物拡
散層をもったｐチャネルＭＯＳトランジスタと、前記第
１の不純物拡散層の各々に接続された多結晶シリコン層
と、前記第２の不純物拡散層の各々に接続された３層構
造の金属導電層とを備えている。

【００１１】本発明の半導体装置は、半導体基板と、前
記半導体基板の表面上に形成された１対の第１の不純物
拡散層をもったｎチャネルＭＯＳトランジスタと、前記
半導体基板の表面上に形成された１対の第２の不純物拡
散層をもったｐチャネルＭＯＳトランジスタと、前記半
導体基板上に前記ｎチャネルＭＯＳトランジスタとｐチ
ャネルＭＯＳトランジスタとをカバーするように形成さ
れた層間絶縁膜と、前記層間絶縁膜に形成された第１の
コンタクトホール内に形成され、前記第１の不純物拡散
層の各々に接続された多結晶シリコン層と、前記層間絶
縁膜に形成された第２のコンタクトホール内に形成さ
れ、前記第２の不純物拡散層の各々に接続された３層構
造の金属導電層とを備えている。

【００１２】本発明の半導体装置は、半導体基板と、前
記半導体基板の表面上に形成された１対の第１の不純物
拡散層をもったｎチャネルＭＯＳトランジスタと、前記
半導体基板の表面上に形成された１対の第２の不純物拡
散層をもったｐチャネルＭＯＳトランジスタと、前記半
導体基板上に前記ｎチャネルＭＯＳトランジスタとｐチ
ャネルＭＯＳトランジスタとをカバーするように形成さ
れた層間絶縁膜と、前記層間絶縁膜の上に形成された第
１の導電膜と、前記層間絶縁膜に形成された第１のコン
タクトホール内に形成され、前記第１の導電膜を２層構
造の金属導電膜を介して前記第１の不純物拡散層の各々
に接続する多結晶シリコン層と、前記層間絶縁膜の上に
形成された第２の導電膜と、前記層間絶縁膜に形成され
た第２のコンタクトホール内に形成され、前記第２の導
電膜を前記第２の不純物拡散層の各々に接続する少なく
とも３層構造の金属導電層とを備えている。

【００１３】本発明の半導体装置の一態様例において
は、前記第１及び第２の導電膜は、アルミニウム、アル
ミニウム合金又はタングステン膜である。

【００１４】本発明の半導体装置は、半導体基板と、前
記半導体基板の表面上に形成された１対の第１の不純物
拡散層をもった第１のＭＯＳトランジスタと、前記半導
体基板の表面上に形成された１対の第２の不純物拡散層
をもった第２のＭＯＳトランジスタと、前記第１の不純
物拡散層の各々に接続された多結晶シリコン層と、前記
第２の不純物拡散層の各々に接続された３層構造の金属
導電層とを備えている。

【００１５】本発明の半導体装置の一態様例において
は、前記第１のＭＯＳトランジスタは、半導体基板素子
のメモリセルを構成し、前記第２のＭＯＳトランジスタ
は、前記半導体記憶装置の周辺回路を構成する。

【００１６】本発明の半導体装置の一態様例において
は、前記第１のＭＯＳトランジスタは、ｎチャネルＭＯ
Ｓトランジスタであり、前記第１のＭＯＳトランジスタ
は、ｐチャネルＭＯＳトランジスタである。

【００１７】本発明の半導体装置は、半導体基板と、前
記半導体基板の表面上に形成された１対の第１の不純物
拡散層をもった第１のＭＯＳトランジスタと、前記半導
体基板の表面上に形成された１対の第２の不純物拡散層
をもった第２のＭＯＳトランジスタと、前記半導体基板
上に、前記第１のＭＯＳトランジスタと、前記第２のＭ
ＯＳトランジスタとをカバーするように形成された層間
絶縁膜と、前記層間絶縁膜に形成された第１のコンタク
トホール内に形成され、前記第１の不純物拡散層の各々
に接続された多結晶シリコン層と、前記層間絶縁膜に形
成された第２のコンタクトホール内に形成され、前記第
２の不純物拡散層の各々に接続された３層構造の金属導
電層とを備えている。

【００１８】本発明の半導体装置の一態様例において
は、前記第１のＭＯＳトランジスタは、半導体記憶素子
のメモリセルを構成し、前記第２のＭＯＳトランジスタ
は、前記半導体記憶素子の周辺回路を構成する。

【００１９】本発明の半導体装置の一態様例において
は、前記第１のＭＯＳトランジスタは、ｎチャネルＭＯ
Ｓトランジスタであり、前記第２のＭＯＳトランジスタ
は、ｐチャネルＭＯＳトランジスタである。

【００２０】本発明の半導体装置の一態様例において
は、前記３層構造の金属導電層は、チタン合金膜と、チ
タン・シリコン合金膜、及びその間に挟まれたチタンを
含む金属膜を含む。

【００２１】本発明の半導体装置の一態様例において
は、前記チタン合金膜は、窒化チタン（ＴｉＮ）とチタ
ンタングステン（ＴｉＷ）の選択された１つを含む。

【００２２】本発明の半導体装置の一態様例において
は、前記チタン・シリコン合金膜はＴｉ_xＳｉ_yを含
む。

【００２３】本発明の半導体装置は、半導体基板と、前
記半導体基板の表面上に形成された１対の第１の不純物
拡散層をもった第１のＭＯＳトランジスタと、前記半導
体基板の表面上に形成された１対の第２の不純物拡散層
をもった第２のＭＯＳトランジスタと、前記半導体基板
上に、前記第１のＭＯＳトランジスタと、前記第２のＭ
ＯＳトランジスタとをカバーするように形成された層間
絶縁膜と、前記層間絶縁膜の上に形成された第１の導電
膜と、前記層間絶縁膜に形成された第１のコンタクトホ
ール内に形成され、前記第１の導電膜を２層構造の金属
導電層を介して前記第１の不純物拡散層の各々に接続す
る多結晶シリコン層と、前記層間絶縁膜の上に形成され
た第２の導電膜と、前記層間絶縁膜に形成された第２の
コンタクトホール内に形成され、前記第２の導電膜を前
記第２の不純物拡散層の各々に接続する３層構造の金属
導電層を備えている。

【００２４】本発明の半導体装置の一態様例において
は、前記第１のＭＯＳトランジスタは、半導体記憶素子
のメモリセルを構成し、前記第２のＭＯＳトランジスタ
は、前記半導体記憶素子の周辺回路を構成する。

【００２５】本発明の半導体装置の一態様例において
は、前記第１のＭＯＳトランジスタは、ｎチャネルＭＯ
Ｓトランジスタであり、前記第２のＭＯＳトランジスタ
は、ｐチャネルＭＯＳトランジスタである。

【００２６】本発明の半導体装置の一態様例において
は、前記２層構造の金属導電層は、第１のチタン合金膜
とチタンを含む金属膜を含み、前記３層構造の金属導電
層は、第２のチタン合金膜と、チタン・シリコン合金膜
及びその間に挟まれたチタンを含む金属膜を含む。

【００２７】本発明の半導体装置の一態様例において
は、前記第１及び第２のチタン合金膜の各々は、窒化チ
タン（ＴｉＮ）とチタンタングステン（ＴｉＷ）の選択
された１つを含む。

【００２８】本発明の半導体装置の一態様例において
は、前記チタン・シリコン合金膜はＴｉ_xＳｉ_yを含
む。

【００２９】本発明の半導体装置の製造方法は、半導体
基板の第１の領域に一対の第１の不純物拡散層をもった
第１のトランジスタを形成し、第２の領域に１対の第２
の不純物拡散層をもった第２のトランジスタを形成する
工程と、前記半導体基板の表面上に、前記第１及び第２
のトランジスタをカバーするように絶縁膜を形成する工
程と、前記絶縁膜に前記第１及び第２の不純物拡散層の
それぞれ対応してコンタクト孔を形成し、各コンタクト
孔の底部に対応する不純物拡散層が露出するようにする
工程と、前記第１のトランジスタの１対の第１の不純物
拡散層の各々に対応する前記コンタクト孔の底部に、そ
こに露出する不純物拡散層と接触するように、３層構造
の金属導電層を形成する工程とを含む。

【００３０】本発明の半導体装置の製造方法の一態様例
においては、前記第１のトランジスタは、半導体記憶素
子のメモリセルを構成し、前記第２のトランジスタは、
前記半導体記憶素子の周辺回路を構成する。

【００３１】本発明の半導体装置の製造方法は、半導体
基板の第１の領域に一対の第１の不純物拡散層をもった
第１のトランジスタを形成し、第２の領域に１対の第２
の不純物拡散層をもった第２のトランジスタを形成する
工程と、前記半導体基板の表面上に、前記第１及び第２
のトランジスタをカバーするように絶縁膜を形成する工
程と、前記絶縁膜に前記第１、第２の不純物拡散層のそ
れぞれ対応してコンタクト孔を形成し、各コンタクト孔
の底部に対応する不純物拡散層が露出するようにする工
程と、前記第１のトランジスタの１対の第１の不純物拡
散層の各々に対応する前記コンタクト孔の底部に、そこ
に露出する不純物拡散層と接触するように、多結晶シリ
コン層を形成する工程と、前記第２のトランジスタの１
対の第２の不純物拡散層の各々に対応する前記コンタク
ト孔の底部に、そこに露出する不純物拡散層と接触する
ように、３層構造の金属導電層を形成する工程を含む。

【００３２】本発明の半導体装置の製造方法の一態様例
においては、前記第１のトランジスタは、半導体記憶素
子のメモリセルを構成し、前記第２のトランジスタは、
前記半導体記憶素子の周辺回路を構成する。

【００３３】本発明の半導体装置の製造方法の一態様例
においては、前記第１のトランジスタは、ｎチャネルＭ
ＯＳトランジスタであり、前記第２のトランジスタは、
ｐチャネルＭＯＳトランジスタである。

【００３４】本発明の半導体装置の製造方法の一態様例
においては、前記３層構造の金属導電層は、チタン合金
膜と、チタン・シリコン合金膜、及びその間に挟まれた
チタンを含む金属膜を含む。

【００３５】本発明の半導体装置の製造方法の一態様例
においては、前記チタン合金膜は、窒化チタン（Ｔｉ
Ｎ）とチタンタングステン（ＴｉＷ）の選択された１つ
を含む。

【００３６】本発明の半導体装置の製造方法の一態様例
においては、前記チタン・シリコン合金膜はＴｉ_xＳｉ
_yを含む。

【００３７】

【発明の実施の形態】以下、本発明のいくつかの好適な
実施形態について図面を参照しながら詳細に説明する。

【００３８】（第１の実施形態）先ず、第１の実施形態
について説明する。ここでは、半導体装置としてＣＭＯ
Ｓトランジスタを例示し、その構成を製造工程と共に説
明する。

【００３９】先ず、図１（ａ）に示すように、ｐ型のシ
リコン半導体基板１にｎ型の不純物を導入してｎウェル
２を形成する。このとき、シリコン半導体基板１の表面
領域において、ｎウェル２が形成された部位以外の所定
部位がｐウェル３とされる。

【００４０】続いて、シリコン半導体基板１のｎウェル
２上及びｐウェル３上に素子形成領域を画定するフィー
ルド酸化膜（図示せず）をＬＯＣＯＳ法により形成した
後、素子形成領域におけるシリコン半導体基板１の表面
に熱酸化法により膜厚１０ｎｍ程度のゲート酸化膜４を
形成する。

【００４１】続いて、図１（ｂ）に示すように、フィー
ルド酸化膜上を含むシリコン半導体基板１上の全面に、
ＣＶＤ法により膜厚１５０ｎｍ程度の多結晶シリコン膜
及び膜厚２００ｎｍ程度のシリコン酸化膜を順次堆積形
成し、これらシリコン酸化膜及び多結晶シリコン膜にフ
ォトリソグラフィー及びそれに続くドライエッチングを
施して、ｎウェル２及びｐウェル３におけるゲート酸化
膜４上にそれぞれゲート電極５及びそのキャップ絶縁膜
６をパターン形成し、それとともにゲート電極５が形成
される部位以外に存するゲート酸化膜４を除去する。

【００４２】続いて、ゲート電極５及びそのキャップ絶
縁膜６上を含む全面にＣＶＤ法によりシリコン酸化膜を
堆積形成し、このシリコン酸化膜の全面を異方性エッチ
ングして、ゲート電極５及びそのキャップ絶縁膜６の側
面のみにシリコン酸化膜を残して側壁保護膜７を形成す
る。

【００４３】続いて、ゲート電極５上のキャップ絶縁膜
６と側壁保護膜７をマスクとしてシリコン半導体基板１
に、例えばホウ素（Ｂ）であれば加速電圧３０ｋｅＶ、
砒素（Ａｓ）であれば加速電圧が６０ｋｅＶ、ドーズ量
が１×１０¹³／ｃｍ²の条件でイオン注入を施し、ゲー
ト電極５の両側のシリコン半導体基板１の表面領域にソ
ース／ドレインとなる一対の不純物拡散層８を形成す
る。このとき、ｎウェル２が形成された部位にはｐ型の
不純物拡散層８を、ｐウェル３が形成された部位にはｎ
型の不純物拡散層８をそれぞれ形成する。

【００４４】続いて、図１（ｃ）に示すように、ゲート
電極及びキャップ絶縁膜６上を含むシリコン半導体基板
１の全面に、ＣＶＤ法により膜厚５００ｎｍ程度のシリ
コン酸化膜を堆積形成して層間絶縁膜９を形成する。そ
の後、この層間絶縁膜９上に所定のレジストマスクを形
成し、各不純物拡散層８の表面の一部を露出させるコン
タクト孔１０を開孔形成する。

【００４５】続いて、コンタクト孔１０の形成に用いた
レジストマスクをマスクに用いてスパッタリングにより
膜厚約２０ｎｍのＴｉ膜１１Ａをコンタクト孔の底部に
堆積する。次に、レジストマスクを除去して、膜厚約２
００ｎｍのＴｉＮ又はＴｉＷ膜１１Ｂをコンタクト孔の
底部のＴｉ膜１１Ａの上、及び層間絶縁膜９の上面及び
コンタクト孔の側壁をカバーするように堆積する。これ
により、コンタクト孔の底部にはＴｉ膜１１ＡとＴｉＮ
又はＴｉＷ膜１１Ｂの２層構造の下地膜（バリヤメタル
膜）１１が約１２０ｎｍの厚みに形成される。そして、
バリヤメタル膜１１を形成した後熱処理を施して、不純
物拡散層８とＴｉ膜１１との接触部にチタンシリコン合
金（Ｔｉ_xＳｉ_y）の薄い膜１１Ｃを形成する。これに
より、図２に示すように、コンタクト孔１０の底部には
チタンシリコン合金（Ｔｉ_xＳｉ_y）膜１１Ｃ、Ｔｉ膜
１１Ａ、ＴｉＮ又はＴｉＷ膜１１Ｂの３層構造の金属膜
１１が形成される。

【００４６】続いて、図１（ｄ）に示すように、バリヤ
メタル膜１１上を含むコンタクト孔１０内を充填するよ
うに層間絶縁膜９上に例えばＡｌ−０．５％Ｃｕで膜厚
９００ｎｍ程度のアルミニウム合金膜或いはアルミニウ
ム膜、或いはタングステン（Ｗ）膜を形成し、このアル
ミニウム合金膜にフォトリソグラフィー及びそれに続く
ドライエッチングを施すことにより、各上部配線層１２
をパターン形成する。

【００４７】しかる後、更に上層の層間絶縁膜や各種配
線層等を形成することにより、ｎウェル２上にｐＭＯＳ
トランジスタを、ｐウェル３上にｎＭＯＳトランジスタ
を形成し、ＣＭＯＳトランジスタを完成させる。

【００４８】この第１の実施形態のＣＭＯＳトランジス
タにおいては、コンタクト孔１０内で不純物拡散層８の
表面と上部配線層１２のアルミニウム合金との間にチタ
ンシリコン合金膜１１Ｃ、Ｔｉ膜１１Ａ及びＴｉＮ又は
ＴｉＷ膜１１Ｂの３層構造のバリヤメタル膜１１が形成
されている。従って、アルミニウム合金のシリコン半導
体基板１に対するアロイスパイク等の発生が防止され、
コンタクト抵抗の増大化が抑えられて更なる高集積化が
可能となる。

【００４９】（第２の実施形態）次に、本発明の第２の
実施形態による半導体装置の製造方法を図３及び図４を
参照して説明する。ここでは、第１の実施形態と同様に
ＣＭＯＳトランジスタをその製造方法とともに例示する
が、ｎＭＯＳトランジスタの構造が異なる。なお、第１
の実施形態において説明した工程と同一の工程について
は説明を簡略化し、また第１の実施形態のＣＭＯＳトラ
ンジスタの構成要素と同一の部材等には同符号を付して
説明を省略する。

【００５０】先ず、第１の実施形態の場合と同様に、図
３（ａ）に示すように、ｐ型シリコン半導体基板１にｎ
ウェル２を形成する。ｎウェル以外の領域がｐウェル３
である。ついでＬＯＣＯＳ法によりフィールド酸化膜
（図示せず）を、続いて素子形成領域のシリコン半導体
基板１上に熱酸化法により膜厚１０ｎｍ程度のゲート酸
化膜４を形成する。

【００５１】続いて、ゲート電極５及びそのキャップ絶
縁膜６をパターン形成し、側壁保護膜７を異方性エッチ
ングにより形成した後、ｎウェル２が形成された部位に
はｐ型の不純物拡散例えばホウ素（Ｂ）を加速電圧３０
ｋｅＶ、で注入してｐ型不純物拡散層８を形成し、ｐウ
ェル３にはｎ型の不純物、例えば砒素（Ａｓ）を加速電
圧６０ｋｅＶの条件でイオン注入して、ｎ型不純物拡散
層８を形成する。

【００５２】続いて、膜厚５００ｎｍ程度のシリコン酸
化膜を堆積形成して層間絶縁膜９を形成した後に、この
層間絶縁膜９上に所定のレジストマスクを形成し、各不
純物拡散層８の表面の一部を露出させるコンタクト孔１
０を開孔形成して、灰化処理等によりレジストマスクを
除去する。

【００５３】続いて、図３（ｂ）に示すように、ｎウェ
ル２側、即ちｐＭＯＳトランジスタ側のみの全面にコン
タクト孔１０内が充填されるようにレジスト１３を塗布
する。次いで、ｐウェル３側、即ちｎＭＯＳトランジス
タ側の全面にＣＶＤ法により膜厚１０００ｎｍ程度の多
結晶シリコン膜１４を堆積形成する。

【００５４】続いて、図３（ｃ）に示すように、多結晶
シリコン膜１４の全面に異方性エッチングを施し、コン
タクト孔１０内及びその上部近傍のみに多結晶シリコン
膜１４を残して多結晶シリコンプラグ１５を形成する。
その後、多結晶シリコンプラグ１５の導電性を高めるた
めに、この多結晶シリコンプラグ１５にリン拡散を施
す。このとき、リン拡散時の熱処理により、異方性エッ
チングを行うまでに発生した結晶欠陥等の汚染が補償さ
れる。

【００５５】続いて、図４（ａ）に示すように、ｎＭＯ
Ｓトランジスタ側の多結晶シリコンプラグ１５の形成部
位以外の部分に、ＣＶＤ法により膜厚２００ｎｍ程度の
シリコン酸化膜１６を形成する。

【００５６】続いて、図４（ｂ）に示すように、ｐＭＯ
Ｓトランジスタ側に形成されたレジスト１３を灰化処理
等により除去する。

【００５７】続いて、スパッタリングにより膜厚約２０
ｎｍのＴｉ膜１１Ａを、ｐＭＯＳトランジスタ側の各コ
ンタクト孔１０の底部に露出する不純物拡散層８の表
面、及びｎＭＯＳトランジスタ側の各多結晶シリコンプ
ラグ１５の表面に堆積する。さらにスパッタリングによ
り膜厚約１００ｎｍのＴｉＮ又はＴｉＷ膜１１Ｂを、ｐ
ＭＯＳトランジスタ側では、各不純物拡散層の表面に形
成されたＴｉ膜１１Ａの上面、層間絶縁膜９の上面及び
コンタクト孔１０の側壁をカバーするように堆積し、一
方ｎＭＯＳトランジスタ側では、多結晶シリコンプラグ
１５の表面に形成されたＴｉ膜１１Ａの上面、多結晶シ
リコンプラグ１５を囲むシリコン酸化膜１６の上面と側
壁をカバーするように堆積する。これにより、ｎＭＯＳ
トランジスタ側においては各多結晶シリコンプラグ１５
の表面に、またｐＭＯＳトランジスタ側においては各コ
ンタクト孔の底部に不純物拡散層８に接触して、Ｔｉ膜
１１ＡとＴｉＮ又はＴｉＷ膜１１Ｂの２層構造の下地膜
（バリヤメタル膜）１１が約１２０ｎｍの厚みに形成さ
れる。

【００５８】バリヤメタル膜１１を形成した後熱処理を
施して、ｐＭＯＳトランジスタ側の各不純物拡散層８と
Ｔｉ膜１１Ａとの接触部にチタンシリコン合金（Ｔｉ_x
Ｓｉ_y）の薄い膜１１Ｃを形成する。これにより、第１
の実施形態におけると同様に、ｐＭＯＳトランジスタ側
のコンタクト孔１０の底部にはチタンシリコン合金（Ｔ
ｉ_xＳｉ_y）膜１１Ｃ、Ｔｉ膜１１Ａ、ＴｉＮ又はＴｉ
Ｗ膜１１Ｂの３層構造の金属膜１１が図２に示すように
形成される。

【００５９】続いて、図４（ｃ）に示すように、例えば
Ａｌ−Ｃｕ０．５％膜のようなアルミニウム合金膜或い
はアルミニウム膜、或いはタングステンＷ膜を約９００
ｎｍの厚みで、ｎＭＯＳトランジスタ側については各多
結晶シリコンプラグの表面に形成されたバリヤメタル膜
１１と接続されるようにシリコン酸化膜１６上に、ま
た、ｐＭＯＳトランジスタ側については各コンタクト孔
を充填して３層構造のバリヤメタル膜１１と接続される
ように層間絶縁膜９上に形成する。このアルミニウム合
金膜に、フォトリソグラフィー及びドライエッチングを
施して、所定の形状にパターニングして各トランジスタ
の不純物拡散層にそれぞれ対応した上部配線層１２を形
成する。ｎＭＯＳトランジスタ側に形成されたアルミニ
ウム合金膜の各上部配線層１２は、バリヤメタル層１１
と多結晶シリコンプラグ１５を介して、ｎＭＯＳトラン
ジスタの対応する不純物拡散層に接続される。また、ｐ
ＭＯＳトランジスタ側に形成されたアルミニウム合金膜
の各上部配線層は、各コンタクト孔の底部に形成された
３層金属膜を介して、ｐＭＯＳトランジスタの対応する
不純物拡散層の１つに接続される。

【００６０】さらに、公知の方法により上層の層間絶縁
膜や各種配線層を形成することにより、ｎウェル２にｐ
ＭＯＳトランジスタを有し、ｐウェル３にｎＭＯＳトラ
ンジスタをもったＣＭＯＳトランジスタを完成する。

【００６１】この第２の実施形態のＣＭＯＳトランジス
タにおいては、半導体記憶素子のメモリセル等、特に微
細化が要求されがちなｎＭＯＳトランジスタに多結晶シ
リコンプラグ１５を形成するため、上部配線層１２の段
差被覆性に優れ、しかもｐＭＯＳトランジスタのコンタ
クト孔１０内に多結晶シリコンが堆積することが防止さ
れる。更に、半導体記憶素子のメモリセルを構成するｎ
ＭＯＳトランジスタ側では多結晶シリコンプラグ１５と
上部配線層１２との間に、メモリセルより大きな径のコ
ンタクトホールを必要とする半導体記憶素子の周辺回路
を構成するｐＭＯＳトランジスタ側では不純物拡散層８
の表面と上部配線層１２のアルミニウム合金との間にそ
れぞれシリコン合金膜１１Ｃ、Ｔｉ膜１１Ａ、ＴｉＮ又
はＴｉＷ膜１１Ｂからなる３層構造のバリヤメタル膜１
１が形成されている。従って、アルミニウム合金のシリ
コン半導体基板１に対するアロイスパイク等の発生が防
止され、コンタクト抵抗の増大化が抑えられて更なる高
集積化が可能となる。

【００６２】（第３の実施形態）次に、本発明の第３の
実施形態による半導体装置の製造方法を図５及び図６を
参照して説明する。第１、第２の実施形態と同一の工程
については説明を簡略にする。また、第１、第２の実施
形態と同一または同様の構成要素については同一の符号
を用いる。

【００６３】先ず、第２の実施形態の場合と同様に、図
５（ａ）に示すように、ｐ型シリコン半導体基板１にｎ
ウェル２を形成する。ｐ型シリコン基板のｎウェル以外
の部分がｐウェル３である。次いで、シリコン半導体基
板１の上に、いわゆるフィールドシールド素子分離法に
よりフィールド領域にフィールドシールド素子分離構造
２１を形成してｎＭＯＳトランジスタ及びｐＭＯＳトラ
ンジスタを形成すべき領域に、素子分離構造で互いに分
離された素子形成領域をそれぞれ画定する。

【００６４】即ち、先ず、シリコン半導体基板１の上
に、シリコン酸化膜、多結晶シリコン膜及びシリコン酸
化膜を、それぞれ膜厚を例えば５０ｎｍ、２００ｎｍ、
２００ｎｍ程度に順次形成する。

【００６５】続いて、これらシリコン酸化膜、多結晶シ
リコン膜及びシリコン酸化膜をフォトリソグラフィー及
びそれに続くドライエッチング等により選択的に除去し
て、素子分離構造の形状にパターニングし、選択的に除
去した部分に、素子分離構造により互いに分離された複
数の素子形成領域を画定する。

【００６６】しかる後、残存したシリコン酸化膜、多結
晶シリコン膜及びシリコン酸化膜を覆うように全面にシ
リコン酸化膜を成膜した後に、当該シリコン酸化膜の全
面をＲＩＥ等により異方性ドライエッチングしてシリコ
ン酸化膜、多結晶シリコン膜及びシリコン酸化膜の側壁
にのみシリコン酸化物を残し、側壁保護膜を形成する。
これにより、フィールド領域に、シリコン酸化膜２２、
シリコン酸化膜２３及び側壁保護膜２４により囲まれ、
シールドプレート電極として機能する多結晶シリコン膜
２５を備えたフィールドシールド素子分離構造２１が形
成される。

【００６７】続いて、第２の実施形態の場合と同様に、
図５（ｂ）に示すように、フィールドシールド素子分離
構造２１によって画定された各素子形成領域のシリコン
半導体基板１上に熱酸化法により膜厚１０ｎｍ程度のゲ
ート酸化膜４を形成し、膜厚１５０ｎｍ程度の多結晶シ
リコン膜からなるゲート電極５及び膜厚２００ｎｍ程度
のシリコン酸化膜からなるキャップ絶縁膜６をパターン
形成する。その後、側壁保護膜７を異方性ドライエッチ
ングにより形成し、ｎウェル２が形成された部位にはｐ
型の不純物拡散層８を、ｐウェル３が形成された部位に
はｎ型の不純物拡散層８をイオン注入によりそれぞれ形
成する。

【００６８】続いて、図５（ｃ）に示すように、膜厚５
００ｎｍ程度のシリコン酸化膜を堆積形成して層間絶縁
膜９を形成した後に、この層間絶縁膜９上及びフィール
ドシールド素子分離構造２１上に所定のレジストマスク
を形成し、層間絶縁膜９に各不純物拡散層８の表面の一
部を露出させるコンタクト孔１０を、層間絶縁膜９及び
シリコン酸化膜２３に多結晶シリコン膜２５の表面の一
部を露出させるコンタクト孔２６をそれぞれ開孔形成し
た後、灰化処理等によりレジストマスクを除去する。こ
こで、ｐウェル３側、即ちｎＭＯＳトランジスタ側のコ
ンタクト孔１０はその孔径が０．３５μｍ程度以下に、
ｎウェル２側、即ちｐＭＯＳトランジスタ側のコンタク
ト孔１０はその孔径が０．５μｍ程度以上にそれぞれ形
成される。

【００６９】続いて、ｎウェル２側、即ちｐＭＯＳトラ
ンジスタ側のみの全面にコンタクト孔１０Ｐ内が充填さ
れるようにレジスト１３を塗布する。次いで、ｐウェル
３側、即ちｎＭＯＳトランジスタ側の全面にＣＶＤ法に
より膜厚１０００ｎｍ程度の多結晶シリコン膜１４を堆
積形成する。

【００７０】続いて、図６（ａ）に示すように、多結晶
シリコン膜１４の全面に異方性ドライエッチングを施
し、コンタクト孔１０内及びその上部近傍並びにコンタ
クト孔２６内及びその上部近傍に多結晶シリコン膜１４
を残して多結晶シリコンプラグ１５を膜厚１０００Å〜
５０００Å程度に形成する。その後、多結晶シリコンプ
ラグ１５の導電性を高めるために、この多結晶シリコン
プラグ１５にリン拡散を施す。このとき、リン拡散時の
熱処理により、異方性ドライエッチングを行うまでに発
生した結晶欠陥等の汚染が補償される。

【００７１】続いて、ｐＭＯＳトランジスタ側に形成さ
れたレジスト１３を灰化処理等により除去した後、多結
晶シリコンプラグ１５を埋め込むようにＣＶＤ法により
全面に膜厚４００ｎｍ程度のシリコン酸化膜１６を形成
する。次いで、シリコン酸化膜１６にフォトリソグラフ
ィー及びそれに続くドライエッチングを施して、ｎＭＯ
Ｓトランジスタ側及びフィールドシールド素子分離構造
２１に形成された多結晶シリコンプラグ１５の表面の一
部を露出させる開孔２７と、ｐＭＯＳトランジスタ側に
おいてコンタクト孔１０と連結されて不純物拡散層８の
表面の一部を露出させる開孔２８を形成する。

【００７２】続いて、スパッタ法により、ｐＭＯＳトラ
ンジスタ側にはコンタクト孔１０内の底部に露出した不
純物拡散層８の表面に、ｎＭＯＳトランジスタ側及びフ
ィールドシールド素子分離構造２１には多結晶シリコン
プラグ１５の表面にそれぞれ膜厚２０ｎｍ程度のＴｉ膜
１１Ａ及び膜厚１００程度のＴｉＮ又はＴｉＷ膜１１Ｂ
を順次積層してなる２層構造の下地膜（バリヤメタル
膜）１１を１２０ｎｍ程度の膜厚に形成する。

【００７３】２層構造のバリヤメタル膜１１を形成した
後熱処理を施して、不純物拡散層８とＴｉ膜１１Ａとの
接触部にチタンシリコン合金（Ｔｉ_xＳｉ_y）の薄い膜
１１Ｃを形成する。これにより、ｐＭＯＳトランジスタ
の不純物拡散層８に導通するコンタクト孔の底部には、
第１の実施形態におけると同様に図２に示すようにチタ
ンシリコン合金（Ｔｉ_xＳｉ_y）膜１１Ｃ、Ｔｉ膜１１
Ａ、ＴｉＮ又はＴｉＷ膜１１Ｂの３層構造のバリヤメタ
ル膜１１が形成される。

【００７４】続いて、図６（ｂ）に示すように、各バリ
ヤメタル膜１１上を含み、ｎＭＯＳトランジスタ側及び
フィールドシールド素子分離構造２１については開孔２
７を充填して多結晶シリコンプラグ１５と接続されるよ
うに、ｐＭＯＳトランジスタ側についてはコンタクト孔
１０及び開孔２８内を充填するようにシリコン酸化膜１
６上にスパッタ法により例えばＡｌ−０．５％Ｃｕで膜
厚９００ｎｍ程度のアルミニウム合金膜（或いはアルミ
ニウム膜或いはタングステン（Ｗ）膜）を形成し、この
アルミニウム合金膜にフォトリソグラフィー及びそれに
続くドライエッチングを施すことにより、各上部配線層
１２をパターン形成する。

【００７５】しかる後、更に上層の層間絶縁膜や各種配
線層等を形成することにより、ｎウェル２上に例えば周
辺回路部に供されるｐＭＯＳトランジスタを、ｐウェル
３上に例えばメモリセル部に供されるｎＭＯＳトランジ
スタをそれぞれ形成し、ＣＭＯＳトランジスタを完成さ
せる。

【００７６】この第３の実施形態のＣＭＯＳトランジス
タにおいては、微細な半導体素子においても確実な素子
分離を可能とするフィールドシールド素子分離構造２１
が形成されるとともに、半導体記憶素子のメモリセル
等、特に微細化が要求されがちなｎＭＯＳトランジスタ
における不純物拡散層８と上部配線層１２を接続するた
めに多結晶シリコンプラグ１５を形成し、しかも半導体
記憶素子のメモリセルを構成する比較的小さな径のコン
タクトホールの形成されるｎＭＯＳトランジスタにおい
ては段差の殆ど存しないシリコン酸化膜１６上に上部配
線層１２を形成するため、上部配線層１２の段差被覆性
に優れる。しかもｐＭＯＳトランジスタのコンタクト孔
１０内に多結晶シリコンを堆積することが防止される。
従って、ＣＭＯＳトランジスタの更なる高集積化を進め
ることが可能となる。

【００７７】更に、ｎＭＯＳトランジスタ側では多結晶
シリコンプラグ１５と上部配線層１２との間に、ｐＭＯ
Ｓトランジスタ側では不純物拡散層８の表面と上部配線
層１２のアルミニウム合金との間にそれぞれＴｉ膜１１
Ａ及びＴｉＮｏｒＴｉＷ膜、バリヤメタル膜１１が
形成されている。従って、アルミニウム合金のシリコン
半導体基板１に対するアロイスパイク等の発生が防止さ
れ、コンタクト抵抗の増大化が抑えられて更なる高集積
化が可能となる。

【００７８】

【発明の効果】本発明によれば、高アスペクト比のコン
タクト孔近傍における段差被覆性を緩和してコンタクト
抵抗を減少させることにより、更なる半導体素子の高集
積化の実現が可能となる。

【００７９】また、本発明によれば、高集積化に伴って
発生しがちなアロイスパイクを防止してコンタクト抵抗
を減少させることにより、更なる半導体素子の高集積化
の実現が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態におけるＣＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２】ＣＭＯＳトランジスタのコンタクト孔近傍の構
造を示す概略断面図である。

【図３】本発明の第２の実施形態におけるＣＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図４】図３に引き続き、本発明の第２の実施形態にお
けるＣＭＯＳトランジスタの製造方法を工程順に示す概
略断面図である。

【図５】本発明の第３の実施形態におけるＣＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図６】図５に引き続き、本発明の第３の実施形態にお
けるＣＭＯＳトランジスタの製造方法を工程順に示す概
略断面図である。

【符号の説明】

１ｐ型のシリコン半導体基板２ｎウェル３ｐウェル４ゲート酸化膜５ゲート電極６キャップ絶縁膜７側壁保護膜８不純物拡散層９拡散層１０，２６コンタクト孔１１バリヤメタル膜１１ＡＴｉ膜１１ＢＴｉＷ膜１１ＣＴｉ_xＳｉ_y膜１２上部配線層１３レジスト１４多結晶シリコン膜１５多結晶シリコンプラグ１６シリコン酸化膜２１フィールドシールド素子分離構造２２，２３シリコン酸化膜２４側壁保護膜２５多結晶シリコン膜２７，２８開孔

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板の表面上に形成された１対の第１の不純
物拡散層をもったｎチャネルＭＯＳトランジスタと、前記半導体基板の表面上に形成された１対の第２の不純
物拡散層をもったｐチャネルＭＯＳトランジスタと、前記ｐチャネルＭＯＳトランジスタの前記一対の第２の
不純物拡散層の各々に接続された３層構造の金属導電層
とを備えたことを特徴とする半導体装置。
【請求項２】前記ｎＭＯＳトランジスタは、半導体記
憶素子のメモリセルを構成し、前記ｐＭＯＳトランジス
タは、前記半導体記憶素子の周辺回路を構成することを
特徴とする請求項１に記載の半導体装置。
【請求項３】半導体基板と、前記半導体基板の表面上に形成された１対の第１の不純
物拡散層をもったｎチャネルＭＯＳトランジスタと、前記半導体基板の表面上に形成された１対の第２の不純
物拡散層をもったｐチャネルＭＯＳトランジスタと、前記第１の不純物拡散層の各々に接続された多結晶シリ
コン層と、前記第２の不純物拡散層の各々に接続された３層構造の
金属導電層とを備えたことを特徴とする半導体装置。
【請求項４】半導体基板と、前記半導体基板の表面上に形成された１対の第１の不純
物拡散層をもったｎチャネルＭＯＳトランジスタと、前記半導体基板の表面上に形成された１対の第２の不純
物拡散層をもったｐチャネルＭＯＳトランジスタと、前記半導体基板上に前記ｎチャネルＭＯＳトランジスタ
とｐチャネルＭＯＳトランジスタとをカバーするように
形成された層間絶縁膜と、前記層間絶縁膜に形成された第１のコンタクトホール内
に形成され、前記第１の不純物拡散層の各々に接続され
た多結晶シリコン層と、前記層間絶縁膜に形成された第２のコンタクトホール内
に形成され、前記第２の不純物拡散層の各々に接続され
た３層構造の金属導電層とを備えたことを特徴とする半
導体装置。
【請求項５】半導体基板と、前記半導体基板の表面上に形成された１対の第１の不純
物拡散層をもったｎチャネルＭＯＳトランジスタと、前記半導体基板の表面上に形成された１対の第２の不純
物拡散層をもったｐチャネルＭＯＳトランジスタと、前記半導体基板上に前記ｎチャネルＭＯＳトランジスタ
とｐチャネルＭＯＳトランジスタとをカバーするように
形成された層間絶縁膜と、前記層間絶縁膜の上に形成された第１の導電膜と、前記層間絶縁膜に形成された第１のコンタクトホール内
に形成され、前記第１の導電膜を２層構造の金属導電膜
を介して前記第１の不純物拡散層の各々に接続する多結
晶シリコン層と、前記層間絶縁膜の上に形成された第２の導電膜と、前記層間絶縁膜に形成された第２のコンタクトホール内
に形成され、前記第２の導電膜を前記第２の不純物拡散
層の各々に接続する少なくとも３層構造の金属導電層と
を備えたことを特徴とする半導体装置。
【請求項６】前記第１及び第２の導電膜は、アルミニ
ウム、アルミニウム合金又はタングステン膜であること
を特徴とする請求項５に記載の半導体装置。
【請求項７】半導体基板と、前記半導体基板の表面上に形成された１対の第１の不純
物拡散層をもった第１のＭＯＳトランジスタと、前記半導体基板の表面上に形成された１対の第２の不純
物拡散層をもった第２のＭＯＳトランジスタと、前記第１の不純物拡散層の各々に接続された多結晶シリ
コン層と、前記第２の不純物拡散層の各々に接続された３層構造の
金属導電層とを備えたことを特徴とする半導体装置。
【請求項８】前記第１のＭＯＳトランジスタは、半導
体基板素子のメモリセルを構成し、前記第２のＭＯＳト
ランジスタは、前記半導体記憶装置の周辺回路を構成す
ることを特徴とする請求項７に記載の半導体装置。
【請求項９】前記第１のＭＯＳトランジスタは、ｎチ
ャネルＭＯＳトランジスタであり、前記第１のＭＯＳト
ランジスタは、ｐチャネルＭＯＳトランジスタであるこ
とを特徴とする請求項７に記載の半導体装置。
【請求項１０】半導体基板と、前記半導体基板の表面上に形成された１対の第１の不純
物拡散層をもった第１のＭＯＳトランジスタと、前記半導体基板の表面上に形成された１対の第２の不純
物拡散層をもった第２のＭＯＳトランジスタと、前記半導体基板上に、前記第１のＭＯＳトランジスタ
と、前記第２のＭＯＳトランジスタとをカバーするよう
に形成された層間絶縁膜と、前記層間絶縁膜に形成された第１のコンタクトホール内
に形成され、前記第１の不純物拡散層の各々に接続され
た多結晶シリコン層と、前記層間絶縁膜に形成された第２のコンタクトホール内
に形成され、前記第２の不純物拡散層の各々に接続され
た３層構造の金属導電層とを備えたことを特徴とする半
導体装置。
【請求項１１】前記第１のＭＯＳトランジスタは、半
導体記憶素子のメモリセルを構成し、前記第２のＭＯＳ
トランジスタは、前記半導体記憶素子の周辺回路を構成
することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】前記第１のＭＯＳトランジスタは、ｎ
チャネルＭＯＳトランジスタであり、前記第２のＭＯＳ
トランジスタは、ｐチャネルＭＯＳトランジスタである
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】前記３層構造の金属導電層は、チタン
合金膜と、チタン・シリコン合金膜、及びその間に挟ま
れたチタンを含む金属膜を含むことを特徴とする請求項
１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】前記チタン合金膜は、窒化チタン（Ｔ
ｉＮ）とチタンタングステン（ＴｉＷ）の選択された１
つを含むことを特徴とする請求項１３に記載の半導体装
置。
【請求項１５】前記チタン・シリコン合金膜はＴｉ_x
Ｓｉ_yを含むことを特徴とする請求項１３又は１４に記
載の半導体装置。
【請求項１６】半導体基板と、前記半導体基板の表面上に形成された１対の第１の不純
物拡散層をもった第１のＭＯＳトランジスタと、前記半導体基板の表面上に形成された１対の第２の不純
物拡散層をもった第２のＭＯＳトランジスタと、前記半導体基板上に、前記第１のＭＯＳトランジスタ
と、前記第２のＭＯＳトランジスタとをカバーするよう
に形成された層間絶縁膜と、前記層間絶縁膜の上に形成された第１の導電膜と、前記層間絶縁膜に形成された第１のコンタクトホール内
に形成され、前記第１の導電膜を２層構造の金属導電層
を介して前記第１の不純物拡散層の各々に接続する多結
晶シリコン層と、前記層間絶縁膜の上に形成された第２の導電膜と、前記層間絶縁膜に形成された第２のコンタクトホール内
に形成され、前記第２の導電膜を前記第２の不純物拡散
層の各々に接続する３層構造の金属導電層を備えたこと
を特徴とする半導体装置。
【請求項１７】前記第１のＭＯＳトランジスタは、半
導体記憶素子のメモリセルを構成し、前記第２のＭＯＳ
トランジスタは、前記半導体記憶素子の周辺回路を構成
することを特徴とする請求項１６に記載の半導体装置。
【請求項１８】前記第１のＭＯＳトランジスタは、ｎ
チャネルＭＯＳトランジスタであり、前記第２のＭＯＳ
トランジスタは、ｐチャネルＭＯＳトランジスタである
ことを特徴とする請求項１６に記載の半導体装置。
【請求項１９】前記２層構造の金属導電層は、第１の
チタン合金膜とチタンを含む金属膜を含み、前記３層構
造の金属導電層は、第２のチタン合金膜と、チタン・シ
リコン合金膜及びその間に挟まれたチタンを含む金属膜
を含むことを特徴とする請求項１６〜１８のいずれか１
項に記載の半導体装置。
【請求項２０】前記第１及び第２のチタン合金膜の各
々は、窒化チタン（ＴｉＮ）とチタンタングステン（Ｔ
ｉＷ）の選択された１つを含むことを特徴とする請求項
１９に記載の半導体装置。
【請求項２１】前記チタン・シリコン合金膜はＴｉ_x
Ｓｉ_yを含むことを特徴とする請求項１９又は２０に記
載の半導体装置。
【請求項２２】半導体基板の第１の領域に一対の第１
の不純物拡散層をもった第１のトランジスタを形成し、
第２の領域に１対の第２の不純物拡散層をもった第２の
トランジスタを形成する工程と、前記半導体基板の表面上に、前記第１及び第２のトラン
ジスタをカバーするように絶縁膜を形成する工程と、前記絶縁膜に前記第１及び第２の不純物拡散層のそれぞ
れ対応してコンタクト孔を形成し、各コンタクト孔の底
部に対応する不純物拡散層が露出するようにする工程
と、前記第１のトランジスタの１対の第１の不純物拡散層の
各々に対応する前記コンタクト孔の底部に、そこに露出
する不純物拡散層と接触するように、３層構造の金属導
電層を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
【請求項２３】前記第１のトランジスタは、半導体記
憶素子のメモリセルを構成し、前記第２のトランジスタ
は、前記半導体記憶素子の周辺回路を構成することを特
徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】半導体基板の第１の領域に一対の第１
の不純物拡散層をもった第１のトランジスタを形成し、
第２の領域に１対の第２の不純物拡散層をもった第２の
トランジスタを形成する工程と、前記半導体基板の表面上に、前記第１及び第２のトラン
ジスタをカバーするように絶縁膜を形成する工程と、前記絶縁膜に前記第１、第２の不純物拡散層のそれぞれ
対応してコンタクト孔を形成し、各コンタクト孔の底部
に対応する不純物拡散層が露出するようにする工程と、前記第１のトランジスタの１対の第１の不純物拡散層の
各々に対応する前記コンタクト孔の底部に、そこに露出
する不純物拡散層と接触するように、多結晶シリコン層
を形成する工程と、前記第２のトランジスタの１対の第２の不純物拡散層の
各々に対応する前記コンタクト孔の底部に、そこに露出
する不純物拡散層と接触するように、３層構造の金属導
電層を形成する工程を含むことを特徴とする半導体装置
の製造方法。
【請求項２５】前記第１のトランジスタは、半導体記
憶素子のメモリセルを構成し、前記第２のトランジスタ
は、前記半導体記憶素子の周辺回路を構成することを特
徴とする請求項２４に記載の半導体装置の製造方法。
【請求項２６】前記第１のトランジスタは、ｎチャネ
ルＭＯＳトランジスタであり、前記第２のトランジスタ
は、ｐチャネルＭＯＳトランジスタであることを特徴と
する請求項２４又は２５に記載の半導体装置の製造方
法。
【請求項２７】前記３層構造の金属導電層は、チタン
合金膜と、チタン・シリコン合金膜、及びその間に挟ま
れたチタンを含む金属膜を含むことを特徴とする請求項
２２〜２６のいずれか１項に記載の半導体装置の製造方
法。
【請求項２８】前記チタン合金膜は、窒化チタン（Ｔ
ｉＮ）とチタンタングステン（ＴｉＷ）の選択された１
つを含むことを特徴とする請求項２７に記載の半導体装
置の製造方法。
【請求項２９】前記チタン・シリコン合金膜はＴｉ_x
Ｓｉ_yを含むことを特徴とする請求項２７又は２８に記
載の半導体装置の製造方法。