CN104795398B - 存储器装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种存储器装置及其制造方法，该存储器装置包括：有源层带及绝缘层带交错的多个叠层，绝缘层带具有等效氧化层厚度，使这些叠层通过交错的有源层带及绝缘层带具有非简单空间周期；多个导线，正交排列于这些叠层上且具有与这些叠层共形的表面，这些导线在这些导线及有源层带的侧表面交界处定义接口区间的一多层阵列；以及存储元件，位于接口区间中，接口区间建立可通过有源层带及这些导线存取的存储单元的三维阵列。

Description

存储器装置及其制造方法
技术领域
本发明是有关于一种存储器装置及其制造方法，特别是指用于多阶三维叠层装置的内连接结构。
背景技术
现今设计的高密度存储器装置包括了快闪存储单元阵列或其他型式的存储单元。一些实施例中，存储单元包括了可以排列成三维架构的薄膜晶体管。
一实施例中，一个三维存储器装置包含多个存储单元串的叠层。此叠层包括了由绝缘材料分开的有源层带。三维存储器装置包含一阵列，内有多个字线结构，多个串选择结构，以及接地选择线，并在叠层上正交排列。存储单元包含形成于叠层中有源层带的侧表面与字线结构交叉处的电荷储存结构。
三维存储器装置由多个平面赋予特征，各平面可包含一有源层带的平面阵列。相邻平面间有源层带的干扰，以及不同平面所感受的干扰量的差异会影响装置效能。
因此，有需要提供一种装置，用于三维存储器装置，且能够减少干扰，以及不同平面所感受干扰量的差异。
发明内容
一种存储器装置，包含有源层带与绝缘层带交错的多个叠层。绝缘层带具有等效氧化层厚度(EOT)，使叠层在通过交错的有源层带及绝缘层带的在线具有非简单空间周期。多个导线正交排列于叠层上且具有与叠层共形的表面，并在导线及有源层带的侧表面交界处定义接口区间的多层阵列。存储元件位于接口区间中，接口区间建立可通过有源层带及导线存取的存储单元的三维阵列。叠层内的绝缘层带可包含第一组层带及第二组层带，第一组层带具有第一等效氧化物厚度，第二组层带具有第二等效氧化物厚度，第二等效氧化物厚度大于第一等效氧化物厚度。叠层中的绝缘层带的厚度可在第一等效氧化物厚度以及第二等效氧化物厚度的层交替。第二等效氧化物厚度与第一等效氧化物厚度的比值介于1.2-3。
第一等效氧化物厚度可介于15-30nm，第二等效氧化物厚度可介于25-50nm。第一有源层带或第二有源层带的厚度可介于15-30nm。
此外，提供一种制造上述存储器装置的方法。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示一三维集成电路装置的透视图。
图1A绘示有源层带及绝缘层带交错的多个叠层，其中绝缘层带具有相同的厚度。
图2绘示有源层带及绝缘层带交错的多个叠层，其中绝缘层带具有非简单空间周期(non-simple spatial periods)。
图3A至图3D绘示刻蚀工艺。
图4绘示目标有源层上着陆区域(landing position)的放大图。
图5A至图5D绘示在比图3A至图3D中更薄的层上进行的刻蚀工艺。
图6至图9绘示使用有源层带与绝缘层带交错的叠层形成接触结构的工艺，其中一实施例中绝缘层具有与图2相同的非简单空间周期。
图10为制造存储器装置的方法的一简单流程图。
图11为在有源层与绝缘层交错的叠层中制造接触结构工艺的简单流程图，其中绝缘层具有非简单空间周期。
图12为依据一实施例的集成电路存储器装置的简单方块图。
【符号说明】
102-105、112-115、171-178：有源层带
102B-105B、112A-115A：接触垫
109、119：SSL栅极结构
121-1–121-N：字线
126、127：接地选择线GSL
161-168：存储单元
172-175：层间连接器
180：顶端绝缘层带
181-187：绝缘层带
188：底端有源层带
190：导线
201：第一存储单元
203：第三存储单元
210-240、610-640：次叠层
211、221、231、241：第一有源层带
212、222、232、242：第一绝缘层带
231、223、233、243：第二有源层带
214、224、234、244：第二绝缘层带
250、650：顶端绝缘层
271-272：多层阵列
290：导电材料层
295：直线
305、505：着陆区域
390、590、690、790、890、990：刻蚀掩模
391、392、591、592、691-698、795-798、893-894、897-898、992、994、996、998：掩模开口
611、621、631、641：第一有源层
612、622、632、642：第一绝缘层
613、623、633、643：第二有源层
614、624、634、644：第二绝缘层
750、760、770、780、830、840、870、880、920：通孔
765：特定深度
1010-1050、1110-1140：步骤
1200：集成电路
1205：数据输入线路
1210：控制器
1220、1280：区块
1230、1255、1275：总线
1240：列译码器
1245：字线
1250：记忆库译码器
1260：存储器阵列
1265：位线
1270：行译码器
1285：数据输出线路
1290：输出线路
O1-O4：绝缘层
P1-P4：有源层
ML1、ML2、ML3：金属层
具体实施方式
实施例的详细说明将配合图式与标号叙述。以下叙述参照具体结构实施例及方法，应理解不被限定于本发明清楚揭示实施例及方法，且其发明可以使用其他特征、元件及方法实施。说明本发明的较佳实施例并非用以限定范围，而是以权利要求范围界定其范围。所属技术领域中具有通常知识者可以了解下述说明的各种均等变化。类似元件在不同实施例中通常采用类似的参考标号。
图1绘示三维集成电路装置的示意图。图1所绘的装置包含多个有源层带与绝缘层带交错的叠层。图示中的绝缘材料是被移除以显露附加结构。绝缘材料是从图中移除，以暴露出其他更多结构。举例来说，绝缘材料是从叠层中的半导体层带之间移除，并从半导体层带叠层之间移除。此处说明的结构与位于基板上的外围线路(未绘示)结合之后，可作为一能于半导体基板上制造的三维存储器阵列实施例。其他多层电路结构亦可使用于此处说明的技术形成。
如图1所示的例子，多层阵列于一绝缘层上形成，且包含多个字线125-1WL到125-NWL与叠层共形。此些叠层包含多个平面内的有源层带112,113,114,115。在同一平面上的有源层带，通过接触垫(102B)以电性耦接方式相互连接。
一包含接触垫112A,113A,114A,115A的叠层的接点结构终止有源层带，例如多个叠层内的有源层带112,113,114,115。如图所示，接触垫112A,113A,114A,115A电性连接不同的位线，以连接选择阵列中特定平面的译码线路。接触垫112A,113A,114A,115A可在多个叠层被定义时同时图案化。
一由接触垫102B、103B、104B与105B形成的叠层终止了有源层带，如有源层带102、103、104与105。如图所示，层间导体172、173、174与175通过接触垫102B、103B、104B与105B与金属层内的不同位线连接，如一金属层ML3，用以连接位于阵列内的特定平面的解碼线路，接触垫102A、103A、104A与105A形成的叠层可在叠层被定义时同时图案化。
任何给定的有源层带的叠层与接触垫112A,113A,114A,115A，或是接触垫的叠层102B,103B,104B,105B中任一者连接，但并非同时连接两者。有源层带叠层112,113,114,115的其中一端终止于接触垫叠层112A,113A,114A,115A，另一端穿过SSL栅极结构119，接地选择线GSL 126，字线125-1WL至125-N WL，接地选择线GSL 127，并终止于源极线128。有源层带的叠层112,113,114,115与接触垫叠层102B,103B,104B,105B并无连接。
有源层带的叠层102,103,104,105其中一端终止于接触垫叠层102B,103B,104B,105B，另一端穿过SSL栅极结构109，接地选择线GSL 127，字线125-N WL至125-N1WL，接地选择线GSL 126，并终止于源极线(被本图的其他部分所掩盖)。有源层带的叠层102,103,104,105与接触垫叠层112B、113B、114B与115B并无连接。
一存储材料层沉积于有源层带112-115与102-105的表面及字线125-1WL至125-NWL交界处的界面区间(interface region)。特别说明的是，存储材料层形成于叠层中有源层带的侧壁。接地选择线GSL 126与接地选择线GSL 127与叠层共形，和字线相似。
各个有源层带叠层的其中一端皆终止于接触垫而另外一端皆终止于源极线。举例来说，有源层带叠层112,113,114,115一端终止于接触垫112A,113A,114A,115A，且另一端终止于源极线128。在图1中较近的一端(右端)，所有其他有源层带叠层皆终止于接触垫102B、103B、104B与105B，而所有其他有源层带叠层的另一端皆终止于一分开的源极线。在图1中较远的一端(左端)，所有其他有源层带叠层皆终止于接触垫112A、113A、114A与115A，而所有其他有源层带叠层的另一端皆终止于一分开的源极线。
位线与串选择栅极结构形成于金属层ML1、ML2与ML3上。位线与一平面译码器(未绘示)连接。串选择栅极结构与一串线路选择译码器(未绘示)连接。
接地选择线GSL 126与127可在字线125-1WL至125-N WL被定义时同时图案化。接地选择装置形成于此些叠层的表面与接地选择线GSL126、127的交界处。SSL栅极结构119与109可在字线125-1WL至125-N WL被定义的同一步骤被图案化。串选择装置形成于此些叠层的表面与串选择(SSL)栅极结构119、109的交界处。这些装置与译码电路相互连接，用以选择阵列中特定叠层内的串。
图1A绘示有源层带(171-178)与绝缘层带(181-187)交错的多个叠层，其对应图1的装置沿着字线(125N WL)的X-Z平面的剖面。有源层带具有厚度Tp，绝缘层带具有厚度To。厚度To与叠层内的绝缘层带(181-187)相同。设置在叠层上的顶端绝缘层带(180)具有厚度Tot，其大于叠层内绝缘层带的厚度To。设置在叠层及半导体基板(未绘示)之间的底端绝缘层带(188)具有厚度Tob，其大于叠层内绝缘层带的厚度To。
多个导线(190)正交排列在多个叠层之上，且具有与多个叠层共形的平面，以在叠层内有源层带的侧表面与导线的交界处定义接口区间的多层阵列。存储单元(161-168)可和设置在接口区间内的存储元件建立于复合层中，且可通过多个有源层带及多个导线存取。
多层阵列中最顶层的存储单元(161)感应来自下层(162)的干扰。多层阵列中最底层的存储单元(168)感应来自上层(167)的干扰。多层阵列中位于顶层及底层之间的存储单元(164)感应来自上层(163)及下层(165)两者的干扰。多层阵列中不同层内干扰量的差异引发例如狭窄感应窗等阈值分配(threshold distribution)的问题。
相邻层存储器储单元之间的干扰量依相邻层间绝缘材料厚度而变动。当使用较厚的绝缘层带时，可减低干扰，当绝缘层带足够厚时甚至可忽略。干扰可影响叠层存储器结构的装置效能。举例来说，用以特定存储单元的编程操作可妨碍邻近胞内的数据储存。叠层存储器装置中，用于减低程序干扰的编程操作描述在美国专利申请号13/827,475之内，其于2013/3/14提出申请且于此处作为参照。
图2绘示多个有源层带(211,213,221,223,231,233,241,243)及绝缘层带(212,214,222,224,232,234,242,244)交错的叠层，其中绝缘层带具有等效氧化物浓度(effective oxide thicknesses,EOT)，使叠层在直线上(295)通过交错的有源层带及绝缘层带具有非简单空间周期(non-simple spatial periods)。图2为对应图1中沿字线(125-NWL)的X-Z平面的剖面图。
多个导线(290)正交排列在多个叠层之上，且具有与多个叠层共形的平面，以在叠层内有源层带的侧表面与导线(271,272)的交界处定义接口区间的多层阵列。存储元件(未绘示)设置在接口区间内，建立可通过多个有源层带及多个导线存取的存储单元3D阵列。
叠层内的绝缘层带包含第一组层带(212,222,232,242)及第二组层带(214,224,234)，其分别具有第一等效氧化物厚度(To1)及第二等效氧化物厚度(To2)，第二等效氧化物厚度To2大于第一等效氧化物厚度To1。叠层内的绝缘层带厚度在第一等效氧化物厚度(To1)及第二等效氧化物厚度(To2)间交替。第二等效氧化物厚度To2大于有源层带的厚度(Tp)
叠层上的顶端绝缘层(250)具有第三等效氧化物厚度(To3)，叠层下的顶端绝缘层(244)具有第四等效氧化物厚度(To4)。第三等效氧化物厚度(To3)大于第二等效氧化物厚度(To2)，能帮助减低来自叠层(211)中顶端有源层带顶面上的垂直电场的影响。影响包括叠层(211)中顶端有源层带的顶面的三栅极(tri-gate)效应反转。来自经过较厚绝缘层带(224)的有源层带(231)上导线(290)的边缘电场效应，会大于来自经过较薄绝缘层带(232)的导线的边缘电场效应(Fringe electric field effect)。各有源层带位于具有第一等效氧化物厚度的绝缘层带，及具有厚度大于第一等效氧化物厚度的另一绝缘层带中间。在有源层带与绝缘层带(243)交错的叠层底部的有源层带，是位于顶端具有第一等效氧化物厚度的绝缘层带，以及顶端具有第四等效氧化物厚度(To4)的另一绝缘层带中间。为与具第二等效氧化物厚度的绝缘层带对称，第四等效氧化物厚度可设计为第二等效氧化物厚度的一半，且与其上的有源层带及其下的绝缘层带共享。然而，因工艺变异原因，某些第四等效氧化物厚度会低于第二等效氧化物厚度的一半，造成边缘电场分配的增加。为了缩小因工艺便易产生的边缘电场分配的变异，第四等效氧化物厚度可设计成大于第二等效氧化物厚度。第四等效氧化物厚度大于第一等效氧化物厚度(To1)，且大于第一或第二有源层带(Tp)的厚度。
第二等效氧化物厚度与第一等效氧化物厚度的比值介于1.2-3。第一等效氧化物厚度可介于15-30nm。第二等效氧化物厚度可介于25-50nm。第三等效氧化物厚度可介于60-150nm。第四等效氧化物厚度可介于20-50nm。第一或第二有源层带的厚度可介于15-30nm。
在本申请中，等效氧化物厚度(EOT)意指使用不同介电常数的绝缘材料时，可用于相同电性效能的绝缘材料的实际厚度。举例来说，可使用特定厚度的二氧化硅(SiO2)设计绝缘层，或使用具比SiO2低的介电常数的绝缘材料设计厚度较薄的绝缘层，达到与特定厚度的SiO2相同的电性效能。此处描述的绝缘层或绝缘层带厚度值是指以SiO2制造的绝缘层或绝缘层带。
在本申请中，非简单空间周期(non-simple spatial period)意指在同一刻蚀工艺中，至少一个(1)有源层或(2)绝缘层具有不同的刻蚀次数，此现象典型的是由于有源层及/或绝缘层是以具不同刻蚀特性、具不同厚度、或两者皆是的材料制成。有源层带与绝缘层带交错的叠层可包括由具有第一等效氧化物厚度的第一材料制成的第一组绝缘层带，以及由具有第二等效氧化物厚度的第二材料制成的第二组绝缘层带。第一材料及第二材料可相同或不同。给定第一、第二材料及第一、第二等效氧化物厚度，便可以不同刻蚀次数设计第一组绝缘层带及第二组绝缘层带的实际厚度，使第一组绝缘层带及第二组绝缘层带具有非简单空间周期。
有源层带与绝缘层带交错的叠层可建立多个次叠层(210,220,230,240)，各个次叠层包括位于第一有源层带(211,221,231,241)及第二有源层带(213,223,233,243)之间的第一绝缘层带(212,222,232,242)，以及位于第二有源层带之下的第二绝缘层带(214,224,234,244)。第二绝缘层带具有大于第一等效氧化物厚度(To1)的第二等效氧化物厚度(To2)。
存储单元的3D阵列可建立第一存储单元(201)及第二存储单元(203)交错的多个阵列。第一存储单元包括第一有源层带(231)，第一有源层带之下的第一绝缘层带的上部(232)，以及第一存储单元之上的的第二绝缘层带的下部(224)。第二存储单元包括第二有源层带(233)，第二存储单元之上的第一绝缘层带的下部(232)，以及第二存储单元之下的第二绝缘层带的上部(234)。
第一存储单元及第二存储单元可视为镜像单元，无论对应第一存储单元或第二存储单元，在特定层内的存储单元对来自第一邻接层内的存储单元感应的干扰少于对来自第二邻接层内的存储单元感应的干扰。此处的第一邻接层及第二邻接层的一位于特定层之上，另一则位于特定层之下。因此，如图2中使用镜像单元的装置可如图1A减低多层阵列中不同层内干扰的变异量。
由于第二等效氧化物厚度(To2)大于第一等效氧化物厚度(To1)，第二EOT可提供较大的处理窗，使着陆位置更佳对准，减少着陆错误发生的机会，如图4A至图4D所示。
此外，由于第二等效氧化物厚度(To2)大于第一等效氧化物厚度(To1)，邻近层间的干扰可减低，例如有源层(213)受其下邻接有源层(221)的影响可低于受其上另一邻接有源层(211)的影响。相似的，有源层(231)受其上邻接有源层(223)的影响可低于受其上另一邻接有源层(233)的影响。
若第一等效氧化物厚度增加至与第二等效氧化物厚度同厚，位于特定有源层的上下邻接层之间的干扰可被进一步降低。然而，增加第一等效氧化物厚度的厚度会增加叠层内通孔的长宽比(aspect ratio)，进而可能导致如弯曲之类的工艺问题。长宽比叠层中通孔(图9中880)高度(图9中H)及宽度(图9中W)的比值。此例的装置可提供在操作上减低邻近层之间的干扰，以及制造上控制叠层内通孔的长宽比的一平衡范例。
图3A至图3D绘示刻蚀工艺。如图3A所示，形成包含交错的有源层(P1-P3)与绝缘层(O1-O3)的叠层。顶端绝缘层(O4)形成于叠层上，具掩模开口(391,392)的刻蚀掩模(390)形成在顶端绝缘层之上。刻蚀工艺包含主刻蚀步骤、第一过刻蚀(over etch)步骤以及第二过刻蚀步骤，以刻蚀通孔穿过两绝缘层(O4,O3)及一有源层(P3)，并停止在另一有源层(P2)。
图3B绘示图3A的结构使用主刻蚀步骤在掩模开口391,392处刻蚀顶端绝缘层O4及有源层P3。有源层厚度的差异、绝缘层厚度的差异，以及刻蚀速度的差异会导致刻蚀一致性的问题。由于一致性的问题，对应掩模开口的通孔的主刻蚀步骤不一定能停止在相同深度。如图3B所示，经主刻蚀步骤在掩模开口392刻蚀而成的通孔较在掩模开口391的通孔更接近绝缘层O3的表面。
图3C绘示图3B的结构使用第一过刻蚀步骤于掩模开口391,392再次刻蚀至绝缘层O3。由于一致性的问题，对应掩模开口的通孔的第一过刻蚀步骤不一定能停止在绝缘层O3的相同深度。
图3D绘示图3C的结构使用第二过刻蚀步骤于掩模开口391,392再次刻蚀至目标有源层P2。第二过刻蚀步骤较主刻蚀步骤及第一过刻蚀步骤具有更高的选择性，以帮助对准着陆区域(305)至目标有源层(P2)上。如图3D所示，第二过刻蚀步骤中对应掩模开口(391.392)的通孔间的深度差异较图3C的第一过刻蚀步骤的深度差异更为减少。
因此，主刻蚀步骤移除通孔的有源层及绝缘层的大部分材料，以停止在离目标有源层约一层绝缘层处停止，而主刻蚀步骤后通孔内对应不同掩模开口的深度差异可通过使用一个或一个以上的过刻蚀步骤减低，过刻蚀步骤较主刻蚀步骤具有更高的选择性。
图4绘示目标有源层上着陆区域的放大图。如图4所示，即使以具高选择性的刻蚀步骤帮助着陆区域(305)对准，通孔内仍存在深度差异。当有源层及绝缘层足够厚时，此差异较不可能导致着陆错误，也就是指通孔被错误刻蚀，停止在非目标有源层的其他有源层。
图5A至图5D绘示对较第3A至3D图薄的有源层及绝缘层的刻蚀步骤。如图5A所示，形成包含交错的有源层(P1-P3)与绝缘层(O1-O3)的叠层。顶端绝缘层(O4)形成于叠层上，具掩模开口(591,592)的刻蚀掩模(590)形成在顶端绝缘层之上。如图3A至图3A的刻蚀工艺，图5A至图5D的刻蚀工艺包含主刻蚀步骤、第一过刻蚀(over etch)步骤以及第二过刻蚀步骤，以刻蚀通孔穿过两绝缘层(O4,O3)及一有源层(P3)，并停止在另一有源层(P2)。
如同图3A至图3D所叙述的刻蚀一致性问题，当刻蚀工艺应用在对应图3A至图3D的较薄有源层及绝缘层时，相同的绝缘层及有源层厚度差异以及刻蚀速度差异可导致着陆错误。
图5B绘示图5A的结构使用主刻蚀步骤在掩模开口591,592处刻蚀顶端绝缘层O4及有源层P3。由于一致性的问题，主刻蚀步骤可能刻蚀超过顶端绝缘层O4及有源层P3，且停止在位于有源层P3下的绝缘层O3。
图5C绘示图5B的结构使用第一过刻蚀步骤于掩模开口591,592再次刻蚀至绝缘层O3。由于一致性的问题，第一刻蚀步骤可能刻蚀超过绝缘层O3，且停止在有源层P2内。
图5D绘示图5C的结构使用第二过刻蚀步骤于掩模开口591,592再次刻蚀至目标有源层P2。如图5D所示，有源层及绝缘层的厚度、刻蚀速度及深度的差异引起着陆错误(505)，使得对应掩模开口592的通孔停止在有源层P1，而不是目标有源层P2。由于有源层及绝缘层的厚度、刻蚀速度及深度差异的累积，如更多有源层与绝缘层需要被刻蚀以形成通孔，这样的着陆错误更有可能发生。
图6至图9绘示使用有源层与绝缘层交错的叠层形成接触结构的制造流程，一实施例中绝缘层具有如图2所示的非简单空间周期。图6为部份完成的集成电路装置600的简单剖面图。如图6所示，制造流程以形成包含有源层与绝缘层交错的叠层开始，其中绝缘层具有包含次叠层(610,620,630,640)的非简单空间周期。叠层中的各个次叠层(610,620,630,640)包含位于第一有源层(611,621,631,641)及第二有源层(613,623,633,643)之间的第一绝缘层(612,622,632,642)，以及位于第二有源层之下的第二绝缘层(614,624,634,644)。第二绝缘层具有大于第一绝缘层的第一等效氧化物厚度(To1)的第二等效氧化物厚度(To2)。虽然图6中仅绘示4个次叠层，此处叙述的制造流程可用于例如8,16,32,64,128等更多个次叠层。
如图6所示，顶端绝缘层(650)形成于叠层上，具掩模开口(691-698)的第一刻蚀掩模(690)形成在顶端绝缘层之上。顶端绝缘层在掩模开口处被刻蚀，定义多个接点位置。叠层内多个第一通孔及多个第二通孔可对应第一层间连接器及第二层间连接器的多个接点位置刻蚀。刻蚀掩模开口的顶端绝缘层后，剥除第一刻蚀掩模(690)。
多个第一通孔包含可刻蚀至第一通孔目标深度，且停止在次叠层内第一有源层的通孔。在与第一通孔相同的刻蚀步骤内，第二通孔可被刻蚀至第二通孔的目标深度的特定深度，此特定深度包含次叠层内的第一有源层及第一绝缘层。第二通孔可再被刻蚀，穿过特定深度至第二通孔的目标深度，并停止在次叠层内的第二有源层。
图7绘示对图6的结构，使用具掩模开口(795-798)的第二刻蚀掩模(790)刻蚀，在叠层内产生第一及第二通孔的结果。此刻蚀利用第二刻蚀掩模(790)，在掩模开口(795)可至第一通孔目标深度(750)，并停止在次叠层(630)内的第一有源层(631)。
在与刻蚀第一通孔的通孔750相同的刻蚀步骤内，通孔760亦被刻蚀以作为第二通孔。然而在此阶段，通孔760仅刻蚀至其目标深度的特定深度(765＝Tp+To1)内，目标深度是停止在次叠层(630)内的第二有源层(633)。
在图6的结构使用第二刻蚀掩模(790)在掩模开口刻蚀后，剥除第二刻蚀掩模。
图8绘示对图7的结构，使用具掩模开口(893,894,897,898)的第三刻蚀掩模(890)刻蚀，在叠层内产生用以形成第一及第二通孔的通孔(830,840,870,880)的结果。举例来说，使用第三刻蚀掩模的刻蚀可在掩模开口(893)达第一通孔的目标深度(830)，并停止在次叠层(620)内的第一有源层(621)。在另一例中，使用第三刻蚀掩模的刻蚀可在掩模开口(897)达第一通孔的目标深度(870)，并停止在次叠层(620)内的第一有源层(641)。
在与刻蚀为形成第一通孔的通孔830,870相同的刻蚀步骤内，通孔840,880亦被刻蚀以形成第二通孔。然而在此阶段，通孔840,880仅刻蚀至其目标深度的特定深度(765＝Tp+To1)内，目标深度是停止在次叠层(620,640)内的第二有源层(623,643)。如图9所示，通孔840,880可再刻蚀以至其停止于第二有源层(623,643)的目标深度。
在图7的结构使用第三刻蚀掩模(890)在掩模开口刻蚀后，剥除第三刻蚀掩模。
图9绘示对图8的结构，使用具掩模开口(994,999,998)的第四刻蚀掩模(990)刻蚀，以更加刻蚀通孔(830,840,870,880)的结果，通孔(830,840,870,880)已被第二及第三刻蚀掩模部份刻蚀，至用以形成第二通孔的目标深度的特定深度(765＝Tp+To1)。举例来说，使用第四刻蚀掩模(990)的刻蚀可在掩模开口(994,996,998)达第二通孔的目标深度(840,760,880)，并分别停止在次叠层(620,630,640)内的第二有源层(623,633,643)。
使用第四刻蚀掩模(990)亦刻蚀叠层顶端上次叠层的通孔(920)，并停止在叠层顶端上次叠层(610)内的第二有源层(613)。
在图8的结构使用第四刻蚀掩模(990)在掩模开口刻蚀后，剥除第四刻蚀掩模。接着，可在第一通孔(750,880)及第二通孔(760,880)内形成层间连接器(图1 172,173,174,175)，层间连接器自连接器表面延伸至次叠层内的第一及第二有源层(631,641,633,643)。图案化导线(图1ML3)可形成于连接器表面的顶端，且连接层间连接器。
图9的结构对应图1的装置沿层间连接器(172-175)的X-Z平面的剖面图。
图7至图9中的实施例包括对应8个有源层的8个通孔，其中4个通孔为第一通孔，停止在第一有源层，而另外4个通孔为第2通孔，停止在第二有源层。两个刻蚀掩模(790,890)被用于刻蚀多个第一通孔内的通孔，而一个刻蚀掩模(990)被用于刻蚀多个第二通孔内的通孔。一般而言，复合刻蚀掩模可用于刻蚀第一通孔内的通孔，并停止在次叠层内的第一有源层。在第一通孔内的通孔被刻蚀后，一个以上的掩模可用以刻蚀第二通孔内的通孔，并停止在次叠层内的第二有源层。
一实施例中，使用具有对应多个接点位置的掩模区域与掩模开口的N个刻蚀掩模，其中2N大于M，而M为多个次叠层中有源层的个数，多个第一通孔及第二通孔可如下刻蚀：
对各刻蚀掩模n，其中n介于N与2间(包含N&2)，刻蚀在交错的2n-1个接点位置组的2n-2个次叠层，以形成第一及第二层间连接器，并停止于次叠层内的第一有源层；且
对刻蚀掩模1，刻蚀在交错的接点位置的次叠层的第二有源层及第二绝缘层，并停止于次叠层内的第二有源层。
举例来说，在图7-图9的实施例中，N＝3且M＝8，8个至对应的8有源层的通孔可通过以下方式刻蚀：
对n＝3的掩模，如图7所示，刻蚀在4个接点位置(4＝23-1)交错的组的2个次叠层(2＝23-2)；
对n＝2的掩模，如图8所示，刻蚀在2个接点位置(2＝22-1)交错的组的1个次叠层(1＝22-2)；以及
对n＝1的掩模，如图9所示，刻蚀在交错的接点位置的第二有源层及第二绝缘层。
如图7所示，一组4个接点位置由刻蚀掩模790的刻蚀掩模开口795,796,797,798定义。如图8所示，一组2个接点位置由刻蚀掩模开口893,894定义，而另外一组2个接点位置由刻蚀掩模890的刻蚀掩模开口897,898定义。如图9所示，交错的接点位置由刻蚀掩模990的刻蚀掩模开口992,994,996,998定义。
图10为一存储器装置的制造方法的简单流程图1000。图10的工艺步骤从形成由多个有源层及多个绝缘层交错的叠层开始，其中有源层具有等效氧化层厚度(EOT)，使叠层通过交错的有源层及绝缘层具有非简单空间周期(步骤1010)。
叠层内的绝缘层带包括第一组层带及第二组层带，其分别具有第一等效氧化物厚度(第二图To1)及第二等效氧化物厚度(第二图To2)，第二等效氧化物厚度To2大于第一等效氧化物厚度To1。叠层内的绝缘层厚度在第一等效氧化物厚度(To1)及第二等效氧化物厚度(To2)间交替。第二EOT(To2)大于有源层带的厚度(图2Tp)。
叠层被刻蚀以定义多个有源层带及绝缘层带交错的叠层(步骤1020)。举例来说，被定义的叠层可包含第二图中的第一有源层带211,221,231,241、第二有源层带213,223,233,243、第一绝缘层带212,222,232,242及第二绝缘层带214,224,234,244。存储层形成在叠层内的有源层带侧，其中存储层接触导电层带的侧表面(步骤1030)。导电材料层(图2290)形成于存储层上，且具有与存储层共形的表面(步骤1040)。导电材料层接着被刻蚀以定义多个导线，导线正交排列于存储层上，且具有与存储层共形的表面，以在叠层上有源层带的侧表面与导线的交界处定义接口区间的多层阵列(图2 271,272)(步骤1050)。
图11为一种接触结构的制造方法实施例的简单流程图1 110，可用在如图10所述具有非简单空间周期的有源层及绝缘层交错推迭中。
多个第一通孔及多个第二通孔对应叠层中层间连接器的多个接点位置(图6 691-698)被刻蚀，并停止在次叠层内的个别第一有源层(图8 830,840,870,880)(步骤1110)。在步骤1110之后，再次刻蚀叠层中多个第二通孔，并停止在次叠层内的个别第二有源层(图9940,960,870,980)(步骤1120)。
步骤1110中的刻蚀可到达第一通孔的目标深度。举例来说，步骤1110中的刻蚀可到达通孔750的目标深度，并停止于次叠层630(图7)的第一有源层631。步骤1110中的刻蚀也可到达第二通孔的目标深度的特定深度(图7 765＝Tp+To1)，其中特定深度包含次叠层(630)中第一有源层(631)及第一绝缘层(632)。步骤1120中进一步的刻蚀可穿过特定深度到达第二通孔的目标深度(960)，并停止于次叠层630内的第二有源层(633)(图9)。
层间连接器可在第一通孔及第二通孔内的通孔形成，并从连接器表面延伸至次叠层的第一有源层与第二有源层(步骤1130)。图案化导线可在连接器表面顶端之上形成，并与个别的层间连接器连接(步骤1140)。
图12为根据一实施例的集成电路存储器装置的简单方块图。集成电路1200包含位于集成电路基板上的存储器阵列1260。存储器阵列包含多个有源层带及绝缘层带交错的叠层，其中绝缘层带具有等效氧化物浓度(EOT)，使叠层在直线上(295)通过交错的有源层带及绝缘层带具有非简单空间周期。
多个导线正交排列在多个叠层之上，且具有与多个叠层共形的平面，以在叠层内有源层带的侧表面与导线的交界处定义接口区间的多层阵列。存储元件(未绘示)设置在接口区间内，建立可通过多个有源层带及多个导线存取的存储单元3D阵列。
存储器阵列1260可包含接点结构，接点结构包含具有等效氧化物浓度的绝缘层带与有源层带交错的叠层。叠层可包含多个次叠层，各个次叠层包含位于第一有源层带及第二有源层带之间的第一绝缘层带，以及位于第二有源层带之下的第二绝缘层带。第二绝缘层带具有大于第一等效氧化物厚度(EOT)的第二EOT。接点结构包含位于叠层内的多个第一层间连接器及多个第二层间连接器，分别停止在次叠层内的第一有源层及第二有源层。
接点结构可包含叠层上的顶端绝缘层，定义用以形成多个第一连接器及第二连接器的多个接点位置，其中顶端绝缘层具有大于次叠层内第二绝缘层的第二EOT的厚度。第一层间连接器及第二层间连接器中的层间连接器可自连接器表面延伸至次叠层内的第一及第二有源层。接点结构可包含位于连接器表面的顶端的图案化导线，并连接层间连接器。
第二绝缘层的第二EOT可大于第一有源层或第二有源层的厚度。第二EOT与第一EOT的比值介于1.2-3。
列译码器1240与多个字线1245连接，且沿着存储器阵列1260中的列方向排列。行译码器1270与多个位线1265互相连接且沿着存储器阵列1260中的行方向排列，行译码器用以读取和编程来自存储器阵列1260中存储单元的数据。记忆库译码器(bank decoder)1250通过总线1255与存储器阵列1260中的记忆库互相连接。多位地址(multi-bit addresses)在总线1250上供应至行译码器1270、列译码器1240及记忆库译码器1250。在此例中位于区块1080上的感测放大器与数据输入结构通过总线1275与行译码器1270连接。来自感测放大器的感测数据经由数据输出线路1285供应至输出线路1290。输出线路1290驱动感测数据至集成电路1200外部的目的地。输入数据透过数据输入线路(data-in line)1205供应，该数据从集成电路1200上的输入/输出端口供应，或是透过其他位于集成电路1200上的内部/外部数据源来供应，送至位于区块1280的数据输入结构，其他数据源例如一般用途的处理器，或特殊用途的应用电路，或结合模块以提供存储器阵列1260所支持的系统单芯片(system-on-a-chip)功能。
在图12所绘示的例子中，控制器1210利用偏压配置状态机控制偏压配置供应电压的使用，该偏压配置供应电压是经由区块1220中的电压供应器所产生或提供，例如读取，擦除，编程电压。本领域人士熟知控制器1210可以利用特殊用途逻辑电路而操作。在其他实施例中，控制器包括一般用途处理器，而一般用途处理器可以施行于同样的集成电路并执行计算机程序以控制装置的操作。在另外的实施例中，控制器的执行可以利用特殊用途逻辑电路以及一般用途处理器的组合。
此处叙述的存储器装置，包含具被绝缘层带分隔的存储单元层的存储单元3D阵列(1260)，其中绝缘层带具有非简单空间周期。装置包含耦接于阵列的电路，对应阵列中由总线1230供应的特定多位地址，响应编程、读取及擦除一组存储单元中目标单元的数据的指令。此组存储单元包括设置在绝缘层带之间的存储单元，绝缘层带的厚度在第一等效氧化物厚度及第二等效氧化物厚度之间交替，第二等效氧化物厚度大于第一等效氧化物厚度。在存储单元叠层中，操作期间位于邻接绝缘层带之间的邻接存储单元间的干扰，较由仅具有定值或较薄的厚度的绝缘层带(例如第一EOT)分隔的相邻存储单元间的干扰可减低。特定的多位地址可为一个以上字节(byte)的数据，其中1字节(byte)等于8位(bits)的数据。特定的多位地址可被行译码器1270、列译码器1240及记忆库译码器1250译码。
电路设计成接收编程的指令以储存数据于对应特定多位地址的存储单元组内，以及执行编程操作，包含施加编程电压至存储单元层内特定多位地址的存储单元中。电路设计成接收读取的指令以读取数据于对应特定多位地址的存储单元组内，以及执行读取操作，包含施加编程电压至存储单元层内特定多位地址的存储单元中。电路亦设计成接收擦除的指令以擦除数据于对应特定多位地址的存储单元组内，以及执行擦除操作，包含施加擦除电压至存储单元层内特定多位地址的存储单元中。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (24)

1.一种存储器装置，包括：
有源层带及绝缘层带交错的多个叠层，绝缘层带具有等效氧化层厚度，使这些叠层通过交错的有源层带及绝缘层带具有非简单空间周期；
多个导线，正交排列于这些叠层上且具有与这些叠层共形的表面，这些导线在这些导线及有源层带的侧表面交界处定义接口区间的一多层阵列；以及
存储元件，位于接口区间中，接口区间建立可通过有源层带及这些导线存取的存储单元的三维阵列。
2.根据权利要求1所述的装置，其中这些叠层内的绝缘层带包括一第一组层带及一第二组层带，该第一组层带具有一第一等效氧化物厚度，该第二组层带具有一第二等效氧化物厚度，该第二等效氧化物厚度大于该第一等效氧化物厚度。
3.根据权利要求2所述的装置，其中该叠层中的绝缘层带的厚度在该第一等效氧化物厚度及该第二等效氧化物厚度之间交错。
4.根据权利要求3所述的装置，包括耦接于存储单元的三维阵列的一电路系统，以及对应特定多位地址的一组存储单元，该组存储单元包括设置在绝缘层带之间的存储单元，绝缘层带的厚度在该第一等效氧化物厚度及该第二等效氧化物厚度之间交替，该电路系统配置用于：
接收编程指令以于存储单元组内储存数据，以及在组内的存储单元执行编程操作；
接收读取指令以于存储单元组内读取数据，以及在组内的存储单元执行读取操作；以及
接收擦除指令以于存储单元组内擦除数据，以及在组内的存储单元执行擦除操作。
5.根据权利要求2所述的装置，其中该第二等效氧化物厚度与该第一等效氧化物厚度的比值介于1.2-3。
6.根据权利要求2所述的装置，其中该第一等效氧化物厚度介于15-30nm。
7.根据权利要求2所述的装置，其中该第二等效氧化物厚度介于25-50nm。
8.根据权利要求1所述的装置，这些叠层内的有源层带包括一第一有源层带及一第二有源层带，其中该第一有源层带或该第二有源层带的厚度介于15-30nm。
9.根据权利要求2所述的装置，包括位于该叠层上的一顶端绝缘层，该顶端绝缘层具有一第三等效氧化物厚度，该第三等效氧化物厚度大于该第二等效氧化物厚度。
10.根据权利要求1所述的装置，包括：
有源层及绝缘层交错的一叠层，有源层具有等效氧化物厚度，使该叠层通过交错的有源层及绝缘层具有非简单空间周期，其中该叠层包括有源层及绝缘层交错的多个次叠层，该叠层内的这些次叠层各包括位于一第一有源层及一第二有源层之间的一第一绝缘层，以及位于该第二有源层之下的一第二绝缘层，该第二绝缘层的一第二等效氧化物厚度大于该第一绝缘层的一第一等效氧化物厚度；以及
多个第一层间连接器及多个第二层间连接器，这些第一层间连接器位于有源层与绝缘层交错的该叠层内，且停止于这些次叠层内对应的各该第一有源层，这些第二层间连接器位于有源层与绝缘层交错的该叠层内，且停止于这些次叠层内对应的各该第二有源层。
11.根据权利要求10所述的装置，包括：
一顶端绝缘层，位于该叠层上，并定义用以形成这些第一连接器及这些第二连接器的多个接点位置，其中该顶端绝缘层具有大于该第二等效氧化层厚度的一第三等效氧化层厚度。
12.根据权利要求10所述的装置，其中这些第一层间连接器及这些第二层间连接器中的层间连接器自一连接器表面延伸至这些次叠层内的该第一有源层及该第二有源层，且包括：
多条图案化导线，位于该连接器表面顶端之上，且连接层间连接器。
13.一种存储器装置的制造方法，包括：
形成由有源层及绝缘层交错的一叠层，有源层具有等效氧化层厚度，使该叠层通过交错的有源层及绝缘层具有非简单空间周期；
刻蚀该叠层以定义有源层带及绝缘层带交错的叠层；
在叠层内的有源层带侧形成一存储层，该存储层接触导电层带的侧表面；
形成一导电材料层于该存储层上，该导电材料层具有与叠层上的该存储层共形的表面；
刻蚀该导电材料层以定义多个导线，这些导线正交排列于叠层上的该存储层上，且具有与该存储层共形的表面，以在叠层上有源层带的侧表面与这些导线的交界处的接口区间内定义存储单元的三维阵列。
14.根据权利要求13所述的方法，其中叠层内的绝缘层带包括具一第一等效氧化物厚度的一第一组层带，以及具一第二等效氧化物厚度的一第二组层带，该第二等效氧化物厚度大于该第一等效氧化物厚度。
15.根据权利要求14所述的方法，其中位于该第一等效氧化物厚度及该第二等效氧化物间的叠层内的绝缘层带厚度大于该第一等效氧化物厚度。
16.根据权利要求14所述的方法，其中该第二等效氧化物厚度与该第一等效氧化物厚度的比值介于1.2-3。
17.根据权利要求14所述的方法，其中该第一等效氧化物厚度介于15-30nm，该第二等效氧化物厚度介于25-50nm。
18.根据权利要求13所述的方法，该叠层内的有源层带包括一第一有源层带及一第二有源层带，其中该第一有源层带或该第二有源层带的厚度介于15-30nm。
19.根据权利要求14所述的方法，包括：
对应多个层间连接器的多个接点位置刻蚀叠层中的多个第一通孔及多个第二通孔，并停止于这些次叠层内的第一有源层；以及
停止于所述第一有源层之后，再次刻蚀叠层内的这些第二通孔，以至这些第二通孔的目标深度。
20.根据权利要求19所述的方法，所述刻蚀这些第一通孔及这些第二通孔到达这些第一通孔的目标深度，所述再次刻蚀这些第二通孔到达这些第二通孔的目标深度。
21.根据权利要求19所述的方法，所述再次刻蚀这些第二通孔包括刻蚀叠层顶端上的这些次叠层的通孔，以及停止在叠层顶端上的这些次叠层内的第二有源层。
22.根据权利要求19所述的方法，包括刻蚀叠层上的一顶端绝缘层，以定义这些接点位置，其中该顶端绝缘层具有大于该第二等效氧化物厚度的一第三等效氧化物厚度。
23.根据权利要求19所述的方法，包括：
在这些第一通孔及这些第二通孔内形成这些层间连接器，这些层间连接器从一连接器表面延伸至这些次叠层的第一有源层与第二有源层；以及
在该连接器表面顶端之上形成图案化导线，并与这些层间连接器连接。
24.根据权利要求19所述的方法，其中所述刻蚀及所述再次刻蚀使用一组N个刻蚀掩模，这些刻蚀掩模具有对应这些接点位置的掩模区域与掩模开口，其中M为这些次叠层中的有源层数目，且2N大于或等于M，该方法包括：
对各个刻蚀掩模n，其中n介于N与2间，刻蚀在2n-1个这些接点位置交错的组的2n-2个这些次叠层，以形成一第一层间连接器及一第二层间连接器，并停止于这些次叠层内的第一有源层；以及
对刻蚀掩模n＝1，刻蚀在这些接点位置交错处的这些次叠层的第二有源层及第二绝缘层，并停止于这些次叠层内的第二有源层。
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