CN104584243B - 半导体发光元件用基板及半导体发光元件以及该等之制造方法 - Google Patents

半导体发光元件用基板及半导体发光元件以及该等之制造方法 Download PDF

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Abstract

本发明的半导体发光元件的制造方法包括:粒子排列步骤,使多个粒子(M)以单层排列在基板(S);粒子蚀刻步骤,以粒子(M)被蚀刻且基板(S)实质上未被蚀刻的条件,对排列的多个粒子(M)进行干式蚀刻而在粒子(M)间设置间隙;以及基板蚀刻步骤,将粒子蚀刻步骤后的多个粒子(M1)作为蚀刻掩膜对基板(S)进行干式蚀刻,而在基板(S)的一面(X)形成凹凸构造。

Description

半导体发光元件用基板及半导体发光元件以及该等之制造 方法
技术领域
本发明是关于一种半导体发光元件用基板及半导体发光元件以及该等的制造方法。特别是关于一种适于III-V族氮化物半导体发光元件的半导体发光元件用基板、及使用有通过所述方法而获得的基板的半导体发光元件、以及该等的制造方法。
本案是基于2012年8月21日在日本申请的日本专利特愿2012-182302号及2013年6月14日在日本申请的日本专利特愿2013-126025号而主张优先权,并将其内容引用于此。
背景技术
半导体发光元件是被用作紫外、蓝色或绿色发光二极管元件、或者紫外、蓝色或绿色激光二极管元件。尤其是通用具有发光层的III-V族氮化物半导体发光元件,该发光层包含使用氮作为V族元素的III-V族氮化物半导体。
支撑该发光构造体的半导体发光元件用基板是由蓝宝石、碳化硅、或硅等形成,与构成发光构造体的半导体层等相比,通常具有较低的折射率。
III-V族氮化物半导体发光元件基本上成为如下的构造,即在蓝宝石等基板上依序积层有n型半导体层、发光层、及p型半导体层,在n型半导体层上形成有n型电极且在p型半导体层上形成有p型电极。而且,在发光层发出的光是自p型电极侧及/或基板侧出射。
发光构造体所产生的光的一部分是依照半导体发光元件用基板与发光构造体之间的折射率的差异,而在半导体发光元件用基板与发光构造体之间重复进行全反射。其结果,发光构造体所产生的光在发光构造体的内部衰减。
为了解决该问题而提出有各种方法,即预先在基板形成凹凸构造后积层半导体层,由此利用所述凹凸状基板的凹凸构造改变光的角度来抑制全反射,从而使光出射效率提高(专利文献1~3、非专利文献1)。
例如,在专利文献1、2中提出有如下方法,即,使用光刻法在基板上形成掩膜图案,通过使用该掩膜图案对所述基板进行干式蚀刻而在基板上形成凹凸构造,其后在该凹凸构造上形成半导体层。
此外,在专利文献3中提出有如下方法,即,将配置在基板上的无机粒子作为蚀刻掩膜对所述基板进行干式蚀刻,由此在基板上形成凹凸构造,其后在该凹凸构造上形成半导体层。在专利文献3中,作为在基板上配置无机粒子的优选方法,提出有如下方法,即,使用使无机粒子分散在水等介质中而成的浆料,使所述基板浸渍在所述浆料中、或将所述浆料涂布在所述基板上或对所述基板上喷雾后使浆料干燥。此外,为了形成良好的半导体层,无机粒子应以90%以下的覆盖率配置在基板上。
此外,在非专利文献1中,对形成在基板上的凹凸构造的间距与光出射效率的提高效果的关系进行研究。而且,记载有如下内容,即在1000nm间距的凹凸构造中,几乎无法获得光出射效率的提高效果,相对于此,通过500nm间距的凹凸构造,与平坦的基板的情况相比可获得170%的光出射效率。
另外,作为具有间距为1μm以下的凹凸构造的微细构造体的制作方法,现有已知有电子束描画法或干涉曝光法等。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2002-280611号公报
[专利文献2]日本专利特开2003-318441号公报
[专利文献3]日本专利特开2007-19318号公报
[非专利文献]
[非专利文献1]Taku Shinagawa,Yuki Abe,Hiroyuki Matsumoto,BoCheng Li,Kazuma Murakami,Narihito Okada,Kazuyuki Tadatomo,Masato Kannaka,and HideoFujii,Light-emitting diodes fabricated on nanopatterned sapphire substratesby thermal lithography,2010 WILEY-VCH Verlag GmbH&Co.KGaA,Weinheim
发明内容
[发明所要解决的问题]
然而,根据专利文献1、2的方法,光刻法的步骤增加,故而有成本增加的问题。此外,半导体发光元件用基板所具有的微细的凹凸构造包括排列在发光构造体形成面的多个凸部。在微细的凹凸构造中凸部的数量越多且在微细的凹凸构造中凸部彼此的间隔越小,全反射的抑制效果越提升。半导体发光元件用基板所具有的微细的凹凸构造是例如专利文献1、2中所记载般,通过发光构造体形成面的干式蚀刻而形成,干式蚀刻中所使用的掩膜是通过光刻法而形成。此时,缩小掩膜的尺寸存在极限,故而凹凸构造的微细化也自然有极限。如非专利文献1所示,较理想为使凹凸构造的间距为1μm以下,但就作为实用的光刻法的方法的激光光刻法而言,数μm间距为极限。因此,在专利文献1、2的方法中,难以获得充分的光出射效率。
另一方面,因此,就提高发光构造体所产生的光出射的效率的方面而言,即便为所述微细的凹凸构造,也依然留有改善的余地。
此外,有如下情况:因绕射光的影响而在半导体发光元件产生色移(colorshift)、或放射强度根据观察角度而不同(面内各向异性较高)的问题。
进而,如果使用平坦性较低的基板,则有抗蚀剂在基板的凹部变厚的倾向,故而在蚀刻时直至掩膜消失为止所需要的时间产生偏差,其结果,凹凸构造的高度或形状产生差异,而无法获得充分的光出射效率。此外,如果将利用纳米压印(nanoimprint)所形成的蚀刻掩膜应用在平坦性较低的基板上,则也有非图案(预定)部被抗蚀剂残膜污染的问题。
因此,在以往的利用光刻法制作半导体发光元件用基板中,必须使用平坦性较高的基板。但是,平坦性较高的基板、尤其是平坦性较高的蓝宝石基板存在如下问题,即必须具有高度的研磨技术方可获得,故而价格非常高。
此外,根据电子束描画法或干涉曝光,虽然可制作凹凸的间距为1μm以下的微细构造体,但是不适于如半导体发光元件用的基板般φ2英寸~φ6英寸左右的大面积的基板的加工。
即,电子束描画法的描画速度较慢,1英寸的描画需要约两个星期,对于大面积基板的加工,非常花费成本与时间。此外,难以将花费长时间对大面积进行描画的期间的环境(电压、振动、气温等)保持为固定,故而难以制作均质的微细构造体。
此外,在干涉曝光法中,在光源使用高斯光束(Gaussian beam),如果曝光对象的面积变大,则在中央部与周边部的精确曝光时间不同。此外,不耐振动(地面或建筑物的振动、空气的振动等),如果在曝光时间中稍微施加振动则图像模糊而导致解析度降低。因此,难以大面积制作均质的微细构造体。
电子束描画装置或干涉曝光法所需要的装置为大规模且为高价的方面也成为妨碍工业上的实施的主要原因。
此外,在专利文献3的使用使无机粒子分散在水等介质中而成的浆料在基板上配置无机粒子的方法中,无机粒子容易重叠为多层,而难以制成均匀的厚度的蚀刻掩膜。即便将无机粒子的使用量减少至覆盖基板的90%以下的程度,也难以避免局部性的重叠。
进而,本发明者进行研究的结果得知:即便避免了局部性的重叠,也会产生多个无机粒子彼此接触的部位,该部分的基板的剖面被蚀刻为大致倒三角形状。对于在基板上的半导体层的磊晶成长,必须在凹部存在平坦的底面。因此,在专利文献3的方法中,有在半导体层产生结晶缺陷的担忧。
本发明的一态样是鉴于所述情况而完成者,其课题在于提供一种可获得充分的光出射效率并且可防止色移或面内各向异性变高的问题的半导体发光元件。
此外,本发明的又一态样的课题在于提供一种可形成结晶缺陷较少的半导体层且适于解决所述课题的半导体发光元件的制造的半导体发光元件用基板。
此外,本发明的进而又一态样的课题在于提供一种半导体发光元件用基板的制造方法,其可制造解决所述课题的半导体发光元件用基板,且也可通过简单的方法以低成本且短时间形成间距为1μm以下的凹凸构造。
此外,本发明的进而又一态样的课题在于提供一种半导体发光元件的制造方法,其通过使用解决所述课题的半导体发光元件用基板的制造方法,而可制造解决所述课题的半导体发光元件。
[解决问题的技术手段]
为了达成所述课题,本发明的若干态样采用以下构成。
[1]一种半导体发光元件用基板的制造方法,其特征在于包括:
粒子排列步骤,以由下述式(1)定义的排列的偏差D(%)成为15%以下的方式使多个粒子以单层排列在基板上;
粒子蚀刻步骤,以所述粒子被蚀刻且所述基板实质上未被蚀刻的条件,对排列的所述多个粒子进行干式蚀刻而在粒子间设置间隙;以及
基板蚀刻步骤,将所述粒子蚀刻步骤后的多个粒子作为蚀刻掩膜对所述基板进行干式蚀刻,而在所述基板的一面形成凹凸构造;且
D(%)=|B-A|×100/A···(1)
其中,式(1)中,A为粒子的平均粒径,B为粒子间的众数间距,此外,|B-A|是表示A与B的差的绝对值。
[2]如[1]所述所述的半导体发光元件用基板的制造方法,其特征在于:所述粒子排列步骤包括:滴加步骤,对水槽内的水的液面滴加使粒子分散在比重小于水的溶剂中而成的分散液;单粒子膜形成步骤,通过使所述溶剂挥发而在水的液面上形成包含所述粒子的单粒子膜;以及移行步骤,将所述单粒子膜移取至基板。
[3]如[1]或[2]所述所述的半导体发光元件用基板的制造方法,其特征在于:所述粒子间的众数间距为5μm以下。
[4]如[1]或[2]所述所述的半导体发光元件用基板的制造方法,其特征在于:所述粒子间的众数间距为1μm以下。
[5]如[1]或[2]所述所述的半导体发光元件用基板的制造方法,其特征在于:所述粒子间的众数间距为200nm~700nm。
[6]如[1]至[5]中任一项所述所述的半导体发光元件用基板的制造方法,其特征在于:所述基板为蓝宝石,所述粒子为二氧化硅,所述粒子蚀刻步骤是使用选自由CF4、SF6、CHF3、C2F6、C3F8、CH2F2、O2、及NF3所组成的群中的至少1种气体作为蚀刻气体的步骤,所述基板蚀刻步骤是使用选自由Cl2、Br2、BCl3、SiCl4、HBr、HI、HCl、及Ar所组成的群中的至少1种气体作为蚀刻气体的步骤。
[7]一种半导体发光元件用基板的制造方法,其特征在于包括:
粒子排列步骤,使多个粒子以单层排列在基板上;
粒子蚀刻步骤,以所述粒子被蚀刻且所述基板实质上未被蚀刻的条件,对排列的所述多个粒子进行干式蚀刻而在粒子间设置间隙;以及
基板蚀刻步骤,将所述粒子蚀刻步骤后的多个粒子作为蚀刻掩膜对所述基板进行干式蚀刻,而在所述基板的一面形成凹凸构造;且
所述基板为蓝宝石,所述粒子为二氧化硅,所述粒子蚀刻步骤是使用选自由CF4、SF6、CHF3、C2F6、C3F8、CH2F2、O2、及NF3所组成的群中的至少1种气体作为蚀刻气体的步骤,所述基板蚀刻步骤是使用选自由Cl2、Br2、BCl3、SiCl4、HBr、HI、HCl、及Ar所组成的群中的至少1种气体作为蚀刻气体的步骤。
[8]如[7]所述所述的半导体发光元件用基板的制造方法,其特征在于:所述粒子排列步骤包括:滴加步骤,对水槽内的水的液面滴加使粒子分散在比重小于水的溶剂中而成的分散液;单粒子膜形成步骤,通过使所述溶剂挥发而在水的液面上形成包含所述粒子的单粒子膜;以及移行步骤,将所述单粒子膜移取至基板。
[9]如[1]至[8]中任一项所述所述的半导体发光元件用基板的制造方法,其特征在于:所述基板的由ASTM(American Society for Testing and Materials,美国材料试验学会)F657规定的最大厚度及最小厚度之间的绝对差fTTV(Total Thickness Variation,总厚度变动))为5μm~30μm、由ASTM F1390规定的自基准面的偏移的最大值与最小值的差(WARP(翘曲度))为10μm~50μm、由ASTM F534.3.1.2规定的自基板的中心部的基准面的间隔的绝对值(|BOW(弯曲度)|)为10μm~50μm。
[10]一种半导体发光元件用基板的制造方法,其包含:
粒子排列步骤,使多个粒子以单层排列在基板的上表面而形成单粒子膜;
粒子蚀刻步骤,以所述粒子被蚀刻且所述基板实质上未被蚀刻的条件,对排列的所述多个粒子进行干式蚀刻而在粒子间设置间隙;以及
基板蚀刻步骤,将所述单粒子膜作为掩膜对所述上表面进行蚀刻;且
在所述基板蚀刻步骤中,
在所述粒子蚀刻步骤后,于在所述基板的上表面露出的区域形成阶差。
[11]如[10]所述所述的半导体发光元件用基板的制造方法,其特征在于:在所述粒子蚀刻步骤中,使所述多个粒子的各者缩小。
[12]如[10]或[11]所述所述的半导体发光元件用基板的制造方法,其特征在于:在所述基板蚀刻步骤中,
多个粒子中的2个粒子之间的间隙越大则所述阶差越小。
[13]如[12]所述所述的半导体发光元件用基板的制造方法,其特征在于:在所述粒子排列步骤中,通过LB(Langmuir-Blodgett,兰慕尔-布罗吉)法排列所述多个粒子。
[14]一种半导体发光元件的制造方法,其包含如下步骤:
通过如[10]至13]中任一项所述的半导体发光元件用基板的制造方法而形成半导体发光元件用基板;以及
在所述半导体发光元件用基板的形成有所述阶差的所述上表面形成包含半导体层的发光构造体。
[15]一种半导体发光元件的制造方法,其包括如下步骤:通过如[1]至[14]中任一项所述的制造方法而获得半导体发光元件用基板;以及在所获得的半导体发光元件用基板的形成有凹凸构造的面,积层至少包含发光层的半导体功能层。
[16]一种半导体发光元件用基板,其是在基板的一面具有凹凸构造者,
所述凹凸构造包括多个凸部与各凸部之间的平坦面,且
包括多个以邻接的7个凸部的中心点成为正六边形的6个顶点及对角线的交点的位置关系连续地整齐排列的区域,
所述多个区域的面积、形状及晶格方位为随机。
[17]如[16]所述所述的半导体发光元件用基板,其特征在于:所述凹凸构造的众数间距为5μm以下,所述多个凸部的纵横比为0.5~1.0。
[18]如[16]所述所述的半导体发光元件用基板,其特征在于:所述凹凸构造的众数间距为1μm以下,所述多个凸部的纵横比为0.5~1.0。
[19]如[16]所述所述的半导体发光元件用基板,其特征在于:所述凹凸构造的众数间距为200nm~700nm,所述多个凸部的纵横比为0.5~1.0。
[20]如[16]至[19]中任一项所述的半导体发光元件用基板,其进而包括将所述凸部间连结的桥接部。
[21]如[16]至[20]中任一项所述所述的半导体发光元件用基板,其特征在于:所述基板为蓝宝石。
[22]一种半导体发光元件,其包括:如[16]至[20]中任一项所述的半导体发光元件用基板;及半导体功能层,积层在所述半导体发光元件用基板上;且所述半导体功能层至少包含发光层。
[23]如[22]所述的半导体发光元件,其在所述半导体功能层的光出射侧包括波长转换层,该波长转换层将自所述发光层出射的发光进行波长转换为较所述发光的波长更靠长波长侧。
[24]如[23]所述的半导体发光元件,其中所述波长转换层含有发出峰波长410nm~483nm的荧光的蓝色荧光体、发出峰波长490nm~556nm的荧光的绿色荧光体、及发出峰波长585nm~770nm的荧光的红色荧光体。
[25]如[24]所述的半导体发光元件,其中所述波长转换层含有发出峰波长570nm~578nm的荧光的黄色荧光体。
[发明的效果]
根据本发明的若干态样,可提供一种能获得充分的光出射效率并且可防止色移或面内各向异性变高的问题的半导体发光元件。
此外,根据本发明的若干态样,可提供一种可形成结晶缺陷较少的半导体层且适于解决所述课题的半导体发光元件的制造的半导体发光元件用基板。
此外,本发明的若干态样可提供一种半导体发光元件用基板的制造方法,其可制造解决所述课题的半导体发光元件用基板,且也可利用简单的方法以低成本且短时间形成间距为1μm以下的凹凸构造。
此外,本发明的若干态样可提供一种半导体发光元件的制造方法,其通过使用解决所述课题的半导体发光元件用基板的制造方法,而可制造解决所述课题的半导体发光元件。
附图说明
图1是示意性地表示本发明的半导体发光元件用基板的剖视图。
图2是示意性地表示本发明的半导体发光元件用基板的俯视图。
图3A是本发明的半导体发光元件用基板的制造方法的说明图,且表示粒子排列步骤后的状态。
图3B是本发明的半导体发光元件用基板的制造方法的说明图,且表示粒子蚀刻步骤后的状态。
图3C是本发明的半导体发光元件用基板的制造方法的说明图,且表示基板蚀刻步骤的中途的状态。
图3D是本发明的半导体发光元件用基板的制造方法的说明图,且表示基板蚀刻步骤后的状态。
图4是示意性地表示在单粒子膜形成步骤中排列的粒子的俯视图。
图5A是关于利用LB法的粒子排列步骤的说明图,且表示移行步骤开始前的状态。
图5B是关于利用LB法的粒子排列步骤的说明图,且表示移行步骤中的状态。
图6是在本揭示的技术中的一实施方式的半导体发光元件用基板将半导体发光元件用基板的一部分放大表示的局部立体图。
图7是将一实施方式的半导体发光元件用基板的平面构造的一部分放大表示的局部俯视图。
图8是表示一实施方式的半导体发光元件用基板的剖面构造的一部分的局部剖视图,且为自图7中的23-23线观察的局部剖视图。
图9是表示一实施方式的半导体发光元件用基板的剖面构造的一部分的局部剖视图,且为自图7中的24-24线观察的局部剖视图。
图10是表示在一实施方式的半导体发光元件用基板的制造方法中的单粒子膜的形成步骤中形成的单粒子膜的平面构造的一部分的局部俯视图。
图11是表示在一实施方式的半导体发光元件用基板的制造方法中的单粒子膜的蚀刻步骤中蚀刻的单粒子膜的平面构造的一部分的局部俯视图。
图12是表示在一实施方式的半导体发光元件用基板的制造方法中的发光构造体形成面的蚀刻步骤中蚀刻的发光构造体形成面的平面构造的一部分的局部俯视图。
图13是示意性地表示一实施方式的半导体发光元件的剖面构造的一部分的局部剖视图。
图14是在本揭示的技术中的变化例的半导体发光元件用基板中将半导体发光元件用基板的剖面构造的一部分放大表示的局部立体图,左侧为与在一实施方式中进行说明的图8对应的图,右侧为与在一实施方式中进行说明的图9对应的图。
图15是在本揭示的技术的变化例的半导体发光元件用基板中将半导体发光元件用基板的剖面构造的一部分放大表示的局部立体图,左侧为与在一实施方式中进行说明的图8对应的图,右侧为与在一实施方式中进行说明的图9对应的图。
具体实施方式
[第1实施方式]
<半导体发光元件用基板>
使用图1、2对本发明的一实施方式的半导体发光元件用基板11进行说明。如图1所示,半导体发光元件用基板11在基板的一面具有凹凸构造。
基板表面的凹凸构造包括多个凸部c11~c1n。此外,各凸部之间成为平坦面f11~f1n。
图1中的t11~t1n是各凸部c11~c1n的中心点。基于AFM(Atomic ForceMicroscopy,原子力显微镜)的测定结果,与基准面平行地针对各凸部引出均为20nm的复数条等高线,求出各等高线的重心点(由x坐标与y坐标决定的点)。该等各重心点的平均位置(由各x坐标的平均与y坐标的平均决定的位点)为所述凸部的中心点。
图1中的m11~m1n是以AFM求出的邻接的中心点的中点。此外,平坦面f11~f1n是基于AFM的测定结果将该区域内的中点的表面高度与该区域内的任意点的表面高度连结的直线的相对于AFM的基准面的斜度为±10°以下的区域。
在凹凸构造的众数间距P为1μm以下的情况下,各平坦面f11~f1n的周边优选为位于自各中点m1~mn起2nm~300nm的距离,更优选为位于5nm~100nm的距离。在凹凸构造的众数间距P超过1μm的情况下,各平坦面f11~f1n的周边优选为位于自各中点m11~m1n起100nm~3000nm的距离,更优选为位于200nm~2000nm。
只要各平坦面的周边与各中点的距离为优选的下限值以上,则容易确保充分的平坦面的面积,且容易使半导体层稳定地在基板上磊晶成长。此外,只要各平坦面的周边与各中点的距离为优选上限值以下,则容易以充分的密度形成凸部,且容易获得光出射效率提高的效果。
此外,各平坦面f11~f1n是以成为如下所述的配置的方式形成凸部c11~c1n。以如下方式形成凸部c11~c1n,即在通过凸部c11~c1n的顶点且与基板垂直的剖面、即图1所示的剖面进行观察时的平坦面f11~f1n的长度相对于将凸部c11~c1n中的相邻的两个凸部的顶点彼此连结的直线而成为该直线的5%~40%、优选成为该直线的15%~25%。
作为凸部的形状,可列举圆锥、圆锥台、圆锥的斜面向外侧凸出的竹笋状或半球状、圆锥台的斜面向外侧凸出的形状(将竹笋状或半球状的顶部切断而成的形状)等。
凹凸构造的众数间距P优选为100nm~5μm、更优选为100nm~1μm、进而优选为200nm~700nm的范围、特别优选为300nm~600nm的范围。只要众数间距P为优选的范围内,则容易防止光的全反射。特别是,如果众数间距P为1μm以下,则可更有效地提高蓝~紫外光出射效率。因此,作为进行GaN或InGaN等的成膜并使用于发光波长为蓝~紫外区域的半导体发光元件的基板的凹凸构造而言较为适合。
具体而言,众数间距P以如下方式求出。
首先,在凹凸面中的随机选择的区域中,将一边为众数间距P的30~40倍的正方形的区域中的与基板面平行的面设为AFM基准面,针对该所述正方形的区域获得AFM图像。例如,在众数间距为300nm左右的情况下,获得9μm×9μm~12μm×12μm的区域的图像。而且,通过傅立叶变换将该图像进行波形分离,获得FFT(Fast Fourier Transform)图像(高速傅立叶变换图像)。继而,求出FFT图像的分布中的自0次波峰至1次波峰为止的距离。如此求出的距离的倒数为该区域中的众数间距P。对随机地选择的合计25处以上的相同面积的区域同样地进行此种处理,求出各区域中的众数间距。如此获得的25处以上的区域中的众数间距P1~P25的平均值为众数间距P。另外,此时,各区域彼此优选为相隔至少1mm进行选择,更优选为相隔5mm~1cm进行选择。
凸部的最频高度H优选为在50nm~5μm之间进行调整。特别是在众数间距P为1μm以下的情况下,凸部的最频高度H优选为50nm以上且1μm以下,更优选为100nm以上且700nm以下。
如果最频高度H为优选的范围内,则可使其后进行成膜的氮化化合物的成膜缺陷减少,且进而可防止光的全反射,改善光出射效率。
具体而言,凸部的最频高度H以如下方式求出。
首先,根据AFM图像,通过沿任意的方向与位置上的长度1mm的线的凸部c11~c1n的顶点,获得与基板垂直的剖面、即如图1的剖面。选出该剖面的包含30个以上的凸部的任意的部分,关于其中所含的各凸部,求出其顶点的高度与和邻接于该所述凸部的凸部之间的平坦部的最低位置的高度的差。将所获得的值以有效位数2位进行舍入而设为各凸部的高度,且将其最频值设为最频高度H。
半导体发光元件用基板11是如图2所示包括多个区域C11~C1n
各区域C11~C1n是以邻接的7个凸部的中心点成为正六边形的6个顶点及对角线的交点的位置关系连续地整齐排列的区域。另外,在图2中,为方便起见,利用以各凸部的中心点为中心的圆u1表示各凸部的中心点的位置。圆u1是如图1所示,相当于不仅包含各凸部也包含其周边的平坦面的区域。
在本实施方式中,邻接的7个凸部的中心点成为正六边形的6个顶点及对角线的交点的位置关系具体而言是指满足以下的条件的关系。
首先,自1个中心点t11向邻接的中心点t12的方向描画长度与众数间距P相等的长度的线段L1。继而,自中心点t11相对于线段L1,向60°、120°、180°、240°、300°的各方向描画与众数间距P相等的长度的线段L2~L6。如果邻接于中心点t11的6个中心点处在自与中心点t11为相反侧的各线段L1~L6的终点起各众数间距P的15%以内的范围,则存在该等7个中心点成为正六边形的6个顶点及对角线的交点的位置关系。
各区域C11~C1n的最频面积Q(各区域面积的最频值)优选为以下的范围。
在众数间距P未达500nm时,10mm×10mm的AFM图像测定范围内的最频面积Q优选为0.026μm2~6.5mm2
在众数间距P为500nm以上且未达1μm时,10mm×10mm的AFM图像测定范围内的最频面积Q优选为0.65μm2~26mm2
在众数间距P为1μm以上时,50mm×50mm的AFM图像测定范围内的最频面积Q优选为2.6μm2~650mm2
只要最频面积Q为优选的范围内,则容易防止光的色移或面内各向异性变高的问题。
此外,各区域C11~C1n是如图2所示,面积、形状及晶格方位为随机。另外,此处所提及的区域C11~C1n的晶格方位是指自基板的上表面观察的情况下,将在同一区域内近接的凸部的顶点连结而获得的基本平移向量(在三角晶格的情况下存在2个)的方向。
具体而言,面积的随机性的程度优选为满足以下的条件。
首先,描画一个区域的分界线所外切的最大面积的楕圆,以下述式(α)表示该楕圆。
X2/a2+Y2/b2=1······(α)
在众数间距P未达500nm时,10mm×10mm的AFM图像测定范围内的πab的标准偏差优选为0.08μm2以上。
在众数间距P为500nm以上且未达1μm时,10mm×10mm的AFM图像测定范围内的πab的标准偏差优选为1.95μm2以上。
在众数间距P为1μm以上时,50mm×50mm的AFM图像测定范围内的πab的标准偏差为8.58μm2以上。
如果πab的标准偏差为优选的范围内,则绕射光的平均化的效果优异。
此外,具体而言,各区域C11~C1n的形状的随机性的程度优选为所述式(α)中的a与b的比、a/b的标准偏差为0.1以上。
此外,具体而言,各区域C11~C1n的晶格方位的随机性优选为满足以下的条件。
首先,描画将任意的区域(I)中的任意的邻接的2个凸部的中心点连结的直线K0。其次,选择邻接于所述区域(I)的1个区域(II),描画将该区域(II)中的任意的凸部与邻接于该凸部的6个凸部的中心点连结的6条直线K1~K6。在直线K1~K6相对于直线K0均为相差3度以上的角度的情况下,定义为区域(I)与区域(II)的晶格方位不同。
在邻接于区域(I)的区域内的晶格方位与区域(I)的晶格方位不同的区域优选为存在2个以上,优选为存在3个以上,进而优选为存在5个以上。
半导体发光元件用基板11的凹凸构造是晶格方位于各区域C11~C1n内一致,但宏观而言成为如不一致的多晶构造般的配置。宏观的晶格方位的随机性可利用FFT(高速傅立叶变换)基波的最大值与最小值的比进行评估。FFT基波的最大值与最小值的比是获取AFM图像,并求出其二维傅立叶变换图像,绘制自原点离开基波的波数的圆周,选出该圆周上的振幅最大的点与振幅最小的点,以其振幅的比的形式求出。此时的AFM图像的获取方法是与求出众数间距P时的AFM图像的获取方法相同。
可认为FFT基波的最大值与最小值的比为较大的凹凸构造是晶格方位一致且在将凹凸构造视为二维结晶的情况下单晶性较高的构造配置。相反,可认为FFT基波的最大值与最小值的比为较小的凹凸构造是晶格方位不一致且在将凹凸构造视为二维结晶的情况为如多晶构造般的配置。
在半导体发光元件用基板11的凹凸构造具有所述优选范围的FFT基波的最大值与最小值的比的情况下,不向特定的面内方向放射绕射光,而均匀地放射绕射光。因此,半导体发光元件的放射强度不会根据观察的角度而不同。换言之,可获得面内放射各向异性较低的半导体发光元件。
此外,也可防止在半导体发光元件中产生色移。色移是根据观察的角度而颜色不同的现象。例如,在通过荧光体对光进行波长转换后,在元件内光再次进行因半导体发光元件用基板11的凹凸构造所致的绕射的情况(在上表面设置反射电极且通过3原色荧光体将紫外光转换为白色的底部发光型的白色LED(light emitting diode,发光二极管)等)时,绕射光与原本的光谱重叠而产生使特定的波长增强的结果。
如果为具有所述优选范围的FFT基波的最大值与最小值的比的凹凸构造,则可使绕射光的出射的角度不偏移,故而可抑制色移。
半导体发光元件用基板11的凹凸构造具有适当的随机性。因此,可获得充分的光出射效率并且可通过使绕射光平均化而防止色移或面内各向异性变高的问题。此外,由于将凸部与凸部之间设为平坦面,故而可使半导体层稳定地成长。
<半导体发光元件用基板的制造方法>
本实施方式的半导体发光元件用基板的制造方法包括:粒子排列步骤,使多个粒子排列在基板上;粒子蚀刻步骤,以所述粒子被蚀刻且所述基板实质上未被蚀刻的条件,对排列的所述多个粒子进行干式蚀刻而在粒子间设置间隙;以及基板蚀刻步骤,将所述粒子蚀刻步骤后的多个粒子作为蚀刻掩膜对所述基板进行干式蚀刻,而在所述基板的一面形成凹凸构造。
以下,对本实施方式的半导体发光元件用基板的制造方法中所使用的基板(加工前基板)进行说明,依照图3A~图3D依序说明各步骤。另外,在图3A~图3D中,为方便说明,将粒子M与形成在基板S的凹凸极端地放大。
[基板]
作为基板的材质,可使用包含蓝宝石、SiC、Si、MgAl2O4、LiTaO3、LiNbO3、ZrB2、GaAs、GaP、GaN、AlN、AlGaN、InP、InSn、InAlGaN、或CrB2等材料的板材。其中,就具有机械稳定性、热稳定性、光学稳定性、化学稳定性、此外具有光透过性的方面而言,优选为蓝宝石。
在本实施方式的半导体发光元件用基板的制造方法中,不仅可在平坦性较高的基板,也可在平坦性较低的基板精度良好地形成所期望的凹凸构造。其原因在于:在本实施方式中所使用的单粒子膜是即便在基板上存在某种程度的凹凸也可配合在该凹凸而制膜,故而即便为平坦性较低的基板也可精度良好地以单层制作均匀的单粒子膜掩膜。
具体而言,即便使用如下的基板,也可获得满足下式(3)的半导体发光元件用基板,所述基板是指:由ASTM F657规定的最大厚度及最小厚度之间的绝对差(TTV)为5μm~30μm、由ASTM F1390规定的自基准面的偏移的最大值与最小值的差(WARP)为10μm~50μm、由ASTM F534.3.1.2规定的自基板的中心部的基准面的间隔的绝对值(|BOW|)为10μm~50μm。
H′=(2.5±0.5)P^(-0.4±0.1)±1.5···(3)
此处,H′为凹凸构造的高度的变动系数,P为通过本实施方式而形成在基板上的凹凸构造的众数间距(μm)。
一般而言,变动系数H′以如下方式求出。首先,以如上方式求出最频高度H,其次,在求出平均值μ=∑H/n(∑H:数据量的总和、n=数据量)、以及标准偏差σ=((∑(H-μ)^2)/n)^(1/2)后,求出变动系数H′=σ/μ×100。此外,众数间距P的求法是如上所述。关于本实施方式,对各间距求出变动系数后,在纵轴设为变动系数且在横轴设为间距,由此获得实验式(3)。
如果使半导体发光元件用基板的凹凸构造满足式(3),则可使其后进行成膜的氮化化合物的成膜缺陷减少,进而可防止光的全反射而改善光出射效率。作为使成膜缺陷减少的条件,优选为变动系数H′为10%以下的条件,更优选为5%以下,进而优选为3%以下。在本实施方式中,发现即便使用TTV为5μm~30μm、WARP为10μm~50μm、|BOW|为10μm~50μm的范围内的平坦性较低的基板,对于基板整个面式(3)也始终成立。另一方面,根据利用以往方法即光刻法所得的半导体发光元件基板,也根据用作掩膜的抗蚀剂的厚度,在基板整个面,在所述TTV、WARP、|BOW|的范围内,难以使变动系数H′为10%以下。
[粒子排列步骤]
在粒子排列步骤中,如图3A所示,使多个粒子M1在作为基板S1的一面的平坦面X以单层排列。即,形成粒子M1的单粒子膜。
粒子M1优选为无机粒子,但也可根据条件而使用有机高分子材料等。如果为无机粒子,则在粒子蚀刻步骤中能够以基板M实质上未被蚀刻的条件容易地进行蚀刻。
作为无机粒子,例如可使用包含氧化物、氮化物、碳化物、硼化物、硫化物、硒化物及金属等的化合物的粒子及金属粒子等。作为有机粒子,可使用聚苯乙烯、PMMA(Polymethyl methacrylate,聚甲基丙烯酸甲酯)等热塑性树脂;及酚树脂、环氧树脂等热硬化性树脂等。
作为可用作氧化物者,可列举二氧化硅、氧化铝、氧化锆、氧化钛、氧化铈、氧化锌、氧化锡及钇铝石榴石(YAG(Yttrium Aluminum Garnet))等,进而,也可使用由其他元素部分取代该等的构成元素而成者。
作为可用作氮化物者,可列举氮化硅、氮化铝、氮化硼等,进而,也可使用由其他元素部分取代该等的构成元素而成者。
例如也可使用包含硅、铝、氧及氮的赛隆等化合物。
作为可用作碳化物者,可列举SiC、碳化硼、金刚石、石墨、富勒烯类等,进而,也可使用由其他元素部分取代该等的构成元素而成者。
作为可用作硼化物者,可列举ZrB2、CrB2等,进而,也可使用由其他元素部分取代该等的构成元素而成者。
作为可用作硫化物者,可列举硫化锌、硫化钙、硫化镉、硫化锶等,进而,也可使用由其他元素部分取代该等的构成元素而成者。
作为可用作硒化物者,可列举硒化锌、硒化镉等,进而,也可使用由其他元素部分取代该等的构成元素而成者。
作为可用作金属者,可使用包含选自由Si、Ni、W、Ta、Cr、Ti、Mg、Ca、Al、Au、Ag及Zn所组成的群中的1种以上的金属的粒子。
所述无机粒子可分别单独地用作粒子M1,除此以外,也可使用将该等无机粒子混合而成者作为粒子M。此外,也可将如以氧化物覆盖包含氮化物的无机粒子般的覆盖粒子用作粒子M1。进而,也可将在所述无机粒子中导入有铈或铕等活化剂的荧光体粒子用作粒子M1
此外,粒子M1也可为包含相互不同的材料的2种以上的粒子的混合物。此外,粒子M1也可为包含相互不同的材料的积层体,例如包含无机氮化物的无机粒子也可为由无机氧化物覆盖的粒子。
在构成所述无机粒子的化合物的中,就形状稳定性的方面而言优选为氧化物,其中更优选为二氧化硅。
在粒子排列步骤中,以由下述式(1)定义的排列的偏差D(%)成为15%以下的方式,使多个粒子M1以单层排列在基板S1
D(%)=|B-A|×100/A···(1)
其中,式(1)中,A为粒子M1的平均粒径、B为粒子M1间的众数间距。此外,|B-A|是表示A与B的差的绝对值。
偏差D优选为0.5%以上且15%以下,更优选为1.0%以上且10%以下,进而优选为1.0%~3.0%。
此处,所谓粒子M1的平均粒径A是指构成单粒子膜的粒子M1的平均一次粒径,可通过惯例根据使利用粒子动态光散射法而求出的粒度分布与高斯曲线拟合所获得的波峰来求出。
另一方面,所谓粒子M间的间距是指片材面方向上的相邻的2个粒子M1的顶点与顶点的距离,所谓粒子M1间的众数间距B是指该等的最频值。另外,如果粒子M1为球形且无间隙地接触,则相邻的粒子M1的顶点与顶点的距离是与相邻的粒子M1的中心与中心的距离相等。
本实施方式的半导体发光元件用基板的凹凸构造的间距是成为反映粒子M1间的间距者,优选粒子M1间的众数间距B是与本实施方式的半导体发光元件用基板的凹凸构造中的优选众数间距P相同。即,粒子M1间的众数间距B优选为100nm~5μm,更优选为100nm~1μm,进而优选为200nm~700nm的范围,特别优选为300nm~600nm的范围。
具体而言,粒子M1间的众数间距B以如下方式求出。
首先,在单粒子膜中的随机选择的区域中,针对一边为粒子M1间的众数间距B的30倍~40倍的与片材面平行的正方形的区域,获得AFM图像。例如在使用粒径300nm的粒子M1的单粒子膜的情况下,获得9μm×9μm~12μm×12μm的区域的图像。而且,通过傅立叶变换将该图像进行波形分离而获得FFT图像(高速傅立叶变换图像)。继而,求出FFT图像的分布中的自0次波峰至1次波峰为止的距离。如此求出的距离的倒数为该区域中的众数间距B1。对随机地选择的合计25处以上的相同面积的区域同样地进行此种处理,求出各区域中的众数间距B1~B25。如此获得的25处以上的区域中的众数间距B1~B25的平均值为式(1)中的众数间距B。另外,此时,各区域彼此优选为相隔至少1mm进行选择,更优选为相隔5mm~1cm进行选择。
此外,此时,也可根据FFT图像的分布中的1次波峰的面积,针对各图像评估其中的粒子M间的间距的差异。
该排列的偏差D是表示粒子M1的最密填充的程度的指标。即,粒子排列的偏差D较小意味最密填充的程度较高,粒子的间隔得以控制,且其排列的精度较高。
为了使排列的偏差D(%)为15%以下,粒子M1的粒径的变动系数(将标准偏差除以平均值所得的值)优选为20%以下,更优选为10%以下,进而优选为5%以下。
如下所述,根据本实施方式设置在基板S1的凹凸构造的间距(凸部的中心点的间距)成为与粒子M1间的众数间距B相等。如果排列的偏差D(%)较小,则凹凸构造的间距是成为与粒子M1的平均粒径A大致相等,故而通过适当地选择粒子M1的平均粒径A,可精度良好地形成所期望的间距的凹凸构造。
此外,在将凸部c11~c1n的最频高度H相对于底面的最频尺寸R的比设为纵横比的情况下,凸部c11~c1n的纵横比为0.5~1.0。所谓凸部c11~c1n的底面是指由平坦面f1n与凸部c1n的分界包围的面。凸部c11~c1n的底面的尺寸R11~R1n是在通过中心点t1n的直线上,与平坦面f1n和凸部c1n的分界交叉的两个点的距离。最频尺寸R能够以如下方式算出。
首先,根据AFM图像,选出包含30个以上的凸部c1n的任意部分,关于其中所含的各c1n,利用所述方法求出凸部的底面的尺寸,将所获得的值以有效位数2位进行舍入而设为各凸部c1n的底面直径R11~R1n,并将其最频值设为最频尺寸R。
通过将凸部c11~c1n的纵横比设为0.5~1.0,而不易使光封入在凸部c11~c1n间,光出射效率提高。
[利用LB法的粒子排列步骤]
粒子排列步骤优选为通过利用所谓LB法(兰慕尔-布罗吉法)的想法的方法而进行。
具体而言,优选为通过包括如下步骤的方法进行粒子排列步骤,所述步骤是指:滴加步骤,对水槽内的水的液面滴加使粒子分散在比重小于水的溶剂中而成的分散液;单粒子膜形成步骤,通过使溶剂挥发而形成包含粒子的单粒子膜;以及移行步骤,将单粒子膜移取至基板。
该方法兼具单层化的精度、操作的简单性、应对大面积化、再现性等。例如与《自然》361,7卷(1993)1月26(Nature,Vol.361,7 January,26(1993))等中所记载的液体薄膜法或日本专利特开昭58-120255号公报等中所记载的所谓粒子吸附法相比非常优异,且也可应对工业生产水平。
关于利用LB法的粒子排列步骤,以下具体地进行说明。
(滴加步骤及单粒子膜形成步骤)
首先,在比重小于水的溶剂中添加粒子M1而制备分散液。另一方面,准备水槽(槽(trough)),在该水槽中加入用以使粒子M1在其液面上展开的水(以下也有称为下层水的情况)。
粒子M1优选为表面为疏水性。此外,作为溶剂也优选为选择疏水性者。通过将疏水性的粒子M1及溶剂与下层水组合,如下所述,粒子M1进行自组化而形成二维地最密填充的单粒子膜。
此外,溶剂具有较高的挥发性也较为重要。作为挥发性较高且疏水性的溶剂,可列举包含氯仿、甲醇、乙醇、异丙醇、丙酮、甲基乙基酮、二乙基酮、甲苯、己烷、环己烷、乙酸乙酯、及乙酸丁酯等中的1种以上的挥发性有机溶剂。
在粒子M1为无机粒子的情况下,通常其表面为亲水性,故而优选为利用疏水化剂使其疏水化而使用。作为疏水化剂,例如可使用界面活性剂、金属烷氧基硅烷等。
粒子M1的疏水化可使用与日本专利特开2009-162831号公报中所记载的疏水化剂相同的界面活性剂、金属烷氧基硅烷等,以相同的方法进行。
此外,为了进一步提高所形成的单粒子膜的精度,优选为利用薄膜过滤器等对滴加于液面之前的分散液进行精密过滤,将存在于分散液中的凝聚粒子(包含多个1次粒子的2次粒子)去除。如果如此预先进行精密过滤,则不易产生局部地成为2层以上的部位、或不存在粒子的缺陷部位,可容易获得精度较高的单粒子膜。
在详细情况在下文进行叙述的移行步骤中,如果使用包括对单粒子膜的表面压力进行测量的表面压力传感器、及将单粒子膜向液面方向压缩的可动隔板的LB槽装置,则可基于表面压力的差在某种程度上检测出所形成的单粒子膜的缺陷部位。
但是,数μm~数十μm左右的大小的缺陷部位难以以表面压力的差的形式检测出。如果预先进行精密过滤,则不易产生数μm~数十μm左右的大小的缺陷,容易获得高精度的单粒子膜。
将以上所说明的分散液滴加至下层水的液面(滴加步骤)。如此一来,作为分散介质的溶剂挥发,并且粒子M1在下层水的液面上以单层展开,可形成二维地最密填充而成的单粒子膜(单粒子膜形成步骤)。
滴加至下层水的分散液的粒子浓度优选为设为1质量%~10质量%。此外,优选为将滴加速度设为0.001ml/秒~0.01ml/秒。如果分散液中的粒子M1的浓度或滴加量为此种范围,则可抑制粒子局部地凝聚为丛集状而成为2层以上、产生不存在粒子的缺陷部位、粒子间的间距变宽等的倾向。因此,可更容易获得各粒子以高精度二维地最密填充而成的单粒子膜。
在单粒子膜形成步骤中,通过粒子M1的自组化而形成单粒子膜。其原理是如下所述:如果粒子集结,则因存在于该粒子间的分散介质而作用有表面张力,其结果,粒子M1彼此并非随机地存在,而是自动地形成二维的最密填充构造。此种利用表面张力而进行的最密填充,如果用其他表达来说明则也可称为利用横方向的毛细管力的排列化。
特别是,如果例如胶体氧化硅般为球形且粒径的均一性也较高的粒子M1在浮在水面上的状态下3个聚集并接触,则表面张力以使粒子群的吃水线的合计长度最小的方式作用。其结果,如图4所示,3个粒子M1是通过以图中T1所示的正三角形为基本的配置而稳定化。
单粒子膜形成步骤优选为在超声波照射条件下实施。如果自下层水向水面照射超声波并使分散液的溶剂挥发,则可促进粒子M的最密填充,且可获得各粒子M1以更高精度二维地最密填充而成的单粒子膜。此时,超声波的输出优选为1W~1200W,更优选为50W~600W。
此外,超声波的频率并无特别限制,例如优选为28kHz~5MHz,更优选为700kHz~2MHz。如果振动频率过高,则开始吸收水分子的能量而引起水蒸气或水滴自水面升起的现象,故而不佳。另一方面,如果振动频率过低,则下层水中的空泡(cavitation)半径变大,在水中产生气泡并向水面浮起。如果此种气泡集聚在单粒子膜下,则水面的平坦性消失,故而不良。
通过超声波照射而在水面产生驻波(standing wave)。如果在任一频率下输出均过高,或根据超声波振动子与发送机的调谐条件而水面的波高变得过高,则单粒子膜会被水面波破坏,故而必须注意。
如果注意以上的情况而适当地设定超声波的频率及输出,则可不破坏正在形成的单粒子膜而有效地促进粒子的最密填充。为了进行有效的超声波照射,优选为以根据粒子的粒径而计算出的固有振动频率为标准。但是,如果成为粒径例如为100nm以下等较小的粒子,则固有振动频率变得非常高,故而难以提供依照计算结果的超声波振动。此种情况下,如果假定提供与自粒子二聚物至二十聚物程度为止的质量对应的固有振动并进行计算,则可使所需要的振动频率降低至现实的范围为止。即便在提供与粒子的聚集体的固有振动频率对应的超声波振动的情况下,也发现粒子的填充率提高效果。超声波的照射时间是只要对于完成粒子的再排列足够即可,根据粒径、超声波的频率、水温等而变化所需时间。但是,在通常的制成条件下优选为进行10秒~60分钟,更优选为3分钟~30分钟。
通过超声波照射所获得的优点除粒子的最密填充化(使随机排列6方最密化)以外,也有如下效果:将容易在纳米粒子的分散液制备时产生的粒子的软凝聚体破坏;也在某种程度上将暂时产生的点缺陷、线缺陷、或结晶转移等修复。
(移行步骤)
继而,将通过单粒子膜形成步骤而形成在液面上的单粒子膜保持单层状态移取至基板S1(移行步骤)。
将单粒子膜移取至基板S1的具体方法并无特别限制,例如有如下方法等,即:使疏水性的基板S1相对于单粒子膜保持为大致平行的状态且自上方下降而接触于单粒子膜,同时通过疏水性的单粒子膜与基板的亲和力,而使单粒子膜移行并移取至基板S1;在形成单粒子膜之前预先将基板S1沿大致水平方向配置在水槽的下层水内,于在液面上形成单粒子膜后使液面缓慢地下降,由此将单粒子膜移取至基板S1
通过所述各方法,不使用特别的装置也可将单粒子膜移取至基板S1,但就即便为更大面积的单粒子膜,也可容易在维持其2次的填充状态的状态下移取至基板S1的方面而言,在下述步骤中,优选为采用所谓的LB槽法(参照《材料与化学期刊》,11,3333卷,(2001)(Journal of Materials and Chemistry,Vol.11,3333(2001)),《材料与化学期刊》,12,3268卷(2002)(Journal of Materials and Chemistry,Vol.12,3268(2002))等)。
图5A及图5B是示意性地表示LB槽法的概略者。另外,在图5A及图5B中,为了方便说明,将粒子M极端地放大。
在该方法中,预先将基板S1沿大致铅垂方向浸渍在水槽V1内的下层水W1中,在该状态下进行所述的滴加步骤与单粒子膜形成步骤而形成单粒子膜F1(图5A)。继而,在单粒子膜形成步骤后,在保持大致铅垂方向的状态下将基板S1向上方提拉,由此,可将单粒子膜F移取至基板S1(图5B)。
另外,在该图中,表示将单粒子膜F1移取至基板S1的两面的状态,但凹凸构造只要仅形成在基板S1的一面即可,故而单粒子膜F1只要被移取至基板S1的平坦面X1即可。如果通过利用厚板将基板S1的与平坦面X1为相反侧的面(背面)遮蔽,在防止粒子M1自平坦面X1侧向背面流回的状态下将单粒子膜F1仅移取至平坦面X1,则可更精密地移取单粒子膜F1,故而优选。但是,即便移取至两面也无妨。
此处,单粒子膜F1是通过单粒子膜形成步骤而在液面上已形成为单层的状态,故而即便移行步骤的温度条件(下层水的温度)或基板S1的提拉速度等略微变动,也无在移行步骤中单粒子膜F1被破坏并多层化等的顾虑。另外,下层水的温度是通常取决于根据季节或天气而变动的环境温度,为大致10℃~30℃左右。
此外,此时,作为水槽V1,优选为使用LB槽装置,该LB槽装置包括对单粒子膜F1的表面压力进行测量的省略图示的以威氏平板法(Wilhelmy Plate)等为原理的表面压力传感器、及将单粒子膜F1向沿液面的方向压缩的省略图示的可动隔板。根据此种装置,可将更大面积的单粒子膜F1更稳定地移取至基板S1
即,根据此种装置,可一面测量单粒子膜F1的表面压力,一面将单粒子膜F1压缩为优选扩散压力(diffusion pressure)(密度),此外,可使单粒子膜F1以固定的速度向基板S1移行。因此,单粒子膜F1自液面向基板S1的移行顺利地进行,不易产生仅小面积的单粒子膜F1可移行至基板S1等的困扰。优选扩散压力为5mNm-1~80mNm-1,更优选为10mNm-1~40mNm-1。如果为此种扩散压力,则可容易获得各粒子以更高精度二维地最密填充而成的单粒子膜F1。此外,提拉基板S1的速度优选为0.5mNm-1~20mm/min。下层水的温度是如上所述,通常为10℃~30℃。另外,LB槽装置能够以市售品的形式获得。
如此,优选为各粒子尽可能在以高精度二维地最密填充而成的单粒子膜F1的状态下移取至基板S1,但不论如何慎重地进行作业也不会变成100%的完全最密填充,被移取至基板S1的粒子成为多晶状态。由此,经过下述的各步骤,最终可在基板S1上形成包括多个以邻接的7个凸部的中心点成为正六边形的6个顶点及对角线的交点的位置关系连续地整齐排列的区域的凹凸构造。
(固定步骤)
通过移行步骤,可使粒子M1的单粒子膜F1移行至基板S1,但也可在移行步骤之后,进行用以将移行的单粒子膜F1固定在基板S1的固定步骤。如果仅有移行步骤,则在下述的粒子蚀刻步骤及基板蚀刻步骤中粒子M1有可能在基板S1上移行。特别是,当到达各粒子M1的直径缓慢地变小的基板蚀刻步骤的最终阶段时,此种可能性变大。
通过进行将单粒子膜固定在基板S1的固定步骤,可抑制粒子M1在基板S1上移行的可能性,且可更稳定且高精度地进行蚀刻。
作为固定步骤的方法,有使用黏合剂的方法或烧结法。
在使用黏合剂的方法中,对形成有单粒子膜的基板S1的平坦面X侧供给黏合剂溶液并使其渗透于构成单粒子膜的粒子M1与基板S1之间。
黏合剂的使用量优选为单粒子膜的质量的0.001倍~0.02倍。如果为此种范围,则可不产生如下问题地充分地固定粒子,所述问题是指黏合剂过多而在粒子M1间充满黏合剂,对单粒子膜的精度带来不良影响。在大量供给有黏合剂溶液的情况下,只要在黏合剂溶液渗透后,使用旋转涂布机或使基板S1倾斜,将黏合剂溶液的多余部分去除即可。
作为黏合剂,可使用此前作为疏水化剂而例示的金属烷氧基硅烷或一般的有机黏合剂、无机黏合剂等,只要在黏合剂溶液渗透之后,根据黏合剂的种类而适当进行加热处理即可。在使用金属烷氧基硅烷作为黏合剂的情况下,优选为在40℃~80℃且3分钟~60分钟的条件下进行加热处理。
在采用烧结法的情况下,只要对形成有单粒子膜的基板S1进行加热,使构成单粒子膜的各粒子M1熔接于基板S1即可。加热温度只要根据粒子M1的材质与基板S1的材质决定即可,但粒径为1μmφ以下的粒子M1在较其物质本来的熔点更低的温度下开始界面反应,故而在相对低温侧完成烧结。如果加热温度过高,则粒子的熔接面积变大,其结果,有单粒子膜的形状变化等对精度带来影响的可能性。
此外,如果在空气中进行加热,则基板S1或各粒子M1有可能氧化,故而在采用烧结法的情况下,必须考虑此种氧化的可能性来设定条件。例如,如果使用硅基板作为基板S1,且在1100℃对其进行烧结,则在该基板S1的表面以约200nm的厚度形成有热氧化层。如果在氮气或氩气中进行加热,则容易避免氧化。
[利用其他方法的粒子排列步骤]
粒子排列步骤是只要可使排列的偏差D(%)为1.0%以上且15%以下则并无特别限定,除利用LB法以外,也可采用以下的方法。
1)方法:将基板浸渍在胶体粒子的悬浮液中,其后,仅残留与基板静电性地结合的第1层的粒子层而将第2层以上的粒子层去除(粒子吸附法),由此,将包含单粒子膜的蚀刻掩膜设置在基板上(参照日本专利特开昭58-120255号公报)。
2)方法:在基板上形成黏合剂层,并在该黏合剂层上涂布粒子的分散液,其后通过加热而使黏合剂层软化,由此,仅使第1层的粒子层埋入在黏合剂层中而将多余的粒子冲洗掉(参照日本专利特开2005-279807号公报)。
[粒子蚀刻步骤]
在粒子蚀刻步骤中,以基板S1实质上未被蚀刻的条件对排列的多个粒子M1进行干式蚀刻。由此,如图3B所示,实质上仅粒子M1被蚀刻而成为粒径较小的粒子M11,且在粒子M11间设置有间隙。另一方面,粒子蚀刻步骤后的基板S11实质上与基板S1相同,未在基板S11的一表面即平坦面X11形成实质性的凹凸,平坦面X11与平坦面X1相同。
作为基板S1实质上未被蚀刻的条件,优选下式(2)的干式蚀刻选择比为25%以下的条件,且优选为15%以下的条件,进而优选为10%以下的条件。
干式蚀刻选择比(%)=基板S1的干式蚀刻速度/粒子M1的干式蚀刻速度×100···(2)
为了形成此种干式蚀刻条件,只要适当地选择蚀刻气体即可。例如在基板S为蓝宝石、且粒子M1为二氧化硅的情况下,只要使用选自CF4、SF6、CHF3、C2F6、C3F8、CH2F2、O2、及NF3中的1种以上的气体进行干式蚀刻,即可几乎不对基板S1带来影响地对粒子M1进行蚀刻。或在基板S为蓝宝石、且粒子M1为氧化钛(TiO2)的情况下,只要使用选自CF4、SF6、CHF3、C2F6、C3F8、CH2F2、O2、及NF3中的1种以上的气体进行干式蚀刻,即可获得与所述相同的效果。或在基板S为蓝宝石、且粒子M1为聚苯乙烯的情况下,只要使用选自CF4、SF6、CHF3、C2F6、C3F8、CH2F2、O2、及NF3中的1种以上的气体进行干式蚀刻,即可获得与所述相同的效果。或在基板S为硅、且粒子M1为聚苯乙烯的情况下,只要使用氧气进行干式蚀刻,即可获得与所述相同的效果。
粒子蚀刻步骤后的粒子M11在接下来的基板蚀刻步骤中用作蚀刻掩膜,故而必须充分地保留基板S1的厚度方向(垂直方向)的直径(以下称为“高度”)。此外,为了制成使粒子M11彼此之间充分地隔开的蚀刻掩膜,粒子M11的基板S1的面方向(水平方向)的大小(以下称为“面积”)必须充分变小。因此,粒子蚀刻步骤优选为在一面抑制高度的减少一面缩小面积的条件下进行。
为了形成所述条件,只要稍低地设定偏压功率或使压力为低压即可。
[基板蚀刻步骤]
在基板蚀刻步骤中,将粒子蚀刻步骤后的粒子M11作为蚀刻掩膜对粒子蚀刻步骤后的基板S11进行干式蚀刻。首先,基板S11在粒子M11彼此的空隙中被暴露于蚀刻气体,故而该部分首先在保持平坦性的状态下被蚀刻。继而,粒子M11也被缓慢地蚀刻而变小,故而基板S11的蚀刻是自各粒子M11的周边的下侧部分向中心的下侧部分缓慢地进行。其结果,如图3C所示,粒子M11成为粒径更小的粒子M12。此外,在该时间点的基板S12上形成有多个以各粒子M12的下侧为顶面的圆锥台状的凸部Y12。凸部Y12彼此的空隙(凹部的底面)与粒子M11彼此的空隙大致对应,该部分成为平坦面X12
如果进一步进行基板蚀刻步骤,则最终各粒子M12通过蚀刻而消失。其结果,如图3D所示,在基板蚀刻步骤结束后的基板S13形成有多个以各粒子M12的中心部分的下侧为顶点的圆锥状的凸部Y13。凸部Y13彼此的空隙(凹部的底面)是成为平坦面X13。平坦面X13与粒子M11彼此的空隙及平坦面X12大致对应,与平坦面X12相比,成为更深的凹部的底面。
基板蚀刻步骤是基板S12(基板S1)的干式蚀刻速度必须大于粒子M12(粒子M1)的蚀刻速度,必须使所述式(2)的干式蚀刻选择比大于100%。基板蚀刻步骤的所述式(2)的干式蚀刻选择比优选为200%以上,更优选为300%以上。
为了形成此种干式蚀刻条件,只要适当地选择蚀刻气体即可。例如,在基板S1为蓝宝石、且粒子M1为二氧化硅的情况下,只要使用选自Cl2、Br2、BCl3、SiCl4、HBr、HI、HCl、及Ar中的1种以上的气体进行干式蚀刻即可。
作为可使用的蚀刻装置,只要为反应性离子蚀刻装置、离子束蚀刻装置等可进行各向异性蚀刻者,且最小可产生20W左右的偏压电场者,则等离子体产生的方式、电极的构造、腔室的构造、高频电源的频率等规格并无特别限制。
在基板蚀刻步骤中,优选将腔室内的温度保持为60℃~200℃进行,更优选保持为80℃~150℃进行。
通过将腔室内的温度保持为所述温度,容易提高基板的蚀刻速度且容易进行处理,故而可提高制造效率。
在所述基板为蓝宝石基板的情况下,尤其优选为在所述温度下进行基板蚀刻步骤。
凸部Y13的形状可根据偏压功率、真空腔室内的压力、蚀刻气体的种类进行调整。例如如果使压力降低,则成为倾斜角较缓的形状。
另外,也可在图3C的阶段使基板蚀刻步骤结束而形成圆锥台状的凸部。此情况下,残留的粒子M12可通过使用对粒子M12具有蚀刻性且对基板S12具有耐蚀刻性的蚀刻气体的化学去除方法、或利用刷辊清洗机等的物理去除方法而去除。
在本实施方式中设置在基板S1的凹凸构造的间距成为与所述粒子M1间的众数间距B相等。图3A中的粒子M1的排列由于最密填充的程度较高,故而通过适当地选择粒子M1的平均粒径A,可精度良好地形成所期望的间距的凹凸构造。
此外,由于在基板蚀刻步骤之前进行粒子蚀刻步骤,故而可使凸部与凸部之间、即凹部的底面为平坦面。因此,可使半导体层在平坦面上稳定地成长。因此,可制成不易产生半导体层的结晶缺陷的半导体发光元件用的基板。
根据本实施方式的制造方法,与制作间距为数μm的相对大的凹凸构造的成本及时间相比,制作间距为1μm以下(次微米间距)的相对小的凹凸构造的成本及时间较少即可。其原因在于如下两个方面,即:粒径越小则成为蚀刻掩膜的粒子的制造成本越低;及粒径越小则干式蚀刻步骤所需要的制程时间越短。另外,制造间距为1μm以下的相对小的凹凸构造的装置与制作间距为数μm的相对大的凹凸构造的装置的成本相等。
此外,根据本实施方式的制造方法,可将作为宏观的晶格方位为随机(即,FFT基波的最大值与最小值的比为较小)的如多晶构造般的配置的凹凸构造设置在基板S1
<半导体发光元件>
本实施方式的半导体发光元件包括本实施方式的半导体发光元件用基板、积层在形成有该凹凸构造的面的半导体功能层、p型电极、及n型电极。半导体功能层至少包含发光层。
半导体功能层优选为包括V族元素为氮的III-V族氮化物半导体。例如可列举GaN、InGaN、AlGaN、InAlGaN、GaAs、AlGaAs、InGaAsP、InAlGaAsP、InP、InGaAs、InAlAs、ZnO、ZnSe、及ZnS等。其原因在于:III-V族氮化物半导体必须形成在蓝宝石等基板上。
代表性的III-V族氮化物半导体为氮化镓、氮化铟。氮化铝严格而言为绝缘体,但在本实施方式中,依照半导体发光元件领域的习惯,可视为所述相当于III-V族氮化物半导体者。
半导体功能层的层构成优选为包含III-V族氮化物半导体层的构成,该III-V族氮化物半导体层至少包含具有n型导电性的层、具有p型导电性的层、及夹在该等层之间的发光层。作为发光层,优选为包含以InxGayAlzN(其中,0≤x≤1、0≤y≤1、0≤z≤1、x+y+z=1)表示的III-V族氮化物半导体的发光层。
III-V族氮化物半导体功能层存在如下情况,即除包含具有n型导电性的层、具有p型导电性的层、及夹在该等之间的发光层以外,还包含用以使该等层为高品质的结晶所需要的单层或多层的层(包含为厚膜层、超晶格薄膜层的情况)。
例如也存在包含缓冲层的情况。
此外,存在所述各层也分别包含多个层的情况。
作为具体的半导体功能层,可列举依序积层有包含GaN、AlN等的缓冲层、包含n-GaN、n-AlGaN等的具有n型的导电性的层(包覆层)、包含InGaN、GaN等的发光层、包含非掺杂GaN、p-GaN等的具有p型导电性的层(包覆层)、及包含Mg掺杂AlGaN、Mg掺杂GaN的顶盖层而成的多层膜(例如参照日本专利特开平6-260682号公报、日本专利特开平7-15041号公报、日本专利特开平9-64419号公报、日本专利特开平9-36430号公报)。
另外,作为用以对发光层供给电流的n型电极及p型电极,可使用包含Ni、Au、Pt、Pd、Rh、Ti、及Al等金属的电极。
半导体功能层所具有的功能优选为包含n型的导电性、p型的导电性、及使载流子再结合的活性。半导体功能层中的积层构造,可为在n型半导体层与p型半导体层之间夹有活性层的双异质(Double-Hetero)构造,也可为重叠有多个量子井构造的多重量子井构造。
本实施方式的半导体发光元件为调整发光波长,也可在所述半导体功能层的光出射侧积层将自发光层出射的发光进行波长转换为较其发光的波长更靠长波长侧的波长转换层。例如在顶部发光型元件的情况下,使在发光层发出的光自p型电极侧出射,故而可在发光层与p型电极之间配置波长转换层。或也可在较p型电极更靠外侧(元件的外侧)配置波长转换层(此情况是在将LED元件埋入的树脂中含有荧光体)。或在底部发光型元件的情况下,由于在发光层发出的光经由基板而出射,故而可在发光层与基板之间配置波长转换层。此外,于在发光层发出的光经由基板而出射的情况下,可在基板的与设置有半导体发光元件的面相反的面配置波长转换层。此情况下,也可通过在将LED元件埋入的树脂中含有荧光体的方法配置波长转换层。
例如,在发光层的发光波长包含大量紫外线区域的发光能量的情况下,通过使所述波长转换层含有发出峰波长410nm~483nm的荧光的蓝色荧光体、发出峰波长490nm~556nm的荧光的绿色荧光体、及发出峰波长585nm~770nm的荧光的红色荧光体,可获得适于照明用的白色的出射光。此外,在发光层的发光波长包含大量蓝色区域的发光能量的情况下,通过使所述波长转换层含有发出峰波长570nm~578nm的荧光的黄色荧光体,而可获得适于照明用的白色的出射光。
<半导体发光元件的制造方法>
本实施方式的半导体发光元件的制造方法包括如下步骤:通过本实施方式的发光元件用基板的制造方法而获得发光元件用基板;及在所获得的发光元件用基板的形成有凹凸构造的面,积层至少包含发光层的半导体功能层。
[半导体功能层积层步骤]
半导体发光元件用基板积层半导体功能层的方法,可使用MOVPE(Metal OrganicVapor Phase Epitaxy)法(有机金属气相成长法)、MBE(Molecular Beam Epitaxy)法(分子束磊晶法)、及HVPE(Hydride Vapour Phase Epitaxy)法(氢化物气相成长法)等周知的磊晶成长方法。磊晶成长法为气相磊晶成长法、液相磊晶成长法、分子束磊晶成长法等。反应性溅镀法是对包含化合物半导体层的构成元素的靶进行溅镀,通过自靶溅射出的粒子与气相中的杂质元素的反应而产生半导体层的形成材料。形成n型半导体层的方法只要为添加有n型杂质的磊晶成长法或反应性溅镀法即可。形成p型半导体层的方法只要为添加有p型杂质的磊晶成长法或反应性溅镀法即可。
在液相磊晶成长法中,包含化合物半导体层的形成材料的过饱和溶液保持固相与液相的平衡状态,并且使化合物半导体层的形成材料在半导体发光元件用基板的发光构造体形成面上以结晶的形式成长。在气相磊晶成长法中,原料气体流动的环境产生化合物半导体层的形成材料,使化合物半导体层的形成材料作为结晶而成长在发光构造体形成面上。在分子束磊晶成长法中,包含化合物半导体层的构成元素的分子束或原子束在发光构造体形成面上进行照射,使化合物半导体层的形成材料在发光构造体形成面上以结晶的形式成长。其中,将如AsH3或PH3般的氢化物用作V族原料的卤化物气相成长法是就成长的化合物半导体层的厚度较大的方面而言优选。
作为III族原料,例如可列举三甲基镓[(CH3)3Ga,以下有时记为TMG(Trimethylgallium)]、三乙基镓[(C2H5)3Ga,以下有时记为TEG(Triethylgallium)]等由通式R1R2R3Ga(此处,R1、R2、R3是表示低级烷基)表示的三烷基镓;三甲基铝[(CH3)3Al,以下有时记为TMA(Trimethylaluminium)]、三乙基铝[(C2H5)3Al,以下有时记为TEA(Triethylaluminium)]、三异丁基铝[(i-C4H9)3Al]等由通式R1R2R3Al(此处,R1、R2、R3表示低级烷基)表示的三烷基铝;三甲基胺阿兰[(CH3)3N:AlH3];三甲基铟[(CH3)3In,以下有时记为TMI(Trimethylindium)]、三乙基铟[(C2H5)3In]等由通式R1R2R3In(此处,R1、R2、R3表示低级烷基)表示的三烷基铟;二乙基氯化铟[(C2H5)2InCl]等自三烷基铟将1或2个烷基取代为卤素原子而成者;及氯化铟[InCl3]等由通式InX3(X为卤素原子)表示的卤化铟等。该等可单独使用也可混合使用。
作为V族原料,例如可列举氨、肼、甲基肼、1,1-二甲基肼、1,2-二甲基肼、第三丁胺、及乙二胺等。该等可单独使用或以任意的组合混合使用。该等原料中的氨与肼是由于分子中不含碳原子,故而半导体中的碳污染较少,因而优选。
在MOVPE法中,作为成长时环境气体及有机金属原料的载气,可单独或混合使用氮、氢、氩、氦等气体,优选为氢、氦。
根据本实施方式,基板的凹凸构造具有适当的随机性。因此,可获得能够获得充分的光出射效率并且可防止色移或面内各向异性变高的问题的半导体发光元件。此外,在使凸部与凸部之间形成为平坦面的基板上积层半导体,故而可使半导体层在平坦面上稳定成长。因此,不易产生半导体层的结晶缺陷。
[第2实施方式]
参照图6至图13,对本实施方式的半导体发光元件用基板、半导体发光元件、半导体发光元件用基板的制造方法、及半导体发光元件的制造方法的一实施方式进行说明。
[半导体发光元件用基板]
如图6所示,半导体发光元件用基板(以下表示为元件用基板211B)包括1个侧面即发光构造体形成面211S。在半导体发光元件的制造步骤中,在发光构造体形成面211S形成有发光构造体。
形成元件用基板211B的材料可使用第1实施方式中所记载的基板的材料。发光构造体形成面211S自身具有适于对发光构造体赋予结晶性的结晶性。
发光构造体形成面211S具有包括多个微细的凹凸的凹凸构造。微细的凹凸是沿发光构造体形成面211S的扩展的方向重复。发光构造体形成面211S所具有的凹凸构造包括多个凸部212、多个桥接部213、及多个平坦部214。
多个平坦部214的各者是沿1个结晶面扩展的平面,且配置在1个平面上。在元件用基板211B的结晶系为六方晶系时,平坦部214是例如选自由c面、m面、a面、及r面所组成的群中的1个面连续的平面。在元件用基板211B的结晶系为立方晶系时,平坦部214是例如选自由(001)面、(111面)、及(110)面所组成的群中的1个面相连的平面。另外,平坦部214所包括的结晶面可为较所述指数面更高指数面,只要为适于对发光构造体赋予结晶性的1个结晶面即可。多个平坦部214的各者所包括的结晶面是促使在发光构造体形成面211S的上半导体层具有结晶性。
[突起12]
多个凸部212的各者具有自连接于该凸部212的平坦部214突出且自连接于平坦部214的基端向前端变细的形状。多个凸部212的各者具有半球形状。
另外,凸部212所具有的形状并不限定于半球形状,可为圆锥形状,也可为棱锥形状。此外,在利用通过凸部212的顶点且与发光构造体形成面211S垂直的平面切割凸部212时,在其剖面出现的母线也可为曲线。凸部212所具有的形状可为自基端向前端变细的多级形状,进而,也可为在自前端向基端的中途暂时变粗的形状。多个凸部212的各者所具有的形状也可相互不同。
相互相邻的凸部212之间的间隔为凸部212的间距。关于凸部212的间距,也可与第1实施方式相同。作为一态样,间距的最频值优选为100nm以上且5μm以下。如果凸部212的间距为100nm以上且5μm以下,则以可抑制在发光构造体形成面211S上的光的全反射的程度,在发光构造体形成面211S以此所需要的配置及密度形成有凸部212。此时,凸部212与平坦部214的平衡进行适当设计。此外,如果凸部212的间距的最频值为5μm以下,则可充分地抑制视认出多个凸部212,此外,可抑制元件用基板211B的厚度不必要地变大。
如此的间距的最频值可通过第1实施方式中所记载的求众数间距P的方法而求出。例如,如下所示,通过基于AFM图像的图像处理而求出。首先,针对在发光构造体形成面211S任意地选择的矩形区域而获得AFM图像。此时,在可获得AFM图像的矩形区域中,矩形区域的一边的长度为间距的最频值的30倍~40倍。其次,通过使用有傅立叶变换的AFM图像的波形分离,可获得基于AFM图像的高速傅立叶变换图像。继而,可求出高速傅立叶变换图像中的0次波峰与1次波峰之间的距离,可将该距离的倒数用作1个矩形区域中的凸部212的间距。继而,对相互不同的25处以上的矩形区域测量间距,如此获得的测量值的平均值为凸部212的间距的最频值。另外,矩形区域彼此优选为相隔至少1mm,更优选为相隔5mm~1cm。
多个凸部212的各者的自平坦部214起的高度也可与第1实施方式相同。作为一态样,多个凸部212的各者的自平坦部214起的高度优选为50nm以上且300nm以下。如果多个凸部212的高度为50nm以上且300nm以下,则容易抑制在发光构造体形成面211S上的光的全反射。如果凸部212的高度为50nm以上且300nm以下,则在形成在发光构造体形成面211S的半导体层中,因凸部212的形成所致的成膜缺陷的产生得到抑制。
如此的凸部212的高度的最频值为例如以下所示,通过基于AFM图像的图像处理而求出。首先,针对在发光构造体形成面211S任意地选择的矩形区域而获得AFM图像,根据该AFM图像而获得凹凸构造的剖面形状。其次,对剖面形状中连续的5个以上的凸部212,测量凸部212的顶点的高度与连接于该凸部212的平坦部214的高度的差。继而,关于相互不同的5处以上的矩形区域也同样地测量凸部212的高度,合计测量25处以上的凸部212的高度。另外,矩形区域彼此优选为相隔至少1mm,更优选为相隔5mm~1cm。继而,制成使用有二维傅立叶变换图像的赤道方向分布,根据其一次峰值的倒数而求出凸部212中的高度的最频值。
[桥接部213]
在本实施方式中,能够以将相互相邻的凸部212间连结的形状构成n桥接部。通过设置桥接部可获得下述的光学效果或机械强度效果,但即便在不设置桥接部的情况下,也可通过掩膜粒子的粒径缩小而扩大平坦部214的范围,由此,可有效地进行后续的LED成膜步骤中的磊晶成长。多个桥接部213的各者是自连接于桥接部213的平坦部214突出,且将相互相邻的凸部212之间连结。多个桥接部213的各者的高度低于凸部212的高度,且具有将具有半球形状的凸部212的中心彼此连结的突条形状。另外,桥接部213所具有的形状并不限定于直线形状,可为曲线形状,也可为折线形状。多个桥接部213的各者所具有的形状也可相互不同。桥接部213包含顶面213T。顶面213T包含平面。
桥接部213的沿长边方向的长度优选为50nm以上且300nm以下。如果桥接部213的沿长边方向的长度为50nm以上且300nm以下,则容易抑制在发光构造体形成面211S上的光的全反射。桥接部213的沿短边方向的长度优选为10nm以上且100nm以下。如果桥接部213的沿短边方向的长度为10nm以上且100nm以下,则容易抑制在发光构造体形成面211S上的光的全反射。此外,可确保桥接部213的能充分承受发光构造体所具有的膜应力的程度的机械强度。
如图7所示,在俯视发光构造体形成面211S时,多个凸部212包括多个凸部对TP2。1个凸部对TP2包括相互相邻的2个凸部212,1个凸部对TP2中所含的2个凸部212是通过1个桥接部213而连结。在发光构造体形成面211S,1个平坦部214是由3个凸部对TP2包围。
多个凸部212包括多个凸部群TG2。1个凸部群TG2包括6个凸部对TP2。在1个凸部群TG2中,6个凸部对TP2中的一凸部212相互共用。构成1个凸部群TG2的7个凸部212具有六方填充构造。在凸部群TG2中,将6个凸部212配置在六边形所具有的6个顶点,且在由6个凸部212包围的部分配置1个凸部212。即,在多个凸部群TG2的各者中,在成为中心的1个凸部212的周围均等分配有6个凸部212。而且,6根桥接部213自成为中心的1个凸部212向其他凸部212呈放射状延伸。在1个凸部群TG2中,6根桥接部213的各者的高度有通过桥接部213而连结的凸部212之间的间隔越大则越低的倾向。
如果发光构造体形成面211S为包括多个凸部群TG2的构成,则可提高利用凸部212抑制全反射的效果。此外,也可抑制形成在发光构造体形成面211S的发光构造体的膜应力集中在1个凸部212。而且,也可抑制凸部212所需要的机械强度。
多个凸部212包括多个凸部团TL2。多个凸部团TL2的各者包括2个以上的凸部群TG2。在多个凸部团TL2的各者中,相互不同的2个凸部群TG2相互共有2个以上的凸部212。在多个凸部团TL2的各者中,凸部群TG2的排列的方向、1个凸部团TL2所占据的面积、1个凸部团TL2的形状中的任一者相互不同,优选为任两者相互不同,进而优选为全部相互不同。即,在发光构造体形成面211S中,将多个凸部团TL2的各者包含其大小及形状在内随机地配置。在1个凸部团TL2中,多个桥接部213的各者的高度优选为通过桥接部213而连结的凸部212之间的间隔越大则越低
如果发光构造体形成面211S为包括多个凸部团TL2的构成,则微细的凹凸构造具有入射至发光构造体形成面211S的光的折射在发光构造体形成面211S内得以平均化的程度的适当的随机性。因此,全反射的抑制效果在发光构造体形成面211S得到平均化。除此以外,每一个凸部对TP2均形成有1个桥接部213,故而进一步提高抑制全反射的效果。此外,形成有如此的多个桥接部213,另一方面,1个平坦部214是由3个桥接部213包围。因此,可抑制桥接部213偏向1处,也可抑制平坦部214在1处极端地变少。其结果,可抑制发光构造体的结晶性在1处极端地变差,且可抑制在发光构造体形成面211S的全反射。
另外,发光构造体形成面211S除包括多个凸部团TL2以外,也可包括孤立的凸部群TG2,且也可包括孤立的凸部212。此外,多个凸部团TL2的各者可具有相互相同的大小,也可具有相互相同的形状。此外,多个凸部团TL2的各者也可使凸部群TG2排列的方向相互相同,只要为相互分离的构成即可。
如图8所示,凸部212的顶点相对于平坦部214的高度为凸部高度HT2。此外,桥接部213的顶面213T相对于平坦部214的高度为桥接高度HB2。在积极地设置桥接部的情况下,桥接高度HB2低于凸部高度HT2,且优选为低于凸部高度HT2的一半。具体而言,优选为HB2/HT2=0.01~0.40的范围,进而优选为0.05~0.20的范围。桥接高度HB2优选为沿桥接部213延伸的方向,遍及桥接部213的大致整体为固定。
如图9所示,桥接高度HB2沿与桥接部213延伸的方向交叉的方向也为固定。桥接部213的顶面213T包含平面。平面是沿桥接部213延伸的方向延伸,且也沿与桥接部213延伸的方向交叉的方向连续。桥接部213的顶面213T是与平坦部214相同,包含沿1个结晶面延伸的平面。
在元件用基板211B的结晶系为六方晶系时,桥接部213的顶面213T是与平坦部214相同,例如为选自由c面、m面、a面、及r面所组成的群中的1个面连续的平面。此外,在元件用基板211B的结晶系为立方晶系时,桥接部213的顶面213T也与平坦部214相同,例如为选自由001面、111面、及110面所组成的群中的1个面相连的平面。
如果桥接部213的顶面213T为具有所述的结晶面的构成,则可促使半导体层除在平坦部214以外还在桥接部213的顶面213T具有结晶性。因此,即便为平坦部214的一部分被利用作桥接部213的构成,也可抑制由此而导致半导体层的结晶性降低的情况。
[元件用基板211B的制造方法]
半导体发光元件用基板的制造方法包括:粒子排列步骤,使多个粒子排列在基板上;粒子蚀刻步骤(单粒子膜F1的蚀刻步骤),以所述粒子被蚀刻且所述基板实质上未被蚀刻的条件,对排列的所述多个粒子进行干式蚀刻而在粒子间设置间隙;以及基板蚀刻步骤(发光构造体形成面11S的蚀刻步骤),将所述粒子蚀刻步骤后的多个粒子作为蚀刻掩膜对所述基板进行干式蚀刻,而在所述基板的一面形成凹凸构造。以下,依照处理的顺序对半导体发光元件用基板的制造方法中所含的各步骤进行说明,关于粒子排列步骤,能够以与第1实施方式相同的方法进行,故而省略说明。
[单粒子膜F1的蚀刻步骤]
单粒子膜F1的蚀刻步骤基本上能够以与第1实施方式相同的方法进行。
作为一态样,如图10所示,包含单层的粒子M1的单粒子膜F1形成在发光构造体形成面211S。单粒子膜F1包括具有直径R21的粒子M1的六方填充构造。1个六方填充构造包含7个粒子M1。在六方填充构造中,将6个粒子M1配置在六边形所具有的6个顶点,且,在由6个粒子M1包围的部分填充有1个粒子M1。即,在1个六方填充构造中,在成为中心的1个粒子M1的周围均等分配有6个粒子M1
六方填充构造包含配置在三角形所具有的3个顶点的3个粒子M1。自基板的法线方向观察的情况下的由3个粒子M1包围的区域是在单粒子膜F1中为最小的间隙。在自基板的法线方向观察的情况下,发光构造体形成面211S包括通过如此的最小的间隙而露出于外部的第1露出部S21。
如图11所示,在单粒子膜蚀刻步骤中,以元件用基板211B实质上未被蚀刻的蚀刻条件,对构成单粒子膜F1的粒子M1进行蚀刻。此时,构成单粒子膜F1的粒子M1的粒径是通过选择性的蚀刻而缩小为直径R22。通过粒子M1缩小,在相互相邻的粒子M1之间形成有新的间隙。发光构造体形成面211S包括通过如此的新的间隙而露出于外部的第2露出部S22。即,通过于第1露出面S21周边新形成第2露出面S22,第1露出面S21成为连续的一个露出面。另外,发光构造体形成面211S实质上未被蚀刻,而保持与粒子M1的缩径前相同的状态。
在发光构造体形成面211S实质上未被蚀刻的蚀刻条件下,发光构造体形成面211S的蚀刻速度相对于粒子M1的蚀刻速度的比率优选为25%以下。发光构造体形成面211S的蚀刻速度相对于粒子M1的蚀刻速度的比率更优选为15%以下,特别优选为10%以下。另外,此种蚀刻条件是只要适当地选择用于反应性蚀刻的蚀刻气体即可。例如在元件用基板211B为蓝宝石、且粒子M1为二氧化硅的情况下,只要将选自由CF4、SF6、CHF3、C2F6、C3F8、CH2F2、O2、及NF3所组成的群中的1种以上的气体作为蚀刻气体即可。
[发光构造体形成面211S的蚀刻步骤]
如图12所示,在蚀刻步骤中,将缩径的粒子M1作为掩膜对发光构造体形成面211S进行蚀刻。此时,在发光构造体形成面211S,第1露出部S21是通过由相互相邻的3个粒子M1包围的间隙,而被暴露于蚀刻气体的等离子体中。在发光构造体形成面211S,第2露出部S22是通过相互相邻的2个粒子M1之间的间隙,而被暴露于蚀刻气体的等离子体中。而且,此外,构成单粒子膜的粒子M1也被暴露于蚀刻气体的等离子体中。
此处,将第1露出部S21与位于该第1露出部S21周边的第2露出部S22合并而成的第1区域214是面积大于将相互相邻的2个粒子M1之间的间隙即第2露出部S22合并而成的第2区域213。因此,第1区域214的蚀刻速度大于第2区域213的蚀刻速度。因此,在发光构造体形成面211S中,第1区域214的蚀刻较第2区域213的蚀刻更快地进行。此外,在发光构造体形成面211S中,第2区域213的蚀刻较由粒子M1覆盖的部分的蚀刻更快地进行。而且,在多个第1区域214中,第1区域214的大小越大,则在第1区域214中的蚀刻速度越大。此外,在多个第2区域213中,第2区域213的大小越大,则在第2区域213中的蚀刻速度越大。
其结果,在发光构造体形成面211S,作为较深地凹陷的部分,在第1区域214形成有平坦部214。此外,作为与平坦部214相比较浅地凹陷的部分,在第2区域213形成有桥接部213。而且,作为除平坦部214及桥接部213以外的部分,形成有具有半球形状的凸部212。在多个桥接部213中,通过桥接部213而连结的凸部212之间的间隔越大,则桥接部213的高度越低。在积极地制作桥接部的情况下,例如在二氧化硅粒子掩膜与蓝宝石基板的组合的情况下,在众数间距为3.0μm时,凸部212间的间隔成为300nm~700nm,此情况下,桥接的高度为10~300nm,此外,在众数间距为400nm时,凸部212间的间隔成为10nm~100nm,此情况下,桥接的高度为5nm~100nm。另外,凸部212间的间隔及桥接的高度是根据包含粒子掩膜的材质与基材的材质的组合及气体的选择在内的干式蚀刻条件而改变,故而所述数值是根据条件而变动。
另外,在所述单粒子膜F1的蚀刻步骤中,如果第2露出部S22的大小变化,则在接下来的发光构造体形成面211S的蚀刻步骤中,最终形成的桥接部213的高度变化。在如此的桥接部213的高度的变更方法中,除单粒子膜F1的蚀刻步骤以外,也可列举在发光构造体形成面211S的蚀刻中所使用的蚀刻气体的变更。
例如,将使单粒子膜F1的蚀刻速度提高且使元件用基板211B的蚀刻速度下降的气体用于发光构造体形成面211S的蚀刻步骤。此时,粒子M1的蚀刻速度相对于发光构造体形成面211S进一步变迟,第2露出部S22的扩展的速度也进一步变迟。其结果,第1露出部S221中的蚀刻的进行程度与第2露出部S22中的蚀刻的进行程度之间产生较大的差,其结果,桥接部213的高度变高。
相对于此,将使单粒子膜F1的蚀刻速度下降且使元件用基板211B的蚀刻速度提高的气体用在发光构造体形成面211S的蚀刻气体。此时,粒子M1的蚀刻速度相对于发光构造体形成面211S变快,第2露出部S22的扩展的速度进一步变快。其结果,第1露出部S221中的蚀刻的进行程度与第2露出部S22中的蚀刻的进行程度之间的差变小,其结果,桥接部213的高度变低。另外,此时所使用的气体可包含1种气体,也可包含2种以上的气体。
进而,在所述单粒子膜F1的蚀刻步骤中,也可组合桥接部213的高度的变更与由所述蚀刻气体的变更所致的桥接部213的高度的变更。
另外,即便未积极地制作桥接部(即便在桥接部的高度实质上相当于零的情况下),也可利用如上所述通过掩膜粒径缩小而凸部212间的间隔扩大的效果,更多地确保LED成膜步骤所需要的平坦部的面积,且可更有效地进行结晶缺陷较少的磊晶结晶成长,故而,其结果可获得如下好处,即于此种基板上成膜半导体层而制作的半导体发光元件的发光效率提高。
凸部212的间距是与相互相邻的粒子M1之间的间隔相等,此外,凸部212的配置也与粒子M1的配置相同。此外,桥接部213的配置是将相互相邻的粒子M1彼此的中心连结的线状,桥接部213的形状是将相互相邻的粒子M1彼此的中心连结的线状。而且,在发光构造体形成面211S中的堆积有单粒子膜的膜要素的部分形成有凸部团TL2,在堆积有粒子M1的六方填充构造的部分形成有凸部群TG2。
在蚀刻步骤中,优选为发光构造体形成面211S的蚀刻速度大于粒子M1的蚀刻速度。发光构造体形成面211S的蚀刻速度相对于粒子M1的蚀刻速度的比率优选为200%以上,更优选为300%以下。另外,此种蚀刻条件是只要适当地选择用在反应性蚀刻的蚀刻气体即可。例如在元件用基板211B为蓝宝石、且粒子M1为二氧化硅的情况下,只要使用选自由Cl2、BCl3、SiCl4、HBr、HI、及HCl所组成的群中的1种以上的气体作为蚀刻气体即可。
[半导体发光元件]
如图13所示,半导体发光元件200包括元件用基板211B作为基材。半导体发光元件200包括在元件用基板211B的发光构造体形成面211S覆盖发光构造体形成面211S的凹凸构造的发光构造体221。发光构造体221包括包含多个半导体层的积层体,通过电流的供给使载流子再结合而发光。多个半导体层的各者自发光构造体形成面211S依序堆积。
半导体发光元件200可采用与第1实施方式中所记载的半导体发光元件相同的构成。此外,半导体发光元件200可利用第1实施方式中所记载的方法形成。
根据本实施方式,可获得以下的效果。
(1)因发光构造体形成面211S所致的全反射是通过桥接部213上的几何光学效应(反射、折射)而得以抑制。因此,发光构造体221所产生的光的出射效率得到提高。
(2)在1个凸部212连结多个桥接部213,故而与在1个凸部212连结1个桥接部213的构成相比,基于所述(1)的效果进一步提高。
(3)凸部群TG2具有六方填充构造,在构成六方填充构造的凸部212的各者连结有桥接部213,故而基于所述(1)的效果进一步提高。
(4)由于凸部212的配置具有随机性,故而在发光构造体形成面211S的面内,基于所述(1)的效果的均一性提高。
(5)由于桥接部213的顶面213T为结晶面,故而可抑制因凸部212的形成而导致半导体层的成长不足。
(6)通过使相互相邻的粒子M1之间的间隙扩大的蚀刻,而形成有用以形成桥接部213的第2露出部S22。因此,1个单粒子膜F1是作为用以形成凸部212及平坦部214的掩膜、及用以形成桥接部213的掩膜而发挥功能。其结果,与分别地需要用以形成凸部212的掩膜及用以形成桥接部213的掩膜的方法相比,元件用基板211B的制造所需要的步骤数变少。
另外,本实施方式也可如下所述般进行变更而实施。
单粒子膜F1也可在移取至发光构造体形成面211S之前,预先具有用以区划第1露出部S221的间隙、及用以形成第2露出部S22的间隙。根据此种构成,可省略选择性地蚀刻单粒子膜F1的步骤。
如图14的左侧所示,桥接部213的顶面213T也可为自与桥接部213的连结方向交叉的方向观察时向平坦部214凹陷的凹曲面。总之,桥接部213只要为具有较凸部212的高度低的高度,并将相互相邻的凸部212的一部分彼此连结的部分即可。
如图15的左侧所示,桥接部213的顶面213T为自与桥接部213的连结方向交叉的方向观察时向平坦部214凹陷的凹曲面,且如图15的右侧所示,也可为自桥接部213连续的方向观察时自平坦部214突出的凸曲面。总之,桥接部213的顶面213T也可不为结晶面。
平坦部214也可由4个以上的凸部对TP2包围。进而,平坦部214也可不由凸部对TP2包围。例如也可为在与桥接部213的连结方向交叉的方向上2个平坦部214隔着1个桥接部213的构造。
在相互相邻的凸部212之间的间隔相互不同的凸部对TP2中,桥接部213的高度也可相互相同。
本实施方式的半导体发光元件用基板包括形成有包含半导体层的发光构造体的发光构造体形成面,所述发光构造体形成面包括沿1个结晶面扩展的平坦部、自所述平坦部突出的2个凸部、及自所述平坦部突出的1个桥接部,自所述平坦部突出的量在所述桥接部较在所述凸部小,所述2个凸部通过所述1个桥接部而连结,所述凸部的众数间距为100nm以上且5μm以下,所述多个凸部的纵横比也可为0.5~1.0。
本实施方式的半导体发光元件用基板包括形成有包含半导体层的发光构造体的发光构造体形成面,所述发光构造体形成面包括沿1个结晶面扩展的平坦部、自所述平坦部突出的2个凸部、及自所述平坦部突出的1个桥接部,自所述平坦部突出的量是在所述桥接部较所述凸部小,所述2个凸部是通过所述1个桥接部而连结,所述凸部的众数间距为100nm以上且1μm以下,所述多个凸部的纵横比也可为0.5~1.0。
本实施方式的半导体发光元件用基板包括形成有包含半导体层的发光构造体的发光构造体形成面,所述发光构造体形成面包括沿1个结晶面扩展的平坦部、自所述平坦部突出的2个凸部、及自所述平坦部突出的1个桥接部,自所述平坦部突出的量在所述桥接部较在所述凸部小,所述2个凸部通过所述1个桥接部而连结,所述凸部的众数间距为200nm~700nm,所述多个凸部的纵横比也可为0.5~1.0。
本实施方式的半导体发光元件用基板包括形成有包含半导体层的发光构造体的发光构造体形成面,所述发光构造体形成面包括沿1个结晶面扩展的平坦部、自所述平坦部突出的2个凸部、及自所述平坦部突出的1个桥接部,自所述平坦部突出的量在所述桥接部较所述凸部小,所述2个凸部是通过所述1个桥接部而连结,所述凸部的众数间距为100nm以上且5μm以下,所述多个凸部的纵横比为0.5~1.0,桥接部的沿长边方向的长度也可为50nm以上且300nm以下。
本实施方式的半导体发光元件用基板包括形成有包含半导体层的发光构造体的发光构造体形成面,所述发光构造体形成面包括沿1个结晶面扩展的平坦部、自所述平坦部突出的2个凸部、及自所述平坦部突出的1个桥接部,自所述平坦部突出的量在所述桥接部较在所述凸部小,所述2个凸部通过所述1个桥接部而连结,所述凸部的众数间距为100nm以上且5μm以下,所述多个凸部的纵横比为0.5~1.0,桥接部的沿短边方向的长度也可为10nm以上且100nm以下。
本实施方式的半导体发光元件用基板包括形成有包含半导体层的发光构造体的发光构造体形成面,所述发光构造体形成面包括沿1个结晶面扩展的平坦部、自所述平坦部突出的2个凸部、及自所述平坦部突出的1个桥接部,自所述平坦部突出的量在所述桥接部较在所述凸部小,所述2个凸部是通过所述1个桥接部而连结,所述凸部的众数间距为100nm以上且5μm以下,所述多个凸部的纵横比为0.5~1.0,桥接部高度也可低于凸部的高度的一半。此外,桥接部高度实质上也可为零,在此情况下,以通过缩小粒径而使所述2个凸部间的距离变宽的方式进行调整,增加可成为磊晶成长的起点的蓝宝石结晶c面的露出部,由此,有助于在LED成膜步骤中进行结晶错位密度较低的优质的成膜,获得高效率的LED发光元件。
本实施方式的半导体发光元件用基板是在基板的一面具有凹凸构造的半导体发光元件用基板,所述凹凸构造包括多个凸部及各凸部之间的平坦面,且包括多个以邻接的7个凸部的中心点成为正六边形的6个顶点及对角线的交点的位置关系连续地整齐排列的区域,所述多个区域的面积、形状及晶格方位为随机,所述多个凸部的纵横比为0.5~1.0,以通过凸部的顶点且与所述基板垂直的剖面进行观察时的平坦面f11~f1n的长度相对于将凸部c11~c1n中的相邻的两个凸部的顶点彼此连结的直线也可为5%~40%。
本实施方式的半导体发光元件用基板是在基板的一面具有凹凸构造的半导体发光元件用基板,所述凹凸构造包括多个凸部及各凸部之间的平坦面,且包括多个以邻接的7个凸部的中心点成为正六边形的6个顶点及对角线的交点的位置关系连续地整齐排列的区域,所述多个区域的面积、形状及晶格方位为随机,所述多个凸部的纵横比为0.5~1.0,以通过凸部的顶点且与所述基板垂直的剖面进行观察时的平坦面f11~f1n的长度相对于将凸部c11~c1n中的相邻的两个凸部的顶点彼此连结的直线也可成为15%~25%。
[实施例]
[实施例1]
<半导体发光元件的制成>
在直径2英寸、厚度0.42mm的蓝宝石基板上,通过日本专利特愿2008-522506中所揭示的单层涂布法而单层涂布φ3μm的SiO2胶体氧化硅粒子。
具体而言,准备平均粒径为3.02μm的SiO2胶体氧化硅粒子(粒径的变动系数=0.85%)的球形胶体氧化硅的3.0质量%水分散体(分散液)。
继而,以成为2.5mmol/L的方式在该分散液中添加浓度50质量%的溴化十六烷基三甲基铵(界面活性剂),搅拌30分钟,使溴化十六烷基三甲基铵吸附在胶体氧化硅粒子的表面。此时,以溴化十六烷基三甲基铵的质量成为胶体氧化硅粒子的质量的0.04倍的方式将分散液与溴化十六烷基三甲基铵混合。
继而,在该分散液中,添加与该分散液的体积为相同体积的氯仿并充分地进行搅拌,油相选出经疏水化的胶体氧化硅。
将如此获得的浓度1.5质量%的疏水化胶体氧化硅分散液以0.01ml/秒的滴加速度滴加至水槽(LB槽装置)中的液面(将水用作下层水,水温25℃),该水槽包括对单粒子膜的表面压力进行测量的表面压力传感器、及将单粒子膜向沿液面的方向压缩的可动隔板。另外,在水槽的下层水中,预先浸渍有所述蓝宝石基板。
自滴加过程中,自下层水中向水面照射超声波(输出120W、频率1.5MHz)而促进粒子二维地进行最密填充,且使作为分散液的溶剂的氯仿挥发,形成单粒子膜。
继而,通过可动隔板对该单粒子膜进行压缩,直至至扩散压力成为18mNm-1为止,以5mm/min的速度提拉蓝宝石晶片,将单粒子膜移取至基板的单面上,获得附有包含胶体氧化硅的单粒子膜蚀刻掩膜的蓝宝石晶片。
进行使如此获得的蓝宝石晶片上的包含胶体氧化硅的单粒子膜蚀刻掩膜的粒径缩小的干式蚀刻。具体而言,在天线功率1500W、偏压80W、压力5Pa的条件下,通过CF4气体使初始值的平均粒径为3.02μm的SiO2粒子以处理后的平均粒径成为2.80μm的方式缩小。
继而,进行对基材即蓝宝石晶片进行加工的干式蚀刻。具体而言,在天线功率1500W、偏压300W、压力1Pa、蚀刻腔室内的温度80~110℃的条件下,通过Cl2气体对SiO2掩膜/蓝宝石基板进行干式蚀刻加工,获得表1所示的包括以众数间距为3μm、构造高度为1.5μm、平坦部距离为0.4μm、相当于桥接部的部分的长度为0.4μm、相当于桥接部的部分的高度为3nm以下(实质上桥接部不具有高度,故而桥接部为平坦)的条件构成的凹凸构造的半导体发光元件用蓝宝石基板。
在如此获得获得的半导体发光元件用蓝宝石基板的凹凸构造面依序积层n型半导体层、活性层、及p型半导体层,继而形成p电极及n电极,完成半导体发光元件。各GaN系的半导体层通过一般被广泛地利用的MOCVD(Metal Organic Chemical Vapor Deposition,金属有机化学气相沈积)法而形成。在MOCVD法中,在700℃~1000℃的温度环境下,将氨气与III族元素的三甲基镓、三甲基铵、三甲基铟等烷基化合物气体供给至蓝宝石基板上并使其等进行热分解反应,通过磊晶成长而在基板上成膜目标的结晶。
作为n型半导体层的构成,依序积层有15nm的作为低温成长缓冲层的Al0.9Ga0.1N、4.5μm的非掺杂GaN、3μm的作为n包覆层的Si掺杂GaN、及250nm的非掺杂GaN。
活性层是为了提高再结合的机率而隔着数层带隙较窄的层来形成进行内部量子效率的提高的多重量子井。作为该构成,使非掺杂In0.15Ga0.85N(量子井层)以4nm的膜厚、Si掺杂GaN(隔板层)以10nm的膜厚交替地成膜,以非掺杂In0.15Ga0.85N成为9层、Si掺杂GaN成为10层的方式进行积层。
作为p型半导体层,积层有15nm的Mg掺杂AlGaN、200nm的非掺杂GaN、及15nm的Mg掺杂GaN。
在形成n电极的区域中,自作为最表层的p型半导体层的Mg掺杂GaN进行蚀刻去除至n型半导体层的非掺杂GaN为止,使Si掺杂的GaN层露出。在该露出面形成有包含Al与W的n电极,在n电极上形成有包含Pt与Au的n焊垫电极。
在p型半导体层的整个表面形成有包含Ni与Au的p电极,在p电极上形成有包含Au的p焊垫电极。
通过以上的操作而形成裸芯片的状态的半导体元件(一个元件的尺寸为300μm×350μm)。
[比较例1]
在直径2英寸、厚度0.42mm的蓝宝石基板上以厚度750nm旋转涂布抗蚀剂,通过激光光刻法绘制间距3μm的掩膜后,进行利用干式蚀刻的微细加工,获得表1所示的包括以众数间距为3μm、构造高度为1.5μm、平坦部距离为0.4μm的条件构成的凹凸构造的半导体发光元件用蓝宝石基板。
在如此获得获得的半导体发光元件用蓝宝石基板的凹凸构造面,依序积层与实施例1相同的构成的n型半导体层、活性层、及p型半导体层,继而形成p电极及n电极,完成半导体发光元件(一个元件的尺寸为300μm×350μm)。
[实施例2]
使用平均粒径为305nm的SiO2胶体氧化硅粒子(粒径的变动系数=3.4%),使n型半导体层的非掺杂GaN为2.5μm,除此以外,以与实施例1相同的方法进行利用粒子掩膜法的微细加工,获得表1所示的包括以众数间距为300nm、构造高度为150nm、平坦部距离为40nm、相当于桥接部的部分的长度为30nm、相当于桥接部的部分的高度为3nm以下(实质上桥接部不具有高度,故而桥接部为平坦)的条件构成的凹凸构造的半导体发光元件用蓝宝石基板。
在如此获得的半导体发光元件用蓝宝石基板的凹凸构造面,依序积层与实施例1相同的构成的n型半导体层、活性层、及p型半导体层,继而形成p电极及n电极,完成半导体发光元件(一个元件的尺寸为300μm×350μm)。
[比较例2]
在直径2英寸、厚度0.42mm的蓝宝石基板上以厚度100nm旋转涂布抗蚀剂,通过电子束光刻法绘制间距300nm的掩膜后,进行利用干式蚀刻的微细加工,获得表1所示的包括以众数间距为300nm、构造高度为150nm、平坦部距离为40nm来构成的凹凸构造的半导体发光元件用蓝宝石基板。
在如此获得获得的半导体发光元件用蓝宝石基板的凹凸构造面,依序积层与实施例1相同的构成的n型半导体层、活性层、及p型半导体层,继而形成p电极及n电极,完成半导体发光元件(一个元件的尺寸为300μm×350μm)。
<评估方法>
将在各实施例、比较例中获得的半导体发光元件(埋入于树脂前的裸芯片)直接以裸芯片的状态安装在小型探针仪(prober)(ESStech公司制造的sp-0-2Ls),在开路探针仪上以驱动电流20-40mA使半导体发光元件点亮来进行以下评估。将结果显示在表1中。
[面内放射各向异性]
在Newport制造的PR50CC的旋转平台上安装半导体发光元件并使之点亮。一面使旋转平台以Z轴为中心以0.5°/sec旋转360度,一面通过CCD相机(TOPCON公司制造的亮度计BM7A)自距半导体发光元件的发光面的仰角30度且距离150mm的位置连续测定亮度。
在将纵轴设为亮度、且将横轴设为旋转角度的曲线图中,叠加描画对测定结果进行绘图而获得的曲线、及0度~360度的亮度平均值的直线,自以下式求出面内放射各向异性。
面内放射各向异性=(由曲线与直线包围的面积的总和)/(平均值×360度)
面内放射各向异性的数值较大的半导体发光元件,在面内方向的放射方面表现出各向异性较大且均匀性较低的放射特性。相反,面内放射各向异性的数值较小的半导体发光元件,在面内方向的放射方面表现出各向异性较低且均匀性较高的放射特性。
[外部量子效率]
为了确认光出射效率提高效果,通过labsphere公司制造的Spectraflect积分球与CDS-600型光谱仪测定外部量子效率。
[表1]
在表1中,平坦部距离是表示存在于邻接的凸部的中心点之间的平坦面的宽度的平均值。
如表1所示,在实施例1、实施例2中,可确认较低的面内放射各向异性。另一方面,在通过光刻法而制作的比较例1、及通过干涉曝光法而制作的比较例2中,可确认较高的面内放射各向异性。据此,根据本发明,可知能通过较以往方法更简单的方法而获得充分的光出射效率与较低的面内放射各向异性。
[实施例3]
使用TTV为6.66μm、WARP为17.06μm、|BOW|为11.98μm的蓝宝石基板,除此以外,以与实施例1相同的方法进行利用粒子掩膜法的微细加工,获得表2所示的包括以众数间距为3μm、构造高度为1.5μm、平坦部距离为0.4μm的条件构成的凹凸构造的半导体发光元件用蓝宝石基板。此外,如果自基板中央部、外周部各选出20点的取样位置,对凸部的形状进行测量并求出变动系数H′,则可分别获得1.77、2.12的值。
在如此获得的半导体发光元件用蓝宝石基板的凹凸构造面,依序积层与实施例1相同的构成的n型半导体层、活性层、及p型半导体层,继而形成p电极及n电极,完成半导体发光元件(一个元件的尺寸为300μm×350μm)。
[比较例3]
使用TTV为5.24μm、WARP为17.31μm、|BOW|为11.07μm的蓝宝石基板,除此以外,以与比较例1相同的方法使用激光光刻法制作间距3μm的圆形掩膜后,进行利用干式蚀刻的微细加工,获得表2所示的包括以众数间距为3μm、构造高度为1.5μm、平坦部距离为0.4μm的条件构成的凹凸构造的半导体发光元件用蓝宝石基板。此外,基板中央部、外周部的凸部的变动系数H′分别获得4.82、10.45的值。
在如此获得的半导体发光元件用蓝宝石基板的凹凸构造面,依序积层与实施例1相同的构成的n型半导体层、活性层、及p型半导体层,继而形成p电极及n电极,完成半导体发光元件(一个元件的尺寸为300μm×350μm)。
[实施例4]
使用TTV为5.89μm、WARP为18.78μm、|BOW|为11.02μm的蓝宝石基板,除此以外,以与实施例2相同的方法进行利用粒子掩膜法的微细加工,获得表1所示的包括以众数间距为300nm、构造高度为150nm、平坦部距离为40nm的条件构成的凹凸构造的半导体发光元件用蓝宝石基板。此外,基板中央部、外周部的凸部的变动系数H′分别获得2.51、2.68的值。
在如此获得的半导体发光元件用蓝宝石基板的凹凸构造面,依序积层与实施例1相同的构成的n型半导体层、活性层、及p型半导体层,继而形成p电极及n电极,完成半导体发光元件(一个元件的尺寸为300μm×350μm)。
[比较例4]
使用TTV为5.56μm、WARP为18.57μm、|BOW|为10.85μm的蓝宝石基板,除此以外,以与比较例2相同的方法,通过电子束光刻法绘制间距300nm的圆形掩膜后,进行利用干式蚀刻的微细加工,获得表1所示的包括以众数间距为300nm、构造高度为150nm、平坦部距离为40nm的条件构成的凹凸构造的半导体发光元件用蓝宝石基板。此外,基板中央部、外周部的凸部的变动系数H′是分别获得5.09、10.13的值。
在如此获得的半导体发光元件用蓝宝石基板的凹凸构造面,依序积层与实施例1相同的构成的n型半导体层、活性层、及p型半导体层,继而形成p电极及n电极,完成半导体发光元件(一个元件的尺寸为300μm×350μm)。
<评估方法>
自基板中央部、外周部各选出20点,将在各实施例、比较例中所获得的半导体发光元件(埋入于树脂前的裸芯片)直接以裸芯片的状态安装在小型探针仪(ESStech公司制造的sp-0-2Ls),在开路探针仪上以驱动电流20-40mA使半导体发光元件点亮来进行以下评估。将结果显示在表2中。
[外部量子效率]
为了确认光出射效率提高效果,通过labsphere公司制造的Spectraflect积分球与CDS-600型光谱仪测定外部量子效率。
在表2中,显示凸部的变动系数H′越大则越无法保持蓝宝石基板上的凹凸构造的面内均一性,此外,标准偏差表示各测定位置上的光出射效率提高率的差异。
如表2所示,在实施例3、实施例4中,面内中央部、外周部的变动系数H′、光出射效率提高率及光出射效率提高率的标准偏差均显示大致相同的值,故而可确认出蓝宝石基板上的凹凸构造的面内均一性较高。另一方面,在通过光刻法而制作的比较例3、及通过干涉曝光法而制作的比较例4中,可确认在面内中央部与外周部所述的数值具有较大的差。据此,根据实施例3及4,可知即便使用TTV为5μm~30μm、WARP为10μm~50μm、|BOW|为10μm~50μm的平坦性相对低的基板,也可精度良好地保持凹凸构造的面内均一性,且可获得充分的光出射效率。
[实施例5]
使用平均粒径为1.06μm的SiO2胶体氧化硅粒子(粒径的变动系数=3.1%),将n型半导体层的非掺杂GaN设为4.0μm,除此以外,以与实施例1相同的方法进行利用粒子掩膜法的微细加工,获得表1所示的包括以众数间距为1.0μm、构造高度为510nm、桥接部的长度为280nm、桥接部的高度为106nm的条件构成的凹凸构造的半导体发光元件用蓝宝石基板。
在如此获得的半导体发光元件用蓝宝石基板的凹凸构造面,依序积层与实施例1相同的构成的n型半导体层、活性层、及p型半导体层,继而形成p电极及n电极,完成半导体发光元件(一个元件的尺寸为300μm×350μm)。
[比较例5]
在直径2英寸、厚度0.42mm的蓝宝石基板上以厚度300nm旋转涂布抗蚀剂,通过激光光刻法绘制间距1μm的掩膜后,进行利用干式蚀刻的微细加工,获得表3所示的包括以众数间距为1μm、构造高度为500μm、平坦部距离为290nm的条件构成的凹凸构造的半导体发光元件用蓝宝石基板。
在如此获得获得导体发光元件用蓝宝石基板的凹凸构造面,依序积层与实施例1相同的构成的n型半导体层、活性层、及p型半导体层,继而形成p电极及n电极,完成半导体发光元件(一个元件的尺寸为300μm×350μm)。
<评估方法>
将在各实施例、比较例中所获得的半导体发光元件(埋入于树脂前的裸芯片)直接以裸芯片的状态安装在小型探针仪(ESStech公司制造的sp-0-2Ls),在开路探针仪上以驱动电流20-40mA使半导体发光元件点亮来进行以下评估。将结果显示在表3中。
[外部量子效率]
为了确认光出射效率提高效果,通过labsphere公司制造的Spectraflect积分球与CDS-600型光谱仪测定外部量子效率。
[表3]
如表3所示,实施例5是在微细构造体中包括桥接部,故而外部量子效率与无桥接部的比较例5相比高约10%。该情况可解释为:在实施例5中,在LED元件内部成为波导模式并被封入的光因存在桥接部而散射并自光出射面出射。另一方面,在无桥接部的比较例5中,无所述的光出射效果,故而外部量子效率变差。
[产业上的可利用性]
通过简单的方法,提供一种不易产生半导体层的结晶缺陷且可获得充分的光出射效率并且可防止色移的半导体发光元件用基板。
[符号说明]
11 半导体发光元件用基板
C1 区域
c11 凸部
f11 平坦面
t11 中心点
S1 基板
M1 粒子
F1 单粒子膜
W1 下层水
V1 水槽
S21 第1露出部
S22 第2露出部
TP2 凸部对
TG2 凸部群
TL2 凸部团
211B 元件用基板
211S 发光构造体形成面
212 凸部
213 桥接部
213T 顶面
214 平坦部
221 发光构造体

Claims (7)

1.一种半导体发光元件用基板的制造方法,其特征在于包括:
粒子排列步骤,以由下述式(1)定义的排列的偏差D(%)成为15%以下的方式,使多个粒子以单层排列在基板上;
粒子蚀刻步骤,以所述粒子被蚀刻且所述基板实质上未被蚀刻的条件,对排列的所述多个粒子进行干式蚀刻而在粒子间设置间隙;以及
基板蚀刻步骤,将所述粒子蚀刻步骤后的多个粒子作为蚀刻掩膜,对所述基板进行干式蚀刻,而在所述基板的一面形成凹凸构造;
D(%)=|B-A|×100/A···(1)
其中,式(1)中,A为粒子的平均粒径,B为粒子间的众数间距,此外,|B-A|是表示A与B的差的绝对值;
所述粒子排列步骤包括:滴加步骤,对水槽内的水的液面滴加使粒子分散在比重小于水的溶剂中而成的分散液;单粒子膜形成步骤,通过使所述溶剂挥发而在水的液面上形成包含所述粒子的单粒子膜;以及移行步骤,将所述单粒子膜移取至基板;
所述基板为蓝宝石,
所述粒子为二氧化硅,
所述粒子蚀刻步骤是使用选自由CF4、SF6、CHF3、C2F6、C3F8、CH2F2、O2、及NF3所组成的群中的至少1种气体作为蚀刻气体的步骤,
所述基板蚀刻步骤是使用选自由Cl2、Br2、BCl3、SiCl4、HBr、HI、HCl、及Ar所组成的群中的至少1种气体作为蚀刻气体的步骤。
2.根据权利要求1所述的半导体发光元件用基板的制造方法,其特征在于:所述粒子间的众数间距为5μm以下。
3.根据权利要求1所述的半导体发光元件用基板的制造方法,其特征在于:所述粒子间的众数间距为1μm以下。
4.根据权利要求1所述的半导体发光元件用基板的制造方法,其特征在于:所述粒子间的众数间距为200nm~700nm。
5.根据权利要求1至4中任一项所述的半导体发光元件用基板的制造方法,其特征在于:所述基板的由ASTM F657规定的最大厚度及最小厚度之间的绝对差(TTV)为5μm~30μm、由ASTM F1390规定的自基准面的偏移的最大值与最小值的差(WARP)为10μm~50μm、由ASTMF534.3.1.2规定的自基板的中心部的基准面的间隔的绝对值(|BOW|)为10μm~50μm。
6.一种半导体发光元件的制造方法,其包括如下步骤:通过根据权利要求1至4中任一项所述的制造方法而获得发光元件用基板;以及在所获得的发光元件用基板的形成有凹凸构造的面,积层至少包含发光层的半导体功能层。
7.一种半导体发光元件的制造方法,其包括如下步骤:通过根据权利要求5所述的制造方法而获得发光元件用基板;以及在所获得的发光元件用基板的形成有凹凸构造的面,积层至少包含发光层的半导体功能层。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013108876B4 (de) * 2013-08-16 2022-08-18 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Fotolithografisches Verfahren zur Herstellung einer Struktur in einem Strahlung emittierenden Halbleiterbauelement
US20170137328A1 (en) * 2014-06-18 2017-05-18 Osram Sylvania Inc. Method of making a ceramic wavelength converter assembly
WO2016009826A1 (ja) * 2014-07-15 2016-01-21 王子ホールディングス株式会社 光学素子
JP6482120B2 (ja) * 2015-03-31 2019-03-13 デクセリアルズ株式会社 原盤の製造方法、光学体の製造方法、光学部材の製造方法、および表示装置の製造方法
US9558943B1 (en) * 2015-07-13 2017-01-31 Globalfoundries Inc. Stress relaxed buffer layer on textured silicon surface
JP6349036B2 (ja) * 2015-07-29 2018-06-27 日機装株式会社 発光素子の製造方法
US10276455B2 (en) * 2016-07-29 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for measurement of semiconductor device fabrication tool implement
JP6558326B2 (ja) * 2016-08-23 2019-08-14 信越化学工業株式会社 ハーフトーン位相シフトマスクブランクの製造方法、ハーフトーン位相シフトマスクブランク、ハーフトーン位相シフトマスク及びフォトマスクブランク用薄膜形成装置
JP6772820B2 (ja) * 2016-12-22 2020-10-21 日亜化学工業株式会社 再生基板の製造方法及び発光素子の製造方法
US10395936B2 (en) 2017-04-24 2019-08-27 International Business Machines Corporation Wafer element with an adjusted print resolution assist feature
CN106941074B (zh) * 2017-04-27 2023-03-03 林文华 一种方形晶片加工装置及其工作方法
JP2019082594A (ja) * 2017-10-31 2019-05-30 ソニー株式会社 表示装置
WO2021193183A1 (ja) * 2020-03-24 2021-09-30 デンカ株式会社 蛍光体粒子、複合体、発光装置および自発光型ディスプレイ
CN112750928A (zh) * 2020-12-30 2021-05-04 广东中图半导体科技股份有限公司 桥链型图形化蓝宝石衬底、制备方法及led外延片

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58120255A (ja) 1981-12-31 1983-07-18 エクソン・リサ−チ・アンド・エンジニアリング・カンパニ− 平版印刷マスクの製造方法
US4407695A (en) 1981-12-31 1983-10-04 Exxon Research And Engineering Co. Natural lithographic fabrication of microstructures over large areas
JP2713094B2 (ja) 1993-01-08 1998-02-16 日亜化学工業株式会社 半導体発光素子およびその製造方法
JP2785254B2 (ja) 1993-06-28 1998-08-13 日亜化学工業株式会社 窒化ガリウム系化合物半導体発光素子
JP3538275B2 (ja) 1995-02-23 2004-06-14 日亜化学工業株式会社 窒化物半導体発光素子
EP0731490A3 (en) * 1995-03-02 1998-03-11 Ebara Corporation Ultra-fine microfabrication method using an energy beam
JPH0964419A (ja) 1995-08-28 1997-03-07 Sumitomo Chem Co Ltd 3−5族化合物半導体及び発光素子
US6051149A (en) * 1998-03-12 2000-04-18 Micron Technology, Inc. Coated beads and process utilizing such beads for forming an etch mask having a discontinuous regular pattern
US6228538B1 (en) * 1998-08-28 2001-05-08 Micron Technology, Inc. Mask forming methods and field emission display emitter mask forming methods
US6143580A (en) * 1999-02-17 2000-11-07 Micron Technology, Inc. Methods of forming a mask pattern and methods of forming a field emitter tip mask
US6521541B2 (en) * 2000-08-23 2003-02-18 California Institute Of Technology Surface preparation of substances for continuous convective assembly of fine particles
JP3595277B2 (ja) 2001-03-21 2004-12-02 三菱電線工業株式会社 GaN系半導体発光ダイオード
JP4055503B2 (ja) * 2001-07-24 2008-03-05 日亜化学工業株式会社 半導体発光素子
US7005079B2 (en) * 2003-04-07 2006-02-28 Chungwha Picture Tubes, Ltd. Manufacturing method of light-guiding apparatus for using in backlight of liquid crystal display
EP3166152B1 (en) * 2003-08-19 2020-04-15 Nichia Corporation Semiconductor light emitting diode and method of manufacturing its substrate
JP4068074B2 (ja) 2004-03-29 2008-03-26 株式会社東芝 凸凹パターンの形成方法および凸凹パターン形成用部材
US7924918B2 (en) 2004-11-29 2011-04-12 Ntt Docomo, Inc. Temporal prediction in video coding
KR20060127743A (ko) * 2005-06-06 2006-12-13 스미토모덴키고교가부시키가이샤 질화물 반도체 기판과 그 제조 방법
JP2007019318A (ja) * 2005-07-08 2007-01-25 Sumitomo Chemical Co Ltd 半導体発光素子、半導体発光素子用基板の製造方法及び半導体発光素子の製造方法
JP4733535B2 (ja) 2006-02-24 2011-07-27 パナソニック株式会社 酸窒化物蛍光体、酸窒化物蛍光体の製造方法、半導体発光装置、発光装置、光源、照明装置、及び画像表示装置
JP2007273746A (ja) * 2006-03-31 2007-10-18 Sumitomo Chemical Co Ltd 固体表面の微細加工方法および発光素子
WO2008001670A1 (fr) * 2006-06-30 2008-01-03 Oji Paper Co., Ltd. Masque de gravure de film monoparticulaire et son procédé de production, procédé de production d'une structure fine avec un masque de gravure de film monoparticulaire et structure fine obtenue à l'aide du procédé de production
SG140481A1 (en) 2006-08-22 2008-03-28 Agency Science Tech & Res A method for fabricating micro and nano structures
KR100966367B1 (ko) * 2007-06-15 2010-06-28 삼성엘이디 주식회사 반도체 발광소자 및 그의 제조방법
CN101420003B (zh) * 2007-10-24 2011-11-30 泰谷光电科技股份有限公司 发光二极管的制造方法
JP5232798B2 (ja) * 2007-11-16 2013-07-10 株式会社アルバック 基板処理方法
JP5157435B2 (ja) 2007-12-28 2013-03-06 王子ホールディングス株式会社 凹凸パターンシートの製造方法、及び光学シートの製造方法
CN101939820B (zh) * 2008-02-15 2012-02-08 三菱化学株式会社 外延生长用基板、GaN类半导体膜的制造方法、GaN类半导体膜、GaN类半导体发光元件的制造方法以及GaN类半导体发光元件
JP5237658B2 (ja) 2008-03-18 2013-07-17 ペンタックスリコーイメージング株式会社 基板上に規則的に二次元配置した構造体、及びその形成方法
KR101533296B1 (ko) * 2008-07-08 2015-07-02 삼성전자주식회사 패턴 형성 기판을 구비한 질화물 반도체 발광소자 및 그제조방법
JP5311408B2 (ja) * 2008-12-26 2013-10-09 シャープ株式会社 窒化物半導体発光素子
JP5196403B2 (ja) * 2009-03-23 2013-05-15 国立大学法人山口大学 サファイア基板の製造方法、および半導体装置
TWI425643B (zh) * 2009-03-31 2014-02-01 Sony Corp 固態攝像裝置及其製造方法、攝像裝置和抗反射結構之製造方法
WO2010120778A2 (en) * 2009-04-13 2010-10-21 Sinmat, Inc. Chemical mechanical fabrication (cmf) for forming tilted surface features
TWI394873B (zh) * 2009-04-27 2013-05-01 Aurotek Corp 具有週期結構之藍寶石基板之製造方法
ES2663320T3 (es) * 2009-09-07 2018-04-12 El-Seed Corporation Elemento emisor de luz semiconductor
KR20120095411A (ko) 2009-11-09 2012-08-28 쓰리엠 이노베이티브 프로퍼티즈 컴파니 반도체 식각 방법
CN102754217B (zh) * 2009-11-17 2016-07-06 3M创新有限公司 吸光基材的织构化表面
US8318604B2 (en) * 2009-11-23 2012-11-27 The Board Of Trustees Of The Leland Stanford Junior University Substrate comprising a nanometer-scale projection array
JP5298035B2 (ja) * 2010-01-14 2013-09-25 パナソニック株式会社 基板の加工方法
JP5284300B2 (ja) 2010-03-10 2013-09-11 株式会社東芝 半導体発光素子、およびそれを用いた照明装置、ならびに半導体発光素子の製造方法
EP2387081B1 (en) * 2010-05-11 2015-09-30 Samsung Electronics Co., Ltd. Semiconductor light emitting device and method for fabricating the same
CN102259832A (zh) 2010-05-27 2011-11-30 清华大学 三维纳米结构阵列的制备方法
CN103069541B (zh) * 2010-08-06 2016-09-07 日亚化学工业株式会社 蓝宝石基板及半导体发光元件
KR20120029767A (ko) * 2010-09-17 2012-03-27 엘지디스플레이 주식회사 반도체 발광소자 제조 방법
CN102064257A (zh) * 2010-09-29 2011-05-18 苏州纳晶光电有限公司 一种蓝宝石图形衬底及其制备方法
CN102468392A (zh) * 2010-11-17 2012-05-23 晶发光电股份有限公司 具有网状结构的发光二极管
KR101340845B1 (ko) * 2011-01-13 2013-12-13 한국기계연구원 기능성 표면의 제조방법
JP5243672B1 (ja) * 2011-06-23 2013-07-24 旭化成株式会社 微細パタン形成用積層体及び微細パタン形成用積層体の製造方法
US9614136B2 (en) * 2012-04-02 2017-04-04 Asahi Kasei Kabushiki Kaisha Optical substrate, semiconductor light-emitting element and method of manufacturing semiconductor light-emitting element

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