KR20150046032A - 반도체 발광 소자용 기판, 반도체 발광 소자 및 이들의 제조 방법 - Google Patents

반도체 발광 소자용 기판, 반도체 발광 소자 및 이들의 제조 방법 Download PDF

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케이 시노츠카
코타로 다이
야스히토 가지타
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오지 홀딩스 가부시키가이샤
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Abstract

이 반도체 발광 소자의 제조 방법은 기판(S)에 복수의 입자(M)를 단일층으로 배열시키는 입자 배열 공정과, 입자(M)가 에칭되고, 기판(S)이 실질적으로 에칭되지 않는 조건으로, 배열한 복수의 입자(M)를 드라이 에칭하여 입자(M) 간에 간극을 형성하는 입자 에칭 공정과, 입자 에칭 공정 후의 복수의 입자(M1)를 에칭 마스크로서 기판(S)을 드라이 에칭하여, 기판(S)의 일방의 면(X)에 요철 구조를 형성하는 기판 에칭 공정을 구비한다.

Description

반도체 발광 소자용 기판, 반도체 발광 소자 및 이들의 제조 방법{SUBSTRATE FOR SEMICONDUCTOR LIGHT EMITTING ELEMENTS, SEMICONDUCTOR LIGHT EMITTING ELEMENT, METHOD FOR PRODUCING SUBSTRATE FOR SEMICONDUCTOR LIGHT EMITTING ELEMENTS, AND METHOD FOR MANUFACTURING SEMICONDUCTOR LIGHT EMITTING ELEMENT}
본 발명은 반도체 발광 소자용 기판, 반도체 발광 소자 및 이들의 제조 방법에 관한 것이다. 특히 III-V족 질화물 반도체 발광 소자에 적합한 반도체 발광 소자용 기판 및 상기 방법에 의해 얻어지는 기판을 사용한 반도체 발광 소자 및 이들의 제조 방법에 관한 것이다.
본원은 2012년 8월 21일에 일본에 출원된 특허출원 2012-182302호 및 2013년 6월 14일에 일본에 출원된 특허출원 2013-126025호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
반도체 발광 소자는 자외, 청색 또는 녹색 발광 다이오드 소자, 또는 자외, 청색 또는 녹색 레이저 다이오드 소자로서 사용되고 있다. 특히, V족 원소로서 질소를 사용한 III-V족 질화물 반도체로 이루어지는 발광층을 갖는 III-V족 질화물 반도체 발광 소자가 범용되고 있다.
이 발광 구조체를 지지하는 반도체 발광 소자용 기판은 사파이어, 탄화규소, 혹은 실리콘 등으로 형성되고, 발광 구조체를 구성하는 반도체층 등보다, 통상, 낮은 굴절률을 갖고 있다.
III-V족 질화물 반도체 발광 소자는 기본적으로는, 사파이어 등의 기판 상에 n형 반도체층, 발광층, p형 반도체층이 순차 적층되어 있고, n형 반도체층에 n형 전극, p형 반도체층에 p형 전극이 형성된 구조로 되어 있다. 그리고, 발광층에서 발광한 광은 p형 전극측 및/또는 기판측으로부터 추출된다.
발광 구조체가 생성하는 광의 일부는 반도체 발광 소자용 기판과 발광 구조체 사이의 굴절률의 차이에 따라, 반도체 발광 소자용 기판과 발광 구조체 사이에서 전반사를 반복한다. 결과적으로, 발광 구조체가 생성하는 광은 발광 구조체의 내부에서 감쇠된다.
이 문제를 해결하기 위해, 기판에 미리 요철 구조를 형성하고 나서 반도체층을 적층함으로써, 상기 요철 형상 기판의 요철 구조를 이용하여 광의 각도를 바꿔 전반사를 억제하여, 광 추출 효율을 향상시키는 방법이 여러 가지 제안되어 있다(특허문헌 1∼3, 비특허문헌 1).
예를 들면, 특허문헌 1, 2에서는 포토리소그래피법을 이용하여 기판 상에 마스크 패턴을 형성하고, 이 마스크 패턴을 이용하여 상기 기판을 드라이 에칭함으로써 기판 상에 요철 구조를 형성하고, 그 후 이 요철 구조 상에 반도체층을 형성하는 것이 제안되어 있다.
또한, 특허문헌 3에서는 기판 상에 배치한 무기 입자를 에칭 마스크로서 상기 기판을 드라이 에칭함으로써 기판 상에 요철 구조를 형성하고, 그 후 이 요철 구조 상에 반도체층을 형성하는 것이 제안되어 있다. 특허문헌 3에 있어서, 기판 상에 무기 입자를 배치하는 바람직한 방법으로서 무기 입자를 물 등의 매체에 분산시킨 슬러리를 사용하여, 상기 슬러리 안에 상기 기판을 침지시키거나 또는 상기 슬러리를 상기 기판 상에 도포 혹은 분무한 후에 건조시키는 방법이 제안되어 있다. 또한, 양호한 반도체층을 형성하기 위해, 무기 입자는 90％ 이하의 피복율로 기판에 배치되어야 하는 것으로 되어 있다.
또한, 비특허문헌 1에서는 기판 상에 형성하는 요철 구조의 피치와, 광 추출 효율의 향상 효과의 관계에 대해 검토가 이루어져 있다. 그리고, 1000㎚ 피치의 요철 구조에서는 광 추출 효율의 향상 효과가 거의 얻어지지 않았던 것에 비해, 500㎚ 피치의 요철 구조에 의해, 평탄한 기판의 경우와 비교해 170％의 광 추출 효율이 얻어진 것이 기재되어 있다.
또한, 피치가 1㎛ 이하인 요철 구조를 갖는 미세 구조체의 제작 방법으로는, 종래 전자선 묘화법이나 간섭 노광법 등이 알려져 있다.
일본 공개특허공보 2002-280611호 일본 공개특허공보 2003-318441호 일본 공개특허공보 2007-19318호
Taku Shinagawa, Yuki Abe, Hiroyuki Matsumoto, BoCheng Li, Kazuma Murakami, Narihito Okada, Kazuyuki Tadatomo, Masato Kannaka, and Hideo Fujii, Light-emitting diodes fabricated on nanopatterned sapphire substrates by thermal lithography, 2010WILEY-VCH Verlag GmbH & Co. KGaA, Weinheim
그러나, 특허문헌 1, 2의 방법에 의하면 포토리소그래피의 공정이 증가하기 때문에 비용이 증대되는 문제가 있었다. 또한, 반도체 발광 소자용 기판이 갖는 미세한 요철 구조는 발광 구조체 형성면에 나열된 다수의 볼록부로 구성되어 있다. 미세한 요철 구조에서 볼록부의 수가 많을수록, 또한, 미세한 요철 구조에서 볼록부끼리의 간격이 작을수록, 전반사의 억제 효과는 높아진다. 반도체 발광 소자용 기판이 갖는 미세한 요철 구조는 예를 들면, 특허문헌 1, 2에 기재된 바와 같이 발광 구조체 형성면의 드라이 에칭에 의해 형성되고, 드라이 에칭에 사용되는 마스크는 포토리소그래피에 의해 형성되어 있다. 이 때, 마스크 사이즈를 작게 하는 것에는 한계가 있기 때문에, 요철 구조의 미세화도 자연히 한계가 있다. 비특허문헌 1에 나타내는 바와 같이, 요철 구조의 피치를 1㎛ 이하로 하는 것이 바람직하지만, 실용적인 포토리소그래피의 방법인 레이저 리소그래피에서는 수㎛ 피치가 한계이다. 이 때문에, 특허문헌 1, 2의 방법에서는 충분한 광 추출 효율을 얻는 것이 곤란하였다.
한편으로, 이 때문에, 발광 구조체가 생성된 광이 추출되는 효율을 높이는 점에서는 상술된 미세한 요철 구조에서도 여전히 개선의 여지가 남아 있다.
또한, 회절광의 영향에 의해, 반도체 발광 소자에 컬러 시프트나, 보는 각도에 따라 방사 강도가 상이한(면내 이방성이 높은) 문제가 발생하는 경우가 있었다.
또한, 평탄성이 낮은 기판을 사용하면 레지스트가 기판의 오목부에서 두꺼워지는 경향이 있기 때문에, 에칭시에 마스크의 소실까지 필요로 하는 시간에 편차가 생겨, 결과적으로 요철 구조의 높이나 형상에 편차가 생겨 충분한 광 추출 효율이 얻어지지 않게 된다. 또한, 나노 임프린트에 의한 에칭 마스크를 평탄성이 낮은 기판 상에 적용하면, 비패턴(예정)부가 레지스트 잔막에 의해 오염되는 문제도 있었다.
이 때문에, 종래의 포토리소그래피에 의한 반도체 발광 소자용 기판의 제작 에 있어서는 평탄성이 높은 기판을 사용해야만 했다. 하지만, 평탄성이 높은 기판, 특히 평탄성이 높은 사파이어 기판은 고도의 연마 기술이 없으면 얻어지지 않기 때문에, 매우 고가라는 문제가 있었다.
또한, 전자선 묘화법이나 간섭 노광에 의하면, 요철의 피치가 1㎛ 이하인 미세 구조체를 제작할 수 있지만, 반도체 발광 소자용 기판과 같이, φ2인치∼φ6 인치 정도의 대면적 기판의 가공에는 적합하지 않다.
즉, 전자선 묘화법은 1인치의 묘화에 약 2주간을 필요로 하는 만큼 묘화 속도가 느리고, 대면적 기판의 가공에는 많은 비용과 시간이 걸린다. 또한, 대면적을 장시간에 걸쳐 묘화하는 동안의 환경(전압, 진동, 기온 등)을 일정하게 유지하는 것이 곤란하고, 균질인 미세 구조체의 제작이 곤란하다.
또한, 간섭 노광법에서는 광원에 가우시안 빔을 사용하고 있어, 노광 대상의 면적이 커지면 중앙부와 주변부에서의 적정 노광 시간이 상이해진다. 또한, 진동(지면이나 건물의 진동, 공기의 진동 등)에 약하고, 노광 시간 중에 조금이라도 진동이 가해지면 상이 흔들려 해상도가 저하된다. 이 때문에, 균질인 미세 구조체를 대면적으로 제작하는 것이 어렵다.
전자선 묘화 장치나 간섭 노광법은 필요한 장치가 대규모이며, 고가인 것도, 공업적 실시를 방해하는 요인이 되고 있다.
또한, 특허문헌 3의 무기 입자를 물 등의 매체에 분산시킨 슬러리를 사용하여 기판 상에 무기 입자를 배치하는 방법으로는 무기 입자가 몇 개의 층으로 겹치기 쉽고, 균일한 두께의 에칭 마스크로 하는 것이 곤란하였다. 무기 입자의 사용량을 기판의 90％ 이하를 피복하는 정도로 줄였다고 해도, 부분적인 중복을 피하는 것은 곤란하다.
또한, 본 발명자가 검토한 결과, 만일 부분적인 중복을 피했다고 해도, 무기 입자끼리가 접촉된 지점이 다수 생겨, 그 부분의 기판은 단면이 대략 역삼각형상으로 에칭되는 것을 알았다. 기판 상에서의 반도체층의 에피택셜 성장에는 오목부에 평탄한 바닥면이 존재하는 것이 필요하다. 이 때문에, 특허문헌 3의 방법에서는 반도체층에 결정 결함이 발생할 염려가 있었다.
본 발명의 일 양태는 상기 사정을 감안하여 이루어진 것으로서, 충분한 광 추출 효율이 얻어짐과 함께 컬러 시프트나 면내 이방성이 높아지는 문제가 방지된 반도체 발광 소자를 제공하는 것을 과제로 한다.
또한, 본 발명의 다른 양태는 결정 결함이 적은 반도체층을 형성할 수 있고, 상기 과제를 해결하는 반도체 발광 소자의 제조에 적합한 반도체 발광 소자용 기판을 제공하는 것을 과제로 한다.
또한, 본 발명의 또 다른 양태는 상기 과제를 해결하는 반도체 발광 소자용 기판을 제조할 수 있고, 간편한 방법으로, 저비용 또한 단시간에 피치가 1㎛ 이하인 요철 구조도 형성할 수 있는 반도체 발광 소자용 기판의 제조 방법을 제공하는 것을 과제로 한다.
또한, 본 발명의 또 다른 양태는 상기 과제를 해결하는 반도체 발광 소자용 기판의 제조 방법을 사용함으로써, 상기 과제를 해결하는 반도체 발광 소자를 제조할 수 있는 반도체 발광 소자의 제조 방법을 제공하는 것을 과제로 한다.
상기 과제를 달성하기 위해, 본 발명의 몇 가지 양태는 이하의 구성을 채용하였다.
[1] 기판에 하기 식(1)로 정의되는 배열 편차 D(％)가 15％ 이하가 되도록, 복수의 입자를 단일층으로 배열시키는 입자 배열 공정과,
상기 입자가 에칭되고, 상기 기판이 실질적으로 에칭되지 않는 조건으로, 상기 배열한 복수의 입자를 드라이 에칭하여 입자 간에 간극을 형성하는 입자 에칭 공정과,
상기 입자 에칭 공정 후의 복수의 입자를 에칭 마스크로서 상기 기판을 드라이 에칭하여, 상기 기판의 일방의 면에 요철 구조를 형성하는 기판 에칭 공정을 구비하는 것을 특징으로 하는 반도체 발광 소자용 기판의 제조 방법.
D[％] ＝｜B-A｜×100/A ···(1)
단, 식 (1) 중, A는 입자의 평균 입경, B는 입자 간의 최빈 피치이다. 또한, ｜B-A｜는 A와 B의 차의 절대값을 나타낸다.
[2] 상기 입자 배열 공정이 수조 내의 물의 액면에 물보다 비중이 작은 용제 중에 입자가 분산된 분산액을 적하하는 적하 공정과, 상기 용제를 휘발시킴으로써 상기 입자로 이루어지는 단입자막을 물의 액면 상에 형성하는 단입자막 형성 공정과, 상기 단입자막을 기판에 옮겨 취하는 이행 공정을 갖는 [1]에 기재된 반도체 발광 소자용 기판의 제조 방법.
[3] 상기 입자 간의 최빈 피치가 5㎛ 이하인 [1] 또는 [2]에 기재된 반도체 발광 소자용 기판의 제조 방법.
[4] 상기 입자 간의 최빈 피치가 1㎛ 이하인 [1] 또는 [2]에 기재된 반도체 발광 소자용 기판의 제조 방법.
[5] 상기 입자 간의 최빈 피치가 200㎚∼700㎚인 [1] 또는 [2]에 기재된 반도체 발광 소자용 기판의 제조 방법.
[6] 상기 기판이 사파이어이고, 상기 입자가 실리카이며, 상기 입자 에칭 공정이 에칭 가스로서 CF4, SF6, CHF3, C2F6, C3F8, CH2F2, O2 및 NF3으로 이루어지는 군으로부터 선택되는 적어도 1종의 가스를 사용하는 공정으로서, 상기 기판 에칭 공정이 에칭 가스로서 Cl2, Br2, BCl3, SiCl4, HBr, HI, HCl 및 Ar로 이루어지는 군으로부터 선택되는 적어도 1종의 가스를 사용하는 공정인 [1] 내지 [5] 중 어느 하나에 기재된 반도체 발광 소자용 기판의 제조 방법.
[7] 기판에 복수의 입자를 단일층으로 배열시키는 입자 배열 공정과,
상기 입자가 에칭되고, 상기 기판이 실질적으로 에칭되지 않는 조건으로, 상기 배열한 복수의 입자를 드라이 에칭하여 입자 간에 간극을 형성하는 입자 에칭 공정과,
상기 입자 에칭 공정 후의 복수의 입자를 에칭 마스크로서 상기 기판을 드라이 에칭하여, 상기 기판의 일방의 면에 요철 구조를 형성하는 기판 에칭 공정을 구비하고,
상기 기판이 사파이어이고, 상기 입자가 실리카이며, 상기 입자 에칭 공정이 에칭 가스로서 CF4, SF6, CHF3, C2F6, C3F8, CH2F2, O2 및 NF3으로 이루어지는 군으로부터 선택되는 적어도 1종의 가스를 사용하는 공정으로서, 상기 기판 에칭 공정이 에칭 가스로서 Cl2, Br2, BCl3, SiCl4, HBr, HI, HCl 및 Ar로 이루어지는 군으로부터 선택되는 적어도 1종의 가스를 사용하는 공정인 것을 특징으로 하는 반도체 발광 소자용 기판의 제조 방법.
[8] 상기 입자 배열 공정이 수조 내의 물의 액면에 물보다 비중이 작은 용제 중에 입자가 분산된 분산액을 적하하는 적하 공정과, 상기 용제를 휘발시킴으로써 상기 입자로 이루어지는 단입자막을 물의 액면 상에 형성하는 단입자막 형성 공정과, 상기 단입자막을 기판에 옮겨 취하는 이행 공정을 갖는 [7]에 기재된 반도체 발광 소자용 기판의 제조 방법.
[9] 상기 기판의 ASTM F657로 규정되는 최대 두께 및 최소 두께 간의 절대차(TTV)가 5㎛∼30㎛, ASTM F1390으로 규정되는 기준면으로부터의 편차의 최대값과 최소값의 차(WARP)가 10㎛∼50㎛, ASTM F534.3.1.2로 규정되는 기판의 중심부에서의 기준면으로부터의 간격의 절대값(｜BOW｜)이 10㎛∼50㎛인 [1] 내지 [8] 중 어느 하나에 기재된 반도체 발광 소자용 기판의 제조 방법.
[10] 기판의 상면에 복수의 입자를 단일층으로 배열시켜 단입자막을 형성하는 입자 배열 공정과,
상기 입자가 에칭되고, 상기 기판이 실질적으로 에칭되지 않는 조건으로, 상기 배열한 복수의 입자를 드라이 에칭하여 입자 간에 간극을 형성하는 입자 에칭 공정과,
상기 단입자막을 마스크로 하여 상기 상면을 에칭하는 기판 에칭 공정을 포함하고,
상기 기판 에칭 공정에서는
상기 입자 에칭 공정 후에 상기 기판의 상면에 있어서 노출되어 있는 영역에 단차를 형성하는 반도체 발광 소자용 기판의 제조 방법.
[11] 상기 입자 에칭 공정에서는 상기 복수의 입자의 각각을 축소하는 [10]에 기재된 반도체 발광 소자용 기판의 제조 방법.
[12] 상기 기판 에칭 공정에 있어서,
복수의 입자 중, 2개의 입자 사이의 간극이 클수록 상기 단차가 작아지는 [10] 또는 [11]에 기재된 반도체 발광 소자용 기판의 제조 방법.
[13] 상기 입자 배열 공정에서는 상기 복수의 입자를 LB법에 의해 배열하는 [12]에 기재된 반도체 발광 소자용 기판의 제조 방법.
[14] [10] 내지 [13] 중 어느 하나에 기재된 반도체 발광 소자용 기판의 제조 방법에 의해 반도체 발광 소자용 기판을 형성하는 공정과,
상기 반도체 발광 소자용 기판에서 상기 단차가 형성된 상기 상면에, 반도체층을 포함하는 발광 구조체를 형성하는 공정을 포함하는 반도체 발광 소자의 제조 방법.
[15] [1] 내지 [14] 중 어느 하나에 기재된 제조 방법에 의해 반도체 발광 소자용 기판을 얻는 공정과, 얻어진 반도체 발광 소자용 기판의 요철 구조가 형성된 면에, 적어도 발광층을 포함하는 반도체 기능층을 적층하는 공정을 구비하는 반도체 발광 소자의 제조 방법.
[16] 기판의 일방의 면에 요철 구조를 갖는 반도체 발광 소자용 기판으로서,
상기 요철 구조는 다수의 볼록부와 각 볼록부 사이의 평탄면을 갖고,
또한, 인접하는 7개의 볼록부의 중심점이 정육각형의 6개의 정점과 대각선의 교점이 되는 위치 관계로 연속하여 정렬되어 있는 에어리어를 복수 구비하고,
상기 복수의 에어리어의 면적, 형상 및 격자 방위가 랜덤인 반도체 발광 소자용 기판.
[17] 상기 요철 구조의 최빈 피치가 5㎛ 이하이고, 상기 다수의 볼록부의 어스펙트비가 0.5∼1.0인 [16]에 기재된 반도체 발광 소자용 기판.
[18] 상기 요철 구조의 최빈 피치가 1㎛ 이하이고, 상기 다수의 볼록부의 어스펙트비가 0.5∼1.0인 [16]에 기재된 반도체 발광 소자용 기판.
[19] 상기 요철 구조의 최빈 피치가 200㎚∼700㎚이고, 상기 다수의 볼록부의 어스펙트비가 0.5∼1.0인 [16]에 기재된 반도체 발광 소자용 기판.
[20] 상기 볼록부 사이를 연결하는 브릿지부를 추가로 구비하는 [16] 내지 [19] 중 어느 하나에 기재된 반도체 발광 소자용 기판.
[21] 상기 기판이 사파이어인 [16] 내지 [20] 중 어느 하나에 기재된 반도체 발광 소자용 기판.
[22] [16] 내지 [20] 중 어느 하나에 기재된 반도체 발광 소자용 기판과, 상기 반도체 발광 소자용 기판 상에 적층된 반도체 기능층을 구비하고, 상기 반도체 기능층이 적어도 발광층을 포함하는 반도체 발광 소자.
[23] 상기 반도체 기능층의 광 추출측에, 상기 발광층으로부터 출사되는 발광을 상기 발광 파장보다 장파장측으로 파장 변환하는 파장 변환층을 구비하는 [22]에 기재된 반도체 발광 소자.
[24] 상기 파장 변환층이 피크 파장 410㎚∼483㎚의 형광을 발하는 청색 형광체, 피크 파장 490㎚∼556㎚의 형광을 발하는 녹색 형광체 및 피크 파장 585㎚∼770㎚의 형광을 발하는 적색 형광체를 함유하는 [23]에 기재된 반도체 발광 소자.
[25] 상기 파장 변환층이 피크 파장 570㎚∼578㎚의 형광을 발하는 황색 형광체를 함유하는 [24]에 기재된 반도체 발광 소자.
본 발명의 몇 가지 양태에 의하면, 충분한 광 추출 효율이 얻어짐과 동시에 컬러 시프트나 면내 이방성이 높아지는 문제가 방지된 반도체 발광 소자를 제공할 수 있다.
또한, 본 발명의 몇 가지 양태에 의하면, 결정 결함이 적은 반도체층을 형성할 수 있고, 상기 과제를 해결하는 반도체 발광 소자의 제조에 적합한 반도체 발광 소자용 기판을 제공할 수 있다.
또한, 본 발명의 몇 가지 양태는 상기 과제를 해결하는 반도체 발광 소자용 기판을 제조할 수 있고, 간편한 방법으로 저비용 또한 단시간에 피치가 1㎛ 이하인 요철 구조도 형성할 수 있는 반도체 발광 소자용 기판의 제조 방법을 제공할 수 있다.
또한, 본 발명의 몇 가지 양태는 상기 과제를 해결하는 반도체 발광 소자용 기판의 제조 방법을 사용함으로써, 상기 과제를 해결하는 반도체 발광 소자를 제조할 수 있는 반도체 발광 소자의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 반도체 발광 소자용 기판을 모식적으로 나타내는 단면도이다.
도 2는 본 발명의 반도체 발광 소자용 기판을 모식적으로 나타내는 평면도이다.
도 3a는 본 발명의 반도체 발광 소자용 기판의 제조 방법의 설명도로서, 입자 배열 공정 후의 상태를 나타낸다.
도 3b는 본 발명의 반도체 발광 소자용 기판의 제조 방법의 설명도로서, 입자 에칭 공정 후의 상태를 나타낸다.
도 3c는 본 발명의 반도체 발광 소자용 기판의 제조 방법의 설명도로서, 기판 에칭 공정 도중의 상태를 나타낸다.
도 3d는 본 발명의 반도체 발광 소자용 기판의 제조 방법의 설명도로서, 기판 에칭 공정 후의 상태를 나타낸다.
도 4는 단입자막 형성 공정으로 배열된 입자를 모식적으로 나타내는 평면도이다.
도 5a는 LB법을 이용한 입자 배열 공정에 대한 설명도로서, 이행 공정 개시 전 상태를 나타낸다.
도 5b는 LB법을 이용한 입자 배열 공정에 대한 설명도로서, 이행 공정 중의 상태를 나타낸다.
도 6은 본개시 기술에 있어서의 일 실시형태의 반도체 발광 소자용 기판에서 반도체 발광 소자용 기판의 일부를 확대하여 나타내는 부분 사시도이다.
도 7은 일 실시형태에 있어서의 반도체 발광 소자용 기판의 평면 구조의 일부를 확대하여 나타내는 부분 평면도이다.
도 8은 일 실시형태에 있어서의 반도체 발광 소자용 기판의 단면 구조의 일부를 나타내는 부분 단면도로서, 도 7에 있어서의 23-23선에서 본 부분 단면도이다.
도 9는 일 실시형태에 있어서의 반도체 발광 소자용 기판의 단면 구조의 일부를 나타내는 부분 단면도로서, 도 7에 있어서의 24-24선에서 본 부분 단면도이다.
도 10은 일 실시형태의 반도체 발광 소자용 기판의 제조 방법에 있어서의 단입자막의 형성 공정에서 형성되는 단입자막의 평면 구조의 일부를 나타내는 부분 평면도이다.
도 11은 일 실시형태의 반도체 발광 소자용 기판의 제조 방법에 있어서의 단입자막의 에칭 공정에서 에칭된 단입자막의 평면 구조의 일부를 나타내는 부분 평면도이다.
도 12는 일 실시형태의 반도체 발광 소자용 기판의 제조 방법에 있어서의 발광 구조체 형성면의 에칭 공정에서 에칭된 발광 구조체 형성면의 평면 구조의 일부를 나타내는 부분 평면도이다.
도 13은 일 실시형태에 있어서의 반도체 발광 소자의 단면 구조의 일부를 모식적으로 나타내는 부분 단면도이다.
도 14는 본개시 기술에 있어서의 변형예의 반도체 발광 소자용 기판에서 반도체 발광 소자용 기판의 단면 구조의 일부를 확대하여 나타내는 부분 사시도로서, 좌측이 일 실시형태에서 설명되는 도 8에 대응하는 도면이며, 우측이 일 실시형태에서 설명되는 도 9에 대응하는 도면이다.
도 15는 본개시 기술에 있어서의 변형예의 반도체 발광 소자용 기판에서 반도체 발광 소자용 기판의 단면 구조의 일부를 확대하여 나타내는 부분 사시도로서, 좌측이 일 실시형태에서 설명되는 도 8에 대응하는 도면이며, 우측이 일 실시형태에서 설명되는 도 9에 대응하는 도면이다.
[제1 실시형태]
＜반도체 발광 소자용 기판＞
도 1, 2를 이용하여, 본 발명의 일실시형태에 따른 반도체 발광 소자용 기판(11)에 대해 설명한다. 도 1에 나타내는 바와 같이, 반도체 발광 소자용 기판(11)은 기판의 일방의 면에 요철 구조를 갖고 있다.
기판 표면의 요철 구조는 다수의 볼록부(c11∼c1n)를 갖고 있다. 또한, 각 볼록부 사이는 평탄면(f11∼f1n)으로 되어 있다.
도 1에 있어서의 t11∼t1n은 각 볼록부(c11∼c1n)의 중심점이다. AFM(원자간력 현미경)의 측정 결과에 기초하여, 기준면과 평행으로 각 볼록부에 대해 20㎚ 마다 복수의 등고선을 긋고, 각 등고선의 중심점(x좌표와 y좌표로 결정되는 점)을 구한다. 이들 각 중심점의 평균 위치(각 x좌표의 평균과 y좌표의 평균으로 결정되는 위점)가 상기 볼록부의 중심점이다.
도 1에 있어서의 m11∼m1n은 AFM으로 구한 인접하는 중심점의 중점이다. 또한, 평탄면(f11∼f1n)은 AFM의 측정 결과에 기초하여, 그 영역 내의 중점에 있어서의 표면 높이와, 그 영역 내에 있어서의 임의의 점의 표면 높이를 잇는 직선의, AFM의 기준면에 대한 기울기가 ±10˚이하인 영역이다.
각 평탄면(f11∼f1n)의 주변은 요철 구조의 최빈 피치 P가 1㎛ 이하인 경우는 각 중점 m1∼mn으로부터 2㎚∼300㎚의 거리에 있는 것이 바람직하고, 5㎚∼100㎚의 거리에 있는 것이 보다 바람직하다. 요철 구조의 최빈 피치 P가 1㎛ 초과인 경우는 각 평탄면(f11∼f1n)의 주변이 각 중점 m11∼m1n으로부터 100㎚∼3000㎚의 거리에 있는 것이 바람직하고, 200㎚∼2000㎚의 거리에 있는 것이 보다 바람직하다.
각 평탄면의 주변과 각 중점의 거리가 바람직한 하한값 이상이면, 충분한 평탄면의 면적이 확보되어 기판 상에서 반도체층을 안정적으로 에피택셜 성장시키기 쉽다. 또한, 각 평탄면의 주변과 각 중점의 거리가 바람직한 상한값 이하이면, 충분한 밀도로 볼록부를 형성하고, 광 추출 효율 향상의 효과를 얻기 쉽다.
또한, 각 평탄면(f11∼f1n)은 이하와 같은 배치가 되도록 볼록부(c11∼c1n)를 형성한다. 볼록부(c11∼c1n)의 정점을 지나, 기판에 수직인 단면, 즉 도 1에 나타내는 단면에서 보았을 때의 평탄면(f11∼f1n)의 길이가 볼록부(c11∼c1n) 중 서로 이웃하는 두 개의 볼록부의 정점끼리를 잇는 직선에 대해 5％∼40％, 바람직하게는 15％∼25％가 되도록 볼록부(c11∼c1n)가 형성된다.
볼록부의 형상으로는, 원뿔, 원뿔대, 원뿔의 경사면이 외측으로 팽출된 죽순 형상이나 반구 형상, 원뿔대의 경사면이 외측으로 팽출된 형상(죽순 형상이나 반구 형상의 정상부를 절단한 형상) 등을 들 수 있다.
요철 구조의 최빈 피치 P는 100㎚∼5㎛가 바람직하고, 100㎚∼1㎛가 보다 바람직하고, 200㎚∼700㎚의 범위가 더욱 바람직하며, 300㎚∼600㎚의 범위가 특히 바람직하다. 최빈 피치 P가 바람직한 범위 내이면, 광의 전반사를 방지하기 쉽다. 특히, 최빈 피치 P가 1㎛ 이하이면, 청색∼자외의 광 추출 효율을 보다 효과적으로 높이는 것이 가능하다. 이 때문에, GaN이나 InGaN 등의 성막을 행하여 발광 파장이 청색∼자외 영역의 반도체 발광 소자에 사용하는 기판의 요철 구조로서 바람직하다.
최빈 피치 P는 구체적으로는 다음과 같이 하여 구해진다.
우선, 요철면에 있어서의 무작위로 선택된 영역에서, 한 변이 최빈 피치 P의 30∼40배의 정방형의 영역에 있어서의 기판면과 평행한 면을 AFM 기준면으로 하여, 당해 상기 정방형의 영역에 대해, AFM 이미지를 얻는다. 예를 들면, 최빈 피치가 300㎚ 정도인 경우, 9㎛×9㎛∼12㎛×12㎛의 영역의 이미지를 얻는다. 그리고, 이 이미지를 푸리에 변환에 의해 파형 분리하여, FFT상(고속 푸리에 변환상)을 얻는다. 이어서, FFT상의 프로파일에 있어서의 0차 피크로부터 1차 피크까지의 거리를 구한다. 이렇게 하여 구해진 거리의 역수가 이 영역에 있어서의 최빈 피치 P이다. 이러한 처리를 무작위로 선택된 합계 25지점 이상의 동일 면적의 영역에 대해 동일하게 행하여, 각 영역에 있어서의 최빈 피치를 구한다. 이렇게 하여 얻어진 25지점 이상의 영역에 있어서의 최빈 피치 P1∼P25의 평균값이 최빈 피치 P이다. 또한, 이 때, 각 영역끼리는 적어도 1㎜ 떨어져 선택되는 것이 바람직하고, 보다 바람직하게는 5㎜∼1㎝ 떨어져 선택된다.
볼록부의 최빈 높이 H는 50㎚∼5㎛ 사이로 조정되는 것이 바람직하다. 특히 최빈 피치 P가 1㎛ 이하인 경우에 있어서는, 볼록부의 최빈 높이 H가 50㎚ 이상 1㎛ 이하인 것이 바람직하고, 100㎚ 이상 700㎚ 이하인 것이 더욱 바람직하다.
최빈 높이 H가 바람직한 범위 내이면, 그 후 성막되는 질화 화합물의 성막 결함이 저감되고, 또한 광의 전반사를 방지하여, 광 추출 효율을 개선할 수 있다.
볼록부의 최빈 높이 H는 구체적으로는 다음과 같이 하여 구해진다.
우선, AFM 이미지로부터, 임의의 방향과 위치에 있어서의 길이 1㎜의 선을 따른 볼록부(c11∼c1n)의 정점을 지나, 기판에 수직인 단면, 즉 도 1과 같은 단면을 얻는다. 이 단면의 볼록부가 30개 이상 포함되는 임의의 부분을 추출하고, 그 중에 포함되는 각 볼록부에 대해, 그 정점의 높이와, 당해 상기 볼록부에 인접하는 볼록부 사이의 평탄부에 있어서의 가장 낮은 위치의 높이의 차를 구한다. 얻어진 값을 유효 자리수 2자리로 반올림하여 각 볼록부의 높이로 하고, 그 최빈값을 최빈 높이 H로 한다.
반도체 발광 소자용 기판(11)은 도 2에 나타내는 바와 같이 복수의 에어리어(C11∼C1n)를 갖고 있다.
각 에어리어(C11∼C1n)는 인접하는 7개의 볼록부의 중심점이 정육각형의 6개의 정점과 대각선의 교점이 되는 위치 관계로 연속하여 정렬되어 있는 영역이다. 또한, 도 2에서는 각 볼록부의 중심점의 위치를 편의상 그 중심점을 중심으로 하는 원(u1)으로 나타내고 있다. 원(u1)은 도 1에 나타내는 바와 같이, 각 볼록부뿐만 아니라, 그 주변의 평탄면을 포함하는 영역에 상당한다.
본 실시형태에 있어서, 인접하는 7개의 볼록부의 중심점이 정육각형의 6개의 정점과 대각선의 교점이 되는 위치 관계란, 구체적으로는, 이하의 조건을 만족시키는 관계를 말한다.
우선, 1개의 중심점(t11)으로부터, 인접하는 중심점(t12)의 방향으로 길이가 최빈 피치 P와 동일한 길이의 선분(L1)을 긋는다. 이어서 중심점(t11)으로부터, 선분(L1)에 대해, 60˚, 120˚, 180˚, 240˚, 300˚의 각 방향으로, 최빈 피치 P와 동일한 길이의 선분(L2∼L6)을 긋는다. 중심점(t11)에 인접하는 6개의 중심점이 중심점(t11)과 반대측에 있어서의 각 선분(L1∼L6)의 종점으로부터, 각각 최빈 피치 P의 15％ 이내의 범위에 있으면, 이들 7개의 중심점은 정육각형의 6개의 정점과 대각선의 교점이 되는 위치 관계에 있다.
각 에어리어(C11∼C1n)의 최빈 면적 Q(각 에어리어 면적의 최빈값)는 이하의 범위인 것이 바람직하다.
최빈 피치 P가 500㎚ 미만일 때, 10㎜×10㎜의 AFM 이미지 측정 범위 내에 있어서의 최빈 면적 Q는 0.026㎛2∼6.5㎜2인 것이 바람직하다.
최빈 피치 P가 500㎚ 이상 1㎛ 미만일 때, 10㎜×10㎜의 AFM 이미지 측정 범위 내에 있어서의 최빈 면적 Q는 0.65㎛2∼26㎜2인 것이 바람직하다.
최빈 피치 P가 1㎛ 이상일 때, 50㎜×50㎜의 AFM 이미지 측정 범위 내에 있어서의 최빈 면적 Q는 2.6㎛2∼650㎜2인 것이 바람직하다.
최빈 면적 Q가 바람직한 범위 내이면, 광의 컬러 시프트나 면내 이방성이 높아지는 문제를 방지하기 쉽다.
또한, 각 에어리어(C11∼C1n)는 도 2에 나타내는 바와 같이, 면적, 형상 및 격자 방위가 랜덤이다. 또한, 여기서 말하는 에어리어(C11∼C1n)의 격자 방위란, 기판의 상면에서 보았을 경우, 동일 에어리어 내에서 근접하는 볼록부의 정점을 이어 얻어지는 기본 병진 벡터(삼각 격자의 경우는 2개 존재한다)의 방향을 말한다.
면적의 랜덤성의 정도는 구체적으로는 이하의 조건을 만족하는 것이 바람직하다.
우선, 하나의 에어리어의 경계선이 외접하는 최대 면적의 타원을 그리고, 그 타원을 하기 식(α)로 나타낸다.
X2/a2＋Y2/b2＝1 ···(α)
최빈 피치 P가 500㎚ 미만일 때, 10㎜×10㎜의 AFM 이미지 측정 범위 내에 있어서의 πab의 표준 편차는 0.08㎛2 이상인 것이 바람직하다.
최빈 피치 P가 500㎚ 이상 1㎛ 미만일 때, 10㎜×10㎜의 AFM 이미지 측정 범위 내에 있어서의 πab의 표준 편차는 1.95㎛2 이상인 것이 바람직하다.
최빈 피치 P가 1㎛ 이상일 때, 50㎜×50㎜의 AFM 이미지 측정 범위 내에 있어서의 πab의 표준 편차는 8.58㎛2 이상인 것이 바람직하다.
πab의 표준 편차가 바람직한 범위 내이면, 회절광의 평균화의 효과가 우수하다.
또한, 각 에어리어(C11∼C1n)의 형상의 랜덤성의 정도는 구체적으로는 상기 식(α)에 있어서의 a와 b의 비, a/b의 표준 편차가 0.1 이상인 것이 바람직하다.
또한, 각 에어리어(C11∼C1n)의 격자 방위의 랜덤성은 구체적으로는 이하의 조건을 만족하는 것이 바람직하다.
우선, 임의의 에어리어(I)에 있어서의 임의의 인접하는 2개의 볼록부의 중심점을 잇는 직선(K0)을 긋는다. 다음으로, 상기 에어리어(I)에 인접하는 1개의 에어리어(II)를 선택하고, 그 에어리어(II)에 있어서의 임의의 볼록부와, 그 볼록부에 인접하는 6개의 볼록부의 중심점을 잇는 6개의 직선(K1∼K6)을 긋는다. 직선(K1∼K6)이 직선(K0)에 대해, 모두 3도 이상 상이한 각도인 경우, 에어리어(I)와 에어리어(II)의 격자 방위가 상이한 것으로 정의한다.
에어리어(I)에 인접하는 에어리어 중, 격자 방위가 에어리어(I)의 격자 방위와 상이한 에어리어가 2 이상 존재하는 것이 바람직하고, 3 이상 존재하는 것이 바람직하며, 5 이상 존재하는 것이 더욱 바람직하다.
반도체 발광 소자용 기판(11)의 요철 구조는 격자 방위가 각 에어리어(C11∼C1n) 내에서는 구비되어 있지만, 거시적으로는 구비되어 있지 않은 다결정 구조와 같은 배치로 되어 있다. 거시적인 격자 방위의 랜덤성은 FFT(고속 푸리에 변환) 기본파의 최대값과 최소값의 비로 평가할 수 있다. FFT 기본파의 최대값과 최소값의 비는 AFM상을 취득하고, 그 2차원 푸리에 변환상을 구해, 기본파의 파수만 원점으로부터 떨어진 원주를 작도하고, 이 원주상의 가장 진폭이 큰 점과 가장 진폭이 작은 점을 추출하여, 그 진폭의 비로서 구한다. 이 때의 AFM상의 취득 방법은 최빈 피치 P를 구할 때의 AFM상의 취득 방법과 동일하다.
FFT 기본파의 최대값과 최소값의 비가 큰 요철 구조는 격자 방위가 구비되어 있고, 요철 구조를 2차원 결정으로 간주했을 경우 단결정성이 높은 구조 배치라고 할 수 있다. 반대로, FFT 기본파의 최대값과 최소값의 비가 작은 요철 구조는 격자 방위가 구비되어 있지 않고, 요철 구조를 2차원 결정으로 간주했을 경우는 다결정 구조와 같은 배치라고 할 수 있다.
반도체 발광 소자용 기판(11)의 요철 구조가 상기 바람직한 범위의 FFT 기본파의 최대값과 최소값의 비를 갖는 경우, 특정 면내 방향에 회절광이 방사되지 않고, 균등하게 회절광이 방사된다. 이 때문에, 반도체 발광 소자의 방사 강도가 보는 각도에 따라 상이한 경우는 없다. 바꾸어 말하면, 면내 방사 이방성이 낮은 반도체 발광 소자를 얻을 수 있다.
또한, 반도체 발광 소자에 있어 컬러 시프트가 발생하는 것도 방지할 수 있다. 컬러 시프트는 보는 각도에 따라 색이 상이한 현상이다. 예를 들면, 광이 형광체에 의해 파장 변환된 후 소자 내에서 광이 다시 반도체 발광 소자용 기판(11)의 요철 구조에 의한 회절을 행하는 경우(상면에 반사 전극을 형성하고 3원색 형광체에 의해 자외광을 백색으로 변환하는 보텀 에미션형 백색 LED 등), 회절광이 원래의 스펙트럼에 겹쳐져, 특정 파장이 강해지는 결과가 생긴다.
상기 바람직한 범위의 FFT 기본파의 최대값과 최소값의 비를 갖는 요철 구조이면, 회절광이 출사하는 각도가 치우치지 않도록 할 수 있기 때문에, 컬러 시프트를 억제할 수 있다.
반도체 발광 소자용 기판(11)은 요철 구조가 적당한 랜덤성을 갖는다. 이 때문에, 충분한 광 추출 효율이 얻어짐과 함께 회절광을 평균화함으로써 컬러 시프트나 면내 이방성이 높아지는 문제를 방지할 수 있다. 또한, 볼록부와 볼록부 사이가 평탄면으로 되어 있으므로, 반도체층을 안정적으로 성장시킬 수 있다.
＜반도체 발광 소자용 기판의 제조 방법＞
본 실시형태의 반도체 발광 소자용 기판의 제조 방법은 기판에 복수의 입자를 배열시키는 입자 배열 공정과, 상기 입자가 에칭되고, 상기 기판이 실질적으로 에칭되지 않는 조건으로, 상기 배열한 복수의 입자를 드라이 에칭하여 입자 간에 간극을 형성하는 입자 에칭 공정과, 상기 입자 에칭 공정 후의 복수의 입자를 에칭 마스크로서 상기 기판을 드라이 에칭하여, 상기 기판의 일방의 면에 요철 구조를 형성하는 기판 에칭 공정을 구비한다.
이하, 본 실시형태의 반도체 발광 소자용 기판의 제조 방법에 사용하는 기판(가공 전 기판)에 대해 설명한 후, 각 공정을 도 3a∼도 3d에 따라 순차 설명한다. 또한, 도 3a∼도 3d에서는 설명의 편의상, 입자(M)와 기판(S)에 형성되는 요철을 극단적으로 확대하고 있다.
[기판]
기판의 재질로는, 사파이어, SiC, Si, MgAl2O4, LiTaO3 , LiNbO3 , ZrB2, GaAs, GaP, GaN, AlN , AlGaN, InP, InSn, InAlGaN, 또는 CrB2 등의 재료로 이루어지는 판재를 사용할 수 있다. 그 중에서도, 기계적 안정성, 열 안정성, 광학 안정성, 화학적 안정성, 또한 광 투과성을 갖는 점에서 사파이어가 바람직하다.
본 실시형태의 반도체 발광 소자용 기판의 제조 방법에는 평탄성이 높은 기판뿐만 아니라, 평탄성이 낮은 기판에도 원하는 요철 구조를 양호한 정밀도로 형성하는 것이 가능하다. 본 실시형태에서 사용하는 단입자막은 기판에 어느 정도의 요철이 있어도 추종하여 제막되기 때문에, 평탄성이 낮은 기판에서도 양호한 정밀도로 단층이며 균일한 단입자막 마스크를 제막하는 것이 가능하기 때문이다.
구체적으로는, ASTM F657로 규정되는 최대 두께 및 최소 두께 간의 절대차(TTV)가 5㎛∼30㎛, ASTM F1390으로 규정되는 기준면으로부터의 편차의 최대값과 최소값의 차(WARP)가 10㎛∼50㎛, ASTM F534.3.1.2로 규정되는 기판의 중심부에서의 기준면으로부터의 간격의 절대값(｜BOW｜)이 10㎛∼50㎛인 기판을 사용해도, 하기 식(3)을 만족하는 반도체 발광 소자용 기판을 얻을 수 있다.
H＇＝(2.5±0.5) P＾(-0.4±0.1)±1.5 ···(3)
여기서, H＇는 요철 구조의 높이의 변동 계수, P는 본 실시형태에 의해 기판에 형성되는 요철 구조의 최빈 피치(㎛)이다.
변동 계수 H＇는 일반적으로 다음과 같이 하여 구해진다. 우선, 최빈 높이 H를 상술한 바와 같이 구하고, 다음으로 평균값μ＝ΣH/n(ΣH：데이터수의 총합, n＝데이터수) 및 표준 편차σ＝((Σ(H-μ)＾2)/n)＾(1/2)를 구한 후에, 변동 계수H＇＝σ／μ×100이 구해진다. 또한, 최빈 피치 P를 구하는 방법은 상술한 바와 같다. 본 실시형태에 대해서는, 각 피치에 대해 변동 계수를 구한 후에, 세로축에 변동 계수, 가로축에 피치를 취함으로써, 경험식(3)을 얻었다.
반도체 발광 소자용 기판의 요철 구조가 식(3)을 만족시키면, 그 후 성막되는 질화 화합물의 성막 결함이 저감되고, 또한 광의 전반사를 방지하고, 광 추출 효율을 개선하는 것이 가능해진다. 성막 결함이 저감되는 조건으로는, 변동 계수 H＇가 10％ 이하의 조건인 것이 바람직하고, 5％ 이하인 것이 보다 바람직하고, 3％ 이하인 것이 더욱 바람직하다. 본 실시형태에서는 TTV가 5㎛∼30㎛, WARP가 10㎛∼50㎛, ｜BOW｜가 10㎛∼50㎛의 범위 내에 있어서의 평탄성이 낮은 기판을 사용해도, 식(3)이 기판 전체면에 있어서, 항상 성립되는 것을 알아내었다. 한편, 종래법인 포토리소그래피법에 의한 반도체 발광 소자 기판에 의하면, 마스크로서 사용하는 포토레지스트의 두께에 따라 다르지만, 기판 전체면에 있어서, 상기 TTV, WARP, ｜BOW｜의 범위에 있어서, 변동 계수 H＇를 10％ 이하로 하는 것은 곤란하다.
[입자 배열 공정]
입자 배열 공정에서는 도 3a에 나타내는 바와 같이, 기판(S1)의 일방의 면인 평탄면(X)에 복수의 입자(M1)을 단일층으로 배열시킨다. 즉, 입자(M1)의 단입자막을 형성한다.
입자(M1)는 무기 입자인 것이 바람직하지만, 조건에 따라서는 유기 고분자 재료 등도 사용할 수 있다. 무기 입자이면, 입자 에칭 공정에 있어서 기판(M)이 실질적으로 에칭되지 않는 조건으로 용이하게 에칭할 수 있다.
무기 입자로는, 예를 들면, 산화물, 질화물, 탄화물, 붕화물, 황화물, 셀렌화물 및 금속 등의 화합물로 이루어지는 입자 및 금속 입자 등을 사용할 수 있다. 유기 입자로는, 폴리스티렌, PMMA 등의 열가소성 수지, 페놀 수지, 에폭시 수지 등의 열경화성 수지 등이 사용 가능하다.
산화물로서 사용할 수 있는 것으로는 실리카, 알루미나, 지르코니아, 티타니아, 세리아, 산화아연, 산화주석 및 이트륨알루미늄가넷(YAG) 등을 들 수 있고, 또한, 이들 구성 원소를 타원소로 부분 치환한 것도 사용할 수 있다.
질화물로서 사용할 수 있는 것으로는, 질화규소, 질화알루미늄, 질화붕소 등 을 들 수 있고, 또한, 이들 구성 원소를 타원소로 부분 치환한 것도 사용할 수 있다.
예를 들면, 실리콘과 알루미늄과 산소와 질소로 이루어지는 사이알론 등의 화합물도 사용할 수 있다.
탄화물로서 사용할 수 있는 것으로는, SiC, 탄화붕소, 다이아몬드, 그라파이트, 풀러렌류 등을 들 수 있고, 또한 이들 구성 원소를 타원소로 부분 치환한 것도 사용할 수 있다.
붕화물로서 사용할 수 있는 것으로는, ZrB2, CrB2 등을 들 수 있고, 또한 이들 구성 원소를 타원소로 부분 치환한 것도 사용할 수 있다.
황화물로서 사용할 수 있는 것으로는, 황화아연, 황화칼슘, 황화카드뮴, 황화스트론튬 등을 들 수 있고, 또한 이들 구성 원소를 타원소로 부분 치환한 것도 사용할 수 있다.
셀렌화물로서 사용할 수 있는 것으로는, 셀렌화아연, 셀렌화카드뮴 등을 들 수 있고, 또한 이들 구성 원소를 타원소로 부분 치환한 것도 사용할 수 있다.
금속으로서 사용할 수 있는 것으로는, Si, Ni, W, Ta, Cr, Ti, Mg, Ca, Al, Au, Ag 및 Zn으로 이루어지는 군으로부터 선택되는 1종류 이상의 금속으로 이루어지는 입자를 사용할 수 있다.
상기 무기 입자는 각각 단독으로 입자(M1)로서 사용할 수 있는 것 이외에, 이들 무기 입자를 혼합한 것을 입자(M)로서 사용할 수도 있다. 또한, 질화물로 이루어지는 무기 입자를 산화물로 피복한 것 같은 피복 입자도 입자(M1)로서 사용할 수 있다. 또한, 상기 무기 입자 중에 세륨이나 유로퓸 등의 부활제를 도입한 형광체 입자를 입자(M1)로서 사용할 수 있다.
또한, 입자(M1)는 서로 상이한 재료로 이루어지는 2종류 이상의 입자의 혼합물이어도 된다. 또한, 입자(M1)는 서로 상이한 재료로 이루어지는 적층체여도 되고, 예를 들면, 무기 질화물로 이루어지는 무기 입자가 무기 산화물에 의해 피복된 입자여도 된다.
상기 무기 입자를 구성하는 화합물 중에서도, 형상 안정성의 점에서 산화물이 바람직하고, 그 중에서도 실리카가 보다 바람직하다.
입자 배열 공정에서는 하기 식(1)로 정의되는 배열 편차 D(％)가 15％ 이하가 되도록, 기판(S1)에 복수의 입자(M1)를 단일층으로 배열시킨다.
D[％] ＝｜B-A｜×100/A ···(1)
단, 식(1) 중, A는 입자(M1)의 평균 입경, B는 입자(M1) 간의 최빈 피치이다. 또한, ｜B-A｜는 A와 B의 차의 절대값을 나타낸다.
편차 D는 0.5％ 이상 15％ 이하인 것이 바람직하고, 1.0％ 이상 10％ 이하인 것이 보다 바람직하며, 1.0％∼3.0％인 것이 더욱 바람직하다.
여기서 입자(M1)의 평균 입경 A란, 단입자막을 구성하고 있는 입자(M1)의 평균 1차 입경으로서, 입자 동적 광산란법에 의해 구한 입도 분포를 가우스 곡선에 피팅시켜 얻어지는 피크로부터 통상의 방법에 의해 구할 수 있다.
한편, 입자(M) 간의 피치란, 시트면 방향에 있어서의 서로 이웃하는 2개의 입자(M1)의 정점과 정점의 거리이고, 입자(M1) 간의 최빈 피치 B란 이들의 최빈값이다. 또한, 입자(M1)가 구형으로 간극 없이 접하고 있으면, 서로 이웃하는 입자(M1)의 정점과 정점의 거리는 서로 이웃하는 입자(M1)의 중심과 중심의 거리와 동일하다.
본 실시형태의 반도체 발광 소자용 기판의 요철 구조의 피치는 입자(M1) 간의 피치를 반영한 것이 되므로, 바람직한 입자(M1) 간의 최빈 피치 B는 본 실시형태의 반도체 발광 소자용 기판의 요철 구조에 있어서의 바람직한 최빈 피치 P와 동일하다. 즉, 입자(M1) 간의 최빈 피치 B는 100㎚∼5㎛가 바람직하고, 100㎚∼1㎛가 보다 바람직하고, 200㎚∼700㎚의 범위가 더욱 바람직하며, 300㎚∼600㎚의 범위가 특히 바람직하다.
입자(M1) 간의 최빈 피치 B는 구체적으로는 다음과 같이 하여 구해진다.
우선, 단입자막에 있어서의 무작위로 선택된 영역에서, 한 변이 입자(M1) 간의 최빈 피치 B의 30배∼40배의 시트면과 평행한 정방형의 영역에 대해, AFM 이미지를 얻는다. 예를 들면, 입경 300㎚의 입자(M1)를 사용한 단입자막의 경우, 9㎛×9㎛∼12㎛×12㎛의 영역의 이미지를 얻는다. 그리고, 이 이미지를 푸리에 변환에 의해 파형 분리하여, FFT상(고속 푸리에 변환상)을 얻는다. 이어서, FFT상의 프로파일에 있어서의 0차 피크로부터 1차 피크까지의 거리를 구한다. 이렇게 하여 구해진 거리의 역수가 이 영역에 있어서의 최빈 피치 B1이다. 이러한 처리를 무작위로 선택된 합계 25지점 이상의 동일 면적의 영역에 대해 동일하게 행하여, 각 영역에 있어서의 최빈 피치 B1∼B25를 구한다. 이렇게 하여 얻어진 25지점 이상의 영역에 있어서의 최빈 피치 B1∼B25의 평균값이 식(1)에 있어서의 최빈 피치 B이다. 또한, 이 때, 각 영역끼리는 적어도 1㎜ 떨어져 선택되는 것이 바람직하고, 보다 바람직하게는 5㎜∼1㎝ 떨어져 선택된다.
또한, 이 때, FFT상의 프로파일에 있어서의 1차 피크의 면적으로부터, 각 이미지에 대해, 그 중의 입자(M) 간의 피치의 간격을 평가할 수도 있다.
이 배열 편차 D는 입자(M1)의 최밀 충전의 정도를 나타내는 지표이다. 즉, 입자의 배열 편차 D가 작은 것은 최밀 충전의 정도가 높고, 입자의 간격이 제어되어 있어, 그 배열의 정밀도가 높은 것을 의미한다.
배열 편차 D(％)를 15％ 이하로 하기 때문에, 입자(M1)의 입경의 변동 계수(표준 편차를 평균값으로 나눈 값)는 20％ 이하인 것이 바람직하고, 10％ 이하인 것이 보다 바람직하며, 5％ 이하인 것이 더욱 바람직하다.
후술한 바와 같이, 본 실시형태에 의해 기판(S1)에 형성되는 요철 구조의 피치(볼록부의 중심점의 피치)는 입자(M1) 간의 최빈 피치 B와 동등해진다. 배열 편차 D(％)가 작으면, 요철 구조의 피치는 입자(M1)의 평균 입경 A와 거의 동등해지므로, 입자(M1)의 평균 입경 A를 적절히 선택함으로써, 원하는 피치의 요철 구조를 양호한 정밀도로 형성할 수 있다.
또한, 볼록부(c11∼c1n)의 바닥면의 최빈 치수 R에 대한 최빈 높이 H를 어스펙트비로 했을 경우, 볼록부(c11∼c1n)의 어스펙트비는 0.5∼1.0이다. 볼록부(c11∼c1n)의 바닥면이란, 평탄면(f1n)과 볼록부(c1n)의 경계에 둘러싸이는 면이다. 볼록부(c11∼c1n)의 바닥면의 치수(R11∼R1n)는 중심점(t1n)을 지나는 직선에 있어서, 평탄면(f1n)과 볼록부(c1n)의 경계와 교차하는 두 개의 점의 거리이다. 최빈 치수 R은 이하와 같이 산출할 수 있다.
우선, AFM 이미지로부터, 볼록부(c1n)가 30개 이상 포함되는 임의의 부분을 추출하고, 그 중에 포함되는 각 c1n에 대해 상기 방법으로 볼록부의 바닥면의 치수를 구하고, 얻어진 값을 유효 자리수 2자리수로 올림해, 각 볼록부(c1n)의 바닥면 직경(R11∼R1n)으로 하여, 그 최빈값을 최빈 치수 R로 한다.
볼록부(c11∼c1n)의 어스펙트비를 0.5∼1.0으로 함으로써, 볼록부(c11∼c1n)사이에 광이 가둬지기 어려워져, 광 추출 효율이 향상된다.
[LB법에 의한 입자 배열 공정]
입자 배열 공정은 이른바 LB법(랭뮤어 블로젯법)의 원리를 이용한 방법에 의해 행하는 것이 바람직하다.
구체적으로는, 수조 내의 물의 액면에 물보다 비중이 작은 용제 중에 입자가 분산된 분산액을 적하하는 적하 공정과, 용제를 휘발시킴으로써 입자로 이루어지는 단입자막을 형성하는 단입자막 형성 공정과, 단입자막을 기판에 옮겨 취하는 이행 공정을 갖는 방법에 의해 입자 배열 공정을 행하는 것이 바람직하다.
이 방법은 단층화의 정밀도, 조작의 간편성, 대면적화에 대한 대응, 재현성등을 겸비한다. 예를 들면, Nature, Vol.361, 7 January, 26(1993) 등에 기재되어 있는 액체 박막법이나 일본 공개특허공보 소58-120255호 등에 기재되어 있는 이른바 입자 흡착법에 비해 매우 우수하고, 공업 생산 레벨에도 대응할 수 있다.
LB법에 의한 입자 배열 공정에 대해, 이하에 구체적으로 설명한다.
(적하 공정 및 단입자막 형성 공정)
우선, 물보다 비중이 작은 용제 중에, 입자(M1)를 첨가하여 분산액을 조제한다. 한편, 수조(트러프)를 준비하고, 이것에, 그 액면 상에서 입자(M1)를 전개시키기 위한 물(이하, 하층수라고 하는 경우도 있다)을 넣는다.
입자(M1)는 표면이 소수성인 것이 바람직하다. 또한, 용제로서도 소수성인 것을 선택하는 것이 바람직하다. 소수성의 입자(M1) 및 용제와 하층수를 조합합으로써, 후술하는 바와 같이, 입자(M1)의 자기 조직화가 진행되어, 2차원적으로 최밀 충전된 단입자막이 형성된다.
용제는 또한, 높은 휘발성을 갖는 것도 중요하다. 휘발성이 높고 소수성인 용제로는, 클로로포름, 메탄올, 에탄올, 이소프로판올, 아세톤, 메틸에틸케톤, 에틸에틸케톤, 톨루엔, 헥산, 시클로헥산, 초산에틸, 초산부틸 등의 1종 이상으로 이루어지는 휘발성 유기 용제를 들 수 있다.
입자(M1)가 무기 입자인 경우, 통상 그 표면은 친수성 때문에, 소수화제로 소수화하여 사용하는 것이 바람직하다. 소수화제로는, 예를 들면, 계면활성제, 금속 알콕시실란 등을 사용할 수 있다.
입자(M1)의 소수화는 일본 공개특허공보 2009-162831호에 기재된 소수화제와 동일한 계면활성제, 금속 알콕시실란 등을 사용하여, 동일한 방법으로 실시할 수 있다.
또한, 형성하는 단입자막의 정밀도를 보다 높이기 위해서는, 액면에 적하하기 전의 분산액을 멤브레인 필터 등으로 정밀 여과하고, 분산액 중에 존재하는 응집 입자(복수의 1차 입자로 이루어지는 2차 입자)를 제거하는 것이 바람직하다. 이와 같이 미리 정밀 여과를 행해 두면 부분적으로 2층 이상이 된 지점이나, 입자가 존재하지 않는 결함 지점이 생기기 어려워, 정밀도가 높은 단입자막이 얻어지기 쉽다.
상세하게는 후술하는 이행 공정에 있어서, 단입자막의 표면압을 계측하는 표면 압력 센서와, 단입자막을 액면 방향으로 압축하는 가동 배리어를 구비한 LB 트러프 장치를 사용하면, 형성된 단입자막의 결함 지점을 표면압의 차에 기초하여 어느 정도 검지하는 것이 가능하다.
하지만, 수㎛∼수십㎛ 정도의 크기의 결함 지점은 표면압의 차로서 검지되기 어렵다. 미리 정밀 여과를 행해 두면, 수㎛∼수십㎛ 정도의 크기의 결함이 발생되기 어려워져, 고정밀의 단입자막을 얻기 쉬워진다.
이상 설명된 분산액을 하층수의 액면에 적하한다(적하 공정). 그러면, 분산매인 용제가 휘발됨과 함께, 입자(M1)가 하층수의 액면 상에 단층으로 전개되고, 2차원적으로 최밀 충전된 단입자막을 형성할 수 있다(단입자막 형성 공정).
하층수에 적하하는 분산액의 입자 농도는 1질량％∼10질량％로 하는 것이 바람직하다. 또한, 적하 속도를 0.001㎖/초∼0.01㎖/초로 하는 것이 바람직하다. 분산액 중의 입자(M1)의 농도나 적하량이 이러한 범위이면, 입자가 부분적으로 클러스터 형상으로 응집되어 2층 이상이 되는, 입자가 존재하지 않는 결함 지점이 생기거나 입자 간의 피치가 넓어지는 등의 경향이 억제된다. 이 때문에, 각 입자가 고정밀도로 2차원으로 최밀 충전된 단입자막이 보다 얻기 쉽다.
단입자막 형성 공정에서는, 입자(M1)의 자기 조직화에 의해 단입자막이 형성된다. 그 원리는 입자가 집결되면, 그 입자 간에 존재하는 분산매에서 기인하여 표면 장력이 작용하고, 그 결과, 입자(M1)끼리는 랜덤으로 존재하는 것이 아니라, 2차원적 최밀 충전 구조를 자동적으로 형성한다는 것이다. 이러한 표면 장력에 의한 최밀 충전은 다른 표현으로 하면 횡방향의 모세관력에 의한 배열화라고도 할 수 있다.
특히, 예를 들면, 콜로이달 실리카와 같이, 구형이며 입경의 균일성도 높은 입자(M1)가 수면 상에 뜬 상태로 3개 모여 접촉하면, 입자군의 흘수선의 합계 길이를 최소로 하도록 표면 장력이 작용한다. 그 결과, 도 4에 나타내는 바와 같이, 3개의 입자(M1)는 도면 중 T1로 나타내는 정삼각형을 기본으로 하는 배치로 안정화 된다.
단입자막 형성 공정은 초음파 조사 조건하에서 실시하는 것이 바람직하다. 하층수로부터 수면을 향하여 초음파를 조사하면서 분산액의 용제를 휘발시키면, 입자(M)의 최밀 충전이 촉진되어, 각 입자(M1)가 보다 고정밀도로 2차원으로 최밀 충전된 단입자막이 얻어진다. 이 때, 초음파의 출력은 1W∼1200W가 바람직하고, 50W∼600W가 보다 바람직하다.
또한, 초음파의 주파수에는 특별히 제한은 없지만, 예를 들면, 28kHz∼5MHz가 바람직하고, 보다 바람직하게는 700kHz∼2MHz이다. 진동수가 지나치게 높으면, 수분자의 에너지 흡수가 시작되어, 수면으로부터 수증기 또는 물방울이 솟아오르는 현상이 일어나기 때문에 바람직하지 않다. 한편, 진동수가 지나치게 낮으면, 하층수 중의 캐비테이션 반경이 커져, 수중에 거품이 발생하여 수면을 향해 부상한다.이러한 거품이 단입자막 아래에 집적되면, 수면의 평탄성을 잃기 때문에 곤란하다.
초음파 조사에 의해 수면에 정상파가 발생한다. 어느 주파수에서도 출력이 지나치게 높거나, 초음파 진동자와 발신기의 튜닝 조건에 의해 수면의 파고가 지나치게 높아지면, 단입자막이 수면파에 의해 파괴되기 때문에 주의가 필요하다.
이상의 점에 유의하여 초음파의 주파수 및 출력을 적절히 설정하면, 형성되어 있는 단입자막을 파괴하지 않고, 효과적으로 입자의 최밀 충전을 촉진할 수 있다. 효과적인 초음파 조사를 행하기 위해서는 입자의 입경으로부터 계산되는 고유 진동수를 기준으로 하는 것이 좋다. 하지만, 입경이 예를 들면, 100㎚ 이하 등 작은 입자가 되면 고유 진동수는 매우 높아지기 때문에, 계산 결과와 같은 초음파 진동을 부여하는 것은 곤란해진다. 이러한 경우는 입자 2량체 내지 20량체 정도까지의 질량에 대응하는 고유 진동을 부여하는 것으로 가정하고 계산을 행하면, 필요한 진동수를 현실적인 범위까지 저감시킬 수 있다. 입자의 회합체의 고유 진동수에 대응하는 초음파 진동을 부여했을 경우에도, 입자의 충전율 향상 효과는 발현된다. 초음파의 조사 시간은 입자의 재배열이 완료되는데 충분하면 되고, 입경, 초음파의 주파수, 수온 등에 따라 소요 시간이 변화한다. 하지만, 통상의 제작 조건에서는 10초간∼60분간으로 행하는 것이 바람직하고, 보다 바람직하게는 3분간∼30분간이다.
초음파 조사에 의해 얻어지는 이점은 입자의 최밀 충전화(랜덤 배열을 6방 최밀화한다) 외에, 나노 입자의 분산액 조제시에 발생하기 쉬운 입자의 연응집체를 파괴하는 효과, 한 번 발생한 점결함, 선결함, 또는 결정 전이 등도 어느 정도 수복하는 효과가 있다.
(이행 공정)
단입자막 형성 공정에 의해 액면 상에 형성된 단입자막을, 이어서, 단층 상태인 그대로 기판(S1)에 옮겨 취한다(이행 공정).
단입자막을 기판(S1)에 옮겨 취하는 구체적인 방법에는 특별히 제한은 없고, 예를 들면, 소수성의 기판(S1)을 단입자막에 대해 대략 평행한 상태로 유지하면서, 상방으로부터 강하시켜 단입자막에 접촉시키고, 모두 소수성인 단입자막과 기판의 친화력에 의해, 단입자막을 기판(S1)에 이행시켜, 옮겨 취하는 방법； 단입자막을 형성하기 전에 미리 수조의 하층수 내에 기판(S1)을 대략 수평 방향으로 배치해 두고, 단입자막을 액면 상에 형성한 후에 액면을 서서히 강하시킴으로써, 기판(S1)에 단입자막을 옮겨 취하는 방법 등이 있다.
상기 각 방법에 의해, 특별한 장치를 사용하지 않고 단입자막을 기판(S1)에 옮겨 취할 수 있지만, 보다 대면적의 단입자막이어도, 그 2차적인 최밀 충전 상태를 유지한 채로 기판(S1)에 옮겨 취하기 쉬운 점에서, 이후 공정에 있어서는, 이른바 LB 트러프법을 채용하는 것이 바람직하다(Journal of Materials and Chemistry, Vol.11, 3333 (2001), Journal of Materials and Chemistry, Vol.12, 3268 (2002) 등 참조)
도 5a 및 도 5b는 LB 트러프법의 개략을 모식적으로 나타내는 것이다. 또한, 도 5a 및 도 5b에서는 설명의 편의상, 입자(M)를 극단적으로 확대하고 있다.
이 방법에서는, 수조(V1) 내의 하층수(W1)에 기판(S1)을 미리 대략 연직 방향으로 침지해 두고, 그 상태로 상기 서술한 적하 공정과 단입자막 형성 공정을 행하여, 단입자막(F1)을 형성한다(도 5a). 그리고, 단입자막 형성 공정 후에, 기판(S1)을 대략 연직 방향을 유지한 채로 상방으로 끌어 올림으로써, 단입자막(F)을 기판(S1)에 옮겨 취할 수 있다(도 5b).
또한, 이 도면에서는 기판(S1)의 양면에 단입자막(F1)을 옮겨 취하는 상태를 나타내고 있지만, 요철 구조는 기판(S1)의 일방의 면에만 형성하면 되기 때문에, 단입자막(F1)은 기판(S1)의 평탄면(X1)에만 옮겨 취하면 된다. 기판(S1)의 평탄면(X1)과 반대측의 면(이면)을 두꺼운 판으로 차폐함으로써, 평탄면(X1)측으로부터 이면에대한 입자(M1)의 유입을 방지한 상태로 평탄면(X1)에만 단입자막(F1)을 옮겨 취하면, 보다 정밀하게 단입자막(F1)을 옮겨 취할 수 있으므로 바람직하다. 하지만, 양면에 옮겨 취해도 전혀 지장없다.
여기서 단입자막(F1)은 단입자막 형성 공정에 의해 액면 상에서 이미 단층 상태로 형성되어 있기 때문에, 이행 공정의 온도 조건(하층수의 온도)이나 기판(S1)을 끌어 올리는 속도 등이 다소 변동되어도 이행 공정에 있어서 단입자막(F1)이 붕괴되어 다층화되는 등의 우려는 없다. 또한, 하층수의 온도는 통상, 계절이나 날씨에 따라 변동하는 환경 온도에 의존하고, 거의 10℃∼30℃정도이다.
또한, 이 때, 수조(V1)로서 단입자막(F1)의 표면압을 계측하는 도시를 생략한 윌헬미 플레이트 등을 원리로 하는 표면 압력 센서와, 단입자막(F1)을 액면을 따른 방향으로 압축하는 도시를 생략한 가동 배리어를 구비하는 LB 트러프 장치를 사용하는 것이 바람직하다. 이러한 장치에 의하면, 보다 대면적의 단입자막(F1)을 보다 안정적으로 기판(S1)에 옮겨 취할 수 있다.
즉, 이러한 장치에 의하면, 단입자막(F1)의 표면압을 계측하면서, 단입자막(F1)을 바람직한 확산압(밀도)으로 압축할 수 있고, 또한, 기판(S1) 쪽을 향하여 일정한 속도로 이동시킬 수 있다. 이 때문에, 단입자막(F1)의 액면으로부터 기판(S1)에 대한 이행이 원활히 진행되어, 소면적의 단입자막(F1) 밖에 기판(S1)으로 이행할 수 없는 등의 트러블이 생기기 어렵다. 바람직한 확산압은 5mNm-1∼80mNm-1이며, 보다 바람직하게는 10mNm-1∼40mNm-1이다. 이러한 확산압이면, 각 입자가 보다 고정밀도로 2차원으로 최밀 충전된 단입자막(F1)이 얻어지기 쉽다. 또한, 기판(S1)을 끌어 올리는 속도는 0.5mNm-1∼20㎜/분이 바람직하다. 하층수의 온도는 상술한 바와 같이, 통상 10℃∼30℃이다. 또한, LB 트러프 장치는 시판품으로서 입수할 수 있다.
이와 같이, 각 입자가 가능한한 고정밀도로 2차원으로 최밀 충전된 단입자막(F1) 상태로 기판(S1)에 옮겨 취하는 것이 바람직하지만, 아무리 신중하게 작업을 행해도 100％ 완전한 최밀 충전은 이루어지지 않고, 기판(S1)에 옮겨 취해진 입자는 다결정 상태가 된다. 이로써, 후술하는 각 공정을 거쳐, 최종적으로는, 인접하는 7개의 볼록부의 중심점이 정육각형의 6개의 정점과 대각선의 교점이 되는 위치 관계로 연속하여 정렬되어 있는 에어리어를 복수 구비하는 요철 구조를 기판(S1) 상에 형성하는 것이 가능해진다.
(고정 공정)
이행 공정에 의해, 기판(S1)에 입자(M1)의 단입자막(F1)을 이행시킬 수 있지만, 이행 공정 후에는 이행한 단입자막(F1)을 기판(S1)에 고정하기 위한 고정 공정을 행해도 된다. 이행 공정만으로는, 후술하는 입자 에칭 공정 및 기판 에칭 공정 중에 입자(M1)가 기판(S1) 상을 이동할 가능성이 있다. 특히, 각 입자(M1)의 직경이 서서히 작아지는 기판 에칭 공정의 최종 단계가 되면, 이러한 가능성이 커진다.
단입자막을 기판(S1)에 고정하는 고정 공정을 행함으로써, 입자(M1)가 기판(S1) 상을 이동할 가능성이 억제되어, 보다 안정적이며 또한 고정밀도로 에칭할 수 있다.
고정 공정의 방법으로는, 바인더를 사용하는 방법이나 소결법이 있다.
바인더를 사용하는 방법에서는 단입자막이 형성된 기판(S1)의 평탄면(X)측에 바인더 용액을 공급하여 단입자막을 구성하는 입자(M1)와 기판(S1) 사이에 이것을 침투시킨다.
바인더의 사용량은 단입자막의 질량의 0.001배∼0.02배가 바람직하다. 이러한 범위이면, 바인더가 지나치게 많아 입자(M1) 간에 바인더가 가득 차, 단입자막의 정밀도에 악영향을 준다는 문제를 발생시키지 않고, 충분히 입자를 고정시킬 수 있다. 바인더 용액을 많이 공급한 경우에는 바인더 용액이 침투한 후에, 스핀 코터를 사용하거나 기판(S1)을 기울여, 바인더 용액의 잉여분을 제거하면 된다.
바인더로는, 먼저 소수화제로서 예시한 금속 알콕시실란이나 일반 유기 바인더, 무기 바인더 등을 사용할 수 있고, 바인더 용액이 침투한 후에는 바인더의 종류에 따라, 적절히 가열 처리를 행하면 된다. 금속 알콕시실란을 바인더로서 사용하는 경우에는 40℃∼80℃에서 3분간∼60분간의 조건으로 가열 처리하는 것이 바람직하다.
소결법을 채용하는 경우에는 단입자막이 형성된 기판(S1)을 가열하여, 단입자막을 구성하고 있는 각 입자(M1)를 기판(S1)에 융착시키면 된다. 가열 온도는 입자(M1)의 재질과 기판(S1)의 재질에 따라 결정하면 되지만, 입경이 1㎛φ 이하인 입자(M1)는 그 물질 본래의 융점보다 낮은 온도에서 계면 반응을 개시하기 때문에, 비교적 저온측에서 소결은 완료된다. 가열 온도가 지나치게 높으면, 입자의 융착 면적이 커지고, 그 결과, 단입자막의 형상이 변화하는 등, 정밀도에 영향을 줄 가능성이 있다.
또한, 가열을 공기 중에서 행하면, 기판(S1)이나 각 입자(M1)가 산화할 가능성이 있기 때문에, 소결법을 채용하는 경우는 이러한 산화의 가능성을 고려하여, 조건을 설정하는 것이 필요해진다. 예를 들면, 기판(S1)으로서 실리콘 기판을 사용하고, 이것을 1100℃에서 소결하면, 이 기판(S1)의 표면에는 약 200㎚의 두께로 열산화층이 형성된다. N2 가스나 아르곤 가스 중에서 가열하면, 산화를 피하기 쉽다.
[그 밖의 방법에 의한 입자 배열 공정]
입자 배열 공정은 배열 편차 D(％)를 1.0％ 이상 15％ 이하로 할 수 있으면 특별히 한정은 없고, LB법에 의한 것 이외에, 이하의 방법을 채용할 수 있다.
1) 기판을 콜로이드 입자의 현탁액 중에 침지시키고, 그 후, 기판과 정전기적으로 결합한 제1 층째의 입자층만을 남기고 제2 층째 이상의 입자층을 제거함으로써(입자 흡착법), 단입자막으로 이루어지는 에칭 마스크를 기판 상에 형성하는 방법(일본 공개특허공보 소58-120255호 참조).
2) 기판 상에 바인더층을 형성하고, 그 위에 입자의 분산액을 도포하고, 그 후 바인더층을 가열에 의해 연화시킴으로써, 제1 층째의 입자층만을 바인더층 중에 포매시켜, 여분의 입자를 씻어내는 방법(일본 공개특허공보 2005-279807호 참조).
[입자 에칭 공정]
입자 에칭 공정에서는 기판(S1)이 실질적으로 에칭되지 않는 조건으로 배열된 복수의 입자(M1)를 드라이 에칭한다. 이로써, 도 3b에 나타내는 바와 같이, 실질적으로 입자(M1)만이 에칭되어 입경이 작은 입자(M11)가 되고, 입자(M11) 간에 간극이 형성된다. 한편, 입자 에칭 공정 후의 기판(S11)은 실질적으로 기판(S1)과 동일하고, 기판(S11)의 일방의 표면인 평탄면(X11)에 실질적인 요철은 형성되지 않아, 평탄면(X11)과 평탄면(X1)은 동등하다.
기판(S1)이 실질적으로 에칭되지 않는 조건으로는, 하기 식(2)의 드라이 에칭 선택비가 25％ 이하의 조건인 것이 바람직하고, 15％ 이하의 조건인 것이 바람직하며, 10％ 이하의 조건인 것이 더욱 바람직하다.
드라이 에칭 선택비[％] ＝기판(S1)의 드라이 에칭 속도/입자(M1)의 드라이 에칭 속도×100 ···(2)
이러한 드라이 에칭 조건으로 하기 위해서는, 에칭 가스를 적절히 선택하면 된다. 예를 들면, 기판(S)이 사파이어이고, 입자(M1)가 실리카인 경우, CF4, SF6, CHF3, C2F6, C3F8, CH2F2, O2 및 NF3으로부터 선택되는 1 이상의 가스를 사용하여 드라이 에칭하면, 기판(S1)에 거의 영향을 주지 않고, 입자(M1)를 에칭할 수 있다. 혹은, 기판(S)이 사파이어이고, 입자(M1)가 티타니아(TiO2)인 경우, CF4, SF6, CHF3, C2F6, C3F8, CH2F2, O2 및 NF3으로부터 선택되는 1 이상의 가스를 사용하여 드라이 에칭하면 상기와 동일한 효과가 얻어진다. 또는, 기판(S)이 사파이어이고, 입자(M1)가 폴리스티렌인 경우, CF4, SF6, CHF3, C2F6, C3F8, CH2F2, O2 및 NF3으로부터 선택되는 1 이상의 가스를 사용하여 드라이 에칭하면 상기와 동일한 효과가 얻어진다. 또는, 기판(S)이 실리콘이고, 입자(M1)가 폴리스티렌인 경우, O2 가스를 사용하여 드라이 에칭하면 상기와 동일한 효과가 얻어진다.
입자 에칭 공정 후의 입자(M11)는 다음의 기판 에칭 공정에 있어서 에칭 마스크로서 사용하기 때문에, 기판(S1)의 두께 방향(수직 방향)의 직경(이하 「높이」라고 한다)을 충분히 남겨 둘 필요가 있다. 또한, 입자(M11) 끼리의 사이가 충분히 이간되어 있는 에칭 마스크로 하기 때문에, 입자(M11)의 기판(S1)의 면방향(수평 방향)의 크기(이하 「면적」이라고 한다)는 충분히 작아져 있을 필요가 있다. 이 때문에, 입자 에칭 공정은 높이의 감소를 억제하면서, 면적이 축소되는 조건으로 행하는 것이 바람직하다.
상기 조건으로 하기 위해서는, 바이어스 파워를 낮게 설정하거나 압력을 저압으로 하면 된다.
[기판 에칭 공정]
기판 에칭 공정에서는 입자 에칭 공정 후의 입자(M11)를 에칭 마스크로서 입자 에칭 공정 후의 기판(S11)을 드라이 에칭한다. 기판(S11)은 우선, 입자(M11)끼리의 공극에 있어서 에칭 가스에 노출되므로, 그 부분이 선행하여, 평탄성을 유지한 그대로 에칭된다. 그리고, 입자(M11)도 서서히 에칭되어 작아지기 때문에, 각 입자(M11)의 주변의 하측 부분으로부터 중심의 하측 부분을 향해, 서서히 기판(S11)의 에칭이 진행된다. 그 결과, 도 3c에 나타내는 바와 같이, 입자(M11)는 입경이 더욱 작은 입자(M12)가 된다. 또한, 이 시점에서의 기판(S12)에는 각 입자(M12)의 하측을 정면(頂面)으로 하는 원뿔대 형상의 볼록부(Y12)가 복수 형성된다. 볼록부(Y12)끼리의 공극(오목부의 바닥면)은 입자(M11)끼리의 공극과 거의 대응하고, 그 부분은 평탄면(X12)이 된다.
기판 에칭 공정을 추가로 진행하면, 최종적으로는 각 입자(M12)는 에칭에 의해 소실된다. 그 결과, 도 3d에 나타내는 바와 같이, 기판 에칭 공정 종료 후의 기판(S13)에는 각 입자(M12)의 중심 부분의 하측을 정점으로 하는 원뿔 형상의 볼록부(Y13)가 복수 형성된다. 볼록부(Y13)끼리의 공극(오목부의 바닥면)은 평탄면(X13)이 된다. 평탄면(X13)은 입자(M11)끼리의 공극 및 평탄면(X12)과 거의 대응하고, 평탄면(X12)보다 더욱 깊은 오목부의 바닥면이 된다.
기판 에칭 공정은 기판(S12)(기판(S1))의 드라이 에칭 속도가 입자(M12)(입자(M1))의 에칭 속도를 상회할 필요가 있고, 상기 식(2)의 드라이 에칭 선택비가 100％보다 큰 것을 필요로 한다. 기판 에칭 공정의 상기 식(2)의 드라이 에칭 선택비는 200％ 이상인 것이 바람직하고, 300％ 이상인 것이 보다 바람직하다.
이러한 드라이 에칭 조건으로 하기 위해서는 에칭 가스를 적절히 선택하면 된다. 예를 들면, 기판(S1)이 사파이어이고, 입자(M1)가 실리카인 경우, Cl2, Br2, BCl3, SiCl4, HBr, HI, HCl 및 Ar로부터 선택되는 1 이상의 가스를 사용하여 드라이 에칭하면 된다.
사용 가능한 에칭 장치로는, 반응성 이온 에칭 장치, 이온 빔 에칭 장치 등의 이방성 에칭이 가능한 것으로서, 최소로 20W 정도의 바이어스 전장을 발생할 수 있는 것이면, 플라스마 발생의 방식, 전극의 구조, 챔버의 구조, 고주파 전원의 주파수 등의 사양에는 특별히 제한은 없다.
기판 에칭 공정에서는, 챔버 내의 온도를 60℃∼200℃로 유지하여 행하는 것이 바람직하고, 80℃∼150℃로 유지하여 행하는 것이 보다 바람직하다.
챔버 내의 온도를 상기 온도로 유지함으로써, 기판의 에칭 속도를 높이고 또한 핸들링하기 쉽기 때문에, 제조 효율을 높일 수 있다.
상기 기판이 사파이어 기판인 경우, 특히 상기 온도에서 기판 에칭 공정을 행하는 것이 바람직하다.
볼록부(Y13)의 형상은 바이어스 파워, 진공 챔버 내의 압력, 에칭 가스의 종류에 따라 조정할 수 있다. 예를 들면, 압력을 낮게 하면, 경사각이 완만한 형상이 된다.
또한, 도 3c의 단계에서 기판 에칭 공정을 종료시켜, 원뿔대 형상의 볼록부로 해도 된다. 그 경우, 잔류하는 입자(M12)는 입자(M12)에 대해 에칭성이 있고, 기판(S12)에 대해 내에칭성이 있는 에칭 가스를 사용하는 화학적 제거 방법이나, 브러쉬 롤 세정기 등에 의한 물리적 제거 방법에 의해 제거할 수 있다.
본 실시형태에서 기판(S1)에 형성되는 요철 구조의 피치는 상기한 입자(M1) 간의 최빈 피치 B와 동등해진다. 도 3a에 있어서의 입자(M1)의 배열은 세밀 충전의 정도가 높기 때문에, 입자(M1)의 평균 입경 A를 적절히 선택함으로써, 원하는 피치의 요철 구조를 양호한 정밀도로 형성할 수 있다.
또한, 기판 에칭 공정 전에 입자 에칭 공정을 행하기 때문에, 볼록부와 볼록부 사이, 즉 오목부의 바닥면을 평탄면으로 할 수 있다. 이 때문에, 반도체층을 평탄면 상에 안정적으로 성장시킬 수 있다. 따라서, 반도체층의 결정 결함을 발생시키기 어려운 반도체 발광 소자용 기판으로 할 수 있다.
본 실시형태의 제조 방법에 의하면, 피치가 수㎛인 비교적 큰 요철 구조를 제작하는 비용과 시간보다, 오히려 피치가 1㎛ 이하인(서브 마이크로피치의) 비교적 작은 요철 구조를 제작하는 비용과 시간이 적어도 된다. 이것은 에칭 마스크가 되는 입자의 제조 비용이 입경이 작을수록 낮아진다는 점과, 드라이 에칭 공정에 필요로 하는 프로세스 시간이 입경이 작을수록 짧아진다는 점에 의한 것이다. 또한, 피치가 1㎛ 이하인 비교적 작은 요철 구조를 제조하는 장치와, 피치가 수㎛인 비교적 큰 요철 구조를 제작하면 장치의 비용은 동등하다.
또한, 본 실시형태의 제조 방법에 의하면, 거시적인 격자 방위가 랜덤인(즉, FFT 기본파의 최대값과 최소값의 비가 작은) 다결정 구조와 같은 배치인 요철 구조를 기판(S1)에 형성할 수 있다.
＜반도체 발광 소자＞
본 실시형태의 반도체 발광 소자는 본 실시형태의 반도체 발광 소자용 기판과, 그 요철 구조가 형성된 면에 적층된 반도체 기능층과, p형 전극과, n형 전극을 구비한다. 반도체 기능층은 적어도 발광층을 포함한다.
반도체 기능층은 V족 원소가 질소인 III-V족 질화물 반도체로 구성되어 있는 것이 바람직하다. 예를 들면, GaN, InGaN, AlGaN, InAlGaN, GaAs, AlGaAs, InGaAsP, InAlGaAsP, InP, InGaAs, InAlAs, ZnO, ZnSe, ZnS 등을 들 수 있다. III-V족 질화물 반도체는 사파이어 등의 기판 상에 형성할 필요가 있기 때문이다.
대표적인 III-V족 질화물 반도체는 질화갈륨, 질화인듐이다. 질화알루미늄은 엄밀하게는 절연체이지만, 본 실시형태에 있어서는, 반도체 발광 소자 분야의 관습에 따라, III-V족 질화물 반도체에 상기 해당하는 것으로서 취급한다.
반도체 기능층의 층 구성은 적어도 n형의 도전성을 갖는 층, p형의 도전성을 갖는 층, 이들 사이에 끼워진 발광층을 갖는 III-V족 질화물 반도체의 층으로 이루어지는 구성인 것이 바람직하다. 발광층으로는, InxGayAlZn(단, 0≤x≤1, 0≤y≤1, 0≤z≤1, x＋y＋z＝1)으로 나타내는 III-V족 질화물 반도체로 이루어지는 발광층이 바람직하다.
III-V족 질화물 반도체 기능층에는 n형의 도전성을 갖는 층, p형의 도전성을 갖는 층, 이들 사이에 끼워진 발광층에 추가하여, 이들 층을 고품질의 결정으로 하기 위해 필요한 단층 혹은 다층의 층(후막층, 초격자 박막층인 경우를 포함한다)도 포함하는 경우가 있다.
예를 들면, 버퍼층을 포함하는 경우도 있다.
또한, 상기 각 층도 각각, 복수의 층으로 구성되는 경우가 있다.
구체적인 반도체 기능층으로는, GaN, AlN 등으로 이루어지는 버퍼층, n-GaN, n-AlGaN 등으로 이루어지는 n형의 도전성을 갖는 층(클래드층), InGaN, GaN 등으로 이루어지는 발광층, 언도프 GaN, p-GaN 등으로 이루어지는 p형의 도전성을 갖는 층(클래드층), Mg 도프 AlGaN, Mg 도프 GaN으로 이루어지는 캡층이 순차 적층되어 이루어지는 다층막을 들 수 있다(예를 들면, 일본 공개특허공보 평6-260682호, 일본 공개특허공보 평7-15041호, 일본 공개특허공보 평9-64419호, 일본 공개특허공보 평9-36430호를 참조).
또한, 발광층에 전류를 공급하기 위한 n형 전극 및 p형 전극으로는, Ni, Au, Pt, Pd, Rh, Ti, Al 등의 금속으로 이루어지는 전극을 사용할 수 있다.
반도체 기능층이 갖는 기능은 n형의 도전성과, p형의 도전성과, 캐리어를 재결합시키는 활성을 포함하는 것이 바람직하다. 반도체 기능층에 있어서의 적층 구조는 n형 반도체층과 p형 반도체층 사이에 활성층이 낀 더블 헤테로 구조여도 되고, 복수의 양자우물 구조가 겹쳐진 다중 양자우물 구조여도 된다.
본 실시형태의 반도체 발광 소자는 발광 파장을 조정하기 위해, 상기 반도체 기능층의 광 추출측에 발광층으로부터 출사되는 발광을, 그 발광 파장보다 장파장 측으로 파장 변환하는 파장 변환층을 적층할 수도 있다. 예를 들면, 톱 에미션형 소자의 경우, 발광층에서 발광한 광이 p형 전극측에서 추출되므로, 발광층과 p형 전극 사이에 파장 변환층을 배치할 수 있다. 또는, p형 전극보다 외측(소자의 외측)에 파장 변환층을 배치해도 된다(이 경우는 LED 소자를 포매하는 수지에 형광체를 함유한다). 혹은, 보텀 에미션형 소자의 경우, 발광층에서 발광한 광이 기판을 개재하여 추출되므로, 발광층과 기판 사이에 파장 변환층을 배치할 수 있다. 또한, 발광층에서 발광한 광이 기판을 개재하여 추출되는 경우는 기판의 반도체 발광 소자가 형성되는 면과는 반대의 면에 파장 변환층을 배치할 수 있다. 이 경우, LED 소자를 포매하는 수지에 형광체를 함유하는 방법으로 파장 변환층을 배치해도 된다.
예를 들면, 발광층의 발광 파장이 자외선 영역의 발광 에너지를 많이 포함하는 경우는 상기 파장 변환층에 피크 파장 410㎚∼483㎚의 형광을 발하는 청색 형광체, 피크 파장 490㎚∼556㎚의 형광을 발하는 녹색 형광체 및 피크 파장 585㎚∼770㎚의 형광을 발하는 적색 형광체를 함유시킴으로써, 조명용으로 적합한 백색의 추출광을 얻을 수 있다. 또한, 발광층의 발광 파장이 청색 영역의 발광 에너지를 많이 포함하는 경우는 상기 파장 변환층에 피크 파장 570㎚∼578㎚의 형광을 발하는 황색 형광체를 함유시킴으로써, 조명용으로 적합한 백색의 추출광을 얻을 수 있다.
＜반도체 발광 소자의 제조 방법＞
본 실시형태의 반도체 발광 소자의 제조 방법은 본 실시형태의 발광 소자용 기판의 제조 방법에 의해 발광 소자용 기판을 얻는 공정과, 얻어진 발광 소자용 기판의 요철 구조가 형성된 면에, 적어도 발광층을 포함하는 반도체 기능층을 적층하는 공정을 구비한다.
[반도체 기능층 적층 공정]
반도체 발광 소자용 기판에 반도체 기능층을 적층하는 방법은 MOVPE법(유기 금속 기상 성장법), MBE법(분자선 에피택시법), HVPE법(하이드라이드 기상 성장법)등의 공지의 에피택셜 성장 방법을 사용할 수 있다. 에피택셜 성장법은 기상 에피택셜 성장법, 액상 에피택셜 성장법, 분자선 에피택셜 성장법 등이다. 반응성 스퍼터법은 화합물 반도체층의 구성 원소로 이루어지는 타겟을 스퍼터하고, 타겟으로부터 스퍼터된 입자와 기상 중의 불순물 원소의 반응에 의해 반도체층의 형성 재료를 생성한다. n형 반도체층을 형성하는 방법은 n형 불순물이 첨가되는 에피택셜 성장법이나 반응성 스퍼터법이면 된다. p형 반도체층을 형성하는 방법은 p형 불순물이 첨가되는 에피택셜 성장법이나 반응성 스퍼터법이면 된다.
액상 에피택셜 성장법에서는, 화합물 반도체층의 형성 재료를 포함하는 과포화 용액이 고상과 액상의 평형 상태를 유지하면서, 화합물 반도체층의 형성 재료를 반도체 발광 소자용 기판의 발광 구조체 형성면 상에 결정으로서 성장시킨다. 기상 에피택셜 성장법에서는 원료 가스가 흐르는 분위기가 화합물 반도체층의 형성 재료를 생성하여, 화합물 반도체층의 형성 재료를 발광 구조체 형성면 상에 결정으로서 성장시킨다. 분자선 에피택셜 성장법에서는 화합물 반도체층의 구성 원소로 이루어지는 분자 또는 원자의 빔이 발광 구조체 형성면 상을 조사하여, 화합물 반도체층의 형성 재료를 발광 구조체 형성면 상에 결정으로서 성장시킨다. 그 중에서도, V족 원료로서 AsH3이나 PH3과 같은 수소화물을 사용하는 할라이드 기상 성장법은 성장하는 화합물 반도체층의 두께가 큰 점에서 바람직하다.
III족 원료로는, 예를 들면, 트리메틸갈륨[(CH3)3Ga, 이하 TMG로 기재하는 경우가 있다], 트리에틸갈륨[(C2H5)3Ga, 이하 TEG로 기재하는 경우가 있다] 등의 화학식 R1R2R3Ga(여기서, R1, R2, R3은 저급 알킬기를 나타낸다)로 나타내는 트리알킬갈륨, 트리메틸알루미늄[(CH3)3Al, 이하 TMA로 기재하는 경우가 있다], 트리에틸알루미늄[(C2H5)3Al, 이하 TEA로 기재하는 경우가 있다], 트리이소부틸알루미늄[(i-C4 H9)3Al] 등의 화학식 R1R2R3Al(여기서, R1, R2, R3은 저급 알킬기를 나타낸다)로 나타내는 트리알킬알루미늄, 트리메틸아민알란[(CH3)3N：AlH3], 트리메틸인듐[(CH3)3 In, 이하 TMI로 기재하는 경우가 있다], 트리에틸인듐[(C2H5)3In] 등의 화학식 R1 R2R3In(여기서, R1, R2, R3은 저급 알킬기를 나타낸다)으로 나타내는 트리알킬인듐, 디에틸인듐클로라이드[(C2H5)2InCl] 등의 트리알킬인듐으로부터 1 내지 2개의 알킬기를 할로겐 원자로 치환한 것, 인듐클로라이드[InCl3] 등 화학식 InX3(X는 할로겐 원자)으로 나타내는 할로겐화인듐 등을 들 수 있다. 이들은 단독으로 사용해도 되고, 혼합하여 사용해도 된다.
V족 원료로는, 예를 들면, 암모니아, 히드라진, 메틸히드라진, 1,1-디메틸히드라진, 1,2-디메틸히드라진, t-부틸아민, 에틸렌디아민 등을 들 수 있다. 이들은 단독으로 또는 임의의 조합으로 혼합하여 사용할 수 있다. 이들 원료 중, 암모니아와 히드라진은 분자 중에 탄소 원자를 포함하지 않기 때문에, 반도체 중에 대한 탄소의 오염이 적어 바람직하다.
MOVPE법에 있어서는, 성장시 분위기 가스 및 유기 금속 원료의 캐리어 가스 로는, 질소, 수소, 아르곤, 헬륨 등의 기체를 단독 혹은 혼합하여 사용할 수 있고, 수소, 헬륨이 바람직하다.
본 실시형태에 의하면, 기판의 요철 구조가 적당한 랜덤성을 갖는다. 이 때문에, 충분한 광 추출 효율이 얻어짐과 함께 컬러 시프트나 면내 이방성이 높아지는 문제가 방지된 반도체 발광 소자를 얻을 수 있다. 또한, 볼록부와 볼록부 사이가 평탄면으로 된 기판 상에 반도체를 적층하므로, 반도체층을 평탄면 상에 안정적으로 성장시킬 수 있다. 따라서, 반도체층의 결정 결함이 발생하기 어렵다.
[제2 실시형태]
도 6 내지 도 13을 참조하여, 본 실시형태에 있어서의 반도체 발광 소자용 기판, 반도체 발광 소자, 반도체 발광 소자용 기판의 제조 방법 및 반도체 발광 소자의 제조 방법의 일 실시형태를 설명한다.
[반도체 발광 소자용 기판]
도 6에 나타내는 바와 같이, 반도체 발광 소자용 기판(이하, 소자용 기판(211B)으로 나타낸다)은 1개의 측면인 발광 구조체 형성면(211S)을 갖고 있다. 반도체 발광 소자의 제조 공정에서, 발광 구조체 형성면(211S)에는 발광 구조체가 형성된다.
소자용 기판(211B)을 형성하는 재료는 제1 실시형태에 기재되어 있는 기판의 재료를 사용할 수 있다. 발광 구조체 형성면(211S)은 발광 구조체에 결정성을 부여하는 것에 적합한 결정성을 자신이 갖고 있다.
발광 구조체 형성면(211S)은 다수의 미세한 요철로 구성되는 요철 구조를 갖고 있다. 미세한 요철은 발광 구조체 형성면(211S)이 넓어지는 방향을 따라서 반복되고 있다. 발광 구조체 형성면(211S)이 갖는 요철 구조는 다수의 볼록부(212), 다수의 브릿지부(213) 및 다수의 평탄부(214)로 구성되어 있다.
다수의 평탄부(214)의 각각은 1개의 결정면을 따라 퍼지는 평면이고, 1개의 평면 상에 배치되어 있다. 소자용 기판(211B)의 결정계가 육방정계일 때, 평탄부(214)는 예를 들면, c면, m면, a면, r면으로 이루어지는 군으로부터 선택되는 1개의 면이 연속하는 평면이다. 소자용 기판(211B)의 결정계가 입방정계일 때, 평탄부(214)는 예를 들면, (001)면, (111)면, (110)면으로 이루어지는 군으로부터 선택되는 1개의 면이 나열되는 평면이다. 또한, 평탄부(214)가 갖는 결정면은 상기 지수면보다 고지수면이어도 되고, 발광 구조체에 결정성을 부여하는 것에 적합한 1개의 결정면이면 된다. 복수의 평탄부(214)의 각각이 갖는 결정면은 발광 구조체 형성면(211S) 위에서, 반도체층이 결정성을 가질 것을 촉진한다.
[돌기(12)]
다수의 볼록부(212)의 각각은 그 볼록부(212)에 접속하는 평탄부(214)로부터 돌출되어 있고, 또한, 평탄부(214)에 접속하는 기단으로부터 선단을 향해 가늘어지는 형상을 갖고 있다. 복수의 볼록부(212)의 각각은 반구 형상을 갖고 있다.
또한, 볼록부(212)가 갖는 형상은 반구 형상에 한정되지 않고, 원뿔 형상이어도 되고, 각뿔 형상이어도 된다. 또한, 볼록부(212)의 정점을 지나고, 또한, 발광 구조체 형성면(211S)과 수직인 평면에 의해 볼록부(212)가 절단되었을 때, 그 단면에 나타나는 모선은 곡선이어도 된다. 볼록부(212)가 갖는 형상은 기단으로부터 선단을 향해 가늘어지는 다단 형상이어도 되고, 또한, 선단으로부터 기단을 향하는 도중에 일단 두꺼워지는 형상이어도 된다. 다수의 볼록부(212)의 각각이 갖는 형상은 서로 상이해도 된다.
서로 이웃하는 볼록부(212) 사이의 간격은 볼록부(212)의 피치이다. 볼록부(212)의 피치에 대해서는, 제1 실시형태와 동일해도 된다. 일 측면으로서 피치의 최빈값은 100㎚ 이상 5㎛ 이하인 것이 바람직하다. 볼록부(212)의 피치가 100㎚ 이상 5㎛ 이하이면, 발광 구조체 형성면(211S)에서의 광의 전반사가 억제되는 정도로, 발광 구조체 형성면(211S)에는 이에 필요한 배치 및 밀도로 볼록부(212)가 형성된다. 이 때, 볼록부(212)와 평탄부(214)의 밸런스는 적절히 설계된다. 또한, 볼록부(212)의 피치의 최빈값이 5㎛ 이하이면, 다수의 볼록부(212)가 시인되는 것이 충분히 억제되고, 또한, 소자용 기판(211B)의 두께가 불필요하게 커지는 것이 억제된다.
이러한 피치의 최빈값은 제1 실시형태에 기재되는 최빈 피치 P를 구하는 방법에 의해 구할 수 있다. 예를 들면, 이하에 나타내는 바와 같이, AFM 이미지에 기초하는 화상 처리에 의해 구해진다. 우선, 발광 구조체 형성면(211S)에서 임의로 선택된 직사각형 영역에 대해, AFM 이미지가 얻어진다. 이 때, AFM 이미지가 얻어지는 직사각형 영역에서, 직사각형 영역의 한 변의 길이는 피치의 최빈값의 30배∼40배이다. 다음으로, 푸리에 변환을 사용한 AFM 이미지의 파형 분리에 의해, AFM 이미지에 기초하는 고속 푸리에 변환상이 얻어진다. 이어서, 고속 푸리에 변환상에 있어서의 0차 피크와 1차 피크 사이의 거리가 구해지고, 그 거리의 역수가 1개의 직사각형 영역에 있어서의 볼록부(212)의 피치로서 취급된다. 그리고, 서로 상이한 25지점 이상의 직사각형 영역에 대해 피치가 계측되고, 이렇게 하여 얻어진 계측값의 평균값이 볼록부(212)의 피치의 최빈값이다. 또한, 직사각형 영역끼리는 적어도 1㎜ 떨어져 있는 것이 바람직하고, 5㎜∼1㎝ 떨어져 있는 것이 보다 바람직하다.
다수의 볼록부(212)의 각각에 있어서의 평탄부(214)로부터의 높이는 제1 실시형태와 동일해도 된다. 일 측면으로서 다수의 볼록부(212)의 각각에 있어서의 평탄부(214)로부터의 높이는 50㎚ 이상 300㎚ 이하인 것이 바람직하다. 복수의 볼록부(212)의 높이가 50㎚ 이상 300㎚ 이하이면, 발광 구조체 형성면(211S)에서의 광의 전반사가 억제되기 쉽다. 볼록부(212)의 높이가 50㎚ 이상 300㎚ 이하이면, 발광 구조체 형성면(211S)에 형성되는 반도체층에서는 볼록부(212)의 형성에서 기인하는 성막 결함의 발생이 억제된다.
이러한 볼록부(212)의 높이의 최빈값은 예를 들면, 이하에 나타내는 바와 같이, AFM 이미지에 기초하는 화상 처리에 의해 구해진다. 우선, 발광 구조체 형성면(211S)에서 임의로 선택되는 직사각형 영역에 대해, AFM 이미지가 얻어지고, 그 AFM 이미지로부터, 요철 구조의 단면 형상이 얻어진다. 다음으로, 단면 형상에서 연속하는 5개 이상의 볼록부(212)에 대해, 볼록부(212)에 있어서의 정점의 높이와, 그 볼록부(212)에 접속하는 평탄부(214)의 높이 차가 계측된다. 이어서, 서로 상이한 5지점 이상의 직사각형 영역에 대해서도 동일하게 볼록부(212)의 높이가 계측되고, 합계로 25 이상의 볼록부(212)의 높이가 계측된다. 또한, 직사각형 영역끼리는 적어도 1㎜ 떨어져 있는 것이 바람직하고, 5㎜∼1㎝ 떨어져 있는 것이 보다 바람직하다. 그리고, 이차원 푸리에 변환상을 사용한 적도 방향 프로파일이 작성되고, 그 일차 피크의 역수로부터, 볼록부(212)에 있어서의 높이의 최빈값이 구해진다.
[브릿지부(213)]
본 실시형태에 있어서는, 브릿지부를 서로 이웃하는 볼록부(212) 사이를 연결하는 형태로 구성할 수 있다. 브릿지부를 형성함으로써 후술하는 광학적 효과나 기계 강도의 효과를 얻을 수 있지만, 브릿지부를 형성하지 않는 경우에도, 마스크 입자의 입경 축소에 의해 평탄부(214)의 범위가 넓어짐으로써, 후의 LED 성막 공정에 있어서의 에피택셜 성장을 효과적으로 행하는 것이 가능해진다. 다수의 브릿지부(213)의 각각은 브릿지부(213)에 접속하는 평탄부(214)로부터 돌출되어 있고, 또한, 서로 이웃하는 볼록부(212) 사이를 연결하고 있다. 다수의 브릿지부(213)의 각각의 높이는 볼록부(212)의 높이보다 낮고, 또한, 반구 형상을 갖는 볼록부(212)의 중심끼리를 잇는 돌조 형상을 갖고 있다. 또한, 브릿지부(213)가 갖는 형상은 직선 형상에 한정되지 않고, 곡선 형상이어도 되고, 절선 형상이어도 된다. 다수의 브릿지부(213) 각각이 갖는 형상은 상이해도 된다. 브릿지부(213)는 정면(213T)을 포함한다. 정면(213T)은 평면을 포함하고 있다.
브릿지부(213)의 길이 방향을 따른 길이는 50㎚ 이상 300㎚ 이하인 것이 바람직하다. 브릿지부(213)의 길이 방향을 따른 길이가 50㎚ 이상 300㎚ 이하이면, 발광 구조체 형성면(211S)에서의 광의 전반사가 억제되기 쉽다. 브릿지부(213)의 폭 방향을 따른 길이는 10㎚ 이상 100㎚ 이하인 것이 바람직하다. 브릿지부(213)의 폭 방향을 따른 길이가 10㎚ 이상 100㎚ 이하이면, 발광 구조체 형성면(211S)에서의 광의 전반사가 억제되기 쉽다. 또한, 발광 구조체가 갖는 막 스트레스에 대해 충분히 견딜 수 있는 정도로, 브릿지부(213)의 기계적인 강도가 확보된다.
도 7에 나타내는 바와 같이, 발광 구조체 형성면(211S)의 평면에서 볼 때, 복수의 볼록부(212)는 복수의 볼록부쌍(TP2)을 갖고 있다. 1개의 볼록부쌍(TP2)은 서로 이웃하는 2개의 볼록부(212)로 구성되고, 1개의 볼록부쌍(TP2)에 포함되는 2개의 볼록부(212)는 1개의 브릿지부(213)에 의해 연결되어 있다. 발광 구조체 형성면(211S)에서, 1개의 평탄부(214)는 3개의 볼록부쌍(TP2)에 의해 둘러싸여 있다.
복수의 볼록부(212)는 복수의 볼록부군(TG2)을 갖고 있다. 1개의 볼록부군(TG2)은 6개의 볼록부쌍(TP2)으로 구성되어 있다. 1개의 볼록부군(TG2)에서는 6개의 볼록부쌍(TP2)에 있어서의 일방의 볼록부(212)가 서로 공통되고 있다. 1개의 볼록부군(TG2)를 구성하는 7개의 볼록부(212)는 육방 충전 구조를 갖고 있다. 볼록부군(TG2)에서는 6개의 볼록부(212)가 육각형이 갖는 6개의 정점으로 배치되고, 또한, 6개의 볼록부(212)에 의해 둘러싸이는 부분에 1개의 볼록부(212)가 배치되어 있다. 즉, 복수의 볼록부군(TG2)의 각각에서는, 중심이 되는 1개의 볼록부(212)의 주위에 6개의 볼록부(212)가 등배되어 있다. 그리고, 중심이 되는 1개의 볼록부(212)로부터 다른 볼록부(212)를 향해, 6개의 브릿지부(213)가 방사 형상으로 연장되어 있다. 1개의 볼록부군(TG2)에 있어서, 6개의 브릿지부(213)의 각각의 높이는 브릿지부(213)에 의해 연결되어 있는 볼록부(212) 사이의 간격이 클수록, 낮아지는 경향이 있다.
발광 구조체 형성면(211S)이 복수의 볼록부군(TG2)을 갖는 구성이면, 볼록부(212)에 의한 전반사의 억제 효과가 높아진다. 또한, 발광 구조체 형성면(211S)에 형성되는 발광 구조체의 막 스트레스가 1개의 볼록부(212)에 집중되는 것도 억제된다. 그리고, 볼록부(212)에 필요로 되는 기계적인 강도도 억제된다.
복수의 볼록부(212)는 복수의 볼록부단(TL2)을 갖고 있다. 복수의 볼록부단(TL2)의 각각은 2 이상의 볼록부군(TG2)으로 구성되어 있다. 복수의 볼록부단(TL2)의 각각에서는 서로 상이한 2개의 볼록부군(TG2)이 2 이상의 볼록부(212)를 서로 공유하고 있다. 복수의 볼록부단(TL2)의 각각에서는 볼록부군(TG2)이 나열되는 방향, 1개의 볼록부단(TL2)이 차지하는 면적, 1개의 볼록부단(TL2)의 형상 중 어느 1개, 바람직하게는 어느 2개, 더욱 바람직하게는 전부가 상이하다. 즉, 발광 구조체 형성면(211S)에서는 복수의 볼록부단(TL2)의 각각이 그 크기 및 형상을 포함하여 랜덤으로 배치되어 있다. 1개의 볼록부단(TL2)에 있어서, 복수의 브릿지부(213)의 각각의 높이는 브릿지부(213)에 의해 연결되어 있는 볼록부(212) 사이의 간격이 클수록, 낮은 것이 바람직하다.
발광 구조체 형성면(211S)이 복수의 볼록부단(TL2)을 갖는 구성이면, 발광 구조체 형성면(211S)에 들어가는 광의 굴절이 발광 구조체 형성면(211S) 내에서 평균화되는 정도로, 미세한 요철 구조는 적당한 랜덤성을 갖고 있다. 이 때문에, 전반사의 억제 효과가 발광 구조체 형성면(211S)에서 평균화된다. 이것에 추가하여, 1개의 볼록부쌍(TP2)마다 1개의 브릿지부(213)가 형성되어 있기 때문에, 전반사의 억제 효과는 더욱 높아진다. 또한, 이러한 다수의 브릿지부(213)가 형성되는 한편으로, 1개의 평탄부(214)는 3개의 브릿지부(213)에 의해 둘러싸여 있다. 이 때문에, 브릿지부(213)가 1지점에 치우치는 것이 억제되고, 평탄부(214)가 1지점에서 극단적으로 적어지는 것도 억제된다. 결과적으로, 발광 구조체의 결정성이 1지점에서 극단적으로 떨어지는 것이 억제되고, 또한, 발광 구조체 형성면(211S)에서의 전반사가 억제된다.
또한, 발광 구조체 형성면(211S)은 복수의 볼록부단(TL2) 외에, 고립된 볼록부군(TG2)를 가져도 되고, 고립된 볼록부(212)를 가져도 된다. 또한, 복수의 볼록부단(TL2)의 각각은 서로 동일한 크기를 갖고 있어도 되고, 서로 동일한 형상을 갖고 있어도 된다. 또한, 복수의 볼록부단(TL2)의 각각은 볼록부군(TG2)이 나열되는 방향을 서로 동일하게 해도 되고, 서로 떨어져 있는 구성이어도 된다.
도 8에 나타내는 바와 같이, 평탄부(214)에 대한 볼록부(212)의 정점의 높이는 볼록부 높이(HT2)이다. 또한, 평탄부(214)에 대한 브릿지부(213)의 정면(213T)의 높이는 브릿지 높이(HB2)이다. 브릿지부를 적극적으로 형성하는 경우는 브릿지 높이(HB2)는 볼록부 높이(HT2)보다 낮고, 볼록부 높이(HT2)의 절반보다 낮은 것이 바람직하다. 구체적으로는, HB2/HT2＝0.01∼0.40의 범위가 바람직하고, 0.05∼0.20의 범위가 더욱 바람직하다. 브릿지 높이(HB2)는 브릿지부(213)가 연장되는 방향을 따라, 브릿지부(213)의 대략 전체에 걸쳐 일정한 것이 바람직하다.
도 9에 나타내는 바와 같이, 브릿지 높이(HB2)는 브릿지부(213)가 연장되는 방향과 교차하는 방향을 따라 일정하다. 브릿지부(213)의 정면(213T)은 평면을 포함한다. 평면은 브릿지부(213)가 연장되는 방향을 따라 연장되고, 또한, 브릿지부(213)가 연장되는 방향과 교차하는 방향을 따라 연속하고 있다. 브릿지부(213)의 정면(213T)은 평탄부(214)와 동일하게, 1개의 결정면을 따라 연장되는 평면을 포함한다.
소자용 기판(211B)의 결정계가 육방정계일 때, 브릿지부(213)의 정면(213T)은 평탄부(214)와 동일하게, 예를 들면, c면, m면, a면, r면으로 이루어지는 군으로부터 선택되는 1개의 면이 연속하는 평면이다. 소자용 기판(211B)의 결정계가 입방정계일 때, 브릿지부(213)의 정면(213T)은 이것도 또한, 평탄부(214)와 동일하게, 예를 들면, 001면, 111면, 110면으로 이루어지는 군으로부터 선택되는 1개의 면이 나열되는 평면이다.
브릿지부(213)의 정면(213T)이 상기 서술한 결정면을 갖는 구성이면, 평탄부(214)에 추가하여, 브릿지부(213)의 정면(213T)에 있어서도, 반도체층이 결정성을 가질 것이 요구된다. 이 때문에, 평탄부(214)의 일부가 브릿지부(213)로서 이용되는 구성이어도, 이에 기인하여 반도체층의 결정성이 저하되는 경우가 억제된다.
[소자용 기판(211B)의 제조 방법]
반도체 발광 소자용 기판의 제조 방법은 기판에 복수의 입자를 배열시키는 입자 배열 공정과, 상기 입자가 에칭되고, 상기 기판이 실질적으로 에칭되지 않는 조건으로, 상기 배열한 복수의 입자를 드라이 에칭하여 입자 간에 간극을 형성하는 입자 에칭 공정(단입자막(F1)의 에칭 공정)과, 상기 입자 에칭 공정 후의 복수의 입자를 에칭 마스크로서 상기 기판을 드라이 에칭하여, 상기 기판의 일방의 면에 요철 구조를 형성하는 기판 에칭 공정(발광 구조체 형성면(11S)의 에칭 공정)을 구비한다. 이하, 반도체 발광 소자용 기판의 제조 방법에 포함되는 각 공정을 처리 순서대로 설명하지만, 입자 배열 공정에 대해서는 제1 실시형태와 동일한 방법으로 행할 수 있기 때문에, 설명을 생략한다.
[단입자막(F1)의 에칭 공정]
단입자막(F1)의 에칭 공정은 기본적으로 제1 실시형태와 동일한 방법으로 행할 수 있다.
일 측면으로서 도 10에 나타내는 바와 같이, 단층의 입자(M1)로 구성되는 단입자막(F1)은 발광 구조체 형성면(211S)에 형성된다. 단입자막(F1)은 직경(R21)을 갖는 입자(M1)의 육방 충전 구조를 갖고 있다. 1개의 육방 충전 구조는 7개의 입자(M1)로 구성되어 있다. 육방 충전 구조에서는 6개의 입자(M1)가 육각형이 갖는 6개의 정점에 배치되고, 또한, 6개의 입자(M1)에 의해 둘러싸이는 부분에 1개의 입자(M1)가 충전되어 있다. 즉, 1개의 육방 충전 구조에서는 중심이 되는 1개의 입자(M1) 주위에 6개의 입자(M1)가 등배되어 있다.
육방 충전 구조는 삼각형이 갖는 3개의 정점에 배치된 3개의 입자(M1)를 포함하고 있다. 기판의 법선 방향에서 보았을 경우의 3개의 입자(M1)에 의해 둘러싸이는 영역은 단입자막(F1)에서 최소의 간극이다. 기판의 법선 방향에서 보았을 경우, 발광 구조체 형성면(211S)은 이러한 최소의 간극을 지나, 외부에 노출되는 제1 노출부(S21)를 갖고 있다.
도 11에 나타내는 바와 같이, 단입자막 에칭 공정에서는 소자용 기판(211B)이 실질적으로 에칭되지 않는 에칭 조건으로, 단입자막(F1)을 구성하는 입자(M1)가 에칭된다. 이 때에, 단입자막(F1)을 구성하는 입자(M1)의 입경은 선택적인 에칭에 의해 직경(R22)으로 축소된다. 입자(M1)가 축소됨으로써, 서로 이웃하는 입자(M1)간에는 새로운 간극이 형성된다. 발광 구조체 형성면(211S)은 이러한 새로운 간극을 거쳐, 외부에 노출되는 제2 노출부(S22)를 갖고 있다. 즉, 제1 노출면(S21) 주변에, 새롭게 제2 노출면(S22)이 형성됨으로써, 제1 노출면(S21)은 연속한 하나의 노출면이 된다. 또한, 발광 구조체 형성면(211S)은 실질적으로 에칭되지 않고, 입자(M1)의 축경 전과 동일한 상태를 유지한다.
발광 구조체 형성면(211S)이 실질적으로 에칭되지 않는 에칭 조건에서는 입자(M1)의 에칭 속도에 대한 발광 구조체 형성면(211S)의 에칭 속도의 비율이 25％ 이하인 것이 바람직하다. 입자(M1)의 에칭 속도에 대한 발광 구조체 형성면(211S)의 에칭 속도의 비율은 15％ 이하인 것이 보다 바람직하고, 특히 10％ 이하인 것이 바람직하다. 또한, 이러한 에칭 조건은 반응성 에칭에 사용되는 에칭 가스를 적절히 선택하면 된다. 예를 들면, 소자용 기판(211B)이 사파이어이고, 입자(M1)가 실리카인 경우에는, CF4, SF6, CHF3, C2F6, C3F8, CH2F2, O2, NF3으로 이루어지는 군으로부터 선택되는 1종류 이상의 가스를 에칭 가스로서 사용하면 된다.
[발광 구조체 형성면(211S)의 에칭 공정]
도 12에 나타내는 바와 같이, 에칭 공정에서는 축경된 입자(M1)를 마스크로서 발광 구조체 형성면(211S)이 에칭된다. 이 때, 발광 구조체 형성면(211S)에서, 제1 노출부(S21)는 서로 이웃하는 3개의 입자(M1)에 둘러싸인 간극을 통해서, 에칭 가스의 플라스마에 노출된다. 발광 구조체 형성면(211S)에서, 제2 노출부(S22)는 서로 이웃하는 2개의 입자(M1)간의 간극을 통해서, 에칭 가스의 플라스마에 노출된다. 그리고, 단입자막을 구성하는 입자(M1)도 또한 에칭 가스의 플라스마에 노출된다.
여기서, 제1 노출부(S21)와, 이 제1 노출부(S21) 주변에 위치하는 제2 노출부(S22)를 맞춘 제1 영역(214)은 서로 이웃하는 2개의 입자(M1)간의 간극인 제2 노출부(S22)를 추가한 제2 영역(213)보다 면적이 크다. 따라서, 제1 영역(214)의 에칭 속도는 제2 영역(213)의 에칭 속도보다 크다. 이 때문에, 발광 구조체 형성면(211S)에서는 제1 영역(214)의 에칭이 제2 영역(213)의 에칭보다 빨리 진행된다.또한, 발광 구조체 형성면(211S)에서는 제2 영역(213)의 에칭이 입자(M1)에 덮인 부분의 에칭보다 빨리 진행된다. 그리고, 복수의 제1 영역(214) 중에서는 제1 영역(214)의 크기가 클수록, 제1 영역(214)에서의 에칭 속도는 커진다. 또한, 복수의 제2 영역(213) 중에서는 제2 영역(213)의 크기가 클수록 제2 영역(213)에서의 에칭 속도는 커진다.
결과적으로, 발광 구조체 형성면(211S)에는 깊게 패인 부분으로서 제1 영역(214)에 평탄부(214)가 형성된다. 또한, 평탄부(214)보다 얕게 패인 부분으로서 제2 영역(213)에 브릿지부(213)가 형성된다. 그리고, 평탄부(214) 및 브릿지부(213) 이외의 부분으로서 반구 형상을 갖는 볼록부(212)가 형성된다. 복수의 브릿지부(213) 중에서는 브릿지부(213)에 의해 연결되는 볼록부(212) 사이의 간격이 클수록 브릿지부(213)의 높이가 낮아진다. 브릿지부를 적극적으로 제작하는 경우, 예를 들면, 실리카 입자 마스크와 사파이어 기판의 조합의 경우, 최빈 피치가 3.0㎛일 때, 볼록부(212) 사이의 간격이 300㎚∼700㎚가 되고, 그 경우 브릿지의 높이는 10∼300㎚이고, 또한, 최빈 피치가 400㎚일 때, 볼록부(212) 사이의 간격이 10㎚∼100㎚가 되고, 그 경우 브릿지의 높이는 5㎚∼100㎚이다. 그 밖에, 입자 마스크의 재질과 기재의 재질의 조합 및 가스의 선택을 포함하는 드라이 에칭 조건에 의해 볼록부(212) 사이의 간격 및 브릿지의 높이는 바뀌기 때문에, 상기 수치는 조건에 따라 변동된다.
또한, 상술한 단입자막(F1)의 에칭 공정에서, 제2 노출부(S22)의 크기가 바뀌면, 그것에 계속되는 발광 구조체 형성면(211S)의 에칭 공정에서는 최종적으로 형성되는 브릿지부(213)의 높이가 바뀐다. 이러한 브릿지부(213)의 높이의 변경 방법에는 단입자막(F1)의 에칭 공정 이외에도, 발광 구조체 형성면(211S)의 에칭에서 사용되는 에칭 가스의 변경을 들 수 있다.
예를 들면, 단입자막(F1)의 에칭 속도를 올리고, 또한, 소자용 기판(211B)의 에칭 속도를 낮추는 가스가 발광 구조체 형성면(211S)의 에칭 공정에 사용된다. 이 때, 입자(M1)의 에칭 속도는 발광 구조체 형성면(211S)에 대해 더욱 느려지고, 제2 노출부(S22)가 넓어지는 속도도 더욱 느려진다. 결국은 제1 노출부(S221)에 있어서의 에칭의 진행 정도와, 제2 노출부(S22)에 있어서의 에칭의 진행 정도 사이에 큰 차가 생겨 결과적으로 브릿지부(213)의 높이는 높아진다.
이것에 대해, 단입자막(F1)의 에칭 속도를 낮추고, 또한, 소자용 기판(211B)의 에칭 속도를 올리는 가스가 발광 구조체 형성면(211S)의 에칭 가스에 사용된다. 이 때, 입자(M1)의 에칭 속도는 발광 구조체 형성면(211S)에 대해 가까워지고, 제2 노출부(S22)가 넓어지는 속도는 더욱 빨라진다. 결국은 제1 노출부(S221)에 있어서의 에칭의 진행 정도와, 제2 노출부(S22)에 있어서의 에칭의 진행 정도 사이의 차는 작아져, 결과적으로 브릿지부(213)의 높이는 낮아진다. 또한, 이 때 사용하는 가스는 1종류의 가스로 구성되어도 되고, 2종류 이상의 가스로 구성되어도 된다.
또한, 상술한 단입자막(F1)의 에칭 공정에서, 브릿지부(213)의 높이의 변경과, 상술한 에칭 가스의 변경에 의한 브릿지부(213)의 높이의 변경이 조합되어도 된다.
또한, 브릿지부를 적극적으로 제작하지 않아도(브릿지부의 높이가 실질적으로 0에 상당하는 경우에도), 상술한 바와 같이 마스크 입경 축소에 의해 볼록부(212) 사이의 간격이 넓어지는 효과로, LED 성막 공정에 필요한 평탄부의 면적을 보다 많이 확보할 수 있고, 보다 효율적으로 결정 결함이 적은 에피택셜 결정 성장이 가능해지기 때문에, 결과적으로 이러한 기판 상에 반도체층을 성막하여 제작한 반도체 발광 소자의 발광 효율이 향상된다는 혜택이 얻어진다.
볼록부(212)의 피치는 서로 이웃하는 입자(M1)간의 간격과 동등하고, 볼록부(212)의 배치도 또한, 입자(M1)의 배치와 동일하다. 또한, 브릿지부(213)의 배치는 서로 이웃하는 입자(M1)끼리의 중심을 잇는 선형상이며, 브릿지부(213)의 형상은 서로 이웃하는 입자(M1)끼리의 중심을 잇는 선형상이다. 그리고, 발광 구조체 형성면(211S) 중, 단입자막의 막요소가 적층된 부분에는 볼록부단(TL2)이 형성되고, 입자(M1)의 육방 충전 구조가 적층되는 부분에는 볼록부군(TG2)이 형성된다.
에칭 공정에서는 발광 구조체 형성면(211S)의 에칭 속도가 입자(M1)의 에칭 속도보다 높은 것이 바람직하다. 입자(M1)의 에칭 속도에 대한 발광 구조체 형성면(211S)의 에칭 속도의 비율은 200％ 이상인 것이 바람직하고, 300％ 이하인 것이 보다 바람직하다. 또한, 이러한 에칭 조건은 반응성 에칭에 사용되는 에칭 가스를 적절히 선택하면 된다. 예를 들면, 소자용 기판(211B)이 사파이어이고, 입자(M1)가 실리카인 경우, Cl2, BCl3, SiCl4, HBr, HI, HCl로 이루어지는 군으로부터 선택되는 1종류 이상의 가스를 에칭 가스로서 사용하면 된다.
[반도체 발광 소자]
도 13에 나타내는 바와 같이, 반도체 발광 소자(200)는 소자용 기판(211B)을 기재로서 갖고 있다. 반도체 발광 소자(200)는 소자용 기판(211B)의 발광 구조체 형성면(211S)에 발광 구조체 형성면(211S)의 요철 구조를 덮는 발광 구조체(221)를 갖고 있다. 발광 구조체(221)는 복수의 반도체층으로 구성되는 적층체를 갖고, 전류 공급에 의해 캐리어를 재결합시켜 발광한다. 복수의 반도체층의 각각은 발광 구조체 형성면(211S)으로부터 순서대로 적층된다.
반도체 발광 소자(200)는 제1 실시형태에 기재된 반도체 발광 소자와 동일한 구성을 채용할 수 있다. 또한, 반도체 발광 소자(200)는 제1 실시형태에 기재된 방법으로 형성할 수 있다.
본 실시형태에 의하면, 이하의 효과가 얻어진다.
(1) 발광 구조체 형성면(211S)에 의한 전반사는 브릿지부(213)에서의 기하 광학적 효과(반사·굴절)에 의해 억제된다. 이 때문에, 발광 구조체(221)가 생성하는 광이 추출되는 효율이 높아진다.
(2) 1개의 볼록부(212)에 복수의 브릿지부(213)가 연결되어 있기 때문에, 1개의 볼록부(212)에 1개의 브릿지부(213)가 연결되어 있는 구성과 비교하여, 상기 (1)에 준한 효과가 더욱 높아진다.
(3) 볼록부군(TG2)이 육방 충전 구조를 갖고, 육방 충전 구조를 구성하는 볼록부(212)의 각각에 브릿지부(213)가 연결되어 있기 때문에, 상기 (1)에 준한 효과가 더욱 높아진다.
(4) 볼록부(212)의 배치가 랜덤성을 갖기 때문에, 발광 구조체 형성면(211S)의 면 내에 있어서, 상기 (1)에 준한 효과의 균일성이 높아진다.
(5) 브릿지부(213)의 정면(213T)이 결정면이기 때문에, 볼록부(212)의 형성에서 기인하여 반도체층의 성장이 부족한 것이 억제된다.
(6) 서로 이웃하는 입자(M1)간의 간극이 넓어지는 에칭에 의해, 브릿지부(213)를 형성하기 위한 제2 노출부(S22)가 형성된다. 이 때문에, 1개의 단입자막(F1)은 볼록부(212) 및 평탄부(214)를 형성하기 위한 마스크와, 브릿지부(213)를 형성하기 위한 마스크로서 기능한다. 결과적으로, 볼록부(212)를 형성하기 위한 마스크와, 브릿지부(213)를 형성하기 위한 마스크가 각별히 필요로 되는 방법에 비해, 소자용 기판(211B)의 제조에 필요로 되는 공정수가 적어진다.
또한, 본 실시형태는 이하와 같이 변경하여 실시할 수도 있다.
단입자막(F1)은 발광 구조체 형성면(211S)에 옮겨 취해지기 전에, 제1 노출부(S221)를 구획하기 위한 간극과, 제2 노출부(S22)를 형성하기 위한 간극을 미리 갖고 있어도 된다. 이러한 구성이면, 단입자막(F1)을 선택적으로 에칭하는 공정이 생략된다.
도 14의 좌측에 나타내는 바와 같이, 브릿지부(213)의 정면(213T)은 브릿지부(213)가 연결되는 방향과 교차하는 방향에서 보아, 평탄부(214)를 향해 패인 요곡면이어도 된다. 요컨대, 브릿지부(213)는 볼록부(212)의 높이보다 낮은 높이를 갖고, 서로 이웃하는 볼록부(212)의 일부끼리를 연결하는 부분이면 된다.
도 15의 좌측에 나타내는 바와 같이, 브릿지부(213)의 정면(213T)은 브릿지부(213)가 연결되는 방향과 교차하는 방향에서 보아, 평탄부(214)를 향해 패인 요곡면이며, 또한, 도 15의 우측에 나타내는 바와 같이, 브릿지부(213)가 연속하는 방향에서 보아, 평탄부(214)로부터 돌출된 철곡면이어도 된다. 요컨대, 브릿지부(213)의 정면(213T)은 결정면이 아니어도 된다.
평탄부(214)는 4 이상의 볼록부쌍(TP2)에 의해 둘러싸여도 된다. 또한, 평탄부(214)는 볼록부쌍(TP2)에 의해 둘러싸이지 않아도 된다. 예를 들면, 브릿지부(213)가 연결되는 방향과 교차하는 방향에서, 2개의 평탄부(214)가 1개의 브릿지부(213)를 사이에 끼우는 구조여도 된다.
서로 이웃하는 볼록부(212) 사이의 간격이 서로 상이한 볼록부쌍(TP2)에 있어서, 브릿지부(213)의 높이는 서로 동일해도 된다.
본 실시형태의 반도체 발광 소자용 기판은 반도체층을 포함하는 발광 구조체가 형성되는 발광 구조체 형성면을 갖고, 상기 발광 구조체 형성면은 1개의 결정면을 따라 넓어져 있는 평탄부와, 상기 평탄부로부터 돌출된 2개의 볼록부와, 상기 평탄부로부터 돌출된 1개의 브릿지부를 구비하고, 상기 평탄부로부터 돌출되어 있는 양은 상기 볼록부보다 상기 브릿지부에서 작고, 상기 2개의 볼록부는 상기 1개의 브릿지부에 의해 연결되어 있고, 상기 볼록부의 최빈 피치가 100㎚ 이상 5㎛ 이하이고, 상기 다수의 볼록부의 어스펙트비가 0.5∼1.0이어도 된다.
본 실시형태의 반도체 발광 소자용 기판은 반도체층을 포함하는 발광 구조체가 형성되는 발광 구조체 형성면을 갖고, 상기 발광 구조체 형성면은 1개의 결정면을 따라 넓어져 있는 평탄부와, 상기 평탄부로부터 돌출된 2개의 볼록부와, 상기 평탄부로부터 돌출된 1개의 브릿지부를 구비하고, 상기 평탄부로부터 돌출되어 있는 양은 상기 볼록부보다 상기 브릿지부에서 작고, 상기 2개의 볼록부는 상기 1개의 브릿지부에 의해 연결되어 있고, 상기 볼록부의 최빈 피치가 100㎚ 이상 1㎛ 이하이며, 상기 다수의 볼록부의 어스펙트비가 0.5∼1.0이어도 된다.
본 실시형태의 반도체 발광 소자용 기판은 반도체층을 포함하는 발광 구조체가 형성되는 발광 구조체 형성면을 갖고, 상기 발광 구조체 형성면은 1개의 결정면을 따라 넓어져 있는 평탄부와, 상기 평탄부로부터 돌출된 2개의 볼록부와, 상기 평탄부로부터 돌출된 1개의 브릿지부를 구비하고, 상기 평탄부로부터 돌출되어 있는 양은 상기 볼록부보다 상기 브릿지부에서 작고, 상기 2개의 볼록부는 상기 1개의 브릿지부에 의해 연결되어 있고, 상기 볼록부의 최빈 피치가 200㎚∼700㎚이며, 상기 다수의 볼록부의 어스펙트비가 0.5∼1.0이어도 된다.
본 실시형태의 반도체 발광 소자용 기판은 반도체층을 포함하는 발광 구조체가 형성되는 발광 구조체 형성면을 갖고, 상기 발광 구조체 형성면은 1개의 결정면을 따라 넓어져 있는 평탄부와, 상기 평탄부로부터 돌출된 2개의 볼록부와, 상기 평탄부로부터 돌출된 1개의 브릿지부를 구비하고, 상기 평탄부로부터 돌출되어 있는 양은 상기 볼록부보다 상기 브릿지부에서 작고, 상기 2개의 볼록부는 상기 1개의 브릿지부에 의해 연결되어 있고, 상기 볼록부의 최빈 피치가 100㎚ 이상 5㎛ 이하이고, 상기 다수의 볼록부의 어스펙트비가 0.5∼1.0이며, 브릿지부의 길이 방향을 따른 길이가 50㎚ 이상 300㎚ 이하여도 된다.
본 실시형태의 반도체 발광 소자용 기판은 반도체층을 포함하는 발광 구조체가 형성되는 발광 구조체 형성면을 갖고, 상기 발광 구조체 형성면은 1개의 결정면을 따라 넓어져 있는 평탄부와, 상기 평탄부로부터 돌출된 2개의 볼록부와, 상기 평탄부로부터 돌출된 1개의 브릿지부를 구비하고, 상기 평탄부로부터 돌출되어 있는 양은 상기 볼록부보다 상기 브릿지부에서 작고, 상기 2개의 볼록부는 상기 1개의 브릿지부에 의해 연결되어 있고, 상기 볼록부의 최빈 피치가 100㎚ 이상 5㎛ 이하이고, 상기 다수의 볼록부의 어스펙트비가 0.5∼1.0이며, 브릿지부의 폭 방향을 따른 길이가 10㎚ 이상 100㎚ 이하여도 된다.
본 실시형태의 반도체 발광 소자용 기판은 반도체층을 포함하는 발광 구조체가 형성되는 발광 구조체 형성면을 갖고, 상기 발광 구조체 형성면은 1개의 결정면을 따라 넓어져 있는 평탄부와, 상기 평탄부로부터 돌출된 2개의 볼록부와, 상기 평탄부로부터 돌출된 1개의 브릿지부를 구비하고, 상기 평탄부로부터 돌출되어 있는 양은 상기 볼록부보다 상기 브릿지부에서 작고, 상기 2개의 볼록부는 상기 1개의 브릿지부에 의해 연결되어 있고, 상기 볼록부의 최빈 피치가 100㎚ 이상 5㎛ 이하이고, 상기 다수의 볼록부의 어스펙트비가 0.5∼1.0이며, 브릿지부 높이는 볼록부의 높이의 절반보다 낮아도 된다. 또한, 브릿지부 높이는 실질적으로 0이어도 되고, 이 경우는 입경 축소에 의해 상기 2개의 볼록부간 거리가 넓어지도록 조정하여, 에피택셜 성장의 기점이 될 수 있는 사파이어 결정 c면의 노출부를 증가시킴으로써, LED 성막 공정에 있어서 결정 전위 밀도가 낮은 양질의 성막을 행하여, 고효율 LED 발광 소자를 얻는 것에 기여한다.
본 실시형태의 반도체 발광 소자용 기판은 기판의 일방의 면에 요철 구조를 갖는 반도체 발광 소자용 기판으로서, 상기 요철 구조는 다수의 볼록부와 각 볼록부 사이의 평탄면을 갖고, 또한, 인접하는 7개의 볼록부의 중심점이 정육각형의 6개의 정점과 대각선의 교점이 되는 위치 관계로 연속하여 정렬되어 있는 에어리어를 복수 구비하고, 상기 복수의 에어리어의 면적, 형상 및 격자 방위가 랜덤이고, 상기 다수의 볼록부의 어스펙트비가 0.5∼1.0이며, 볼록부의 정점을 지나, 상기 기판에 수직인 단면에서 보았을 때의 평탄면(f11∼f1n)의 길이가 볼록부(c11∼c1n) 중 서로 이웃하는 두 개의 볼록부의 정점끼리를 잇는 직선에 대해 5％∼40％여도 된다.
본 실시형태의 반도체 발광 소자용 기판은 기판의 일방의 면에 요철 구조를 갖는 반도체 발광 소자용 기판으로서, 상기 요철 구조는 다수의 볼록부와 각 볼록부 사이의 평탄면을 갖고, 또한, 인접하는 7개의 볼록부의 중심점이 정육각형의 6개의 정점과 대각선의 교점이 되는 위치 관계로 연속하여 정렬되어 있는 에어리어를 복수 구비하고, 상기 복수의 에어리어의 면적, 형상 및 격자 방위가 랜덤이고, 상기 다수의 볼록부의 어스펙트비가 0.5∼1.0이며, 볼록부의 정점을 지나, 상기 기판에 수직인 단면에서 보았을 때의 평탄면(f11∼f1n)의 길이가 볼록부(c11∼c1n) 중 서로 이웃하는 두 개의 볼록부의 정점끼리를 잇는 직선에 대해, 15％∼25％가 되어도 된다.
실시예
[실시예 1]
＜반도체 발광 소자의 제조＞
직경 2인치, 두께 0.42㎜의 사파이어 기판 상에, φ3㎛의 SiO2 콜로이달 실리카 입자를 일본 특허출원 2008-522506호에 개시되는 단층 코팅법에 의해 단층 코트하였다.
구체적으로는, 평균 입경이 3.02㎛인 SiO2 콜로이달 실리카 입자(입경의 변동 계수＝0.85％)의 구형 콜로이달 실리카의 3.0질량％ 수분산체(분산액)를 준비하였다.
이어서, 이 분산액에 농도 50질량％의 브롬화헥사데실트리메틸암모늄(계면활성제)을 2.5mmol/ℓ가 되도록 첨가하여 30분 교반하고, 콜로이달 실리카 입자의 표면에 브롬화헥사데실트리메틸암모늄을 흡착시켰다. 이 때, 브롬화헥사데실트리메틸암모늄의 질량이 콜로이달 실리카 입자의 질량의 0.04배가 되도록 분산액과 브롬화헥사데실트리메틸암모늄을 혼합하였다.
이어서, 이 분산액에 이 분산액의 체적과 동일 체적의 클로로포름을 첨가하여 충분히 교반하고, 소수화된 콜로이달 실리카를 유상 추출하였다.
이렇게 하여 얻어진 농도 1.5질량％의 소수화 콜로이달 실리카 분산액을, 단입자막의 표면압을 계측하는 표면 압력 센서와, 단입자막을 액면을 따르는 방향으로 압축하는 가동 배리어를 구비한 수조(LB 트러프 장치) 중의 액면(하층수로서 물을 사용, 수온 25℃)에 적하 속도 0.01㎖/초로 적하하였다. 또한, 수조의 하층수에는 미리 상기 사파이어 기판을 침지해 두었다.
적하 중으로부터, 초음파(출력 120W, 주파수 1.5MHz)를 하층수 중에서 수면을 향하여 조사하여 입자가 2차원적으로 최밀 충전되는 것을 촉진하면서, 분산액의 용제인 클로로포름을 휘발시켜, 단입자막을 형성시켰다.
이어서, 이 단입자막을 가동 배리어에 의해 확산압이 18mNm-1이 될 때까지 압축하고, 사파이어 웨이퍼를 5㎜/분의 속도로 끌어 올리고, 단입자막을 기판의 한쪽면 위에 옮겨 취해, 콜로이달 실리카로 이루어지는 단입자막 에칭 마스크가 부착된 사파이어 웨이퍼를 얻었다.
이렇게 하여 얻어진 사파이어 웨이퍼 위의 콜로이달 실리카로 이루어지는 단입자막 에칭 마스크의 입경을 축소하는 드라이 에칭을 행하였다. 구체적으로는, 안테나 파워 1500W, 바이어스 80W, 압력 5Pa의 조건으로, CF4 가스로 초기값의 평균 입경이 3.02㎛인 SiO2 입자를, 처리 후의 평균 입경이 2.80㎛가 되도록 축소하였다.
계속하여 기재인 사파이어 웨이퍼를 가공하는 드라이 에칭을 행하였다.
구체적으로는, 안테나 파워 1500W, 바이어스 300W, 압력 1Pa, 에칭 챔버 내의 온도 80∼110℃의 조건으로, Cl2 가스로 SiO2 마스크/사파이어 기판을 드라이 에칭 가공하고, 표 1에 나타내는 최빈 피치 3㎛, 구조 높이 1.5㎛, 평탄부 거리 0.4㎛, 브릿지부에 상당하는 부분의 길이 0.4㎛, 브릿지부에 상당하는 부분의 높이 3㎚ 이하(실질 브릿지부는 높이를 갖지 않기 때문에, 브릿지부는 평탄하다)로 구성되는 요철 구조를 구비하는 반도체 발광 소자용 사파이어 기판을 얻었다.
이렇게 하여 얻어진 반도체 발광 소자용 사파이어 기판의 요철 구조면에 n형 반도체층, 활성층, p형 반도체층을 순차 적층하고, 계속하여 p전극 및 n전극을 형성하여, 반도체 발광 소자를 완성하였다. 각 GaN계의 반도체층은 일반적으로 널리 이용되는 MOCVD(Metal Organic Chemical Vapor Deposition)법에 의해 형성하였다. MOCVD법에 있어서, 암모니아 가스와 III족 원소의 트리메틸갈륨, 트리메틸암모늄, 트리메틸인듐 등의 알킬 화합물 가스를 700℃∼1000℃의 온도 환경에서 사파이어 기판 상에 공급해 열분해 반응시키고, 기판 상에서 목적으로 하는 결정을 에피택셜 성장에 의해 성막한다.
n형 반도체층의 구성으로는, 저온 성장 버퍼층으로서 Al0.9Ga0.1N을 15㎚, 언도프 GaN을 4.5㎛, n클래드층으로서 Si 도프 GaN을 3㎛, 언도프 GaN 250㎚를 순차 적층하였다.
활성층은 재결합 확률을 높게 하기 위해 밴드 갭이 좁은 층을 수 층 끼워 내부 양자 효율의 향상을 행하는 다중 양자우물을 형성하였다. 그 구성으로는, 언도프 In0 .15Ga0 .85N(양자우물층)을 4㎚, Si 도프 GaN(배리어층) 10㎚의 막두께로 교대로 성막하고, 언도프 In0 .15Ga0 .85N이 9층, Si 도프 GaN이 10층이 되도록 적층하였다.
p형 반도체층으로는, Mg 도프 AlGaN을 15㎚, 언도프 GaN을 200㎚, Mg 도프 GaN을 15㎚ 적층하였다.
n전극을 형성하는 영역에 있어서, 최표층인 p형 반도체층의 Mg 도프 GaN으로부터 n형 반도체층의 언도프 GaN까지를 에칭 제거하여, Si 도프의 GaN층을 노출시켰다. 이 노출면에 Al과 W로 이루어지는 n전극을 형성하고, n전극 상에 Pt와 Au로 이루어지는 n패드 전극을 형성하였다.
p형 반도체층의 표면 전체면에 Ni와 Au로 이루어지는 p전극을 형성하고, p전극 위에 Au로 이루어지는 p패드 전극을 형성하였다.
이상의 조작으로 베어 칩 상태의 반도체 소자(하나의 소자 사이즈가 300㎛×350㎛)를 형성하였다.
[비교예 1]
직경 2인치, 두께 0.42㎜의 사파이어 기판 상에 포토레지스트를 두께 750㎚로 스핀 코트하고, 레이저 리소그래피법에 의해 피치 3㎛의 마스크를 묘화한 후, 드라이 에칭에 의한 미세 가공을 행하여, 표 1에 나타내는 최빈 피치 3㎛, 구조 높이 1.5㎛, 평탄부 거리 0.4㎛로 구성되는 요철 구조를 구비하는 반도체 발광 소자용 사파이어 기판을 얻었다.
이렇게 하여 얻어진 반도체 발광 소자용 사파이어 기판의 요철 구조면에 실시예 1과 동일한 구성의 n형 반도체층, 활성층, p형 반도체층을 순차 적층하고, 계속하여 p전극 및 n전극을 형성하여, 반도체 발광 소자(하나의 소자 사이즈가 300㎛×350㎛)를 완성하였다.
[실시예 2]
평균 입경이 305㎚인 SiO2 콜로이달 실리카 입자(입경의 변동 계수＝3.4％)를 사용하고, n형 반도체층의 언도프 GaN을 2.5㎛로 하는 것 이외에는 실시예 1과 동일한 방법으로 입자 마스크법에 의한 미세 가공을 행하여, 표 1에 나타내는 최빈 피치 300㎚, 구조 높이 150㎚, 평탄부 거리 40㎚, 브릿지부에 상당하는 부분의 길이 30㎚, 브릿지부에 상당하는 부분의 높이 3㎚ 이하(실질 브릿지부는 높이를 갖지 않기 때문에, 브릿지부는 평탄하다)로 구성되는 요철 구조를 구비하는 반도체 발광 소자용 사파이어 기판을 얻었다.
이렇게 하여 얻어진 반도체 발광 소자용 사파이어 기판의 요철 구조면에 실시예 1과 동일한 구성의 n형 반도체층, 활성층, p형 반도체층을 순차 적층하고, 계속하여 p전극 및 n전극을 형성하여, 반도체 발광 소자(하나의 소자 사이즈가 300㎛×350㎛)를 완성하였다.
[비교예 2]
직경 2인치, 두께 0.42㎜의 사파이어 기판 상에 포토레지스트를 두께 100㎚로 스핀 코트하고, 전자선 리소그래피법에 의해 피치 300㎚의 마스크를 묘화한 후, 드라이 에칭에 의한 미세 가공을 행하여, 표 1에 나타내는 최빈 피치 300㎚, 구조 높이 150㎚, 평탄부 거리 40㎚로 구성되는 요철 구조를 구비하는 반도체 발광 소자용 사파이어 기판을 얻었다.
이렇게 하여 얻어진 반도체 발광 소자용 사파이어 기판의 요철 구조면에 실시예 1과 동일한 구성의 n형 반도체층, 활성층, p형 반도체층을 순차 적층하고, 계속하여 p전극 및 n전극을 형성하여, 반도체 발광 소자(하나의 소자 사이즈가 300㎛×350㎛)를 완성하였다.
＜평가 방법＞
각 실시예, 비교예에서 얻어진 반도체 발광 소자(수지 포매 전의 베어 칩)를 베어 칩인 그대로 소형 프로바(ESS텍사 제조 sp-0-2Ls)에 마운트하고, 오픈 프로브에 의해 구동 전류 20-40mA로 점등시켜, 이하의 평가를 행하였다. 결과를 표 1에 나타낸다.
[면내 방사 이방성]
Newport 제조 PR50CC의 회전 스테이지 상에 반도체 발광 소자를 장착하여 점등하였다. 회전 스테이지를 Z축을 중심으로서 0.5°／sec로 360도 회전시키면서, 반도체 발광 소자의 발광면으로부터 앙각 30도, 거리 150㎜의 위치로부터 CCD 카메라(탑콘사 제조 휘도계 BM7A)로 휘도를 연속 측정하였다.
세로축을 휘도, 가로축을 회전 각도로 한 그래프에 측정 결과를 플롯하여 얻은 곡선과, 0도∼360도의 휘도 평균값의 직선을 겹쳐 그리고, 이하의 식으로부터 면내 방사 이방성을 구하였다.
면내 방사 이방성＝(곡선과 직선으로 둘러싸인 면적의 총합)/(평균값×360도)
면내 방사 이방성의 수치가 큰 반도체 발광 소자는 면내 방향의 방사에 관해 이방성이 높고 균등성이 낮은 방사 특성을 나타낸다. 반대로, 면내 방사 이방성의 수치가 작은 반도체 발광 소자는 면내 방향의 방사에 관해 이방성이 낮고 균등성이 높은 방사 특성을 나타낸다.
[외부 양자 효율]
광 추출 효율 향상 효과를 확인하기 위해, 외부 양자 효율을 labsphere사 제조 스펙트라 플렉트 적분구와 CDS-600형 분광기로 측정하였다.
Figure pct00001
표 1에 있어서, 평탄부 거리는 인접하는 볼록부의 중심점 사이에 존재하는 평탄면의 폭의 평균값을 나타낸다.
표 1에 나타내는 바와 같이, 실시예 1, 실시예 2에서는 낮은 면내 방사 이방성이 확인되었다. 한편, 포토리소그래피법으로 제작한 비교예 1, 간섭 노광법으로 제작한 비교예 2에서는 높은 면내 방사 이방성이 확인되었다. 이 점에서, 본 발명에 의하면, 종래법보다 더욱 간편한 방법으로, 충분한 광 추출 효율과 낮은 면내 방사 이방성이 얻어지는 것을 알았다.
[실시예 3]
TTV가 6.66㎛, WARP가 17.06㎛, ｜BOW｜가 11.98㎛인 사파이어 기판을 사용하는 것 이외에는 실시예 1과 동일한 방법으로 입자 마스크법에 의한 미세 가공을 행하여, 표 2에 나타내는 최빈 피치 3㎛, 구조 높이 1.5㎛, 평탄부 거리 0.4㎛로 구성되는 요철 구조를 구비하는 반도체 발광 소자용 사파이어 기판을 얻었다. 또한, 기판 중앙부, 외주부로부터 각 20점의 샘플링 위치를 추출하고, 볼록부의 형상을 계측하여 변동 계수 H＇를 구하면, 각각 1.77, 2.12의 값이 얻어졌다.
이렇게 하여 얻어진 반도체 발광 소자용 사파이어 기판의 요철 구조면에 실시예 1과 동일한 구성의 n형 반도체층, 활성층, p형 반도체층을 순차 적층하고, 계속하여 p전극 및 n전극을 형성하여, 반도체 발광 소자(하나의 소자 사이즈가 300㎛×350㎛)를 완성하였다.
[비교예 3]
TTV가 5.24㎛, WARP가 17.31㎛, ｜BOW｜가 11.07㎛의 사파이어 기판을 사용하는 것 이외에는 비교예 1과 동일한 방법으로, 레이저 리소그래피법을 사용하여 피치 3㎛의 원형 마스크 제작 후, 드라이 에칭에 의한 미세 가공을 행하여, 표 2에 나타내는 최빈 피치 3㎛, 구조 높이 1.5㎛, 평탄부 거리 0.4㎛로 구성되는 요철 구조를 구비하는 반도체 발광 소자용 사파이어 기판을 얻었다. 또한, 기판 중앙부, 외주부의 볼록부의 변동 계수 H＇는 각각 4.82, 10.45의 값이 얻어졌다.
이렇게 하여 얻어진 반도체 발광 소자용 사파이어 기판의 요철 구조면에 실시예 1과 동일한 구성의 n형 반도체층, 활성층, p형 반도체층을 순차 적층하고, 계속하여 p전극 및 n전극을 형성하여, 반도체 발광 소자(하나의 소자 사이즈가 300㎛×350㎛)를 완성하였다.
[실시예 4]
TTV가 5.89㎛, WARP가 18.78㎛, ｜BOW｜가 11.02㎛의 사파이어 기판을 사용하는 것 이외에는 실시예 2와 동일한 방법으로 입자 마스크법에 의한 미세 가공을 행하여, 표 1에 나타내는 최빈 피치 300㎚, 구조 높이 150㎚, 평탄부 거리 40㎚로 구성되는 요철 구조를 구비하는 반도체 발광 소자용 사파이어 기판을 얻었다. 또한, 기판 중앙부, 외주부의 볼록부의 변동 계수 H＇는 각각 2.51, 2.68의 값이 얻어졌다.
이렇게 하여 얻어진 반도체 발광 소자용 사파이어 기판의 요철 구조면에 실시예 1과 동일한 구성의 n형 반도체층, 활성층, p형 반도체층을 순차 적층하고, 계속하여 p전극 및 n전극을 형성하여, 반도체 발광 소자(하나의 소자 사이즈가 300㎛×350㎛)를 완성하였다.
[비교예 4]
TTV가 5.56㎛, WARP가 18.57㎛, ｜BOW｜가 10.85㎛의 사파이어 기판을 사용하는 것 이외에는 비교예 2와 동일한 방법으로 전자선 리소그래피법에 의해 피치 300㎚의 원형 마스크를 묘화한 후, 드라이 에칭에 의한 미세 가공을 행하여, 표 1에 나타내는 최빈 피치 300㎚, 구조 높이 150㎚, 평탄부 거리 40㎚로 구성되는 요철 구조를 구비하는 반도체 발광 소자용 사파이어 기판을 얻었다. 또한, 기판 중앙부, 외주부의 볼록부의 변동 계수 H＇는 각각 5.09, 10.13의 값이 얻어졌다.
이렇게 하여 얻어진 반도체 발광 소자용 사파이어 기판의 요철 구조면에 실시예 1과 동일한 구성의 n형 반도체층, 활성층, p형 반도체층을 순차 적층하고, 계속하여 p전극 및 n전극을 형성하여, 반도체 발광 소자(하나의 소자 사이즈가 300㎛×350㎛)를 완성하였다.
＜평가 방법＞
각 실시예, 비교예에서 얻어진 반도체 발광 소자(수지 포매 전의 베어 칩)를 기판 중앙부, 외주부로부터 각 20점 추출하고, 베어 칩인 그대로 소형 프로바(ESS텍사 제조 sp-0-2Ls)에 마운트하고, 오픈 프로브에 의해 구동 전류 20-40mA로 점등시켜, 이하의 평가를 행하였다. 결과를 표 2에 나타낸다.
[외부 양자 효율]
광 추출 효율 향상 효과를 확인하기 위해, 외부 양자 효율을 labsphere사 제조 스펙트라 플렉트 적분구와 CDS-600형 분광기로 측정하였다.
Figure pct00002
표 2에 있어서, 볼록부의 변동 계수 H＇가 클수록 사파이어 기판 상의 요철 구조의 면내 균일성이 유지되어 있지 않음을 나타내고, 또한 표준 편차는 각 측정 위치에 있어서의 광 추출 효율 향상률의 편차를 나타내고 있다.
표 2에 나타내는 바와 같이, 실시예 3, 실시예 4에서는 면내 중앙부, 외주부 모두 변동 계수 H＇, 광 추출 효율 향상률 및 광 추출 효율 향상률의 표준 편차가 거의 동일한 값을 나타내기 때문에, 사파이어 기판 상의 요철 구조의 면내 균일성이 높은 것이 확인되었다. 한편, 포토리소그래피법으로 제작한 비교예 3, 간섭 노광법으로 제작한 비교예 4에서는 면내 중앙부와 외주부에서 상기 수치에 큰 차가 있는 것이 확인되었다. 이 점에서, 실시예 3 및 4에 의하면, TTV가 5㎛∼30㎛, WARP가 10㎛∼50㎛, ｜BOW｜가 10㎛∼50㎛인 평탄성이 비교적 낮은 기판을 사용해도 양호한 정밀도로 요철 구조의 면내 균일성이 유지되고, 충분한 광 추출 효율이 얻어지는 것을 알았다.
[실시예 5]
평균 입경이 1.06㎛인 SiO2 콜로이달 실리카 입자(입경의 변동 계수＝3.1％)를 사용하고, n형 반도체층의 언도프 GaN을 4.0㎛로 하는 것 이외에는 실시예 1과 동일한 방법으로 입자 마스크법에 의한 미세 가공을 행하여, 표 1에 나타내는 최빈 피치 1.0㎛, 구조 높이 510㎚, 브릿지부가 길이 280㎚, 브릿지부의 높이 106㎚로 구성되는 요철 구조를 구비하는 반도체 발광 소자용 사파이어 기판을 얻었다.
이렇게 하여 얻어진 반도체 발광 소자용 사파이어 기판의 요철 구조면에 실시예 1과 동일한 구성의 n형 반도체층, 활성층, p형 반도체층을 순차 적층하고, 계속하여 p전극 및 n전극을 형성하여, 반도체 발광 소자(하나의 소자 사이즈가 300㎛×350㎛)를 완성하였다.
[비교예 5]
직경 2인치, 두께 0.42㎜의 사파이어 기판 상에 포토레지스트를 두께 300㎚로 스핀 코트하고, 레이저 리소그래피법에 의해 피치 1㎛의 마스크를 묘화한 후, 드라이 에칭에 의한 미세 가공을 행하여, 표 3에 나타내는 최빈 피치 1㎛, 구조 높이 500㎛, 평탄부 거리 290㎚로 구성되는 요철 구조를 구비하는 반도체 발광 소자용 사파이어 기판을 얻었다.
이렇게 하여 얻어진 반도체 발광 소자용 사파이어 기판의 요철 구조면에 실시예 1과 동일한 구성의 n형 반도체층, 활성층, p형 반도체층을 순차 적층하고, 계속하여 p전극 및 n전극을 형성하여, 반도체 발광 소자(하나의 소자 사이즈가 300㎛×350㎛)를 완성하였다.
＜평가 방법＞
각 실시예, 비교예에서 얻어진 반도체 발광 소자(수지 포매 전의 베어 칩)를 베어 칩인 그대로 소형 프로바(ESS텍사 제조 sp-0-2Ls)에 마운트하고, 오픈 프로브에 의해 구동 전류 20-40mA로 점등시켜, 이하의 평가를 행하였다. 결과를 표 3에 나타낸다.
[외부 양자 효율]
광 추출 효율 향상 효과를 확인하기 위해, 외부 양자 효율을 labsphere사 제조 스펙트라 플렉트 적분구와 CDS-600형 분광기로 측정하였다.
Figure pct00003
표 3에 나타내는 바와 같이, 실시예 5는 브릿지부가 미세 구조체에 구비되어 있기 때문에, 외부 양자 효율은 브릿지부가 없는 비교예 5에 비해 약 10％ 높다. 이것은 실시예 5에 있어서는 LED 소자 내부에서 도파 모드가 되어 집중된 광이 브릿지부가 있기 때문에 산란하여 광 추출면으로부터 추출되었기 때문인 것으로 해석된다. 한편, 브릿지부가 없는 비교예 5에 있어서는 상기 광 추출 효과가 없기 때문에, 외부 양자 효율이 떨어진다.
간편한 방법으로, 반도체층의 결정 결함을 발생시키기 어렵고, 충분한 광 추출 효율이 얻어짐과 함께 컬러 시프트가 방지된 반도체 발광 소자용 기판을 제공한다.
11…반도체 발광 소자용 기판, C1…에어리어, c11…볼록부, f11…평탄면, t11…중심점, S1…기판, M1…입자, F1…단입자막, W1…하층수, V1…수조, S21…제1 노출부, S22…제2 노출부, TP2…볼록부쌍, TG2…볼록부군, TL2…볼록부단, 211B…소자용 기판, 211S…발광 구조체 형성면, 212…볼록부, 213…브릿지부, 213T…정면, 214…평탄부, 221…발광 구조체.

Claims (25)

  1. 기판에 하기 식(1)로 정의되는 배열 편차 D(％)가 15％ 이하가 되도록, 복수의 입자를 단일층으로 배열시키는 입자 배열 공정과,
    상기 입자가 에칭되고, 상기 기판이 실질적으로 에칭되지 않는 조건으로, 상기 배열한 복수의 입자를 드라이 에칭하여 입자 간에 간극을 형성하는 입자 에칭 공정과,
    상기 입자 에칭 공정 후의 복수의 입자를 에칭 마스크로서 상기 기판을 드라이 에칭하여, 상기 기판의 일방의 면에 요철 구조를 형성하는 기판 에칭 공정을 구비하는 것을 특징으로 하는 반도체 발광 소자용 기판의 제조 방법:
    D[％] ＝｜B-A｜×100/A ···(1)
    단, 식 (1) 중, A는 입자의 평균 입경, B는 입자 간의 최빈 피치이다; 또한, ｜B-A｜는 A와 B의 차의 절대값을 나타낸다.
  2. 제 1 항에 있어서,
    상기 입자 배열 공정이 수조 내의 물의 액면에 물보다 비중이 작은 용제 중에 입자가 분산된 분산액을 적하하는 적하 공정과, 상기 용제를 휘발시킴으로써 상기 입자로 이루어지는 단입자막을 물의 액면 상에 형성하는 단입자막 형성 공정과, 상기 단입자막을 기판에 옮겨 취하는 이행 공정을 갖는 반도체 발광 소자용 기판의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 입자 간의 최빈 피치가 5㎛ 이하인 반도체 발광 소자용 기판의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 입자 간의 최빈 피치가 1㎛ 이하인 반도체 발광 소자용 기판의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 입자 간의 최빈 피치가 200㎚∼700㎚인 반도체 발광 소자용 기판의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 기판이 사파이어이고, 상기 입자가 실리카이며, 상기 입자 에칭 공정이 에칭 가스로서 CF4, SF6, CHF3, C2F6, C3F8, CH2F2, O2 및 NF3으로 이루어지는 군으로부터 선택되는 적어도 1종의 가스를 사용하는 공정이고, 상기 기판 에칭 공정이 에칭 가스로서 Cl2, Br2, BCl3, SiCl4, HBr, HI, HCl 및 Ar로 이루어지는 군으로부터 선택되는 적어도 1종의 가스를 사용하는 공정인 반도체 발광 소자용 기판의 제조 방법.
  7. 기판에 복수의 입자를 단일층으로 배열시키는 입자 배열 공정과,
    상기 입자가 에칭되고, 상기 기판이 실질적으로 에칭되지 않는 조건으로, 상기 배열한 복수의 입자를 드라이 에칭하여 입자 간에 간극을 형성하는 입자 에칭 공정과,
    상기 입자 에칭 공정 후의 복수의 입자를 에칭 마스크로서 상기 기판을 드라이 에칭하여, 상기 기판의 일방의 면에 요철 구조를 형성하는 기판 에칭 공정을 구비하고,
    상기 기판이 사파이어이고, 상기 입자가 실리카이며, 상기 입자 에칭 공정이 에칭 가스로서 CF4, SF6, CHF3, C2F6, C3F8, CH2F2, O2 및 NF3으로 이루어지는 군으로부터 선택되는 적어도 1종의 가스를 사용하는 공정이고, 상기 기판 에칭 공정이 에칭 가스로서 Cl2, Br2, BCl3, SiCl4, HBr, HI, HCl 및 Ar로 이루어지는 군으로부터 선택되는 적어도 1종의 가스를 사용하는 공정인 것을 특징으로 하는 반도체 발광 소자용 기판의 제조 방법.
  8. 제 7 항에 있어서,
    상기 입자 배열 공정이 수조 내의 물의 액면에 물보다 비중이 작은 용제 중에 입자가 분산된 분산액을 적하하는 적하 공정과, 상기 용제를 휘발시킴으로써 상기 입자로 이루어지는 단입자막을 물의 액면 상에 형성하는 단입자막 형성 공정과, 상기 단입자막을 기판에 옮겨 취하는 이행 공정을 갖는 반도체 발광 소자용 기판의 제조 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 기판의 ASTM F657로 규정되는 최대 두께 및 최소 두께 간의 절대차(TTV)가 5㎛∼30㎛, ASTM F1390으로 규정되는 기준면으로부터의 편차의 최대값과 최소값의 차(WARP)가 10㎛∼50㎛, ASTM F534.3.1.2로 규정되는 기판의 중심부에서의 기준면으로부터의 간격의 절대값(｜BOW｜)이 10㎛∼50㎛인 반도체 발광 소자용 기판의 제조 방법.
  10. 기판의 상면에 복수의 입자를 단일층으로 배열시켜 단입자막을 형성하는 입자 배열 공정과,
    상기 입자가 에칭되고, 상기 기판이 실질적으로 에칭되지 않는 조건으로, 상기 배열한 복수의 입자를 드라이 에칭하여 입자 간에 간극을 형성하는 입자 에칭 공정과,
    상기 단입자막을 마스크로 하여 상기 상면을 에칭하는 기판 에칭 공정을 포함하고,
    상기 기판 에칭 공정에서는
    상기 입자 에칭 공정 후에 상기 기판의 상면에 있어서 노출되어 있는 영역에 단차를 형성하는 반도체 발광 소자용 기판의 제조 방법.
  11. 제 10 항에 있어서,
    상기 입자 에칭 공정에서는 상기 복수의 입자의 각각을 축소하는 반도체 발광 소자용 기판의 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 기판 에칭 공정에 있어서,
    복수의 입자 중, 2개의 입자 사이의 간극이 클수록 상기 단차가 작아지는 반도체 발광 소자용 기판의 제조 방법.
  13. 제 12 항에 있어서,
    상기 입자 배열 공정에서는 상기 복수의 입자를 LB법에 의해 배열하는 반도체 발광 소자용 기판의 제조 방법.
  14. 제 10 항 내지 제 13 항 중 어느 한 항의 반도체 발광 소자용 기판의 제조 방법에 의해 반도체 발광 소자용 기판을 형성하는 공정과,
    상기 반도체 발광 소자용 기판에서 상기 단차가 형성된 상기 상면에, 반도체층을 포함하는 발광 구조체를 형성하는 공정을 포함하는 반도체 발광 소자의 제조 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항의 제조 방법에 의해 발광 소자용 기판을 얻는 공정과, 얻어진 발광 소자용 기판의 요철 구조가 형성된 면에, 적어도 발광층을 포함하는 반도체 기능층을 적층하는 공정을 구비하는 반도체 발광 소자의 제조 방법.
  16. 기판의 일방의 면에 요철 구조를 갖는 반도체 발광 소자용 기판으로서,
    상기 요철 구조는 다수의 볼록부와 각 볼록부 사이의 평탄면을 갖고,
    또한, 인접하는 7개의 볼록부의 중심점이 정육각형의 6개의 정점과 대각선의 교점이 되는 위치 관계로 연속하여 정렬되어 있는 에어리어를 복수 구비하고,
    상기 복수의 에어리어의 면적, 형상 및 격자 방위가 랜덤인 반도체 발광 소자용 기판.
  17. 제 16 항에 있어서,
    상기 요철 구조의 최빈 피치가 100㎚ 이상 5㎛ 이하이고, 상기 다수의 볼록부의 어스펙트비가 0.5∼1.0인 반도체 발광 소자용 기판.
  18. 제 16 항에 있어서,
    상기 요철 구조의 최빈 피치가 100㎚ 이상 1㎛ 이하이고, 상기 다수의 볼록부의 어스펙트비가 0.5∼1.0인 반도체 발광 소자용 기판.
  19. 제 16 항에 있어서,
    상기 요철 구조의 최빈 피치가 200㎚∼700㎚이고, 상기 다수의 볼록부의 어스펙트비가 0.5∼1.0인 반도체 발광 소자용 기판.
  20. 제 16 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 볼록부 사이를 연결하는 브릿지부를 추가로 구비하는 반도체 발광 소자용 기판.
  21. 제 16 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 기판이 사파이어인 반도체 발광 소자용 기판.
  22. 제 16 항 내지 제 20 항 중 어느 한 항의 반도체 발광 소자용 기판과, 상기 반도체 발광 소자용 기판 상에 적층된 반도체 기능층을 구비하고, 상기 반도체 기능층이 적어도 발광층을 포함하는 반도체 발광 소자.
  23. 제 22 항에 있어서,
    상기 반도체 기능층의 광 추출측에, 상기 발광층으로부터 출사되는 발광을 상기 발광 파장보다 장파장측으로 파장 변환하는 파장 변환층을 구비하는 반도체 발광 소자.
  24. 제 23 항에 있어서,
    상기 파장 변환층이 피크 파장 410㎚∼483㎚의 형광을 발하는 청색 형광체, 피크 파장 490㎚∼556㎚의 형광을 발하는 녹색 형광체 및 피크 파장 585㎚∼770㎚의 형광을 발하는 적색 형광체를 함유하는 반도체 발광 소자.
  25. 제 24 항에 있어서,
    상기 파장 변환층이 피크 파장 570㎚∼578㎚의 형광을 발하는 황색 형광체를 함유하는 반도체 발광 소자.
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