CN103985792B - 制造第iii族氮化物半导体的方法 - Google Patents

制造第iii族氮化物半导体的方法 Download PDF

Info

Publication number
CN103985792B
CN103985792B CN201410048430.0A CN201410048430A CN103985792B CN 103985792 B CN103985792 B CN 103985792B CN 201410048430 A CN201410048430 A CN 201410048430A CN 103985792 B CN103985792 B CN 103985792B
Authority
CN
China
Prior art keywords
temperature
cushion
nitride semiconductor
iii nitride
cap rock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410048430.0A
Other languages
English (en)
Other versions
CN103985792A (zh
Inventor
奥野浩司
小盐高英
柴田直树
天野浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Publication of CN103985792A publication Critical patent/CN103985792A/zh
Application granted granted Critical
Publication of CN103985792B publication Critical patent/CN103985792B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Led Devices (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

提供了一种具有降低的穿透位错密度和均匀的Ga极性表面的第III族氮化物半导体。在比形成构成缓冲层的元素的氧化物的温度低的温度下，在包含作为必要元素的Al的缓冲层上形成盖层。在比体半导体的晶体生长的温度高的温度下，对缓冲层被盖层覆盖的衬底进行热处理而不露出缓冲层的表面。将衬底温度降低至体半导体的晶体进行生长的温度，并且生长所述体半导体。

Description

制造第III族氮化物半导体的方法
技术领域
本发明涉及一种用于制造具有减少的穿透位错和良好的结晶度的第III族氮化物半导体的方法。
背景技术
通常，在已知的方法中，通过金属有机化学气相沉积（下文被称为“MOCVD”），在蓝宝石衬底上形成低温缓冲层，并且在缓冲层上生长GaN。
例如，在日本公开特许公报（特开）第2005-19872号中，在1135℃下对蓝宝石衬底进行热处理以清洁其表面之后，在将衬底温度降低至515℃的情况下形成具有20nm厚度的GaN缓冲层，并且在衬底温度上升至1075℃的情况下在蓝宝石衬底上形成GaN的细晶体。随后，在衬底温度保持在1075℃并且在载气中氢的浓度高于氮的浓度的情况下，使用GaN的细晶体作为晶核来小面生长GaN。然后，将衬底温度降低至1005℃，并且使载气中氮的浓度高于氢的浓度以促进在横向上的生长，并且生长GaN以填充面之间的间隙。因而，获得具有降低的穿透位错密度的GaN。
在日本公开特许公报（特开）第2005-183524号的实施例3中，在1200℃下对蓝宝石衬底进行热清洁之后，在衬底温度在1200℃的情况下，将AlN外延生长为形成具有0.7μm厚度的单晶底层102。随后，在衬底温度降低至1150℃的情况下，将AlGaN层103外延生长为具有100nm或更小的厚度，并且在衬底温度保持在1350℃下10分钟的情况下进行退火。然后，在衬底温度降低至1150℃的情况下，进一步生长AlGaN层104。因而，降低了AlGaN层的穿透位错密度。
然而，在日本公开特许公报（特开）第2005-19872号的方法中，在低温下形成具有20nm厚度的超薄GaN的低温缓冲层之后，在温度升高至GaN能够生长的温度下形成GaN的细晶体，然后小面生长GaN。在温度升高至GaN生长温度的过程中，在低温下形成的低温缓冲层的GaN的细晶体被再次分解和蒸发。因此，在形成低温缓冲层之后，不能将衬底的温度升高为高于GaN能够生长的温度。这导致细晶核的形成不充分，并且晶核不能长大。因此，在起始点处穿透位错的密度仍是高的。
在日本公开特许公报（特开）第2005-183524号的方法中，基底材料11上的底层12被外延生长为0.7μm的厚度，因此为单晶。此外，AlGaN层103被外延生长在单晶底层102上，因此为单晶。在已形成AlGaN层103的阶段进行退火有助于AlGaN层103中的位错的移动，并从而降低位错密度（第0032段）。
因此，日本公开特许公报（特开）第2005-183524号既不增加在多晶、非晶或多晶/非晶混合状态的缓冲层中的晶核的大小，也不抑制待生长的半导体层中的穿透位错的形成。
日本公开特许公报（特开）第2005-19872号涉及用于获得小面生长的晶核的热处理，而未降低穿透位错在起始点处的密度。
本发明人首次发现，当对在低温情况下形成的AlN缓冲层进行高温热处理之后生长GaN时，GaN的表面上的不规则性或粗糙度变大。本发明人首次阐明，上述问题的原因为通过高温热处理氧化了缓冲层中含有的Al，形成了Al氧化物，因此在Al氧化物上生长的GaN的生长表面具有N极性。N极性GaN具有大的表面粗糙度，并且其中结合了较多的杂质。因此，对于器件是不适合的。当形成氧化物时，在氧化物上较可能发生新的晶体缺陷（位错或沉积缺陷），这降低了待生长的半导体的晶体质量。
发明内容
鉴于以上内容，本发明的一个目的是通过降低穿透位错在起始点处的密度来均匀并降低待生长的半导体的穿透位错密度。其他目的是获得混合有较少N极性表面并且具有均匀的Ga极性表面作为生长表面的第III族氮化物半导体。
在本发明的第一方面中，提供一种用于在与第III族氮化物半导体不同的材料的衬底上生长第III族氮化物半导体的方法，所述方法包括：
在衬底上形成多晶、非晶或多晶/非晶混合状态的含有作为必要元素的Al的AlN或AlxInyGa1-x-yN（0<x<1，0≤y<1，0<x+y≤1）的缓冲层；
在比形成构成缓冲层的元素的氧化物的温度低的温度下，在缓冲层上形成具有Al组成比比缓冲层的Al组成比的1/2低的GaN、InuGa1-uN（0<u≤1）或AlvInwGa1-v-wN（0<v<1，0≤w<1，0<v+w≤1）的盖层；
在比包括第III族氮化物半导体的体半导体的晶体生长的温度高的温度下，对所述缓冲层被盖层覆盖的衬底进行热处理而不露出缓冲层的表面；并且
在热处理之后，将衬底温度降低至体半导体的晶体生长的温度，并且
在被盖层覆盖的缓冲层或露出的缓冲层上生长体半导体。
缓冲层包括含有作为必要元素的Al的AlN或AlxInyGa1-x-yN（0<x<1，0≤y<1，0<x+y≤1）。然而，Al组成比x优选地为0.3或更大，并且更优选地为0.5或更大。本发明的特征在于在防止构成缓冲层的元素被氧化的情况下进行热处理。此外，构成缓冲层的Al容易受氧化。缓冲层中含有的Al的量越大，用于防止氧化的盖层的意义就越大。因此缓冲层的Al组成比优选地为0.3或更大或者0.5或更大。
盖层是用于防止在热处理中，缓冲层中所含有的Al或其他构成元素被氧化的层。因此，当盖层包括作为含有Al的第III族氮化物半导体的AlvInwGa1-v-wN（0<v<1，0≤w<1，0<v+w≤1）时，盖层的Al氧化物的量必须少于在未形成盖层时缓冲层的Al氧化物的量以使盖层的存在有意义。这就是为什么盖层的Al组成比为缓冲层的Al组成比的1/2或更小。然而，盖层的Al组成比越低，其越是优选的。当盖层的Al组成比为缓冲层Al组成比的1/5或更小时，盖层的Al氧化不会产生问题。盖层优选地不含容易被氧化的Al，并且最优选地由GaN形成。盖层优选地至少在热处理期间覆盖缓冲层。盖层可以以当生长体半导体时不抑制缓冲层效果的厚度较薄地覆盖缓冲层的表面。可替代地，如果缓冲层不被其上紧接着生长的体半导体氧化，则盖层可以刚好在生长体半导体之前消失以露出缓冲层。
在本发明中，构成缓冲层的元素的氧化物包括In氧化物或Ga氧化物。然而，最可能形成Al氧化物。
此外，在本发明中，热处理优选地为与缓冲层在热处理之前的晶核密度相比减小缓冲层的晶核密度的工艺。这里，“晶核”是指岛或颗粒，所述岛或颗粒作为待生长的体半导体层的生长起始点。一个核优选地不具有缺陷，但有时包含作为待生长的体半导体的缺陷（如位错或沉积缺陷）的起始点的缺陷（如位错或沉积缺陷）。认为在热处理期间，晶核中所含有的缺陷消失、移动和减少。
在本发明中，盖层优选地具有使得在热处理中不完全蒸发和消失并且不露出缓冲层的厚度。更具体地，盖层的厚度优选地为从1nm至500nm。当厚度落在该范围内时，防止了盖层在热处理的过程中完全蒸发和消失，并且防止了缓冲层中的Al或其他元素被氧化。
此外，优选地在比盖层分解的温度更低的温度下形成盖层。即使在缓冲层中的构成元素如Al不受氧化的温度下，也必须在缓冲层上有效地形成盖层。
用于形成构成缓冲层的元素的氧化物的氧源为生长炉中剩余的氧或水分，以及包含在原料气体如NH3中的氧或水分。此外，当衬底包括氧化物时，将由于衬底的分解而分散在生长炉中的氧视为氧源。
因此，当衬底包括如蓝宝石、ZnO、尖晶石或Ga2O3的氧化物时，优选地在比氧从氧化物释放的温度更低的温度下形成盖层。已知，氧是通过加热蓝宝石、ZnO、尖晶石或Ga2O3而释放的。因此，在氧从包括如蓝宝石、ZnO、尖晶石或Ga2O3的氧化物的衬底背面释放之前，必须在缓冲层上形成盖层。
也就是说，在本发明中，在构成缓冲层的元素如Al的氧化之前在缓冲层上形成盖层。
盖层的形成温度优选地等于或低于体半导体的单晶生长的温度。热处理温度优选地等于或高于盖层或体半导体不生长的温度、分解温度或升华温度。热处理温度优选为1150℃或更高。当温度落入该范围内时，该温度高于作为体半导体的单晶第III族氮化物半导体的生长温度，从而该半导体根本不生长。温度优选为从1150℃至1700℃。当温度超过1700℃时，蓝宝石衬底受损，该温度不是优选的。热处理温度可以为从1300℃至1500℃。另外，热处理温度可以为从1200℃至1400℃。热处理温度的最优选范围在1150℃与1400℃之间。可以通过溅射、分子束外延（MBE）、脉冲激光沉积（PLD）或MOCVD来形成缓冲层。当通过MOCVD形成缓冲层时，衬底温度优选地为从300℃至600℃。缓冲层的厚度优选地为从1nm至100nm。当在300℃至600℃的形成温度下以上述范围的厚度来沉积含有作为必要元素的Al的AlN或AlxInyGa1-x-yN（0<x<1，0≤y<1，0<x+y≤1）时，所述AlN或AlxInyGa1-x-yN（0<x<1，0≤y<1，0<x+y≤1）在多晶、非晶或多晶/非晶混合的状态下。该状态为用于在与第III族氮化物半导体不同材料的衬底上外延生长第III族氮化物半导体的低温形成的缓冲层。
优选地在包含氨气或氮化合物气体的气体流下进行热处理。当在该状态中在1150℃或更高的温度下对被盖层覆盖的缓冲层加热时，相邻颗粒通过固相生长来彼此结合（coalesce）以形成较大的颗粒。也就是说，缓冲层变为较大单晶的晶核的聚集体。同时，在一个晶核中可能含有的缺陷移动或消失，从而降低了缺陷密度。第III族氮化物半导体在满足了生长半导体的晶格常数与晶核的晶格常数匹配的条件的缓冲层上外延生长。由于生长的半导体在晶核的晶界中结合，所以在晶界中容易发生穿透位错。然而，由于晶核大，所以降低了穿透位错在起始点处的密度。因此，能够在起初降低在生长半导体层中的穿透位错密度。
由于缓冲层在形成Al氧化物或构成元素氧化物之前被盖层覆盖，所以在热处理中防止了缓冲层的氧化。结果，防止了第III族氮化物半导体在体半导体的生长中以N极性的取向进行生长，并且单晶第III族氮化物半导体均匀地生长有Ga极性表面。
因为+c面可以防止反转为N极性表面，所以当+c面（Ga极性表面）在体半导体的生长中为晶体生长表面时，本发明是特别有效的。然而，当形成构成缓冲层的元素的氧化物时，作为起始点的氧化物发生新的晶体缺陷（位错或沉积缺陷）。因此，在本发明中，在体半导体沿除+c轴方向以外的方向的生长过程中也是有效的，在所述方向上极性不反转或者极性反转不会产生问题。非极性a面第III族氮化物半导体和非极性m面第III族氮化物半导体分别生长在r面蓝宝石衬底和m面蓝宝石衬底上。当蓝宝石衬底的生长表面为相对于低指数面以一定角度倾斜的表面时，第III族氮化物半导体生长有作为生长表面的非极性面、半极性面。在这些情况下，即使形成了构成缓冲层的元素的氧化物，极性反转也不会产生问题。即使在这样的情况下，也可以通过在缓冲层上形成盖层并且进行热处理来降低体半导体的位错密度。
对衬底的材料没有施加特别的限制，只要可以在衬底上生长第III族氮化物半导体即可。衬底可以由例如蓝宝石、SiC、Si、ZnO、尖晶石或Ga2O3形成。作为体半导体的第III族氮化物半导体可以为例如四元AlGaInN、三元AlGaN或InGaN和二元GaN，每种均具有任意的组成比，但Ga作为必要元素。在这些半导体中，Al、Ga或In中的一部分可以被另一种第13族（第IIIB族）元素（即，B或Tl）取代，或者N的一部分可以被另一种第15族（第VB族）元素（即，P、As、Sb或Bi）取代。可以添加n型杂质或p型杂质。通常，Si用作n型杂质，Mg用作p型杂质。
根据本发明，通过在衬底上沉积含有作为必要元素的Al的AlN或AlxInyGa1-x-yN（0<x<1，0≤y<1，0<x+y≤1）来将缓冲层形成为多晶、非晶、多晶/非晶混合的状态，在比形成构成缓冲层的元素的氧化物的温度更低的温度下，在缓冲层上形成Al组成比低于缓冲层的Al组成比的1/2的GaN、InuGa1-uN（0<u≤1）或AlvInwGa1-v-wN（0<v<1，0≤w<1，0<v+w≤1）的盖层；并且其后，在比作为体半导体的单晶第III族氮化物半导体生长的温度更高的温度下进行热处理，从而与热处理之前相比，降低了缓冲层的晶核密度。
作为晶体的目标的第III族氮化物半导体以晶格匹配的方式生长成的晶核变大，从而降低了晶界密度。因而，穿透位错在起始点处降低了密度。因此，可以在所获得的半导体中在最初降低穿透位错密度。在热处理中，因为缓冲层被盖层覆盖，所以缓冲层的构成元素如Al未受氧化。因此，生长在缓冲层上的体半导体的生长表面未反转为N极性，并且可以获得具有均匀Ga极性表面的单晶第III族氮化物半导体。此外，即使当体半导体在极性不反转或极性反转不会产生问题的半极性轴和非极性轴的方向上生长时，根据本发明也可以降低体半导体的位错密度。
因而，可以获得具有平坦表面并适合于制造器件的第III族氮化物半导体。
附图说明
由于当结合附图来考虑优选实施方案的以下详细描述时，参考该详细描述，本发明的各种其他目的、特征和许多伴随的优点变得更好理解，所以将容易理解本发明的各种其他目的、特征和许多伴随的优点，在附图中：
图1为示出在生长期间的衬底温度变化与通过根据本发明的实施方案的制造方法所沉积的半导体的类型之间的关系的特性图；
图2为示出缓冲层的热处理温度与通过根据本发明的实施方案的制造方法所生长的GaN的结晶度（FWHM）之间的关系的特性图；
图3为示出缓冲层的晶核密度与通过根据本发明的实施方案的制造方法所生长的GaN的位错密度之间的关系的特性图；
图4A至图4D为示出通过根据本发明的实施方案的制造方法在每个热处理温度下热处理的缓冲层上生长的GaN的表面状况的光学显微照片；
图5为在未形成盖层的情况下通过对缓冲层进行热处理而生长的GaN的比较例中的温度变化特性图；
图6为示出在未形成盖层的情况下通过对缓冲层进行热处理而生长的GaN的比较例中的GaN的表面状况的光学显微照片；
图7为示出在未形成盖层的情况下通过对缓冲层进行热处理而生长的GaN的比较例中的GaN的表面状况的光学显微照片；
图8为示出在比较例中的缓冲层的表面粗糙度与热处理温度之间的关系的特性图；
图9为示出在比较例中的热处理温度与缓冲层的晶核密度之间的关系的特性图；
图10为示出通过根据本发明的实施方案的制造方法所制造的发光器件的结构图；以及
图11A至图11C为示出发光器件的制造过程的器件的横截面视图。
具体实施方式
接下来将参照附图描述本发明的具体实施方案。然而，本发明并不限于所述实施方案。
实施方案1
本实施方案为如下实施例：其中，通过MOCVD在具有c面主表面的蓝宝石衬底上形成AlN缓冲层，并且在热处理之后在AlN缓冲层上生长GaN。晶体生长方法为金属有机化学气相沉积（MOCVD）。MOCVD中所采用的气体如下：作为载气的氢（H2）和氮（N2）；作为氮源的氨气（NH3）；作为Ga源的三甲基镓（Ga(CH3)3，下文称为“TMG”）；以及作为Al源的三甲基铝（Al(CH3)3，下文称为“TMA”）。
首先，将描述通过缓冲层的热处理所产生的晶核的变化。图1示出蓝宝石衬底在半导体生长期间的控制温度的时间变化。将蓝宝石衬底放置在MOCVD装置中，在氢气流下将衬底温度从室温升高至1180℃，并且进行热清洁以从蓝宝石衬底的表面移除沉积物。之后，在TMA和氨气以及氢气的流下将衬底温度降低至400℃，通过MOCVD在蓝宝石衬底上形成具有10nm厚度的AlN的缓冲层。然后，停止TMA的供应，在作为原料气体的TMG和氨气以及作为载气的氢气的流下将衬底温度增加至1020℃，并且在保持气体流量的情况下维持两分钟，从而形成具有50nm厚度的GaN的盖层。随后，停止TMG的供应，在氨气和作为载气的氢气的流下将衬底温度升高至1300℃的热处理温度，并且在保持流量的情况下维持十秒，从而对缓冲层进行热处理。在该热处理期间，盖层并未完全蒸发，从而未露出缓冲层的表面。在1020℃的温度下形成了盖层但未形成Al氧化物。在1300℃的热处理温度下形成了Al氧化物。
在高于1150℃的1300℃的热处理温度下，对被GaN盖层覆盖的AlN缓冲层进行热处理之后，在作为载气的氢气连同作为原料气体的TMG和氨气的流下将衬底温度从1300℃降低至1020℃，在无杂质掺杂的情况下形成了具有1.5μm厚度的GaN（体半导体）。降低了缓冲层的晶核密度，导致穿透位错在起始点处的密度的降低。因此，降低了在缓冲层上生长的GaN中的穿透位错密度。
对被盖层覆盖的缓冲层的热处理温度与体半导体的GaN（10-10）面的x射线摇摆曲线半峰全宽（FWHM）之间的关系进行测量。图2示出测量结果。当热处理温度为1020℃时，FWMH为1540秒。当热处理温度为1150℃时，FWMH为1400秒。当热处理温度为1300℃时，FWMH为960秒。当热处理温度为1400℃时，FWMH为830秒。也就是说，发现单结晶度与热处理温度的升高成比例地改善。
对缓冲层在热处理之后的晶核密度与生长在被盖层覆盖的缓冲层上的GaN的穿透位错密度之间的关系进行测量。通过测量X射线摇摆曲线FWHM（半峰全宽）并且利用式：位错密度=FWHM值/(9b2)来获得穿透位错密度。这里，b为伯格矢量。图3示出测量结果。当缓冲层的晶核密度为2.2×1011/cm2时，GaN的位错密度为6.0×109/cm2。当缓冲层的晶核密度为1.2×1011/cm2时，GaN的位错密度为5.0×109/cm2。当缓冲层的晶核密度为7.5×1010/cm2时，GaN的位错密度为2.3×109/cm2。当缓冲层的晶核密度为4.8×1010/cm2时，GaN的位错密度为1.8×109/cm2。发现GaN的位错密度与缓冲层的晶核密度的降低成比例地降低。
对缓冲层的热处理温度与GaN的表面状况之间的关系进行测量。图4A至图4D为在每个温度下对被盖层覆盖的缓冲层进行热处理之后所生长的GaN的表面的光学显微照片。在所有的热处理温度下，对被盖层覆盖的缓冲层进行热处理。可以理解，GaN的表面形态良好。GaN对KOH溶液的耐蚀刻性的研究示出GaN未被KOH蚀刻。因此，发现GaN的生长表面是均匀的Ga极性表面。也就是说，未观察到极性反转为N极性表面。
接下来将作为比较例来描述其中在缓冲层上未形成有盖层的情况下对缓冲层进行热处理的实验的结果。图5示出衬底的温度变化特性。与图1所示的特性的相比，区别仅在于在未形成GaN盖层的情况下对缓冲层进行热处理，其中，在氢气和氨气的流下，将AlN缓冲层的温度上升至1150℃至1400℃的范围内的任意热处理温度，并且在保持气体流量的情况下维持10秒。
通过将缓冲层的热处理温度变化至400℃、920℃、1020℃、1080℃、1150℃、1300℃和1400℃来制造各种样品。对热处理之后的缓冲层的表面的AFM图像进行测量。根据AFM图像来对缓冲层的表面粗糙度与热处理温度之间的关系进行测量。图8示出了结果。此外，对缓冲层的晶核（岛）密度与热处理温度之间的关系进行测量。图9示出了结果。表面粗糙度被定义为凸部的高度或凹部的深度与其平均值之间的偏差的均方根（RMS）。从图8中清楚的是，当热处理温度落入400℃至1300℃的范围内时，表面粗糙度随着温度增加而增加。这是因为小核合并为较大核，导致凸部高度（凹部深度）的增加。另一方面，当热处理温度为1300℃或更高时，缓冲层的表面粗糙度减小至与当形成缓冲层时的表面粗糙度（0.5nm）接近的0.68nm或更小。这可能是因为核在该温度区域中进一步生长，并且由于高温度而发生原子的大量转移，导致凸部高度（凹部深度）的减小。从图9中清楚的是，进一步发现，随着热处理温度增加，晶核（岛）密度以指数函数降低。当热处理温度为1300℃或更高时，晶核密度降低至1.7×1010/cm2或更小。此外，当热处理温度为1150℃或更高时，晶核密度降低至4.4×1010/cm2或更小。此外，AFM图像示出随着热处理温度增加，相应晶核变大，导致晶核密度的降低。具体地，与当在400℃情况下形成缓冲层时的情况相比，在当热处理温度为1300℃或1400℃时的情况下，晶核显著变大，并且晶核密度显著降低。从以上内容发现，热处理温度为1150℃或更高，优选地为1250℃或更高，并且进一步优选地为1300℃或更高。
接下来，对被盖层覆盖的缓冲层的热处理温度与生长在缓冲层上的GaN的表面状况之间的关系进行测量。图6和图7为示出GaN的表面状况的光学显微照片。当热处理温度为1100℃或更低时，GaN表面是均匀且平坦的。当热处理温度为1200℃或更高时，GaN表面是粗糙的。在1200℃或更高的温度下，随着温度增加，观察到具有六角锥形状或六棱柱形状的晶体。发现凸部高度（凹部深度）是非常大的。图7的粗糙表面状况示出GaN表面是N极性表面。当利用KOH溶液来检查耐蚀刻性时，图7所示的GaN几乎不具有耐蚀刻性，GaN的整个表面被蚀刻。由于缓冲层未被盖层覆盖，所以作为构成缓冲层的元素的Al在1200℃或更高的热处理温度下被氧化，并且生长在缓冲层上的GaN的生长表面反转为N极性表面。
另一方面，当在缓冲层被盖层覆盖之后进行热处理时，从图4与图7之间的比较中清楚的是，GaN表面是平坦的，GaN的生长表面不是N极性表面而是均匀的Ga极性表面。当在盖层沉积在缓冲层上之后在比缓冲层中的Al被氧化的温度更低的温度下生长GaN时，在1150℃或更高的温度下进行热处理，并且将该温度保持在单晶GaN生长所在的温度，可以获得具有降低的穿透位错密度和均匀的Ga极性表面的GaN。
在上述实施方案中，在400℃下形成缓冲层，但可以在从300℃至600℃的温度范围内形成缓冲层，这是因为在该温度范围内使缓冲层处于多晶、非晶或多晶/非晶混合的状态。缓冲层的厚度为10nm，但可以落入1nm至100nm的范围内。在该厚度范围内，可以使缓冲层处于多晶、非晶或多晶/非晶混合的状态。
本发明不是将衬底温度从形成缓冲层所在的低温度升高至待生长在缓冲层上的单晶第III族氮化物半导体生长所在的1020℃的温度，而是在该温度下生长第III族氮化物半导体。如图1所示，本发明为在生长第III族氮化物半导体之前，在比Al氧化的温度更低的温度下在缓冲层上形成盖层，并且在比第III族氮化物半导体可以适合生长的温度更高的温度下对被盖层覆盖的缓冲层进行热处理。因此，与在未形成盖层的情况下紧挨着生长第III族氮化物半导体的情况相比，缓冲层的晶核变大，从而晶核密度被降低。因此，降低了在缓冲层中的穿透位错在起始点处的密度，从而可以降低第III族氮化物半导体的穿透位错密度。此外，由于缓冲层被盖层覆盖，所以缓冲层中的Al在热处理期间未被氧化。因此在+c面生长的情况下，生长在缓冲层上的第III族氮化物半导体的极性不反转，从而可以获得均匀的Ga极性表面。即使不在体半导体的+c面生长的情况下，也抑制了构成缓冲层构成元素的元素的氧化物的形成，从而在体半导体中防止了在氧化物处开始的新的穿透位错。因而，通过将缓冲层的热处理温度设置为比待生长在缓冲层上的单晶第III族氮化物半导体生长的温度更高的温度（也就是说，半导体难以生长的温度），可以降低待生长的半导体的穿透位错密度。从这个角度来看，热处理温度优选地为从1150℃至1700℃，从1300℃至1700℃，从1300℃至1500℃，从1200℃至1600℃，或者从1200℃至1400℃。此外，热处理温度最优选地为从1150℃至1400℃。热处理保持时间为十秒，但可以为一秒。热处理保持时间优选地为一秒至十小时。
缓冲层可以由代替AlN的含有作为必要元素的Al的AlxGa1-xN（0<x<1）和AlxInyGa1-x-yN（0<x<1，0≤y<1，0<x+y≤1）形成。当待生长在缓冲层上的第III族氮化物半导体为AlzGa1-zN（0<z<1）时，就晶格匹配而言，缓冲层优选为AlxGa1-xN（0<x<1）。目标体半导体AlzGa1-zN（0<z<1）的单晶的生长温度为1000℃或更高并且低于缓冲层的热处理温度（例如1300℃）。MOCVD室的内部压力优选为低于100kPa（标准压力）。内部压力为50kPa或更低，优选为35kPa或更低，并且更优选为20kPa或更低。由于含有Al的有机金属气体具有高反应性，所以在原料气体到达衬底之前反应就发生，并且形成了不利于目标半导体的晶体生长的粘结产品。因此，压力优选地较低。当减小压力并且增加原料气体的流量时，抑制了在到达衬底之前的反应，并且从而可以在衬底上实现高效的单晶生长。
此外，缓冲层可以通过溅射来形成。此时，衬底温度优选地为从300℃至600℃。缓冲层可以通过分子束外延（MBE）或脉冲激光沉积（PLD）来形成。
在比缓冲层中的Al受氧化的温度低的温度下形成盖层。在如蓝宝石的氧化物衬底的情况下，当增加温度时，氧从衬底的后表面或侧表面蒸发进生长室中。由于该氧使缓冲层氧化，所以还优选地在比氧从衬底中蒸发的温度低的温度下形成盖层。
上述实施方案描述了体半导体生长有作为晶体生长表面的+c面（Ga极性表面）的情况。在具有作为晶体生长表面的c面或a面的蓝宝石衬底上，具有作为晶体生长表面的+c面的第III族氮化物半导体进行生长。然而，如上所述，当形成构成缓冲层的元素的氧化物时，发生新的晶体缺陷。因此，有效的是，通过盖层防止缓冲层的氧化。还有效的是，在除+c轴方向以外的极性不反转或极性反转不会产生问题的方向上生长体半导体。具有r面或m面主表面的蓝宝石衬底可以用作生长衬底。在具有r面或m面的蓝宝石衬底上，非极性a面或非极性m面的第III族氮化物半导体进行生长。在此情况下，极性不反转并且极性反转不会产生问题，但盖层的存在可以确定地降低穿透位错密度。
接下来将描述通过本发明的方法所制造的发光器件。图10示出通过本发明的制造方法所制造的发光器件1的结构。发光器件1具有如下结构：其中，每个层均由第III族氮化物半导体形成的n型接触层101、ESD层（静电击穿改进层）102、n层侧覆层（下文被称为“n型覆层”）103、发光层104、p层侧覆层（下文被称为“p型覆层”）106以及p型接触层107经由AlN缓冲层120沉积在蓝宝石衬底100上（图10中省略了盖层，这是因为缓冲层上可能留下簿的盖层或者可能没留下盖层）；p电极108形成在p型接触层107上；以及n电极130形成在n型接触层101的通过蚀刻从p型接触层107露出的部分上。
n型接触层101为具有1×1018/cm3或更大的Si浓度的n-GaN。n型接触层101在1μm或更大的厚度情况下具有5×108/cm2或更小的穿透位错。为了实现与n电极130的良好接触，n型接触层101可以包括具有不同载流子浓度的多个层。
ESD层102具有如下四层结构，其中第一ESD层110、第二ESD层111、第三ESD层112和第四ESD层113以此顺序沉积在n型接触层101上。第一ESD层110为具有1×1016/cm3至5×1017/cm3的Si浓度的n-GaN。第一ESD层110具有200nm至1000nm的厚度。
第二ESD层111为具有如通过Si浓度（/cm3）和厚度（nm）的乘积所限定的0.9×1020（nm/cm3）至3.6×1020（nm/cm3）的特性值的掺杂Si的GaN。例如，当第二ESD层111具有30nm的厚度时，Si浓度为3.0×1018/cm3至1.2×1019/cm3。
第三ESD层112为非掺杂的GaN。第三ESD层112具有50nm至200nm的厚度。第三ESD层112是非掺杂的，但是由于残留的载流子而具有1×1016/cm3至1×1017/cm3的载流子浓度。第三ESD层112可以掺杂有在载流子浓度为5×1017/cm3或更低的范围内的Si。
第四ESD层113为具有如通过Si浓度（/cm3）和厚度（nm）的乘积所限定的0.9×1020（nm/cm3）至3.6×1020（nm/cm3）的特性值的掺杂Si的GaN。例如，第四ESD层113具有30nm的厚度，Si浓度为3.0×1018/cm3至1.2×1019/cm3。
n型覆层103具有包含十五个层单元的超晶格结构，每个层单元包含非掺杂的In0.077Ga0.923N层131（厚度：4nm）、非掺杂的GaN层134（厚度：1nm）、非掺杂的Al0.2Ga0.8N层132（厚度：0.8nm）和掺杂Si的n-GaN层133（厚度：1.6nm），这些层以此顺序沉积。然而，n型覆层103的与第四ESD层113接触的初始层为In0.077Ga0.923N层131，并且n型覆层103的与发光层104接触的最终层为n-GaN层133。n型覆层103的总厚度为111nm。In0.077Ga0.923N层131的厚度可以为1.5nm至5.0nm。非掺杂GaN层134的厚度可以为0.3nm至2.5nm。GaN层134可以掺杂有Si。Al0.2Ga0.8N层132的厚度可以为0.3nm至2.5nm。n-GaN层133的厚度可以为0.3nm至2.5nm。
发光层104（也称为“有源层”）具有包含八个层单元的多量子阱（MQW）结构，每个层单元包含Al0.05Ga0.95N层141（厚度：2.4nm）、In0.2Ga0.8N层142（厚度：3.2nm）、GaN层143（厚度：0.6nm）和Al0.2Ga0.8N层144（厚度：0.6nm），这些层以此顺序沉积。然而，发光层104的与n型覆层103接触的初始层为Al0.05Ga0.95N层141，并且发光层104的与p型覆层106接触的最终层为Al0.2Ga0.8N层144。发光层104的总厚度为54.4nm。发光层104的所有层均是非掺杂的。
p型覆层106具有包含七个层单元的结构，每个层单元包含依次沉积的p-In0.05Ga0.95N层161（厚度：1.7nm）和p-Al0.3Ga0.7N层162（厚度：3.0nm）。然而，p型覆层106的与发光层104接触的初始层为p-In0.05Ga0.95N层161，并且p型覆层106的与p型接触层107接触的最终层为p-Al0.3Ga0.7N层162。p型覆层106的总厚度为32.9nm。采用Mg作为p型杂质。
p型接触层107由掺杂Mg的p-GaN形成。为了实现与p电极的良好接触，p型接触层107可以包含具有不同载流子浓度的多个层。
接下来将参照图11描述用于制造发光器件1的方法。然而，图11中省略了图10所示的周期性超晶格结构。
采用的晶体生长方法为金属有机化学气相沉积（MOCVD）。用于MOCVD的气体如下：作为载气的氢（H2）和氮（N2）；作为氮源的氨气（NH3）；作为Ga源的三甲基镓（Ga(CH3)3，下文可称为“TMG”）；作为In源的三甲基铟（In(CH3)3，下文可称为“TMI”）；作为Al源的三甲基铝（Al(CH3)3，下文可称为“TMA”）；作为n型掺杂气体的硅烷（SiH4）；以及作为p型掺杂气体的环戊二烯镁（Mg(C5H5)2，下文可以被称为“Cp2Mg”）。
首先，在氢气氛中在1180℃情况下加热蓝宝石衬底100以用于清洁，从而从蓝宝石衬底100的表面移除沉积物。之后，在TMA和氨气连同载气的流下在将衬底温度保持在400℃情况下通过MOCVD在蓝宝石衬底100上形成AlN缓冲层120，使得具有10nm的厚度。后续，停止TMA的供应，在TMG、氨气和氢气（载气）的流下将衬底温度升高至1020℃，并且在将该温度和气体流量维持两分钟的情况下形成GaN盖层121，使得具有50nm的厚度。随后，停止TMG的供应，在氨气和氢气（载气）的流下将衬底温度升高至1300℃，并且在将该温度和气体流量维持两分钟的情况下对缓冲层进行热处理。紧接着在衬底温度被降低至1020℃之后，使用TMG和氨气作为原料气体并使用硅烷气体作为杂质气体来在被盖层121覆盖的缓冲层120上沉积具有4.5×1018/cm-3的Si浓度的GaN的n型接触层101（体半导体）（图11A）。这里，当衬底温度达到1020℃时，供应TMG和硅烷气体。n型接触层101在1μm或更大的厚度情况下具有5×108/cm2或更低的穿透位错密度。
随后，通过以下工艺来形成ESD层102。首先，通过MOCVD在n型接触层101上形成由具有200nm至1000nm的厚度并且具有1×1016/cm3至5×1017/cm3的Si浓度的非掺杂n-GaN形成的第一ESD层110。将生长温度调节至900℃或更高使得获得具有低凹坑密度的良好品质的晶体。当生长温度为1000℃或更高时获得更好品质的晶体，所述生长温度为优选的。
接下来，通过MOCVD在第一ESD层110上形成掺杂有Si并且具有如通过Si浓度（/cm3）和厚度（nm）的乘积所限定的0.9×1020（nm/cm3）至3.6×1020（nm/cm3）的特性值的n-GaN的第二ESD层111。将生长温度调节至800℃至950℃。然后，通过MOCVD在第二ESD层111上形成具有50nm至200nm的厚度的非掺杂GaN的第三ESD层112。将生长温度调节至800℃至950℃，使得获得具有5×1017/cm3或更低的载流子浓度的晶体。
随后，通过MOCVD在第三ESD层112上形成具有如通过Si浓度（/cm3）和厚度（nm）的乘积所限定的0.9×1020（nm/cm3）至3.6×1020（nm/cm3）的特性值的n-GaN的第四ESD层113。将生长温度调节至800℃至950℃。通过上述工艺，ESD层102形成在n型接触层101上（图11B）。
接下来，通过MOCVD在ESD层102上形成n型覆层103。通过周期地沉积十五个层单元来形成n型覆层103，每个层单元包含非掺杂的In0.077Ga0.923N层131（厚度：4nm）、非掺杂的Al0.2Ga0.8N层132（厚度：0.8nm）和掺杂Si的n-GaN层133（厚度：1.6nm）。在硅烷气体、TMG、TMI和氨气的流下在830℃的衬底温度下形成In0.077Ga0.923N层131。在TMG和氨气的流下在830℃的衬底温度下形成非掺杂的GaN层134。在TMA、TMG和氨气的流下在830℃的衬底温度下形成Al0.2Ga0.8N层132。在TMG和氨气的流下在830℃的衬底温度下形成n-GaN层133。
随后，在n型覆层103上形成发光层104。通过周期地沉积八个层单元来形成发光层104，每个层单元包含以下四个层：Al0.05Ga0.95N层141、In0.2Ga0.8N层142、GaN层143以及Al0.2Ga0.8N层144。将Al0.05Ga0.95N层141的生长温度调节至800℃至950℃中的任一温度。将In0.2Ga0.8N层142、GaN层143和Al0.2Ga0.8N层144的生长温度调节至770℃。可替代地，通常可以将用于生长每层的衬底温度调节至770℃。层141至层144中的每个层在相应的原料气体流下来生长以形成发光层104。
接下来，在发光层104上形成p型覆层106。在CP2Mg、TMI、TMG和氨气的流下在855℃的衬底温度下形成p-In0.05Ga0.95N层161，使得具有1.7nm的厚度，并且在CP2Mg、TMA、TMG和氨气的流下在855℃的衬底温度下形成p-Al0.3Ga0.7N层162，使得具有3.0nm的厚度。将该层形成工艺重复七次以沉积层。
然后，在1000℃的衬底温度下通过使用TMG、氨气和CP2Mg来形成掺杂有1×1020/cm-3的浓度的Mg的p型GaN的p型接触层107，使得具有50nm的厚度。因而，形成了图11C所示的器件结构。p型接触层107可以具有1×1019/cm-3至1×1021/cm-3的Mg浓度。p型接触层107可以具有10nm至100nm的厚度。
在通过热处理激活Mg之后，从p型接触层107的顶表面进行干法蚀刻，从而形成到达n型接触层101的槽。在p型接触层107的顶表面上形成包含Rh/Ti/Au（Rh/Ti/Au以此顺序沉积在p型接触层107上）的p电极108。然后，在通过干法蚀刻在槽的底部露出的n型接触层101上形成包含V/Al/Ti/Ni/Ti/Au（V/Al/Ti/Ni/Ti/Au以此顺序沉积在n型接触层101上）的n电极130。因而，制造了图10所示的发光器件1。
可以在用于制造第III族氮化物半导体发光器件的方法中采用本发明。

Claims (16)

1.一种在由与第III族氮化物半导体不同的材料制成的衬底上生长第III族氮化物半导体的方法，所述方法包括：
在所述衬底上形成多晶、非晶或多晶/非晶混合状态的含有作为必要元素的Al的AlN或AlxInyGa1-x-yN(0<x<1，0≤y<1，0<x+y≤1)的缓冲层；
在比形成构成所述缓冲层的元素的氧化物的温度低的温度下，在所述缓冲层上形成Al组成比低于所述缓冲层的Al组成比的1/2的AlvInwGa1-v-wN(0<v<1，0≤w<1，0<v+w≤1)、InuGa1-uN(0<u≤1)或GaN的盖层；
在比包括第III族氮化物半导体的体半导体的晶体生长的温度高的热处理温度下，对具有被所述盖层覆盖的所述缓冲层的所述衬底进行热处理，而不露出所述缓冲层的表面；以及
在所述热处理之后，将所述衬底的温度降低至所述体半导体的晶体生长的温度，并且在被所述盖层覆盖的所述缓冲层或由于所述热处理之后所述盖层消失而露出的缓冲层上生长所述体半导体。
2.根据权利要求1所述的生长第III族氮化物半导体的方法，其中构成所述缓冲层的元素的氧化物为Al氧化物。
3.根据权利要求1所述的生长第III族氮化物半导体的方法，其中所述热处理为与所述缓冲层在所述热处理之前的晶核密度相比减小所述缓冲层的晶核密度的工艺。
4.根据权利要求1所述的生长第III族氮化物半导体的方法，其中所述盖层具有使得在所述热处理期间不完全蒸发并且不露出所述缓冲层的厚度。
5.根据权利要求1所述的生长第III族氮化物半导体的方法，其中在比所述盖层分解的温度低的温度下形成所述盖层。
6.根据权利要求1所述的生长第III族氮化物半导体的方法，其中所述衬底包括氧化物，并且在比氧从所述氧化物中被释放的温度低的温度下形成所述盖层。
7.根据权利要求1所述的生长第III族氮化物半导体的方法，其中在不比所述体半导体的晶体生长的温度高的温度下形成所述盖层。
8.根据权利要求1所述的生长第III族氮化物半导体的方法，其中所述热处理的温度高于所述盖层或所述体半导体能够生长的温度范围、所述盖层的分解温度或升华温度。
9.根据权利要求1至8中任一项所述的生长第III族氮化物半导体的方法，其中所述热处理的温度为1150℃或更高。
10.根据权利要求1至8中任一项所述的生长第III族氮化物半导体的方法，其中在包含氨气体或氮化合物气体的气体的气氛中进行所述热处理。
11.根据权利要求1至8中任一项所述的生长第III族氮化物半导体的方法，其中在300℃至600℃的范围内的衬底温度下通过金属有机化学气相沉积来形成所述缓冲层。
12.根据权利要求1至8中任一项所述的生长第III族氮化物半导体的方法，其中通过溅射、分子束外延或脉冲激光沉积来形成所述缓冲层。
13.根据权利要求1至8中任一项所述的生长第III族氮化物半导体的方法，其中所述盖层具有1nm至500nm的厚度。
14.根据权利要求1至8中任一项所述的生长第III族氮化物半导体的方法，其中所述缓冲层包括AlN，并且所述盖层包括GaN。
15.根据权利要求1至8中任一项所述的生长第III族氮化物半导体的方法，其中所述缓冲层具有1nm至100nm的厚度。
16.根据权利要求1至8中任一项所述的生长第III族氮化物半导体的方法，其中所述体半导体包括GaN。
CN201410048430.0A 2013-02-13 2014-02-12 制造第iii族氮化物半导体的方法 Active CN103985792B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013025837A JP5928366B2 (ja) 2013-02-13 2013-02-13 Ｉｉｉ族窒化物半導体の製造方法
JP2013-025837 2013-02-13

Publications (2)

Publication Number Publication Date
CN103985792A CN103985792A (zh) 2014-08-13
CN103985792B true CN103985792B (zh) 2016-09-28

Family

ID=51277691

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410048430.0A Active CN103985792B (zh) 2013-02-13 2014-02-12 制造第iii族氮化物半导体的方法

Country Status (5)

Country Link
US (1) US9214339B2 (zh)
JP (1) JP5928366B2 (zh)
KR (1) KR101580033B1 (zh)
CN (1) CN103985792B (zh)
TW (1) TWI570956B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102122846B1 (ko) * 2013-09-27 2020-06-15 서울바이오시스 주식회사 질화물 반도체 성장 방법, 이를 이용한 반도체 제조용 템플릿 제조 방법 및 반도체 발광 소자 제조 방법
KR102052287B1 (ko) * 2015-09-11 2019-12-04 고쿠리츠다이가쿠호진 미에다이가쿠 질화물 반도체 기판의 제조방법
CN105390578A (zh) * 2015-12-04 2016-03-09 天津三安光电有限公司 一种氮化物底层及其制备方法
CN105489723B (zh) * 2016-01-15 2018-08-14 厦门市三安光电科技有限公司 氮化物底层及其制作方法
US10340416B2 (en) * 2016-02-26 2019-07-02 Riken Crystal substrate, ultraviolet light-emitting device, and manufacturing methods therefor
CN105609603A (zh) 2016-03-02 2016-05-25 厦门乾照光电股份有限公司 一种具有复合结构的氮化物缓冲层
CN105762247A (zh) * 2016-03-02 2016-07-13 厦门乾照光电股份有限公司 一种具有复合结构的氮化物缓冲层制作方法
JP7028547B2 (ja) 2016-06-20 2022-03-02 株式会社アドバンテスト 化合物半導体装置の製造方法
JP6712190B2 (ja) * 2016-06-20 2020-06-17 株式会社アドバンテスト エピ基板
JP6760556B2 (ja) * 2016-11-30 2020-09-23 住友電工デバイス・イノベーション株式会社 半導体基板の製造方法
JP6810406B2 (ja) 2016-12-06 2021-01-06 株式会社サイオクス 窒化物半導体テンプレートの製造方法
US20180182916A1 (en) * 2016-12-26 2018-06-28 Toyoda Gosei Co., Ltd. Group iii nitride semiconductor light-emitting device and production method therefor
JP6824829B2 (ja) * 2017-06-15 2021-02-03 株式会社サイオクス 窒化物半導体積層物の製造方法、窒化物半導体自立基板の製造方法および半導体装置の製造方法
US10629770B2 (en) * 2017-06-30 2020-04-21 Sensor Electronic Technology, Inc. Semiconductor method having annealing of epitaxially grown layers to form semiconductor structure with low dislocation density
US20210151314A1 (en) * 2017-12-19 2021-05-20 Sumco Corporation Method for manufacturing group iii nitride semiconductor substrate
CN109378374A (zh) * 2018-12-04 2019-02-22 西安赛富乐斯半导体科技有限公司 半极性氮化镓半导体构件及其制造方法
JP7429053B2 (ja) 2019-01-24 2024-02-07 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 低減された蒸発および劣化を伴う半導体膜の加工のための方法
KR102489736B1 (ko) * 2021-03-02 2023-01-19 인하대학교 산학협력단 다중양자우물 구조를 포함하는 박막의 제조방법, 다중양자우물 구조를 포함하는 박막 및 이를 포함하는 반도체 소자
TW202303989A (zh) * 2021-06-11 2023-01-16 南韓商周星工程股份有限公司 製造功率半導體元件的方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4889583A (en) * 1985-12-04 1989-12-26 Massachusetts Institute Of Technology Capping technique for zone-melting recrystallization of insulated semiconductor films
JPH02208293A (ja) * 1989-02-08 1990-08-17 Kanazawa Univ 多結晶シリコン膜の製造方法
US6130147A (en) * 1994-04-07 2000-10-10 Sdl, Inc. Methods for forming group III-V arsenide-nitride semiconductor materials
JP3353527B2 (ja) * 1995-03-24 2002-12-03 松下電器産業株式会社 窒化ガリウム系半導体の製造方法
JP3269344B2 (ja) * 1995-08-21 2002-03-25 松下電器産業株式会社 結晶成長方法および半導体発光素子
JPH0964477A (ja) * 1995-08-25 1997-03-07 Toshiba Corp 半導体発光素子及びその製造方法
EP0762484B1 (en) * 1995-08-31 2004-04-14 Texas Instruments Incorporated Method of forming an epitaxial layer with minimal autodoping
JP3293583B2 (ja) 1999-02-16 2002-06-17 昭和電工株式会社 Ｉｉｉ族窒化物半導体結晶層の成長方法およびｉｉｉ族窒化物半導体結晶層を具備する半導体装置
US6890809B2 (en) * 1997-11-18 2005-05-10 Technologies And Deviles International, Inc. Method for fabricating a P-N heterojunction device utilizing HVPE grown III-V compound layers and resultant device
US6177688B1 (en) * 1998-11-24 2001-01-23 North Carolina State University Pendeoepitaxial gallium nitride semiconductor layers on silcon carbide substrates
US6255198B1 (en) * 1998-11-24 2001-07-03 North Carolina State University Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
US6232212B1 (en) * 1999-02-23 2001-05-15 Lucent Technologies Flip chip bump bonding
JP3440873B2 (ja) 1999-03-31 2003-08-25 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
US6521514B1 (en) * 1999-11-17 2003-02-18 North Carolina State University Pendeoepitaxial methods of fabricating gallium nitride semiconductor layers on sapphire substrates
US6495709B1 (en) * 2000-03-16 2002-12-17 Symetrix Corporation Liquid precursors for aluminum oxide and method making same
JP3846150B2 (ja) * 2000-03-27 2006-11-15 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子および電極形成方法
JP2002145700A (ja) * 2000-08-14 2002-05-22 Nippon Telegr & Teleph Corp <Ntt> サファイア基板および半導体素子ならびに電子部品および結晶成長方法
JP4148664B2 (ja) * 2001-02-02 2008-09-10 三洋電機株式会社 窒化物系半導体レーザ素子およびその形成方法
US6437380B1 (en) * 2001-03-28 2002-08-20 Symetrix Corporation Ferroelectric device with bismuth tantalate capping layer and method of making same
US7692182B2 (en) * 2001-05-30 2010-04-06 Cree, Inc. Group III nitride based quantum well light emitting device structures with an indium containing capping structure
KR100420120B1 (ko) * 2001-06-07 2004-03-02 삼성전자주식회사 강유전막 커패시터를 갖는 메모리 장치 형성 방법
KR100455383B1 (ko) * 2002-04-18 2004-11-06 삼성전자주식회사 반사 포토마스크, 반사 포토마스크의 제조방법 및 이를이용한 집적회로 제조방법
JP4277134B2 (ja) * 2002-08-15 2009-06-10 国立大学法人東京工業大学 酸化アルミニウム被覆窒化アルミニウムの製造方法
US6900067B2 (en) * 2002-12-11 2005-05-31 Lumileds Lighting U.S., Llc Growth of III-nitride films on mismatched substrates without conventional low temperature nucleation layers
KR100504180B1 (ko) * 2003-01-29 2005-07-28 엘지전자 주식회사 질화물 화합물 반도체의 결정성장 방법
JP4371202B2 (ja) 2003-06-27 2009-11-25 日立電線株式会社 窒化物半導体の製造方法及び半導体ウエハ並びに半導体デバイス
JP4396816B2 (ja) * 2003-10-17 2010-01-13 日立電線株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
JP2005183524A (ja) * 2003-12-17 2005-07-07 Ngk Insulators Ltd エピタキシャル基板、エピタキシャル基板の製造方法および転位低減方法
US7504274B2 (en) * 2004-05-10 2009-03-17 The Regents Of The University Of California Fabrication of nonpolar indium gallium nitride thin films, heterostructures and devices by metalorganic chemical vapor deposition
JP4939232B2 (ja) * 2004-11-29 2012-05-23 京セラ株式会社 複合セラミック体とその製造方法およびマイクロ化学チップ並びに改質器
JP2007227884A (ja) * 2006-01-30 2007-09-06 Matsushita Electric Ind Co Ltd 電界効果トランジスタ
JP4621191B2 (ja) 2006-10-26 2011-01-26 リンテック株式会社 光記録媒体用多層構造体、その製造方法及び多層光記録媒体
WO2008108381A1 (ja) * 2007-03-02 2008-09-12 National University Corporation Tokyo University Of Agriculture And Technology Ｉｉｉ族窒化物結晶の製造方法
WO2008120469A1 (ja) * 2007-03-29 2008-10-09 Panasonic Corporation 炭化珪素半導体素子の製造方法
JP5099763B2 (ja) * 2007-12-18 2012-12-19 国立大学法人東北大学 基板製造方法およびｉｉｉ族窒化物半導体結晶
US7976630B2 (en) * 2008-09-11 2011-07-12 Soraa, Inc. Large-area seed for ammonothermal growth of bulk gallium nitride and method of manufacture
JP2010141263A (ja) * 2008-12-15 2010-06-24 Toshiba Corp 半導体装置
US8518808B2 (en) * 2010-09-17 2013-08-27 The United States Of America, As Represented By The Secretary Of The Navy Defects annealing and impurities activation in III-nitride compound
JP5429196B2 (ja) * 2011-01-07 2014-02-26 豊田合成株式会社 半導体発光素子用テンプレート基板、半導体発光素子及びその製造方法、並びにランプ、電子機器、機械装置
JP5668647B2 (ja) * 2011-09-06 2015-02-12 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法
JP5811009B2 (ja) * 2012-03-30 2015-11-11 豊田合成株式会社 Ｉｉｉ族窒化物半導体の製造方法及びｉｉｉ族窒化物半導体
US20130256681A1 (en) * 2012-04-02 2013-10-03 Win Semiconductors Corp. Group iii nitride-based high electron mobility transistor

Also Published As

Publication number Publication date
KR101580033B1 (ko) 2015-12-23
CN103985792A (zh) 2014-08-13
JP2014154838A (ja) 2014-08-25
US20140227864A1 (en) 2014-08-14
US9214339B2 (en) 2015-12-15
TWI570956B (zh) 2017-02-11
JP5928366B2 (ja) 2016-06-01
KR20140102148A (ko) 2014-08-21
TW201448271A (zh) 2014-12-16

Similar Documents

Publication Publication Date Title
CN103985792B (zh) 制造第iii族氮化物半导体的方法
KR101409112B1 (ko) 반도체 장치 및 그 제조 방법
US6861271B2 (en) Forming indium nitride (InN) and indium gallium nitride (InGaN) quantum dots grown by metal-organic-vapor-phase-epitaxy (MOCVD)
CN105161402B (zh) 具有能带结构电位波动的高效紫外发光二极管
US8563995B2 (en) Ultraviolet light emitting diode/laser diode with nested superlattice
JP4189386B2 (ja) 窒化物半導体結晶層の成長方法および窒化物半導体発光素子の製法
TWI521733B (zh) 用以產生含鎵三族氮化物半導體之方法
KR101268139B1 (ko) Ⅲ족 질화물 반도체 발광 소자의 제조 방법, ⅲ족 질화물 반도체 발광 소자 및 램프
JP4652888B2 (ja) 窒化ガリウム系半導体積層構造体の製造方法
TWI252599B (en) N-type group III nitride semiconductor layered structure
JP2002170991A (ja) 窒化物化合物半導体のエピタキシャル成長
KR20070007785A (ko) 질화갈륨계 화합물 반도체 다층구조 및 그 제조방법
CN106415860B (zh) 氮化物半导体发光元件
CN107026223A (zh) Iii族氮化物半导体发光器件
CN109103303A (zh) 一种发光二极管外延片的制备方法及发光二极管外延片
CN116072780A (zh) 发光二极管外延片及其制备方法、发光二极管
JP2008108924A (ja) 化合物半導体発光素子およびそれを用いる照明装置ならびに化合物半導体発光素子の製造方法
CN117199203A (zh) 发光二极管外延片及其制备方法、发光二极管
JP5105738B2 (ja) 窒化ガリウム系化合物半導体積層物の製造方法
US9859457B2 (en) Semiconductor and template for growing semiconductors
JP2005210091A (ja) Ｉｉｉ族窒化物半導体素子およびそれを用いた発光素子
JP6066530B2 (ja) 窒化物半導体結晶の作製方法
US20230155060A1 (en) Indium gallium nitride light emitting diodes with reduced strain
JP2018022814A (ja) 窒化物半導体素子及びその製造方法
CN116914052A (zh) 用于Micro-LED的外延片及其制备方法、Micro-LED

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant