KR101580033B1 - 3족 질화물 반도체의 제조 방법 - Google Patents

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Abstract

균일한 Ga-극성 표면을 갖고 관통 전위 밀도가 감소된 3족 질화물 반도체가 제공된다. 버퍼층을 구성하는 요소의 산화물이 형성되는 온도보다 낮은 온도에서, Al을 필수 요소로 포함하는 상기 버퍼층 상에 캐핑층을 형성한다. 상기 버퍼층의 표면을 노출시키지 않고, 바디 반도체의 결정이 성장하는 온도보다 높은 온도에서 상기 버퍼층이 상기 캐핑층으로 덮인 기판을 열처리한다. 상기 기판 온도를 바디 반도체의 결정이 성장하는 온도로 낮추고, 상기 바디 반도체를 성장시킨다.

Description

3족 질화물 반도체의 제조 방법 {METHOD FOR PRODUCING GROUP Ⅲ NITRIDE SEMICONDUCTOR}
본 발명은 관통 전위(threading dislocation)가 감소하고 결정도가 우수한 3족 질화물 반도체의 제조 방법에 관한 것이다.
종래에, 금속 유기 화학 기상 증착(이하, "MOCVD"라 함)을 통해, 사파이어 기판 상에 저온 버퍼층을 형성되고, 상기 버퍼층 상에서 GaN을 성장시키는 방법이 공지되어 있다.
예컨대, 일본 특허출원공개번호 제2005-19872호에서는, 사파이어 기판을 1,135℃에서 열처리하여 세척한 후, 기판 온도를 515℃로 낮추고 20㎚의 두께를 가진 GaN 버퍼층을 형성하며, 기판 온도를 1,075℃로 높이고 사파이어 기판 상에 미세한 GaN 결정을 형성한다. 그 다음, 기판 온도를 1,075℃로 유지하고 캐리어 가스 내의 질소 농도보다 높은 수소 농도에서, 미세한 GaN 결정을 핵으로 이용하여 GaN을 패시트(facet) 성장시킨다. 그리고, 기판 온도를 1,005℃로 낮추고, 측방향으로의 성장이 용이하도록 캐리어 가스 내의 수소 농도보다 질소 농도를 높게 하여, 패시트들 사이의 간극을 충진하도록 GaN을 성장시킨다. 이에 따라, 관통 전위 밀도가 감소된 GaN을 얻게 된다.
일본 특허출원공개번호 제2005-183524호의 제3 실시예에서는, 사파이어 기판을 1,200℃에서 열 세척한 후, 1,200℃의 기판 온도에서 AlN을 에피택셜 성장시켜 0.7㎛의 두께를 가진 단결정 하부층(102)을 형성한다. 그 다음, 기판 온도를 1,150℃로 낮추고, 100㎚ 이하의 두께를 갖도록 AlGaN 층(103)을 에피택셜 성장시키며, 10분 동안 기판 온도를 1,350℃로 유지하고 어닐링을 실시한다. 그리고, 기판 온도를 1,150℃로 낮추고, AlGaN 층(104)을 더 성장시킨다. 이에 따라, AlGaN 층의 관통 전위 밀도가 감소된다.
그러나, 일본 특허출원공개번호 제2005-19872호의 방법에서는, 저온에서 20㎚의 두께를 가진 극박 GaN 저온 버퍼층을 형성한 후, GaN이 성장할 수 있는 온도로 온도를 높이고, 미세한 GaN 결정을 형성한 다음, GaN을 패시트 성장시킨다. 저온에서 형성된 저온 버퍼층의 미세한 GaN 결정은 GaN 성장 온도로 높아지는 승온 과정에서 분해되어 증발하게 된다. 따라서, 저온 버퍼층이 형성된 후, 기판의 온도를 GaN이 성장할 수 있는 온도보다 더 높일 수 없다. 이로 인해, 미세한 결정 핵이 불충분하게 형성되며, 결정 핵이 크게 성장할 수 없게 된다. 따라서, 관통 전위의 출발점에서의 밀도가 여전히 높다.
일본 특허출원공개번호 제2005-183524호의 방법에서는, 기재(11) 상에 하부층(12)을 0.7㎛의 두께로 에피택셜 성장시키며, 따라서, 하부층은 단결정이다. 또한, 단결정 하부층(102) 상에 AlGaN 층(103)을 에피택셜 성장시키며, 따라서, AlGaN 층은 단결정이다. AlGaN 층(103)이 형성되어 있는 단계에서의 어닐링은 AlGaN 층(103)에서의 전위의 이동을 용이하게 함으로써, 전위 밀도를 감소시킨다(문단번호(0032) 참조).
따라서, 일본 특허출원공개번호 제2005-183524호는 다결정, 비결정질, 또는 다결정/비결정질 혼합 상태의 버퍼층에서 결정 핵의 크기를 증대시키지도 않으며, 성장하게 될 반도체 층에서 관통 전위의 형성을 방지하지도 않는다.
일본 특허출원공개번호 제2005-19872호는 패시트 성장을 위해 결정 핵을 얻기 위한 열 처리에 관한 것으로서, 관통 전위의 출발점에서 밀도를 감소시키지는 않는다.
본 발명자들은, 저온에서 형성된 AlN 버퍼층을 고온 열처리한 후 GaN을 성장시키면, GaN 표면에서의 불규칙과 거칠기가 커진다는 것을 최초로 발견하였다. 본 발명자들은 이러한 문제점의 원인이 버퍼층에 포함된 Al이 고온 열처리에 의해 산화되어 Al 산화물이 형성됨으로써, Al 산화물 상에서 성장한 GaN의 성장면이 N-극성을 갖기 때문이라는 것을 최초로 입증하였다. N-극성 GaN은 표면 거칠기가 크고, 더 많은 불순물을 그 내부에 포함한다. 따라서, 이는 디바이스에 적합하지 않다. 산화물이 형성되면, 새로운 결정 결함(전위 또는 증착 결함)이 산화물에서 더 쉽게 발생하며, 이는 성장하게 될 반도체의 결정 품질을 저하시킨다.
상술한 점을 감안하여, 본 발명의 목적은 관통 전위의 출발점에서의 밀도를 감소시킴으로써 성장하게 될 반도체의 관통 전위 밀도를 균일하게 하고 줄이는 것이다. 다른 목적은 성장면으로서 균일한 Ga-극성 표면을 갖고 N-극성 표면이 덜 혼합된 3족 질화물 반도체를 얻는 것이다.
본 발명의 제1 양태로서, 3족 질화물 반도체와는 다른 재료의 기판 상에 3족 질화물 반도체를 성장시키기 위한 방법이 제공되며, 상기 방법은,
상기 기판 상에 Al을 필수 요소로 포함하는 AlN 또는 AlxInyGa1-x-yN(0＜x＜1, 0≤y＜1, 0＜x+y≤1)의 버퍼층을 다결정, 비결정질, 또는 다결정/비결정질 혼합 상태로 형성하는 단계;
상기 버퍼층을 구성하는 요소의 산화물이 형성되는 온도보다 낮은 온도에서, 상기 버퍼층 상에 상기 버퍼층의 Al 조성비의 1/2보다 낮은 Al 조성비를 가진 GaN, InuGa1-uN(0＜u≤1), 또는 AlvInwGa1-v-wN(0＜v＜1, 0≤w＜1, 0＜v+w≤1)의 캐핑층(capping layer)을 형성하는 단계;
상기 버퍼층의 표면을 노출시키지 않고, 3족 질화물 반도체를 포함한 바디 반도체의 결정이 성장하는 온도보다 높은 온도에서 상기 버퍼층이 상기 캐핑층으로 덮인 상기 기판을 열처리하는 단계; 및
상기 열처리 후, 상기 기판 온도를 바디 반도체의 결정이 성장하는 온도로 낮추는 단계; 및
상기 노출된 버퍼층 또는 상기 캐핑층으로 덮인 상기 버퍼층 상에서 바디 반도체를 성장시키는 단계를 포함한다.
상기 버퍼층은 Al을 필수 요소로 포함하는 AlN 또는 AlxInyGa1-x-yN(0＜x＜1, 0≤y＜1, 0＜x+y≤1)을 포함한다. 그러나, Al 조성비(x)는, 바람직하게는, 0.3 이상이며, 더 바람직하게는, 0.5 이상이다. 본 발명은 상기 버퍼층을 구성하는 요소의 산화를 방지하며 상기 열처리가 실시되는 것을 특징으로 한다. 또한, 상기 버퍼층을 구성하는 Al은 산화되기 쉽다. 상기 버퍼층에 포함된 Al의 양이 많으면 많을수록, 산화를 방지하는 캐핑층의 유의도가 더 커진다. 따라서, 상기 버퍼층의 Al 조성비는, 바람직하게는, 0.3 이상 또는 0.5 이상이다.
상기 캐핑층은 열처리시 상기 버퍼층에 포함된 Al 또는 다른 구성 요소의 산화를 방지하는 층이다. 따라서, 상기 캐핑층이 Al을 포함한 3족 질화물 반도체인 AlvInwGa1-v-wN(0＜v＜1, 0≤w＜1, 0＜v+w≤1)을 포함하는 경우, 상기 캐핑층의 Al 산화물 양은 상기 캐핑층의 존재를 유의미하게 만들기 위해 캐핑층이 형성되지 않는 경우의 상기 버퍼층의 Al 산화물 양보다 적어야 한다. 이러한 이유로, 상기 캐핑층의 Al 조성비가 상기 버퍼층의 Al 조성비의 1/2 이하가 된다. 그러나, 상기 캐핑층의 Al 조성비가 낮으면 낮을수록, 더 바람직하다. 상기 캐핑층의 Al 조성비가 상기 버퍼층의 Al 조성비의 1/5 이하인 경우, 상기 캐핑층의 Al 산화는 문제를 유발하지 않는다. 상기 캐핑층은, 바람직하게는, 산화되기 쉬운 Al을 포함하지 않으며, 더 바람직하게는, GaN으로 형성된다. 상기 캐핑층은, 바람직하게는, 적어도 열처리 중에 상기 버퍼층을 덮는다. 상기 캐핑층은 상기 바디 반도체를 성장시킬 때 상기 버퍼층의 효과를 방해하지 않는 두께로 상기 버퍼층의 표면을 얇게 덮을 수 있다. 대안적으로, 상기 버퍼층이 그 위에서 즉시 성장하는 바디 반도체에 의해 산화되지 않으면, 상기 캐핑층은 상기 바디 반도체를 성장시키기 직전에 상기 버퍼층을 노출시키도록 사라질 수 있다.
본 발명에서, 상기 버퍼층을 구성하는 요소의 산화물은 In 또는 Ga 산화물을 포함한다. 그러나, Al 산화물이 가장 형성되기 쉽다.
또한, 본 발명에서, 상기 열처리는, 바람직하게, 열처리 전과 비교하여 상기 버퍼층의 결정 핵 밀도를 감소시키기 위한 공정이다. 여기서, "결정 핵"은 성장하게 될 바디 반도체 층의 성장 출발점으로서의 역할을 하는 아일랜드 또는 입자를 의미한다. 하나의 핵은, 결함이 없는 것이 바람직하지만, 성장하게 될 바디 반도체의 결함(예컨대, 전위 또는 증착 결함)의 출발점으로서의 역할을 하는 결함(예컨대, 전위 또는 증착 결함)을 포함하는 경우가 종종 있다. 결정 핵에 포함된 결함은 열처리 중에 사라지거나, 이동하거나, 감소될 것으로 생각된다.
본 발명에서, 상기 캐핑층은, 바람직하게는, 열처리시 완전히 증발하여 사라지지 않도록, 그리고 상기 버퍼층을 노출시키지 않도록 하는 두께를 갖는다. 보다 구체적으로, 상기 캐핑층의 두께는, 바람직하게는, 1㎚ 내지 500㎚이다. 상기 두께가 이 범위내에 있으면, 상기 캐핑층은 열처리 과정에서 완전히 증발하여 사라지지 않게 되며, 상기 버퍼층의 Al 또는 다른 요소의 산화가 방지된다.
또한, 상기 캐핑층은, 바람직하게, 상기 캐핑층이 분해되는 온도보다 낮은 온도에서 형성된다. 상기 버퍼층의 Al과 같은 구성 요소가 산화되지 않는 온도에서도, 상기 캐핑층은 상기 버퍼층 상에 효과적으로 형성되어야 한다.
상기 버퍼층을 구성하고 있는 요소의 산화물을 형성하는 산소 소오스는 성장로에 남아 있는 산소 또는 수분과, NH3와 같은 원료 가스에 포함된 산소 또는 수분이다. 또한, 상기 기판이 산화물을 포함하고 있는 경우, 기판의 분해로 인해 성장로 내에 분산된 산소가 산소 소오스가 될 것으로 보인다.
따라서, 상기 기판이 사파이어, ZnO, 스피넬 또는 Ga2O3와 같은 산화물을 포함하는 경우, 상기 캐핑층은, 바람직하게, 상기 산화물로부터 산소가 방출되는 온도보다 낮은 온도에서 형성된다. 사파이어, ZnO, 스피넬 또는 Ga2O3를 가열함으로써, 산소가 방출되는 것으로 공지되어 있다. 따라서, 사파이어, ZnO, 스피넬 또는 Ga2O3와 같은 산화물을 포함하고 있는 기판의 배면으로부터 산소가 방출되기 전에, 상기 캐핑층이 상기 버퍼층 상에 형성되어야 한다.
즉, 본 발명에서는, Al과 같이 상기 버퍼층을 구성하는 요소가 산화되기 전에 캐핑층이 버퍼층 상에 형성된다.
상기 캐핑층의 형성 온도는, 바람직하게, 바디 반도체의 단결정이 성장하는 온도와 동일하거나 그보다 낮다. 열처리 온도는, 바람직하게, 상기 캐핑층 또는 상기 바디 반도체가 성장하지 않는 온도, 분해 온도 또는 승화 온도와 동일하거나 그보다 높다. 열처리 온도는, 바람직하게, 1,150℃ 이상이다. 상기 온도가 이 범위내에 있으면, 상기 온도는 바디 반도체인 단결정 3족 질화물 반도체의 성장 온도보다 높고, 상기 반도체는 전혀 성장하지 않는다. 상기 온도는, 바람직하게, 1,150℃ 내지 1,700℃이다. 상기 온도가 1,700℃를 초과하면, 사파이어 기판은 손상되며, 이는 바람직하지 않다. 상기 열처리 온도는 1,300℃ 내지 1,500℃일 수 있다. 또한, 상기 열처리 온도는 1,200℃ 내지 1,400℃일 수 있다. 가장 바람직한 열처리 온도 범위는 1,150℃ 내지 1,400℃이다. 상기 버퍼층은 스퍼터링, 분자 빔 에피택시(MBE), 펄스 레이저 증착(PLD) 또는 MOCVD로 형성될 수 있다. 상기 버퍼층이 MOCVD로 형성되는 경우, 기판 온도는, 바람직하게, 300℃ 내지 600℃이다. 상기 버퍼층의 두께는, 바람직하게, 1㎚ 내지 100㎚이다. Al을 필수 요소로 포함하는 AlN 또는 AlxInyGa1-x-yN(0＜x＜1, 0≤y＜1, 0＜x+y≤1)이 300℃ 내지 600℃의 형성 온도에서 상기 범위의 두께로 증착되면, 이는 다결정, 비결정질, 또는 다결정/비결정질 혼합 상태가 된다. 이 상태는 3족 질화물 반도체와는 다른 재료의 기판 상에 3족 질화물 반도체를 에피택셜 성장시키기 위한 버퍼층이 저온 형성되는 상태이다.
상기 열처리는, 바람직하게, 암모니아 가스 또는 질화물 화합물(nitride compound) 가스를 포함하는 가스 스트림 하에서 실시된다. 상기 캐핑층으로 덮인 상기 버퍼층이 이 상태에서 1,150℃ 이상으로 가열되면, 인접한 결정 입자들이 고상 성장에 의해 서로 응집되어 대형 결정 입자를 형성하게 된다. 즉, 상기 버퍼층이 대형 단결정들의 결정 핵 응집체가 된다. 이와 동시에, 하나의 결정 핵에 포함되어 있을 수 있는 결함들이 이동하거나 사라지고, 결함 밀도가 감소하게 된다. 성장하는 반도체의 격자 상수가 결정 핵의 격자 상수와 일치하는 조건을 충족하며, 상기 버퍼층 상에서 3족 질화물 반도체가 에피택셜 성장한다. 성장하는 반도체들이 결정 핵의 입자 경계 내에서 응집하기 때문에, 상기 결정 경계에서 관통 전위가 쉽게 발생한다. 그러나, 결정 핵이 크기 때문에, 관통 전위의 출발점에서의 밀도가 감소된다. 따라서, 성장하는 반도체 층에서 관통 전위 밀도가 처음부터 감소될 수 있다.
상기 버퍼층은, Al 산화물 또는 구성 요소 산화물이 형성되기 전에 상기 캐핑층에 의해 덮여 있기 때문에, 열처리 중에 산화되지 않는다. 그 결과, 바디 반도체가 성장할 때 N-극성 방향으로 3족 질화물 반도체가 성장하지 않으며, 단결정 3족 질화물 반도체가 Ga-극성 표면을 구비하여 균일하게 성장한다.
본 발명은, +c 평면(Ga-극성 표면)이, N-극성 표면으로의 반전을 방지할 수 있기 때문에, 바디 반도체가 성장할 때의 결정 성장 표면일 경우, 특히 효과적이다. 그러나, 버퍼층을 구성하고 있는 요소의 산화물이 형성되면, 산화물을 출발점으로 하여 새로운 결정 결함(전위 또는 증착 결함)이 발생한다. 따라서, 본 발명에서, 이는 극성이 반전되지 않거나 극성 반전이 문제를 유발하지 않는 +c 축 방향 이외의 방향으로 바디 반도체를 성장시키는 데에도 효과적이다. 비극성(non-polar) a-평면 3족 질화물 반도체와 비극성 m-평면 3족 질화물 반도체는 각각 r-평면 사파이어 기판과 m-평면 사파이어 기판 상에서 성장한다. 사파이어 기판의 성장면이 저지수 평면에 대해 소정 각도로 경사진 평면인 경우, 비극성 평면 반극성 평면을 성장면으로 하여 3족 질화물 반도체가 성장한다. 이러한 경우들에서는, 버퍼층을 구성하고 있는 요소의 산화물이 형성되는 경우에도, 극성 반전이 문제를 유발하지 않는다. 그러한 경우에도, 버퍼층 상에 캐핑층을 형성하고 열처리를 실시함으로써, 바디 반도체의 전위 밀도를 감소시킬 수 있다.
3족 질화물 반도체가 위에서 성장할 수 있는 한, 기판의 재료에 대한 특별한 제한이 없다. 기판은, 예컨대, 사파이어, SiC, Si, ZnO, 스피넬 또는 Ga2O3로 형성될 수 있다. 바디 반도체인 3족 질화물 반도체는, 예컨대, 4차 AlGaInN, 3차 AlGaN 또는 InGaN, 및 2차 GaN일 수 있으며, 이들은 각각 임의의 조성비를 가질 수는 있으나 Ga를 필수 요소로 갖는다. 이 반도체들에서, Al, Ga 또는 In 성분이 다른 13족(IIIB족) 요소(즉, B 또는 Tl)로 치환될 수 있으며, 또는 N 성분이 다른 15족(VB족) 요소(즉, P, As, Sb 또는 Bi)로 치환될 수 있다. n-형 불순물 또는 p-형 불순물이 첨가될 수 있다. 일반적으로, Si가 n-형 불순물로 사용되며, Mg가 p-형 불순물로 사용된다.
본 발명에 따르면, 기판 상에 Al을 필수 요소로 포함하는 AlN 또는 AlxInyGa1-x-yN(0＜x＜1, 0≤y＜1, 0＜x+y≤1)을 증착함으로써, 버퍼층이 다결정, 비결정질, 또는 다결정/비결정질 혼합 상태로 형성되거나, 상기 버퍼층을 구성하는 요소의 산화물이 형성되는 온도보다 낮은 온도에서, 상기 버퍼층 상에 상기 버퍼층의 Al 조성비의 1/2보다 낮은 Al 조성비를 가진 GaN, InuGa1-uN(0＜u≤1), 또는 AlvInwGa1-v-wN(0＜v＜1, 0≤w＜1, 0＜v+w≤1)의 캐핑층이 형성되며, 그 후, 바디 반도체인 단결정 3족 질화물 반도체가 성장하는 온도보다 높은 온도에서 열처리가 실시됨으로써, 열처리 전에 비해 상기 버퍼층의 결정 핵 밀도를 감소시킬 수 있다.
결정의 타겟으로서 3족 질화물 반도체가 격자 정합으로 성장하게 되는 대상인 결정 핵이 커짐으로써, 입자 경계 밀도가 감소된다. 따라서, 관통 전위의 출발점에서 밀도가 감소된다. 그 결과, 얻어진 반도체에서 관통 전위 밀도가 원시적으로(primitively) 감소될 수 있다. 버퍼층이 캐핑층으로 덮이기 때문에, 열처리 중에, 버퍼층의 Al과 같은 구성 요소가 산화되지 않는다. 따라서, 버퍼층 상에서 성장한 바디 반도체의 성장면이 N-극성으로 반전되지 않으며, 균일한 Ga-극성 표면을 가진 단결정 3족 질화물 반도체를 얻을 수 있다. 또한, 극성이 반전되지 않거나 극성 반전이 문제를 유발하지 않는 반극성 축 및 비극성 축 방향으로 바디 반도체가 성장하는 경우에도, 본 발명에 따라 바디 반도체의 전위 밀도를 줄일 수 있다.
따라서, 평탄한 표면을 갖고 디바이스의 제조에 적합한 3족 질화물 반도체를 얻을 수 있다.
첨부도면과 함께 바람직한 실시예에 대한 이하의 상세한 설명을 참조하면, 본 발명의 다양한 다른 목적들, 특징들 및 수반하는 많은 장점들을 쉽게 이해할 것이다.
도 1은 본 발명의 실시예에 따른 제조 방법에 의해 증착되는 반도체의 종류와 성장시 기판 온도 변화 간의 관계를 나타내는 특징도이다.
도 2는 본 발명의 실시예에 따른 제조 방법에 의해 성장하는 GaN의 결정도(FWHM)와 버퍼층의 열처리 온도 간의 관계를 나타내는 특징도이다.
도 3은 본 발명의 실시예에 따른 제조 방법에 의해 성장하는 GaN의 전위 밀도와 버퍼층의 결정 핵 밀도 간의 관계를 나타내는 특징도이다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 제조 방법에 의해 각각의 열처리 온도에서 열처리된 버퍼층 상에서 성장한 GaN의 표면 상태를 나타내는 광학 현미경 사진이다.
도 5는 캐핑층을 형성하지 않고 버퍼층을 열처리함으로써 GaN를 성장시킨 비교예에서의 온도 변화 특징도이다.
도 6은 캐핑층을 형성하지 않고 버퍼층을 열처리함으로써 GaN를 성장시킨 비교예에서 GaN의 표면 상태를 나타낸 광학 현미경 사진이다.
도 7은 캐핑층을 형성하지 않고 버퍼층을 열처리함으로써 GaN를 성장시킨 비교예에서 GaN의 표면 상태를 나타낸 광학 현미경 사진이다.
도 8은 비교예에서 열처리 온도와 표면 거칠기 간의 관계를 나타낸 특징도이다.
도 9는 비교예에서 버퍼층의 결정 핵 밀도와 열처리 온도 간의 관계를 나타낸 특징도이다.
도 10은 본 발명의 실시예에 따른 제조 방법에 의해 제조된 발광 디바이스를 나타낸 구성도이다.
도 11a 내지 도 11c는 발광 디바이스의 제조 과정을 나타낸 디바이스의 단면도이다.
이하, 도면을 참조하여 본 발명의 구체적인 실시예를 설명한다. 그러나, 본 발명은 상기 실시예에 한정되지 않는다.
제1 실시예
본 실시예는 c-평면 주면을 가진 사파이어 기판 상에 MOCVD로 AlN 버퍼층을 형성하고, 열처리 후, 그 위에 GaN을 성장시키는 예이다. 결정 성장 방법은 금속 유기 화학 기상 증착(MOCVD)이다. MOCVD에서 채용되는 가스들은 다음과 같다: 캐리어 가스로서의 수소(H2)와 질소(N2); 질소 소오스로서의 암모니아 가스(NH3); Ga 소오스로서의 트리메틸갈륨(Ga(CH3)3, 이하, "TMG"라 함); 및 Al 소오스로서의 트리메틸알루미늄(Al(CH3)3, 이하, "TMA"라 함).
먼저, 버퍼층의 열처리에 의한 결정 핵의 변화에 대해 설명한다. 도 1은 반도체 성장 중에 사파이어 기판의 제어 온도의 시간 변화를 나타낸다. 사파이어 기판이 MOCVD 장치내에 배치되고, 기판 온도가 수소 가스 스트림 하에서 실온으로부터 1,180℃로 높아지며, 사파이어 기판의 표면으로부터 증착물을 제거하기 위해 열 세척이 실시된다. 그 후, 기판 온도가 수소 가스와 함께 TMA 및 암모니아 가스 스트림 하에서 400℃로 낮춰지고, MOCVD에 의해 사파이어 기판 상에 10㎚의 두께를 가진 AlN의 버퍼층이 형성된다. 그리고, TMA의 공급이 중단되고, 캐리어 가스로서의 수소 가스와 원료 가스로서의 암모니아 가스 및 TMG 스트림 하에서 기판 온도가 1,020℃로 높아지며, 가스 유량을 유지하면서 2분 동안 유지되어, 50㎚의 두께를 가진 GaN의 캐핑층이 형성된다. 그 다음, TMG의 공급이 중단되고, 캐리어 가스로서의 수소 가스와 암모니아 가스 스트림 하에서 기판 온도가 1,300℃의 열처리 온도로 높아지며, 유량을 유지하면서 10초 동안 유지되어, 버퍼층이 열처리된다. 이러한 열처리 중에, 캐핑층은 완전히 증발하지 않으며, 버퍼층의 표면이 노출되지 않는다. 1,020℃의 온도에서는, 캐핑층이 형성되기는 하지만, Al 산화물은 형성되지 않는다. 1,300℃의 열처리 온도에서는, Al 산화물이 형성된다.
GaN 캐핑층으로 덮인 AlN 버퍼층이 1,150℃보다 높은 1,300℃의 열처리 온도에서 열처리된 후, 원료 가스로서의 암모니아 가스 및 TMG와 함께 캐리어 가스로서의 수소 가스 스트림 하에서 기판 온도가 1,300℃로부터 1,020℃로 낮춰지며, 불순물이 도핑되지 않고 1.5㎛의 두께를 가진 GaN(바디 반도체)이 형성된다. 버퍼층의 결정 핵 밀도가 감소됨으로 인하여, 관통 전위의 출발점에서의 밀도가 감소한다. 따라서, 버퍼층 상에서 성장한 GaN에서 관통 전위 밀도가 감소한다.
캐핑층으로 덮인 버퍼층의 열처리 온도와 바디 반도체의 GaN(10-10) 평면의 X레이 요동 곡선 반치전폭(FWHM) 간의 관계를 측정하였다. 도 2는 측정 결과를 나타내고 있다. 열처리 온도가 1,020℃일 때, FWHM은 1,540초이다. 열처리 온도가 1,150℃일 때, FWHM은 1,400초이다. 열처리 온도가 1,300℃일 때, FWHM은 960초이다. 열처리 온도가 1,400℃일 때, FWHM은 830초이다. 즉, 열처리 온도의 증가에 비례하여 단결정도가 향상되는 것으로 밝혀졌다.
열처리 후 버퍼층의 결정 핵 밀도와 캐핑층으로 덮인 버퍼층 상에서 성장한 GaN의 관통 전위 밀도 간의 관계를 측정하였다. X레이 요동 곡선 FWHM(반치전폭)을 측정하고 전위 밀도 = FWHM 값/(9b2) 식을 사용하여 관통 전위 밀도를 구하였다. 여기서, b는 버거 벡터(Burger's vector)이다. 도 3은 측정 결과를 나타내고 있다. 버퍼층의 결정 핵 밀도가 2.2×1011/㎠일 때, GaN의 전위 밀도는 6.0×109/㎠이다. 버퍼층의 결정 핵 밀도가 1.2×1011/㎠일 때, GaN의 전위 밀도는 5.0×109/㎠이다. 버퍼층의 결정 핵 밀도가 7.5×1010/㎠일 때, GaN의 전위 밀도는 2.3×109/㎠이다. 버퍼층의 결정 핵 밀도가 4.8×1010/㎠일 때, GaN의 전위 밀도는 1.8×109/㎠이다. 버퍼층의 결정 핵 밀도의 감소에 비례하여 GaN의 전위 밀도가 감소하는 것으로 밝혀졌다.
GaN의 표면 상태와 버퍼층의 열처리 온도 간의 관계를 측정하였다. 도 4a 내지 도 4d는 캐핑층으로 덮인 버퍼층이 각각의 온도에서 열처리된 후 성장한 GaN의 표면의 광학 현미경 사진이다. 모든 열처리 온도에서, 버퍼층이 캐핑층으로 덮인 상태에서 열처리가 실시된다. GaN의 표면 모폴로지가 우수한 것을 알 수 있다. KOH 용액에 대한 GaN의 에칭 저항을 조사한 바, KOH에 의해 GaN이 에칭되지 않은 것으로 밝혀졌다. 따라서, GaN의 성장면이 균일한 Ga-극성 표면이 된 것으로 밝혀졌다. 즉, N-극성 표면으로의 극성 반전이 관찰되지 않았다.
다음으로, 버퍼층 상에 캐핑층을 형성하지 않고 버퍼층을 열처리한 실험 결과를 비교예로서 설명한다. 기판의 온도 변화 특징은 도 5에 도시된 바와 같다. 도 1에 도시된 특징과 비교하면, GaN 캐핑층을 형성하지 않고 버퍼층을 열처리하였으며, AlN 버퍼층의 온도를 수소 가스 및 암모니아 가스 스트림 하에서 1,150℃ 내지 1,400℃ 범위의 임의의 열처리 온도로 높이고, 가스 유량을 유지한 상태에서 10초 동안 유지하였다는 것이 유일한 차이이다.
버퍼층의 열처리 온도를 400℃, 920℃, 1,020℃, 1,080℃, 1,150℃, 1,300℃ 및 1,400℃로 변화시킴으로써 다양한 샘플을 제조하였다. 열처리 후 버퍼층의 표면의 AFM 화상을 측정하였다. AFM 화상으로부터, 열처리 온도와 버퍼층의 표면 거칠기 간의 관계를 측정하였다. 그 결과가 도 8에 도시되어 있다. 또한, 열처리 온도와 버퍼층의 결정 핵(아일랜드) 밀도 간의 관계를 측정하였다. 그 결과가 도 9에 도시되어 있다. 표면 거칠기는 볼록한 부분의 높이 또는 오목한 부분의 깊이와 그 평균값 간의 편차들의 평균평방근(RMS)으로서 정의된다. 도 8로부터 알 수 있는 바와 같이, 열처리 온도가 400℃ 내지 1,300℃ 범위 내에 있으면, 온도가 증가함에 따라 표면 거칠기가 증가한다. 그 이유는 작은 핵들이 큰 핵으로 결합되어 볼록한 부분의 높이(오목한 부분의 깊이)가 증가하기 때문이다. 한편, 열처리 온도가 1,300℃ 이상이면, 버퍼층의 표면 거칠기가 버퍼층이 형성될 때의 표면 거칠기(0.5㎚)에 가까운 0.68㎚ 이하로 감소한다. 그 이유는, 아마도, 이 온도 구간에서 핵이 더 성장하고, 고온으로 인해 원자들의 대량 이동이 발생함으로써, 볼록한 부분의 높이(오목한 부분의 깊이)가 증가하기 때문이다. 도 9로부터 알 수 있는 바와 같이, 열처리 온도가 증가함에 따라 결정 핵(아일랜드) 밀도가 지수 함수적으로 감소한다는 것이 또한 밝혀졌다. 열처리 온도가 1,300℃ 이상이면, 결정 핵 밀도가 1.7×1010/㎠ 이하로 감소한다. 또한, 열처리 온도가 1,150℃ 이상이면, 결정 핵 밀도가 4.4×1010/㎠ 이하로 감소한다. 또한, AFM 화상은, 열처리 온도가 증가함에 따라 각각의 결정 핵이 커짐으로써, 결정 핵 밀도가 감소한다는 것을 나타내고 있다. 특히, 버퍼층이 400℃에서 형성되는 경우와 비교하면, 1,300℃ 또는 1,400℃에서 열처리되는 경우, 결정 핵이 현저히 커지고, 결정 핵 밀도가 현저히 감소하였다. 이상의 설명으로부터, 1,150℃ 이상에서, 바람직하게는, 1,250℃ 이상에서, 더 바람직하게는, 1,300℃ 이상에서 열처리된다는 것이 밝혀졌다.
다음으로, 캐핑층으로 덮이지 않은 버퍼층의 열처리 온도와 버퍼층 상에서 성장한 GaN의 표면 상태 간의 관계를 측정하였다. 도 6 및 도 7은 GaN의 표면 상태를 나타내는 광학 현미경 사진이다. 열처리 온도가 1,100℃ 이하인 경우, GaN의 표면은 균일하고 평탄하다. 열처리 온도가 1,200℃ 이상인 경우, GaN의 표면은 거칠다. 1,200℃ 이상의 온도에서, 온도가 증가함에 따라, 육각뿔 또는 육방주 형상을 가진 결정이 관찰된다. 볼록한 부분의 높이(오목한 부분의 깊이)가 매우 크다는 것을 발견하였다. 도 7의 거친 표면 상태는 GaN 표면이 N-극성 표면이라는 것을 나타내고 있다. KOH 용액을 사용하여 에칭 저항을 확인하였을 때, 도 7에 도시된 GaN은 에칭 저항을 거의 갖지 않았고, GaN의 표면 전체가 에칭되었다. 버퍼층이 캐핑층으로 덮이지 않았기 때문에, 버퍼층을 구성하는 요소로서의 Al이 1,200℃ 이상의 열처리 온도에서 산화되었으며, 버퍼층 상에서 성장한 GaN의 성장면이 N-극성 표면으로 반전되었다.
한편, 버퍼층이 캐핑층으로 덮인 후에 열처리를 실시한 경우, 도 4와 도 7 간의 비교로 알 수 있는 바와 같이, GaN 표면이 평탄하고, GaN의 성장면이 N-극성 표면이 아니라 균일한 Ga-극성 표면이 된다. 버퍼층의 Al이 산화되는 온도보다 낮은 온도에서 버퍼층 상에 캐핑층이 증착되고, 1,150℃ 이상에서 열처리가 실시되며, 단결정 GaN이 성장하는 온도가 유지되는 공정 후에 GaN이 성장하는 경우, 관통 전위 밀도가 감소되고 균일한 Ga-극성 표면을 가진 GaN을 얻을 수 있다.
상술한 실시예에서는, 버퍼층이 400℃에서 형성되었지만, 상기 버퍼층은 300℃ 내지 600℃의 온도 범위 내에서 형성될 수 있는데, 그 이유는 버퍼층이 상기 온도 범위에서 다결정, 비결정질, 또는 다결정/비결정질 혼합 상태가 되기 때문이다. 버퍼층의 두께는 10㎚이였으나, 1㎚ 내지 100㎚ 범위내에 있을 수 있다. 이 두께 범위에서, 버퍼층은 다결정, 비결정질, 또는 다결정/비결정질 혼합 상태가 될 수 있다.
본 발명은, 기판 온도가 버퍼층이 형성되는 저온으로부터 상기 버퍼층 상에 단결정 3족 질화물 반도체가 성장하는 1,020℃의 온도로 증가하고 상기 온도에서 3족 질화물 반도체가 성장하는 것이 아니다. 본 발명은, 도 1에 도시된 바와 같이, 3족 질화물 반도체를 성장시키기 전에, Al이 산화되는 온도보다 낮은 온도에서 버퍼층 상에 캐핑층을 형성하고, 단결정 3족 질화물 반도체가 적절하게 성장할 수 있는 온도보다 높은 기판 온도에서 캐핑층으로 덮인 버퍼층을 열처리하는 것이다. 따라서, 캐핑층을 형성하지 않고 3족 질화물 반도체를 즉시 성장시키는 경우에 비해, 버퍼층의 결정 핵이 커지게 되고, 결정 핵 밀도가 감소한다. 그 결과, 버퍼층에서 관통 전위의 출발점에서의 밀도가 감소함에 따라, 성장하는 3족 질화물 반도체의 관통 전위 밀도를 감소시킬 수 있다. 또한, 버퍼층이 캐핑층으로 덮이기 때문에, 열처리 중에 버퍼층의 Al이 산화되지 않는다. 따라서, +c-평면 성장의 경우, 버퍼층 상에서 성장한 3족 질화물 반도체의 극성이 반전되지 않으며, 균일한 Ga-극성 표면을 얻을 수 있다. 바디 반도체의 +c-평면 성장이 아닌 경우에도, 버퍼층 구성 요소를 구성하고 있는 요소의 산화물의 형성이 방지되며, 상기 산화물에서 시작하는 새로운 관통 전위가 바디 반도체에서 방지된다. 따라서, 버퍼층의 열처리 온도를 버퍼층 상에서 성장하게 될 단결정 3족 질화물 반도체가 성장하는 온도보다 높은 온도로, 즉, 반도체가 성장하기 어려운 온도로 설정함으로써, 성장하게 될 반도체의 관통 전위 밀도를 감소시킬 수 있다. 이러한 관점에서, 열처리 온도는, 바람직하게, 1,150℃ 내지 1,700℃, 1,300℃ 내지 1,700℃, 1,300℃ 내지 1,500℃, 1,200℃ 내지 1,600℃, 또는 1,200℃ 내지 1,400℃이다. 또한, 열처리 온도는, 가장 바람직하게, 1,150℃ 내지 1,400℃이다. 열처리 유지 시간은 10초이지만, 1초가 될 수도 있다. 열처리 유지 시간은, 바람직하게, 1초 내지 10시간이다.
버퍼층은 AlN 대신 Al을 필수 요소로 포함하는 AlxGa1-xN(0＜x＜1) 또는 AlxInyGa1-x-yN(0＜x＜1, 0≤y＜1, 0＜x+y≤1)으로 형성될 수 있다. 버퍼층 상에 성장하게 될 3족 질화물 반도체가 AlzGa1-zN(0＜z＜1)인 경우, 격자 정합면에서, 버퍼층은, 바람직하게, AlxGa1-xN(0＜x＜1)이 된다. 목표 바디 반도체(AlzGa1-zN(0＜z＜1))의 단결정의 성장 온도는 1,000℃이거나, 버퍼층의 열처리 온도(예컨대, 1,300℃)보다 높거나 낮다. MOCVD 챔버의 내부 압력은, 바람직하게, 100㎪(정상 압력)보다 낮다. 상기 내부 압력은 50㎪ 이하이며, 바람직하게는, 35㎪ 이하이고, 더 바람직하게는, 20㎪ 이하이다. Al을 포함한 유기 금속 가스는 반응도가 높기 때문에, 원료 가스가 기판에 도달하기 전에 반응이 이루어지고, 목표 반도체의 결정 성장에 기여하지 않는 결합 생성물이 형성된다. 따라서, 압력이 낮은 것이 바람직하다. 압력이 감소하고 원료 가스의 유량이 증가하면, 기판에 도달하기 전의 반응이 억제됨으로써, 기판 상에서 고효율의 단결정 성장을 구현할 수 있다.
또한, 버퍼층은 스퍼터링으로 형성될 수 있다. 이때, 기판 온도는, 바람직하게, 300℃ 내지 600℃이다. 버퍼층은 분자 빔 에피택시(MBE) 또는 펄스 레이저 증착(PLD)으로 형성될 수 있다.
캐핑층은 버퍼층의 Al이 산화되는 온도보다 낮은 온도에서 형성된다. 사파이어와 같은 산화물 기판의 경우, 온도가 높아질 때, 기판의 후면 또는 측면으로부터 성장 챔버로 산소가 증발한다. 이 산소가 버퍼층을 산화시키기 때문에, 바람직하게, 캐핑층도 기판으로부터 산소가 증발하는 온도보다 낮은 온도에서 형성된다.
상술한 실시예는 +c-평면(Ga-극성 표면)을 결정 성장면으로 하여 바디 반도체가 성장하는 경우에 대해 기술하였다. c-평면 또는 a-평면을 결정 성장면으로서 갖는 사파이어 기판 상에서, +c-평면을 결정 성장면으로서 갖는 3족 질화물 산화물이 성장한다. 그러나, 상술한 바와 같이, 버퍼층을 구성하고 있는 요소의 산화물이 형성될 때, 새로운 결정 결함이 발생한다. 따라서, 캐핑층으로 버퍼층의 산화를 방지하는 것이 효과적이다. 또한, 극성이 반전되지 않거나 극성 반전이 문제를 유발하지 않는 +c 축 방향 이외의 방향으로 바디 반도체를 성장시키는 것이 효과적이다. r-평면 또는 m-평면 주면을 가진 사파이어 기판이 성장 기판으로 사용될 수 있다. r-평면 또는 m-평면을 가진 사파이어 기판 상에서, 비극성 a-평면 또는 비극성 m-평면 3족 질화물 반도체가 성장한다. 이러한 경우, 극성이 반전되지 않고 극성 반전이 문제를 유발하지 않지만, 캡핑층의 존재는 관통 전위 밀도를 확실하게 줄일 수 있다.
다음으로, 본 발명의 방법에 의해 제조되는 발광 디바이스에 대해 설명한다. 도 10은 본 발명의 제조 방법에 의해 제조되는 발광 디바이스(1)의 구성을 도시하고 있다. 발광 디바이스(1)는 n-형 콘택트 층(101), ESD층(정전 파괴 향상층)(102), n-층 사이드 클래딩 층(이하, "n-형 클래딩 층"이라 함)(103), 발광층(104), p-층 사이드 클래딩 층(이하, "p-형 클래딩 층"이라 함)(106) 및 p-형 콘택트 층(107)이 적층된 구조를 가지며, 각각의 층들은 AlN 버퍼층(120)을 통해 사파이어 기판(100) 상에 3족 질화물 반도체로 형성되고(버퍼층 상에 캐핑층이 얇게 남거나 남지 않을 수 있기 때문에, 도 10에서는 캐핑층이 생략되었다); 상기 p-형 콘택트 층(107) 상에 p-전극(108)이 형성되며, 상기 p-형 콘택트 층(107)으로부터 에칭됨으로써 노출된 상기 n-형 콘택트 층(101)의 일부분 상에 n-전극(130)이 형성된다.
n-형 콘택트 층(101)은 1×1018/㎤ 이상의 Si 농도를 가진 n-GaN이다. n-형 콘택트 층(101)은 1㎛ 이상의 두께에서 5×108/㎠ 이하의 관통 전위 밀도를 갖는다. n-전극(130)과의 우수한 접촉을 구현하기 위해, n-형 콘택트 층(101)은 서로 다른 캐리어 농도를 가진 복수의 층을 포함할 수 있다.
ESD층(102)은 n-형 콘택트 층(101) 상에 제1 ESD층(110), 제2 ESD층(111), 제3 ESD층(112) 및 제4 ESD층(113)이 이 순서대로 증착된 4층 구조를 갖는다. 제1 ESD층(110)은 1×1016/㎤ 내지 5×1017/㎤의 Si 농도를 가진 n-GaN이다. 제1 ESD층(110)은 200㎚ 내지 1,000㎚의 두께를 갖는다.
제2 ESD층(111)은 Si 농도(/㎤)와 두께(㎚)의 곱으로 정의된 0.9×1020 내지 3.6×1020(㎚/㎤)의 특성값을 가진 Si-도핑 GaN이다. 예컨대, 제2 ESD층(111)의 두께가 30㎚이면, Si 농도는 3.0×1018/㎤ 내지 1.2×1019/㎤이다.
제3 ESD층(112)은 언도핑 GaN이다. 제3 ESD층(112)은 50㎚ 내지 200㎚의 두께를 갖는다. 제3 ESD층(112)은 도핑되지 않지만, 잔여 캐리어로 인해 1×1016/㎤ 내지 1×1017/㎤의 캐리어 농도를 갖는다. 제3 ESD층(112)은, 캐리어 농도가 5×1017/㎤ 이하가 되는 범위에서, Si로 도핑될 수 있다.
제4 ESD층(113)은 Si 농도(/㎤)와 두께(㎚)의 곱으로 정의된 0.9×1020 내지 3.6×1020(㎚/㎤)의 특성값을 가진 Si-도핑 GaN이다. 예컨대, 제4 ESD층(113)의 두께가 30㎚이면, Si 농도는 3.0×1018/㎤ 내지 1.2×1019/㎤이다.
n-형 클래딩 층(103)은 15개의 층 유닛들을 포함하는 초격자 구조를 가지며, 각각의 층 유닛은 언도핑 In0 .077Ga0 .923N 층(131)(두께: 4㎚), 언도핑 GaN 층(134)(두께: 1㎚), 언도핑 Al0 .2Ga0 .8N 층(132)(두께: 0.8㎚) 및 Si-도핑 n-GaN 층(133)(두께: 1.6㎚)을 포함하고, 이 층들은 이 순서대로 증착되어 있다. 그러나, 제4 ESD층(113)과 접촉하고 있는 n-형 클래딩 층(103)의 최초 층은 In0.077Ga0.923N 층(131)이고, 발광층(104)과 접촉하고 있는 n-형 클래딩 층(103)의 최종 층은 n-GaN 층(133)이다. n-형 클래딩 층(103)의 전체 두께는 111㎚이다. In0.077Ga0.923N 층(131)의 두께는 1.5㎚ 내지 5.0㎚이다. 언도핑 GaN 층(134)의 두께는 0.3㎚ 내지 2.5㎚이다. GaN 층(134)은 Si로 도핑될 수 있다. Al0 .2Ga0 .8N 층(132)의 두께는 0.3㎚ 내지 2.5㎚일 수 있다. n-GaN 층(133)의 두께는 0.3㎚ 내지 2.5㎚일 수 있다.
발광층(104)("활성층"이라고도 함)은 8개의 층 유닛들을 포함한 MQW 구조를 가지며, 각각의 층 유닛은 Al0 .05Ga0 .95N 층(141)(두께: 2.4㎚), In0 .2Ga0 .8N 층(142)(두께: 3.2㎚), GaN 층(143)(두께: 0.6㎚) 및 Al0 .2Ga0 .8N 층(144)(두께: 0.6㎚)을 포함하고, 이 층들은 이 순서대로 증착되어 있다. 그러나, n-형 클래딩 층(103)과 접촉하고 있는 발광층(104)의 최초 층은 Al0 .05Ga0 .95N 층(141)이고, p-형 클래딩 층(106)과 접촉하고 있는 발광층(104)의 최종 층은 Al0 .2Ga0 .8N 층(144)이다. 발광층(104)의 전체 두께는 54.4㎚이다. 발광층(104)의 모든 층들은 언도핑되어 있다.
p-형 클래딩 층(106)은 7개의 층 유닛들을 포함한 구조를 가지며, 각각의 층 유닛은 p-In0 .05Ga0 .95N 층(161)(두께: 1.7㎚) 및 p-Al0 .3Ga0 .7N 층(162)(두께: 3.0㎚)을 포함하고, 이 층들은 순차적으로 증착되어 있다. 그러나, 발광층(104)과 접촉하고 있는 p-형 클래딩 층(106)의 최초 층은 p-In0 .05Ga0 .95N 층(161)이고, p-형 콘택트 층(107)과 접촉하고 있는 p-형 클래딩 층(106)의 최종 층은 p-Al0 .3Ga0 .7N 층(162)이다. p-형 클래딩 층(106)의 전체 두께는 32.9㎚이다. p-형 불순물로서 Mg가 채용된다.
p-형 콘택트 층(107)은 Mg-도핑 p-GaN으로 형성된다. p-전극과의 우수한 접촉을 구현하기 위해, p-형 콘택트 층(107)은 서로 다른 캐리어 농도를 가진 복수의 층을 포함할 수 있다.
다음으로, 도 11을 참조하여 발광 디바이스(1)의 제조 방법에 대해 설명한다. 그러나, 도 11에서는 도 10에 도시된 주기적 초격자 구조가 생략되어 있다.
채용된 결정 성장 방법은 금속 유기 화학 기상 증착(MOCVD)이다. MOCVD를 위해 채용된 가스들은 다음과 같다: 캐리어 가스로서의 수소(H2) 또는 질소(N2); 질소 소오스로서의 암모니아 가스(NH3); Ga 소오스로서의 트리메틸갈륨(Ga(CH3)3, 이하, "TMG"라 함); In 소오스로서의 트리메틸인듐(In(CH3)3, 이하, "TMI"라 함); Al 소오스로서의 트리메틸알루미늄(Al(CH3)3, 이하, "TMA"라 함); n-형 도펀트 가스로서의 실란(SiH4); 및 p-형 도펀트 가스로서의 시클로펜타디에닐마그네슘(Mg(C5H5)2, 이하, "Cp2Mg"라 함).
먼저, 사파이어 기판(100)을 세척용 수소 분위기에서 1,180℃로 가열함으로써, 사파이어 기판(100)의 표면으로부터 증착물을 제거하였다. 그 후, 기판 온도를 400℃로 유지하면서, 캐리어 가스와 함께 TMA 및 암모니아 가스 스트림 하에서 사파이어 기판 상에 10㎚의 두께를 갖도록 MOCVD를 통해 AlN 버퍼층(120)을 형성하였다. 그 다음, TMA의 공급을 중단하고, TMG, 암모니아 가스 및 수소 가스(캐리어 가스) 스트림 하에서 기판 온도를 1,020℃로 높이며, 상기 온도와 가스 유량을 2분 동안 유지하여 50㎚의 두께를 갖도록 GaN 캐핑층(121)을 형성하였다. 그 다음, TMG의 공급을 중단하고, 암모니아 가스 및 수소 가스(캐리어 가스) 스트림 하에서 기판 온도를 1,300℃로 높이며, 상기 온도와 가스 유량을 2분 동안 유지하여 버퍼층을 열처리하였다. 기판 온도를 1,020℃로 낮춘 직후, 원료 가스로서의 암모니아 가스 및 TMG와 함께 불순물 가스로서의 실린 가스를 이용하여, 캐핑층(121)으로 덮인 버퍼층(120) 상에 4.5×1018/㎤의 Si 농도를 가진 GaN의 n-형 콘택트 층(101)(바디 반도체)을 증착하였다(도 11a). 여기서, 기판 온도가 1,020℃에 도달하였을 때, TMG 및 실란 가스를 공급하였다. n-형 콘택트 층(101)은 1㎛ 이상의 두께에서 5×108/㎠ 이하의 관통 전위 밀도를 갖는다.
그 다음, 다음과 같은 공정을 통해 ESD 층(102)을 형성하였다. 먼저, MOCVD로 n-형 콘택트 층(101) 상에 1×1016/㎤ 내지 5×1017/㎤의 Si 농도와 200㎚ 내지 1,000㎚의 두께를 가진 언도핑 n-GaN으로 형성된 제1 ESD층(110)을 형성하였다. 결함 밀도(pit density)가 낮은 우수한 품질의 결정을 얻기 위해, 성장 온도를 900℃ 이상으로 조절하였다. 성장 온도가 1,000℃ 이상이 되면, 더 우수한 품질의 결정이 얻어지며, 이는 바람직하다.
그 다음, MOCVD로 제1 ESD층(110) 상에 Si 농도(/㎤)와 두께(㎚)의 곱으로 정의된 0.9×1020 내지 3.6×1020(㎚/㎤)의 특성값을 갖고 Si로 도핑된 n-GaN의 제2 ESD층(111)을 형성하였다. 성장 온도를 800℃ 내지 950℃로 조절하였다. 그리고, MOCVD로 제2 ESD층(111) 상에 50㎚ 내지 200㎚의 두께를 가진 언도핑 GaN의 제3 ESD층(112)을 형성하였다. 5×1017/㎤ 이하의 캐리어 농도를 가진 결정을 얻기 위해, 성장 온도를 800℃ 내지 950℃로 조절하였다.
그리고, MOCVD로 제3 ESD층(112) 상에 Si 농도(/㎤)와 두께(㎚)의 곱으로 정의된 0.9×1020 내지 3.6×1020(㎚/㎤)의 특성값을 가진 n-GaN의 제4 ESD층(113)을 형성하였다. 성장 온도를 800℃ 내지 950℃로 조절하였다. 상술한 공정들을 통하여, n-형 콘택트 층(101) 상에 ESD층(102)을 형성하였다(도 11b).
다음으로, MOCVD로 ESD층(102) 상에 n-형 클래딩 층(103)을 형성하였다. n-형 클래딩 층(103)은 15개의 층 유닛들을 주기적으로 증착함으로써 형성되었으며, 각각의 층 유닛은 언도핑 In0 .077Ga0 .923N 층(131)(두께: 4㎚), 언도핑 Al0 .2Ga0 .8N 층(132)(두께: 0.8㎚) 및 Si-도핑 n-GaN 층(133)(두께: 1.6㎚)을 포함한다. In0.077Ga0.923N 층(131)은 실란 가스, TMG, TMI 및 암모니아 가스 스트림 하에서 830℃의 기판 온도로 형성되었다. 언도핑 GaN 층(134)은 TMG 및 암모니아 가스 스트림 하에서 830℃의 기판 온도로 형성되었다. Al0 .2Ga0 .8N 층(132)은 TMA, TMG 및 암모니아 가스 스트림 하에서 830℃의 기판 온도로 형성되었다. n-GaN 층(133)은 TMG 및 암모니아 가스 스트림 하에서 830℃의 기판 온도로 형성되었다.
그 다음, n-형 클래딩 층(103) 상에 발광층(104)을 형성하였다. 발광층(104)은 8개의 층 유닛들을 주기적으로 증착함으로써 형성되었으며, 각각의 층 유닛은 다음과 같은 4개의 층을 포함한다: Al0 .05Ga0 .95N 층(141), In0 .2Ga0 .8N 층(142), GaN 층(143) 및 Al0 .2Ga0 .8N 층(144). Al0 .05Ga0 .95N 층(141)의 성장 온도를 800℃ 내지 950℃ 중 임의의 온도로 조절하였다. In0 .2Ga0 .8N 층(142), GaN 층(143) 및 Al0 .2Ga0 .8N 층(144)의 성장 온도를 770℃로 조절하였다. 대안적으로, 각 층을 성장시키기 위한 기판 온도를 공통적으로 770℃로 조절할 수 있다. 각각의 층(141 내지 144)을 해당하는 원료 가스 스트림 하에서 성장시켜 발광층(104)을 형성하였다.
그 다음, 발광층(104) 상에 p-형 클래딩 층(106)을 형성하였다. Cp2Mg, TMI, TMG 및 암모니아 가스 스트림 하에서 855℃의 기판 온도로 1.7㎚의 두께를 갖도록 p-In0 .05Ga0 .95N 층(161)을 형성하였고, Cp2Mg, TMA, TMG 및 암모니아 가스 스트림 하에서 855℃의 기판 온도로 3.0㎚의 두께를 갖도록 p-Al0 .3Ga0 .7N 층(162)을 형성하였다. 상기 층들을 증착하기 위해 이러한 층 형성 공정을 7회 반복하였다.
그 다음, TMG, 암모니아 가스 및 Cp2Mg를 사용하여 1,000℃의 기판 온도로 50㎚의 두께를 갖도록 농도가 1×1020/㎤인 Mg로 도핑된 p-형 GaN의 p-형 콘택트 층(107)을 형성하였다. 이에 따라, 도 11c에 도시된 디바이스 구조가 형성되었다. p-형 콘택트 층(107)은 1×1019/㎤ 내지 1×1021/㎤의 Mg 농도를 가질 수 있다. p-형 콘택트 층(107)은 10㎚ 내지 100㎚의 두께를 가질 수 있다.
열처리로 Mg를 활성화시킨 후, p-형 콘택트 층(107)의 상면으로부터 건식 에칭을 실시함으로써, n-형 콘택트 층(101)에 도달하는 그루브를 형성하였다. p-형 콘택트 층(107)의 상면에 Rh/Ti/Au(이들은 p-형 콘택트 층(107) 상에 이 순서대로 증착되었다)를 포함하는 p-전극(108)을 형성하였다. 그리고, 건식 에칭으로 상기 그루브의 하단에 노출된 n-형 콘택트 층(101) 상에 V/Al/Ti/Ni/Ti/Au(이들은 n-형 콘택트 층(101) 상에 이 순서대로 증착되었다)를 포함하는 n-전극(130)을 형성하였다. 이에 따라, 도 10에 도시된 발광 디바이스(1)가 제조되었다.
본 발명은 3족 질화물 반도체 발광 디바이스의 제조 방법에 채용될 수 있다.

Claims (16)

  1. 3족 질화물 반도체와는 다른 재료로 제조된 기판 상에 3족 질화물 반도체를 성장시키기 위한 방법이며,
    상기 기판 상에 Al을 필수 요소로 포함하는 AlN 또는 AlxInyGa1 -x-yN(0＜x＜1, 0≤y＜1, 0＜x+y≤1)의 버퍼층을 다결정, 비결정질, 또는 다결정/비결정질 혼합 상태로 형성하는 단계;
    상기 버퍼층을 구성하는 요소의 산화물이 형성되는 온도보다 낮은 온도에서, 상기 버퍼층 상에 상기 버퍼층의 Al 조성비의 1/2보다 낮은 Al 조성비를 가진 GaN, InuGa1-uN(0＜u≤1), 또는 AlvInwGa1 -v-wN(0＜v＜1, 0≤w＜1, 0＜v+w≤1)의 캐핑층을 형성하는 단계;
    상기 버퍼층의 표면을 노출시키지 않고, 3족 질화물 반도체를 포함한 바디 반도체의 결정이 성장하는 온도보다 높은 열처리 온도에서 상기 버퍼층이 상기 캐핑층으로 덮인 상기 기판을 열처리하는 단계; 및
    상기 열처리 후, 상기 기판 온도를 바디 반도체의 결정이 성장하는 온도로 낮추고, 상기 노출된 버퍼층 또는 상기 캐핑층으로 덮인 상기 버퍼층 상에서 바디 반도체를 성장시키는 단계를 포함하는,
    3족 질화물 반도체를 성장시키기 위한 방법.
  2. 제1항에 있어서,
    상기 버퍼층을 구성하는 요소의 산화물은 Al 산화물인,
    3족 질화물 반도체를 성장시키기 위한 방법.
  3. 제1항에 있어서,
    상기 열처리는 열처리 전과 비교하여 상기 버퍼층의 결정 핵 밀도를 감소시키기 위한 공정인,
    3족 질화물 반도체를 성장시키기 위한 방법.
  4. 제1항에 있어서,
    상기 캐핑층은 열처리시 완전히 증발하지 않도록 그리고 상기 버퍼층을 노출시키지 않도록 하는 두께를 가진,
    3족 질화물 반도체를 성장시키기 위한 방법.
  5. 제1항에 있어서,
    상기 캐핑층은 상기 캐핑층이 분해되는 온도보다 낮은 온도에서 형성되는,
    3족 질화물 반도체를 성장시키기 위한 방법.
  6. 제1항에 있어서,
    상기 기판은 산화물을 포함하며, 상기 캐핑층은 상기 산화물로부터 산소가 방출되는 온도보다 낮은 온도에서 형성되는,
    3족 질화물 반도체를 성장시키기 위한 방법.
  7. 제1항에 있어서,
    상기 캐핑층은 바디 반도체의 결정이 성장하는 온도보다 높지 않은 온도에서 형성되는,
    3족 질화물 반도체를 성장시키기 위한 방법.
  8. 제1항에 있어서,
    상기 열처리 온도는 상기 캐핑층의 분해 온도 또는 승화 온도와 동일하거나 그보다 높은,
    3족 질화물 반도체를 성장시키기 위한 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 열처리 온도는 1,150℃ 이상인,
    3족 질화물 반도체를 성장시키기 위한 방법.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 열처리는 암모니아 가스 또는 질화물 화합물 가스를 포함하는 가스 분위기에서 실시되는,
    3족 질화물 반도체를 성장시키기 위한 방법.
  11. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 버퍼층은 300℃ 내지 600℃ 범위의 기판 온도에서 MOCVD로 형성되는,
    3족 질화물 반도체를 성장시키기 위한 방법.
  12. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 버퍼층은 스퍼터링, 분자 빔 에피택시 또는 펄스 레이저 증착으로 형성되는,
    3족 질화물 반도체를 성장시키기 위한 방법.
  13. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 캐핑층은 1㎚ 내지 500㎚의 두께를 갖는,
    3족 질화물 반도체를 성장시키기 위한 방법.
  14. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 버퍼층은 AlN을 포함하고, 상기 캐핑층은 GaN을 포함하는,
    3족 질화물 반도체를 성장시키기 위한 방법.
  15. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 버퍼층은 1㎚ 내지 100㎚의 두께를 갖는,
    3족 질화물 반도체를 성장시키기 위한 방법.
  16. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 바디 반도체는 GaN을 포함하는,
    3족 질화물 반도체를 성장시키기 위한 방법.
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