CN105762247A - 一种具有复合结构的氮化物缓冲层制作方法 - Google Patents

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Abstract

本发明公开一种具有复合结构的氮化物缓冲层制作方法：一，在衬底上制作AlN缓冲层；二，在AlN缓冲层上依次生长多组复合结构缓冲层，每组复合结构缓冲层中的AlN层和GaN层都使用脉冲法生长，并且生长AlN层时TMAl和NH3的脉冲周期都比生长上一个AlN层时的TMAl和NH3的脉冲周期递减1个，而生长GaN层时TMGa和NH3的脉冲周期都比生长上一个GaN层时的TMGa和NH3的脉冲周期递增1个，直至生长最后一组复合结构缓冲层中的AlN层时，TMAl和NH3的脉冲周期减小为0。本发明可以避免在GaN外延层中产生失配位错，从而提高器件的性能和寿命，同时能够精确控制外延层的厚度，提高原子的表面迁移率。

Description

一种具有复合结构的氮化物缓冲层制作方法
技术领域
本发明涉及二极管技术领域，尤其是指一种具有复合结构的氮化物缓冲层制作方法。
背景技术
现有技术中，为了在蓝宝石、碳化硅、硅等衬底上采用金属有机化学气相沉积（MOCVD）的方法获得高质量的GaN外延层，通常需要在低温下沉积一层GaN或者AlN缓冲层，然后在缓冲层上生长GaN外延层。越来越多的研究表明，使用物理气相沉积（PVD）的方法，可以在衬底上形成更加均匀致密、与衬底结合力更强的AlN缓冲层。美国专利公开号为US20140264363A1公开了使用PVD法沉积具有XRD（002）FWHM<15弧秒且表面粗糙度<2nm的AlN膜。
在沉积AlN缓冲层后，需要使用MOCVD在AlN缓冲层上生长GaN外延层。由于AlN和GaN两者之间有2.5%的晶格失配，若直接在AlN缓冲层上生长GaN外延层，会在两种材料之间产生应力。该应力会随着GaN厚度的增加而逐渐积累，直到GaN的厚度超过临界厚度，应力将通过失配位错的方式被释放，而位于GaN外延层中的失配位错将严重影响器件的性能和寿命。
发明内容
本发明的目的在于提供一种具有复合结构的氮化物缓冲层制作方法，以避免在GaN外延层中产生失配位错，从而提高器件的性能和寿命，同时能够精确控制外延层的厚度，提高原子的表面迁移率，从而获得表面更加平整、厚度均匀性更好的外延层。
为达成上述目的，本发明的解决方案为：
一种具有复合结构的氮化物缓冲层制作方法，包括以下步骤：
一，在衬底上制作AlN缓冲层；
二，在AlN缓冲层上依次生长多组复合结构缓冲层，每组复合结构缓冲层中的AlN层和GaN层都使用脉冲法生长，并且生长AlN层时TMAl和NH3的脉冲周期都比生长上一个AlN层时的TMAl和NH3的脉冲周期递减1个，而生长GaN层时TMGa和NH3的脉冲周期都比生长上一个GaN层时的TMGa和NH3的脉冲周期递增1个，直至生长最后一层复合结构缓冲层中的AlN层时，TMAl和NH3的脉冲周期都减小为0。
进一步，AlN缓冲层采用PVD、MOCVD、HVPE（氢化物气相外延）或者ALD（原子层沉积）方法沉积在衬底上。
进一步，每一组复合结构缓冲层的AlN层的厚度小于其应力完全释放时的临界厚度。
进一步，每一组复合结构缓冲层的GaN层的厚度小于其应力完全释放时的临界厚度。
进一步，在多组复合结构缓冲层上外延生长功能层。
进一步，功能层由第一型导电层、有源层、电子阻挡层及第二型导电层构成，在多组复合结构缓冲层上依次外延生长第一型导电层、有源层、电子阻挡层及第二型导电层。
进一步，衬底为蓝宝石衬底、碳化硅衬底或者硅衬底。
一种具有复合结构的氮化物缓冲层，在衬底上生长AlN缓冲层，在AlN缓冲层上依次生长由下层为AlN层和上层为GaN层构成的多组复合结构缓冲层，每一组复合结构缓冲层的厚度相同，多组复合结构缓冲层中的AlN层的厚度沿生长方向逐渐减小直至为零，多组复合结构缓冲层中的GaN层的厚度沿生长方向逐渐增大。
进一步，每一组复合结构缓冲层的AlN层的厚度小于其应力完全释放时的临界厚度。
进一步，每一组复合结构缓冲层的GaN层的厚度小于其应力完全释放时的临界厚度。
进一步，在多组复合结构缓冲层上外延生长功能层。
进一步，功能层由第一型导电层、有源层、电子阻挡层及第二型导电层构成，在多组复合结构缓冲层上依次外延生长第一型导电层、有源层、电子阻挡层及第二型导电层。
进一步，衬底为蓝宝石衬底、碳化硅衬底或者硅衬底。
采用上述方案后，本发明在AlN缓冲层上依次生长由下层为AlN层和上层为GaN层构成的多组复合结构缓冲层，每一组复合结构缓冲层的厚度相同，多组复合结构缓冲层中的AlN层的厚度沿生长方向逐渐减小直至为零，多组复合结构缓冲层中的GaN层的厚度沿生长方向逐渐增大，从而能够调制AlN和GaN外延层中的应力，避免产生失配位错，进而提高器件的性能和寿命。
同时，本发明具有复合结构的氮化物缓冲层制作方法，能够精确控制外延层的厚度，提高原子的表面迁移率，从而获得表面更加平整、厚度均匀性更好的外延层。
附图说明
图1是本发明的结构示意图；
图2a和图2b是本发明AlN层与GaN层晶格失配状态示意图；
图3是本发明AlN层与GaN层晶格配合状态示意图；
图4是本发明的制作方法示意图。
标号说明
衬底1AlN缓冲层2
复合结构缓冲层3AlN层31
GaN层32。
具体实施方式
以下结合附图及具体实施例对本发明做详细描述。
参阅图1至图3所示，本发明揭示的一种具有复合结构的氮化物缓冲层，在衬底1上有AlN缓冲层2。AlN缓冲层2可以采用PVD、MOCVD、HVPE（氢化物气相外延）或者ALD（原子层沉积）等方法沉积在衬底1上。
在AlN缓冲层2上依次生长由下层为AlN层31和上层为GaN层32构成的多组复合结构缓冲层3，具体为在AlN缓冲层2上生长第一组复合结构缓冲层3。第一组复合结构缓冲层3由第一AlN层31和第一GaN层32构成。然后在第一组复合结构缓冲层3上生长第二组复合结构缓冲层3。第二组复合结构缓冲层3由第二AlN层31和第二GaN层32构成。以此类推，在第二组复合结构缓冲层3上依次生长各组复合结构缓冲层，一直到第N组复合结构缓冲层3，N为正整数。第N组复合结构缓冲层3由第NAlN层31和第NGaN层32构成。在第N组复合结构缓冲层3上生长第N+1组复合结构缓冲层3。第N+1组复合结构缓冲层3由第N+1AlN层31和第N+1GaN层32构成。
沿着外延生长方向，定义第n组（n=1,2,…N,N+1）复合结构缓冲层的厚度为T(n)，其中第nAlN层的厚度为A(n)，第nGaN层的厚度为B(n)，则T(n)、A(n)、B(n)满足关系式T(n)=A(n)+B(n)，即T(1)=A(1)+B(1)，T(2)=A(2)+B(2)，...T(N)=A(N)+B(N)，T(N+1)=A(N+1)+B(N+1)。为了调制复合结构缓冲层中的应力，每一组复合结构缓冲层3都具有相同的厚度，即T(n)满足关系式T(1)=T(2)=…=T(N)=T(N+1)。
每一组复合结构缓冲层3中的AlN层31的厚度都比上一组复合结构缓冲层3中的AlN层31的厚度减小，即A(n)满足关系式A(1)>A(2)>…A(N)>A(N+1)，多组复合结构缓冲层3中的AlN层31的厚度沿生长方向逐渐减小直至为零，如图1所示，最上层复合结构缓冲层3中只包含GaN层32，而AlN层31的厚度为零，而最底层AlN层31的厚度最大。
每一组复合结构缓冲层3中的AlN层31的厚度都小于其应力完全释放时的临界厚度。
每一组复合结构缓冲层3中的GaN层32的厚度都比上一组复合结构缓冲层3中的GaN层32的厚度增大，即B(n)满足关系式B(1)<B(2)<…B(N)<B(N+1)。多组复合结构缓冲层3中的GaN层32的厚度沿生长方向逐渐增大。
每一组复合结构缓冲层3中的GaN层32的厚度都小于其应力完全释放时的临界厚度。
满足以上关系的复合结构缓冲层依次层叠生长，即沿着外延生长方向上，AlN层31的厚度逐渐减小，而GaN层32的厚度逐渐增大，直至第N+1层复合结构缓冲层3中，第N+1AlN层31的厚度减小为零，只剩下第N+1GaN层32。
在第N+1组复合结构缓冲层3上再依次外延生长第一型导电层、有源层、电子阻挡层、第二型导电层等功能层，构成半导体器件的完整外延结构。
如图2a所示，AlN在弛豫状态下的面内晶格常数为a0，GaN在弛豫状态下的面内晶格常数为b0，AlN的面内晶格常数a0小于GaN的面内晶格常数b0。若在AlN上外延生长GaN，则GaN会在生长平面内与AlN的晶格保持匹配，其实际的面内晶格常数为b。当GaN的厚度小于临界厚度h1时，其实际的面内晶格常数b介于a0和b0之间，即a0<b<b0。此时GaN的面内晶格被压缩，在GaN材料中产生了压应力。压应力的大小随GaN厚度的增加而增大。当GaN的厚度达到临界厚度h1时，压应力积累到了最大值，此时GaN晶格再也无法继续支撑压应力，便以失配位错的方式将压应力释放掉。释放掉压应力以后的GaN晶格处于弛豫状态，此时其实际面内晶格常数b就等于在弛豫状态下的面内晶格常数b0。
反过来，如图2b所示，若在GaN上外延生长AlN，则AlN会在生长平面内与GaN的晶格保持匹配，其实际的面内晶格常数为a。当AlN的厚度小于临界厚度h2时，其实际的面内晶格常数a介于a0和b0之间，即a0<a<b0。此时AlN的面内晶格被拉伸，在AlN材料中产生了张应力。张应力的大小随AlN厚度的增加而增大。当AlN的厚度达到临界厚度h2时，张应力积累到了最大值，此时AlN晶格再也无法继续支撑张应力，便以失配位错的方式将张应力释放掉。释放掉张应力以后的AlN晶格处于弛豫状态，此时其实际面内晶格常数a就等于在弛豫状态下的面内晶格常数a0。为了避免在GaN或者AlN中产生失配位错，就要求GaN或者AlN的厚度必须小于临界厚度。
如图1和图3所示，本发明所述具有复合结构的氮化物缓冲层，采用AlN/GaN交替生长的结构，每一层AlN层31都被夹在上下两层GaN层32的中间，最下层的AlN层31除外。如第二AlN层31被夹在第一GaN层32和第二GaN层32中间。因为GaN的面内晶格常数大于AlN，所以第一GaN层32和第二GaN层32会对夹在其中的第二AlN层31施加张应力，使得第二AlN层31的面内晶格常数增大。又由于第二AlN层31的厚度小于临界厚度，施加在第二AlN层31上的张应力无法完全释放，因此不会产生失配位错。在生长方向上，每一组复合结构缓冲层3中的AlN层31的厚度都比上一组复合结构缓冲层3中的AlN层31的厚度减小，而每一组复合结构缓冲层3中的GaN层32的厚度都比上一组复合结构缓冲层3中的GaN层32的厚度增大，因此施加在AlN上的张应力随着复合结构缓冲层3的层数增加而越来越大，AlN的实际面内晶格常数也越来越大。直至第N组复合结构缓冲层3中，第NAlN层31的晶格常数被拉伸至与GaN晶格处于弛豫状态时的晶格常数相等，此时生长于第NAlN层31上的第NGaN层32也处于弛豫状态。生长于第N组复合结构缓冲层3上的第N+1组复合结构缓冲层3中，第N+1AlN层31的厚度减小为零，只剩下第N+1GaN层32，其也处于弛豫状态。
如图1和图4所示，本发明还公开一种具有复合结构的氮化物缓冲层的制作方法，在衬底1上制作AlN缓冲层2。AlN缓冲层2可以采用PVD、MOCVD、HVPE（氢化物气相外延）或者ALD（原子层沉积）等方法沉积在衬底1上。在AlN缓冲层2上生长第一组复合结构缓冲层3。第一组复合结构缓冲层3由第一AlN层31和第一GaN层32构成。在生长第一组复合结构缓冲层3中的第一AlN层31时，采用脉冲法依次通入TMAl和NH3，脉冲周期为N。在第一AlN层31生长结束后，紧接着采用脉冲法依次通入TMGa和NH3，脉冲周期为1，用来生长第一层复合结构缓冲层3中的第一GaN层32。然后在第一组复合结构缓冲层3上生长第二组复合结构缓冲层3。第二组复合结构缓冲层3由第二AlN层31和第二GaN层32构成。首先采用脉冲法依次通入TMAl和NH3，脉冲周期为N-1，生长第二组复合结构缓冲层3中的第二AlN层31。紧接着采用脉冲法依次通入TMGa和NH3，脉冲周期为2，生长第二层组复合结构缓冲层3中的第二GaN层32。以此类推，在第二组复合结构缓冲层3上依次生长各组复合结构缓冲层。每组复合结构缓冲层中的AlN层和GaN层都使用脉冲法生长，并且生长AlN层时TMAl和NH3的脉冲周期都比生长上一个AlN层时的TMAl和NH3的脉冲周期递减1个，而生长GaN层时TMGa和NH3的脉冲周期都比生长上一个GaN层时的TMGa和NH3的脉冲周期递增1个。直到生长于第N组复合结构缓冲层3上的第N+1组复合结构缓冲层3，在使用脉冲法生长第N+1AlN层31时，TMAl和NH3的脉冲周期都减小为0，即第N+1AlN层31的厚度减小为零，因此第N+1组复合结构缓冲层3中只剩下第N+1GaN层32。采用脉冲法依次通入TMGa和NH3，脉冲周期为N+1，生长第N+1组复合结构缓冲层3中的第N+1GaN层32。
以上所述仅为本发明的优选实施例，并非对本案设计的限制，凡依本案的设计关键所做的等同变化，均落入本案的保护范围。

Claims (7)

1.一种具有复合结构的氮化物缓冲层制作方法，其特征在于：包括以下步骤：
一，在衬底上制作AlN缓冲层；
二，在AlN缓冲层上依次生长多组复合结构缓冲层，每组复合结构缓冲层中的AlN层和GaN层都使用脉冲法生长，并且生长AlN层时TMAl和NH3的脉冲周期都比生长上一个AlN层时的TMAl和NH3的脉冲周期递减1个，而生长GaN层时TMGa和NH3的脉冲周期都比生长上一个GaN层时的TMGa和NH3的脉冲周期递增1个，直至生长最后一组复合结构缓冲层中的AlN层时，TMAl和NH3的脉冲周期都减小为0。
2.如权利要求1所述的一种具有复合结构的氮化物缓冲层制作方法，其特征在于：AlN缓冲层采用PVD、MOCVD、HVPE或者ALD方法沉积在衬底上。
3.如权利要求1所述的一种具有复合结构的氮化物缓冲层制作方法，其特征在于：每一组复合结构缓冲层的AlN层的厚度小于其应力完全释放时的临界厚度。
4.如权利要求1所述的一种具有复合结构的氮化物缓冲层制作方法，其特征在于：每一组复合结构缓冲层的GaN层的厚度小于其应力完全释放时的临界厚度。
5.如权利要求1所述的一种具有复合结构的氮化物缓冲层制作方法，其特征在于：在多组复合结构缓冲层上外延生长功能层。
6.如权利要求5所述的一种具有复合结构的氮化物缓冲层制作方法，其特征在于：功能层由第一型导电层、有源层、电子阻挡层及第二型导电层构成，在多组复合结构缓冲层上依次外延生长第一型导电层、有源层、电子阻挡层及第二型导电层。
7.如权利要求1所述的一种具有复合结构的氮化物缓冲层制作方法，其特征在于：衬底为蓝宝石衬底、碳化硅衬底或者硅衬底。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107910411A (zh) * 2017-11-16 2018-04-13 李丹丹 发光二极管及其制备方法
CN108110108A (zh) * 2018-01-31 2018-06-01 福建兆元光电有限公司 Si基LED外延片及制造方法
CN109065438A (zh) * 2018-07-23 2018-12-21 中国科学院半导体研究所 AlN薄膜的制备方法
CN109559976A (zh) * 2018-11-28 2019-04-02 德淮半导体有限公司 多层薄膜结构的形成方法及多层薄膜结构
CN109786527A (zh) * 2018-12-28 2019-05-21 华灿光电（浙江）有限公司 一种发光二极管外延片及其制造方法
EP3618123A4 (en) * 2017-04-24 2020-05-13 Enkris Semiconductor, Inc. SEMICONDUCTOR STRUCTURE AND PRODUCTION METHOD FOR SEMICONDUCTOR STRUCTURE

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105609603A (zh) 2016-03-02 2016-05-25 厦门乾照光电股份有限公司 一种具有复合结构的氮化物缓冲层
CN110034174A (zh) * 2019-02-28 2019-07-19 华灿光电(苏州）有限公司 高电子迁移率晶体管外延片及其制备方法
EP4130331A4 (en) * 2020-03-30 2023-08-16 Tosoh Corporation FILM LAMINATE, STRUCTURE COMPRISING FILM LAMINATE, SEMICONDUCTOR ELEMENT, ELECTRONIC DEVICE, AND FILM LAMINATE PRODUCTION METHOD
CN113345798B (zh) * 2021-06-01 2022-07-12 中科汇通(内蒙古)投资控股有限公司 一种SiC基片外延制备GaN的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0946000A (ja) * 1995-07-31 1997-02-14 Nippon Telegr & Teleph Corp <Ntt> 半導体発光素子
JP2000133842A (ja) * 1998-10-22 2000-05-12 Sanyo Electric Co Ltd 半導体素子及びその製造方法
CN102237403A (zh) * 2010-05-07 2011-11-09 罗姆股份有限公司 氮化物半导体元件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6829273B2 (en) * 1999-07-16 2004-12-07 Agilent Technologies, Inc. Nitride semiconductor layer structure and a nitride semiconductor laser incorporating a portion of same
JP5309452B2 (ja) * 2007-02-28 2013-10-09 サンケン電気株式会社 半導体ウエーハ及び半導体素子及び製造方法
JP5477685B2 (ja) * 2009-03-19 2014-04-23 サンケン電気株式会社 半導体ウェーハ及び半導体素子及びその製造方法
JP5572976B2 (ja) * 2009-03-26 2014-08-20 サンケン電気株式会社 半導体装置
KR101455036B1 (ko) * 2010-03-01 2014-11-04 도와 일렉트로닉스 가부시키가이샤 반도체 소자 및 그 제조 방법
US8742396B2 (en) * 2012-01-13 2014-06-03 Dowa Electronics Materials Co., Ltd. III nitride epitaxial substrate and deep ultraviolet light emitting device using the same
JP5656930B2 (ja) * 2012-07-05 2015-01-21 古河電気工業株式会社 窒化物系化合物半導体素子
JP5928366B2 (ja) * 2013-02-13 2016-06-01 豊田合成株式会社 Ｉｉｉ族窒化物半導体の製造方法
JP2014236093A (ja) * 2013-05-31 2014-12-15 サンケン電気株式会社 シリコン系基板、半導体装置、及び、半導体装置の製造方法
CN105336579B (zh) * 2015-09-29 2018-07-10 安徽三安光电有限公司 一种半导体元件及其制备方法
CN105609603A (zh) * 2016-03-02 2016-05-25 厦门乾照光电股份有限公司 一种具有复合结构的氮化物缓冲层

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0946000A (ja) * 1995-07-31 1997-02-14 Nippon Telegr & Teleph Corp <Ntt> 半導体発光素子
JP2000133842A (ja) * 1998-10-22 2000-05-12 Sanyo Electric Co Ltd 半導体素子及びその製造方法
CN102237403A (zh) * 2010-05-07 2011-11-09 罗姆股份有限公司 氮化物半导体元件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KHAN M A ET AL.: "《GaN/AlN digital alloy short-period superlattices by switched atomic layer metalorganic chemical-vapor-deposition》", 《APPL PHYS LETT》 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3618123A4 (en) * 2017-04-24 2020-05-13 Enkris Semiconductor, Inc. SEMICONDUCTOR STRUCTURE AND PRODUCTION METHOD FOR SEMICONDUCTOR STRUCTURE
CN107910411A (zh) * 2017-11-16 2018-04-13 李丹丹 发光二极管及其制备方法
CN108110108A (zh) * 2018-01-31 2018-06-01 福建兆元光电有限公司 Si基LED外延片及制造方法
CN109065438A (zh) * 2018-07-23 2018-12-21 中国科学院半导体研究所 AlN薄膜的制备方法
CN109559976A (zh) * 2018-11-28 2019-04-02 德淮半导体有限公司 多层薄膜结构的形成方法及多层薄膜结构
CN109786527A (zh) * 2018-12-28 2019-05-21 华灿光电（浙江）有限公司 一种发光二极管外延片及其制造方法

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Publication number Publication date
US20170256403A1 (en) 2017-09-07

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