KR20100104997A - 전위 차단층을 구비하는 질화물 반도체 기판 및 그 제조 방법 - Google Patents

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이동건
김용진
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Abstract

본 발명은 질화물 반도체 기판 및 그 제조 방법에 관한 것으로, (a) 기재 기판 상에 버퍼층을 형성하는 단계; (b) 버퍼층 상에 인듐(In) 또는 질화 인듐(InN)층을 포함하는 전위 차단층을 형성하는 단계; (c) 전위 차단층 상에 질화물 반도체층을 성장시키는 단계;를 포함하는 제조 방법에 의해, 기재 기판; 기재 기판 상에 형성된 In 또는 InN층을 포함하는 전위 차단층; 및 전위 차단층 상에 형성된 질화물 반도체층;을 구비하는 질화물 반도체 기판을 제공한다. 본 발명에 의하면 기재 기판이나 버퍼층으로부터 위쪽으로 전파되는 전위가 전위 차단층에 의해 차단되어 질화물 반도체층의 결정결함 밀도가 현저히 감소되는 등 고품질의 질화물 반도체 기판을 얻을 수 있다.
질화물 반도체, 질화 갈륨, 전위 차단, 인듐, 질화 인듐

Description

전위 차단층을 구비하는 질화물 반도체 기판 및 그 제조 방법{Nitride Semiconductor substrate having dislocation blocking layer and manufacturing method thereof}
본 발명은 질화물 반도체 기판 및 그 제조 방법에 관한 것이다.
최근, 고 효율의 단파장 광소자나 고품질 전자 소자에 대한 수요가 늘어남에 따라, 이러한 용도에 적합하다고 알려져 있는 화합물 반도체에 대한 연구가 많이 진행되고 있다.
특히, 질화 갈륨(GaN)은 우르자이트(Wurzite) 구조를 가지는 질화물 반도체로서 상온에서 가시광선의 청색 파장대에 해당하는 3.4 eV의 직접천이형 밴드갭을 가질 뿐만 아니라 InN 및 AlN와 전율고용체를 이루어 금지대폭의 조정이 가능하며 전율고용체의 전 조성 범위 내에서 직접천이형 반도체의 특성을 나타내기 때문에 청색 발광소자 재료로서 가장 각광받고 있다. 그러나, 질화 갈륨(GaN)은 아직까지 잉곳 성장 방법으로 성장할 수 없으며, 사파이어나 실리콘 또는 실리콘 카바이드 등의 기재 기판 위에 GaN층을 에피택셜 성장시킴으로써 제조한다.
그런데, 기재 기판으로 주로 사용되는 사파이어나 실리콘 또는 실리콘 카바 이드 등은 GaN과 격자상수나 열팽창계수의 차이가 커서 기재 기판 위에 그대로 GaN층을 성장시키면 격자상수와 열팽창계수의 차에 기인하여 GaN층 내에 많은 결정결함이 존재하게 된다. 예를 들어, 다른 물질에 비해 상대적으로 저비용으로 대면적화가 가능한 실리콘 기재 기판의 경우, GaN과의 격자상수 차가 17% 정도 되고 열팽창계수의 차도 57% 정도로 커서 실리콘 기재 기판 위에 GaN층을 성장시키면 표면에 균열(crack)이 생기고 GaN층 내에 많은 결정결함이 발생된다. 또한, Si와 Ga의 급격한 반응으로 인해 경계면에 멜트백 에칭(melt-back etching) 현상이 생겨 표면 거칠기가 심해지고 GaN층의 박리 등 소자 구현을 위한 고품질의 후막 성장이 어렵다.
이러한 문제들을 해결하기 위해 여러 가지 완충층(버퍼층)이 제안되었고, 그 중 실리콘 기재 기판 위에 고온 또는 저온 AlN 버퍼층을 형성하고 그 위에 단분자층(monolayer) 두께의 실리콘 질화막(SiNx)을 형성한 뒤, GaN층을 성장시키는 방법이 알려져 있다. 즉, AlN 버퍼층과 실리콘 질화막에 의해 GaN층과의 격자상수 불일치를 완화하고 GaN층의 응력을 완화하여 전위(dislocation) 등의 결함을 감소시킨다(예를 들어, Arpan Chakraborty et al., 'Defect reduction in nonpolar a-plane GaN films using in situ SiNx nanomask', Applied Physics Letters 89, 041903 (2006) 참조).
그러나, 이렇게 성장된 GaN층은 응력의 완화로 인해 결정성은 개선되지만, 전기 저항이 크고, 전체적으로 버퍼층이 두껍다는 단점이 있다. 특히, 발광 소자에 서는 수율과 광 효율을 향상시키기 위해 수직형 구조를 도입하고 있는데, 이 경우 위와 같은 방법으로 제조된 질화물 반도체 기판은 전기저항이 커서 발광 소자의 동작전압이 상승하고 소모전력도 증가하게 되어 실리콘 기재 기판을 사용하는 장점을 취하기가 어렵다.
GaN 기판을 제조하는 다른 방법으로는 선택영역 에피택셜 성장 방법인 ELO(Epitaxial Lateral Overgrowth)법이 있다(예컨대, 공개특허공보 제2000-66758호). ELO법은 기재 기판 상에 스트라이프 형태의 SiO2 마스크 패턴을 형성하여 기판과 GaN 결정 사이에 존재하는 격자상수와 열팽창계수 차에 의한 스트레스 발생을 감소시킨다. 그러나, 이러한 방법은 서로 다른 장비(증착장비, 식각장비 등)를 사용하여야 하고 공정이 매우 복잡하며, 고비용의 마스크 패터닝 공정을 수반한다는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 고품질의 질화물 반도체 기판을 제조할 수 있는 질화물 반도체 기판의 제조 방법과 그 질화물 반도체 기판을 제공하는 데에 있다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에서는, 인듐(In) 또는 질화 인듐(InN)층을 포함하는 전위(dislocation) 차단층을 가지는 질화물 반도체 기판 및 그 제조 방법을 제공한다.
즉, 본 발명의 일측면에 따른 질화물 반도체 기판의 제조 방법은, (a) 기재 기판 상에 버퍼층을 형성하는 단계; (b) 상기 버퍼층 상에 인듐(In) 또는 질화 인듐(InN)층을 포함하는 전위 차단층을 형성하는 단계; (c) 상기 전위 차단층 상에 질화물 반도체층을 성장시키는 단계;를 포함한다.
또한, 본 발명의 다른 측면에 따른 질화물 반도체 기판은, 기재 기판; 상기 기재 기판 상에 형성된 In 또는 InN층을 포함하는 전위 차단층; 및 상기 전위 차단층 상에 형성된 질화물 반도체층;을 구비한다.
바람직하게, 상기 (b) 단계는, (b1) 상기 버퍼층 상에 AlN층을 증착하는 단계; 및 (b2) 상기 AlN층 상에 In 또는 InN층을 증착하는 단계를 포함하여, 상기 전위 차단층으로서 상기 AlN층과, 이 AlN층 상에 증착된 In 또는 InN층을 형성할 수 있다.
또한, 상기 In 또는 InN층은 650~800℃의 온도, 75~700mbar의 압력하에서 형성되고, 단분자층 두께 이상 30nm 이하의 두께로 형성되는 것이 바람직하다.
또한, 상기 (b) 단계와 (c) 단계를 2회 이상 반복함으로써, 상기 전위 차단층과 상기 질화물 반도체층의 적층 구조가 2회 이상 반복되도록 할 수도 있다.
본 발명에 의하면 기재 기판이나 버퍼층으로부터 위쪽으로 전파되는 전위가 전위 차단층에 의해 차단되어 질화물 반도체층의 결정결함 밀도가 현저히 감소되고 표면 거칠기가 향상되며 균열이 없는 표면을 확보할 수 있어 고품질의 질화물 반도체 기판을 얻을 수 있다. 또한, In 또는 InN을 포함하는 전위 차단층은 종래의 실리콘 질화막에 비해 전기 저항이 작으므로 질화물 반도체 기판의 전기 저항을 낮출 수 있고, 그에 따라 본 발명의 질화물 반도체 기판을 이용하여 제조된 소자의 동작 전압을 낮추고 소비전력을 절감할 수 있다.
이하에서는 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명 을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원 시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
한편, 첨부된 도면에서 각 층의 두께나 패턴의 크기는 설명의 편의를 위해 과장되어 있을 수 있고 실제 척도와 정확히 일치하지 않을 수 있다. 또한, 이하의 설명에서 어떤 층이 다른 층의 상부에 있다고 할 때, 이는 어떤 층이 다른 층과 직접 접하면서 위쪽에 있을 수 있고, 그 사이에 또 다른 층을 개재하여 위쪽에 있을 수도 있다.
도 1은 본 발명의 일실시예에 따른 질화물 반도체 기판을 개략적으로 도시한 단면도이다. 도면을 참조하여 본 실시예에 따른 질화물 반도체 기판과 그 제조 방법을 설명하면 다음과 같다.
본 실시예에 따른 질화물 반도체 기판은, 기재 기판(100) 상에 버퍼층(110), 전위 차단층(120) 및 질화물 반도체층(130)이 순서대로 적층된 구조를 가진다. 또한 질화물 반도체 기판은, 도 1에 도시된 바와 같이, 전위 차단층(120)과 질화물 반도체층(130)의 쌍이 두 쌍 이상 반복되는 구조를 취할 수도 있다.
기재 기판(100)은 실리콘(Si), 사파이어(Al2O3), 실리콘 카바이드(SiC) 등을 이용할 수 있으며, 특히 저비용과 대면적화 등의 이점을 고려하여 실리콘 웨이퍼를 사용하는 것이 바람직하다.
버퍼층(110)은 기재 기판(100)과 후속 공정에서 성장될 질화물 반도체층(130)의 결정학적 차이를 줄이고 이를 통해 결정결함 밀도를 최소화하기 위하여 형성한다. 따라서, 버퍼층(110)은 질화물 반도체층(130)과의 결정 특성이 유사하여 화학적으로 안정된 물질을 사용하는 것이 바람직하다. 즉, 나중에 형성되는 질화물 반도체층과 결정 구조가 동일 또는 유사하거나, 격자 상수가 동일 또는 유사하거나, 열팽창 계수가 동일 또는 유사한 물질로 형성하는 것이 바람직하다. 구체적으로, 버퍼층(110)은, GaN 템플레이트(template), GaN막, AlN막, AlGaN막 또는 이들의 조합막 등으로 형성할 수 있다. 특히, 기재 기판(100)이 실리콘으로 이루어지고 질화물 반도체층(130)이 GaN으로 이루어진 경우 저온 또는 고온 증착 AlN막이 적절하다.
GaN막, AlN막, AlGaN막 또는 이들의 조합막으로 이루어지는 버퍼층(110)은, MOCVD(Metal Organic Chemical Vapor Deposition)법에 따라, 트리메틸알루미늄(TMAl), 트리메틸갈륨(TMGa), 트리에틸갈륨(TEGa) 또는 GaCl3 등의 Ga 또는 Al 전구체와, 암모니아(NH3), 질소 또는 터셔리부틸아민(Tertiarybutylamine(N(C4H9)H2)) 등의 질소 소스 가스를 소정 흐름 속도로 기재 기판이 장입된 반응기 내로 주입하고, 반응기 내부를 적절한 압력, 온도로 유지하면서 반응 전구체들을 화학반응시켜 원하는 두께로 증착시킴으로써 형성할 수 있다.
일반적으로 GaN 저온 버퍼층의 경우에는 400~800℃의 온도 범위에서 10~40nm 의 두께로 성장시키며, AlN 또는 AlGaN 버퍼층의 경우에는 저온 버퍼층이면 400~800℃의 온도 범위에서, 고온 버퍼층이면 900~1200℃의 온도 범위에서, 10~200nm의 두께로 성장시킨다.
이러한 버퍼층(110)은 도면에 단층으로 도시되었으나, 다층으로 이루어질 수도 있으며, 서로 다른 물질의 복합막으로 구성할 수도 있다. 다만, 본 발명에 따르면 버퍼층(110) 위에 전위 차단층(120)이 형성되기 때문에 전위 차단층이 없는 기존의 질화물 반도체 기판과 비교하여 버퍼층(110)의 역할이 상대적으로 줄어든다. 따라서, 종래에 비해 두께를 감소하거나 굳이 다층으로 하지 않더라도 종래와 동등한 품질의 질화물 반도체 기판을 얻을 수 있다.
전위 차단층(120)은, 기재 기판(100)이나 버퍼층(110)으로부터 위쪽으로 전파되는 전위(dislocation)를 차단하기 위한 층으로서, 인듐(In) 또는 질화 인듐(InN)을 포함하는 층으로 형성하는 것이 바람직하다. 즉, 예컨대 InN는 그 격자상수가 약 3.54Å으로, 질화물 반도체층(130)이 GaN으로 이루어지는 경우 그 격자상수인 약 3.19Å에 비해 크므로, 질화물 반도체층(130)에 압축응력을 형성하게 되어 전위가 위쪽으로 전파되는 것을 막게 된다. 따라서, 본 발명에 의하면 위쪽으로 전파되는 전위가 전위 차단층(120)에 의해 차단되어 질화물 반도체층(130)의 결정결함 밀도가 현저히 감소된다. 즉, 본 발명에 따른 질화물 반도체 기판을 발광 소자의 제조에 사용하는 경우에는 양자우물(Quantum Well)층의 품질이, 그밖의 전자 소자에 사용하는 경우 채널층의 품질이 현저하게 좋아진다. 더욱이, 도 1에 도시된 바와 같이 전위 차단층(120)과 질화물 반도체층(130)의 쌍이 반복된 경우 중간중간 에 삽입된 전위 차단층(120)의 전위 차단 효과가 배가되므로 질화물 반도체층(130)의 품질은 더욱 고품질이 되고 표면 거칠기도 훨씬 향상된다.
In 또는 InN을 포함하는 층인 전위 차단층(120)은 저온 In층 또는 InN층 단독 또는 저온 AlN층과 저온 In층 또는 InN층의 적층 구조로 형성할 수 있다. 이러한 전위 차단층(120)은 그 두께를 단분자층(monolayer) 두께 내지 30nm 정도로 상대적으로 얇게 형성한다. 단분자층 미만인 경우에는 버퍼층(110) 전체를 덮을 수 없게 되어 전위 차단 효과가 불충분하고, 또한 너무 두꺼우면 질화물 반도체층(130)과의 격자상수 차이의 증가가 가중되어 질화물 반도체층의 품질이 저하될 수 있고 In 등의 전위 차단층을 이루는 물질이 뭉쳐서 기둥 모양으로 형성되기 쉽기 때문에 30nm 이하로 하는 것이 적절하다.
한편, 본 발명에 따라 In 또는 InN을 포함하는 전위 차단층을 구비하는 질화물 반도체 기판은, 종래의 버퍼층에 SiNx층을 삽입한 경우에 비해, 전기 저항이 작아 이를 이용한 소자의 동작전압을 낮추고 소모전력도 절감할 수 있다.
전위 차단층(120)의 형성 방법은 전술한 버퍼층(110)의 형성 방법과 거의 동일하다. 특히, 저온 AlN층에 대해서는 버퍼층(110)의 형성 방법에서 설명하였으므로, 여기서는 저온 In층 또는 InN층의 형성 방법에 대해서만 설명한다. 즉, 저온 In층 또는 InN층은 반응 전구체로서 트리메틸인듐(TMIn)과 암모니아(NH3)를 사용하여 전술한 MOCVD 방법을 이용하여 증착함으로써 형성할 수 있다. 이때 반응기 내의 온도는 650 내지 800℃의 범위로 하고 압력은 75 내지 700 mbar로 유지하고, 원하 는 두께의 In층 또는 InN층을 얻을 때까지 상기 반응 전구체들을 화학 반응시켜 In 또는 InN을 성장시킨다. 이때 반응 전구체의 비를 조절함으로써 InN층의 In과 N의 조성비를 예컨대 1:0 내지 1:1 범위로 조절할 수 있다.
이어서, 전위 차단층(120)이 형성된 기판 전면에 질화물 반도체층(130)을 성장시킨다. 본 실시예에서 질화물 반도체층(130)은 전형적으로 GaN으로 이루어지지만, AlN, InN, 또는 이들의 조합막(GaxAlyInzN, x+y+z=1)으로 형성할 수도 있다. 즉, GaN은 직접 천이형 광대역 반도체(wide bandgap semiconductor)로서 밴드갭 에너지가 3.4eV이지만, GaN 대신에 AlN, InN을 성장시키거나, GaN의 성장중에 In 또는 Al의 전구체를 개별적, 동시적 또는 순차적으로 주입하면서 박막 성장 공정을 수행하여 InGaN, AlGaN, InGaAlN 등의 박막을 성장시킴으로써 소자의 밴드갭을 1.9 내지 6.2 eV로 조절할 수 있다. 나아가, 질화물 반도체층(130)의 성장시, 목적하는 용도에 따라 Si, Ge, Mg, Zn, O, Se, Mn, Ti, Ni 및 Fe로 이루어진 군 중에서 선택된 1종 이상의 다양한 이종물질을 주입하면서 성장 공정을 수행함으로써 이종물질이 첨가된 형태의 질화물 반도체층을 제조할 수도 있다.
한편, 질화물 반도체층(130)의 두께는 본 발명에 따른 질화물 반도체 기판을 이용하여 제조하고자 하는 소자의 사양에 따라 수십 nm 내지 수 ㎛의 두께로 성장시킬 수 있다.
이러한 질화물 반도체층(130)은 전술한 MOCVD법 이외에도 MBE(Molecular Beam Epitaxy)법, HVPE(Hydride Vapor Phase Epitaxy)법을 이용하여 성장시킬 수 있다.
MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용하여 GaN층(130)을 형성하는 경우, 반응 전구체로는 트리메틸갈륨(TMGa), 트리에틸갈륨(TEGa) 또는 GaCl3을 사용할 수 있고, 질화물 소스 가스는 암모니아(NH3), 질소 또는 터셔리부틸아민(Tertiarybutylamine(N(C4H9)H2))을 사용할 수 있다. 반응기의 온도는 900~1150℃가 적절하고, 압력은 10-5~2000mmHg가 적절하다.
MOCVD법을 이용하고 반응 전구체로서 트리메틸갈륨(TMGa)을 사용하며, 질화물 소스 가스로는 암모니아(NH3)를 사용하여 GaN층을 형성하는 과정을 반응식으로 나타내면 다음과 같다.
Ga(CH3)3＋NH3 → Ga(CH3)3·NH3
트리메틸갈륨(TMGa)과 암모니아(NH3)가 유입되어 Ga(CH3)3ㅇNH3가 생성된다. Ga(CH3)3ㅇNH3는 기판 상에서 열분해되면서 GaN층이 형성되게 되는데, 다음과 같은 반응에 의해 GaN층이 형성되게 된다.
Ga(CH3)3·NH3 → GaN＋nCH4＋1/2(3-n)H2
이때 GaN층(130)은, 전술한 바와 같이 전위 차단층(120)에 의해 기재 기판(100) 또는 버퍼층(110)으로부터 전파되는 전위가 차단되어 전위 밀도가 현저하게 감소된 고품질의 것이 얻어진다.
한편, HVPE(Hydride Vapor Phase Epitaxy)법을 이용하여 GaN층(130)을 형성하는 방법을 설명하면, 반응기 안에 Ga 금속을 수납한 용기를 배치해 두고, 상기 용기 주위에 설치한 히터로 가열하여 Ga 융액을 만든다. 이렇게 얻은 Ga 융액과 HCl을 반응시켜 GaCl 가스를 만든다. 이를 반응식으로 나타내면 다음과 같다.
Ga(l)+HCl(g) → GaCl(g)+1/2H2(g)
GaCl 가스와 암모니아(NH3)을 반응시키면 GaN층이 형성되게 되는데, 다음과 같은 반응에 의해 GaN층이 형성되게 된다.
GaCl(g)+NH3 → GaN+HCl(g)+H2
이때 반응되지 않은 기체는 다음과 같은 반응에 의해 배기되게 된다.
HCl(g)+NH3 → NH4Cl(g)
HVPE(Hydride Vapor Phase Epitaxy)법은 100㎛/hr 정도의 빠른 성장률로 후막 성장이 가능하므로 높은 생산성을 얻을 수 있다.
또한, 도 1에 도시된 바와 같이 전위 차단층(120)과 질화물 반도체층(130)이 교대로 반복된 구조의 질화물 반도체 기판을 얻으려면, 전술한 전위 차단층(120) 성장 공정과 질화물 반도체층(130) 성장 공정을 교대로 반복하면 된다.
이상에서 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발 명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 명세서에 첨부되는 다음의 도면은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술된 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1은 본 발명의 실시예에 따른 질화물 반도체 기판을 개략적으로 도시한 단면도이다.

Claims (11)

  1. (a) 기재 기판 상에 버퍼층을 형성하는 단계;
    (b) 상기 버퍼층 상에 인듐(In) 또는 질화 인듐(InN)층을 포함하는 전위 차단층을 형성하는 단계;
    (c) 상기 전위 차단층 상에 질화물 반도체층을 성장시키는 단계;를 포함하는 것을 특징으로 하는 질화물 반도체 기판의 제조 방법.
  2. 제1항에 있어서, 상기 (b) 단계는,
    (b1) 상기 버퍼층 상에 AlN층을 증착하는 단계; 및
    (b2) 상기 AlN층 상에 In 또는 InN층을 증착하는 단계를 포함하여,
    상기 전위 차단층으로서 상기 AlN층과, 이 AlN층 상에 증착된 In 또는 InN층을 형성하는 것을 특징으로 하는 질화물 반도체 기판의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 기재 기판은 실리콘으로 이루어지고,
    상기 버퍼층은 AlN으로 이루어진 것을 특징으로 하는 질화물 반도체 기판의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 (b) 단계에서 상기 In 또는 InN층은 650~800℃의 온도, 75~700mbar의 압력하에서 형성되는 것을 특징으로 하는 질화물 반도체 기판의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 (b) 단계에서 상기 In 또는 InN층은 단분자층 두께 이상 30nm 이하의 두께로 형성되는 것을 특징으로 하는 질화물 반도체 기판의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 (b) 단계와 (c) 단계를 2회 이상 반복하는 것을 특징으로 하는 질화물 반도체 기판의 제조 방법.
  7. 기재 기판;
    상기 기재 기판 상에 형성된 In 또는 InN층을 포함하는 전위 차단층; 및
    상기 전위 차단층 상에 형성된 질화물 반도체층;을 구비하는 것을 특징으로 하는 질화물 반도체 기판.
  8. 제7항에 있어서,
    상기 전위 차단층은 AlN층과, 이 AlN층 상에 적층된 In 또는 InN층을 포함하는 것을 특징으로 하는 질화물 반도체 기판.
  9. 제7항 또는 제8항에 있어서,
    상기 기재 기판은 실리콘으로 이루어지고,
    상기 버퍼층은 AlN으로 이루어진 것을 특징으로 하는 질화물 반도체 기판.
  10. 제7항 또는 제8항에 있어서,
    상기 In 또는 InN층은 단분자층 두께 이상 30nm 이하의 두께로 형성된 것을 특징으로 하는 질화물 반도체 기판.
  11. 제7항 또는 제8항에 있어서,
    상기 전위 차단층과 상기 질화물 반도체층의 적층 구조가 2회 이상 반복된 것을 특징으로 하는 질화물 반도체 기판.
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