CN103680627B

CN103680627B - 半导体存储装置

Info

Publication number: CN103680627B
Application number: CN201310349438.6A
Authority: CN
Inventors: 常盘直哉
Original assignee: Toshiba Corp
Current assignee: Japanese Businessman Panjaya Co ltd; Kioxia Corp
Priority date: 2012-09-06
Filing date: 2013-08-12
Publication date: 2016-11-23
Anticipated expiration: 2033-08-12
Also published as: TWI591639B; TWI622986B; US20230134753A1; US9627080B2; US20190139611A1; US9412458B2; US20150364200A1; TW201732824A; CN106409341A; TW201830402A; CN103680627A; US20180047451A1; US10553287B2; US11756627B2; US9147494B2; US12020753B2; US10672482B2; US20210020250A1; US11094380B2; US9928916B2

Abstract

本发明提供删除时间短的半导体存储装置。半导体存储装置包括多个存储部件。各存储部件包括在第1及第2端之间串联连接的第1晶体管(SDTr)、多个存储单元晶体管(MTr)和第2晶体管(SSTr)。多个存储部件的各个中，对应的存储单元晶体管的控制栅电极共同连接。位线(BL)与多个存储部件的第1端共同连接。源线(SL)与多个存储部件的第2端共同连接。读出放大器(3)接收使能信号(STBn)后，读出及放大位线上的电流或电压。在向指示多个存储单元部件的数据删除的信号转变为无效逻辑后的删除验证期间的控制栅电极施加删除验证用的电压的期间，使能信号2次以上为有效。

Description

半导体存储装置

技术领域

本发明的实施方式涉及半导体存储装置。

背景技术

已知有例如以块为单位删除数据的非易失性半导体存储装置。伴随大容量化，半导体存储装置根据其结构，删除尤其是删除验证所需的时间增加。

发明内容

本发明提供删除时间短的半导体存储装置。

一实施方式的半导体存储装置包括多个存储部件（unit）。各存储部件包括在第1及第2端之间串联连接的第1晶体管、多个存储单元（cell）晶体管和第2晶体管。多个存储部件的各个中的对应的存储单元晶体管的控制栅电极被共同连接。位线与多个存储部件的第1端共同连接。源线与多个存储部件的第2端共同连接。读出放大器接收使能信号后，读出及放大位线上的电流或电压。在向指示多个存储单元部件的数据的删除的信号转变为无效逻辑后的删除验证期间的控制栅电极施加用于删除验证的电压的期

间，使能信号2次以上为有效。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的存储单元阵列的部分立体图。

图3是第1实施方式的存储单元阵列的部分截面图。

图4是第1实施方式的单元晶体管的截面图。

图5是第1实施方式的存储单元阵列、读出放大器及高速缓冲存储器的部分电路图。

图6是第1实施方式的高速缓冲存储器的例的电路图。

图7是表示第1实施方式的单元的阈值电压与读出放大器输出的对应的图。

图8是表示第1实施方式的高速缓冲存储器数据与验证判定结果的对应的图。

图9是第1实施方式的读出放大器输出和高速缓冲存储器数据与基于它们的删除验证结果的例示图。

图10是第1实施方式的读出放大器及高速缓冲存储器的部分电路图。

图11是第1实施方式的半导体存储装置的部分节点的电位的时序图。

图12是第1实施方式的半导体存储装置的删除的流程图。

图13是第2实施方式的半导体存储装置的框图。

图14是第1实施方式的半导体存储装置的部分节点的电位的时序图。

图15是第2实施方式的读出放大器输出和高速缓冲存储器数据与基于它们的删除验证结果的例示图。

图16是第2实施方式的累计的失败位数与阈值的比较结果的示图。

图17是第2实施方式的半导体存储装置的删除的流程图。

图18是第2实施方式的半导体存储装置的删除的第1变形例的流程图。

图19是第2实施方式的半导体存储装置的删除的第2变形例的流程图。

图20是第3实施方式的半导体存储系统的示图。

图21是第3实施方式的半导体存储系统的删除的任务的示图。

图22是第3实施方式的多个验证的结果的组合的示图。

图23是第3实施方式的1串删除验证的流程图。

【符号的说明】

100…半导体存储装置，1…存储单元阵列，2…行解码器，3…读出放大器及高速缓冲存储器，4…充电泵，5…验证电路，5a、5b…状态寄存器，6～8…控制寄存器，9…CG驱动器，10…状态机，11、12…第1缓冲器，13…指令解码器，14…地址缓冲器，15…寄存器，16…数据缓冲器，17…输出缓冲器，18…选择电路。

具体实施方式

以下参照图面说明实施方式。另外，以下的说明中，对于具有近似同一功能及构成的构成要素附上同一符号，重复说明仅仅在必要场合进行。另外，以下所示的各实施方式例示了用于将该实施方式的技术思想具体化的装置、方法，实施方式的技术思想未将构成部件的材质、形状、结构、配置等特定为下述的内容。实施方式的技术思想在技术方案中可以进行各种变更。

(第1实施方式)

各功能块可以用硬件、计算机软件之一或组合两者而实现。因而，以下一般从它们的功能的观点进行说明，以明确各块为上述的任一。这样的功能是作为硬件执行或作为软件执行，取决于对具体实施形态或系统整体的设计制约。本领域技术人员在各个具体的实施形态可以用各种方法实现这些功能，但是各个实现手法都包括在实施方式的范畴内。另外，各功能块不必像以下的具体例那样进行区别。例如，部分功能也可以由不同于以下的说明中例示的功能块的其他功能块执行。而且，例示的功能块也可以分割为更细的功能子块。由哪个功能块特定并不对实施方式进行限定。

图1是第1实施方式的半导体存储装置的框图。如图1所示，半导体存储装置100具有多个存储单元阵列1。存储单元阵列1包括多个块(存储块)。各块包括多个存储单元(存储单元晶体管)、字线、位线等。与同一字线连接的多个存储单元或其存储空间构成页面。数据以页面为单位读出、写入，以块为单位删除。存储单元阵列1具有多个串。串包括串联连接的多个存储单元晶体管及其两端的漏侧选择栅晶体管以及源侧选择栅晶体管。一个位线与多个串连接。以下的说明中，涉及一个位线与8个串连接的例。也可以是其他数目的连接。该场合，适当替换关联的描述。

行解码器2接收行地址信号ROWADD、信号RDEC、SGD[7:0]、SGS[7:0]、CG[7:0]等。另外，行解码器2根据这些接收的信号，选择一个块、一个串、一个字线。信号RDEC是用于使得行解码器2变为使能的信号。信号SGD、SGS分别选择一个漏侧选择栅晶体管、源侧选择栅晶体管。

读出放大器及高速缓冲存储器3读出及放大位线上的电流或电压，包括高速缓冲存储器0、高速缓冲存储器1。高速缓冲存储器0、高速缓冲存储器1暂时地保持从存储单元阵列1读出的数据及向存储单元阵列1写入的数据和/或其他数据。读出放大器及高速缓冲存储器3还包括后述的逻辑电路。读出放大器及高速缓冲存储器3接收信号LTRS、UTRS、STBn、BITSCAN。信号名中的标记n表示该信号的有效逻辑是低电平。信号LTRS、UTRS分别控制高速缓冲存储器0、高速缓冲存储器1的数据取入和/或取出。信号STBn指示读出放大器的使能。信号BITSCAN指示位扫描工作(后述)。读出放大器及高速缓冲存储器3输出信号PFBUS。信号PFBUS如后详述，保持1页面内的不良位数。

充电泵4生成半导体存储装置100的各种工作所必要的电压，供给行解码器2以及读出放大器及高速缓冲存储器3。验证电路5判定写入或删除是否正确进行。具体地说，验证电路5接收信号PFBUS(后述)及表示失败容许数的信号F_NF，将信号PFBUS与信号F_NF中所示的值比较。将比较的结果在验证电路5中的状态寄存器5a保持。状态寄存器5a除了用于比较的结果以外，还在删除、写入时使用。

控制寄存器6控制充电泵4。控制寄存器7进行行解码器2等的行系的控制，并输出用于此的信号RDEC、SGD、SGS。控制寄存器8控制列系地址、高速缓冲存储器、读出放大器及高速缓冲存储器3等，输出用于此的信号LTRS、UTRS、STBn、BITSCAN。

CG驱动器9接收信号SGD、SGS、串地址信号STRADD、行地址信号ROWADD，生成信号SGD[7:0]、SGS[7:0]、CG[7:0]。CG驱动器9由信号STRADD和信号SGD生成用于选择一个串的漏侧选择栅晶体管的信号SGD[7:0]。另外，CG驱动器9由信号STRADD和信号SGS生成用于选择一个串的一个源侧选择栅晶体管的信号SGS[7:0]。而且，CG驱动器9由行地址ROWADD生成用于选择一个字线的信号CG[7:0]。

状态机10接收指令及信号ROWADD、COLADD、STRADD、PB。状态机10解释指令，根据解释及接收的信号，控制控制寄存器6～8，通过该控制，负责读出、写入、删除等的控制。

第1缓冲器11从半导体存储装置100的外部接收控制信号例如芯片锁存使能信号CEnx、写使能信号WEnx、读使能信号REnx、指令锁存使能信号CLEx、地址锁存使能信号ALEx、写保护信号WPnx。其他的第1缓冲器12接收信号IOx<7:0>。信号IOx是例如地址、数据、指令代码等。

指令解码器13对从缓冲器11、12接收的信号解码，基于解码取得指令。指令被供给状态机10。另外，指令解码器13输出后述的信号(指令)CMD_STATUS。

地址缓冲器14对从缓冲器12接收的信号解码，根据解码的结果及状态机10的控制，生成地址信号ROWADD、COLADD、STRADD、PB。寄存器15保持用于规定半导体存储装置100的工作的详细情况的值。寄存器15输出后述的信号F_NF。信号F_NF被供给验证电路5。

数据缓冲器16对从缓冲器11、12接收的信号解码，根据解码，取得写入数据YIO。输出缓冲器17暂时地保持应该从半导体存储装置100输出的数据，为了将其输出而供给缓冲器12。选择电路18根据信号CMD_STATUS，向输出缓冲器17供给从读出放大器及高速缓冲存储器3接收的数据或从状态寄存器5a接收的状态信号STATUS。

存储器存储单元阵列1具有例如图2、图3所示结构。图2是第1实施方式的存储单元阵列的部分立体图。图3是第1实施方式的存储单元阵列的部分截面图。图2表示2个串。图3沿YZ平面，表示了8个串。作为一例，一个块包括8个串。

如图2、图3所示，在基板sub的表面及上方设置电路区域CU。在电路区域CU可以形成行解码器2、读出放大器及高速缓冲存储器3、充电泵4、状态机10等。在电路区域CU的上方，形成包含导电材料的背栅BG。背栅BG沿xy平面扩展。另外，在基板sub的上方形成多个串Str。图2表示了各串Str包括16个存储单元晶体管MTr0～MTr15的示例。末尾附上数字的参照符号(例如单元晶体管MTr)在不必相互区别的场合，采用参照符号末尾的数字省略的描述，该描述是指全部带标注的参照符号。单元晶体管MTr7和MTr8经由背栅晶体管BTr连接。源侧选择栅晶体管SSTr及漏侧选择栅晶体管SDTr分别与单元晶体管MTr0、MTr15连接。在晶体管SSTr、SDTr的上方，源线SL、位线BL分别延伸。晶体管SSTr、SDTr分别与源线SL、位线BL连接。

单元晶体管MTr0～MTr15包括半导体柱SP及半导体柱SP的表面的绝缘膜IN2(图4所示)，而且分别包括沿x轴延伸的字线(控制栅)WL0～WL15。字线WL0～WL15通过行解码器2与对应的CG线CG(CG线CG0～CG15)连接。半导体柱SP的表面的绝缘膜如图4所示，包括块绝缘膜IN2a、包含绝缘材料的电荷捕获层IN2b、隧道绝缘膜IN2c。单元晶体管MTr非易失地存储根据电荷捕获层IN2b中的载流子的个数而定的数据。

返回图2、图3，半导体柱SP包括例如背栅BG的上方的硅。在半导体柱SP中，形成源/漏区域(未图示)，相邻的单元晶体管MTr的源/漏区域相互连接。构成一个串Str的2条半导体柱SP通过背栅BG中的包含导电材料的管道层连接，管道层构成背栅晶体管BTr。各字线WL由沿x轴排列的多个单元晶体管MTr共有。与同一字线WL连接的多个单元晶体管MTr的集合构成页面。1页面具有例如8K字节的大小。

选择栅晶体管SSTr、SDTr包括半导体柱SP、半导体柱SP的表面的栅绝缘膜(未图示)，而且分别包括栅电极(选择栅线)SGSL、SGDL。在半导体柱SP中，形成源/漏区域(未图示)。各栅电极SGSL由沿x轴排列的多个晶体管SSTr共有。各栅电极SGDL由沿x轴排列的多个晶体管SDTr共有。选择栅线SGSL0～SGSL7分别属于串Str0～Str7。选择栅线SGDL0～SGDL7分别属于串Str0～Str7。各源线SL与多个晶体管SSTr连接。1块中的源线SL相互连接。一个位线BL经由插塞与多个选择栅晶体管SDTr连接。相邻的2个串Str共有源线SL。

图2、图3所示的未设置要素的空间由绝缘膜埋入。由行解码器2选择的字线WL、选择栅线SGSL及SGDL由CG驱动器9驱动。

虽然图2、图3未图示，但是属于1块中的不同串Str的同一编号的字线(例如串Str0的字线WL0和串Str7的字线WL0)电连接。根据该结构，字线WL的充放电花费的时间比未这样连接的字线WL中的时间长。

图5是存储器存储单元阵列1以及读出放大器及高速缓冲存储器3的部分电路图。如图5所示，一个位线BL与源线SL之间连接了多个(仅仅表示了3个)串Str。字线WL0由1块中的全部串共有。字线WL1～WL7也同样被共有。

位线BL与读出放大器及高速缓冲存储器3中的读出放大器SA连接。如上所述，读出放大器SA接收读出放大器使能信号STBn。读出放大器SA的输出SAOUT被供给逻辑电路L。逻辑电路L接收上述的信号LTRS、UTRS、BITSCAN。逻辑电路L对接收的信号进行后述的各种逻辑运算。逻辑电路L的输出与数据总线DBUS连接。另外，逻辑电路L与信号线PFBUS连接。关于向信号线PFBUS输出的数据将后述。

数据总线DBUS与高速缓冲存储器LDL、高速缓冲存储器UDL连接。高速缓冲存储器LDL、高速缓冲存储器UDL分别接收信号LTRS、UTRS。有效逻辑的信号LTRS、UTRS分别使得高速缓冲存储器LDL、UDL成为使能状态。数据总线DBUS传输向图1的数据缓冲器16的数据以及来自于数据缓冲器16的数据。

高速缓冲存储器LDL、UDL分别具有例如图6的构成。图6是表示第1实施方式的高速缓冲存储器的例的电路图。如图6所示，p型的MOSFET(metaloxide semiconductor field effect transistor，金属氧化物半导体场效应晶体管)TP1、n型的MOSFET TN1并联连接。并联连接结构的一端与数据总线DBUS连接，其他端与反相器IV1的输入及反相器IV2的输出连接。反相器IV1的输出和反相器IV2的输入连接，起到存储节点LAT的功能。晶体管TN1的栅接收信号LTRS(或UTRS)。晶体管TP1的栅接收信号/LTRS(或/UTRS)。标记“/”指的是“非”逻辑。高速缓冲存储器LDL、UDL具有相同构成，可互换。其一方在第1实施方式使用，另一方在第2实施方式使用。以下的说明中，为了方便，在第1实施方式中使用高速缓冲存储器LDL。

图5所示结构如后详述，对全部位线分别设置。

图7例示了第1实施方式的单元(存储单元晶体管)的阈值电压与对应的读出放大器的输出SAOUT的对应。一般，删除包括：向单元施加删除电压(脉冲)，使单元的阈值电压从写入电平(未达到删除电平)变到删除电平(删除电平以下)。另外，一般，删除包括对删除对象的单元的删除验证，删除验证检查伴随删除的单元的阈值电压的变化。单元的阈值电压的变化通过在删除脉冲施加后输出SAOUT从1变0的检测而被检出。读出放大器SA的构成可任意。至少，能检测与指示读出放大器SA的读出启动的信号STBn为有效逻辑(例如低电平)期间对应的位线BL上的状态即可。输出SAOUT的电位即使在读出结束后也由读出放大器SA保持。删除验证例如按每串Str进行。即，晶体管SSTr、SDTr按每串Str地导通，在全部字线WL被驱动为预定的电位的状态下，读出位线BL。

图8例示了在第1实施方式的高速缓冲存储器LDL(或UDL)保持的数据与删除验证的判定结果的对应。如上所述，高速缓冲存储器LDL保持从逻辑电路L向数据总线DBUS上输出的数据。逻辑电路L在删除验证时，根据基于输出SAOUT的逻辑运算的结果，向总线DBUS上输出数据。如图8所示，例如高速缓冲存储器LDL保持1或0分别意味着关于对应的位线BL的删除验证通过或验证失败。通常，删除验证的通过及失败以页面为单位来判定。

删除包括删除脉冲的施加和删除验证的多次反复。删除验证的结果对各串累计。即，表示某删除验证的结果的数据在高速缓冲存储器LDL保持，采用保持的数据和后续的删除验证中的读出放大器输出，获得该后续的删除验证的结果。表示该获得的结果的数据在高速缓冲存储器存储。该步骤反复进行。图9例示了删除验证期间的读出放大器输出SAOUT和在高速缓冲存储器LDL保持的数据和基于它们的删除验证结果。图9表示：高速缓冲存储器LDL通过初始化保持“1”数据(验证通过)，相应于读出放大器输出SAOUT的逻辑状态而存储的高速缓冲存储器LDL的最终状态。本次的删除验证结果成为删除电平以下即输出SAOUT为“0”的场合，在高速缓冲存储器LDL保持“1”数据(通过)。另一方面，本次的删除验证结果未达到删除电平即输出SAOUT为“1”的场合，在高速缓冲存储器LDL存储“0”数据。该输出SAOUT和高速缓冲存储器LDL的逻辑运算由逻辑电路L进行。由于在高速缓冲存储器LDL初始化为“1”后进行删除验证，因此，高速缓冲存储器LDL从“0”开始的例省略。

图7～图9的删除验证的结果和数据的关系只是一例。例如，初始状态在高速缓冲存储器LDL保持的数据也可以是“0”。另外，任意的删除验证可以适用于第1实施方式。删除验证的详细情况不限定第1实施方式。

图10是第1实施方式的读出放大器及高速缓冲存储器3的一部分的电路图。图10按1页面范围表示了图5的读出放大器及高速缓冲存储器3中的部分。如图10所示，对与1页面对应的全部位线BL0～BLi-1的各个，设置图5所示的读出放大器及高速缓冲存储器3的一部分。i是自然数，相当于1页面中位线的数目。位线BL0～BLi-1的读出放大器输出被供给各个逻辑电路L，分别作为其输出数据DBUS0～DBUSi-1输出。信号线PFBUS共同连接。逻辑电路L及信号线PFBUS构成为，输出关于各逻辑电路L所连接的位线BL的失败或通过的结果，将1页面量的失败判定的位线(比特)的个数输出到信号线PFBUS。如上所述，信号PFBUS被供给验证电路5。

图11是第1实施方式的半导体存储装置的部分节点的电位的时序图。特别地，图11表示第1实施方式中的删除验证期间的时序图，表示了某删除对象块。图11的工作通过例如由状态机10控制控制寄存器6、7、8而执行。

如图11所示，在时刻t0，信号erase从高电平转变到低电平。高电平的信号erase表示半导体存储装置100处于删除脉冲的施加中，即向删除对象块施加删除所必要的电压的状态中。删除还包括充电泵4进行的升压和/或放电所必要的工作。另外，在时刻t0，信号evfy为高电平(有效逻辑)。高电平的信号evfy表示半导体存储装置100处于删除验证读出中。删除验证是删除的一环，为删除脉冲的施加的后续工作。删除验证包括：对删除对象块中的全部字线WL施加删除验证电压；确定删除对象存储单元具有的阈值电压的状态；使得读出放大器及高速缓冲存储器3为工作状态，确定读出放大器输出信号SAOUT；在高速缓冲存储器LDL存储信号SAOUT。这样的工作对于删除对象块，对串Str0～串Str7的各个顺序进行。以下详述删除验证。

时刻t0～t4是串Str0的删除验证用的期间。因此，时刻t0～t4间，串地址信号STRADD设定成选择串Str0的值。另外，在时刻t0之前，全部CG线CG充电到删除验证电压Vevfy为止。在时刻t0的删除验证开始的同时，使得行解码器使能信号RDEC为高电平(有效逻辑)。其结果，CG线CG的电位向对应的字线WL传送，从时刻t0开始，字线WL充电到删除验证电压Vevfy为止。另外，在时刻t0，SG线SGD、SGS转变到高电平。信号STRADD选择串Str0，因此，高电平的SG线SGD、SGS的电位向串Str0的选择栅线SGDL0、SGSL0传送。另外，高速缓冲存储器LDL在时刻t0初始化。其结果，全部高速缓冲存储器LDL保持“1”数据。

从时刻t0开始，删除验证读出对象的单元晶体管，按成为可稳定读出的状态为止的预定的时间待机。成为这样的状态后，使得信号STBn为低电平(有效逻辑)。有效逻辑的信号STBn使得各读出放大器SA变为使能状态。各读出放大器SA的工作开始后，在一定时间经过后，信号STBn在时刻t1返回高电平。其结果，在时刻t1，各读出放大器输出SAOUT确定。另外，高速缓冲存储器UDL在第1实施方式未使用，在后述的第2实施方式使用。

接着，使得信号LTRS为高电平(有效逻辑)，读出各高速缓冲存储器LDL中的数据。该读出的各数据与对应的读出放大器输出SAOUT一起由对应的逻辑电路L进行逻辑运算。即，关于位线BL0～BLi-1的各个，对输出SAOUT和高速缓冲存储器LDL的数据进行逻辑运算。逻辑运算如参照图9说明的那样。各逻辑电路L的运算结果在对应的高速缓冲存储器LDL存储。存储结果在时刻t2，通过信号LTRS成为低电平(无效逻辑)来确定。

接着，对高速缓冲存储器LDL中的数据进行检查即对失败位数进行计数。该检查包括：判定删除验证读出的结果(即高速缓冲存储器LDL中的数据)是否对全部位线通过即全部高速缓冲存储器LDL中的数据是否通过，或判定其个数是否不足预先设定的个数。预定的个数等于例如每1页面容许的失败位数。为了检查，在时刻t3，信号failscan为高电平(有效逻辑)。信号failscan是状态机10的内部信号，是与信号BITSCAN相同的信号，有效逻辑的信号failscan指示位扫描工作。另外，在时刻t3，SG线SGD、SGS及信号evfy为低电平(无效逻辑)。

另一方面，在时刻t3以后，信号RDEC也维持高电平。其结果，对字线WL持续传送信号CG线CG的电位，即，维持为删除验证电压Vevfy。该情况导致在后续的串Str1的删除验证中，字线WL的放电及再充电成为不必要。如上所述，利用字线WL在不同串Str间共有这一点。

另外，在时刻t3，信号LTRS为高电平，其结果，各高速缓冲存储器LDL的数据由对应的逻辑电路L接收。而且，在时刻t3，信号BITSCAN为高电平(有效逻辑)。其结果，各逻辑电路L向信号线PFBUS输出表示对应的位线BL的失败或通过的数据。实际上，如上所述，信号PFBUS输出全部位线BL中的失败判定的位线BL的个数，即失败位的总数。该失败位总数是关于检查对象的串Str0的失败位总数。

失败位总数被通知给验证电路5。验证电路5将失败位总数与由从寄存器接收的信号F_NF表示的阈值进行比较。失败位总数不足阈值的场合，验证电路5将表示通过的状态设定到状态寄存器5a。另一方面，失败位总数为阈值以上的场合，验证电路5将表示失败的状态设定到状态寄存器5a。通过以上工作，关于串Str0的删除验证结束。伴随于此，在时刻t4，使得信号failscan、BITSCAN、LTRS为低电平。另外，图11表示串Str0的删除验证通过的示例。

状态机10接收串Str0的状态信号，识别串Str0的删除验证通过的情况，然后，执行串Str1的删除验证。除了地址的指定，串Str1的删除验证与串Str0的删除验证相同。即，在时刻t4～时刻t8期间，串地址信号STRADD设定成选择串Str1的值。在时刻t4，信号evf_y为高电平，删除验证开始。另外，在时刻t4，SGD、SGS转变到高电平。其结果，串Str1的选择栅线SGDL1、SGSL1成为高电平。而且，在时刻t4，高速缓冲存储器LDL被初始化。

如上所述，在串Str0的删除验证之后，信号RDEC维持高电平，字线WL维持删除验证电压Vevfy。因而，不需要对字线WL重新充电的时间。

接着，在时刻t5～时刻t8，进行与时刻t1～t4的工作分别相同的工作。其结果，作为信号PFBUS，表示了串Str1的失败位总数。图11表示串Str1的删除验证发生失败的例。状态机10识别出串Str1为删除验证失败这一情况，对删除对象块准备进行删除脉冲的再施加。因此，在时刻t8，行解码器信号RDEC为低电平，串地址信号STRADD为不选择任一个串Str的值。其结果，字线WL从CG线CG分离，字线WL开始放电，从删除验证电压Vevfy降低。

接着，从时刻t9开始，施加删除脉冲。为此，使得信号erase为高电平。删除脉冲施加后，与从时刻t0开始的步骤同样，再次进行删除验证。

这样，直到某串Str的删除验证失败为止，信号RDEC维持高电平，进而字线WL维持删除验证电压Vevfy，且为了进行串的删除验证，读出放大器使能信号STBn依次成为有效逻辑。

图12是第1实施方式的半导体存储装置的删除的流程图。图12的流程也与图11同样，例如通过由状态机10控制控制寄存器6、7、8而执行。

如图12所示，状态机10将验证电路5中的状态寄存器5a初始化(步骤S1)。步骤S2中，状态机10向删除对象块施加删除脉冲。步骤S2与图11的信号erase为高电平的期间对应。步骤S3中，用于特定串地址的信号被初始化。实际上，串地址信号STRADD设为0。图12中，描述为，特定串地址的参数N设定成0。N是0以上且7(最大的串的编号)以下的自然数。

步骤S4中，状态机10进行指定的串StrN的删除验证读出。步骤S4相当于图11的信号evfy为高电平的期间，如上所述，包括：从单元的数据的读出；各读出放大器输出SAOUT与对应的高速缓冲存储器LDL中的数据的逻辑运算；逻辑运算结果向各高速缓冲存储器LDL的存储。接着，步骤S5中，状态机10对串StrN的失败位数进行计数。接着，步骤S6中，状态机10将失败位数与阈值比较。步骤S5、S6相当于图11的信号BITSCAN为高电平的期间，如上所述，包括：向信号PFBUS的失败位数的输出；失败位数和阈值的比较；比较结果向状态寄存器5a的存储。

步骤S6的判定为“是”的场合，对下一串Str进行删除验证。具体地说，首先，在步骤S7中，状态机10判定对全部串Str的删除验证是否结束。更具体地说，状态机10判定之前刚刚进行了删除验证的串Str是否为最后的串。本例中，判定N是否为7。步骤S7的判定若为“是”，则其意味着对全部串Str结束了删除验证，流程结束。步骤S7的判定若为“否”，则流程进行到步骤S8。步骤S8中，状态机10将N加一。即，状态机10将信号STRADD加一。步骤S8后，流程返回步骤S4。

步骤S6的判定为“否”的场合，流程进行到步骤S9。步骤S9中，状态机10判定删除及删除验证的组的反复数是否超过阈值(上限)。如上所述，某串Str的删除验证若失败，则再次进行删除(施加删除脉冲)。其中，对删除和删除验证的组的反复数通常设置了上限。这是因为，超过上限的块作为块删除失败而处理。因而，状态机10用寄存器等保持对于删除对象的块的删除次数，将保持的次数在步骤S9中与阈值比较。步骤S9的判定为“否”的场合，流程进行到步骤S10。步骤S10中，状态机10准备对删除对象块再施加删除脉冲。该准备包括上述的例如字线WL的放电，相当于从图11的时刻t8开始的工作。步骤S10后，流程返回步骤S2。

步骤S9的判定为“是”的场合，流程进行到步骤S11。步骤S11中，为了表示删除对象的块的删除发生了失败，状态机10在状态寄存器5a设定表示失败的数据。然后，删除结束。

如上所述，根据第1实施方式的半导体存储装置，在某串Str的删除验证读出后，字线WL维持删除验证电压Vevfy。因而，不需要进行后续的串Str的删除验证用的字线WL的放电及对删除验证的再度充电。字线WL的放电在删除验证因失败而再度进行删除时执行。从而，特别地，在各串被平均地删除的情况下，在要从多个串获得删除验证通过的场合，与字线WL的每串的充放电的例相比，删除(及删除验证)所需的时间变短。

(第2实施方式)

第1实施方式中，按每串对失败位数计数。另一方面，第2实施方式中，对在全部串累计的失败位数计数。

图13是第2实施方式的半导体存储装置的框图。图13基于第1实施方式(图1)，对图1增加了几个要素。如图13所示，寄存器15还保持2个阈值F_BSPF、F_BSPF_ACCU，输出分别表示它们的信号F_BSPF、F_BSPF_ACCU。信号F_BSPF、F_BSPF_ACCU由选择电路19接收。选择电路19通过状态机10的控制，将信号F_BSPF、F_BSPF_ACCU的一方作为信号F_NF输出。信号F_NF与第1实施方式同样，由验证电路5接收。阈值F_BSPF与由第1实施方式的信号F_NF所示的阈值(阈值F_NF)相同。即，是失败位数计数中采用的阈值。另一方面，阈值F_BSPF_ACCU是在全部串的范围累计的失败位数计数中采用的阈值。阈值F_BSPF和阈值F_BSPF_ACCU不同。

验证电路5还具有状态寄存器5b。状态寄存器5b保持对在全部串的范围累计的失败位数计数的判定结果。状态寄存器5b中的结果作为信号

STATUS_STR，供给状态机10。信号STATUS_STR被供给选择电路18。选择电路18从指令解码器13接收信号CMD_STATUS_STR后，将信号STATUS_STR供给输出缓冲器17。输出缓冲器17将接收的信号STATUS_STR从半导体存储装置100输出。图13描述了输出信号STATUS和信号STATUS_STR的一方的例。但是，也可以是下述形态：除了与第1缓冲器12连接的输入输出IO，还设置了其他IO端口，从各个IO端口同时输出信号STATUS、STATUS_STR。第2实施方式中说明的要素(组件)以外的要素在图2～图6、图10中也包括，与第1实施方式相同。

图14是第2实施方式的半导体存储装置的部分节点的电位的时序图。特别地，图14表示第2实施方式中的删除验证期间的时序图，表示某删除对象块。图14的工作通过例如由状态机10控制控制寄存器6、7、8而执行。

首先，在删除前或至少删除验证前，初始化高速缓冲存储器UDL。另外，删除结束即时刻t20的信号erase向低电平的变化为止的工作，与第1实施方式相同。从时刻t20开始，对最初的串Str0进行验证读出。时刻t20～t22为止的工作与第1实施方式(图11)的时刻t0～t3为止的工作本质上相同。不同点在于：逻辑运算如图15所示；在逻辑运算中采用高速缓冲存储器UDL中的数据；逻辑运算的结果在高速缓冲存储器UDL保持。基于采用高速缓冲存储器UDL这一情况，在紧接时刻t22之前，使得信号UTRS为高电平(有效逻辑)。图15例示了第2实施方式的读出放大器输出和高速缓冲存储器数据和基于它们的删除验证结果。对串Str0的删除验证读出中，高速缓冲存储器UDL为初始状态，保持“1”数据。对串Str(当前的例中为串Str0)的删除验证读出的结果若是输出SAOUT为“0”，则如图15的第1行所示，逻辑运算的结果为“1”(通过)。其结果在对应的高速缓冲存储器UDL保持。另一方面，输出SAOUT若为“1”，则如第2行所示，逻辑运算的结果为“0”(失败)。其结果在对应的高速缓冲存储器UDL保持。返回图14。在时刻t22，信号UTRS成为低电平(无效逻辑)，从而高速缓冲存储器UDL的数据确定。

接着，对串Str1进行删除验证读出，累计到关于串Str0的结果。不进行对串Str0的失败位数计数。该点与第1实施方式对照。为了进行对串Str1的删除验证读出，首先，信号evfy在时刻t23也继续维持高电平。时刻t23以后，信号RDEC也维持高电平，因而字线WL维持删除验证电压Vevfy。该点与第1实施方式相同。另一方面，在时刻t23，SG线SGD、SGS一度为低电平(无效逻辑)。这是因为，从串Str0被选择的状态向串Str1被选择的状态变换。接着，信号STRADD设定成选择串Str1的状态。该状态持续到时刻t28前为止。

在时刻t24，状态机10使得SG线SGD、SGS为高电平。接着，状态机10进行关于串Str1的删除验证读出。关于串Str1及后续的全部串Str的删除验证读出仅仅是对象不同，与关于串Str0的删除验证读出本质上相同。

首先，在紧接时刻t25之前使得读出放大器SA成为使能状态，在时刻t25，读出放大器SA的读出结果确定，呈现各输出SAOUT。接着，信号UTRS成为高电平，从而，各高速缓冲存储器UDL中的数据被读出的同时，与对应的输出SAOUT一起成为由逻辑电路L进行逻辑运算的对象。逻辑运算如以下所示。如上所述，关于某串Str的删除验证读出的结果(输出SAOUT)，累计到关于迄今为止的串Str的结果。具体地说，如图15那样。图15的第1行对应于下述情况：关于迄今为止检查的串Str的结果都通过，关于当前的串的结果也通过。结果，存储的值为“1”(通过)。第2行对应于下述情况：关于迄今为止检查的串Str的结果都通过，关于当前的串的结果为失败。结果，存储的值为“0”(失败)。第3行及第4行对应于下述情况：关于迄今为止检查的串Str的至少任一个的结果为失败。在第3行及第4行的情况下，不管关于当前的串的结果如何，存储的值为“0”(失败)。

接着，在时刻t26，信号UTRS成为低电平，从而，高速缓冲存储器UDL的数据确定。然后，与串Str0、Str1同样，进行关于串Str2～Str7的删除验证读出，结果，在时刻t40，累计的结果在高速缓冲存储器UDL存储。

状态机10从时刻t41开始，进行关于全部串Str0～Str7的累计的结果的失败位数计数。该失败位数计数与第1实施方式的关于各串的失败位数计数本质上相同。即，在时刻t41，使得信号evfy、SG线SGD、SGS、字线WL、CG线CG、信号RDEC为低电平。另外，在时刻t41，使得信号failscan、BITSCAN、UTRS为高电平(有效逻辑)。其结果，与第1实施方式相同，作为信号PFBUS，输出失败位数。

验证电路5将累计的失败位数(信号PFBUS)与信号F_NF中的阈值F_BSPF_ACCU比较。如上所述，该阈值不同于第1实施方式的1串用的阈值F_BSPF。如图16所示，若串累计失败位数不足阈值(容许数)，则验证电路5将表示通过的状态设定到状态寄存器5b。另一方面，串累计失败位数若在阈值以上，则将表示失败的状态设定到状态寄存器5b。

图17是第2实施方式的半导体存储装置的删除的流程图。图17的流程也与图14同样，通过例如由状态机10控制控制寄存器6、7、8而执行。

图17的流程的例大致包括2个阶段。第1阶段中，如参照图14说明的那样，汇总检查全部串，判定块平均的验证结果。这样的检查高速完成。第1阶段包括后述的步骤S31～S34。第2阶段中，逐串进行检查及再删除。这样的检查涉及详细结果。第2阶段包括后述的步骤S41～S49。

如图17所示，步骤S31中，状态机10将验证电路5中的状态寄存器5a、5b初始化。步骤S32中，状态机10向删除对象块施加删除脉冲。步骤S32对应于图14的信号erase为高电平的期间。步骤S33中，状态机10对全部串累计地进行删除验证读出。步骤S33相当于图14的信号evfy为高电平的期间，如上所述，关于串Str0～Str7，包括：来自单元的数据的读出；感测（sense）；各读出放大器输出SAOUT和各高速缓冲存储器UDL的数据的逻辑运算；逻辑运算结果向各高速缓冲存储器UDL的存储。步骤S33的结果是，关于串Str0～Str7的删除验证读出的累计的结果存储到高速缓冲存储器UDL。

步骤S34中，状态机10检查高速缓冲存储器UDL中的串累计验证结果。即，首先，表示失败或通过的数据作为信号PFBUS从全部高速缓冲存储器UDL输出。信号PFBUS保持有保持表示失败的数据的UDL的个数(串累计失败位数)。验证电路5将串累计失败位数与阈值F_BSPF_ACCU比较。步骤S34相当于图14的信号failscan、BITSCAN为高电平的期间。若串累计失败位数不足阈值，则串累计删除验证通过，验证电路5将表示通过的内容设定到寄存器5b。另一方面，串累计失败位数若在阈值以上，则串累计删除验证为通过，验证电路5将表示通过的内容设定到寄存器5b。

步骤S34的判定为“否”的场合，流程进行到步骤S36。步骤S36与图12的步骤S9相同。步骤S36中，状态机10判定删除及删除验证的组的反复数是否超过阈值(上限)。步骤S36的判定若为“否”，则流程返回步骤S32。步骤S36的判定若为“是”，则流程进行到步骤S37。步骤S37与图12的步骤S11同样。步骤S37中，状态机10将表示失败的数据设定到状态寄存器5b。然后，删除结束。表示失败的状态寄存器5b的值意味着串累计删除验证失败。

另一方面，步骤S34的判定为“是”的场合，流程进行到步骤S39。步骤S39中，状态机10判定删除序列是否仅仅指定了高速删除验证即串累计删除验证。该判定例如通过在状态机10预先设定的模式的判定而进行。为删除序列仅仅包括高速判定的模式的场合，流程结束。另一方面，为删除序列包括详细判定的模式的场合，流程进行到第2阶段。第2阶段从步骤S41开始。第2阶段与第1实施方式本质上相同，逐串连续进行删除验证。即，步骤S41～S50分别与图12的S2～S11相同。

步骤S41中，状态机10向删除对象块施加删除脉冲。步骤S42中，状态机将参数N初始化为0。步骤S43中，状态机10进行关于指定的串StrN的删除验证读出。如上所述，步骤S43包括：来自单元的数据的读出；感测；各读出放大器输出SAOUT和对应的高速缓冲存储器LDL中的数据的逻辑运算；逻辑运算结果向各高速缓冲存储器LDL的存储。

步骤S44中，状态机10对串StrN的失败位数计数。步骤S45中，状态机10将失败位数与阈值F_BSPF比较。步骤S44、S45包括：向信号PFBUS的失败位数的输出；失败位数和阈值的比较；比较结果向状态5a的存储。

步骤S45的结果若为“是”，则在步骤S46中，状态机10判定之前刚刚进行删除验证的串Str是否是最后的串。步骤S46的判定若为“是”，则流程结束，若为“否”，则步骤S47中状态机10使N加一。步骤S47后，流程返回步骤S43。

步骤S45的判定为“否”的场合，步骤S48中，状态机10判定删除及删除验证的组的反复数是否超过阈值(上限)。反复数未超过上限的场合，状态机10在步骤S49中准备向删除对象块再施加删除脉冲，然后流程返回步骤S41。步骤S48的判定为“是”的场合，状态机10在步骤S50中，将表示失败的数据设定到状态寄存器5a。

如上所述，根据第2实施方式，对各串的删除验证的结果在多个串的范围累计，对该累计的结果判定失败或通过。如现有技术那样逐串判定及再删除的场合，每次某串失败时进行再删除，失败判定及再删除反复进行。若省略按每串的删除验证而仅仅进行串累计删除验证，则删除验证可以高速完成。

另外，特定串的例如制造上的缺陷和/或长期使用劣化导致在每次删除命令时失败判定及再删除多次反复。而且，某块包括反复进行失败判定的多个串的场合，上述的失败及再删除的组对删除对象块反复进行。相对于此，根据第2实施方式，对反复进行失败判定的多个串在逐串进行验证前，可以发现包括这样的串的块。该情况有利于删除所需时间的缩短。

第2实施方式的流程也可以用图18取代图17。图18是第2实施方式的半导体存储装置的删除的第1变形例的流程图。如图18所示，步骤S36的判断为“是”的场合，流程经步骤S37进行到步骤S39。即，串累计的删除验证失败且删除的反复数超过上限的场合，进行到逐串的删除验证。根据第1变形例，删除脉冲施加和删除验证的组多次进行的场合，在初次的删除验证等中，在所有的串发生失败的可能性高。若在串累计删除验证通过后进行到逐串删除验证，则可以缩短删除验证花费的整体的时间。

第2实施方式也可以与第1实施方式如图19那样进行组合。图19是第2实施方式的半导体存储装置的删除的第2变形例的流程图。步骤S1到步骤S11为止与图12同样。但是，步骤S1中，如参照图12的步骤S1所说明的那样，除了状态寄存器5a，状态寄存器5b也被初始化。

S6中，某串StrN的删除验证判定为失败且删除及删除验证的组的反复次数超过阈值(上限)的场合，流程进行到步骤S11。步骤S11中，为了表示删除对象块的逐串删除验证发生了失败，状态机10将表示失败的数据设定到状态寄存器5a。然后不结束删除，这一点不同于第1实施方式。本例中，从逐串删除验证转变到串累计删除验证。

更具体地说，流程从步骤S11转移到步骤S33。步骤S33中，状态机10进行串累计删除验证读出。步骤S33的结果是，删除验证读出的结果在高速缓冲存储器UDL存储。步骤S33包括图14的时刻t20到t41为止的工作。

接着，步骤S34中，状态机10检查高速缓冲存储器UDL中的串累计验证结果。步骤S34的判定为“是”的场合，删除结束。另一方面，步骤S34的判定为“否”的场合，流程进行到步骤S37。步骤S37中，状态机10将表示失败的数据设定到状态寄存器5b。

第2变形例可以获得如下优点。块具有多个串的场合，现有技术中，特定的串发生的例如制造上的缺陷和/或长期使用劣化导致该串的删除验证不通过，逐串的删除验证失败和再删除的组反复发生。而且，包括该串的块由于部分串的缺陷和/或劣化被判定为失败，陷入无缺陷和/或劣化的区域也无法使用的状况。第2例中，逐串删除验证中，即使某串失败，删除也不结束，进行串累计验证。其结果，不是逐串的检查，而是收集删除对象块的平均的失败位的信息，可以高速了解块的概略的删除结果。该情况有利于半导体存储装置100的便利性的提高。

(第3实施方式)

第3实施方式涉及包括第2实施方式的半导体存储装置和其控制器的半导体存储系统。

图20表示第3实施方式的半导体存储系统300。如图20所示，半导体存储系统300包括第2实施方式的半导体存储装置100和控制器200。半导体存储装置100与控制器200通信。

控制器200包括与半导体存储装置100的控制有关的硬件及软件。控制器200生成芯片使能信号CEnx、写使能信号WEnx、读使能信号REnx、指令锁存使能信号CLEx、地址锁存使能信号ALEx、写保护信号WPnx，将这些提供给半导体存储装置100。另外，控制器200生成地址、指令、数据等的信号，经由双向总线IOx<7:0>提供给半导体存储装置100。半导体存储装置100经由双向总线IOx<7:0>将数据提供给控制器200。根据需要，半导体存储装置100也可以设置将表示删除等的工作结束的内容通知控制器200的构件。控制器200与主机装置400通信。

指令解码器13接收信号CMD_STATUS及CMD_STATUS_STR后，如图13所示且参照图13进行说明地，将这些信号供给选择电路18。选择电路18接收信号CMD_STATUS后，将来自状态寄存器5a的信号STATUS供给输出缓冲器。另一方面，选择电路18接收信号CMD_STATUS_STR后，将来自状态寄存器5b的信号STATUS_STR供给输出缓冲器17。输出缓冲器17将接收的信号STATUS或STATUS_STR从半导体存储装置100输出到双向总线IOx<7:0>上。该信号由控制器200接收，由控制器200内的例如负责控制器的全体的模块接收。模块将接收的信号用于后续工作的判断。模块包括例如软件或硬件或者它们的组合。

本实施方式中，串累计删除验证后向逐串删除验证转变与否的决定取决于控制器200的判断。该点与第2实施方式对立。

参照图21，说明第3实施方式的半导体存储系统的工作。图21是第3实施方式的半导体存储系统的删除的任务的示图。图从上向下表示时间经过的顺序。图的左侧记载了控制器200的处理和/或判断，右侧记载了半导体存储装置100的处理和/或工作。箭头表示命令和/或数据的流向。

如图21所示，控制器200发行向半导体存储装置100指示删除的执行的指令(任务T1)。删除命令包括串累计删除验证的执行的指示和是否进一步同时进行逐串删除验证的指示。例如期望删除时间缩短的场合，控制器200提供不进行逐串删除验证的命令。串累计删除验证以及逐串删除验证的结果都必要的场合，控制器200提供也执行逐串删除验证的命令。半导体存储装置100根据指令的内容，进行删除及删除验证(任务T2)。删除验证是串累计删除验证以及根据情况而确定的逐串删除验证。半导体存储装置100在删除结束后，将表示删除结束的内容通知控制器200。

接着，控制器200发行串累计删除验证的状态的取得命令(任务T3)。半导体存储装置100接收命令后，激活信号CMD_STATUS_STR，从状态寄存器5b将状态信号STATUS_STR通过双向总线IOx<7:0>向控制器200输出(任务T4)。删除命令也指示逐串删除验证的执行的场合，半导体存储装置100激活信号CMD_STATUS，从状态寄存器5a将状态信号STATUS通过双向总线IOx<7:0>向控制器200输出。

控制器200接收状态信号后，基于该信号判断接着要进行的工作(任务T5)。控制器200接收的信息和验证的结果的组合的例如图22所示。进行了串累计删除验证及逐串删除验证且状态STATUS及状态STATUS_STR两方都通过的场合，这意味着块删除通过。因而，一般，控制器200没有必要取得关于删除的进一步的信息、进行进一步的工作。因此，控制器200可以转变到执行来自主机装置400的其他作业等的任意的工作。

另一方面，状态STATUS为失败而状态STATUS_STR为通过的场合，其表明在特定串，可能有容许数以上的失败。该场合，若在半导体存储装置100的存储容量具有余裕，则控制器200可以将删除对象的块判断为块删除失败。或者，控制器200可以选择通过追加取得信息并检索例如除了特定串的可利用区域等的方法。

另外，状态STATUS_STR为失败的场合，大多数情况下，判断为块删除失败。在这样的场合且删除命令未包括也进行逐串删除验证的指示的场合，控制器200可以选择通过追加取得信息并在判定为失败的块内检索可利用的区域(串)的方法。为了进行该进一步的检索，控制器200向半导体存储装置100发行执行关于特定的串StrN的删除验证的命令(任务T6)。半导体存储装置100接收命令后，对一个串StrN进行删除验证(任务T7)。该删除验证具有图23所示流程。图23的流程相当于图12的流程的一部分，在仅仅串StrN进行删除验证方面不同于图12的流程。具体地说，进行步骤S1、S4、S5、S6，步骤S6的判断若为“是”，则流程结束，为“否”则进行步骤S11。然后，半导体存储装置100在寄存器5a存储验证的结果，并将串StrN的删除验证的结束通知控制器200。

返回图21。控制器200接收通知后，向半导体存储装置100发行取得串N的删除验证的状态信息的命令(任务T8)。半导体存储装置100接收命令后，激活信号CMD_STATUS，从状态寄存器5a将状态信号STATUS通过双向总线IOx<7:0>向控制器200输出(任务T9)。

按照接收的状态信息，控制器200更新在控制器内保持的串不良信息表。具体地说，串StrN的删除验证若通过，则控制器200了解到：包括该串的块虽然作为整体不良，但是具有删除结束的部分区域。然后，将这样的信息在串不良信息表中保持。串不良信息表例如在控制器200中的易失性或非易失性存储器上保持。控制器200将可使用区域作为没有特殊区别的通常区域使用，或作为不良容易发生的区域进行特别处理等。怎样处理取决于半导体存储系统300的设计。另一方面，串StrN的删除验证若失败，则控制器200例如基于包括串StrN的整体块都不需要这一点，今后不访问串StrN以及包括串StrN的块。

如上所述，根据第3实施方式，半导体存储装置100根据外部的命令，进行串累计删除验证、逐串删除验证、1串删除验证，输出状态信号STATUS及STATUS_STR。这些各种验证及状态信息的取得相关的一系列工作不是半导体存储装置100的自主工作，而是由控制器200的控制和命令执行。因而，可以提供进行细微控制及精细状况的把握的可能性，提供还可以利用在现有技术中不得不设为删除失败的删除不良块的可能性，可以维持有效利用存储容量的途径。而且其可以短时间执行。半导体存储装置100只需准备各种删除验证的选项，而怎样使用它们则留给控制器200。因而，可以向半导体存储装置100的使用方式提供灵活性。

Claims

1.一种半导体存储装置，其特征在于，具备:

多个存储部件，其分别具备在第1及第2端之间串联连接的第1晶体管、多个存储单元晶体管和第2晶体管，上述多个存储部件的各个中，对应的存储单元晶体管的控制栅电极被共同连接；

共同连接于上述多个存储部件的上述第1端的位线；

共同连接于上述多个存储部件的上述第2端的源线；以及

读出放大器，其接收使能信号后，读出及放大上述位线上的电流或电压，

在向删除验证期间的上述控制栅电极施加用于删除验证的电压的期间，使得上述使能信号2次以上有效，上述删除验证期间为指示上述多个存储单元部件的数据的删除的信号转变为无效逻辑后的期间，

上述验证包括：删除验证关于上述多个存储部件的各个是否通过的判定，表示其结果的第1值在第1寄存器保持，

上述验证包括：将关于上述多个存储部件的全部的失败的存储部件的个数与阈值比较的工作，表示其结果的第2值在第2寄存器保持。

2.如权利要求1所述的半导体存储装置，其特征在于，还具备:

第1高速缓冲存储器，该第1高速缓冲存储器保持关于上述多个存储部件的各个的删除验证的结果。

3.如权利要求2所述的半导体存储装置，其特征在于，还具备:

第2高速缓冲存储器，该第2高速缓冲存储器保持：关于上述多个存储部件的第1存储部件的删除验证的结果与关于上述多个存储部件的第2存储部件的删除验证的结果的逻辑运算的结果。

4.如权利要求3所述的半导体存储装置，其特征在于，

相应于来自外部的指示，输出上述第1值及第2值的至少一方`。

5.如权利要求4所述的半导体存储装置，其特征在于，

相应于来自外部的指示，将关于上述多个存储部件的全部的失败的存储部件的个数与阈值比较，

相应于来自外部的指示，进行删除验证关于上述多个存储部件的一个是否通过的判定。