TWI770663B

TWI770663B - 半導體記憶裝置、半導體記憶系統、及操作半導體記憶裝置之方法

Info

Publication number: TWI770663B
Application number: TW109138868A
Authority: TW
Inventors: 常盤直哉
Original assignee: 日商鎧俠股份有限公司
Priority date: 2012-09-06
Filing date: 2013-07-25
Publication date: 2022-07-11
Also published as: US10672482B2; TWI529726B; US20170169889A1; CN103680627B; TWI622986B; US20210020250A1; US10553287B2; US10403370B2; US9627080B2; US20200251169A1; TW201411630A; TW201830402A; US9928916B2; US10186319B2; US11094380B2; US20150364200A1; TWI591639B; TW202131338A; TWI713035B; US9818487B2

Abstract

本發明提供一種抹除時間較短之半導體記憶裝置。本發明之半導體記憶裝置包含複數個記憶體單元。各記憶體單元包括串聯連接於第1及第2端之間之第1電晶體(SDTr)、複數個記憶胞電晶體(MTr)、及第2電晶體(SSTr)。複數個記憶體單元之各者中、對應之記憶胞電晶體之控制閘極電極共通地連接。位元線(BL)共通地連接於複數個記憶體單元之第1端。源極線(SL)共通地連接於複數個記憶體單元之第2端。感測放大器(3)若接收賦能信號(STBn)，則感測及放大位元線上之電流或電壓。於對指示複數個記憶胞單元之資料之抹除之信號轉換成無效邏輯後之抹除驗證之期間的控制閘極電極施加用於抹除驗證之電壓之期間，賦能信號兩次以上被設為有效。

Description

半導體記憶裝置、半導體記憶系統、及操作半導體記憶裝置之方法

本發明之實施形態係關於一種半導體記憶裝置。

例如，已知有以區塊為單位而抹除資料之非揮發性半導體記憶裝置。伴隨著半導體記憶裝置之大容量化，根據其構造，抹除、尤其是抹除驗證所必需之時間增加。

[發明所欲解決之問題] 本發明欲提供一種抹除時間較短之半導體記憶裝置。 [解決問題之技術手段] 一實施形態之半導體記憶裝置包含複數個記憶體單元。各記憶體單元包含串聯連接於第1及第2端之間之第1電晶體、複數個記憶胞電晶體、及第2電晶體。複數個記憶體單元之各者中、對應之記憶胞電晶體之控制閘極電極共通地連接。位元線共通地連接於複數個記憶體單元之第1端。源極線共通地連接於複數個記憶體單元之第2端。感測放大器若接收賦能信號，則感測及放大位元線上之電流或電壓。於對指示複數個記憶胞單元之資料之抹除之信號轉換成無效邏輯後之抹除驗證之期間之控制閘極電極施加用於抹除驗證之電壓之期間，賦能信號兩次以上被設為有效。

[相關申請] 本申請享受以日本專利申請2012-196396號(申請日：2012年9月6日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對於具有大致相同之功能及構成之構成要素附註相同符號，僅於必要之情況下進行重複說明。又，以下所示之各實施形態係例示用以使該實施形態之技術思想具體化之裝置或方法者，實施形態之技術思想並不將構成零件之材質、形狀、構造、配置等特定為下述者。實施形態之技術思想於申請專利範圍內可施加各種變更。 (第1實施形態) 各功能區塊可作為硬體、電腦軟體之任一者或組合兩者而成者而實現。因此，以明確各區塊為該等之任一者之方式，大致基於其等之功能之觀點於以下進行說明。此種功能係作為硬體而執行還是作為軟體而執行係依存於具體之實施態樣或系統整體所受到之設計制約。業者於每個具體之實施態樣可利用各種方法實現該等之功能，但任一實現手法均包含於實施形態之範疇。又，各功能區塊無需如以下之具體例般進行區別。例如，一部分功能亦可藉由與以下之說明中所例示之功能區塊不同之功能區塊而執行。進而，例示之功能區塊亦可進而分割為較詳細之功能子區塊。並非根據被哪一個功能區塊特定而限定實施形態。圖1係第1實施形態之半導體記憶裝置之方塊圖。如圖1所示，半導體記憶裝置100具有複數個記憶胞陣列1。記憶胞陣列1包含複數個區塊(記憶體區塊)。各區塊包含複數個記憶胞(記憶胞電晶體)、字元線、位元線等。與相同字元線連接之複數個記憶胞或其記憶空間構成頁面。資料以頁面單位被讀取並寫入，以區塊單位被抹除。記憶胞陣列1具有複數個字串。字串包含經串聯連接之複數個記憶胞電晶體、及其兩端之汲極側選擇閘極電晶體以及源極側選擇閘極電晶體。於1個位元線連接有複數個字串。於以下之說明中，係關於在1個位元線連接有8個字串之例。亦可為其他個數之連接。於此情形時，適當地替換成相關之記載。列解碼器2接收列位元址信號ROWADD、信號RDEC、SGD[7：0]、SGS[7：0]、CG[7：0]等。又，列解碼器2基於該等所接收之信號選擇1個區塊、1個字串、1個字元線。信號RDEC係用以對列解碼器2賦能之信號。信號SGD、SGS分別選擇1個汲極側選擇閘極電晶體、源極側選擇閘極電晶體。感測放大器及快取3感測及放大位元線上之電流或電壓，且包含快取0、快取1。快取0、快取1暫時地保持自記憶胞陣列1讀取之資料及寫入至記憶胞陣列1之資料、或其他資料。感測放大器及快取3進而包含下述邏輯電路。感測放大器及快取3接收信號LTRS、UTRS、STBn、BITSCAN。信號名中之符號n表示該信號之有效邏輯為低位準。信號LTRS、UTRS分別控制快取0、快取1之資料取入或取出。信號STBn指示感測放大器之賦能。信號BITSCAN指示位元元掃描動作(下述)。感測放大器及快取3輸出信號PFBUS。如下文所詳細地敍述般，信號PFBUS保持1頁面內之不良位元元數。電荷泵4產生半導體記憶裝置100之各種動作所必需之電壓，且供給至列解碼器2、以及感測放大器及快取3。驗證電路5判定是否正確地進行了寫入或抹除。具體而言，驗證電路5接收信號PFBUS(下述)及表示失效(fail)容許數之信號F_NF，且將信號PFBUS與由信號F_NF中表示之值進行比較。將比較之結果保持於驗證電路5中之狀態暫存器5a。狀態暫存器5a除比較之結果以外，亦於抹除、寫入時使用。控制暫存器6控制電荷泵4。控制暫存器7進行列解碼器2等列系之控制，且輸出用於此之信號RDEC、SGD、SGS。控制暫存器8控制行系位址、快取、感測放大器及快取3等，且輸出用於此之信號LTRS、UTRS、STBn、BITSCAN。 CG驅動器9接收信號SGD、SGS、字串位元址信號STRADD、列位元址信號ROWADD，並產生信號SGD[7：0]、SGS[7：0]、CG[7：0]。CG驅動器9產生用以自信號STRADD及信號SGD選擇1個字串之汲極側選擇閘極電晶體之信號SGD[7：0]。又，CG驅動器9產生用以自信號STRADD及信號SGS選擇1個字串之1個源極側選擇閘極電晶體之信號SGS[7：0]。進而，CG驅動器9產生用以自列位址ROWADD選擇1個字元線之信號CG[7：0]。狀態機(State Machine)10接收指令、及信號ROWADD、COLADD、STRADD、PB。狀態機10解釋指令，且基於所解釋及接收之信號對控制暫存器6～8進行控制，並通過該控制而掌管讀取、寫入、抹除等之控制。第1緩衝器11自半導體記憶裝置100之外部接收控制信號、例如晶片鎖存賦能信號CEnx、允寫信號WEnx、讀取賦能信號REnx、指令鎖存賦能信號CLEx、位元址鎖存賦能信號ALEx、防寫信號WPnx。另一第1緩衝器12接收信號IOx＜7：0＞。信號IOx例如為位元址、資料、指令碼等。指令解碼器13對自緩衝器11、12接收之信號進行解碼，並基於解碼而取得指令。指令被供給至狀態機10。又，指令解碼器13輸出下述信號(指令)CMD_STATUS。位元址緩衝器14對自緩衝器12接收之信號進行解碼，並基於解碼之結果及狀態機10之控制而產生位元址信號ROWADD、COLADD、STRADD、PB。暫存器15保持用以規定半導體記憶裝置100之動作之詳細情況之值。暫存器15輸出下述信號F_NF。信號F_NF被供給至驗證電路5。資料緩衝器16對自緩衝器11、12接收之信號進行解碼，並基於解碼而取得寫入資料YIO。輸出緩衝器17暫時地保持應自半導體記憶裝置100輸出之資料，且為了將其輸出而供給至緩衝器12。選擇電路18基於信號CMD_STATUS將自感測放大器及快取3接收之資料或自狀態暫存器5a接收之狀態信號STATUS供給至輸出緩衝器17。記憶體記憶胞陣列1例如具有圖2、圖3所示之構造。圖2係第1實施形態之記憶胞陣列之一部分立體圖。圖3係第1實施形態之記憶胞陣列之一部分剖面圖。圖2表示2個字串。圖3係沿著YZ平面且表示8個字串。作為示例，1個區塊包含8個字串。如圖2、圖3所示，於基板sub之表面及上方設置電路區域CU。可於電路區域CU形成列解碼器2、感測放大器及快取3、電荷泵4、及狀態機10等。於電路區域CU之上方形成有包含導電材料之後閘極BG。後閘極BG沿著xy平面擴展。又，於基板sub之上方形成有複數個字串Str。圖2表示各字串Str包含16個記憶胞電晶體MTr0～MTr15之例。於無需相互區別末尾附註有數位之參照符號(例如胞電晶體MTr)之情形時，使用省略了參照符號之末尾之數位的記載，該記載係指所有附下標之參照符號。胞電晶體MTr7與MTr8經由後閘極電晶體BTr而連接。源極側選擇閘極電晶體SSTr及汲極側選擇閘極電晶體SDTr分別與胞電晶體MTr0、MTr15連接。於電晶體SSTr、SDTr之上方分別延伸有源極線SL、位元線BL。電晶體SSTr、SDTr分別與源極線SL、位元線BL連接。胞電晶體MTr0～MTr15包含半導體柱SP及半導體柱SP之表面之絕緣膜IN2(圖4所示)，進而分別包含沿著x軸延伸之字元線(控制閘極)WL0～WL15。字元線WL0～WL15藉由列解碼器2而連接於對應之CG線CG(CG線CG0～CG15)。如圖4所示，半導體柱SP之表面之絕緣膜包含區塊絕緣膜IN2a、包含絕緣材料之電荷陷阱層IN2b、及穿隧絕緣膜IN2c。胞電晶體MTr非揮發地記憶基於電荷陷阱層IN2b中之載子之個數而規定之資料。返回至圖2、圖3，半導體柱SP例如包含後閘極BG之上方之矽。於半導體柱SP中形成有源極/汲極區域(未圖示)，且鄰接之胞電晶體MTr之源極/汲極區域相互連接。構成1個字串Str之2根半導體柱SP由包含後閘極BG中之導電材料之管道層連接，且管道層構成後閘極電晶體BTr。各字元線WL由沿著x軸排列之複數個胞電晶體MTr共有。與相同之字元線WL連接之複數個胞電晶體MTr之集合構成頁面。1頁面具有例如8 K位元組之大小。選擇閘極電晶體SSTr、SDTr包含半導體柱SP、半導體柱SP之表面之閘極絕緣膜(未圖示)，進而分別包含有閘極電極(選擇閘極線)SGSL、SGDL。於半導體柱SP中形成有源極/汲極區域(未圖示)。各閘極電極SGSL由沿著x軸排列之複數個電晶體SSTr共有。各閘極電極SGDL由沿著x軸排列之複數個電晶體SDTr共有。選擇閘極線SGSL0～SGSL7分別屬於字串Str0～Str7。選擇閘極線SGDL0～SGDL7分別屬於字串Str0～Str7。各源極線SL與複數個電晶體SSTr連接。1區塊中之源極線SL相互連接。1個位元線BL經由插塞與複數個選擇閘極電晶體SDTr連接。鄰接之2個字串Str共有源極線SL。圖2、圖3中所示之未設置要素之空間由絕緣膜埋設。藉由列解碼器2而選擇之字元線WL、選擇閘極線SGSL及SGDL由CG驅動器9驅動。圖2、圖3中雖未表示，但1區塊中之屬於不同之字串Str之相同編號之字元線(例如字串Str0之字元線WL0與字串Str7之字元線WL0)電性地連接。基於該構造，字元線WL之充放電所花費之時間長於未以此方式連接之字元線WL中之時間。圖5係記憶體記憶胞陣列1、以及感測放大器及快取3之一部分電路圖。如圖5所示，於1個位元線BL與源極線SL之間連接有複數(僅表示3個)個字串Str。字元線WL0由1區塊中之所有字串共有。字元線WL1～WL7亦同樣地被共有。位元線BL連接於感測放大器及快取3中之感測放大器SA。感測放大器SA如上述般接收感測放大器賦能信號STBn。感測放大器SA之輸出SAOUT被供給至邏輯電路L。邏輯電路L接收上述信號LTRS、UTRS、BITSCAN。邏輯電路L對接收到之信號進行下述各種邏輯運算。邏輯電路L之輸出與資料匯流排DBUS連接。又，邏輯電路L與信號線PFBUS連接。對於輸出至信號線PFBUS之資料於下文敍述。資料匯流排DBUS與快取LDL、快取UDL連接。快取LDL、快取UDL分別接收信號LTRS、UTRS。有效邏輯之信號LTRS、UTRS分別將快取LDL、UDL賦能。資料匯流排DBUS向圖1之資料緩衝器16及自資料緩衝器16搬運資料。快取LDL、UDL各自具有例如圖6之構成。圖6係表示第1實施形態之快取之例之電路圖。如圖6所示，p型之MOSFET(metal oxide semiconductor field effect transistor，金氧半導體場效應電晶體)TP1、n型之MOSFET TN1並聯地連接。並聯連接構造之一端連接於資料匯流排DBUS，其另一端連接於反相器IV1之輸入及反相器IV2之輸出。反相器IV1之輸出與反相器IV2之輸入連接，且作為記憶節點LAT而發揮功能。電晶體TN1之閘極接收信號LTRS(或UTRS)。電晶體TP1之閘極接收信號/LTRS(或/UTRS)。符號「/」表示否定邏輯。快取LDL、UDL具有相同構成，可相互替換。其等之一者於第1實施形態中使用，另一者於第2實施形態中使用。於以下之說明中，為方便起見，假設於第1實施形態中使用快取LDL。如下文中所詳細描述般，圖5所示之構造係相對於全部位元線之各者設置。圖7例示第1實施形態之胞(記憶胞電晶體)之閾值電壓與對應之感測放大器之輸出SAOUT之對應。一般而言，抹除包括對胞施加抹除電壓(脈衝)而使胞之閾值電壓自寫入位元準(未達抹除位準)移向抹除位準(抹除位準以下)。又，一般而言，抹除包括對於抹除對象之胞之抹除驗證，且抹除驗證係檢查伴隨抹除之胞之閾值電壓的變化。胞之閾值電壓之變化係於抹除脈衝施加後，經由輸出SAOUT自1變為0之情況之偵測而被檢測出。感測放大器SA之構成可為任意者。至少只要可偵測對應於指示感測放大器SA之感測之啟動之信號STBn為有效邏輯(例如低位準)之期間之位元線BL上之狀態即可。輸出SAOUT之電位於感測結束後，亦由感測放大器SA予以保持。抹除驗證例如針對每個字串Str進行。即，針對每個字串Str，在電晶體SSTr、SDTr被接通且全部字元線WL被驅動為特定之電位之狀態下，感測位元線BL。圖8例示保持於第1實施形態之快取LDL(或UDL)之資料與抹除驗證之判定結果之對應。如上所述，快取LDL保持自邏輯電路L輸出至資料匯流排DBUS上之資料。邏輯電路L於抹除驗證時，根據基於輸出SAOUT之邏輯運算之結果將資料輸出至匯流排DBUS上。如圖8所示，例如快取LDL保持1或0之情況分別表示對於對應之位元線BL之抹除驗證通過或驗證失效。通常，抹除驗證之通過及失效係以頁面單位判定。於抹除中包含有抹除脈衝之施加及抹除驗證之複數次之重複。抹除驗證之結果係對各字串進行累積。即，將表示某抹除驗證之結果之資料保持於快取LDL，使用所保持之資料及後續之抹除驗證中的感測放大器輸出而獲得該後續之抹除驗證的結果。表示該所獲得之結果之資料儲存於快取。重複該步驟。圖9中例示抹除驗證之期間之感測放大器輸出SAOUT、保持於快取LDL之資料、及基於其等之抹除驗證結果。圖9表示快取LDL藉由初始化而保持“1”資料(驗證通過)，並根據感測放大器輸出SAOUT之邏輯狀態而儲存之快取LDL之最終狀態。於此次之抹除驗證結果變為抹除位準以下，即輸出SAOUT為“0”之情形時，於快取LDL保持“1”資料(通過)。另一方面，於此次之抹除驗證結果未達抹除位準，即輸出SAOUT為“1”之情形時，於快取LDL儲存“0”資料。該輸出SAOUT與快取LDL之邏輯運算係藉由邏輯電路L而進行。由於係於快取LDL被初始化為“1”之後進行抹除驗證，故而省略快取LDL自“0”開始之例。圖7～圖9之抹除驗證之結果與資料之關係終究為示例。例如，在初始狀態下被保持於快取LDL之資料亦可為“0”。另外，可將任意之抹除驗證應用於第1實施形態。並不由抹除驗證之詳細情況限定第1實施形態。圖10係表示第1實施形態之感測放大器及快取3之一部分之電路圖。圖10遍及1頁面而表示圖5之感測放大器及快取3中之部分。如圖10所示，於對應於1頁面之所有位元線BL0～BLi－1之各者設置有圖5所示之感測放大器及快取3之一部分。i為自然數，且相當於1頁面中位元線之個數。位元線BL0～BLi－1之感測放大器輸出被供給至各個邏輯電路L，且分別作為其輸出資料DBUS0～DBUSi－1而被輸出。信號線PFBUS共通地連接。邏輯電路L及信號線PFBUS以輸出對於各邏輯電路L所連結之位元線BL之失效或通過之結果，且對信號PFBUS輸出1頁面量之失效判定之位元線(位元)之個數之方式構成。信號PFBUS如上述般被供給至驗證電路5。圖11係第1實施形態之半導體記憶裝置之一部分節點之電位的時序圖。尤其是，圖11表示第1實施形態中之抹除驗證之期間之時序圖，且對某抹除物件區塊進行表示。圖11之動作例如通過狀態機10控制控制暫存器6、7、8而執行。如圖11所示，於時刻t0，信號erase自高位準移行至低位準。高位準之信號erase表示半導體記憶裝置100為抹除脈衝之施加中，即，為對抹除對象區塊施加抹除所必需之電壓之狀態。於抹除中亦包括電荷泵4之升壓或放電作必需之動作。又，於時刻t0，將信號evfy設為高位準(有效邏輯)。高位準之信號evfy表示半導體記憶裝置100正在讀取抹除驗證。抹除驗證係抹除之一環，於抹除脈衝之施加後進行。抹除驗證包括對抹除物件區塊中之全部字元線WL施加抹除驗證電壓、確定抹除物件記憶胞所具有之閾值電壓之狀態、使感測放大器及快取3變為動作狀態而確定感測放大器輸出信號SAOUT、及將信號SAOUT儲存於快取LDL。此種動作係對於抹除物件區塊之字串Str0～字串Str7之各者依序進行。以下詳細地敍述抹除驗證。時刻t0～t4係用於字串Str0之抹除驗證之期間。故，於時刻t0～t4之期間，字串位元址信號STRADD被設定為選擇字串Str0之值。又，於時刻t0之前，所有CG線CG被充電至抹除驗證電壓Vevfy。開始時刻t0之抹除驗證，並且將列解碼器賦能信號RDEC設為高位準(有效邏輯)。其結果，CG線CG之電位被傳送至對應之字元線WL，自時刻t0起字元線WL被充電至抹除驗證電壓Vevfy。又，於時刻t0，SG線SGD、SGS移行至高位準。由於信號STRADD選擇字串Str0，故而高位準之SG線SGD、SGS之電位被傳送至字串Str0之選擇閘極線SGDL0、SGSL0。又，快取LDL於時刻t0被初始化。其結果，所有快取LDL保持“1”資料。於自時刻t0起至抹除驗證讀取物件之胞電晶體變為可穩定地讀取之狀態為止之特定時間，進行待機。若成為此種狀態，則信號STBn為低位準(有效邏輯)。有效邏輯之信號STBn對各感測放大器SA賦能。各感測放大器SA之動作開始後，經過一定時間後，信號STBn於時刻t1返回高位準。其結果，於時刻t1各感測放大器輸出SAOUT確定。再者，快取UDL於第1實施形態中不被使用，於下述第2實施形態中使用。繼而，信號LTRS成為高位準(有效邏輯)，各快取LDL中之資料被讀取。該所讀取之各資料與對應之感測放大器輸出SAOUT一同藉由對應之邏輯電路L進行邏輯運算。即，對位元線BL0～BLi－1之各者對輸出SAOUT及快取LDL之資料進行邏輯運算。邏輯運算係如參照圖9所說明般。利用各邏輯電路L之運算結果被儲存於對應之快取LDL。所儲存之結果於時刻t2藉由信號LTRS變為低位準(無效邏輯)而確定。繼而，進行對於快取LDL中之資料之檢查，即計數失效位元數。於該檢查中包括判定抹除驗證讀取之結果(即快取LDL中之資料)是否對全部位元線通過，即全部快取LDL中之資料是否通過，或者其個數是否未達預先設定之個數。特定之個數例如與每1頁面之容許失效位元元數相等。為了檢查，於時刻t3將信號failscan設為高位準(有效邏輯)。信號failscan係狀態機10之內部信號，且係與信號BITSCAN相同之信號，有效邏輯之信號failscan指示位元元掃描動作。又，於時刻t3將SG線SGD、SGS、及信號evfy設為低位準(無效邏輯)。另一方面，於時刻t3以後信號RDEC亦維持為高位準。其結果，對字元線WL持續傳送信號CG線CG之電位，即，維持為抹除驗證電壓Vevfy。該情況與不需要對後續之字串Str1之抹除驗證進行字元線WL之放電及再充電相關。如上所述，利用字元線WL於不同之字串Str間共有之情況。又，於時刻t3，將信號LTRS設為高位準，其結果，各快取LDL之資料由對應之邏輯電路L接收。進而，於時刻t3將信號BITSCAN設為高位準(有效邏輯)。其結果，各邏輯電路L將表示對於對應之位元線BL之失效或通過之資料輸出至信號線PFBUS。實際上，如上述般，信號PFBUS輸出全部位元線BL中之失效判定之位元線BL之個數，即失效位元之總數。該失效位元元總數係對於檢查對象之字串Str0之失效位元總數。失效位元元總數被通知給驗證電路5。驗證電路5將失效位元元總數與由自暫存器接收之信號F_NF表示之閾值比較。於失效位元總數未達閾值之情形時，驗證電路5將通過之意旨之狀態設定於狀態暫存器5a。另一方面，於失效位元總數為閾值以上之情形時，驗證電路5將失效之意旨之狀態設定於狀態暫存器5a。藉由以上，結束對於字串Str0之抹除驗證。伴隨該情況，於時刻t4，將信號failscan、BITSCAN、LTRS設為低位準。再者，圖11表示字串Str0通過抹除驗證之例。狀態機10接收對於字串Str0之狀態信號，識別字串Str0通過抹除驗證之情況，繼而，執行字串Str1之抹除驗證。字串Str1之抹除驗證與字串Str0之抹除驗證除位址之指定以外相同。即，於時刻t4～時刻t8之期間，字串位元址信號STRADD被設定為選擇字串Str1之值。於時刻t4，將信號evfy設為高位準，抹除驗證開始。又，於時刻t4，SGD、SGS移行至高位準。其結果，字串Str1之選擇閘極線SGDL1、SGSL1變為高位準。進而，於時刻t4快取LDL被初始化。如上所述，自字串Str0之抹除驗證繼續，信號RDEC維持高位準，字元線WL維持抹除驗證電壓Vevfy。因此，不需要重新對字元線WL充電的時間。繼而，於時刻t5～時刻t8，進行與時刻t1～t4中之動作分別相同之動作。其結果，作為信號PFBUS表示對於字串Str1之失效位元總數。圖11表示字串Str1抹除驗證失效之例。狀態機10識別字串Str1為抹除驗證失效之情況，並準備再對抹除物件區塊施加抹除脈衝。因此，於時刻t8，列解碼器信號RDEC被設為低位準，字串位元址信號STRADD被設為不選擇任何字串Str之值。其結果，字元線WL自CG線CG分離，字元線WL開始放電，自抹除驗證電壓Vevfy降低。其次，自時刻t9起施加抹除脈衝。因此，信號erase被設為高位準。於抹除脈衝之施加後，與自時刻t0起之步驟同樣地，再次進行抹除驗證。如此，直至某字串Str之抹除驗證失效為止，信號RDEC維持高位準，進而，字元線WL維持抹除驗證電壓Vevfy，且為了字串之抹除驗證，感測放大器賦能信號STBn依序變為有效邏輯。圖12係第1實施形態之半導體記憶裝置之抹除的流程表。圖12之流程亦與圖11同樣，例如，通過狀態機10對控制暫存器6、7、8進行控制而執行。如圖12所示，狀態機10將驗證電路5中之狀態暫存器5a初始化(步驟S1)。於步驟S2，狀態機10對抹除物件區塊施加抹除脈衝。步驟S2對應於圖11之信號erase為高位準之期間。於步驟S3，將用以特定字串位元址之信號初始化。實際上，字串位元址信號STRADD設為0。於圖12，作為特定字串位址之參數N設定為0者而進行描述。N為0以上7(最大之字串之編號)以下之自然數。於步驟S4，狀態機10進行對於所指定之字串StrN之抹除驗證讀取。步驟S4相當於圖11之信號evfy為高位準之期間，如上所述，包括自胞之資料之讀取、感測、各感測放大器輸出SAOUT與對應之快取LDL中之資料的邏輯運算、邏輯運算結果之向各快取LDL之儲存。其次，於步驟S5，狀態機10對關於字串StrN之失效位元數進行計數。繼而，於步驟S6，狀態機10將失效位元元數與閾值比較。步驟S5、S6相當於圖11之信號BITSCAN為高位準之期間，如上所述，包括向信號PFBUS之失效位元元數之輸出、失效位元數與閾值之比較、及比較結果向狀態暫存器5a之儲存。於步驟S6中之判定為Yes之情形時，進行對於下一個字串Str之抹除驗證。具體而言，首先於步驟S7中，狀態機10判定對於所有字串Str之抹除驗證是否結束。更具體而言，狀態機10判定進行正前之抹除驗證之字串Str是否為最後之字串。於本例中，判定N是否為7。若步驟S7中之判定為Yes，則其意味著已對所有字串Str結束抹除驗證，流程結束。若步驟S7中之判定為No，則流程移行至步驟S8。於步驟S8中，狀態機10使N增加1。即，狀態機10使信號STRADD增加1。於步驟S8之後，流程返回步驟S4。於步驟S6中之判定為No之情形時，流程移行至步驟S9。於步驟S9中，狀態機10判定抹除及抹除驗證之組合之重複數是否超過了閾值(上限)。如上所述，若某一字串Str抹除驗證失效則再次進行抹除(抹除脈衝施加)。然而，通常對抹除與抹除驗證之組合之重複數設置上限。其原因在於超過上限之區塊係作為區塊抹除失效處理。因此，狀態機10利用暫存器等保持對於抹除物件之區塊之抹除的次數，將所保持之次數於步驟S9中與閾值進行比較。於步驟S9之判定為No之情形時，流程移行至步驟S10。於步驟S10，狀態機10準備再向抹除物件區塊施加抹除脈衝。該準備如上述般例如包括字元線WL之放電，相當於自圖11之時刻t8起之動作。步驟S10之後，流程返回步驟S2。於步驟S9中之判定為Yes之情形時，流程移行至步驟S11。於步驟S11，為了表示抹除物件之區塊之抹除失敗之情況，狀態機10於狀態暫存器5a設定失效之意旨之資料。繼而，結束抹除。如以上所說明般，根據第1實施形態之半導體記憶裝置，於讀取對於某一字串Str之抹除驗證後，字元線WL維持抹除驗證電壓Vevfy。因此，無需用於對於後續之字串Str之抹除驗證之字元線WL之放電及向抹除驗證之再充電。字元線WL之放電係於抹除驗證失效且再次進行抹除時執行。藉此，尤其是，於如在各字串被平均地抹除之情況下自複數個字串獲得抹除驗證通過之情形時，與字元線WL之每個字串之充放電之例相比，抹除(及抹除驗證)所需要之時間變短。 (第2實施形態) 於第1實施形態中，對每個字串計數失效位元數。另一方面，於第2實施形態中，對遍及所有字串而累積之失效位元數進行計數。圖13係第2實施形態之半導體記憶裝置之方塊圖。圖13係基於第1實施形態(圖1)，於圖1添加有幾個要素。如圖13所示，暫存器15進而保持2個閾值F_BSPF、F_BSPF_ACCU，並輸出分別表示該等之信號F_BSPF、F_BSPF_ACCU。信號F_BSPF、F_BSPF_ACCU由選擇電路19接收。選擇電路19藉由狀態機10之控制而將信號F_BSPF、F_BSPF_ACCU之一者作為信號F_NF輸出。與第1實施形態相同，信號F_NF由驗證電路5接收。閾值F_BSPF與由第1實施形態之信號F_NF表示之閾值(閾值F_NF)相同。即，係用於失效位元數計數之閾值。另一方面，閾值F_BSPF_ACCU係用於遍及全部字串而累積之失效位元數計數之閾值。閾值F_BSPF與閾值F_BSPF_ACCU不同。驗證電路5進而具有狀態暫存器5b。狀態暫存器5b保持對於遍及全部字串而累積之失效位元數計數之判定之結果。狀態暫存器5b中之結果作為信號STATUS_STR被供給至狀態機10。信號STATUS_STR被供給至選擇電路18。選擇電路18若自指令解碼器13接收信號CMD_STATUS_STR，則將信號STATUS_STR供給至輸出緩衝器17。輸出緩衝器17將接收到之信號STATUS_STR自半導體記憶裝置100輸出。圖13描述輸出信號STATUS及信號STATUS_STR之一者之例。然而，亦可為如下形態：除與第1緩衝器12連接之輸入輸出IO以外，並設置其他之IO埠，自各個IO埠同時輸出信號STATUS、STATUS_STR。對於除第2實施形態中說明之要素(元件)以外之要素，包括圖2～圖6、圖10在內皆與第1實施形態相同。圖14係第2實施形態之半導體記憶裝置之一部分之節點之電位的時序圖。尤其是，圖14表示第2實施形態中之抹除驗證之期間之時序圖，且針對某一抹除對象區塊表示。圖14之動作例如通過狀態機10對控制暫存器6、7、8進行控制而執行。首先，於抹除前或至少於抹除驗證前將快取UDL初始化。又，抹除結束、即截至時刻t20之信號erase要向低位準變化之動作，與第1實施形態相同。自時刻t20起進行對於最初之字串Str0之驗證讀取。截至時刻t20～t22之動作與第1實施形態(圖11)之時刻t0～t3之動作本質上相同。不同之處在於：邏輯運算係如圖15所示；於邏輯運算中使用快取UDL中之資料；及邏輯運算之結果被保持於快取UDL。基於使用快取UDL，於時刻t22之前一刻將信號UTRS設為高位準(有效邏輯)。圖15例示第2實施形態之感測放大器輸出、快取資料、及基於該等之抹除驗證結果。於對於字串Str0之抹除驗證讀取中，快取UDL為初始狀態，保持“1”資料。對於字串Str(在目前之例中為字串Str0)之抹除驗證讀取之結果，若輸出SAOUT為“0”，則如圖15之第1列所示般，邏輯運算之結果為“1”(通過)。該結果被保持於對應之快取UDL。另一方面，若輸出SAOUT為“1”，則如第2列所示般，邏輯運算之結果為“0”(失效)。該結果被保持於對應之快取UDL。返回圖14。於時刻t22，信號UTRS變為低位準(無效邏輯)，藉此確定快取UDL之資料。繼而，進行對於字串Str1之抹除驗證讀取，並累積至對於字串Str0之結果。不進行對於字串Str0之失效位元數計數。此點與第1實施形態為對照。為了進行對於字串Str1之抹除驗證讀取，首先，信號evfy於時刻t23亦繼續維持高位準。於時刻t23以後信號RDEC亦維持高位準，因此，字元線WL維持抹除驗證電壓Vevfy。此方面係與第1實施形態相同。另一方面，於時刻t23，SG線SGD、SGS被設為低位準(無效邏輯)一次。係為了自選擇字串Str0之狀態向選擇字串Str1之狀態移行。繼而，信號STRADD被設定為選擇字串Str1之狀態。該狀態持續至時刻t28之前為止。於時刻t24，狀態機10使SG線SGD、SGS為高位準。繼而，狀態機10進行對於字串Str1之抹除驗證讀取。對於字串Str1、及後續之所有字串Str之抹除驗證讀取僅物件不同，與對於字串Str0之抹除驗證讀取本質上相同。首先，於時刻t25之正前對感測放大器SA賦能，於時刻t25確定感測放大器SA之感測結果，表示各輸出SAOUT。繼而，信號UTRS變為高位準，藉此，讀取各快取UDL中之資料並且與對應之輸出SAOUT一同作為藉由邏輯電路L進行邏輯運算之物件。邏輯運算係如下所示。如上所述，對於某一字串Str之抹除驗證讀取之結果(輸出SAOUT)累積於對於之前之字串Str之結果。具體而言，係如圖15所述。圖15之第1列對應於對於之前檢查之字串Str之結果均為通過，且對於當下之字串之結果亦為通過之情形。結果，所儲存之值為“1”(通過)。第2列對應於對於之前檢查之字串Str之結果均為通過，且對於當下之字串之結果為失效之情形。結果，儲存之值為“0”(失效)。第3列及第4列對應於對於之前檢查之字串Str之至少任一個之結果為失效之情形。於第3列及第4列之情況下，不論對於當下之字串之結果，所儲存之值為“0”(失效)。繼而，於時刻t26，信號UTRS變為低位準，藉此，確定快取UDL之資料。其後，與字串Str0、Str1同樣地進行對於字串Str2～Str7之抹除驗證讀取，結果，於時刻t40，所累積之結果被儲存於快取UDL。狀態機10自時刻t41起進行對於全部字串Str0～Str7之累積之結果之失效位元數計數。該失效位元數計數與第1實施形態之對於各字串之失效位元數計數本質上相同。即，於時刻t41，將信號evfy、SG線SGD、SGS、字元線WL、CG線CG、信號RDEC設為低位準。又，於時刻t41，將信號failscan、BITSCAN、UTRS設為高位準(有效邏輯)。其結果，與第1實施形態相同，作為信號PFBUS輸出失效位元元數。驗證電路5將所累積之失效位元元數(信號PFBUS)與信號F_NF中之閾值F_BSPF_ACCU比較。如上所述，該閾值與第1實施形態之1字串用閾值F_BSPF不同。如圖16所示，若字串累積失效位元數未達閾值(容許數)，則驗證電路5將通過之意旨之狀態設定於狀態暫存器5b。另一方面，若字串累積失效位元數為閾值以上，則將失效之意旨之狀態設定於狀態暫存器5b。圖17係第2實施形態之半導體記憶裝置之抹除之流程表。圖17之流程亦與圖14同樣，例如，通過狀態機10對控制暫存器6、7、8進行控制而執行。圖17之流程之例大致包含兩個步驟。於第1步驟中，如參照圖14所說明般，集中檢查全部字串，並判定區塊平均之驗證結果。此種檢查高速結束。於第1步驟中包括下述步驟S31～S34。於第2步驟中，進行每個字串之檢查及再抹除。此種檢查與詳細之結果相關。於第2步驟中包括下述步驟S41～S49。如圖17所示，於步驟S31，狀態機10將驗證電路5中之狀態暫存器5a、5b初始化。於步驟S32中，狀態機10對抹除物件區塊施加抹除脈衝。步驟S32對應於圖14之信號erase為高位準之期間。於步驟S33中，狀態機10對於全部字串累積地進行抹除驗證讀取。步驟S33相當於圖14之信號evfy為高位準之期間，且如上所述，對於字串Str0～Str7包含自胞之資料之讀取、感測、各感測放大器輸出SAOUT與各快取UDL之資料之邏輯運算、及邏輯運算結果向各快取UDL之儲存。步驟S33之結果，即對於字串Str0～Str7之抹除驗證讀取之累積之結果被儲存於快取UDL。於步驟S34，狀態機10檢查快取UDL中之字串累積驗證結果。即，首先，自全部快取UDL輸出失效或通過之意旨之資料作為信號PFBUS。信號PFBUS保持保持失效之意旨之資料之UDL的個數(字串累積失效位元數)。驗證電路5將字串累積失效位元數與閾值F_BSPF_ACCU比較。步驟S34相當於圖14之信號failscan、BITSCAN為高位準之期間。若字串累積失效位元數未達閾值，則串累積抹除驗證為通過，驗證電路5將通過之意旨設定於暫存器5b。另一方面，若字串累積失效位元數為閾值以上，則串累積抹除驗證為通過，驗證電路5將通過之意旨設定於暫存器5b。於步驟S34中之判定為No之情形時，流程移行至步驟S36。步驟S36與圖12之步驟S9相同。於步驟S36，狀態機10判定抹除及抹除驗證之組合之重複數是否超過了閾值(上限)。若步驟S36之判定為No，則流程返回步驟S32。若步驟S36之判定為Yes，則流程移行至步驟S37。步驟S37與圖12之步驟S11同樣。於步驟S37，狀態機10於狀態暫存器5b設定失效之意旨之資料。繼而，結束抹除。失效之意旨之狀態暫存器5b之值意味著串累積抹除驗證已失敗。另一方面，於步驟S34中之判定為Yes之情形時，流程移行至步驟S39。於步驟S39，狀態機10判定抹除序列是否僅指定高速之抹除驗證，即串累積抹除驗證。該判定例如通過預先設定於狀態機10之模式之判定而進行。於抹除序列僅包括高速判定之模式之情形時，流程結束。另一方面，於抹除序列包括詳細之判定之模式之情形時，流程移行至第2階段。第2階段自步驟S41開始。第2階段與第1實施形態本質上相同，對每個字串連續地進行抹除驗證。即，步驟S41～S50分別與圖12之S2～S11相同。於步驟S41，狀態機10對抹除物件區塊施加抹除脈衝。於步驟S42，狀態機將參數N初始化為0。於步驟S43，狀態機10進行對於指定之字串StrN之抹除驗證讀取。步驟S43如上述般，包括自胞之資料之讀取、感測、各感測放大器輸出SAOUT與對應之快取LDL中之資料之邏輯運算、及邏輯運算結果向各快取LDL之儲存。於步驟S44，狀態機10計數對於字串StrN之失效位元數。於步驟S45，狀態機10將失效位元元數與閾值F_BSPF比較。步驟S44、S45包括向信號PFBUS之失效位元元數之輸出、失效位元數與閾值之比較、及比較結果向狀態暫存器5a之儲存。若步驟S45之結果為Yes，則於步驟S46，狀態機10判定進行正前之抹除驗證之字串Str是否為最後之字串。若步驟S46中之判定為Yes，則流程結束，若為No，則於步驟S47，狀態機10使N增加1。於步驟S47之後，流程返回步驟S43。於步驟S45中之判定為No之情形時，於步驟S48，狀態機10判定抹除及抹除驗證之組合之重複數是否超過了閾值(上限)。於重複數未超過上限之情形時，狀態機10於步驟S49，準備再向抹除對象區塊施加抹除脈衝，繼而流程返回步驟S41。於步驟S48中之判定為Yes之情形時，狀態機10於步驟S50，於狀態暫存器5a設定失效之意旨之資料。如以上所說明般，根據第2實施形態，遍及複數個字串而累積對於各字串之抹除驗證之結果，並對於該累積之結果判定失效或通過。於如先前技術之每個字串之判定及再抹除之情形時，每當某一字串為失效時，進行再抹除，而重複失效判定及再抹除。若省略每個字串之抹除驗證而僅進行串累積抹除驗證，則可高速地結束抹除驗證。又，因特定之字串之例如製造上之缺陷或長期使用劣化而導致每當有抹除命令時多數地重複失效判定及再抹除。進而，於某一區塊包含重複失效判定之複數個字串之情形時，上述失效及再抹除之組合相對於抹除物件區塊重複。相對於此，根據第2實施形態，於對於重複失效判定之複數個字串於每個字串進行驗證之前，可發現包含此種字串之區塊。該情況與抹除所需要之時間之縮短相關。第2實施形態之流程亦可代替圖17而如圖18所示。圖18係第2實施形態之半導體記憶裝置之抹除之第1變化例之流程表。如圖18所示，於步驟S36中之判斷為Yes之情形時，流程經由步驟S37而移行至步驟S39。即，於字串累積之抹除驗證失效且抹除之重複數超過上限之情形時，移行至每個字串之抹除驗證。根據第1變化例，於抹除脈衝施加與抹除驗證之組合進行複數次之情形時，很可能於初次之抹除驗證等中全部字串變為失效。若串累積抹除驗證通過之後移行至每個字串之抹除驗證，則可縮短抹除驗證所花費之整體之時間。又，第2實施形態亦可與第1實施形態組合而如圖19所示。圖19係第2實施形態之半導體記憶裝置之抹除之第2變化例的流程表。自步驟S1起至步驟S11係與圖12同樣。但是，於步驟S1，如參照圖12之步驟S1所說明般，除狀態暫存器5a以外，亦將狀態暫存器5b初始化。於S6，於判定某一字串StrN之抹除驗證失效，且抹除及抹除驗證之組合之重複次數超過閾值(上限)之情形時，流程移行至步驟S11。於步驟S11，為了表示抹除物件區塊之每個字串之抹除驗證為失效，狀態機10於狀態暫存器5a設定失效之意旨之資料。其後不結束抹除之方面係與第1實施形態不同。於本例中，自每個字串之抹除驗證向串累積抹除驗證移行。更具體而言，流程自步驟S11移行至步驟S33。於步驟S33，狀態機10進行串累積抹除驗證讀取。步驟S33之結果，即抹除驗證讀取之結果被儲存於快取UDL。步驟S33包括自圖14之時刻t20至t41之動作。其次，於步驟S34，狀態機10檢查快取UDL中之字串累積驗證結果。於步驟S34中之判定為Yes之情形時，抹除結束。另一方面，於步驟S34中之判定為No之情形時，流程移行至步驟S37。於步驟S37，狀態機10於狀態暫存器5b設定失效之意旨之資料。於第2變化例中獲得如下優勢。於區塊具有複數個字串之情形時，於現有技術中，因特定之字串中產生之例如製造上之缺陷或長期使用劣化導致該字串中之抹除驗證未通過，而重複每個字串之抹除驗證失效及再抹除之組合。進而，包含該字串之區塊因一部分字串之缺陷或劣化而被判定為失效，無缺陷或劣化之區域亦陷入無法使用之狀況。於第2例中，即便於每個字串之抹除驗證中，某一字串為失效，抹除亦不會結束而進行字串累積驗證。其結果，並非進行每個字串之檢查，而係收集抹除物件區塊之平均之失效位元之資訊，從而可快速地知道區塊之概略性之抹除結果。該者有助於半導體記憶裝置100之便利性之提昇。 (第3實施形態) 第3實施形態係關於一種包含第2實施形態之半導體記憶裝置、及其控制器之半導體記憶系統。圖20表示第3實施形態之半導體記憶系統300。如圖20所示，半導體記憶系統300包括第2實施形態之半導體記憶裝置100及控制器200。半導體記憶裝置100與控制器200進行通訊。控制器200包括關於半導體記憶裝置100之控制之硬體及軟體。控制器200產生晶片賦能信號CEnx、允寫信號WEnx、讀取賦能信號REnx、指令鎖存賦能信號CLEx、位元址鎖存賦能信號ALEx、及防寫信號WPnx，並將該等賦予半導體記憶裝置100。又，控制器200產生位元址、指令、資料等信號，並經由雙向匯流排IOx＜7：0＞而賦予半導體記憶裝置100。半導體記憶裝置100經由雙向匯流排IOx＜7：0＞而將資料賦予控制器200。亦可視需要設置將半導體記憶裝置100已結束抹除等動作之意旨通知給控制器200之機構。控制器200與主機裝置400進行通訊。指令解碼器13若接收信號CMD_STATUS及CMD_STATUS_STR，則如圖13所示且參照圖13所說明般，將該等信號供給至選擇電路18。選擇電路18若接收信號CMD_STATUS則將來自狀態暫存器5a之信號STATUS供給至輸出緩衝器。另一方面，選擇電路18若接收信號CMD_STATUS_STR則將來自狀態暫存器5b之信號STATUS_STR供給至輸出緩衝器17。輸出緩衝器17將所接收之信號STATUS或STATUS_STR自半導體記憶裝置100輸出至雙向匯流排IOx＜7：0＞上。該信號被控制器200接收，並被控制器200內之例如管理控制器之整體之模組接收。模組將所接收之信號用於後續之動作之判斷。模組例如包括軟體或硬體、或者其等之組合。於本實施形態中，移行/不移行至串累積抹除驗證後之每個字串之抹除驗證之決定係委託於控制器200之判斷。此方面與第2實施形態形成對立。參照圖21對第3實施形態之半導體記憶系統之動作進行說明。圖21係表示第3實施形態之半導體記憶系統之抹除之任務的圖。自圖之上方朝向下方時間經過。於圖之左側記載控制器200之處理或判斷，於右側記載有半導體記憶裝置100之處理或動作。箭頭表示命令或資料之流動。如圖21所示，控制器200發佈將抹除之執行向半導體記憶裝置100指示之指令(任務T1)。抹除命令包括串累積抹除驗證之執行之指示、及是否進而同時進行每個字串之抹除驗證之指示。例如，於期望縮短抹除所花費之時間之情形時，控制器200賦予不進行每個字串之抹除驗證之命令。於與串累積抹除驗證同時，每個字串之抹除驗證之結果亦為必需之情形時，控制器200賦予亦進行每個字串之抹除驗證之命令。半導體記憶裝置100基於指令之內容進行抹除及抹除驗證(任務T2)。抹除驗證為串累積抹除驗證、及視情況為每個字串之抹除驗證。半導體記憶裝置100若結束抹除則將抹除結束之意旨通知給控制器200。其次，控制器200發佈串累積抹除驗證之狀態之取得命令(任務T3)。半導體記憶裝置100若接收命令則使信號CMD_STATUS_STR活化，並自狀態暫存器5b通過雙向匯流排IOx＜7：0＞而將狀態信號STATUS_STR向控制器200輸出(任務T4)。於抹除命令亦指示每個字串之抹除驗證之執行之情形時，半導體記憶裝置100使信號CMD_STATUS活化並自狀態暫存器5a通過雙向匯流排IOx＜7：0＞將狀態信號STATUS向控制器200輸出。控制器200若接收狀態信號，則基於該信號判斷其次應進行之動作(任務T5)。控制器200所接收之資訊與驗證之結果之組合之例表示於圖22中。於進行串累積抹除驗證及每個字串之抹除驗證之情形且狀態STATUS及狀態STATUS_STR兩者為通過之情形時，其意味著區塊抹除為通過。因此，一般而言，控制器200關於抹除無需進一步取得資訊，或進一步進行動作。故，控制器200可移行至執行來自主機裝置400之其他之工作等之任意之動作。另一方面，於狀態STATUS失效且狀態STATUS_STR通過之情形時，其暗示可能於特定字串存在容許數以上之失效。於此情形時，若於半導體記憶裝置100之記憶容量中有餘裕，則控制器200可將抹除物件之區塊判斷為區塊抹除失效。或者，控制器200可選擇追加取得資訊而探索例如除去了特定字串之可利用之區域等方法。又，於狀態STATUS_STR失效之情形時，多數情況下判斷為區塊抹除失效。於此種情形且抹除命令不包括亦進行每個字串之抹除驗證之指示之情形時，控制器200可選擇追加取得資訊而探索被判定為失效之區塊內可利用之區域(字串)。為了該進一步之探索，控制器200將執行對於特定字串StrN之抹除驗證之命令發佈給半導體記憶裝置100(任務T6)。半導體記憶裝置100若接收命令則對一個字串StrN進行抹除驗證(任務T7)。該抹除驗證具有圖23所示之流程。圖23之流程相當於圖12之流程之一部分，且於僅字串StrN進行抹除驗證之方面與圖12之流程不同。具體而言，進行步驟S1、S4、S5、S6，若步驟S6中之判斷為Yes，則流程結束，若為No則進行步驟S11。繼而，半導體記憶裝置100將驗證之結果儲存於暫存器5a，並且將字串StrN之抹除驗證之結束通知給控制器200。返回圖21，若控制器200接收通知，則將取得字串N之抹除驗證之狀態資訊之命令發佈給半導體記憶裝置100(任務T8)。半導體記憶裝置100若接收命令則使信號CMD_STATUS活化，並自狀態暫存器5a通過雙向匯流排IOx＜7：0＞將狀態信號STATUS向控制器200輸出(任務T9)。控制器200根據所接收之狀態資訊，更新保持於控制器內之字串不良資訊表。具體而言，若字串StrN之抹除驗證為通過，則控制器200識別包含該字串之區塊雖然整體不良，但具有抹除結束之一部分區域之意旨。而且，將此種資訊於字串不良資訊表中保持。字串不良資訊表例如保持於控制器200中之揮發性或非揮發性記憶體上。控制器200將可使用之區域無特別區別地用作通常區域，或作為容易產生不良之區域進行特別之處理等。如何處理係依存於半導體記憶系統300之設計。另一方面，若字串StrN之抹除驗證失效，則控制器200例如基於亦不需要包含字串StrN之區塊整體之情況，之後不對字串StrN進行存取，且亦不對包含字串StrN之區塊進行存取。如以上所說明般，根據第3實施形態，半導體記憶裝置100根據來自外部之命令進行串累積抹除驗證、每個字串之抹除驗證、1字串抹除驗證，並輸出狀態信號STATUS及STATUS_STR。關於該等各種驗證及狀態資訊之取得之一系列之動作並非半導體記憶裝置100之自主之動作，而係根據控制器200之控制及命令而進行。因此，可提供進行細緻之控制及精細之狀況之把握的可能性，且可準備亦利用先前技術中不得不抹除失效之抹除不良區塊之可能性，從而維持將記憶容量有效活用之途徑。而且，可於短時間內執行該步驟。半導體記憶裝置100限於準備各種抹除驗證之選項，如何使用該等係委託給控制器200。因此，可對半導體記憶裝置100之使用形態提供靈活性。

1:記憶胞陣列 2:列解碼器 3:感測放大器及快取 4:電荷泵 5:驗證電路 5a、5b:狀態暫存器 6～8:控制暫存器 9:CG驅動器 10:狀態機 11、12:第1緩衝器 13:指令解碼器 14:位址緩衝器 15:暫存器 16:資料緩衝器 17:輸出緩衝器 18:選擇電路 19:選擇電路 100:半導體記憶裝置 200:控制器 300:半導體記憶系統 400:主機裝置 BG:後閘極 BL:位元線 BTr:後閘極電晶體 CU:電路區域 DBUS:資料匯流排 IN2:絕緣膜 IN2a:區塊絕緣膜 IN2b:電荷陷阱層 IN2c:穿隧絕緣膜 IV1:反相器 IV2:反相器 L:邏輯電路 LDL:快取 MTr:記憶胞電晶體 MTr0～MTr15:記憶胞電晶體 SA:感測放大器 SDTr:第1電晶體 SGDL:閘極電極(選擇閘極線) SGDL0～SGDL7:選擇閘極線 SGSL:閘極電極(選擇閘極線) SGSL0～SGSL7:選擇閘極線 SL:源極線 SP:半導體柱 SSTr:第2電晶體 Str:字串 Sub:基板 TP1:p型之MOSFET TN1:n型之MOSFET UDL:快取 WL:字元線 WL0～WL15:字元線(控制閘極)

圖1係第1實施形態之半導體記憶裝置之方塊圖。圖2係第1實施形態之記憶胞陣列之一部分立體圖。圖3係第1實施形態之記憶胞陣列之一部分剖面圖。圖4係第1實施形態之胞電晶體之剖面圖。圖5係第1實施形態之記憶胞陣列、感測放大器及快取之一部分電路圖。圖6係表示第1實施形態之快取之例之電路圖。圖7係表示第1實施形態之胞之閾值電壓與感測放大器輸出之對應之圖。圖8係表示第1實施形態之快取資料與驗證判定結果之對應之圖。圖9係例示第1實施形態之感測放大器輸出、快取資料、及基於其等之抹除驗證結果之圖。圖10係第1實施形態之感測放大器及快取之一部分電路圖。圖11係第1實施形態之半導體記憶裝置之一部分節點之電位之時序圖。圖12係第1實施形態之半導體記憶裝置之抹除之流程表。圖13係第2實施形態之半導體記憶裝置之方塊圖。圖14係第1實施形態之半導體記憶裝置之一部分節點之電位之時序圖。圖15係例示第2實施形態之感測放大器輸出、快取資料、及基於其等之抹除驗證結果之圖。圖16係表示第2實施形態所累積之失效(fail)位元數與閾值之比較結果之圖。圖17係第2實施形態之半導體記憶裝置之抹除之流程表。圖18係第2實施形態之半導體記憶裝置之抹除之第1變化例之流程表。圖19係第2實施形態之半導體記憶裝置之抹除之第2變化例之流程表。圖20係表示第3實施形態之半導體記憶系統之圖。圖21係表示第3實施形態之半導體記憶系統之抹除之任務的圖。圖22係表示第3實施形態之複數個驗證之結果之組合的圖。圖23係第3實施形態之1字串抹除驗證之流程表。

1:記憶胞陣列

2:列解碼器

3:感測放大器及快取

4:電荷泵

5:驗證電路

5a:狀態暫存器

6:控制暫存器

7:控制暫存器

8:控制暫存器

9:CG驅動器

10:狀態機

11:第1緩衝器

12:第1緩衝器

13:指令解碼器

14:位址緩衝器

15:暫存器

16:資料緩衝器

17:輸出緩衝器

18:選擇電路

100:半導體記憶裝置

Claims

一種半導體記憶裝置，其包含：記憶體區塊，其包括：第1記憶體串，其包括第1選擇電晶體，第1記憶胞，及第2記憶胞；及第2記憶體串，其包括第2選擇電晶體，第3記憶胞，及第4記憶胞；第1位元線，其連接於上述第1記憶體串及上述第2記憶體串；第1選擇閘極線，其連接於上述第1選擇電晶體之閘極；第2選擇閘極線，其連接於上述第2選擇電晶體之閘極；第1字元線，其連接於上述第1記憶胞之閘極及上述第3記憶胞之閘極；第2字元線，其連接於上述第2記憶胞之閘極及上述第4記憶胞之閘極；及控制器，其係構成為：對上述第1記憶胞、上述第2記憶胞、上述第3記憶胞及上述第4記憶胞執行抹除操作，於上述抹除操作之後，以施加至上述第1字元線之第1驗證電壓對上述第1記憶胞執行第1驗證操作且以施加至上述第2字元線之第2驗證電壓對上述第2記憶胞執行上述第1驗證操作，及於上述第1驗證操作之後，以施加至未自上述第1驗證操作放電(discharged)的上述第1字元線之上述第1驗證電壓對上述第3記憶胞執行第2驗證操作且以施加至未自上述第1驗證操作放電的上述第2字元線之上述第2驗證電壓對上述第4記憶胞執行上述第2驗證操作。
如請求項1之半導體記憶裝置，其進一步包含：感測放大器，其連接於上述第1位元線；其中上述控制器係構成為：於上述第1驗證操作及上述第2驗證操作之期間，對上述感測放大器施加賦能信號(enable signal)至少兩次。
如請求項2之半導體記憶裝置，其中上述感測放大器包括：邏輯電路，其係構成為判定：上述第1記憶體串通過(pass)或未通過(fail)上述第1驗證操作及上述第2記憶體串通過或未通過上述第2驗證操作。
如請求項3之半導體記憶裝置，其中上述控制器包括：第1快取，其係構成為儲存上述第1驗證操作及上述第2驗證操作之結果；且上述感測放大器包括：第2快取，其係構成為儲存上述邏輯電路之判定結果。
如請求項1之半導體記憶裝置，其中上述控制器係構成為：以累積方式(cumulative manner)儲存上述第1驗證操作及上述第2驗證操作之結果。
如請求項5之半導體記憶裝置，其中上述控制器係構成為：於累積之未通過的次數(cumulative number of failures)大於或等於預定次數(given number)時，暫停(suspend)上述第1驗證操作及上述第2驗證操作。
如請求項1之半導體記憶裝置，其中上述第1驗證操作及上述第2驗證操作之各者包括：對上述第1記憶體串及上述第2記憶體串之相應一者執行之一系列的次驗證操作(a sequence of sub verify operations)之多個循環(loop)。
一種用於操作半導體記憶裝置之方法，上述半導體記憶裝置包括：記憶體區塊，其包括第1記憶體串，其包括第1選擇電晶體，第1記憶胞，及第2記憶胞；及第2記憶體串，其包括第2選擇電晶體，第3記憶胞，及第4記憶胞；第1位元線，其連接於上述第1記憶體串及上述第2記憶體串；第1選擇閘極線，其連接於上述第1選擇電晶體之閘極；第2選擇閘極線，其連接於上述第2選擇電晶體之閘極；第1字元線，其連接於上述第1記憶胞之閘極及上述第3記憶胞之閘極；及第2字元線，其連接於上述第2記憶胞之閘極及上述第4記憶胞之閘極；上述方法包含：對上述第1記憶胞、上述第2記憶胞、上述第3記憶胞及上述第4記憶胞執行抹除操作，於上述抹除操作之後，以施加至上述第1字元線之第1驗證電壓對上述第1記憶胞執行第1驗證操作且以施加至上述第2字元線之第2驗證電壓對上述第2記憶胞執行上述第1驗證操作，及於上述第1驗證操作之後，以施加至未自上述第1驗證操作放電的上述第1字元線之上述第1驗證電壓對上述第3記憶胞執行第2驗證操作且以施加至未自上述第1驗證操作放電的上述第2字元線之上述第2驗證電壓對上述第4記憶胞執行上述第2驗證操作。
如請求項8之方法，其中上述半導體記憶裝置進一步包括：連接於上述第1位元線之感測放大器，且於上述第1驗證操作及上述第2驗證操作之期間，將賦能信號施加至上述感測放大器至少兩次。
如請求項9之方法，其中上述感測放大器包括：邏輯電路，其構成為判定上述第1記憶體串通過或未通過上述第1驗證操作及上述第2記憶體串通過或未通過上述第2驗證操作。
如請求項10之方法，其中上述半導體記憶裝置進一步包括：第1快取，其係構成為儲存上述第1驗證操作及上述第2驗證操作之結果；且上述感測放大器包括：第2快取，其係構成為儲存上述邏輯電路之判定結果。
如請求項8之方法，其進一步包含：以累積方式儲存上述第1驗證操作及上述第2驗證操作之結果。
如請求項12之方法，其進一步包含：於累積之未通過的次數大於或等於預定次數時，暫停上述第1驗證操作及上述第2驗證操作。
如請求項8之方法，其中上述第1驗證操作及上述第2驗證操作中之各者包括：對上述第1記憶體串及上述第2記憶體串之相應一者執行之一系列的次驗證操作之多個循環。
一種半導體記憶裝置，其包含：記憶體區塊，其包括第1記憶體串及第2記憶體串，上述第1記憶體串包括第1選擇電晶體、第1記憶胞及第2記憶胞，且上述第2記憶體串包括第2選擇電晶體、第3記憶胞及第4記憶胞；第1位元線，其連接於上述第1記憶體串及上述第2記憶體串；第1選擇閘極線，其連接於上述第1選擇電晶體之閘極；第2選擇閘極線，其連接於上述第2選擇電晶體之閘極；第1字元線，其連接於上述第1記憶胞之閘極及上述第3記憶胞之閘極；第2字元線，其連接於上述第2記憶胞之閘極及上述第4記憶胞之閘極；狀態機(state machine)，其係構成為：於接收到對上述半導體記憶裝置之外部的抹除命令時，對上述第1記憶胞、上述第2記憶胞、上述第3記憶胞及上述第4記憶胞執行抹除操作，於上述抹除操作之後，以施加至上述第1字元線之第1驗證電壓對上述第1記憶胞執行第1驗證操作且以施加至上述第2字元線之第2驗證電壓對上述第2記憶胞執行上述第1驗證操作，及於上述第1驗證操作之後，以自上述第1驗證操作之時間維持的施加至上述第1字元線之上述第1驗證電壓對上述第3記憶胞執行第2驗證操作且以自上述第1驗證操作之上述時間維持的施加至上述第2字元線之上述第2驗證電壓對上述第4記憶胞執行上述第2驗證操作。
如請求項15之半導體記憶裝置，其進一步包含：感測放大器，其連接於上述第1位元線，其中上述狀態機係構成為：於上述第1驗證操作及上述第2驗證操作之期間，對上述感測放大器施加賦能信號至少兩次。
如請求項16之半導體記憶裝置，其中上述感測放大器包括：邏輯電路，其係構成為判定上述第1記憶體串通過或未通過上述第1驗證操作及上述第2記憶體串通過或未通過上述第2驗證操作。
如請求項17之半導體記憶裝置，其中上述狀態機包括：第1快取，其係構成為儲存上述第1驗證操作及上述第2驗證操作之結果；且上述感測放大器包括：第2快取，其係構成為儲存上述邏輯電路之判定結果。
如請求項15之半導體記憶裝置，其中上述狀態機進一步構成為：以累積方式儲存上述第1驗證操作及上述第2驗證操作之結果。
如請求項19之半導體記憶裝置，其中上述狀態機進一步構成為：於累積之未通過的次數大於或等於預定次數時，暫停上述第1驗證操作及上述第2驗證操作。
如請求項15之半導體記憶裝置，其中上述第1驗證操作及上述第2驗證操作中之各者包括：對上述第1記憶體串及上述第2記憶體串之相應一者執行之一系列的次驗證操作之多個循環。
如請求項15之半導體記憶裝置，其中於上述第1驗證操作與上述第2驗證操作之間，施加至上述第1字元線之上述第1驗證電壓及施加至上述第2字元線的上述第2驗證電壓係維持自如下之電壓位準：比於上述抹除操作之期間施加至上述第1字元線及上述第2字元線之電壓的電壓位準高之電壓位準。
如請求項15之半導體記憶裝置，其中上述第1選擇電晶體、上述第1記憶胞及上述第2記憶胞係沿著垂直方向(vertical direction)而配置，且上述第2選擇電晶體、上述第3記憶胞及上述第4記憶胞係沿著上述垂直方向而配置。
一種半導體記憶系統，其包含：如請求項15之半導體記憶裝置；及控制器，其係構成為：對上述半導體記憶裝置，發佈上述抹除命令。
一種半導體記憶裝置，其包含：記憶體區塊，其包括第1、第2、第3、第4、第5、第6、第7及第8記憶體串，上述第1記憶體串包括第1選擇電晶體、第1記憶胞及第2記憶胞，上述第2記憶體串包括第2選擇電晶體、第3記憶胞及第4記憶胞，上述第3記憶體串包括第3選擇電晶體、第5記憶胞及第6記憶胞，上述第4記憶體串包括第4選擇電晶體、第7記憶胞及第8記憶胞，上述第5記憶體串包括第5選擇電晶體、第9記憶胞及第10記憶胞，上述第6記憶體串包括第6選擇電晶體、第11記憶胞及第12記憶胞，上述第7記憶體串包括第7選擇電晶體、第13記憶胞及第14記憶胞，且上述第8記憶體串包括第8選擇電晶體、第15記憶胞及第16記憶胞；第1位元線，其連接於上述第1、第2、第3、第4、第5、第6、第7及第8記憶體串；第1選擇閘極線，其連接於上述第1選擇電晶體之閘極；第2選擇閘極線，其連接於上述第2選擇電晶體之閘極；第3選擇閘極線，其連接於上述第3選擇電晶體之閘極；第4選擇閘極線，其連接於上述第4選擇電晶體之閘極；第5選擇閘極線，其連接於上述第5選擇電晶體之閘極；第6選擇閘極線，其連接於上述第6選擇電晶體之閘極；第7選擇閘極線，其連接於上述第7選擇電晶體之閘極；第8選擇閘極線，其連接於上述第8選擇電晶體之閘極；第1字元線，其連接於上述第1、第3、第5、第7、第9、第11、第13及第15記憶胞之閘極；第2字元線，其連接於上述第2、第4、第6、第8、第10、第12、第14及第16記憶胞之閘極；及狀態機，其係構成為：於接收到對上述半導體記憶裝置之外部的抹除命令時，對上述第1、第2、第3、第4、第5、第6、第7、第8、第9、第10、第11、第12、第13、第14、第15及第16記憶胞執行抹除操作，於上述抹除操作之後，以施加至上述第1字元線之第1驗證電壓對上述第1記憶胞執行第1驗證操作且以施加至上述第2字元線之第2驗證電壓對上述第2記憶胞執行上述第1驗證操作，於上述第1驗證操作之後，以不變的施加至上述第1字元線之上述第1驗證電壓對上述第3記憶胞執行第2驗證操作且以不變的施加至上述第2字元線之上述第2驗證電壓對上述第4記憶胞執行上述第2驗證操作，於上述第2驗證操作之後，以不變的施加至上述第1字元線之上述第1驗證電壓對上述第5記憶胞執行第3驗證操作且以不變的施加至上述第2字元線之上述第2驗證電壓對上述第6記憶胞執行上述第3驗證操作，於上述第3驗證操作之後，以不變的施加至上述第1字元線之上述第1驗證電壓對上述第7記憶胞執行第4驗證操作且以不變的施加至上述第2字元線之上述第2驗證電壓對上述第8記憶胞執行上述第4驗證操作，於上述第4驗證操作之後，以不變的施加至上述第1字元線之上述第1驗證電壓對上述第9記憶胞執行第5驗證操作且以不變的施加至上述第2字元線之上述第2驗證電壓對上述第10記憶胞執行上述第5驗證操作，於上述第5驗證操作之後，以不變的施加至上述第1字元線之上述第1驗證電壓對上述第11記憶胞執行第6驗證操作且以不變的施加至上述第2字元線之上述第2驗證電壓對上述第12記憶胞執行上述第6驗證操作，於上述第6驗證操作之後，以不變的施加至上述第1字元線之上述第1驗證電壓對上述第13記憶胞執行第7驗證操作且以不變的施加至上述第2字元線之上述第2驗證電壓對上述第14記憶胞執行上述第7驗證操作，及於上述第7驗證操作之後，以不變的施加至上述第1字元線之上述第1驗證電壓對上述第15記憶胞執行第8驗證操作且以不變的施加至上述第2字元線之上述第2驗證電壓對上述第16記憶胞執行上述第8驗證操作。
如請求項25之半導體記憶裝置，其進一步包含：感測放大器，其連接於上述第1位元線，其中上述狀態機進一步構成為：於上述第1驗證操作及上述第2驗證操作之期間，對上述感測放大器施加賦能信號至少兩次。
如請求項26之半導體記憶裝置，其中上述感測放大器包括：邏輯電路，其係構成為判定上述第1記憶體串通過或未通過上述第1驗證操作以及上述第2記憶體串通過或未通過上述第2驗證操作。
如請求項27之半導體記憶裝置，其中上述狀態機包括：第1快取，其係構成為儲存上述第1驗證操作及上述第2驗證操作之結果；且上述感測放大器包括：第2快取，其係構成為儲存上述邏輯電路之判定結果。
如請求項25之半導體記憶裝置，其中上述狀態機進一步構成為：以累積方式儲存上述第1驗證操作及上述第2驗證操作之結果。
如請求項29之半導體記憶裝置，其中上述狀態機進一步構成為：於累積之未通過的次數大於或等於臨限值時，暫停上述第1驗證操作及上述第2驗證操作。
如請求項25之半導體記憶裝置，其中上述第1、第2、第3、第4、第5、第6、第7及第8驗證操作之各者包括針對上述第1、第2、第3、第4、第5、第6、第7及第8記憶體串之相應一者執行之一系列的次驗證操作之多個循環。
如請求項25之半導體記憶裝置，其中於上述第1驗證操作與上述第2驗證操作之間，施加至上述第1字元線之上述第1驗證電壓及施加至上述第2字元線的上述第2驗證電壓係於如下之電壓位準而不變：比於上述抹除操作之期間施加至上述第1字元線及上述第2字元線之電壓的電壓位準高之電壓位準。
如請求項25之半導體記憶裝置，其中上述第1選擇電晶體、上述第1記憶胞及上述第2記憶胞係沿著垂直方向而配置，上述第2選擇電晶體、上述第3記憶胞及上述第4記憶胞係沿著上述垂直方向而配置，上述第3選擇電晶體、上述第5記憶胞及上述第6記憶胞係沿著上述垂直方向而配置，上述第4選擇電晶體、上述第7記憶胞及上述第8記憶胞係沿著上述垂直方向而配置，上述第5選擇電晶體、上述第9記憶胞及上述第10記憶胞係沿著上述垂直方向而配置，上述第6選擇電晶體、上述第11記憶胞及上述第12記憶胞係沿著上述垂直方向而配置，上述第7選擇電晶體、上述第13記憶胞及上述第14記憶胞係沿著上述垂直方向而配置，且上述第8選擇電晶體、上述第15記憶胞及上述第16記憶胞係沿著上述垂直方向而配置。
一種半導體記憶系統，其包含：如請求項25之半導體記憶裝置；及控制器，其係構成為：對上述半導體記憶裝置，發佈上述抹除命令。