CN101421824A - 对集成电路进行临界尺寸控制的修整工艺 - Google Patents

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Abstract

本发明揭示采用修整工艺对集成电路进行临界尺寸控制的蚀刻衬底的方法。在一个实施例中，所述蚀刻方法包含：在靶层(120)上提供第一硬掩模层(130)；在所述第一硬掩模层(130)上提供第二硬掩模层(140)；在所述第二硬掩模层(140)上提供光致抗蚀剂层(150)；在所述光致抗蚀剂层(150)中形成图案；将所述图案转移到所述第二硬掩模层(140)中；以及用所述第二硬掩模层(140)顶上的所述光致抗蚀剂层(150)来修整所述第二硬掩模层(140)。在修整蚀刻期间，所述第二硬掩模层(140)的顶表面受所述光致抗蚀剂(150)保护，且所述靶层(120)受所述上覆的第一硬掩模层(130)保护，因此，所述修整蚀刻可以是腐蚀性的。

Description

对集成电路进行临界尺寸控制的修整工艺
技术领域
本发明涉及集成电路制造领域，更确切地说涉及对集成电路进行临界尺寸控制的修整工艺。
背景技术
在半导体工业中，集成电路(IC)装置已变得更快、更小且更高效。这种趋势随着增加芯片上的电路密度的制造技术的发展而持续。
减小临界尺寸是增加电路密度的重要方式之一。临界尺寸(critical dimension，CD)是可在半导体装置制造期间形成的最小几何特征的尺寸(互连线、触点、沟槽等的宽度)。为了便于形成更小的组件和更快、更高效的电路，需要减小临界尺寸。
减小CD的一种方式是使用采用波长较短的光的光刻。然而，随着光的波长减小，光致抗蚀剂材料变得越来越不透光。因此，当前的光刻技术在减小CD方面存在限制。
减小CD的另一种方式是在通过光刻工艺形成图案之后通过蚀刻工艺来修整或缩小光致抗蚀剂图案。通常采用修整工艺来减小特征边缘的粗糙度、减小特征大小和/或增大特征之间的间隔。然而，当只使用此光致抗蚀剂时，蚀刻到具有小CD的下伏层或结构中可能颇费工夫。当深入地蚀刻到衬底中以界定较小特征时，到蚀刻工艺完成时，光致抗蚀剂图案已被蚀刻工艺更改。这导致衬底在所需图案外部被蚀刻。不良的蚀刻可导致装置性能缺陷和不良合格率。为了避免此问题，人们已使用硬掩模将图案从光致抗蚀剂转移到衬底中。
减小CD的又一种方式是在将图案从光致抗蚀剂转移之后但在将图案转移到衬底中之前，通过蚀刻工艺来缩小或修整硬掩模。然而，此方法也存在问题。在缩小硬掩模的图案宽度的同时，硬掩模的厚度也可能减小。第6,420,097号美国专利说明了借以使硬掩模在光致抗蚀剂下面选择性地凹陷的工艺。然而，在缩小硬掩模的同时，也使下伏于硬掩模下的所关注的衬底或层穿过硬掩模的开口而暴露于硬掩模蚀刻剂。这些问题使腐蚀性的蚀刻工艺无法用于减小CD。此外，所述工艺局限于使用将准许凹陷的特定材料，且甚至这一点也可能导致偏离所需尺寸。
发明内容
在本发明的一个方面，揭示一种用于集成电路的蚀刻方法。所述方法包括：在靶层上提供第一硬掩模层；在所述第一硬掩模层上提供第二硬掩模层；在所述第二硬掩模层上提供光致抗蚀剂层；在所述光致抗蚀剂层中形成图案；将所述图案转移到所述第二硬掩模层中；以及用所述第二硬掩模层顶上的所述光致抗蚀剂层来修整所述第二硬掩模层。
在以上方法中，所述靶层可包括从由绝缘体、半导体和金属组成的群组中选出的材料。第一硬掩模层可包括无定形碳层。第一硬掩模层可包括有机下层。第一硬掩模层可具有在从约200
Figure A200780013652D0006141750QIETU
到约20,000
Figure A200780013652D0006141750QIETU
范围内的厚度。第一硬掩模层可具有小于约20：1的纵横比。
在上文所描述的方法中，第二硬掩模层可包括无机层。所述无机层可包括介电抗反射涂层(dielectric anti-reflective coating，DARC)。所述无机层可包括从由氮氧化硅、氧化硅或氮化硅组成的群组中选出的材料。第二硬掩模层可包括含硅的有机层。第二硬掩模层可具有在从约50
Figure A200780013652D0006141750QIETU
到约1,000
Figure A200780013652D0006141750QIETU
范围内的厚度。在所述方法中，所述光致抗蚀剂可包括从由13.5nm光致抗蚀剂、157nm光致抗蚀剂、193nm光致抗蚀剂和248nm光致抗蚀剂组成的群组中选出的光致抗蚀剂。
在上文所描述的方法中，将图案转移到第二硬掩模层中可包括使用各向异性蚀刻工艺。使用各向异性蚀刻工艺可包括使用基于碳氟化合物的等离子体。在所述方法中，修整第二硬掩模层可包括使第二硬掩模层的特征宽度减小至少约10
Figure A200780013652D0006141750QIETU
。修整第二硬掩模层可包括相对于光致抗蚀剂层和第一硬掩模层而选择性地蚀刻第二硬掩模层。修整第二硬掩模层可包括以比第一硬掩模层的蚀刻速率快约1倍与1,000倍之间的速率蚀刻第二硬掩模层。修整第二硬掩模层可包括以每秒约1
Figure A200780013652D0006141750QIETU
与10
Figure A200780013652D0006141750QIETU
之间的速率蚀刻第二硬掩模层。
在所述方法中，修整第二硬掩模层可包括各向同性地蚀刻第二硬掩模层。修整第二硬掩模层可包括用等离子体来蚀刻第二硬掩模层。所述等离子体可包括含氟的等离子体。所述等离子体可包括从由基于NF3的等离子体和基于SF6的等离子体组成的群组中选出的等离子体。或者，修整第二硬掩模层可包括使用湿式蚀刻工艺。使用湿式蚀刻工艺可包括使用缓冲氧化物蚀刻工艺(buffered oxide etch process)。缓冲氧化物蚀刻工艺可包括使用包括HF、NH4F和H2O的蚀刻剂。
上文所描述的方法可进一步包括将修整第二硬掩模层所得的图案转移到第一硬掩模层中。将修整第二硬掩模层所得的图案转移到第一硬掩模层中可包括使用高密度等离子体蚀刻工艺。将修整第二硬掩模层所得的图案转移到第一硬掩模层中可包括以比第二硬掩模层的蚀刻速率快大约5倍以上的速率蚀刻第一硬掩模层。将修整第二硬掩模层所得的图案转移到第一硬掩模层中可包括使用基于硫和氧的等离子体来蚀刻第一硬掩模层。将修整第二硬掩模层所得的图案转移到第一硬掩模层中可包括使10sccm与75sccm之间的二氧化硫流动到处理腔室中。将修整第二硬掩模层所得的图案转移到第一硬掩模层中可包括使20sccm与60sccm之间的二氧化硫流动到处理腔室中。将修整第二硬掩模层所得的图案转移到第一硬掩模层中可进一步包括使10sccm与100sccm之间的氧流动到处理腔室中。将修整第二硬掩模层所得的图案转移到第一硬掩模层中可进一步包括使氩流动到处理腔室中。
上文所描述的方法可进一步包括在第二硬掩模层上提供底部抗反射涂覆(BARC)层。所述底部抗反射涂覆层可具有在约200
Figure A200780013652D0006141750QIETU
到约500
Figure A200780013652D0006141750QIETU
范围内的厚度。
在本发明的另一方面，揭示一种用于制造集成电路装置的方法。所述方法包括：在衬底上提供第一硬掩模；在所述第一硬掩模上提供第二硬掩模；在所述第二硬掩模上提供具有图案的抗蚀剂；使用所述抗蚀剂的图案来各向异性地蚀刻第二硬掩模；以及用第二硬掩模顶上的抗蚀剂来各向同性地蚀刻所述第二硬掩模。
在所述方法中，集成电路装置可包括存储器。集成电路装置可包括微处理器。抗蚀剂层可包括从由光致抗蚀剂和压印光刻抗蚀剂(imprint lithography resist)组成的群组中选出的材料。
在本发明的另一方面，揭示一种用于对集成电路装置进行临界尺寸控制的修整工艺。所述修整工艺包括：在修整工艺期间，通过在衬底上提供第一硬掩模来保护衬底，其中下伏于第二硬掩模下的第一硬掩模具有图案；以及在修整工艺期间，通过在第二硬掩模顶上提供抗蚀剂来保护第二硬掩模的顶表面。
在本发明的又一方面，揭示一种用于集成电路的掩蔽结构。所述掩蔽结构包括：形成于靶层上的第一硬掩模层；以及形成于第一硬掩模层上的第二硬掩模层，所述第二硬掩模层包括具有经配置以覆盖第一硬掩模层的掩蔽部分的图案；以及形成于第二硬掩模层上的抗蚀剂层，所述抗蚀剂层包括具有对应于第二硬掩模层的掩蔽部分的掩蔽部分的图案。在所述掩蔽结构中，第二硬掩模层的掩蔽部分的每个暴露的侧表面可具有小于约50
Figure A200780013652D0006141750QIETU
rms的平均粗糙度。第二硬掩模层的掩蔽部分的每个暴露的侧表面可具有约10
Figure A200780013652D0006141750QIETU
rms与约50
Figure A200780013652D0006141750QIETU
rms之间的平均粗糙度。
在上文所描述的掩蔽结构中，第二硬掩模层的掩蔽部分的宽度可与抗蚀剂层的对应掩蔽部分的宽度大致相同。或者，第二硬掩模层的掩蔽部分的宽度可比抗蚀剂层的对应掩蔽部分的宽度窄。第二硬掩模层的掩蔽部分的每个暴露的侧表面可在抗蚀剂层下面凹陷至少5
Figure A200780013652D0006141750QIETU
。
在本发明的又一方面，揭示一种制造集成电路的方法。所述方法包括针对从由掺杂、氧化、氮化和选择性沉积组成的群组中选出的工艺使用上文所描述的掩蔽结构。
附图说明
图1A到图1F是说明根据本发明实施例的用于集成电路的蚀刻工艺的示意性横截面。
图2A到图2C说明根据本发明实施例的使用具有高选择性的蚀刻剂来形成硬掩模的部分工艺。
图3A和图3B说明根据本发明实施例的使用BARC层来形成硬掩模的部分工艺。
图4是图1D的部分成形的集成电路的局部透视图。
图5是说明根据本发明实施例的对一硬掩模层的修整速率的曲线图。
图6A到图6C是用扫描电子显微镜拍摄的以图5所示的修整速率修整的硬掩模图案的俯视图的显微照片。
图7是图6C的放大图。
图8是用扫描电子显微镜拍摄的图7的经修整的硬掩模图案的侧横截面的显微照片。
图9是说明根据本发明实施例的对另一硬掩模层的修整速率的曲线图。
图10A到图10C是用扫描电子显微镜拍摄的以图9所示的修整速率修整的硬掩模图案的俯视图的显微照片。
具体实施方式
定义
在此文献的上下文中，将术语“半导体衬底”定义为表示任何包括半导体材料的构造，其中包含(但不限于)例如半导体晶片的块状半导体材料(单独的或在上面包括有其它材料的集成组合件中)，以及半导体材料层(单独的或在包括其它材料的集成组合件中)。术语“衬底”指代任何支撑衬底，其中包含(但不限于)上文所描述的半导体衬底。此外在本文献的上下文中，除非另有指示，否则术语“层”涵盖单数形式和复数形式两者。如本文中所使用，术语“有机物”指代碳和含碳的材料，因而包含无定形碳以及光致抗蚀剂。还请注意，如本文中所使用，“氧化硫”表示任何主要由硫与氧的组合(例如二氧化硫)组成的化合物。
如本文中所使用，术语“靶层”指代其中根据上覆硬掩模中所形成的图案来形成或处理半导体装置、组件或零件的层。靶层可以是上文所描述的半导体衬底的一部分。靶层可由金属、半导体和/或绝缘体形成。在靶层中，可形成集成电路装置的例如存储器或微处理器的部分。虽然针对优选实施例将穿过硬掩模的“处理”描述为蚀刻以将硬掩模图案转移到靶层中，但所属领域的技术人员将了解，其它实施例中的处理可包括穿过所述硬掩模的(例如)氧化、氮化、选择性沉积、掺杂等。
如本文中所使用，术语“修整”指代清理层的粗糙度或在横向方向上减小层的特征宽度。所述术语可与“缩小”互换使用。
还将了解，将图案从第一层级转移到第二层级涉及在第二层级中形成大体上对应于第一层级上的特征的特征。举例来说，第二层级中的线的路径将大体上遵循第一层级上的线的路径，且第二层级上的其它特征的位置将对应于第一层级上的类似特征的位置。然而，由于(例如)修整和生长步骤的缘故，第一层级与第二层级的特征的确切形状和大小可能不同。举例来说，视蚀刻化学物质和条件而定，可相对于第一层级上的图案而放大或减小形成所转移的图案的特征的大小及其之间的相对间距，同时仍与同一初始“图案”相似。
总体蚀刻工艺
图1A到图1F说明根据本发明实施例的蚀刻集成电路的方法。参看图1A，在衬底110上提供靶层120。接着，在靶层120上提供第一硬掩模层130。在第一硬掩模层130上提供第二硬掩模层140。第二硬掩模层140优选比第一硬掩模层130薄。此外，第二硬掩模层140由不同于第一硬掩模层130的材料的材料形成。最后，在第二硬掩模层140上提供光致抗蚀剂层150。
参看图1B，使用例如常规光刻技术的光刻在光致抗蚀剂层150中形成图案。接着，如图1C所示，通过蚀刻工艺将图案转移到第二硬掩模层140中。接着，通过各向同性蚀刻工艺来修整或缩小第二硬掩模层140，同时光致抗蚀剂层150位于第二硬掩模层140顶上，如图1D所示。
接下来，如图1E所示，将第二硬掩模层140中的图案转移到第一硬掩模层130中。在一个实施例中，可使用基于SO2的等离子体干式显影蚀刻(dry develop etch，DDE)来将图案转移到第一硬掩模层130中。使用干式显影蚀刻工艺，蚀刻第一硬掩模层130以形成用以蚀刻靶层120的硬掩模。在所说明的实施例中，接着如图1E所示，使用第一硬掩模层130来处理靶层120。可如图所示，将已蚀刻的第二硬掩模层140保留在原处，或者在穿过硬掩模处理靶层120之前将其移除。现将在下文中详细地描述以上每个步骤。
硬掩模层的形成
图1A说明待根据一个实施例制造的集成电路(IC)的部分100。在部分100的底部处提供衬底110。在所说明的实施例中，衬底110是硅衬底。在其它实施例中，衬底110可由其它类型的半导体材料形成。
在衬底100上形成靶层120。靶层120是其中待通过IC制造工艺来形成各种IC组件、零件和结构的层。所述组件、零件和结构的实例包含晶体管、电容器、电阻器、二极管、传导线、电极、间隔物、沟槽等。靶层材料的种类取决于待在靶层120中形成的装置的类型。靶层材料的实例包含(但不限于)绝缘体、半导体和金属。
在靶层120上形成第一硬掩模层130。第一硬掩模层130上覆待处理(例如蚀刻)的结构。第一硬掩模层130提供待转移到靶层120中的图案。第一硬掩模层130可由有机材料形成。在所说明的实施例中，第一硬掩模层130由无定形碳形成。优选类型的无定形碳是无色的透明的碳，其便于与下伏层的光对准。因为第一硬掩模层130优选较厚，所以不透明的薄膜可能会妨碍光对准。
在其它实施例中，第一硬掩模层130可由聚合材料形成，所述聚合材料还可用作光致抗蚀剂下层。优选的是，所述聚合材料是碳含量大于常规光致抗蚀剂的有机材料。在美国6,890,448中揭示了聚合材料的实例，该案以引用的形式并入本文中。此外，聚合材料可以是商业上可从马萨诸塞州莫尔伯勒市希普励公司(Shipley Company，Marlborough，MA)购买到的AR系列抗反射剂。
优选的是，第一硬掩模层130相当厚，以便改进对靶层120的处理。第一硬掩模层130优选具有约
Figure A200780013652D00101
与之间的厚度，更优选约
Figure A200780013652D00103
与
Figure A200780013652D00104
之间的厚度。较厚的第一硬掩模层130更能经受穿过硬掩模的处理。然而，第一硬掩模层的厚度取决于纵横比。第一硬掩模层130的纵横比优选小于约20：1，以实现机械稳定性。
在第一硬掩模层130上形成第二硬掩模层140。第二硬掩模层140提供待转移到第一硬掩模层130中的图案。第二硬掩模层140优选提供线宽比光致抗蚀剂层150的线宽窄的图案。
第二硬掩模层140可由无机材料或含硅的有机层形成，在所说明的实施例中，第二硬掩模层140由介电抗反射涂层(DARC)形成，例如富硅氮氧化硅(SiOxNy)。DARC层可含有占层的总重量的约30wt％到约80wt％的量的硅。优选的是，DARC层可含有占层的总重量的约35wt％到约70wt％的量的硅。在另一实施例中，第二硬掩模层140可由硅、氧化硅(SiO2)或氮化硅(Si3N4)形成。
在另一实施例中，第二硬掩模层140可由含硅的有机材料形成。含硅的有机材料不同于可形成第一硬掩模层130的材料。含硅的有机层可含有占层的总重量的约10wt％到约35的量的硅。示范性的含硅的有机材料是SHB-A629(信越(Shin Etsu))。第二硬掩模层140优选具有约
Figure A200780013652D00111
与之间、更优选约
Figure A200780013652D00113
与
Figure A200780013652D00114
之间的厚度。
光致抗蚀剂层的形成和图案化
再次参看图1A，在第二硬掩模层140上形成光致抗蚀剂层150。在所说明的实施例中，光致抗蚀剂层150可由对光刻中所采用的一般光波长(包含248nm、193nm、157nm和13.5nm)敏感的光致抗蚀剂形成。优选的是，光致抗蚀剂层150具有约500
Figure A200780013652D0006141750QIETU
与3,000
Figure A200780013652D0006141750QIETU
之间、更优选约1,000
Figure A200780013652D0006141750QIETU
与2,000
Figure A200780013652D0006141750QIETU
之间的厚度。在图1B中，已使用任何合适的光致抗蚀剂处理技术来对光致抗蚀剂层150进行图案化。
在其它实施例中，抗蚀剂层150可由用于其它类型的用于晶片上的图案成像的光刻的抗蚀剂形成。此光刻的实例包含(但不限于)紫外线(UV)光刻、远紫外线(EUV)光刻、X射线光刻和压印接触光刻。
参看图3A，底部抗反射涂覆(BARC)层360可视情况形成于第二硬掩模层340与光致抗蚀剂层350之间。通常是有机物的BARC通过防止激活光致抗蚀剂的紫外线(UV)辐射的反射来增强分辨率。BARC是广泛可用的，且通常基于对抗蚀剂材料和UV波长的选择而选择。通常基于聚合物的BARC常连同附带的光致抗蚀剂一起被移除。可选的BARC层360优选具有约
Figure A200780013652D00115
与
Figure A200780013652D00116
之间的厚度，更优选约
Figure A200780013652D00117
与
Figure A200780013652D00118
之间的厚度。
将图案转移到第二硬掩模中
优选使用等离子体蚀刻工艺，更优选使用高密度等离子体蚀刻工艺，来将在光致抗蚀剂150中形成的图案转移到第二硬掩模140中。优选的是，等离子体蚀刻工艺是各向异性蚀刻工艺。
在图1C中，已将来自光致抗蚀剂层150的图案转移到第二硬掩模层140中。优选在处理腔室中使用氟碳等离子体干式蚀刻来实现所述转移。可使用优选采用高密度等离子体的干式蚀刻以忠实于抗蚀剂元件的尺寸的方式来提供对第二硬掩模层140的图案化。功率电平和流动速率将基于选定的处理腔室而变更。优选的腔室包含兰姆研究公司(Lam Research Corp.)(弗里蒙特，加利福尼亚)的TCP9400和TCP2300多晶蚀刻腔室(poly etch chamber)以及应用材料公司(Applied Materials Corp.)(圣克拉拉，加利福尼亚)的DPS2多晶蚀刻腔室。所属领域的技术人员将了解，存在若干种可能的可用来将图案从光致抗蚀剂层150转移到第二硬掩模层140中的蚀刻工艺。
优选的是，在下一步骤中，使用用来蚀刻第二硬掩模140的腔室来修整或缩小第二硬掩模层140。在已蚀刻第二硬掩模层140之后，在过渡步骤期间清洗所述腔室。电离功率在腔室保持接通，但偏压功率断开。从腔室中清洗掉用于蚀刻第二硬掩模层140的等离子体。
第二硬掩模的修整
参看图1D和图4，在光致抗蚀剂150处于第二硬掩模层140顶上的同时，缩小或修整第二硬掩模层140。修整步骤导致横向方向上的减小临界尺寸的蚀刻。修整步骤还减小特征边缘粗糙度。优选的是，第二硬掩模层的边缘具有约与约
Figure A200780013652D00122
之间的平均粗糙度(Ra)。优选的是，使用各向同性蚀刻工艺来进行此修整步骤。
在图4中，用虚线展示修整步骤之前的光致抗蚀剂层150和第二硬掩模层140。第二硬掩模层140具有初始线宽L。在修整步骤之后，第二硬掩模层140具有减小的线宽L’。第二硬掩模140的线宽优选减小至少约
Figure A200780013652D00123
。换句话说，初始线宽L与减小的线宽L’之间的差异优选至少为
Figure A200780013652D00124
。在蚀刻程度方面，在横向方向上将第二硬掩模层140的每个暴露的侧表面蚀刻掉至少约
Figure A200780013652D00125
。在一个实施例中，75nm线的线宽减小到64nm。在另一实施例中，77nm线的线宽减小到67nm。
干式蚀刻修整
可使用各向同性等离子体干式蚀刻工艺来缩小包含SiOxNy或SiN的第二硬掩模层140。优选选择修整步骤中所采用的蚀刻剂来选择性地蚀刻第二硬掩模层140，同时只对第一硬掩模层130进行最小程度的蚀刻，因而保护了衬底。在特定实施例中，可用与第一硬掩模层130一样快但比第一硬掩模层130慢的速率来蚀刻第二硬掩模层140。优选的是，用比第一硬掩模层130的蚀刻速率快约1与1,000倍之间、更优选快约2与100倍之间、最优选快约10与100倍之间的速率来蚀刻第二硬掩模层140。
在一个实施例中，可使用在那些材料之间具有较少或没有选择性的蚀刻剂来蚀刻第二硬掩模层140和上覆的光致抗蚀剂层150。可用与上覆的光致抗蚀剂层150的蚀刻速率大致相同或甚至比所述蚀刻速率慢的速率来蚀刻第二硬掩模层140。参看图1D，以与第二硬掩模层140的速率一样快的速率来蚀刻光致抗蚀剂层150。在图1D中，已经将光致抗蚀剂层150蚀刻到与第二硬掩模层140相同的程度，同时将第二硬掩模层140的线边缘粗糙度清除掉，或同时将第二硬掩模层140缩小到具有所需特征宽度。
在光致抗蚀剂层具有小于的厚度的其它实施例中，优选针对修整步骤使用相对于光致抗蚀剂150对第二硬掩模层140具有高度选择性的蚀刻剂。图2A到图2C说明根据本发明实施例的使用具有高度选择性的蚀刻剂来形成硬掩模的部分工艺。在图2A到图2C中，用类似于图1A到图1F的参考标号的参考标号来标注类似零件，但使所述参考标号递增100。参看图2A，在衬底210上提供靶层220。在靶层220上提供第一硬掩模层230。在第一硬掩模层230上提供第二硬掩模层240。在第二硬掩模层240上提供光致抗蚀剂层250。用与上文参看图1B所描述的方式类似或完全相同的方式来进行光致抗蚀剂图案化(未图示)。
在图2A中，已将光致抗蚀剂层250中的图案转移到第二硬掩模层240中。图案转移工艺与上文参看图1C所描述的工艺类似或完全相同。
在图2B中，已相对于光致抗蚀剂层250选择性蚀刻了第二硬掩模层240。优选以比光致抗蚀剂层250的蚀刻速率快约2与1000倍之间、更优选快约2与100倍之间的速率来蚀刻第二硬掩模层240。使用具有高度选择性的蚀刻剂，只在最小程度上蚀刻光致抗蚀剂250，同时将第二硬掩模层240的线边缘粗糙度清除，或同时将第二硬掩模层240缩小到具有所需的特征宽度，从而导致如图所示的凹陷或下陷。
在图2C中，已将第二硬掩模层240中的图案转移到第一硬掩模层230中。图案从第二硬掩模层240到第一硬掩模层230中的转移与稍后将参看图1E详细描述的图案转移完全相同或类似。
参看图3A和图3B，在另一实施例中，在光致抗蚀剂层350与第二硬掩模层340之间形成BARC层360。在图3A和图3B中，用与图1A到图1F的参考标号类似的参考标号来标注类似零件，但使所述参考标号递增200。在此实施例中，以与光致抗蚀剂层350的蚀刻速率几乎相同的速率来蚀刻BARC层360。使用对蚀刻第二硬掩模层340具有高度选择性的蚀刻剂，只在最小程度上蚀刻光致抗蚀剂层350和BARC层360，同时减小第二硬掩模层340的线边缘粗糙度，或同时将第二硬掩模层340缩小到具有所需的特征宽度，如图3B所示。另一方面，使用对第二硬掩模340具有较低选择性的蚀刻剂，将类似于图1A到图1F的实施例，以与第二硬掩模层340的速率几乎一样快或甚至更快的速率来缩小光致抗蚀剂和BARC层。
蚀刻速率对于线的两侧优选在约2与20
Figure A200780013652D0006141750QIETU
/秒之间，亦即，在线的每一侧上在约1与10
Figure A200780013652D0006141750QIETU
/秒之间。用于优选的第二硬掩模层140、240、340上的修整步骤的优选蚀刻剂是含氟的等离子体。所述含氟的等离子体可包含基于NF3或NF6的等离子体。
用于修整步骤的一种优选腔室是兰姆研究公司的TCP9400多晶蚀刻腔室。当使用此腔室时，优选的前驱气体(precursor gas)包含NF3和Ar。在具有单个晶片的优选实施例中，NF3的流动速率优选在约10sccm与50sccm之间，更优选在约15sccm与30sccm之间。Ar的流动速率优选在约15sccm与150sccm之间，更优选在约20sccm与75sccm之间。在所述腔室中，压力优选在约4毫托与20毫托之间，更优选在约5毫托与15毫托之间。优选在原位传递的电离源功率优选在约100W与400W之间，更优选在约150W与300W之间。偏压功率优选在约0W之间。晶片温度优选在约—10℃与20℃之间，更优选在约0℃与10℃之间。另一种优选腔室是应用材料公司的DPS2多晶腔室。
在一个实施例中，对晶片进行修整步骤，所述晶片包含1600
Figure A200780013652D0006141750QIETU
的光致抗蚀剂层、730
Figure A200780013652D0006141750QIETU
的含硅有机层作为第二硬掩模层、以及2500
Figure A200780013652D0006141750QIETU
的有机下层作为第一硬掩模层。约20sccm的NF3和约30sccm的Ar流动到腔室中。腔室经配置以具有约10毫托的压力和约200W的源(感应)功率。在这些条件下，如图5所示，针对特征宽度获得约6
Figure A200780013652D0006141750QIETU
/秒的修整速率。换句话说，针对第二硬掩模层的暴露部分的每一侧获得约3
Figure A200780013652D0006141750QIETU
/秒的蚀刻速率。
图6A到图6C是用扫描电子显微镜拍摄的通过上文所描述的修整步骤修整的硬掩模图案的俯视图的显微照片。在图的左上角显示第二硬掩模图案的以微米计的线宽。在修整步骤之前，第二硬掩模层具有约81nm的初始线宽。在修整步骤之后，所述线宽分别如图6A、图6B和图6C所示减小到约74nm、70nm和69nm。将线宽减小到约74nm、70nm和69nm分别花费约12秒、19秒和21秒。图7是图6C的放大图。图7所示的第二硬掩模层具有约69nm线宽的经修整的图案。
此外，图8是用扫描电子显微镜拍摄的经修整的硬掩模图案的侧横截面的显微照片。图8展示在图案从第二硬掩模层转移到第一硬掩模之后线/间隔图案的横截面，稍后将详细描述所述转移。已经如上文所描述而修整的第二硬掩模层保留在第一硬掩模层的顶上。图8展示极好的保真度和合理的线边缘粗糙度。优选的是，第二硬掩模层的边缘具有约
Figure A200780013652D00141
与约
Figure A200780013652D00142
之间的平均粗糙度(Ra)、更优选小于约的平均粗糙度(Ra)、最优选约
Figure A200780013652D00144
与约之间的平均粗糙度(Ra)。
在另一实施例中，对晶片进行修整步骤，所述晶片包含
Figure A200780013652D00146
的光致抗蚀剂层、的BARC层、
Figure A200780013652D00148
的DARC层作为第二硬掩模层、以及
Figure A200780013652D00149
的无定形碳层作为第一硬掩模层。在此实施例中，如上文参看图3A和图3B所描述的实施例中那样使用BARC层。约20sccm的NF3和约30sccm的Ar流动到腔室中。所述腔室经配置以具有约10毫托的压力和约200W的偏压功率。在这些条件下，如图9所示，针对特征宽度获得约
Figure A200780013652D001410
的修整速率。换句话说，针对第二硬掩模层的暴露部分的每一侧获得约
Figure A200780013652D001411
的蚀刻速率。
图10A到图10C是用扫描电子显微镜拍摄的在图案从第二硬掩模层转移到第一硬掩模中之后的线/间隔图案的俯视图的显微照片，稍后将详细描述所述转移。已如上文所描述而修整的第二硬掩模层保留在第一硬掩模层的顶上。在图的左上角展示第二硬掩模层图案的以微米计的线宽。在修整步骤之前，第二硬掩模层具有约85nm的初始线宽。在修整步骤之后，第二硬掩模层的线宽分别如图10A、图10B和图10C所示减小到约75nm、69nm和63nm。线宽减小到约75nm、69nm和63nm分别花费了约14秒、23秒和32秒。
优选的是，使用针对修整步骤而采用的腔室来蚀刻第一硬掩模层130。在已蚀刻了第二硬掩模层140之后，在过渡步骤期间清洗所述腔室。电离源功率在腔室中保持接通，但偏压功率断开。从腔室中清洗掉因修整第二硬掩模层140而产生的等离子体。
湿式蚀刻修整
可使用各向同性湿式蚀刻工艺来缩小第二硬掩模层。在第二硬掩模层140由SiO2形成的一个实施例中，可针对各向同性湿式蚀刻工艺采用缓冲氧化物蚀刻。缓冲氧化物蚀刻溶液含有HF、NH4F和H2O。在一个实施例中，使用HF浓度在约0.5wt％与20wt％之间、更优选在约2wt％与10wt％之间的溶液。衬底温度优选在约15℃与80℃之间，更优选约20℃与25℃之间。
举例来说，含有6.8％的HF、34％的NH4F和58.6％的H2O的缓冲氧化物蚀刻溶液以约100nm/分钟的速率蚀刻SiO2。蚀刻工艺的持续时间可基于第二硬掩模层140的所需线宽而变更。所属领域的技术人员将了解，可基于第二硬掩模层的所需粗糙度或特征宽度来选择缓冲蚀刻溶液的浓度、衬底温度和蚀刻持续时间。
通过在修整步骤期间在第二硬掩模层140的顶上提供光致抗蚀剂层150，可采用腐蚀性蚀刻工艺来减小粗糙度并减小CD。此腐蚀性蚀刻工艺不会减小第二硬掩模层140的厚度，因为第二硬掩模层140的顶部部分受到上覆光致抗蚀剂层150的保护。此外，形成在靶层120上的第一硬掩模层130保护靶层120免受腐蚀性蚀刻工艺损害。因此，可进行更具腐蚀性的或更长时间的修整步骤来减小CD，而不会对靶层120造成不合意的损害。此更具腐蚀性或更长时间的修整步骤对于在高密度阵列上形成重复图案(例如，用于存储器阵列、导体、电容器等或例如逻辑阵列的微处理器的线)特别有利。
将图案转移到第一硬掩模中
参看图1E，将缩小的或经修整的图案从第二硬掩模层140转移到第一硬掩模层130中。在图1E中，已经将第二硬掩模层140中的图案转移到第一硬掩模层130中。第一硬掩模层130优选由有机材料形成，更优选由无定形碳形成。优选的是，所述蚀刻工艺是干式显影蚀刻(DDE)工艺。优选的是，蚀刻剂包含硫和氧，且优选是等离子体。在所说明的实施例中，在被称为DDE碳蚀刻步骤的工艺中将基于二氧化硫(SO2)的等离子体用作蚀刻剂。优选的是，等离子体工艺使用惰性气体来帮助支撑等离子体。
对第一硬掩模层130进行相对于其它层(例如第二硬掩模层140和下伏的靶层120)对第一硬硬掩模层130具有较高选择性的蚀刻工艺。优选的是，以比第二硬掩模层140的蚀刻速率快约5倍以上、更优选快约10与50倍之间的速率来蚀刻第一硬掩模层130。
用于此蚀刻的一种优选腔室是兰姆研究公司的TCP9400多晶蚀刻腔室。在此腔室中，压力优选在3毫托与20毫托之间，更优选在约5毫托与15毫托之间。优选原位传递的电离源功率优选在175W与400W之间，更优选在约225W与350W之间。偏压功率优选在约25W与125W之间，更优选在约30W与100W之间。电极温度优选在约—5℃与15℃之间，更优选在约0℃与10℃之间。使用此腔室，优选的蚀刻剂气体包含SO2、O2和Ar。在具有单个晶片的优选实施例中，SO2的流动速率优选在约10sccm与75sccm之间，更优选在约20sccm与60sccm之间。O2的流动速率优选在约10sccm与100sccm之间，更优选在约20sccm与80sccm之间。Ar的流动速率优选在约0sccm与175sccm之间，更优选在约0sccm与140sccm之间。
在另一优选腔室(应用材料公司的IPS氧化物蚀刻腔室)中，压力优选在5毫托与20毫托之间，更优选在约7毫托与16毫托之间。原位电离源功率优选在350W与1200W之间，更优选在约400W与1000W之间。偏压功率优选在约40W与150W之间，更优选在约50W与130W之间。电极温度在约—25℃与15℃之间，更优选在约—20℃与10℃之间。使用此腔室，优选的蚀刻剂气体包含SO2、O2、N2和Ar。在具有单个晶片的优选实施例中，SO2的流动速率优选在约10sccm与75sccm之间，更优选在约20sccm与60sccm之间。O2的流动速率优选在约0sccm与100sccm之间，更优选在约0sccm与90sccm之间。Ar的流动速率优选在约0sccm与175sccm之间，更优选在约0sccm与150sccm之间。N2的流动速率优选在约0sccm与125sccm之间，更优选在约0sccm与100sccm之间。
使用基于SO2的等离子体，相对于第二硬掩模层140以较高选择性来蚀刻优选为无定形碳的第一硬掩模层130。DDE蚀刻工艺的选择性有助于提供用于将特征印刷在靶层120上的极好掩模。
此外，优选相对于下伏的靶层120以较高选择性来蚀刻第一硬掩模层130。优选的是，以比靶层120的蚀刻速率快约5倍以上、更优选快约10倍以上的速率来蚀刻第一硬掩模层130。使用优选的材料，可获得100：1以上的选择性。在此蚀刻工艺期间，还蚀刻掉上覆于第二硬掩模层140上的光致抗蚀剂层150。
靶层蚀刻
参看图1F，一旦第一硬掩模130被图案化，便可将其用来处理(例如，蚀刻)靶层120。靶层120可由硅、氧化硅、氮化硅、金属或任何其它需要在集成电路制造期间穿过掩模而被选择性地处理(例如，蚀刻)的材料。在优选实施例中，在同一腔室中处理靶层120，但还可将晶片运输到不同的腔室以供后续处理。优选使用适合于选定靶层的蚀刻化学物来蚀刻靶层120。
可在第一硬掩模层130与靶层120之间使用蚀刻终止层(未图示)。蚀刻终止物可由与用于第二硬掩模层130的材料类似的材料制成，包含DARC和氮化硅，视靶层120的成分而定。蚀刻阻止物避免了蚀刻第一硬掩模层130期间(例如图案转移到第一硬掩模层130期间或移除第一硬掩模层130期间)对靶层120造成的损害。这在靶层120是金属(例如镀金属层)时特别重要。在DDE腔室中蚀刻的金属可能污染所述腔室并减慢处理速度。如果靶层120包含暴露的金属层，那么优选将晶片运输到金属蚀刻腔室，以供进一步处理。当完成了对靶层的处理(例如蚀刻)时，可通过已知的蚀刻工艺(例如湿式蚀刻步骤)来移除任何剩余的硬掩模材料。在所说明的实施例中，在靶层蚀刻步骤期间，第二硬掩模层140保留在第一硬掩模层130顶上。在其它实施例中，可在穿过经图案化的第一硬掩模130来处理靶层120之前，移除第二硬掩模层140。在上文所描述的靶层蚀刻步骤之后，进行例如镀金属的额外步骤以完成集成电路。
对其它类型光刻的应用
在所说明的实施例中，结合光刻使用修整步骤。在其它实施例中，可结合例如压印光刻的其它类型的光刻而使用修整步骤。压印光刻是一种使用刚性机械模板将图案转移到衬底上的技术。在压印光刻工艺中，将光可固化材料放置于第二硬掩模层上。接着，使刚性的透明的(例如石英)模板从上方与光可固化材料接触，从而压印或模制软的抗蚀剂。通过施加光以及图案化来使光可固化材料固化，同时所述模板模制经固化的材料。接着，将图案转移到第二硬掩模层中。随后，缩小第二硬掩模层，同时经固化的材料位于第二硬掩模层的顶上，且下伏的第一硬掩模层保护下伏的半导体衬底。
掩蔽结构
本发明的另一方面提供用于集成电路处理的掩蔽结构。所述掩蔽结构可用于各种工艺，例如掺杂、氧化、氮化和选择性沉积。参看图1D，所述掩蔽结构可包含形成于靶层120上的第一硬掩模层130、形成于第一硬掩模层130上的第二硬掩模层140以及形成于第二硬掩模层140上的抗蚀剂层150。将了解，在一些实施例中，靶层120表示待形成沟槽的硅晶片本身。第二硬掩模层140包含具有经配置以覆盖第一硬掩模层130的掩蔽部分的图案。抗蚀剂层150经配置以具有掩蔽部分对应于第二硬掩模层140的掩蔽部分的图案。第二硬掩模层140的掩蔽部分的每个暴露的侧表面141均已被各向同性地蚀刻。
在一个实施例中，第二硬掩模层的掩蔽部分的每个暴露的侧表面均已被蚀刻至少5
Figure A200780013652D00181
。第二硬掩模层的掩蔽部分的每个暴露的侧表面均可具有在约
Figure A200780013652D00182
与约
Figure A200780013652D00183
之间、更优选小于约
Figure A200780013652D00184
最优选在约
Figure A200780013652D00185
会约
Figure A200780013652D0018142318QIETU
之间的均方根(rootmean square，RMS)粗糙度。第二硬掩模层的掩蔽部分的线宽可与图1D所示的抗蚀剂层的对应掩蔽部分的线宽大致相同。可通过在修整步骤期间使用对第二硬掩模层不具有选择性的蚀刻剂来获得此结构。
在其它实施例中，第二硬掩模层的掩蔽部分的线宽可比抗蚀剂层的对应掩蔽部分的线宽窄。可通过如图2B所示针对修整步骤使用对第二硬掩模层具有较高选择性的蚀刻剂来获得此结构。第二硬掩模层的暴露表面241在光致抗蚀剂层下方凹陷。
虽然已就特定优选实施例描述了本发明，但所属领域的技术人员应明白其它实施例，包含不提供本文所陈述的全部特征和优点的实施例，所述其它实施例也在本发明的范围内。因此，只参照所附权利要求书来界定本发明的范围。

Claims (43)

1.一种用于集成电路的蚀刻方法，其包括：
在靶层上提供第一硬掩模层；
在所述第一硬掩模层上提供第二硬掩模层；
在所述第二硬掩模层上提供抗蚀剂层；
在所述抗蚀剂层中形成图案；
将所述图案转移到所述第二硬掩模层中；以及
用所述第二硬掩模层顶上的所述抗蚀剂层来修整所述第二硬掩模层。
2.根据权利要求1所述的方法，其中所述靶层包括从由绝缘体、半导体和金属组成的群组中选出的材料。
3.根据权利要求1所述的方法，其中所述第一硬掩模层包括无定形碳层。
4.根据权利要求1所述的方法，其中所述第一硬掩模层包括有机下层。
5.根据权利要求1所述的方法，其中所述第一硬掩模层具有在从约
Figure A200780013652C00021
到约20,000
Figure A200780013652C00022
范围内的厚度。
6.根据权利要求1所述的方法，其中所述第一硬掩模层具有小于约20：1的纵横比。
7.根据权利要求1所述的方法，其中所述第二硬掩模层包括无机层。
8.根据权利要求7所述的方法，其中所述无机层包括介电抗反射涂层(DARC)。
9.根据权利要求7所述的方法，其中所述无机层包括从由氮氧化硅、氧化硅或氮化硅组成的群组中选出的材料。
10.根据权利要求1所述的方法，其中所述第二硬掩模层包括含硅的有机层。
11.根据权利要求1所述的方法，其中所述第二硬掩模层具有在从约
Figure A200780013652C00023
到约
Figure A200780013652C00024
范围内的厚度。
12.根据权利要求1所述的方法，其中所述抗蚀剂包括从由157nm光致抗蚀剂、193nm光致抗蚀剂和248nm光致抗蚀剂组成的群组中选出的光致抗蚀剂。
13.根据权利要求1所述的方法，其中将所述图案转移到所述第二硬掩模层中包括使用各向异性蚀刻工艺。
14.根据权利要求13所述的方法，其中使用所述各向异性蚀刻工艺包括使用基于碳氟化合物的等离子体。
15.根据权利要求1所述的方法，其中修整所述第二硬掩模层包括将所述第二硬掩模层的特征宽度减小至少约
16.根据权利要求1所述的方法，其中修整所述第二硬掩模层包括相对于所述抗蚀剂层和所述第一硬掩模层选择性地蚀刻所述第二硬掩模层。
17.根据权利要求1所述的方法，其中修整所述第二硬掩模层包括以比所述第一硬掩模层的所述蚀刻速率快约1与1,000倍之间的速率来蚀刻所述第二硬掩模层。
18.根据权利要求1所述的方法，其中修整所述第二硬掩模层包括以每秒约
Figure A200780013652C00031
与之间的速率来蚀刻所述第二硬掩模层。
19.根据权利要求1所述的方法，其中修整所述第二硬掩模层包括各向同性地蚀刻所述第二硬掩模层。
20.根据权利要求1所述的方法，其中修整所述第二硬掩模层包括用等离子体来蚀刻所述第二硬掩模层。
21.根据权利要求20所述的方法，其中所述等离子体包括含氟的等离子体。
22.根据权利要求21所述的方法，其中所述等离子体包括从由基于NF3的等离子体和基于SF6的等离子体组成的群组中选出的等离子体。
23.根据权利要求1所述的方法，其中修整所述第二硬掩模层包括使用湿式蚀刻工艺。
24.根据权利要求23所述的方法，其中使用所述湿式蚀刻工艺包括使用缓冲氧化物蚀刻工艺。
25.根据权利要求24所述的方法，其中所述缓冲氧化物蚀刻工艺包括使用包括HF、NH4F和H2O的蚀刻剂。
26.根据权利要求1所述的方法，其进一步包括将修整所述第二硬掩模层而产生的图案转移到所述第一硬掩模层中。
27.根据权利要求26所述的方法，其中将修整所述第二硬掩模层而产生的所述图案转移到所述第一硬掩模层中包括使用高密度等离子体蚀刻工艺。
28.根据权利要求27所述的方法，其中将修整所述第二硬掩模层而产生的所述图案转移到所述第一硬掩模层中包括以比所述第二硬掩模层的所述蚀刻速率快约5倍以上的速率来蚀刻所述第一硬掩模层。
29.根据权利要求26所述的方法，其中将修整所述第二硬掩模层而产生的所述图案转移到所述第一硬掩模层中包括使用基于硫和氧的等离子体来蚀刻所述第一硬掩模层。
30.根据权利要求29所述的方法，其中将修整所述第二硬掩模层而产生的所述图案转移到所述第一硬掩模层中包括使10sccm与75sccm之间的二氧化硫流动到处理腔室中。
31.根据权利要求30所述的方法，其中将修整所述第二硬掩模层而产生的所述图案转移到所述第一硬掩模层中包括使20sccm与60sccm之间的二氧化硫流动到处理腔室中。
32.根据权利要求30所述的方法，其中将修整所述第二硬掩模层而产生的所述图案转移到所述第一硬掩模层中进一步包括使10sccm与100sccm之间的氧流动到所述处理腔室中。
33.根据权利要求30所述的方法，其中将修整所述第二硬掩模层而产生的所述图案转移到所述第一硬掩模层中进一步包括使氩流动到所述处理腔室中。
34.根据权利要求1所述的方法，其进一步包括在所述第二硬掩模层上提供底部抗反射涂覆(BARC)层。
35.根据权利要求34所述的方法，其中所述底部抗反射涂覆层具有在从约200
Figure A200780013652C0004181834QIETU
到约500
Figure A200780013652C0004181850QIETU
范围内的厚度。
36.根据权利要求1所述的方法，其中所述集成电路装置包括存储器。
37.根据权利要求1所述的方法，其中所述集成电路装置包括微处理器。
38.根据权利要求1所述的方法，其中所述抗蚀剂层包括压印光刻抗蚀剂。
39.一种用于集成电路的掩蔽结构，其包括：
形成于靶层上的第一硬掩模层；以及
形成于所述第一硬掩模层上的第二硬掩模层，所述第二硬掩模层包括具有经配置以覆盖所述第一硬掩模层的掩蔽部分的图案；以及
形成于所述第二硬掩模层上的抗蚀剂层，所述抗蚀剂层包括其掩蔽部分对应于所述第二硬掩模层的所述掩蔽部分的图案，
其中所述第二硬掩模层的所述掩蔽部分的每个暴露的侧表面均具有小于50
Figure A200780013652C0004181910QIETU
rms的平均粗糙度。
40.根据权利要求39所述的掩蔽结构，其中所述第二硬掩模层的所述掩蔽部分的每个暴露的侧表面均具有约
Figure A200780013652C00041
与约
Figure A200780013652C00042
之间的平均粗糙度。
41.根据权利要求39所述的掩蔽结构，其中所述第二硬掩模层的所述掩蔽部分的宽度与所述抗蚀剂层的所述对应掩蔽部分的宽度大致相同。
42.根据权利要求39所述的掩蔽结构，其中所述第二硬掩模层的所述掩蔽部分的宽度比所述抗蚀剂层的所述对应掩蔽部分的宽度窄。
43.根据权利要求42所述的掩蔽结构，其中所述第二硬掩模层的所述掩蔽部分的每个述暴露的侧表面在所述抗蚀剂层下面凹陷至少
Figure A200780013652C00043
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