CN101371624A - 导体浆料、多层陶瓷基板以及多层陶瓷基板的制造方法 - Google Patents

导体浆料、多层陶瓷基板以及多层陶瓷基板的制造方法 Download PDF

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Abstract

本发明提供一种导体浆料，其含有平均粒径为3μm以下的Ag粉末88～94质量％和Pd粉末0.1～3质量％，所述Ag粉末以及所述Pd粉末的总含有率为88.1～95质量％。本发明还提供一种多层陶瓷基板，是通过多个陶瓷生片的层叠以及烧成而得到的，在内部形成有导电图案以及通道导体，所述通道导体形成在烧成后的孔径为150μm以下的通孔内，含有粒径为25μm以上的Ag晶粒，且具有10％以下的空隙率。

Description

导体浆料、多层陶瓷基板以及多层陶瓷基板的制造方法
技术领域
本发明涉及连接所搭载的半导体、芯片部件等以及内置的电容器和线圈而成且具有高尺寸精度和连接可靠性的多层陶瓷基板及其制造方法、以及在其中使用的导体浆料。
背景技术
近年来，就半导体LSI、芯片部件等而言，小型化以及端子之间的间距狭小化在不断进展，安装这些的多层陶瓷基板也被要求与位置的高精度化以及间距狭小化相对应。目前被广泛使用的多层陶瓷基板是在绝缘性氧化铝烧结体基板的表面形成有由钨、钼等高熔点金属构成的配线而得到的基板。但是，由于钨、钼等高熔点金属的导体电阻较大，高频区域的损耗大，所以不可能在需要低电阻配线的部件或高频用部件中使用。因此，变成钨、钼等金属且可以使用铜、银、金等低电阻金属的低温烧结陶瓷基板，特别是可以用于移动电话用部件。在使用铜、银、金等熔点低的金属的情况下，陶瓷基板需要在800～1000℃左右的低温下烧结以及致密化。低温烧结陶瓷基板是使用了低温烧结陶瓷(LTCC：Low Temperature Co-firedCeramics)的基板，可以称之为LTCC基板。
在用于得到多层陶瓷基板的烧结工序中，陶瓷收缩10～20％左右。由于无机原料粉的批次、生片的粘合剂的组成、构成生片的粉体粒度等的偏差，稳定管理收缩率是非常困难的，在批次之间有接近±1％的变动。另外，由银等低熔点金属粉的浆料形成的内部配线图案或表层的导电图案，由于烧结收缩行为与陶瓷不同，所以烧结后的LTCC基板出现翘曲等变形。为了减轻这些收缩率的变动或变形等，对于生片的每个批次选择内部或表层的配线图案，或者将收缩率与生片不同的陶瓷浆料涂布在层叠体的表背面，由此来应对。
为了解决这样的课题，专利第2554415号公开了如下所述的方法，即在由分散于有机粘合剂中的陶瓷粉末和烧结性无机粘合剂(玻璃成分)的混合物构成的陶瓷成形体的表面，密接在有机粘合剂中分散有非金属无机粒子得到的混合物所构成的挠性强制层，使有机粘合剂从陶瓷成形体和强制层双方挥发，在进行烧结之后，从得到的陶瓷烧结体中除去强制层的方法。根据该方法，在陶瓷成形体中含有的烧结性无机粘合剂渗透至强制层50μm以下的深度，使陶瓷成形体与强制层结合，但由无机粒子形成的强制层实质上并未烧结，所以不收缩，在密接其上的陶瓷成形体的层叠面(X—Y面)的收缩受到抑制。如此抑制X—Y面的收缩而进行烧成的方式被称为无收缩工作法。
最近，元件数量的增加以及电路的复杂化连同多层陶瓷基板的小型化以及薄型化在进展，内部的导电图案或通道导体(via conductor)的微细化在进展。成为主流的是通道导体在烧成后的孔径为150μm以下，随着今后进一步的小径化，需要所谓100μm、80μm的小直径的导体。微细通孔是通过激光加工形成，为了使通孔带有锥形，通道底部的孔径进一步减小。如果通孔直径如此减小，通道的长径比(通道长度/通道直径)增大，与以往一样导体浆料的填充性不充分，在烧成后形成较大的空间。如果出现这样的空间，上下电极之间的连接可靠性降低，或者通道导体的电阻值增高，或者根据情况，由于镀敷液的渗入等而导致可靠性降低。
由于利用通常的收缩工作法生片收缩10～20％左右，所以烧成前的通孔以及印刷图案均以收缩量较大形成，但由于在无收缩工作法中不在X—Y方向上收缩，所以烧成前的通孔以及印刷图案均需要比收缩工作法时小。另外，在无收缩工作法中在X—Y方向上不收缩，在厚度方向上约收缩30～50％左右，所以为了得到烧成后的目标厚度，需要进一步增厚生片。为此，印刷时的通孔的长径比大于收缩工作法，导体向通孔的填充变得更加困难。
就特开2000—285731号公开的方法而言，是在对层叠有多片的生片和在其两面配置的热收缩抑制片进行烧成而制造陶瓷多层基板的方法中，将含有95重量％以上为平均粒径3～10μm的Ag粉末的导电粉末和有机载色剂且不含玻璃粉的通孔填充用导体浆料，填充于设置在生片上的通孔的方法。根据该方法，由于不会因烧结在导体浆料和生片之间出现较大的偏移，所以在通道导体和基板之间难以出现空隙，基板上也很难出现裂纹。但是，如果通孔的直径进一步减小，长径比进一步增大，导体浆料向通孔的填充性变差，无法得到足够的性能。
特开平1—107591号公开的是，将在载色剂中分散银粉和铑粉和/或有机铑化合物且作为无机结合剂基本不含玻璃粉的导电组合物，涂布在玻璃或低温烧成陶瓷的基体上，进行烧成，由此得到焊锡润湿性被改善的电路基板。但是，该文献完全没有言及通孔直径或导电组合物向通孔的填充性。当通孔进一步减小，或长径比增大时，认为导体组合物向通孔的填充性显著降低。
特开平8—274470号公开的是层叠形成有导电图案的多个层而成的多层配线基板，该多层配线基板具有在各层的导电图案之间形成的通孔和填充在通孔中并对导电图案之间进行连接的通道导体，在通道导体的内部散在有直径约1～5μm的多个空隙部，由此通道导体的外面和通孔的内壁密接。但是，为了形成空隙部，大量添加无机物质，所以存在通道导体的电阻值增大的问题。
特开2002—198660号公开的方法是使用含有平均粒径为5μm以上的Ag粉末和平均粒径为1μm以下的Ag粉末的导体浆料，在生片上形成多个导热孔，由此制造可以高效分散来自半导体部件的热的多层电路基板。但是，该导体浆料向通孔的填充性不充分，所以当用于配线时，不仅是上下电极之间的连接不充分，而且还会出现由于镀敷液的渗入等导致的可靠性降低的问题。
发明内容
因此，本发明的目的在于，提供一种即便是小直径的通孔、导体浆料的填充性也良好且在烧成后导体会充分填充到通孔中的多层陶瓷基板。
本发明的另一目的在于，提供适于该多层陶瓷基板的导体浆料。
本发明的另一目的在于，提供制造该多层陶瓷基板的方法。
本发明人等鉴于上述目的进行潜心研究，结果发现，在通过层叠具有导电图案的多个陶瓷生片并进行烧成来制造多层陶瓷基板的情况下，作为填充到陶瓷生片的通孔中的导体浆料，如果使用含有Ag微粉末和小量Pd粉末的浆料，得到高填充性或填孔性，从而想到了本发明。
即，本发明的导体浆料，是填充到通过多个陶瓷生片的层叠以及烧成而形成的多层陶瓷基板的通孔中的浆料，其特征在于，含有平均粒径为3μm以下的Ag粉末88～94质量％和Pd粉末0.1～3质量％，上述导体浆料中的上述Ag粉末以及上述Pd粉末的总含有率为88.1～95质量％。
上述Pd粉末的平均粒径相对于上述Ag粉末的平均粒径之比优选为0.03～1。本发明的导体浆料优选不含玻璃成分。
本发明的导体浆料，特别是当用于具有直径为约120μm以下、长径比(通道长度/通道直径)为1以上的通孔的陶瓷生片(通过烧成，通孔的直径约为150μm以下，长径比为0.2～1)时是有效的。在是无收缩工作法的情况下，由于要使烧成后的通孔的长径比为0.2～1，所以在导体浆料的印刷时的长径比非常大，为1～2.5。
本发明的多层陶瓷基板，是通过多个陶瓷生片的层叠以及烧成而得到的、在内部形成有导电图案以及通道导体的多层陶瓷基板，其特征在于，上述通道导体形成在烧成后的孔径为150μm以下的通孔内，其含有粒径为25μm以上的Ag晶粒，且具有10％以下的空隙率。
粒径为25μm以上的Ag晶粒在上述通道导体中的面积率优选为5～50％。上述Ag晶粒优选具有12～20μm的平均粒径。
上述空隙的当量圆直径优选为15μm以下。
上述通道导体优选由上述任意的导体浆料构成。
本发明的多层陶瓷基板的制造方法，对形成有导电图案和/或通道导体的多个陶瓷生片进行层叠，使含有在上述陶瓷生片的烧结温度下不会烧结的无机粒子和有机物的限制用生片，与上述陶瓷生片的层叠体的上面和/或下面密接并进行烧成，随后除去上述限制用生片部，其特征在于，向通孔内填充上述导体浆料。
本发明的导体浆料，电阻率足够低，即便是对于小孔径的通孔也具有出色的填充性，同时烧成时的收缩受到抑制(具有出色的填孔性)，所以可以形成缺陷少且具有高连接可靠性的多层陶瓷基板。如果将具有这样的特征的本发明的导体浆料用于无收缩工作法，可以得到连接可靠性高且尺寸精度出色的多层陶瓷基板。
附图说明
图1(a)是表示多层陶瓷基板的制造工序的一个例子的剖视图。
图1(b)是表示多层陶瓷基板的制造工序的另一个例子的剖视图。
图1(c)是表示多层陶瓷基板的制造工序的再另一个例子的剖视图。
图2是表示多层陶瓷集合基板的一个例子的立体图。
图3是表示由本发明的浆料形成的通道导体中Ag晶粒以及空隙的示意图。
图4是表示由本发明的范围外的浆料形成的通道导体中Ag晶粒以及空隙的示意图。
具体实施方式
[1]结构
(1)多层陶瓷基板
在利用陶瓷生片的烧成形成多层陶瓷基板时，发生收缩，通孔的深度(相当于片的厚度)发生收缩，直径扩大。该倾向在无收缩工作法中尤其强。而且通孔的长径比(通道长度/通道直径)较大，所以孔径在烧成后约为150μm，是小的通孔，很难充分进行导体浆料的填充以及通道导体的填孔。本发明的特征在于，为了防止由烧成引起的收缩，使用在烧成前具有使微细的Ag晶粒因烧成而显著生长的组成的导体浆料。即，其特征在于，按照通过烧成而生成25μm以上的Ag晶粒的方式，使Ag晶粒生长。由此，即便通孔直径因烧成而扩大，也可以得到空隙率小的通道导体。但是，当Ag晶粒极大生长时，空隙率反而增大，所以Ag晶粒的最大粒径优选为50μm以下。在这里，Ag晶粒的粒径通过从SEM照片等求得的当量圆直径(面积与Ag晶粒的面积相同的圆的直径)来表示。从照片的面积计算可以使用面积计算软件(例如Image Sense公司的通用图像处理软件NIH Image或Image J)进行。
粒径25μm以上的Ag晶粒在通道导体中的面积率优选为5～50％。就25μm以上的Ag晶粒的面积率而言，从经过离子抛光的通道导体的截面的扫描电子显微镜(SEM)照片，求得通道导体的截面积S0以及粒径25μm以上的Ag晶粒的面积的总量S，利用(S/S0)×100(％)而计算出来。离子抛光加工是利用氩离子对露出截面进行研磨的方法，即便是有硬如多层陶瓷基板的陶瓷和柔软的金属混合存在的截面，也可以成为非常好的镜面。其中，即便是光学显微镜，也可以进行某种程度的观察，另外，还可以从基于FIB(聚焦离子束：Focused Ion Beam)的SIM(扫描离子显微镜：Scanning Ion Microscope)像求出。
Ag晶粒的平均粒径优选为12～20μm。如果仅为大于20μm的Ag晶粒，则会生成较大的空隙。通过使比较大的Ag晶粒和小的Ag晶粒混合存在，可以防止出现较大空隙。
通道导体中没有空隙存在为好，但很难完全没有。在实用上使空隙率为10％以下即可。另外，相对于存在较大空隙的情况，小空隙分散存在为好。空隙的直径最大也为15μm以下，优选为1μm以下。当大空隙存在于陶瓷基板和通道导体之间时，不仅成为断线的原因，而且镀敷液从露出于表面的空隙浸入。但是，如果小空隙分散存在，可以减轻它们的不良影响。空隙的直径被定义为面积与从经过离子抛光的截面的SEM照片求出的空隙相同的圆的直径(当量圆直径)。另外，关于空隙率，是求得通道导体的截面积S0以及空隙的面积的总量SV，利用(SV/S0)×100(％)而计算出来。
(2)导体浆料
本发明的导体浆料含有3μm以下的Ag粉末88～94质量％和Pd粉末0.1～3质量％而成，Ag粉末以及Pd粉末的总含有率为88.1～95质量％。当Ag粉末以及Pd粉末的总含有率超过95质量％时，导体浆料的粘度过度增高。另外，如果不到88.1质量％，得到的通道导体的空隙率过度增大。
导体浆料除了Ag粉末以及Pd粉末以外，还含有乙基纤维素等有机粘合剂以及萜品醇或丁基卡必醇等有机溶剂。通过Ag粉末的微粒化和Pd粉末的添加，可以得到导体浆料向通孔的填充性(导体浆料向生片的通孔的添加容易程度)以及通道导体的填孔性(烧成后的通道导体的致密性)均良好的导体浆料。另外，为了降低通道导体的电阻率，优选不在导体浆料中添加玻璃成分。
(i)Ag粉末
Ag粉末的平均粒径优选为3μm以下，含量优选为88～94质量％。通过使用3μm以下的微粒的Ag粉末，即便是对于小直径的通孔，也可以得到良好的填充性。如果Ag粉末的含量不到88质量％，由烧结引起的导体浆料的收缩量过大，因而通道导体的空隙率过度增大。为了使通道导体的填孔性良好，Ag粉末的含量优选为90质量％以上。当Ag粉末的含量超过94质量％时，导体浆料的粘度过度增高。
(ii)Pd粉末
Pd在高温下膨胀，具有抵消Ag的收缩的效果，所以通过添加Pd粉末，可以抑制烧成时导体浆料的收缩，几乎没有缝隙地掩埋通孔。Pd粉末的添加量为0.1～3质量％。只要Pd粉末的添加量在该范围内，通道导体保持在实用上没有问题的电阻率，同时发挥出色的烧成收缩抑制效果。如果Pd粉末的添加量不到0.1质量％，则抑制Ag收缩的效果不够充分，在烧成后的通道导体中出现空隙。另外，如果Pd粉末的添加量超过3质量％，则通道导体的电阻率过度增大。Pd粉末的添加量优选不到2.5质量％。为了很好地保持通道填充性，Pd粉末的平均粒径优选为1μm以下。
(iii)Pd/Ag粒径比
Pd粒子的粒径优选小于Ag粒子的粒径。由此，在Ag粒子的缝隙填充Pd粒子，显著发挥通过Pd粒子抑制Ag的收缩的效果。Pd粉末相对于Ag粉末的粒径比(Pd/Ag粒径比)优选为0.03～1。当Pd/Ag粒径比不到0.03时，Pd粉末彼此凝集，另外，当Pd/Ag粒径比超过1时，Pd粉末的分布变得不均匀，在任何情况下Ag的收缩抑制效果都不够充分。Pd/Ag粒径比更优选为0.1～0.5，最优选为0.2～0.4。当Pd/Ag粒径比为0.2～0.4时，从Ag粉末以及Pd粉末的成本以及供给性的观点出发，是优选的。其中，Pd粉末处于微细一次粒子发生凝集的二次粒子的形态，所以利用通过激光衍射式粒度分布测定器测定的累积50％直径来表示其粒径。
[2]多层陶瓷基板的制造方法
参照图1(a)～(c)说明多层陶瓷基板的制造方法的一个例子。其中，对工序顺序和材料没有限定，可以同时实施多个工序，还可以根据目的省略没有用的工序。图2表示分割前的多层陶瓷集合基板的一个例子。
(1)陶瓷生片的制作
(i)材料
作为在陶瓷生片中使用的可以低温烧结的陶瓷材料，优选可以在800～1000℃下与由银等构成的导体浆料同时烧成的所谓LTCC陶瓷。作为LTCC陶瓷的一个例子，可以举出如下所示的陶瓷组合物，即相对于由10～60质量％(Al2O3换算)的Al、25～60质量％(SiO2换算)的Si、7.5～50质量％(SrO换算)的Sr、以及0～20质量％(TiO2换算)的Ti构成的主成分100质量份，作为副成分，含有从由0.1～10质量％(Bi2O3换算)的Bi、0.1～5质量％(Na2O换算)的Na、0.1～5质量％(K2O换算)的K、以及0.1～5质量％(CoO换算)的Co构成的组中选择的至少一种、和从由0.01～5质量％(CuO换算)的Cu、0.01～5质量％(MnO2换算)的Mn、以及0.01～5质量％的Ag构成的组中选择的至少一种。在对LTCC陶瓷在700～850℃下进行临时烧成之后，粉碎成平均粒径为0.6～2μm。
(ii)薄片化
利用刮涂法，以需要的厚度(20～200μm左右)在载体膜上涂布由LTCC陶瓷粉末、玻璃粉末、有机粘合剂、增塑剂以及溶剂构成的浆料，制作多个陶瓷生片1a、1b、1c…。其中，陶瓷生片的制作并不限于刮涂法，还可以通过压延法、印刷法等来制作。
(2)通道导体和导电图案的制作
利用激光加工在陶瓷生片1a、1b、1c…上形成孔径为60～120μm左右的通孔，利用印刷法等向通孔中填充导体浆料，制作通道导体3。另外，在需要的陶瓷生片的表面同样印刷Ag等的导体浆料，由此形成厚度为5～35μm的导电图案2。通过导电图案2，与感应器、传输线路、电容器、接地电极等电路元件一起构成连接它们的线路。在图示的例子中，在所有的陶瓷生片上形成通道导体3和导电图案2。通道导体3和导电图案2可以使用相同导体浆料同时形成。
(3)未烧成多层陶瓷体的制作
依次对形成有通道导体3和/或导电图案2的多个陶瓷生片1a、1b、1c…进行热压接，制作未烧结多层陶瓷体7。首先，将成为最上层的陶瓷生片1a在附着有载体膜的状态下设置在固定用膜上，例如，在10～50kgf/cm2(0.98～4.9MPa)的压力以及30～60℃的温度进行3～15秒的冲压，进行热压接。热压接用模具可以是内置有加热器的平板。即便在热压接之后剥离载体膜，陶瓷生片1a仍是粘着在固定用膜上的状态。
作为第二层，是将主面印刷有导电图案2的陶瓷生片1b层叠在陶瓷生片1a上并使主面为陶瓷生片1a侧，通过冲压进行热压接。通过使冲压温度为导体浆料内的有机粘合剂发生软化的温度，导体浆料与陶瓷生片1a粘接，陶瓷生片1a、1b隔着导体浆料粘接。另外，没有导体浆料的陶瓷部分也同样软化，粘着。热压接温度因有机粘合剂的种类而异，但优选为40～90℃。接合强度可以通过改变冲压压力来调节。在热压接之后，剥离陶瓷生片1b的载体膜。
与第二层的陶瓷生片1b一样，依次进行第三层以降的陶瓷生片1c…的层叠。在层叠了所有的陶瓷生片之后，为了使由得到的层叠体构成的未烧结多层陶瓷体7牢固地一体化，进而可以进行热压接。热压接优选在100～400kgf/cm2(9.8～39.2MPa)以及85℃的条件的CIP下进行。热压接当然可以在分割槽14以及覆盖层5的形成后进行。由此得到如图1(a)所示的一体的未烧结多层陶瓷体7。其中，图1(a)中仅显示了三层，但当然并不限于此，可以根据电路结构层叠10层以上的生片。
在未烧结多层陶瓷体的上下面印刷导体浆料，形成外部端子电极4、6。可以在外部端子电极4、6形成覆盖层5。覆盖层5优选具有接近未烧结多层陶瓷体的烧结收缩性。为此，例如优选使用在组成与陶瓷生片相同的浆料中添加有赋予涂敷的辨识性的成分的材料。覆盖层保护外部端子电极4、6，同时防止由焊锡引起的短路。其中，外部端子电极4、6以及覆盖层5没有必要在未烧结状态下设置，可以形成在烧结后的多层陶瓷集合基板上。
(4)分割槽的形成
优选利用刀具等在未烧结多层陶瓷体7的上面和/或下面(通常为两面)形成纵横的分割槽14(切槽)。沿着分割槽14切断烧成后的多层陶瓷集合基板，得到各个多层陶瓷基板。可以根据多层陶瓷集合基板以及构成其的各个多层陶瓷基板的大小来适当设定分割数量。分割槽14优选距离导电图案约2～15mm，以便不对导电图案造成影响。通常V字形的分割槽14的深度优选被设定成上下面的分割槽14的深度的总计为未烧结多层陶瓷体7的厚度的30％以下(例如为0.01～0.2mm左右)
(5)限制用生片的制作
为了进行无收缩工作法，制作在陶瓷生片的烧结温度(800～1000℃左右)下不会烧结且不使未烧结多层陶瓷体的表面收缩的难烧结性限制用生片。关于该生片，利用刮涂法将含有限制用生片用陶瓷粉末、有机粘合剂、增塑剂以及溶剂的浆料涂布在载体膜上并使其为规定的干燥膜厚(100～200μm左右)，由此而得到。限制用生片用陶瓷粉末优选以氧化铝粉末为主体。有机粘合剂、增塑剂以及溶剂可以与在陶瓷生片中使用的相同。
在未烧结多层陶瓷体7的上面以及下面层叠例如厚度为200μm左右的限制用生片8、9。限制用生片8、9可以在各面层叠多片后使用。利用CIP在100～400kgf/cm2(9.8～39.2MPa)以及85℃下进行热压接，得到如图1(b)所示在未烧结多层陶瓷体7的两面一体化有限制用生片8、9而成的层叠体10。
(6)具有限制层的多层陶瓷体的烧结和限制层的除去
在800～100℃下对一体化有限制用生片(限制层)8、9的层叠体10进行烧成，进行未烧结多层陶瓷体的烧结和限制层的脱粘合剂。利用超声波清洗或喷射处理等除去未烧结的限制层，得到如图1(c)所示的多层陶瓷集合基板11。
多层陶瓷集合基板11如图2所示是由纵横分割槽14所划分的多个多层陶瓷基板构成。沿着分割槽14使其断裂，或者利用磨具将其切断，得到各个多层陶瓷基板。如此，通过首先制造集合基板11，接着分割，可以高效制造多层陶瓷基板。
(7)多层陶瓷基板
得到的多层陶瓷基板具有通过烧成而扩大的通孔。例如，在生片的阶段，直径为120μm、80μm、以及60μm的通孔，由于烧成而分别扩大至约150μm、约100μm、以及约80μm。在通孔中的导体上存在有粒径生长至25μm以上的Ag晶粒，且其面积率为5～50％。通道导体中的Ag晶粒的平均粒径优选为12～20μm。通道导体的空隙率为10以下。为了不产生绝缘不良，优选空隙的平均直径(当量圆直径)为15μm以下。在通道导体不存在大的空隙，陶瓷基板和通道导体之间密接且没有大的缝隙。不过，空隙率因导体浆料以及通孔直径而异。通道导体中的Ag晶粒与空隙率可以从通道导体的经过离子抛光的层叠方面截面的扫描电子显微镜照片求出。
利用以下的实施例进一步详细说明本发明，但本发明并不限于它们。
实施例1
在800℃下对陶瓷组合物进行2小时的临时烧成，所述的陶瓷组合物相对于由48质量％的Al2O3、38质量％的SiO2、10质量％的SrO、以及4质量％的TiO2构成的主成分100质量份，含有2.5质量％的Bi2O3、2质量％的Na2O、0.5质量％的K2O、0.3质量％的CuO以及0.5质量％的MnO2，然后用球磨机微粉碎20小时，得到平均粒径为1μm的陶瓷粉。在该陶瓷粉100质量份中，混合作为有机粘合剂的聚乙烯醇缩丁醛(PVB)15质量份、作为增塑剂的邻苯二甲酸双(2—乙基己酯)(DOP)10质量份、以及作为溶剂的乙醇和丁醇，用搅拌机分散4小时。在减压下对得到的浆料进行脱泡，使一部分溶剂挥发，然后利用刮涂法使厚度为35μm、60μm、120μm、150μm以及190μm的五种陶瓷生片在载体膜上成形。将各陶瓷生片与载体膜一起裁断成规定的大小，利用激光开设孔径为120μm、80μm、以及60μm三种的通孔。经激光加工的通孔为锥形，所以以较宽的直径为通孔直径。
向表1所示的组成的Ag粉末或由Ag粉末和Pd粉末构成的导电粉末100质量份中，添加用萜品醇溶解的5～14质量份的乙基纤维素，使用三根辊装置进行混炼，由此制作通道导体浆料。利用印刷法向陶瓷生片的通孔中填充导体浆料，进而在陶瓷生片上进行Ag浆料的丝网印刷，形成导电图案。其中，通孔和导电图案可以印刷一次。
在进行多个陶瓷生片的依次定位之后，在约50℃以及40kgf/cm2(3.9MPa)下进行预热压接，由此得到整体为17层(35μm以及60μm的片各四层，120μm、150μm以及190μm的片各三层)的未烧结多层陶瓷体。利用刀具在未烧结多层陶瓷体的表面形成了分割槽之后，形成表层导电图案和覆盖层，利用CIP在100kgf/cm2(9.8MPa)以及85℃下进行真实热压接，得到一体的未烧结多层陶瓷体。
在100质量份的氧化铝粉(平均粒径15μm)中，混合作为有机粘合剂的PVB 5质量份、作为增塑剂的DOP 3质量份、以及作为溶剂的乙醇和丁醇，用球磨机分散10小时，得到限制用生片用的浆料。在减压下对浆料进行脱泡，使一部分溶剂挥发，然后利用刮涂法在载体膜上使限制用生片成形。将限制用生片从载体膜上剥离，裁断成与未烧结多层陶瓷体同样大小。利用CIP并在120kgf/cm2(11.8MPa)以及85℃下，将如此得到的厚度为190μm的限制用生片热压接在未烧结多层陶瓷体的两面，将限制用生片与未烧结多层陶瓷体一体化。
在对得到的层叠体进行脱粘合剂之后，在900℃下保持2小时，得到烧结多层陶瓷体(多层陶瓷集合基板)。利用超声波清洗从烧结多层陶瓷体除去限制层，然后沿着分割槽将其切断，由此得到90个多层陶瓷基板样品。
将多层陶瓷基板样品切断，测定生片的厚度和通孔直径，结果可以确认，通过烧结，120μm的生片成为厚度为45μm的层，另外，120μm、80μm以及60μm的通孔直径分别成为150μm、100μm以及80μm。
对各通道导体的截面进行离子抛光加工，在加速电压10kV下进行SEM观察。对各多层陶瓷基板的试样进行3层(1层约为45μm)的截面观察。结果示于表1。通过烧结，对烧结后的150μm、100μm以及80μm的各孔径中通道导体的空隙的面积率和最大直径(当量圆直径的最大值)进行测定，按照以下的基准评价通道导体的填孔性。
空隙的面积率
○：面积率不到10％的情况
△：面积率为10～20％的情况
×：面积率大于20％的情况
空隙的最大直径
○：最大直径不到10μm的情况
△：最大直径为10～15μm的情况
×：最大直径大于15μm的情况
另外，使用由通道导体形成的长65mm和宽0.2mm的线，求出通道导体的电阻率ρ(＝R×A/L)[其中，R是在各线的10处测定的电阻的平均值，A是在各线的三个点测定的截面积的平均值，以及L是各线的测定长度]，按照以下的基准进行评价。
电阻率的评价
○：电阻率不到3.0×10-8Ω·m的情况
△：电阻率为3.0×10-8～4.5×10-8Ω·m的情况
×：电阻率大于4.5×10-8Ω·m的情况
将通道导体中的空隙的面积率和最大直径、以及通道导体的电阻率示于表1。在空隙以及电阻率的评价中，○是出色的范围，△是可以适用的范围，×是不可以适用的范围。在这里，△以上为合格。
如表1所示，由不含Pd的浆料1以及浆料16构成的通道导体，在孔径为150μm、100μm以及80μm的所有通孔中有较大的收缩，在其与陶瓷之间出现大的空隙，填孔性差。Ag粉末的平均粒径较大为5μm的浆料5，在通孔直径为100μm以及80μm时，通道导体的填充性差，在通道内部产生空隙。另外，由于含有1质量％的玻璃，所以电阻率高。含有Ag粉末95质量％的浆料6，未成为可以印刷的粘度(100～400Pa·s)，印刷性差，无法充分填充到通孔中。含有Ag粉末88质量％的浆料7，通道导体的收缩大，在其与陶瓷之间出现空隙，通道导体的填孔性差。Ag粉末的平均粒径为3.5μm的浆料9，通道导体的填充性差，在通孔直径为80μm时，在通道内部出现空隙。含有Pd粉末3.0％的浆料10，具有高电阻率。Pd/Ag粒径比为1.2的浆料19，Pd粒在浆料中不均匀分布，Ag的收缩抑制效果小，所以在通道内部出现空隙。
与此相对，就在本发明的范围内的浆料2、3、4、8、11～15、17以及18而言，即便是为100μm以及80μm的小的通孔直径，通道导体的填孔性也是出色的。通过烧成，厚度为120μm的生片的通道长度从约120μm变化至约45μm，通孔的长径比从1.0～2.0变化至0.3～0.56，但填充性以及填孔性均为在实用上没有问题的水平以上。如果也包括其他厚度(35～190μm)的生片，则通过烧结，长径比从0.28～3.2变化至0.1～1.1，但浆料的填充性以及通道导体的填孔性均良好。另外，本发明的浆料，即便对于孔径为约120μm以下且长径比为1以上的通孔，也发挥出色的填充性。
[表1]
Figure A200780002880D00161
注：*本发明的范围外。
表1(续)
Figure A200780002880D00171
注：*本发明的范围外。
实施例2
从在实施例1中制作的多层陶瓷基板样品中选择表2所示的样品，测定通道导体中Ag晶粒的最大粒径、平均粒径以及最小粒径、通道导体中粒径为25μm以上的Ag晶粒的面积率、通道导体的最大空隙率、空隙率、以及绝缘不良率。对于各特性，在各样品的五处进行，求出平均值。结果示于表2。
通道导体内的Ag晶粒及空隙率是通过用扫描电子显微镜(加速电压10kV)对离子抛光后的通道导体的层叠方向的截面进行反射电子像观察而求出的。图3及图4中示意性地表示以反射电子像为基础制作出的通道导体的截面。图3表示使用了浆料13的通道导体(本发明的范围内)的Ag晶粒，图4表示使用了浆料1的通道导体(本发明的范围外)的Ag晶粒。在两图中，白色部分A是Ag晶粒，黑色部分V是空隙。Ag晶粒的粒径作为相同面积的圆的直径计算得出。根据图3及图4可知，在本发明的通道导体中仅有少许的空隙，而比较例中的通道导体则具有较大的空隙。
对多层陶瓷基板样品施加100V的DC电压，将电阻值小于100MΩ的情况设为绝缘不良，由此计算绝缘不良率。针对一个样品在5种路径间进行该绝缘检查，然后进行平均。结果示于表2中。
在是Ag粉末的粒径为5μm以上的浆料5(比较例)的情况下，由于浆料的填充性差，所以与通孔直径为100μm和80μm的情况相比，在通道导体内出现15μm以上的大空隙，空隙率超过10％。关于Ag晶粒的平均粒径，其在通孔直径为100μm时不到12μm，最大粒径在通孔直径为100μm以及80μm时均不到25μm。绝缘不良率为1.5％以上。认为之所以出现绝缘性的劣化，是因为通道导体的空隙在表面露出，镀敷液经过空隙浸入通道内部。
在是不含Pd的Ag为100％的浆料1(比较例)的情况下，由于没有因Pd导致的Ag的收缩抑制效果，在烧结时出现大的空隙。为此，绝缘不良率非常差，为10％以上。这是因为，与浆料5的情况一样，镀敷液从在表面露出的空隙浸入到通道内部。
在是Pd/Ag粒径比超过1的浆料19(比较例)的情况下，Pd在浆料中不均匀分布，Ag的收缩抑制效果也变得不均匀，所以在通道内部出现15μm以上的大空隙，空隙率超过10％。为此，绝缘不良率较大为2.2％。
与此相对，在本发明的浆料2、4、13、14、15、17的情况下，即便是孔径为100μm以及80μm的小通孔，空隙率为10％以下，空隙也为15μm以下，填孔性出色。Ag晶粒粒径均平均为12μm以上，也包括25μm以上。为此，得到绝缘不良率为0％、可靠性高的多层陶瓷基板。其中，对于烧结后的孔径为150μm的通孔，预测具有相同的趋势。
[表2]
Figure A200780002880D00191
注：*本发明的范围外。
表2(续)
Figure A200780002880D00201
注：*本发明的范围外。

Claims (9)

1.一种导体浆料，其是填充到通过多个陶瓷生片的层叠以及烧成而形成的多层陶瓷基板的通孔中的浆料，
含有平均粒径为3μm以下的Ag粉末88～94质量％和Pd粉末0.1～3质量％，所述导体浆料中的所述Ag粉末以及所述Pd粉末的总含有率为88.1～95质量％。
2.如权利要求1所述的导体浆料，其特征在于，
所述Pd粉末的平均粒径相对于所述Ag粉末的平均粒径之比为0.03～1。
3.如权利要求1或者2所述的导体浆料，其特征在于，
不含玻璃成分。
4.一种多层陶瓷基板，其通过多个陶瓷生片的层叠以及烧成而得到，在内部形成有导电图案以及通道导体，
所述通道导体形成在烧成后的孔径为150μm以下的通孔内，其含有粒径为25μm以上的Ag晶粒，且具有10％以下的空隙率。
5.如权利要求4所述的多层陶瓷基板，其特征在于，
粒径为25μm以上的Ag晶粒在所述通道导体中的面积率为5～50％。
6.如权利要求4或者5所述的多层陶瓷基板，其特征在于，
所述Ag晶粒具有12～20μm的平均粒径。
7.如权利要求4～6中任意一项所述的多层陶瓷基板，其特征在于，
所述空隙的当量圆直径为15μm以下。
8.如权利要求4～7中任意一项所述的多层陶瓷基板，其特征在于，
所述通道导体由权利要求1～3中任意一项所述的导体浆料构成。
9.一种多层陶瓷基板的制造方法，其中对形成有导电图案和/或通道导体的多个陶瓷生片进行层叠，使含有在所述陶瓷生片的烧结温度下不会烧结的无机粒子和有机物的限制用生片、与所述陶瓷生片的层叠体的上面和/或下面密接后进行烧成，随后除去所述限制用生片部，
向通孔内填充权利要求1～3中任意一项所述的导体浆料。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110248465A (zh) * 2019-06-20 2019-09-17 天津荣事顺发电子有限公司 一种厚膜和覆铜一体陶瓷电路板及其制备方法
CN110265876A (zh) * 2019-06-21 2019-09-20 中国科学院半导体研究所 基于低温共烧陶瓷的光电集成封装结构
CN111276279A (zh) * 2018-12-05 2020-06-12 三星Sdi株式会社 用于形成太阳能电池电极的组合物及太阳能电池电极
CN111328302A (zh) * 2017-11-13 2020-06-23 日东电工株式会社 烧结接合用组合物、烧结接合用片、及带烧结接合用片的切割带
CN114141403A (zh) * 2021-09-30 2022-03-04 大连海外华昇电子科技有限公司 一种多层陶瓷电容器用银钯浆及其制作工艺和应用
CN114747301A (zh) * 2019-11-14 2022-07-12 株式会社村田制作所 电路基板以及电路基板的制造方法
CN116018884A (zh) * 2020-10-20 2023-04-25 株式会社东芝 接合体及采用其的陶瓷电路基板以及半导体装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5195758B2 (ja) * 2007-09-14 2013-05-15 株式会社村田製作所 積層コイル部品およびその製造方法
JP5456989B2 (ja) * 2008-06-02 2014-04-02 太陽誘電株式会社 電子部品の製造方法
JP4735767B2 (ja) * 2008-10-16 2011-07-27 大日本印刷株式会社 貫通電極基板及び半導体装置
JP5246103B2 (ja) * 2008-10-16 2013-07-24 大日本印刷株式会社 貫通電極基板の製造方法
JP5566271B2 (ja) * 2010-11-24 2014-08-06 京セラ株式会社 配線基板およびその製造方法
ES2390427B1 (es) 2011-04-14 2013-07-04 Roca Sanitario, S. A. Composición de una pasta conductora eléctrica co-sinterizable a altas temperaturas y su integración en materiales cerámicos en base porcelana, gres, gres porcelánico o similares
JP2013044591A (ja) * 2011-08-23 2013-03-04 Ngk Spark Plug Co Ltd 電子部品検査装置用配線基板およびその製造方法
WO2013111767A1 (ja) 2012-01-27 2013-08-01 株式会社村田製作所 多層配線基板
KR20140024584A (ko) * 2012-08-20 2014-03-03 삼성전기주식회사 내부전극용 도전성 페이스트 조성물 및 이를 포함하는 적층 세라믹 전자부품
WO2014069074A1 (ja) * 2012-10-30 2014-05-08 化研テック株式会社 導電性ペーストおよびダイボンディング方法
JP6336829B2 (ja) * 2014-06-19 2018-06-06 京セラ株式会社 配線基板、パッケージおよび電子機器
EP3413695B1 (en) * 2016-02-01 2021-04-21 Mitsubishi Electric Corporation Ceramic substrate and manufacturing method therefor
JP2017199854A (ja) 2016-04-28 2017-11-02 Tdk株式会社 貫通配線基板
JP2022032293A (ja) * 2020-08-11 2022-02-25 日本メクトロン株式会社 配線体およびその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6280907A (ja) * 1985-04-23 1987-04-14 昭和電工株式会社 導電ペ−スト
JP2632325B2 (ja) 1987-10-20 1997-07-23 株式会社住友金属エレクトロデバイス 電気回路基板
JPH01138793A (ja) 1987-11-25 1989-05-31 Narumi China Corp セラミック多層回路基板
JPH0497594A (ja) 1990-08-15 1992-03-30 Hitachi Ltd 混成集積回路基板
US5254191A (en) 1990-10-04 1993-10-19 E. I. Du Pont De Nemours And Company Method for reducing shrinkage during firing of ceramic bodies
JP3369633B2 (ja) 1993-05-01 2003-01-20 太平洋セメント株式会社 導体ペースト及びそれを用いたセラミック多層配線基板
JPH06334351A (ja) 1993-05-19 1994-12-02 Nippon Cement Co Ltd 導体ペーストおよびそれを用いたセラミック多層配線基板
JPH0782041A (ja) 1993-06-30 1995-03-28 Tdk Corp 多層セラミック部品の製造方法および多層セラミック部品
JPH08186345A (ja) * 1994-12-28 1996-07-16 Sumitomo Metal Mining Co Ltd セラミックグリーンシートのスルーホール充填用ペースト
JP3331083B2 (ja) 1995-03-06 2002-10-07 株式会社住友金属エレクトロデバイス 低温焼成セラミック回路基板
JPH08274470A (ja) 1995-03-29 1996-10-18 Hitachi Ltd 多層配線基板
JP3571957B2 (ja) 1999-03-30 2004-09-29 松下電器産業株式会社 導体ペーストおよびセラミック多層基板の製造方法
JP3666570B2 (ja) 2000-03-30 2005-06-29 松下電器産業株式会社 コピー防止方法、及びデジタル放送受信装置
JP2002198660A (ja) 2000-12-27 2002-07-12 Kyocera Corp 回路基板及びその製造方法
JP4074087B2 (ja) 2001-11-28 2008-04-09 富士通株式会社 導電性ペースト並びにそれを用いた配線基板及びその製造方法
KR100779770B1 (ko) * 2002-07-17 2007-11-27 엔지케이 스파크 플러그 캄파니 리미티드 동 페이스트 및 그것을 이용한 배선기판
JP2004319706A (ja) 2003-04-15 2004-11-11 Ngk Spark Plug Co Ltd 導体ペースト並びに多層基板及びその製造方法
JP2005203710A (ja) * 2004-01-19 2005-07-28 Murata Mfg Co Ltd 多層構造部品のビアホール形成方法
JP2005175504A (ja) * 2005-01-06 2005-06-30 Murata Mfg Co Ltd 積層型セラミック電子部品およびその製造方法ならびに電子装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111328302A (zh) * 2017-11-13 2020-06-23 日东电工株式会社 烧结接合用组合物、烧结接合用片、及带烧结接合用片的切割带
US11352527B2 (en) 2017-11-13 2022-06-07 Nitto Denko Corporation Sinter-bonding composition, sinter-bonding sheet and dicing tape with sinter-bonding sheet
CN111328302B (zh) * 2017-11-13 2022-09-20 日东电工株式会社 烧结接合用组合物、烧结接合用片、及带烧结接合用片的切割带
CN111276279A (zh) * 2018-12-05 2020-06-12 三星Sdi株式会社 用于形成太阳能电池电极的组合物及太阳能电池电极
CN111276279B (zh) * 2018-12-05 2021-12-10 常州聚和新材料股份有限公司 用于形成太阳能电池电极的组合物及太阳能电池电极
CN110248465A (zh) * 2019-06-20 2019-09-17 天津荣事顺发电子有限公司 一种厚膜和覆铜一体陶瓷电路板及其制备方法
CN110248465B (zh) * 2019-06-20 2024-03-19 上海铠琪科技有限公司 一种厚膜和覆铜一体陶瓷电路板及其制备方法
CN110265876A (zh) * 2019-06-21 2019-09-20 中国科学院半导体研究所 基于低温共烧陶瓷的光电集成封装结构
CN114747301A (zh) * 2019-11-14 2022-07-12 株式会社村田制作所 电路基板以及电路基板的制造方法
CN114747301B (zh) * 2019-11-14 2024-06-04 株式会社村田制作所 电路基板以及电路基板的制造方法
CN116018884A (zh) * 2020-10-20 2023-04-25 株式会社东芝 接合体及采用其的陶瓷电路基板以及半导体装置
CN114141403A (zh) * 2021-09-30 2022-03-04 大连海外华昇电子科技有限公司 一种多层陶瓷电容器用银钯浆及其制作工艺和应用

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