KR20100005143A - 비아홀용 전기 전도성 조성물 - Google Patents

비아홀용 전기 전도성 조성물 Download PDF

Info

Publication number
KR20100005143A
KR20100005143A KR1020097024531A KR20097024531A KR20100005143A KR 20100005143 A KR20100005143 A KR 20100005143A KR 1020097024531 A KR1020097024531 A KR 1020097024531A KR 20097024531 A KR20097024531 A KR 20097024531A KR 20100005143 A KR20100005143 A KR 20100005143A
Authority
KR
South Korea
Prior art keywords
electrically conductive
composition
conductive composition
metal
conductive metal
Prior art date
Application number
KR1020097024531A
Other languages
English (en)
Inventor
아키라 이나바
Original Assignee
이 아이 듀폰 디 네모아 앤드 캄파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이 아이 듀폰 디 네모아 앤드 캄파니 filed Critical 이 아이 듀폰 디 네모아 앤드 캄파니
Publication of KR20100005143A publication Critical patent/KR20100005143A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01B—CABLES; CONDUCTORS; INSULATORS; SELECTION OF MATERIALS FOR THEIR CONDUCTIVE, INSULATING OR DIELECTRIC PROPERTIES
    • H01B1/00—Conductors or conductive bodies characterised by the conductive materials; Selection of materials as conductors
    • H01B1/20—Conductive material dispersed in non-conductive organic material
    • H01B1/22—Conductive material dispersed in non-conductive organic material the conductive material comprising metals or alloys
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/0278—Flat pressure, e.g. for connecting terminals with anisotropic conductive adhesive
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1216—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by screen printing or stencil printing

Abstract

본 발명은 전자 회로 기판에 형성된 비아홀을 충전하기 위한 전기 전도성 조성물에 관한 것으로서, 전기 전도성 조성물은 전기 전도성 금속 및 비히클을 포함하며, 전기 전도성 금속의 함량은 57 체적% 이상이고, 조성물은 외부 압력이 조성물에 인가되었을 때 유동성이 증가하는 가소성 유체이다. 본 발명의 목적은 비아홀에서부터 공기의 포획을 제거하기 위한 것이다.
회로 기판, 비아홀, 전도성, 조성물, 비히클, 유동성, 가소성

Description

비아홀용 전기 전도성 조성물 {ELECTRICALLY CONDUCTIVE COMPOSITION FOR VIA-HOLES}
본 발명은 세라믹 또는 유리 기판 등에 구비되는 비아홀을 충전하는데 사용되는 전기 전도성 조성물에 관한 것으로서, 보다 구체적으로는 전기 전도성 조성물을 비아홀 내로 인쇄할 때 공기의 포획(entrapment)을 방지할 수 있는 전기 전도성 조성물에 관한 것이다. 더욱이, 본 발명은 이러한 전기 전도성 조성물을 사용하는 전자 부품 및 그러한 전자 소자를 제조하기 위한 방법에 관한 것이다.
전기 전도성 금속으로 충전되는 비아홀이라 불리는 부위가 단층 회로 기판 또는 다수의 회로 기판들이 적층된 적층형 회로 기판에 형성되어 수직 방향(양 방향 또는 적층 방향)으로의 연속성 또는 열 전도성을 개선한다. 이러한 비아홀을 형성하는데 이용되는 전형적인 공정의 일 예는 (1) 전기 전도성 페이스트를 준비하는 단계와, (2) 전기 전도성 페이스트를 비아홀에 대응하는 홀이 형성된 부위 내로 충전하는 단계와, (3) 페이스트를 건조 및 하고 소성(firing)하는 단계를 포함한다.
비아홀용 전기 전도성 페이스트와 관련한 기술의 예로 일본 특허 제2003-324268호가 있다. 일본 특허2003-324268호의 예에서는 31.3 내지 47.6 체적%의 전 기 전도성 금속(Ag)을 함유하는 페이스트가 사용된다.
전형적으로, 페이스트는 스크린 인쇄에 의해서 충전된다. 도 1(종래 기술)에 도시된 바와 같이, 전기 전도성 페이스트(10)는 금속 마스크(30)를 통해서 기판(20)의 홀 내로 충전된다. 페이스트가 일정한 정도의 점도를 가지기 때문에, 페이스트가 공급될 때, 페이스트는 홀의 측벽을 따라서 홀 내로 유동할 수 있고 공기를 포획할 수 있다. 만약 이러한 상태에서 스퀴지(squeegee)(40)를 사용하여 페이스트를 홀 내로 밀어 넣는다면, 페이스트는 공기가 여전히 포획된 상태로 홀 내로 충전되어, 공극(50)을 형성한다. 이러한 공기의 포획은 특히 큰 직경을 갖는 홀의 경우에 두드러진다.
그에 따라, 비아홀 인쇄 중에 전기 전도성 페이스트에 의해 공기가 비아홀 내에 포획된다. 이는 기판의 소성 후에 공극 및 핀홀과 같은 구조적 결함으로 초래한다. 이들 결함은 소성된 표면의 평활도(smoothness)뿐만 아니라 전기 및 열 전도성에도 해로운 영향을 미친다.
발명의 개요
본 발명의 목적은 전자 회로가 형성된 기판의 비아홀을 충전하기 위한 높은 팩킹 밀도(packing density)의 금속 분말을 갖는 고체 함량이 높은 전기 전도성 조성물을 제공하는 것으로, 전도성 조성물은 비아홀에서 공기의 포획을 제거할 수 있다.
본 발명의 일 태양은 전자 회로 기판에 형성된 비아홀을 충전하기 위한 전기 전도성 조성물에 관한 것으로서, 전기 전도성 조성물은 전기 전도성 금속 및 비히 클(vehicle)을 포함하며, 전기 전도성 금속의 함량은 57 체적% 이상이고, 전기 전도성 조성물은 외부 압력이 조성물에 인가되었을 때 유동성(fluidity)이 증가하는 가소성 유체(plastic fluid)이다. 일반적으로, 전기 전도성 금속은 금, 은, 구리, 팔라듐, 백금, 니켈 및 알루미늄으로 이루어진 군으로부터 선택된 금속, 또는 그의 합금이다.
본 발명의 다른 태양은 전자 소자의 제조 방법에 관한 것으로서, 관통 홀이 형성된 전자 회로 기판을 준비하는 단계와; 전기 전도성 금속 및 비히클을 포함하는 전기 전도성 조성물을 관통 홀 내로 충전하는 단계-전기 전도성 금속의 함량은 57 체적% 이상이고 전기 전도성 조성물은 외부 압력이 조성물에 인가되었을 때 유동성이 증가하는 가소성 유체임-와; 전자 회로 기판을 소성하는 단계를 포함한다.
본 발명의 다른 태양은 전자 소자의 제조를 위한 전술한 방법에 따라서 제조된 전자 소자에 관한 것이다.
본 발명의 전기 전도성 조성물은 인쇄 공정 동안 비아홀 내에 공기가 포획되는 것을 방지한다.
도 1은 공극을 형성하는 메커니즘(종래 기술)을 도시한 개략도이다.
도 2는 저온 동시 소성(co-fired) 세라믹 다층 회로 기판의 형태인 본 발명의 전자 소자의 예를 개략적으로 도시한 종단면도이다.
도 3A 내지 도 3C는 저온 동시 소성 세라믹 다층 회로 기판의 형태인 본 발명의 전자 소자의 제조 공정(제1 단계)을 설명하기 위한 도면이다.
도 4A 내지 도 4C는 저온 동시 소성 세라믹 다층 회로 기판의 형태인 본 발명의 전자 소자의 제조 공정(제2 단계)을 설명하기 위한 도면이다.
도 5A 및 도 5B는 저온 동시 소성 세라믹 다층 회로 기판의 형태인 본 발명의 전자 소자의 제조 공정(제3 단계)을 설명하기 위한 도면이다.
도 6은 비교예 1에 대한 소성 후의 표면 프로파일을 도시한 현미경 사진이다.
도 7은 실시예 4에 대한 소성 후의 표면 프로파일을 도시한 현미경 사진이다.
도 8은 실시예 6에 대한 소성 후의 표면 프로파일을 도시한 현미경 사진이다.
본 발명은 전자 회로 기판에 형성된 비아홀을 충전하기 위한 전기 전도성 조성물이다. 이러한 전기 전도성 조성물은 전기 전도성 금속 및 비히클을 포함하고, 전기 전도성 금속의 함량은 57 체적% 이상이고, 조성물은 외부 압력이 조성물에 인가되었을 때 유동성이 증가하는 가소성 유체이다.
이하에서는, 본 발명의 전기 전도성 조성물의 각각의 성분에 대해서 설명한다.
1. 전기 전도성 금속
전기 전도성 금속은 바람직하게는 전기 전도성 분말이다. 금속의 유형에 대해서는 특별한 제한이 없지만, 저온 동시 소결 세라믹(low temperature co-sintered ceramic; LTCC) 기판에 적용하는 경우, 전기 전도성 금속 분말은 바람직하게 금, 은, 구리, 팔라듐, 백금, 니켈 및 알루미늄으로 이루어진 군으로부터 선택된 금속, 또는 그의 합금 및 그의 혼합물과 같은 높은 전도도를 갖는 금속 분말이다.
전기 전도성 금속 분말의 평균 입자 직경에 대한 특별한 제한은 없지만, 일 실시 형태에서, 평균 입자 직경은 0.1 내지 10 ㎛이며; 바람직하게는 0.8 내지 8 ㎛ 그리고 보다 바람직하게는 1 내지 6 ㎛이다. 이러한 범위의 입자 직경을 갖는 전기 전도성 금속 분말을 사용함으로써, 비아홀 내의 공기 포획이 효과적으로 방지된다.
전기 전도성 금속 분말의 형상으로는 구 또는 박편과 같은 여러 가지 형상이 사용될 수 있을 것이나, 구 형상인 것이 바람직하다. 구 형상의 전기 전도성 금속 분말을 사용할 때, 페이스트 내의 전기 전도성 금속이 57 체적%를 초과할지라도 외부 압력이 인가되는 경우에 유지되는 유동성에 더하여, 인쇄 및 건조 후의 팩킹 밀도는 증가될 수 있다.
2. 비히클
비히클의 유형에는 특별한 제한이 없다. 사용될 수 있는 비히클의 예는 유기 용매(예를 들어, 부틸 카비톨 아세테이트(BCA), 터핀올, 에스테르 알코올, BC 또는 TPO)와 결합제 수지(예를 들어, 에틸 셀룰로오스 수지, 아크릴 수지, 로진 개질 수지 또는 폴리비닐 부티랄 수지)의 유기 혼합물들을 포함할 수 있다.
본 발명의 전기 전도성 조성물은 전기 전도성 금속의 함량이 높다는 것을 특징으로 하고, 그 결과로서, 본 발명의 조성물은 외부 압력이 조성물에 인가되었을 때 유동성이 증가하는 가소성 유체가 된다. 또한, 본 발명에서, "가소성 유체"는 외부 압력이 조성물에 인가되었을 때 유동성이 증가하는 가소성(plasticity)을 갖는 유체를 지칭한다. 본 발명에서, 용어 "가소성 유체"는 특히, 일반적인 인쇄 등의 수행 동안 전자 회로 기판 상에서 조성물이 안정적으로 방해 받지 않도록 하는 경우에는 유동성을 나타내지 않으나, 열 에너지 또는 물리적 압력과 같은 외부 압력이 인가될 때 유동성을 나타내는 유체를 의미한다. 유동성의 유무가 온도에 의존하는 경우, 25℃에서 유동성의 존재를 본 명세서에서는 "유동성을 갖는 것"으로 한정한다.
본 발명의 전기 전도성 조성물은 위에서 한정된 바와 같이 가소성 유체이다. 비록, 본 발명의 전기 전도성 조성물이 가소성 유체가 되는 이유는 명확하지 않지만, 다음과 같은 인자를 포함하는 것으로 여겨진다.
본 발명의 전기 전도성 내의 전기 전도성 금속의 함량이 증가될 때, 조성물의 거동이 유체의 거동으로 변한다. 즉, 전기 전도성 금속의 함량이 낮은 경우, 전기 전도성 금속이 비히클 내에 분산된 상태에 있다. 한편, 전기 전도성 금속의 함량이 높을 때, 적절한 양의 비히클이 전기 전도성 금속 분말 주위에 존재하지 않는다. 예를 들어, 소정 함량 이상의 전기 전도성 금속을 함유하는 전기 전도성 조성물은 전기 전도성 금속 분말 내의 갭을 충전하기 위한 비히클이 부족하게 된다. 그러한 상태에서, 조성물 내의 전기 전도성 금속 분말 사이의 상호 접촉 가능성이 증가하고, 유동성은 방해 받지 않고 있게 될 때 사라진다. 한편, 전기 전도성 금속 분말 사이의 상호 접촉과 관련된 접합 강도가 약하기 때문에, 외부 압력이 인가되면 조성물은 쉽게 유체가 될 수 있어서, 조성물이 유동성을 나타내게 된다. 따라서, 예를 들어, 본 발명의 전기 전도성 조성물이 일반적인 전기 전도성 조성물보다 전기 전도성 금속 함량이 높기 때문에, 스퀴지와 같은 충전 장치에 의해서 인가되는 외부 압력의 결과로서 조성물이 비아홀 내로 충전될 때 유동성을 나타내게 된다.
일반적으로, 전기 전도성 조성물이 비아홀 내로 충전될 때 공기가 비아홀 내에 쉽게 포획된다. 그러나, 만약 본 발명의 전기 전도성 조성물이 사용된다면, 조성물은 기판 상에 놓일 때 고체 상태이기 때문에, 조성물이 스퀴지 등에 의해 비아홀 내로 충전될 때 외부 압력으로 인해서 유동성이 발생하여, 조성물이 공기의 포획 없이 홀의 상부로부터 홀의 하부로 충전되도록 한다. 따라서, 홀 내의 공기 포획은 상당히 감소된다.
본 발명의 전기 전도성 조성물이 이러한 방식으로 가소성 유체의 거동을 나타낼 수 있는 전기 전도성 금속의 함량은 57 체적% 이상이다. 또한, 본원 명세서에서 언급되는 함량은 전기 전도성 조성물의 전체 체적을 기준으로 한 값으로 측정된다.
전기 전도성 금속의 함량은 바람직하게는 57 내지 75 체적%이고, 보다 바람직하게는 60 내지 72 체적%이며, 보다 더 바람직하게 63 내지 70 체적%이다. 만약 전기 전도성 금속의 함량이 지나치게 낮으면, 비아홀 내의 공기의 포획을 감소시키는 효과가 감소한다. 만약 전기 전도성 금속의 함량이 지나치게 높으면, 외부 압력이 전기 전도성 조성물에 인가되더라도 유동성을 확보하는 것이 어려워진다.
조성물을 건조시키는 경우에 본 발명의 조성물의 팩킹 밀도는 바람직하게 50 % 이상이다. 만약 팩킹 밀도가 50 % 미만이면, 소성 중에 금속 분말 수축이 증가되어 비아홀의 벽과 전기 전도성 조성물 사이에 균열이 형성된다. 더욱이, 큰 소성 수축으로 인해서, 적절한 양의 도체가 비아홀 내에서 소성 후에 확보될 수 없다.
본 발명의 전기 전도성 조성물은 또한 전기 전도성 분말 및 유기 비히클에 더하여 다른 성분들도 포함할 수 있다. 예를 들어, 무기 산화물, 무기 산화물의 복합 산화물 또는 금속 수지산염이 바람직하게 포함된다. 이들 화합물이 본 발명의 조성물에 함유되면, 전기 전도성 금속의 소성 수축이 제어될 수 있다. 예를 들어, 이러한 조성물을 세라믹 그린 시트(green sheet)와 함께 동시 소성하는 경우에, 전기 전도성 금속의 소성 수축과 세라믹 그린 시트의 소성 수축의 매칭에 의해서 균열 및 탈층(delamination)과 같은 구조적 결함이 방지될 수 있다.
무기 산화물의 예에는, Al2O3, SiO2, TiO2, MnO, MgO, ZrO2, CaO, BaO 및 Co2O3로 이루어진 군으로부터 선택된 900℃ 이하의 온도에서 용융되지 않는 산화물이 포함된다. 무기 산화물의 복합 산화물의 예에는 BaTiO3, CaTiO3 및 MgTiO3가 포함된다. 금속 수지산염의 예에는 Pt, Pd, Rh, Mn, Ti, Zr, Ca 및 Co의 금속 수지산염이 포함된다.
무기 산화물, 무기 산화물의 복합 산화물 및 금속 수지산염의 함량은, 조성물의 총 중량을 기준으로 할 때, 바람직하게는 0.1 내지 10 중량%이고, 보다 바람직하게는 0.2 내지 5 중량%이며, 전기 전도성 금속의 조합된 함량은 57 체적% 이상이다. 무기 산화물 및 무기 산화물의 복합 산화물이 전형적으로 전기 전도성을 갖지 않고 소성 중에 금속의 소결을 방해하기 때문에, 과다하게 함유되는 경우에 전기 전도성에 해로운 영향을 미칠 위험이 있다.
한편, 10 중량% 이하로 포함되더라도, 입자 지름이 큰 경우에, 전기 전도성 금속의 소결을 방해하는 효과가 감소된다. 따라서, 무기 산화물, 무기 산화물의 복합 산화물 및 금속 수지산염의 평균 입자 직경은 바람직하게는 0.03 내지 5 ㎛ 이고 보다 바람직하게는 0.03 내지 2 ㎛이다.
본 발명의 전기 전도성 조성물의 다른 성분들의 예는 유리 분말이다. 유리 분말은 소결 후의 세라믹과 소결된 조성물 사이의 접착 강도를 개선하기 위해서 포함된다. 유리 분말의 함량은, 조성물의 총 중량을 기준으로, 바람직하게는 0.1 내지 10 중량%이고 보다 바람직하게는 0.2 내지 5 중량%이다. 전술한 무기 산화물 등과 유사한 이유로, 유리 분말의 평균 입자 직경은 바람직하게는 0.1 내지 5 ㎛이고 보다 바람직하게는 0.3 내지 3 ㎛이다.
본 발명의 전기 전도성 조성물은 3중 롤 밀(triple roll mill) 등으로 전술한 각각의 성분을 혼합함에 따라 원하는 대로 제조된다.
이하에서는 본 발명의 전자 소자에 대해서 설명한다.
본 발명의 전자 소자의 예가 도 2에 도시되어 있다. 도 2는 본 발명의 일 실시 형태로서 저온 동시 소성 세라믹 다층 회로 기판의 예를 개략적으로 도시한 종단면도이다. 또한, 본 발명은 도 2에 도시된 실시 형태에 한정되지 않지만, 오히려 비아홀을 갖는 임의의 전자 소자에도 적용될 수 있다. 예를 들어, 본 발명은 LTCC 이외의 공정에 의해서 생산되는 전자 소자에 적용될 수 있다.
도 2에 도시된 바와 같이, 전자 소자는 다수의 층으로 적층된 소정 치수의 기판(102, 104, 106)을 갖고, 비아홀(108, 110)은 각 기판의 소정 위치에 구비된다. 더욱이, 저항 및 배선 패턴(112a, 112b)과 같은 여러 유형의 회로 부품들이 각 기판의 양 면 또는 일 면에 형성되고, 장착 부품(116)은 장착 랜드(mounting land)(114) 상에 장착된다. 비아홀(108, 110)은 비아-도체(118)로 충전된다. 이러한 비아-도체는 전술한 본 발명의 전기 전도성 조성물이다.
이러한 본 발명의 전자 소자에서, 세라믹에 더하여 유리 등이 기판 물질로 사용될 수 있다. 세라믹으로 사용될 수 있는 물질의 예에는, 산화알루미늄, 질화알루미늄, 산화지르코늄, 탄화규소 및 질화규소가 포함된다. 공지된 실리카-계 유리를 유리로 사용할 수 있다. 전형적으로, 이들 물질로 이루어진 기판은 그린 시트의 소성에 의해서 얻어질 수 있다.
도 2에 도시된 조성물의 예에서, 보다 큰 직경을 갖는 비아홀(108)은 장착 부품(116)으로부터 열을 발산하기 위한 방열용 비아(thermal via)이고, 보다 작은 직경을 갖는 비아홀(110)은 층들 사이의 배선 패턴(112a, 112b)을 상호연결하기 위한 비아홀이다.
본 발명의 전기 전도성 조성물의 사용 결과로서, 본 발명의 전자 소자의 비아홀 내로 공기가 포획되는 것을 방지하면서 페이스트가 비아홀 내로 충전될 수 있기 때문에, 비아홀 내로 충전되는 물질의 전기 전도성, 열 전도성 및 표면 평활도가 개선될 수 있다.
다음으로, 본 발명의 전자 소자를 제조하기 위한 공정에 대해서 설명한다. 전자 소자를 제조하기 위한 본 발명의 방법은 관통 홀이 형성된 전자 회로 기판을 준비하는 단계와; 전기 전도성 금속 및 비히클을 함유하는 전기 전도성 조성물을 관통 홀 내로 충전하는 단계-전기 전도성 조성물 내의 전기 전도성 금속의 함량은 57 체적% 이상이고 전기 전도성 조성물은 외부 압력이 인가될 때 유동성이 증가되는 가소성 유체임-와; 이러한 전기 전도성 조성물이 충전된 전자 회로 기판을 소성하는 단계를 포함한다.
이하에서는, 도 3 내지 도 5를 참조하여 전자 소자의 일 실시 형태로서 저온 동시 소성 세라믹 다층 전자 회로 기판에 대한 제조 공정을 설명한다.
먼저, 본 실시 형태의 제조 공정의 제1 단계를 설명한다(도 3 참조). 제1 단계에서, 관통 홀이 형성된 전자 회로 기판이 준비된다. 또한, 본 명세서에서, 용어 "전자 회로 기판"은 관통 홀이 형성된 그린 시트 또는 관통 홀 및 회로 패턴이 형성된 그린 시트와 같은 소성 이전의 기판을 포함하는 개념을 말한다.
먼저, 저온 동시 소성 세라믹용 슬러리가 닥터 블레이드 방법 등에 의해서 테이프 형태로 성형되고, 이어서 테이프는 소정 치수로 절단되어 저온 동시 소성 세라믹 그린 시트(202)가 제조된다(도 3A).
저온 동시 소성 세라믹의 예에는, 50 내지 65 중량%의 CaO-SiO2-Al2O3-B2O3-계 유리와 50 내지 35 중량%의 알루미나의 혼합물이 포함된다. 사용될 수 있는 저온 동시 소성 세라믹 물질의 다른 예에는 MgO-SiO2-Al2O3-B2O3-계 유리와 알루미나의 혼합물,
SiO2-B2O3-계 유리와 알루미나의 혼합물, PbO-SiO2-B2O3-계 유리와 알루미나의 혼합물, 및 코디어라이트(cordierite)-계 결정질 유리와 같이 800 내지 1000℃에서 소성될 수 있는 물질이 포함된다.
다음으로, 비아홀로서 기능을 하는 관통 홀(204, 206)이 이러한 그린 시트(202)의 소정 위치에서 천공된다(도 3B).
또한, 비아홀로서 기능을 하는 이들 관통 홀을 형성하기 위한 방법의 예에는 (i) 소정 크기의 관통 홀을 천공에 의해서 그린 시트 내에 형성하고 이어서 소성하는 방법과, (ii) 레이저 형성, 샌드블래스팅(sandblasting) 또는 전자 비임 형성 등에 의해 비아홀로서 기능을 하도록 소성된 전자 회로 기판에 관통 홀을 형성하는 방법이 포함된다.
페이스트 조성물에 대한 관통 홀의 크기에는 특별한 제한이 없지만, 기판 면에 평행한 면에 관통 홀의 표면적이 0.25 ㎟ 이상이 되도록 크기를 갖는 것이 바람직하다. 보다 구체적으로, 원형 관통 홀의 경우에, 조성물에 대해 1 ㎜ 이상의 비교적 큰 직경이 바람직하다. 이에 대한 이유는, 이와 같은 큰 직경의 관통 홀 내로 페이스트를 충전하는 경우에, 특히 공기가 포획될 가능성이 높으며, 본 발명의 제조 공정을 사용함으로써, 이러한 공기의 포획이 효과적으로 방지될 수 있기 때문이다. 도 3에 도시된 구성에서, 큰 직경의 관통 홀(204)은 장착 부품의 열을 발산시키기 위한 방열용 비아를 형성하기 위한 관통 홀인 반면, 작은 직경의 관통 홀(206)은 층간 배선 패턴을 연결하기 위한 비아홀이다.
저온 동시 소성 세라믹 다층 회로 기판의 방식으로 그린 시트들을 적층하는 경우에, 배선 패턴들을 연결하도록 비아홀이 천공된다. 따라서, 관통 홀들이 반드시 그린 시트의 동일한 위치에 구비될 필요는 없다. 또한, 방열용 비아 방식으로 열을 발산하기 위한 관통 홀들 모두가 열 확산 효율의 관점에서 동일한 위치에서 천공되는 것이 바람직하다.
전술한 방식으로 관통 홀들이 형성된 다수의 그린 시트가 적층되는 층들의 개수와 동일하게 형성된다(도 3C). 도 3은 3개 층의 그린 시트(202a, 202b, 202c)를 형성하는 경우의 예를 도시한다.
다음으로, 제2 단계를 설명한다(도 4 참조). 제2 단계에서, 전기 전도성 조성물이 관통 홀(204, 206) 내로 충전된다. 전기 전도성 조성물의 충전은 전형적으로 인쇄에 의해서 수행된다.
저온 동시 소성 세라믹 다층 회로 기판의 경우에, 그린 시트(202)의 관통 홀(204, 206)을 충전하는 것은, 제조 비용 감소의 관점에서, 배선 패턴의 인쇄와 동시에 수행될 수 있다. 또한, 상부층 배선 패턴(208a), 내부층 배선 패턴(208b), 하부층 배선 패턴(208c), 관통 홀(204, 206)의 충전된 부분, 및 부품 장착 랜드(214)가 도 4에 도시되어 있다. 여기에서, 그린 시트(202b)는 적층될 때 내부층으로서의 역할을 하는 한편, 배선 패턴(208b)은 내부층 배선 패턴으로서의 역할을 한다. 또한, 그린 시트(202b)와 접촉하는 면 상의 그린 시트(202c)의 배선 패턴(208b)은 또한 그린 시트(202c)가 적층될 때 내부층 배선 패턴(208b)으로서의 역할을 한다.
동시 인쇄 단계에서, 인쇄 패턴이 관통 홀(204, 206)을 충전하고 배선 패턴(208a, 208b)의 인쇄를 수행하기 위해 형성된 스크린 마스크(216)가 그린 시트(202) 상에 배치되고, 이러한 스크린 마스크로 전기 전도성 조성물(218)이 공급되며, 스퀴지(220)가 스크린 마스크의 상부 표면을 따라 활주하여 관통 홀(204, 206)을 충전하는 동시에 배선 패턴(208a, 208b)의 인쇄를 수행한다. 이는 각각의 그린 시트(202a, 202b, 202c)에 대해서 실시된다(도 4A).
또한, 최하부층의 그린 시트(202c)의 상부 표면 상의 내부층 배선 패턴(208b)이 관통 홀(204, 206)의 충전과 동시에 인쇄되고(도 4A, 단계(ⅰ)), 그 이후에 이러한 최하부의 그린 시트(202c)의 하부 표면 상에 하부층 배선 패턴(208c)이 인쇄된다(도 4A, 단계(ⅱ)). 이러한 하부층 배선 패턴(208c)의 인쇄는 후술하는 그린 시트(202a, 202b, 202c)의 적층 또는 소성 이후에 수행될 수 있다. 한편, 관통 홀(204, 206)의 충전과 동시에 상부층 배선 패턴(208a)을 인쇄할 때, 부품 장착 랜드(214)와 같은 배선 패턴 이외의 도체 패턴이 바람직하게는 최상부 그린 시트(202a)의 상부 표면 상에 동시에 형성된다. 또한, 상부층 배선 패턴(208a) 및 부품 장착 랜드(214) 등의 인쇄가 후술하는 그린 시트(202c)의 적층 또는 소성 이후에 수행될 수 있다. 전술한 공정에서, 본 발명의 전기 전도성 조성물이 상부층 배선 패턴(208a), 내부층 배선 패턴(208b), 하부층 배선 패턴(208c) 및 부품 장착 랜드(214) 상으로 코팅될 수 있고, 관통 홀(204, 206) 내로 충전될 수 있다(도 4B).
이하에서는 소성 단계의 형태인 제3 단계를 설명한다(도 5 참조).
먼저, 제2 단계의 완료 후에, 각각의 생성된 그린 시트가 적층되고 함께 가압된다(도 5A). 그린 시트(202a, 202b, 202c)로 이루어진 각각의 층이 적층되고, 이러한 적층체는 예를 들어 60 내지 150℃ 및 0.1 내지 30 ㎫(그리고 바람직하게는 1 내지 10 ㎫)의 조건 하에서의 고온-가압에 의해서 단일 유닛으로 통합된다.
다음으로, 소성이 수행된다(도 5의 화살표). 보다 구체적으로, 그린 시트 적층체(202)는, 예를 들어 800 내지 1000℃ (그리고 바람직하게는 900℃)에서 20분간 유지하는 조건 하에서 소성될 수 있다. 그린 시트 적층체(202)는 상부층은 물론 내부층 및 하부층 배선 패턴(208a, 208b, 208c) 내로 충전된 전기 전도성 조성물(218)과 동시에 소성되어 저온 동시 소성 세라믹 다층 회로 기판을 생성한다(도 5B).
상부층, 내부층 및 하부층 배선 패턴(208a, 208b, 208c) 및 관통 홀(204, 206) 내로 충전된 전기 전도성 조성물(218)은 소성 중에 산화되지 않는 귀금속-계(예를 들어, Ag-계 또는 Au-계) 전기 전도성 조성물로 인쇄되는 경우, 이는 공기중에서 (산화 분위기에서) 소성될 수 있다. 한편, 산화되기 쉬운 Cu-계 조성물과 같은 금속-계 산화적 전기 전도성 조성물로 배선 패턴들이 인쇄되고 관통 홀이 충전되는 경우에는, 이는 전기 전도성 조성물의 산화를 방지하기 위해서 질소 가스와 같은 불활성 분위기(비산화 분위기) 내에서 소성되는 것이 바람직하다.
또한, 소성 단계에서, 그린 시트 적층체(202)의 양 면 상에서 알루미나 그린 시트를 적층하고 압력을 인가하면서 소성함으로써 저온 동시 소성 세라믹 다층 회로 기판이 제조될 수 있다. 이러한 가압식 소성 방법은 알루미나 그린 시트들이 그의 양 면 상에 적층된 적층체에 압력을 인가하면서 800 내지 1000℃에서 소성하고, 이어서 블래스팅(blasting) 처리 등에 의해서 소성된 기판의 양 면으로부터 알루미나 그린 시트의 잔존물을 제거하는 단계를 포함한다. 이러한 가압식 소성 방법은, 소성으로 인한 기판의 수축을 방지함으로써 기판의 치수 정밀도를 개선할 수 있는 이점을 제공한다.
소성에 이어서, 장착 부품이 필요에 따라 장착되어 도 2에 도시된 바와 같은 전자 소자가 제조된다.
LTCC 이외의 응용에서의 건조 조건 및 소성 조건은 사용되는 기판 및 응용예를 고려하여 공지된 내용을 적절히 참조함으로써 설정될 수 있다. 예를 들어, 전자 회로 기판용으로 세라믹 또는 유리 기판을 사용하는 경우에, 인쇄 방법으로 조성물을 충전 및 인쇄한 후에, 조성물은 바람직하게는 70 내지 200℃의 범위 내의 온도에서 5 내지 60 분 동안 건조되고, 이어서 벨트 오븐 또는 박스 오븐 등에서 20 내지 120 분 범위 내의 총 베이킹(baking) 시간 동안 450 내지 900℃ 범위 내의 최고 온도에서 5 내지 30 분 동안 유지하여 소성된다.
본 발명의 전기 전도성 조성물을 사용하여 제조된 전자 소자는, 예를 들어 셀방식의 무선 전화기의 고주파 회로 및 LED의 히트 싱크 회로를 포함하는 여러 응용에서 사용된다.
이하에서는 실시예를 통해 본 발명을 보다 구체적으로 설명하지만, 이들 실시예는 단지 본 발명을 예시하기 위한 것이며 어떠한 방식으로도 본 발명을 제한하는 것은 아니다.
본 실시예에서, 사용되는 기판 물질과, 전기 전도성 조성물의 각 물질과, 기판의 인쇄 및 건조와, 평가 결과는 후술하는 바와 같다.
(1) 기판
두께가 0.6 ㎜인 2 인치 Al2O3(96%) 기판(교세라(Kyocera) 기판)을 기판으로 사용하였다.
(2) 비아홀 형성
샌드브래스팅에 의해 일 측 상에서 2.8 ㎜으로 측정되고 일 측 상에서 1.0 ㎜으로 측정되는 정방형 비아홀들을 전술한 Al2O3 기판에 형성하였다.
(3) 전기 전도성 조성물
표 1에 나타낸 조성을 갖는 각각의 실시예 및 비교예에 대해서 전기 전도성 조성물을 제조하였다. 이하에 나타낸 은 밀도 및 비히클 밀도를 이용하여 전기 전도성 조성물을 제조하였으며, 조성물 내의 금속(은) 성분의 체적을 계산하였다.
(a) 은 밀도: 10.5 g/㎤
(b) 셀룰로오스 또는 비히클 밀도: 1.0 g/㎤
3중 롤 밀을 사용하여 각 물질을 반죽(kneading)함으로써, 전기 전도성 조성 물을 제조하였다.
(4) 인쇄
전기 전도성 조성물을 전술한 기판 비아홀 내로 충전하고 이하에 기재된 조건 하에서 건조하였다.
인쇄: 150 ㎛의 두께를 갖는 스테인리스 스틸 금속 마스크를 사용
뉴롱(Newlong) 자동 인쇄 기계를 사용
우레탄(경도: 70) 스퀴지 사용
건조: 박스 건조기로 80℃에서 30 분 동안 건조
본 명세서에서, "점성 물질"로 확인된 조성물은 25℃에서 외력 없이 유동성을 갖는 비히클 및 분말을 포함하는 유동학적(rheological) 조성물로서 정의된다.
(5) 기판 평가 방법
광학 현미경(배율 20X)으로 비아홀 내 공극의 존재에 대해, 전기 전도성 조성물로 인쇄되고 건조된 기판을 관찰하였다.
Figure 112009072378684-PCT00001
실시예 2-1은 실시예 2의 100 중량%를 기준으로 1 중량%의 Al2O3(입자 직경: 1 ㎛)를 함유하는 샘플이다.
실시예 5-1은 실시예 5의 100 중량%를 기준으로 1 중량%의 Al2O3 (입자 직경: 1 ㎛)를 함유하는 샘플이다.
Al2O3 밀도: 4.0 g/㎤
<기판 평가 기준>
상기 표의 기판을 이하에 나타난 기준을 기초로 평가하였다.
OK: 1 ㎟의 단위 표면적당 직경이 100 ㎛ 이상인 공극이 1개 이하이고 직경이 400 ㎛ 이상인 공극은 없음.
한계: 1 ㎟의 단위 표면적당 직경이 100 ㎛ 이상인 공극이 1개 초과 2개 미만이고 직경이 400 ㎛ 이상인 공극은 없음.
NG: 1 ㎟의 단위 표면적당 직경이 100 ㎛ 이상인 공극이 2개 이상이고 직경이 400 ㎛ 이상인 공극이 1개 이상임.
더욱이, 상기 결과를 기초로, 비히클의 유형에 관계 없이 소정의 은 함량(체적%) 이상의 전기 전도성 조성물에 대해서 본 발명의 효과를 관찰하였다. 그에 따라, 본 발명의 전기 전도성 조성물의 가소성 유동성은 전기 전도성 입자의 체적 백분율에 의해 결정되는 것으로 생각된다.
또한, 도 6 내지 도 8은 소성 후에 비교예 1, 실시예 4 및 실시예 6의 조성물 각각의 표면 프로파일을 금속 전자 현미경에 의해 관찰한 결과를 도시한다.
이러한 현미경 사진의 결과로부터 분명한 바와 같이, 본 발명의 조성물은 공극의 형성을 상당히 억제할 수 있다.

Claims (14)

  1. 전기 전도성 금속 및 비히클을 포함하고, 전기 전도성 금속의 함량은 57 체적% 이상이고, 외부 압력이 인가되었을 때 유동성이 증가하는 가소성 유체인, 전자 회로 기판에 형성된 비아홀을 충전하기 위한 전기 전도성 조성물.
  2. 제1항에 있어서, 전기 전도성 금속은 금, 은, 구리, 팔라듐, 백금, 니켈 및 알루미늄으로 이루어진 군으로부터 선택된 금속, 또는 그의 합금인 전기 전도성 조성물.
  3. 제1항에 있어서, 전기 전도성 금속은 평균 입자 직경이 0.8 내지 8 ㎛인 구 형상의 분말인 전기 전도성 조성물.
  4. 제1항에 있어서, 조성물이 건조되었을 때 팩킹 밀도가 50% 이상인 전기 전도성 조성물.
  5. 제1항에 있어서, Al2O3, SiO2, TiO2, MnO, MgO, ZrO2, CaO, BaO 및 Co2O3, 이들의 복합 산화물, 또는 금속 수지산염으로 이루어진 군으로부터 선택된 900℃ 이하의 온도에서 용융되지 않는 무기 산화물을 조성물의 총 중량 기준으로 0.1 내지 10 중량%로 추가로 포함하는 전기 전도성 조성물.
  6. 제5항에 있어서, 무기 산화물 또는 복합 산화물의 평균 입자 직경이 0.03 내지 5 ㎛인 전기 전도성 조성물.
  7. 제1항에 있어서, 조성물의 총 중량을 기준으로 0.1 내지 10 중량%의 유리 분말을 추가로 포함하는 전기 전도성 조성물.
  8. 제7항에 있어서, 유리 분말의 평균 입자 직경이 0.1 내지 5 ㎛인 전기 전도성 조성물.
  9. 관통 홀이 형성된 전자 회로 기판을 준비하는 단계와;
    전기 전도성 금속 및 비히클을 포함하는 전기 전도성 조성물을 관통 홀 내로 충전하는 단계-전기 전도성 금속의 함량은 57 체적% 이상이고 전기 전도성 조성물은 외부 압력이 조성물에 인가되었을 때 유동성이 증가하는 가소성 유체임-와;
    전기 전도성 조성물로 충전된 전자 회로 기판을 소성하는 단계를 포함하는 전자 소자의 제조 방법.
  10. 제9항에 있어서, 기판 면에 평행한 면에서 관통 홀의 면적이 0.25 ㎟ 이상인 전자 소자의 제조 방법.
  11. 제9항의 방법에 의해 제조된 전자 소자.
  12. 제1항에 있어서, 비히클은 유기 용매와 결합제 수지의 유기 혼합물들로 이루어진 군으로부터 선택되는 전기 전도성 조성물.
  13. 제12항에 있어서, 비히클은 에틸 셀룰로오스 수지, 아크릴 수지, 로진 개질 수지 및 폴리비닐 부티랄 수지로 이루어진 군으로부터 선택된 결합제 수지인 전기 전도성 조성물.
  14. 제12항에 있어서, 유기 용매는 부틸 카비톨 아세테이트, 터핀올, 에스테르 알코올, BC 및 TPO로 이루어진 군으로부터 선택되는 전기 전도성 조성물.
KR1020097024531A 2007-04-26 2007-04-26 비아홀용 전기 전도성 조성물 KR20100005143A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2007/010030 WO2008133612A1 (en) 2007-04-26 2007-04-26 Electrically conductive composition for via-holes

Publications (1)

Publication Number Publication Date
KR20100005143A true KR20100005143A (ko) 2010-01-13

Family

ID=38858889

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097024531A KR20100005143A (ko) 2007-04-26 2007-04-26 비아홀용 전기 전도성 조성물

Country Status (5)

Country Link
EP (1) EP2140743A1 (ko)
JP (1) JP2010525544A (ko)
KR (1) KR20100005143A (ko)
CN (1) CN101663924B (ko)
WO (1) WO2008133612A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI367229B (en) 2007-10-05 2012-07-01 Toray Tonen Specialty Separato Microporous polymer membrane
JP2012033876A (ja) * 2010-07-30 2012-02-16 Samsung Electro-Mechanics Co Ltd 印刷回路基板の製造方法
KR20120071921A (ko) * 2010-12-23 2012-07-03 한국전자통신연구원 실리콘 관통 홀(ｔｓｖ) 충진용 조성물, ｔｓｖ 충진방법 및 상기 조성물을 이용하여 형성된 ｔｓｖ 충진물을 포함하는 기판
CN107180665A (zh) * 2016-03-11 2017-09-19 上海卡翱投资管理合伙企业（有限合伙） 应用于低温共烧陶瓷的灌孔过渡金铂银孔浆及其制备方法
JP7262183B2 (ja) * 2018-06-06 2023-04-21 日東電工株式会社 配線回路基板およびその製造方法
JP7221609B2 (ja) * 2018-08-08 2023-02-14 日本特殊陶業株式会社 導電ペーストの製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0396806B1 (en) * 1989-05-12 1994-02-02 Ibm Deutschland Gmbh Glass-ceramic structure and method for making same
JP2761776B2 (ja) * 1989-10-25 1998-06-04 Ii Ai Deyuhon De Nimoasu Ando Co 多層回路板の製造方法
JP4226428B2 (ja) * 2003-09-29 2009-02-18 パナソニック株式会社 導電性ペースト充填方法、導電性ペースト充填装置
US7611645B2 (en) * 2005-04-25 2009-11-03 E. I. Du Pont De Nemours And Company Thick film conductor compositions and the use thereof in LTCC circuits and devices

Also Published As

Publication number Publication date
JP2010525544A (ja) 2010-07-22
CN101663924B (zh) 2012-03-28
CN101663924A (zh) 2010-03-03
WO2008133612A1 (en) 2008-11-06
EP2140743A1 (en) 2010-01-06

Similar Documents

Publication Publication Date Title
US7736544B2 (en) Electrically conductive composition for via-holes
JP4507012B2 (ja) 多層セラミック基板
JP4557417B2 (ja) 低温焼成セラミック配線基板の製造方法
KR20100005143A (ko) 비아홀용 전기 전도성 조성물
JP2584911B2 (ja) ガラス−セラミック多層回路基板の製造方法
CN111096090B (zh) 陶瓷基板的制造方法、陶瓷基板以及模块
JP3652196B2 (ja) セラミック配線基板の製造方法
JP4388308B2 (ja) 樹脂シートおよびそれを用いたセラミック多層配線基板の製造方法
JP4895653B2 (ja) 電子部品の製造方法
JP2002193691A (ja) 低誘電率セラミック焼結体及びその製造方法、並びにそれを用いた配線基板
JP2004228410A (ja) 配線基板
JP5110420B2 (ja) Ａｇ粉末、導体ペースト及び多層セラミック基板とその製造方法
JP2007221115A (ja) 導体ペースト及び多層セラミック基板の製造方法
JP2006100448A (ja) 電子部品の製造方法
JP4721742B2 (ja) 電子部品の製造方法
TW200842900A (en) Electrically conductive composition for via-holes
JP2004273426A (ja) 導電ペーストおよびそれを用いたセラミック多層基板
JP5110419B2 (ja) Ａｇ粉末、導体ペースト及び多層セラミック基板とその製造方法
JP2005277167A (ja) 電子部品の製造方法
JP3909209B2 (ja) ガラスセラミック基板の製造方法
JP4293444B2 (ja) 導電性ペースト
JP4530864B2 (ja) コンデンサ内蔵配線基板
JP2002290040A (ja) セラミック基板の製造方法
JP3850245B2 (ja) ガラスセラミック基板の製造方法
JP2005116337A (ja) 導電性ペースト、ビアホール導体及び多層セラミック基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application