JP2584911B2 - ガラス−セラミック多層回路基板の製造方法 - Google Patents

ガラス−セラミック多層回路基板の製造方法

Info

Publication number
JP2584911B2
JP2584911B2 JP3146136A JP14613691A JP2584911B2 JP 2584911 B2 JP2584911 B2 JP 2584911B2 JP 3146136 A JP3146136 A JP 3146136A JP 14613691 A JP14613691 A JP 14613691A JP 2584911 B2 JP2584911 B2 JP 2584911B2
Authority
JP
Japan
Prior art keywords
powder
ceramic
glass
particle size
copper
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP3146136A
Other languages
English (en)
Other versions
JPH04369899A (ja
Inventor
均 鈴木
亙 山岸
絋一 丹羽
薫 橋本
伸男 亀原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP3146136A priority Critical patent/JP2584911B2/ja
Priority to CA002070308A priority patent/CA2070308C/en
Priority to US07/894,984 priority patent/US5287620A/en
Priority to EP92305496A priority patent/EP0519676B1/en
Priority to DE69203544T priority patent/DE69203544T2/de
Priority to KR1019920010586A priority patent/KR960001354B1/ko
Publication of JPH04369899A publication Critical patent/JPH04369899A/ja
Application granted granted Critical
Publication of JP2584911B2 publication Critical patent/JP2584911B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867—Applying pastes or inks, e.g. screen printing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0263—Details about a collection of particles
    • H05K2201/0266—Size distribution
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1126—Firing, i.e. heating a powder or paste above the melting temperature of at least one of its constituents
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1283—After-treatment of the printed patterns, e.g. sintering or curing methods
    • H05K3/1291—Firing or sintering at relative high temperatures for patterns on inorganic boards, e.g. co-firing of circuits on green ceramic sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ガラス−セラミック多
層回路基板の製造方法に関し、更に詳しくは、ビア形成
方法を改良したガラス−セラミック多層回路基板の製造
方法に関する。
【０００２】大量の情報を迅速に処理する必要から、情
報処理装置の小型大容量化が進められており、情報処理
装置の主体を占める半導体装置も単位素子の小型化によ
り高度に集積化したＬＳＩやＶＬＳＩが実用化されてい
る。これら集積回路は、チップのままで複数個をセラミ
ックよりなるチップ搭載用基板（インターポーザ）に搭
載してＬＳＩモジュールを作り、これを取り替え単位と
して印刷配線基板に装着する実装形態が採られている。
特に、フリップフロップタイプの半導体集積回路は、全
てセラミック回路基板に装着されている。
【０００３】半導体集積回路を装着するセラミック回路
基板は多層化された形で用いられるのが一般的であり、
現在では２０〜６０層程度の多層回路基板が実用化され
ている。このような多層回路構造においては、層を貫通
して形成したビアと呼ぶ導体部分により、各層の電子回
路相互の電気的接続を行っている。特に近年、半導体素
子からの信号をより高速化する要請が高まってきている
ため、基板の導体として抵抗がより低い材料を用い、ま
た、半導体装置の高密度化に伴い、基板に形成されるビ
アをより微細にする必要がある。
【０００４】これらの要請を満足させるために、ガラス
−セラミック基板が開発されている。ガラス−セラミッ
ク基板は、導体として金、銀、銅等の低抵抗材料を用い
ることができるように、軟化点が６００〜９００℃のガ
ラスをセラミックと複合化することにより、焼成時の収
縮温度を７００〜１０００℃に調整してある。そして、
高密度実装を可能とするためにビア径も１００μｍ程度
の微細のものになっている。
【０００５】
【従来の技術】従来、ガラス−セラミック多層回路基板
の製造方法においては、ガラス−セラミックと有機バイ
ンダーで作製されたグリーンシートのビア形成予定位置
に穴開けしてスルーホールを形成した後、このスルーホ
ール内に導体ペーストを充填してビアを形成する。この
ようにして、多層回路基板のそれぞれの層を構成するた
めのグリーンシートを作製する。次に、それぞれのグリ
ーンシートについて、ビア位置（穴埋め位置）を含み、
導体ペーストをスクリーン印刷して電子回路パターンを
形成した後、乾燥させる。そして、これら乾燥後のグリ
ーンシートを位置合わせして積層した後、加圧して一体
化し、得られた積層体を加熱してバインダー抜きをした
後に焼成することにより、ガラス−セラミック多層回路
基板が得られる。バインダー抜きのための加熱は、その
後の焼成にくらべて低温で行われるもので、仮焼成とも
呼ばれる。
【０００６】従来のビア形成方法においては、図８に示
すように、ポリエチレンテレフタレートのシート（通称
「マイラーシート」）１を通して多数のスルーホール２
を穴開けしてあるグリーンシート３を準備する。排気装
置を備えた充填台５の上面に吸引紙４を敷き、上記のグ
リーンシート３をマイラーシート１を上にした状態で吸
引紙４の上に重ねて置く。次に、マイラーシート１上に
導体ペーストを置き、真空ポンプを作動させながらスキ
ージを慴動させることにより、導体ペーストがマイラー
シート１の穴を通って吸引され、スルーホール２内に充
填される。
【０００７】次に、マイラーシート１を剥がしてから、
グリーンシート３の上面に導体回路パターンをスクリー
ン印刷により形成し、乾燥させる。多層回路基板の各層
に対応するグリーンシート３をこのようにして作製し、
位置合わせして積層・加圧して一体化した後、加熱して
グリーンシート３および導体ペースト中のバインダーを
除去する（仮焼成）。次に、高温焼成してガラス−セラ
ミックおよび導体金属を焼結することにより、各層の所
定位置にビアを有するガラス−セラミック多層回路基板
が形成される。この従来法においてビアに用いる導体ペ
ーストとしては、導電性金属粉末と有機バインダーとを
混合したペーストを用いていた。
【０００８】しかし上記従来の方法は次の問題点があっ
た。 （１）導電性金属と基板のセラミックとの焼結挙動が異
なり、焼結中に両者の収縮率に差が生じるため、形成さ
れたビア内にポアや断線が発生し易い。 （２）グリーンシートが多孔質であり、導体ペーストの
溶剤（バインダー分）が充填時にスルーホールの壁面に
吸い取られるため、導体ペーストによってスルーホール
を完全に充填することが難しい。すなわち、導体ペース
トの粘度が高いと完全に充填できず、粘度が低いとビア
中央に空隙ができる。 （３）導電性金属として銅等の酸化し易い金属を用いた
場合、バインダー抜きのための加熱を酸化雰囲気中で行
うことができないため、バインダーが抜けにくく、湿潤
雰囲気等の還元雰囲気中で行う必要がある。このため、
熱分解しにくいバインダーをペーストおよびグリーンシ
ートに用いることができない。
【０００９】このような問題を解消するために、これま
でに種々の工夫がなされている。まず、導電性金属と基
板のセラミックとの焼結挙動を一致させるために、導体
ペーストに有機金属を添加する方法が提案されている
（例えば特開昭６１−８９８３９、特開昭６２−１３３
００２、特開昭６３−２６０１９９、特開昭６３−２７
１９９５、特開平１−２０１９９６）。一般に導体ペー
ストは、その中に含まれている有機溶剤が分解飛散する
まで導体金属の粉末は焼結せず、導体金属粉末のみを焼
成した場合よりは焼結が遅れ、焼結およびそれによる収
縮が高温側に移行する。しかし、有機溶剤が分解飛散し
てしまった７００〜９００℃では導電性金属の焼結が急
激に起こるため、それに伴ってセラミックとは著しく異
なる収縮挙動を示す。上記方法においては、添加された
有機金属がバインダー抜き（仮焼成）時および焼成時に
分解して金属酸化物となり、これが７００〜９００℃の
高温領域での導電性金属粉末の焼結を阻害することを利
用して、導電性金属の焼結収縮を遅らせ高温側に移行さ
せることによりセラミックの焼結収縮の時期に合わせる
ようにした。すなわち、導体ペーストに有機金属を添加
することによって７００〜９００℃の高温領域での収縮
を制御する。
【００１０】また、この原理を応用して、導体ペースト
に有機金属の代わりに金属酸化物を直接添加する方法も
提案されている（例えば特開昭６１−８９８３９、本出
願人による特願平２−９０１８）。
【００１１】一方、有機物のビア中残存を解消すると共
にスルーホールへの充填性を改良するために、導体ペー
ストではなく導電性金属の粉末を直接充填する方法が提
案されている（例えば特開平２−１８９９１、特開平１
−２８１７９５、特開昭６１−１０１０９６）。この方
法においては、有機バインダーを用いないため、乾燥・
焼成時に有機バインダーの飛散なく、形成されたビア内
にポアがなく、また多孔質のグリーンシートにも比較的
簡単に充分な充填密度でビアを形成することができる。
【００１２】このように種々の方法が提案されている
が、近年の回路パターンの微細化に伴い、ビア径も例え
ば１００μｍ程度と非常に微細になっており、次のよう
な新たな問題点が生じてきた。
【００１３】まず導体ペーストの場合、１００μｍ程度
の微細なスルーホールを完全に充填することは非常に困
難であり、有機金属の添加や金属酸化物の直接添加を行
ってもスルーホール中の充填密度を高めるためには効果
はなく、充填段階で残存したポアが焼成後のビア内にも
ほぼそのまま残存するという問題がある。更に、有機金
属は一般的に熱分解（熱劣化）温度が高いため、バイン
ダー抜き（仮焼成）後も不完全な化合物として残存し易
い。特に、導体金属として銅等の酸化し易い金属を用い
た場合には、加熱雰囲気としてバインダーの抜けにくい
還元雰囲気を用いざるを得ないため、焼成後まで残存し
易いという問題がある。
【００１４】一方、導体金属の粉末を直接スルーホール
に充填する方法の場合、粉末の粒径を細かくすることに
よって、微細なスルーホール内にも十分な充填を行える
点で有効な方法である。しかし、金属粉末が単独で存在
するため、バインダー抜き時および焼成時にセラミック
は勿論、導体ペーストに比較しても低い温度で収縮が開
始し、収縮率の不一致によってビアと基板との界面に隙
間を生じ易いという問題がある。特に銅を導体とした場
合には、バインダー抜きのための加熱雰囲気として銅を
酸化させないために湿潤窒素雰囲気等を用いるが、湿潤
窒素雰囲気中では銅粉末の収縮開始温度は乾燥窒素雰囲
気中に比べて更に低い３００〜４００℃程度に低下す
る。そのため、４００〜５００℃の低温領域で、ビアと
基板との界面に導体ペーストで形成したビアの場合より
も大きい隙間が生じてしまう。この対策として、本発明
者は特願平２−９０１８において、導電性金属粉末にセ
ラミック粉末を添加してスルーホールに充填する方法を
既に提案している。
【００１５】この方法は、銅粉末のみを充填した場合の
欠点である７００℃以下の低温領域（４００〜７００
℃）での収縮を抑えるため、ビア／基板界面のポア発生
を防止するのに効果的である。しかし、この方法では、
セラミック粉末の添加量が多かったり、セラミック粉末
の粒径が大きかったりすると、焼成後の金属粉末の粒子
結合が不安定になり、ビアが脆く強度も低くなるという
欠点がある。
【００１６】また、導体粉末を直接スルーホール内に充
填した場合セラミックとの濡れが悪く、良好な密着性が
得られない欠点を、前述の特開平２−１８９９１の方法
では、金属粉末に酸化クロムを添加することによって解
消する。しかし、この方法では、焼成時にビアが腐食さ
れ易い点、および酸化クロムの毒性を考慮しなければな
らず作業性が悪い点に問題がある。なお、特開平２−１
８９９１には、導体粉末およびＣｒ2 Ｏ3 粉末の粒径に
ついて、導体粉末の粒径は、Ｃｕ粉末、Ｃｒ2 Ｏ3 粉末
ともにスルーホール径に対して１／１０以下、特に１／
１０〜１／５００程度とすることが記載されている。
【００１７】
【発明が解決しようとする課題】本発明は、上記の問題
点を解消し、ビア径が１００μｍ程度に微細であって
も、スルーホールを十分に充填して健全なビアを形成で
きるように改良したガラス−セラミック多層回路基板の
製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のガラス−セラミック多層回路基板の製造
方法は、ガラス−セラミックグリーンシートのビア形成
予定位置にスルーホールを形成する工程、銅粉末にセラ
ミック粉末を配合した混合粉末を該スルーホールに充填
する工程、該スルーホールを形成した該グリーンシート
上に導体ペーストを印刷して導体パターンを形成する工
程、該導体パターンを形成した複数の該グリーンシート
を積層して積層体を形成する工程、該積層体を加熱して
バインダー抜きおよび仮焼成を行う工程、および得られ
た仮焼成体を焼成してガラス−セラミック複合体とする
工程を含んで成り、該銅粉末および該セラミック粉末の
粒径を、該スルーホールに充填された際に上記焼成後の
ガラス−セラミック複合体に対する該ガラス−セラミッ
クグリーンシートの相対密度と同程度以上の充填密度が
得られる粒径とすることを特徴とする。
【００１９】
【作用】既に説明したように、ビアにポアが生ずる原因
は下記のとおりである。〔要因１〕導体ペーストを用い
た場合、グリーンシートのスルーホールに銅粉末が完全
に充填されず、充填後にスルーホール内に粉末密度の粗
密や空隙ができる。〔要因２〕銅粉末とグリーンシート
のセラミックとの焼結（収縮）温度が異なる。本発明に
おいては、上記要因を次のように解消できる。先ず〔要
因１〕については、従来の知見に基づいて、スルーホー
ルに従来のように導体ペーストではなく、導体粉末を充
填することにより完全に充填を行うことができる。次に
〔要因２〕については、本発明者は、銅粉末にセラミッ
ク粉末を配合した混合粉末をスルーホールに充填し、そ
の際、銅粉末およびセラミック粉末の粒径を、スルーホ
ールに充填された際にガラス−セラミックグリーンシー
トの密度と同程度以上の充填密度が得られる粒径とする
ことにより、焼結過程における銅粉末とグリーンシート
のセラミックとの収縮差（焼結温度の差）を解消するこ
とができることを見出した。
【００２０】通常用いられるガラス−セラミックグリー
ンシートの相対密度は未焼成状態で約５０〜６０％であ
り、これに対応する本発明の混合粉末としては銅粉末お
よびセラミック粉末の粒径を、スルーホール内に未焼成
状態で約５５〜６５％の充填密度で充填される粒径とす
ることが適当である。これにより、焼結時のビア内外の
収縮差をより小さくすることができる。
【００２１】本発明の充填密度を得るには、平均粒径
０．３〜８μｍの銅粉末に平均粒径０．１〜１μｍのセ
ラミック粉末を配合した混合粉末を用いることが望まし
い。更にその際、銅粉末よりも小さい平均粒径のセラミ
ック粉末を用いると、銅粉末粒子間にセラミック粉末粒
子が入り込み易いので、充填密度を確保する上で有利で
ある。
【００２２】本発明においては、焼成時の収縮開始温度
が約７００〜１０００℃であるグリーンシートを用い、
これに適合する焼結収縮挙動となるように混合粉末の銅
粉末およびセラミック粉末の粒径および配合量を設定す
ることが望ましい。
【００２３】上記範囲の収縮開始温度のグリーンシート
を用いる場合、銅粉末に配合するセラミック粉末として
は、１０００℃程度までの高温で銅と化学反応しない物
質の粉末が適しており、例えばアルミナ、シリカ、ムラ
イト等の粉末を用いることができる。その際、銅粉末へ
のセラミック粉末の配合量は、特に６００℃付近での銅
の収縮を抑え且つ１０００℃付近で銅の収縮が完了する
配合量とすべきである。このような観点から、混合粉末
総量に対するセラミック粉末の配合量は、セラミック粉
末の平均粒径が０．１〜１μｍである場合、通常０．５
〜１０ vol％、好ましくは０．５〜５ vol％程度であ
る。０．５vol％より少ないと、導体金属の焼結収縮時
期をガラス−セラミックの焼結収縮時期にマッチングさ
せる効果が得られない。逆に１０ vol％より多いと、導
体の電気抵抗率が大きくなる。
【００２４】以下に、本発明者が行った種々の実験の典
型例に基づいて、本発明の作用をより詳細に説明する。
本発明の混合粉末とガラス−セラミック基板について焼
結挙動を調べるため、それぞれに対応する試料を作製し
て、モデル実験を行った。混合粉末に対応する試料とし
て、平均粒径１μｍの銅粉末に平均粒径０．３μｍのア
ルミナ粉末を種々の配合量（３、５、および１０ vol
％）で添加し、ボールミルで２４時間混合した後、５×
５５×３ｍｍの圧粉成形体を作製した。これとは別に、
比較のために銅粉末のみの圧粉成形体も作製した。ガラ
ス−セラミック基板に対応する試料として、下記組成の
粉末を混練した後に成形してアルミナ系ガラス−セラミ
ックより成る圧粉成形体を作製した。 セラミック粉末：アルミナ粉 ５０重量部 ガラス粉末：硼珪酸ガラス粉 ５０重量部 上記試料を湿潤窒素（Ｎ2 ）雰囲気中で種々の焼成温度
で焼成し、収縮率を測定した。図１に焼成温度と収縮率
との関係を示す。同図から分かるように、銅粉末のみか
ら成る圧粉成形体（曲線７）は、焼結温度約６００℃ま
では焼結温度の上昇（焼結の進行）に伴って収縮率が増
加し、焼結温度が約７００℃を超えると減少するが、一
方、ガラス−セラミックから成る圧粉成形体（曲線８）
は、焼結温度の上昇に伴って収縮率は単調に増加し、特
に焼結温度約７００℃以上で収縮が大きくなっており、
この収縮挙動の差がビア内にポアが発生する原因にな
る。
【００２５】この結果と比較対照するため図９に、従来
法で用いていた銅ペースト（典型的組成：銅粉１００重
量部、ＰＭＭＡ２重量部、可塑剤１重量部、溶剤２０重
量部）およびこの銅ペーストに５ vol％のアルミナ粉末
を添加した場合の焼結温度に対する収縮率の変化を示
す。銅ペーストの場合（曲線５１）は、焼結温度約６０
０℃までは収縮しないが、約７００℃を超え約８００℃
付近になると急激に収縮し、約９００℃を超えると収縮
率が減少するので、８００℃付近からのセラミックとの
収縮の差がポアの発生原因となっていた。銅ペーストに
アルミナを添加した場合（曲線５２）は、８００℃付近
での急激な収縮と約９００℃以上での収縮の減少が共に
抑制され、基板のセラミックに近い収縮挙動になる。
【００２６】本発明に従って銅粉末に３ vol％のアルミ
ナ粉末を添加した圧粉成形体（図１の曲線９）は、ガラ
ス−セラミック（曲線８）に非常に近い収縮挙動を示
し、焼結温度の上昇に伴って収縮率は増加するが、焼結
温度が約８００℃を超えると銅の過焼成効果が現れて収
縮率が減少してくる。そして、アルミナ粉末の添加量が
５％、１０％と増加するに従って収縮率が減少してゆ
き、また、銅の過焼成効果による収縮率の減少も高温側
に移行してくる。
【００２７】図２に、銅粉末へのアルミナ添加量と電気
抵抗率との関係を示す。ここでは添加するアルミナ粉末
の粒径を０．３μｍと３．５μｍの２水準とした。ま
た、図３には、アルミナ添加量を１０ vol％に固定し、
粒径を種々に変えた場合の電気抵抗率の変化を示す。図
３から分かるように、アルミナ粉末の粒径が小さくなる
ほど比表面積が大きくなるため電気抵抗率は増加し、図
２に示したように平均粒径３．５μｍの場合に比べて平
均粒径０．３μｍの場合にはより少ない添加量で電気抵
抗率の増加が現れるが、０．３μｍ程度の粒径であれば
添加量５ vol％程度までは電気抵抗率の増加はない。平
均粒径が１．０μｍの場合には、添加量１０ vol％程度
までは電気抵抗率の増加は無かった。
【００２８】このように銅粉末に適量のアルミナ粉末を
添加することにより、無添加の場合とほとんど変わらな
い電気抵抗率を維持しながら、焼結時の収縮率をガラス
−セラミックに近づけることができ、収縮差によるポア
発生を防止することができる。
【００２９】次に、銅粉末にセラミック粉末を配合した
混合粉末のスルーホールへの充填について説明する。図
４に、種々の平均粒径の銅粉末を単独で用い、これをガ
ラス−セラミックグリーンシートに形成した直径１００
μｍのスルーホールに充填した場合の充填密度を示す。
充填密度は、１枚のグリーンシートに１００，０００個
のスルーホールを形成し、これに粉末を充填したときの
重量と体積から算出した値である。銅粉末の充填は図８
に示した装置を用い下記手順で行った。まず、充填台５
上にグリーンシート３（３５０×３５０ｍｍ）を置き、
その上をマイラーシート１で全面覆った。このマイラー
シート１上に、平均粒径１μｍの銅粉末１５（約１００
ｇ）を帯状に均一に置いた。そして、硬質ゴム製スキー
ジ（図示せず）をグリーンシート３に対して３０〜４５
°の角度に傾け、マイラーシート１上からグリーンシー
ト３に圧力２ｋｇ／ｃｍ2 で押さえ付けながら、速度３
０ｃｍ／ｍｉｎでマイラーシート上を移動させることに
より銅粉末を流動させて、グリーンシート１のスルーホ
ール２内へ落下させて充填した。スキージの移動は、１
枚のグリーンシートについて２回行い、粉末の充填状態
をより完全なものにした。なお、充填台５には、直径１
ｍｍの吸引用の穴がピッチ１ｍｍで開けられており、グ
リーンシート３と充填台５との間には、グリーンシート
３の個々のスルーホールについて均一に吸引できるよう
に濾紙（吸引紙）４が敷いてある。この状態で、真空度
７００ｍｍＨｇの真空ポンプ（図示せず）により吸引を
行いながら充填を行った。この充填方法では、銅粉末の
流動性と共に真空吸引の作用が重要となる。平均粒径の
細かい銅粉末および平均粒径の細かい無機酸化物を添加
した銅粉末の場合には、真空ポンプによる真空度を高く
し且つ充填台５の吸引用穴のピッチを小さくする必要が
ある。例えば、平均粒径０．５μｍの銅粉末に平均粒径
０．５μｍのアルミナ粉末を添加した混合粉末の場合
は、１００メッシュのスクリーンマスクを吸引台５の上
面に貼り付けて、実質的な吸引用穴のピッチを小さくす
る。
【００３０】ここで、スルーホール内に充填される銅粉
末は、積層工程および焼成工程を経ることによってグリ
ーンシートと一体化される。焼成中のスルーホール内外
の収縮率を近づける必要があるため、銅粉末の充填密度
はグリーンシートの密度と同等またはそれよりもやや高
いことが一般に望ましい。焼成前の充填密度が低いと、
収縮挙動自体が同等でも、実際に現れる収縮率は大きく
なるため、隙間やポアを生じ易くなる。このように適当
な充填密度とすることにより、焼成後にポアの無い健全
なビアを形成することができる。
【００３１】図４の場合、用いたガラス−セラミックグ
リーンシートの密度は、ガラス−セラミック複合体の密
度に対する相対密度で６０％程度である。銅粉末の平均
粒径が０．３〜８μｍの範囲で、５５％以上の充填密度
（ここでは５５〜６５％）が得られている。これはガラ
ス−セラミックグリーンシートと同等以上の密度であ
り、ポアの無い完全なビアを形成するのに十分な充填密
度である。銅粉末の平均粒径が０．３μｍよりも小さい
範囲では、充填密度が不十分となる。例えば平均粒径
０．０８〜０．１５μｍの範囲では充填密度は４０〜４
５％程度の低い値である。粒径がこのように小さい場
合、かさ密度が低く、スルーホールへの充填後に、振動
やプレス等の何らかの付加的な操作を行わない限り、十
分な充填密度を得ることは困難である。また逆に平均粒
径が８μｍより大きい範囲では、直径１００μｍのスル
ーホール内への充填自体が困難になる。例えば平均粒径
１０μｍ以上の範囲では４０％程度の充填密度しか得ら
れない。
【００３２】このように、スルーホールの直径が１００
μｍ程度の場合、銅粉末の平均粒径は０．３〜８μｍの
範囲であることが適当である。
【００３３】次に、銅粉末に添加するセラミック粉末粒
径の適正範囲について説明する。図５に、銅粉末にアル
ミナ粉末を添加した混合粉末について、アルミナ粉末の
平均粒径に対するスルーホール内への充填密度の変化を
示す。銅粉末の平均粒径は１μｍ、アルミナ粉末配合量
は５ vol％とそれぞれ一定にし、図４の実験と同様のガ
ラス−セラミックグリーンシートに形成した直径１００
μｍのスルーホールに充填し、同様な方法で充填密度を
算出した。
【００３４】図５の結果から、アルミナ粉末の平均粒径
が１μｍ以下の範囲で、５５％以上の高い充填密度が得
られている。アルミナ粉末の平均粒径が１μｍを超える
範囲では、平均粒径の増加に伴って充填密度が低下す
る。例えばアルミナ粉末の平均粒径が２μｍ以上の範囲
では４５％以下の充填密度しか得られない。このことか
ら、アルミナ粉末の平均粒径は１μｍ以下であることが
適当である。しかし、平均粒径が０．１μｍより小さく
なると粉末の混合自体が困難になり、アルミナ粉末が銅
粉末中に分散しにくくなるので、アルミナ粉末の平均粒
径は０．１μｍ以上とすることが適当である。
【００３５】このように、スルーホールの直径が１００
μｍ程度の場合、銅粉末に添加するアルミナ粉末の平均
粒径は０．１〜１μｍの範囲であることが適当である。
以上の結果から、平均粒径０．３〜８μｍの銅粉末に平
均粒径０．１〜１μｍのセラミック粉末を適量配合した
混合粉末を用いることにより、スルーホール内への充填
を完全に行うことができ、焼成後にポアの無い健全なビ
アを得ることができる。
【００３６】以上の実験例で示した銅粉末およびこれに
配合するセラミック粉末の平均粒径の適正範囲は、スル
ーホール直径１００μｍの場合であるが、スルーホール
直径が更に小さい場合についても同様の実験を行うこと
により、銅およびセラミックについてそれぞれ適正な粉
末粒径範囲を設定することができる。以下に、実施例に
よって本発明を更に詳細に説明する。
【００３７】
【実施例】〔実施例１〕本発明に従い、銅粉末にアルミ
ナ（Ａｌ2 Ｏ3 ）粉末を添加した混合粉末を用いてビア
形成を行い、ガラス−セラミック多層回路基板を作製し
た。グリーンシートを下記手順で作製した。先ず、下記
配合組成の混合物を準備した。 ・セラミック粉末：アルミナ粉……………………３０重
量部 ・ガラス粉末： 硼珪酸ガラス粉………………５０重
量部 ・バインダ： ポリメチルメタクリレート…１２重
量部 ・可塑剤： ジブチルフタレート………… ５重
量部 この混合物１重量部に対してアセトンを３重量部加えて
混練した後、アセトンを蒸発させてスラリーとした。こ
のスラリーをドクターブレード法によりマイラーシート
上に展延させて、厚さ３００μｍのグリーンシートとし
た。このグリーンシートにマイラーシートを付けたま
ま、ドリルを用いて直径１００μｍのスルーホールを形
成した。一方、平均粒径１．０μｍの銅粉末に平均粒径
０．３μｍのアルミナ粉末を５vol％配合し、Ｖ型混合
機で２時間混合して混合粉末を準備した。図８の装置を
用いて、混合粉末をグリーンシートのスルーホールに充
填した。すなわち、図示したように樹脂シート１の一辺
の片隅上に、充填するのに十分な量の導体粉末１５を盛
り上げて置き、これを、例えば硬質ゴム製スキージ（図
示せず）を樹脂シート１の表面上を矢印方向に慴動させ
ることにより、移動させる。これにより導体粉末１５が
複数のスルーホール２内に充填される。なお、この充填
を確実に行うために、図示したように充填台５の内部に
グリーンシート３と同程度の平面積を有する吸引用空洞
部（図中に破線で示す）を設け、この空洞部を配管（上
記破線に接続して充填台５の下に出ている実線部）を介
して真空ポンプ（図示せず）に接続し、前記空洞部の上
に吸引紙４を被せ、この吸引紙４を介してグリーンシー
ト３全体を均一に吸引しながら前記導体粉末１５の充填
操作を行うことが好ましい。吸引紙４はいわゆる濾紙の
役目をするものであり、粉末が均一に真空吸引でき、し
かも導体粉末１５を構成する粉末の飛散を防止するため
に用いられる。このようにしてスルーホール２内に導体
粉末１５を充填した後、マスクとして用いた樹脂シート
１を除去する。そして、スルーホール部に導体粉末が充
填されたグリーンシート３上に、導体ペーストをスクリ
ーン印刷してグリーンシート３に所定の配線パターンを
形成する。
【００３８】同様にして多層回路基板の各層に対応する
グリーンシートを６０枚準備し、各グリーンシート上に
導体ペーストをスクリーン印刷してそれぞれの電子回路
パターンを形成した後、乾燥した。これらのグリーンシ
ートを位置合わせして積層・加圧し、一体の積層体にし
た。この積層体を湿潤窒素雰囲気中、８００℃で４時間
加熱してバインダー抜き（仮焼成）を行った。その後、
窒素雰囲気中で１０００℃×４時間の焼成を行いガラス
−セラミック多層回路基板を得た。このガラス−セラミ
ック多層回路基板の断面および破面をそれぞれ光学顕微
鏡および走査電子顕微鏡（ＳＥＭ）で観察した結果、基
板／ビア界面にもビア内部にもポアの無い健全なビアが
形成されていた。なお、本実施例においては穴開け手段
としてドリルを用いてスルーホールを形成するドリル方
式による方法を示したが、スルーホール用パンチ針を用
いるプレス方式によっても良い。その場合、スルーホー
ル用パンチ針を有するプレス加工機によって、一体化さ
れたままの状態で厚さ方向に複数のスルーホールを設け
る。すなわち、プレス加工機を降下させることによっ
て、一度に複数のスルーホール２が樹脂シート１と共に
グリーンシート３内に穴開けされる。このように穴開け
されたスルーホールの孔径は、微細配線を可能とするた
めにできるだけ微細にすることが好ましく、例えば５０
〜２００μｍ程度の孔径とすることが考えられる。ま
た、グリーンシートの厚さは通常１００〜５００μｍ程
度である。グリーンシートの一方の平坦面に敷設され一
体化される樹脂シートは、種々の素材のものを用いるこ
とができるが、平面平滑度の良いポリエチレンテレフタ
レート樹脂のシートとすることが好ましく、その厚さは
通常１０〜５０μｍ程度である。
【００３９】〔実施例２〕本発明に従い、銅粉末にムラ
イト（３Ａｌ2 Ｏ3 ・２ＳｉＯ2 ）粉末を添加した混合
粉末を用いてビア形成を行い、ガラス−セラミック多層
回路基板を作製した。多層回路基板の作製に先立って、
銅粉末へのムライト粉末の適正配合量を設定するために
下記予備実験を行った。予備実験 平均粒径２μｍの銅粉末に平均粒径０．３μｍのムライ
ト粉末を１、２、および５ vol％添加した５×５５×５
ｍｍの圧粉成形体を種々の焼成温度で焼成し、収縮率を
測定した結果を図６に示す。同図から分かるように、配
合量１vol％の場合（曲線１２）は過焼成の影響が現
れ、２ vol％の場合（曲線１３）は基板のガラス−セラ
ミック（曲線８）に近い収縮挙動を示し、５ vol％の場
合（曲線１４）は過焼成の影響が更に高温側にずれて出
現している。この結果から、銅粉末へのムライト粉末の
配合量を２ vol％に設定した。多層回路基板の作製 平均粒径２μｍの銅粉末に平均粒径０．３μｍのムライ
ト粉末を、上記結果に従って２ vol％配合した混合粉末
を用いた。それ以外は実施例１と同様な条件および手順
でガラス−セラミック多層回路基板を作製した。このガ
ラス−セラミック多層回路基板の断面および破面をそれ
ぞれ光学顕微鏡および走査電子顕微鏡（ＳＥＭ）で観察
した結果、基板／ビア界面にもビア内部にもポアの無い
健全なビアが形成されていた。
【００４０】〔実施例３〕本発明に従い、銅粉末にシリ
カガラス（ＳｉＯ2）粉末を添加した混合粉末を用いて
ビア形成を行い、ガラス−セラミック多層回路基板を作
製した。多層回路基板の作製に先立って、銅粉末へのシ
リカガラス粉末の適正配合量を設定するために下記の予
備実験を行った。予備実験 平均粒径２μｍの銅粉末に平均粒径０．３μｍのシリカ
ガラス粉末を１、２、および５ vol％添加した５×５５
×５ｍｍの圧粉成形体を種々の焼成温度で焼成し、収縮
率を測定した結果を図７に示す。同図から分かるよう
に、配合量１ vol％の場合（曲線１５）は過焼成の影響
が現れ、２ vol％の場合（曲線１６）は基板のガラス−
セラミック（曲線８）に近い収縮挙動を示し、５ vol％
の場合（曲線１７）は過焼成の影響が更に高温側にずれ
て出現している。この結果から、銅粉末へのシリカガラ
ス粉末の配合量を２ vol％に設定した。 多層回路基板の作製 平均粒径２μｍの銅粉末に平均粒径０．３μｍのシリカ
ガラス粉末を、上記結果に従って２ vol％配合した混合
粉末を用いた。それ以外は実施例１と同様な条件および
手順でガラス−セラミック多層回路基板を作製した。こ
のガラス−セラミック多層回路基板の断面および破面を
それぞれ光学顕微鏡および走査電子顕微鏡（ＳＥＭ）で
観察した結果、基板／ビア界面にもビア内部にもポアの
無い健全なビアが形成されていた。
【００４１】以上の実施例では、スルーホール直径を１
００μｍとしたが、更に小さいスルーホールの場合につ
いても予め実験を行うことにより、適正な粉末粒径およ
び配合量を設定して同様に健全なビアを形成し、ガラス
−セラミック多層回路基板を作製することができる。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
ビア径が１００μｍ程度に微細であっても、スルーホー
ルの充填を完全に行いポアの無い健全なビアを形成した
ガラス−セラミック多層回路基板を製造することができ
る。
【図面の簡単な説明】
【図１】銅粉末にアルミナ粉末を添加した混合粉末の圧
粉成形体の焼成時収縮挙動を、銅粉末単独およびガラス
−セラミックの収縮挙動と比較して示すグラフである。
【図２】銅粉末にアルミナ粉末を添加した混合粉末の圧
粉成形体を焼成した場合のアルミナ添加量と電気抵抗率
との関係を、２水準のアルミナ粒径について示すグラフ
である。
【図３】銅粉末にアルミナ粉末を添加した混合粉末の圧
粉成形体を焼成した場合のアルミナ粒径と電気抵抗率と
の関係を示すグラフである。
【図４】銅粉末を単独で、ガラス−セラミックグリーン
シートのスルーホール内に充填した際の、銅粉末平均粒
径と充填密度（率）との関係を示すグラフである。
【図５】銅粉末にアルミナ粉末を添加した混合粉末を、
ガラス−セラミックグリーンシートのスルーホール内に
充填した際の、アルミナ粉末平均粒径と充填密度（率）
との関係を示すグラフである。
【図６】銅粉末にムライト粉末を添加した混合粉末の圧
粉成形体の焼成時収縮挙動を、銅粉末単独およびガラス
−セラミックの収縮挙動と比較して示すグラフである。
【図７】銅粉末にシリカガラス粉末を添加した混合粉末
の圧粉成形体の焼成時収縮挙動を、銅粉末単独およびガ
ラス−セラミックの収縮挙動と比較して示すグラフであ
る。
【図８】ガラス−セラミックグリーンシートのスルーホ
ールをビア形成物質で充填する装置を示す斜視図であ
る。
【図９】銅ペーストの焼成時収縮挙動を、銅粉末および
ガラス−セラミックの収縮挙動と比較して示すグラフで
ある。
【符号の説明】 １…マイラーシート（ポリエチレンテレフタレートシー
ト） ２…スルーホール ３…グリーンシート ４…吸引紙
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 薫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 亀原 伸男 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平３−19295（ＪＰ，Ａ) 特開 平３−40490（ＪＰ，Ａ) 特開 昭51−127112（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 ガラス−セラミックグリーンシートのビ
    ア形成予定位置にスルーホールを形成する工程、 銅粉末にセラミック粉末を配合した混合粉末を該スルー
    ホールに充填する工程、 該スルーホールを形成した該グリーンシート上に導体ペ
    ーストを印刷して導体パターンを形成する工程、 該導体パターンを形成した複数の該グリーンシートを積
    層して積層体を形成する工程、 該積層体を加熱してバインダー抜きおよび仮焼成を行う
    工程、および 得られた仮焼成体を焼成してガラス−セラミック複合体
    とする工程を含んで成り、 該銅粉末および該セラミック粉末の粒径を、該スルーホ
    ールに充填された際に上記焼成後のガラス−セラミック
    複合体に対する該ガラス−セラミックグリーンシートの
    相対密度と同程度以上の充填密度が得られる粒径とする
    ことを特徴とする銅を導体とするガラス−セラミック多
    層回路基板の製造方法。
  2. 【請求項２】 上記焼成後のガラス−セラミック複合体
    に対する該ガラス−セラミックグリーンシートの相対密
    度が約５０〜６０％であり、該銅粉末および該セラミッ
    ク粉末の粒径を、該スルーホール内に約５５〜６５％の
    充填密度で充填される粒径とすることを特徴とする請求
    項１記載の方法。
  3. 【請求項３】 該銅粉末の平均粒径が０．３〜８μｍで
    あり、該セラミック粉末の平均粒径が０．１〜１μｍで
    あることを特徴とする請求項１または２に記載の方法。
  4. 【請求項４】 該セラミック粉末の平均粒径が該銅粉末
    の平均粒径よりも小さいことを特徴とする請求項１から
    ３までのいずれか１項に記載の方法。
  5. 【請求項５】 該焼成時の該グリーンシートの収縮開始
    温度が約７００〜１０００℃であることを特徴とする請
    求項１から４までのいずれか１項に記載の方法。
  6. 【請求項６】 該セラミック粉末がアルミナ、シリカ、
    またはムライトの粉末であることを特徴とする請求項１
    から５までのいずれか１項に記載の方法。
  7. 【請求項７】 該銅粉末への該セラミック粉末の添加量
    を、該銅粉末を単独で焼成したときに６００℃付近で現
    れる大きな収縮を抑制し且つ該混合粉末を焼成したとき
    の収縮が１０００℃付近で完了することを特徴とする請
    求項１から６までのいずれか１項に記載の方法。
JP3146136A 1991-06-18 1991-06-18 ガラス−セラミック多層回路基板の製造方法 Expired - Lifetime JP2584911B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP3146136A JP2584911B2 (ja) 1991-06-18 1991-06-18 ガラス−セラミック多層回路基板の製造方法
CA002070308A CA2070308C (en) 1991-06-18 1992-06-03 Process of producing multiple-layer glass-ceramic circuit board
US07/894,984 US5287620A (en) 1991-06-18 1992-06-08 Process of producing multiple-layer glass-ceramic circuit board
EP92305496A EP0519676B1 (en) 1991-06-18 1992-06-16 Process of producing multiple layer glass-ceramic circuit board
DE69203544T DE69203544T2 (de) 1991-06-18 1992-06-16 Verfahren zur Herstellung einer mehrschichtigen Glaskeramik-Leiterplatte.
KR1019920010586A KR960001354B1 (ko) 1991-06-18 1992-06-18 다층 유리-세라믹 회로판의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3146136A JP2584911B2 (ja) 1991-06-18 1991-06-18 ガラス−セラミック多層回路基板の製造方法

Publications (2)

Publication Number Publication Date
JPH04369899A JPH04369899A (ja) 1992-12-22
JP2584911B2 true JP2584911B2 (ja) 1997-02-26

Family

ID=15400959

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3146136A Expired - Lifetime JP2584911B2 (ja) 1991-06-18 1991-06-18 ガラス−セラミック多層回路基板の製造方法

Country Status (6)

Country Link
US (1) US5287620A (ja)
EP (1) EP0519676B1 (ja)
JP (1) JP2584911B2 (ja)
KR (1) KR960001354B1 (ja)
CA (1) CA2070308C (ja)
DE (1) DE69203544T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3282438A1 (en) 2012-06-19 2018-02-14 3M Innovative Properties Company Retroreflective substrate

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834824A (en) 1994-02-08 1998-11-10 Prolinx Labs Corporation Use of conductive particles in a nonconductive body as an integrated circuit antifuse
US5962815A (en) 1995-01-18 1999-10-05 Prolinx Labs Corporation Antifuse interconnect between two conducting layers of a printed circuit board
US5906042A (en) 1995-10-04 1999-05-25 Prolinx Labs Corporation Method and structure to interconnect traces of two conductive layers in a printed circuit board
US5872338A (en) 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US7732732B2 (en) * 1996-11-20 2010-06-08 Ibiden Co., Ltd. Laser machining apparatus, and apparatus and method for manufacturing a multilayered printed wiring board
US6013713A (en) * 1997-11-06 2000-01-11 International Business Machines Corporation Electrode modification using an unzippable polymer paste
US6487774B1 (en) * 1998-01-22 2002-12-03 Matsushita Electric Industrial Co., Ltd. Method of forming an electronic component using ink
JP4646468B2 (ja) * 2001-09-25 2011-03-09 京セラ株式会社 貫通導体用組成物
JP4160901B2 (ja) 2001-10-01 2008-10-08 ヘラエウス インコーポレイテッド マイクロエレクトロニクス用自己拘束型非焼結低温ガラスセラミックテープ及びその製法ならびに用途
JP4270792B2 (ja) * 2002-01-23 2009-06-03 富士通株式会社 導電性材料及びビアホールの充填方法
KR100779770B1 (ko) * 2002-07-17 2007-11-27 엔지케이 스파크 플러그 캄파니 리미티드 동 페이스트 및 그것을 이용한 배선기판
TWI347243B (en) * 2005-07-14 2011-08-21 Sophia Product Co Solder alloy for bonding oxide
JP4224086B2 (ja) * 2006-07-06 2009-02-12 三井金属鉱業株式会社 耐折性に優れた配線基板および半導体装置
US8076587B2 (en) * 2008-09-26 2011-12-13 Siemens Energy, Inc. Printed circuit board for harsh environments
JP5485714B2 (ja) * 2010-01-07 2014-05-07 セイコーインスツル株式会社 パッケージの製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4234367A (en) * 1979-03-23 1980-11-18 International Business Machines Corporation Method of making multilayered glass-ceramic structures having an internal distribution of copper-based conductors
US4594181A (en) * 1984-09-17 1986-06-10 E. I. Du Pont De Nemours And Company Metal oxide-coated copper powder
US4599277A (en) * 1984-10-09 1986-07-08 International Business Machines Corp. Control of the sintering of powdered metals
JPS61101096A (ja) * 1984-10-24 1986-05-19 松下電器産業株式会社 セラミツクグリ−ンシ−トのスル−ホ−ル充填法
FR2585181B1 (fr) * 1985-07-16 1988-11-18 Interconnexions Ceramiques Procede de fabrication d'un substrat d'interconnexion pour composants electroniques, et substrat obtenu par sa mise en oeuvre
CA1273853C (en) * 1986-12-17 1990-09-11 METHOD OF PRODUCTION OF A CERAMIC CIRCUIT BOARD
WO1988005959A1 (en) * 1987-02-04 1988-08-11 Coors Porcelain Company Ceramic substrate with conductively-filled vias and method for producing
DE3806057A1 (de) * 1987-03-02 1988-09-15 Rca Corp Dielektrische farbe fuer eine integrierte mehrschichtschaltung
JPH01201996A (ja) * 1988-02-05 1989-08-14 Fujitsu Ltd 多層セラミックプリント基板の製造方法
JPH01281795A (ja) * 1988-05-07 1989-11-13 Fujitsu Ltd セラミック基板の製造方法
JPH0218991A (ja) * 1988-07-07 1990-01-23 Fujitsu Ltd 回路基板のヴィア形成方法
JPH03212993A (ja) * 1990-01-18 1991-09-18 Fujitsu Ltd 多層セラミック回路基板の製造方法とビア形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3282438A1 (en) 2012-06-19 2018-02-14 3M Innovative Properties Company Retroreflective substrate

Also Published As

Publication number Publication date
CA2070308C (en) 1996-06-25
DE69203544T2 (de) 1996-01-11
EP0519676B1 (en) 1995-07-19
EP0519676A3 (en) 1993-05-12
JPH04369899A (ja) 1992-12-22
KR960001354B1 (ko) 1996-01-26
US5287620A (en) 1994-02-22
KR930001299A (ko) 1993-01-16
DE69203544D1 (de) 1995-08-24
EP0519676A2 (en) 1992-12-23
CA2070308A1 (en) 1992-12-19

Similar Documents

Publication Publication Date Title
JP2584911B2 (ja) ガラス−セラミック多層回路基板の製造方法
JP2001060767A (ja) セラミック基板の製造方法および未焼成セラミック基板
JP2008004514A (ja) 導電性ペーストおよびそれを用いたセラミック多層基板の製造方法
JP2001316169A (ja) 厚膜絶縁組成物およびそれを用いたセラミック電子部品、ならびに電子装置
KR20100005143A (ko) 비아홀용 전기 전도성 조성물
US7887905B2 (en) Constraining green sheet and manufacturing method of multi-layer ceramic substrate using the same
JP2955442B2 (ja) セラミックス回路基板の製造方法
JP2006173456A (ja) 難焼結性拘束用グリーンシート及び多層セラミック基板の製造方法
JP2007115852A (ja) セラミック基板の製造方法
JP4029163B2 (ja) 積層型セラミック電子部品およびその製造方法
JP3162539B2 (ja) 導体ペーストによって導体を形成したセラミック配線基板の製造方法
JP4888564B2 (ja) キャビティ付きセラミック多層基板の製造方法
JPH03272197A (ja) 多層ガラスセラミック回路基板の製造方法
JPS6357393B2 (ja)
JP4423025B2 (ja) 多層基板及びその製造方法
JP2681328B2 (ja) 回路基板の製造方法
JP4412891B2 (ja) 複合体および複合積層体の製造方法、並びにセラミック基板の製造方法
JP2004119547A (ja) セラミック配線基板およびその製造方法
JPS62145896A (ja) セラミツク銅多層配線基板の製造方法
JP4099054B2 (ja) 銅メタライズ組成物、並びに、配線基板およびその製法
JPH0555405A (ja) 低誘電率セラミツクス回路基板の製造方法
JPH10294561A (ja) 高脱バインダ性多層配線基板およびその製法
JPH03212993A (ja) 多層セラミック回路基板の製造方法とビア形成方法
JPH04290492A (ja) 低誘電率セラミックス回路基板の製造方法
JP2002104880A (ja) セラミック複合部材の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19961001