CN100556244C - 多层陶瓷基板以及使用了它的电子机器 - Google Patents

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Abstract

一种多层陶瓷基板，按照如下方法制得，即，在层叠了包括陶瓷材料的能够进行低温烧结的基板用生片的未烧结多层陶瓷基板的至少上面形成外部电极，按照使以在未烧结多层陶瓷基板的烧结温度下不烧结的无机粒子作为主要成分的约束层、与所述未烧结多层陶瓷基板的包括外部电极的上面及/或下面密接的方式进行设置，制成一体化的叠层体，在将所述叠层体烧结后，将所述约束层除去而制得，其特征是，所述多层陶瓷基板的面内收缩率在1%以内，其偏差在0.1%以内，对于残留在所述外部电极上的所述无机粒子来讲，构成所述无机粒子的金属相对于构成所述外部电极的金属和构成所述无机粒子的金属的总量的比例，在20质量%以下。

Description

多层陶瓷基板以及使用了它的电子机器
技术领域
本发明涉及利用能够实现低温烧结的无收缩工序制造的多层陶瓷基板及其制造方法以及具备了该多层陶瓷基板的携带电话或信息终端装置等用的电子机器。
背景技术
现在，多层陶瓷基板在携带电话等移动体通信终端机器的领域等中，为了构成天线开关模块、PA模块基板、滤波器、芯片天线、各种组合部件等多种电子部件而被广泛使用。
多层陶瓷基板是将多个陶瓷层层叠而成，在内部具有在各陶瓷层上形成的内部电极、为将内部电极间连接而贯穿陶瓷层的穿孔(via hole)电极，并且在外面上形成有外部电极。多层陶瓷基板通常在搭载了半导体芯片或其他的芯片部件后，被安装在母基板的表面。为了实现多功能化、高密度化及高性能化，配线电极及外部电极被高密度地配置。
但是，在用于获得多层陶瓷基板的烧结工序中，陶瓷大约收缩10～25％左右。由于像这样较大的烧结收缩并不是在多层陶瓷基板整体上均匀地产生，因此就会带来翘曲或变形。此种翘曲或变形不仅会使多层陶瓷基板的特性变差，而且对其安装操作也造成妨碍，阻碍电极的高密度化。所以，希望将由烧结造成的收缩率设为1％以下，并且减小收缩的偏差，由此将翘曲抑制在每50mm长度中为30μm以下。
此外，由于最近开始使用低电阻的Ag类电极糊状材料，因此多层陶瓷基板的烧结在800～1000℃左右的低温下进行。由此，逐渐开始使用在1000℃以下的温度下能够烧结的LTCC(Low Temperature Co-firedCeramics)的生片(green sheet)，尤其是由玻璃粉末、氧化铝、莫来石、堇青石等陶瓷粉末、有机粘结剂及增塑剂构成的玻璃-陶瓷生片，采用在实质上不产生多层陶瓷基板的X-Y面上的收缩的情况下一体化地烧结的所谓「无收缩工序」。
例如，特许第2554415号(专利文献1)及专利第2617643号(美国专利第5254191号及美国专利第5085720号)(专利文献2)公布有如下的方法，即，准备由分散于有机粘结剂中的陶瓷粉末、烧结性无机粘结剂(玻璃成分)的混合物构成的基板用生片，以及由在基板用生片的烧结温度下不能烧结的无机粒子(氧化铝等)分散在有机粘结剂中而得到的混合物形成的约束用生片，层叠多张基板用生片而形成未烧结的多层陶瓷基板，在其上面及下面密接了约束用生片后，进行烧结。根据该方法，基板用生片中所含的烧结性无机粘结剂向约束用生片层浸透至50μm以下，将两生片结合，但是由无机粒子构成的约束用生片由于实质上未烧结，因而不收缩，从而抑制了与之密接的基板用生片的X-Y面的收缩。
专利第3335970号(专利文献3)提出，为了使基板用生片和约束用生片的结合力高于专利第2554415号(专利文献1)，在约束用生片中也含有玻璃成分。
特开平9-266363号(专利文献4)提出，不从基板用生片中将通过浸透的玻璃成分的作用而固着在基板表面的约束用生片部分剥离下来，而将其作为基板的表面直接利用。
特开平11-354924号(专利文献5)提出，通过将烧结后的多层陶瓷基板和约束用生片的热膨胀系数的差设于给定范围内，利用热应力将约束用生片从多层陶瓷基板上剥离下来。
根据所述无收缩工序，通过利用约束用生片来约束基板用生片，基板用生片虽然沿厚度方向收缩，但是X-Y面的收缩被抑制。但是，如专利第3335970号(专利文献3)中记载所示，迄今为止主要关注于如何提高基板用生片和约束用生片的结合力。所述以往技术中，烧结后的约束用生片由于成为有机粘结剂蒸发了的多孔的粉体状薄片，因而可以被比较简单地除去，但是实际上经常无法完全除去。由此，就需要使多层陶瓷基板的表面的性状稳定化。例如，需要考虑对多层陶瓷基板的上下面的外部电极的影响、对烧结后在外部电极上形成的Ni或Au的金属化膜的影响。
这里，考察基板用生片中所含的玻璃成分的行为。玻璃成分随着烧结的进展而软化，向基板用生片的表面溶出。另一方面，在约束用生片中，可以在挥发了的有机粘结剂的痕迹中产生空孔。所以，液状化了的玻璃由于毛细管现象等而向约束用生片的空孔中浸透。浸透深度虽然因各种条件而不同，但是典型的情况是50μm左右。利用玻璃的浸透，两生片牢固地结合。但是，由于同时基板用生片表面的外部电极变为浮在向基板用生片的表面溶出的熔融玻璃上的状态，因此就难以保持其精度及质量。另外，在浸透过程中会有玻璃成分附着在外部电极的表面的情况，从而成为接触不良及镀膜不良的原因。
另外，在烧结时，也会看到作为约束用生片的主要原料的氧化铝粒子侵入基板用生片中的现象。若要将深深地埋藏的氧化铝粒子从多层陶瓷基板中除去，虽然进行喷砂或研磨即可，但是这样由于表面的外部电极也被除去，因此还需要再次形成外部电极这样的附加工序。
如上所示，以往的无收缩工序在应用于形成了外部电极的未烧结多层陶瓷基板中时并不适合。由此，一直以来，在多层陶瓷基板的烧结后将约束层去掉后，要印刷外部电极，进行烧成。
专利文献1：特许第2554415号
专利文献2：特许第2617643号
专利文献3：特许第3335970号
专利文献4：特开平9-266363号
专利文献5：特开平11-354924号
发明内容
所以，本发明的目的在于，提供一种多层陶瓷基板，是将在表面形成了外部电极的未烧结多层陶瓷基板无收缩地烧结而得的多层陶瓷基板，该多层陶瓷基板的X-Y面内的收缩被抑制，翘曲或变形少，没有外部电极的焊料侵蚀，镀膜性良好。
本发明的另一个目的在于，提供一种在未烧结多层陶瓷基板的包括外部电极的上面及/或下面上，设置约束层进行烧结而制造多层陶瓷基板时，发挥充分的约束力并且抑制了对外部电极表面的不良影响的方法。其中，所述未烧结多层陶瓷基板在表面上形成了外部电极。
本发明的另一个目的在于，提供使用了此种多层陶瓷基板的电子机器。
本发明的方式一的多层陶瓷基板，其特征是，在将包括陶瓷材料且能够进行低温烧结的基板用生片层叠而成的未烧结多层陶瓷基板的至少上面，形成外部电极，并按照使以在未烧结多层陶瓷基板的烧结温度下不烧结的无机粒子作为主要成分的约束层与所述未烧结多层陶瓷基板的包括外部电极的上面及/或下面密接的方式进行设置而形成一体化的叠层体，将所述叠层体烧结后，将所述约束层除去而成，其中该多层陶瓷基板的面内收缩率在1％以内(偏差在0.1％以内)，并且对残留在所述外部电极上的所述无机粒子来讲，构成所述无机粒子的金属相对于构成所述外部电极的金属和构成所述无机粒子的金属的总量的比例，为20质量％以下。
所述陶瓷材料优选作为主要成分分别以氧化物的状态含有以Al2O3换算为10～60质量％的Al、以SiO2换算为25～60质量％的Si、以SrO换算为7.5～50质量％的Sr及以TiO2换算为0～20质量％的Ti(其中，将Al2O3、SiO2、SrO及TiO2的总量设为100质量％)、在700℃～850℃下煅烧后粉碎而成的粉末状的物质。所述陶瓷材料中，优选相对于每100质量份的所述主要成分，作为辅助成分含有以Bi2O3换算为0.1～10质量份的Bi。所述陶瓷材料更优选含有增塑剂及溶剂。
所述陶瓷材料中作为辅助成分优选相对于每100质量份的主要成分，含有从由以Bi2O3换算为0.1～10质量份的Bi、以Na2O换算为0.1～5质量份的Na、以K2O换算为0.1～5质量份的K及以CoO换算为0.1～5质量份的Co构成的一组中选择的至少一种、从由以CuO换算为0.01～5质量份的Cu、以MnO2换算为0.01～5质量份的Mn及0.01～5质量份的Ag构成的一组中选择的至少一种。辅助成分也可以还含有以ZrO2换算为0.01～2质量份的Zr。
本发明的方式二的多层陶瓷基板，其特征是，在将包括陶瓷材料且能够进行低温烧结的基板用生片层叠而成的未烧结多层陶瓷基板的至少上面，形成外部电极，并按照使以在未烧结多层陶瓷基板的烧结温度下不烧结的无机粒子作为主要成分的约束层与所述未烧结多层陶瓷基板的包括外部电极的上面及/或下面密接的方式进行设置而形成一体化的叠层体，将所述叠层体烧结后，将所述约束层除去而成，其中所述基板具有包括以锶长石为主要成分的长石族晶体和氧化铝晶体的组织，所述多层陶瓷基板的面内收缩率在1％以内，其偏差在0.1％以内，并且对于残留在所述外部电极上的所述无机粒子来讲，构成所述无机粒子的金属的相对于构成所述外部电极的金属和构成所述无机粒子的金属的总量的比例，在20质量％以下。
锶长石一般来说具有SrAl2Si2O8的组成。锶长石的晶体的至少一部分最好为六方晶。
本发明的多层陶瓷基板的第一制造方法的特征是，具有(a)使用含有陶瓷材料的粉末及有机粘结剂的料浆制作能够进行低温烧结的基板用生片，(b)在所述基板用生片上形成电极后，层叠而制作未烧结多层陶瓷基板，(c)在承载薄膜上形成含有在未烧结多层陶瓷基板的烧结温度下不烧结的无机粒子和有机粘结剂的约束用生片，并使所述约束用生片的承载薄膜接触面与所述未烧结多层陶瓷基板的包括外部电极的上面及/或下面密接地设置而形成一体化的叠层体，(d)烧结所述叠层体，(e)将所述约束层从已经烧结了的所述叠层体的表面除去的工序，所述无机粒子的平均粒径在0.3μm以上，为所述陶瓷材料的粉末的平均粒径的0.3～4倍。
本发明的多层陶瓷基板的第二制造方法的特征是，(a)将以Al2O3换算为10～60质量％的Al、以SiO2换算为25～60质量％的Si、以SrO换算为7.5～50质量％的Sr及以TiO2换算为0～20质量％的Ti作为主要成分(将Al2O3、SiO2、SrO及TiO2的总量设为100质量％)的陶瓷材料在700℃～850℃下煅烧后粉碎，(b)使用含有所得的煅烧体微粉、和有机粘结剂的料浆，制作能够进行低温烧结的基板用生片，(c)在所述基板用生片上形成了电极后，层叠而制作未烧结多层陶瓷基板，(d)在承载薄膜上形成含有在未烧结多层陶瓷基板的烧结温度下不烧结的无机粒子、和有机粘结剂的约束用生片，并使所述约束用生片的承载薄膜接触面与所述未烧结多层陶瓷基板的包括外部电极的上面及/或下面密接地设置，制作一体化的叠层体，(e)将所述叠层体在800℃～1000℃下烧结，(f)将所述约束层从所述叠层体上除去。
所述基板用生片优选含有如下的辅助成分，即，相对于每100质量份的所述主要成分，含有从由以Bi2O3换算为0.1～10质量份的Bi、以Na2O换算为0.1～5质量份的Na、以K2O换算为0.1～5质量份的K及以CoO换算为0.1～5质量份的Co构成的一组中选择的至少一种、和从由以CuO换算为0.01～5质量份的Cu、以MnO2换算为0.01～5质量份的Mn及0.01～5质量份的Ag构成的一组中选择的至少一种。基板用生片也可以还含有以ZrO2换算为0.01～2质量份的Zr。
在第二方法中，最好所述无机粒子的平均粒径也在0.3μm以上，为所述陶瓷材料的煅烧体的微粉的平均粒径的0.3～4倍。
在任意一个方法中，作为所述约束层，最好在承载薄膜上形成含有无机粒子及有机粘结剂的约束用生片，使所述约束用生片的承载薄膜接触面与所述未烧结多层陶瓷基板的包括外部电极的上面及/或下面密接。
所述约束层优选制成50μm以上的厚度。另外最好利用涂布形成厚度在10μm以上的第一约束层，在其上重合所述约束用生片而作为第二约束层，总计形成50μm以上的约束层。
最好以能够利用分割槽分割为多个基板小片的集合基板的状态下制作所述未烧结多层陶瓷基板，在所述集合基板的包括外部电极的上面及/或下面上设置所述约束层。
本发明的电子机器可以通过将所述多层陶瓷基板在电路基板上进行表面安装而获得。
根据本发明，可以使约束层的无机粒子对具有外部电极的未烧结多层陶瓷基板发挥适度的约束力，可以将面内收缩率抑制在1％以内(偏差在±0.1％以内)。由于在外部电极上残留有对镀膜性实质上不会产生不良影响的程度的无机粒子，因此电极的耐焊料侵蚀性或强度被改善。
附图说明
图1是表示形成约束层前的集合基板状的未烧结多层陶瓷基板的剖面图。
图2是表示图1的未烧结多层陶瓷基板的上面的立体图。
图3是表示形成了约束层后的未烧结多层陶瓷基板的剖面图。
图4是表示在本发明的多层陶瓷基板上搭载了半导体元件等芯片部件的模块的剖面图。
图5是表示带有空腔的多层陶瓷基板的一个例子的剖面图。
图6(a)是表示本发明的多层陶瓷基板的制造工序的一个例子的流程图。
图6(b)是表示本发明的多层陶瓷基板的制造工序的另一个例子的流程图。
图6(c)是表示本发明的多层陶瓷基板的制造工序的另一个例子的流程图。
图7是表示低温烧结陶瓷材料的混合粉、煅烧粉及烧结体的状态下的粉末X射线衍射图谱的图表。
图8(a)是低温烧结陶瓷材料的煅烧体的扫描型电子显微镜照片。
图8(b)是通过将低温烧结陶瓷材料的煅烧体粉碎而得的粉末的扫描型电子显微镜照片。
图9(a)是表示在850℃下烧结了的多层陶瓷基板的X射线衍射图谱的图表。
图9(b)是表示在860℃下烧结了的多层陶瓷基板的X射线衍射图谱的图表。
图9(c)是表示在875℃下烧结了的多层陶瓷基板的X射线衍射图谱的图表。
图10是表示使用了本发明的多层陶瓷基板的高频部件的用途的一个粒子的方框图。
图11是表示搭载了使用了本发明的多层陶瓷基板的高频部件的携带电话的主印刷基板的概略立体图。
具体实施方式
[1]多层陶瓷基板
本发明的多层陶瓷基板通过如下操作获得，即，在将含有陶瓷材料的能够进行低温烧结的基板用生片层叠了的未烧结多层陶瓷基板的至少上面，形成外部电极，将以未烧结多层陶瓷基板的烧结温度下不烧结的无机粒子为主要成分的约束层、与所述未烧结多层陶瓷基板的包括外部电极的上面及/或下面密接地设置而形成一体化的叠层体，在将所述叠层体烧结后，除去所述约束层。这样，本发明的多层陶瓷基板的面内收缩率就在1％以内(偏差在0.1％以内)，对残留于外部电极上的无机粒子来讲，构成所述无机粒子的金属相对于构成所述外部电极的金属和构成所述无机粒子的金属的总量的比例，在20质量％以下。
利用能够进行低温烧结的陶瓷材料(以下称作「低温烧结陶瓷材料」)的煅烧，Al2O3及TiO2以外的成分玻璃化。若干的Al2O3和TiO2就可以进入玻璃。为了实现以SiO2为主要成分的均匀的玻璃化，需要在1300℃以上的烧成温度下将组合物熔融。在700℃～850℃下得到的煅烧体中残留有SiO2相，玻璃相偏差匀。由陶瓷粒子和玻璃相构成的煅烧体的微粉碎粉，具有陶瓷粒子被部分地或整体地由玻璃覆盖的组织。当与由利用熔融法制造的玻璃粒子和陶瓷粒子的混合物构成的以往的低温烧结陶瓷材料相比时，本发明中所使用的煅烧体粉中的玻璃的玻璃化不充分，处于难以流动的状态。当使用此种煅烧体粉时，在正式烧结时玻璃成分的反应性低，在未烧结多层陶瓷基板和约束层的界面上玻璃成分处于惰性并且高粘性的状态。即，当与由玻璃粒子和陶瓷粒子的混合物构成的未烧结多层陶瓷基板的烧结行为比较时，由煅烧体的微粉碎粉构成的未烧结多层陶瓷基板中，玻璃成分的流动性被抑制，处于难以向表面渗出的状态。所以，玻璃成分就不会附着在多层陶瓷基板的外部电极上。另外，利用玻璃成分的流动性的降低，也可以防止氧化铝等无机粒子埋藏在未烧结多层陶瓷基板中。
由玻璃粉末和陶瓷粉末的混合物构成的玻璃一陶瓷生片中，虽然有如果玻璃粉末之间分离就难以致密化的倾向，但是由于煅烧体的微粉碎粉中，陶瓷粒子被玻璃部分地或整体地覆盖，因此玻璃之间的接触紧密，即使在略微地赋予软化·流动性的烧结温度下也可以致密化。
本发明的第二制造方法中所使用的低温烧结陶瓷材料尽管不含有Pb及B，但是也可以利用低温烧结而致密化。辅助成分当中的Bi、Na、K及Co作为烧结助剂发挥作用，从而能够获得更低的温度下的烧结和Q值高的介电特性。Cu、Mn及Ag具有结晶化促进作用，能够实现低温烧结。利用更低温度下的烧结，玻璃成分的熔融被抑制。
烧结后的多层陶瓷基板的组织包括钙长石晶体的Ca被Sr置换了的锶长石(SrAl2Si2O8)。具有以锶长石为主、并且Al2O3晶体以岛状存在的组织的陶瓷基板具有优良的机械强度。另外，当锶长石为六方晶时，基板强度进一步提高。这被认为是因为此种组织使用了所述的低温烧结陶瓷材料。即使在无收缩工序中，通过大约850℃以上的烧结，锶长石的晶体也会从构成生片的煅烧体的玻璃相中析出。这样，玻璃相的表观粘性变大，玻璃成分的流动被抑制。
最好构成约束层的无机粒子的平均粒径为0.3μm以上，并且为低温烧结陶瓷材料的粉末的平均粒径的0.3～4倍。例如，当将基板用生片用粉末的平均粒径设为大约1～3μm时，无机粒子的平均粒径就设为0.3～4μm。这样，就容易去掉残留在外部电极表面的氧化铝等无机粒子。微量残留的无机粒子不会对镀膜性产生实质上的影响，反而在焊料侵蚀或电极强度的改善方面显示出效果。
当陶瓷材料的粉末的平均粒径小于1μm，特别是小于0.6μm时，则很难进行基板用生片的成形，另外，当超过3μm时，则难以制作薄至20μm以下的基板用生片。另外，对于使用在将低温烧结陶瓷材料煅烧后粉碎了的微粉碎粉的情况，所述的关系也成立。煅烧体粉碎粉末的平均粒径更优选1～3μm，最优选1～1.5μm。
当约束层用的无机粒子的平均粒径小于0.3μm时，则为了获得在印刷的情况下所必需的粘度，粘结剂量就变得过多(无机粒子的填充率变得过小)，无法对基板用生片的平坦部及分割槽双方发挥均等的约束力。另一方面，当无机粒子的平均粒径超过4μm时，则特别在分割槽的约束力变得微弱。无机粒子的更优选的平均粒径为0.5～2μm。
当约束层的厚度为50μm以上时，由于可以将基板用生片的X-Y面的烧结收缩抑制在1％以下，因此优选。当约束层的厚度小于50μm时，约束力不足，难以抑制基板用生片的X-Y面的烧结收缩。对于印刷的情况，当约束层的厚度超过500μm时，则产生裂缝。所以，当利用印刷形成约束层时，约束层的优选的厚度为50μm～500μm。另一方面，当使用生片状约束层时，约束层的厚度的上限没有特别限定。
当利用在氧化铝等无机粒子中含有有机粘结剂，并在其中添加了增塑剂、分散剂及溶剂的无机组合物制作约束层时，最好在承载薄膜上形成给定的厚度的约束用生片，使约束用生片的承载薄膜接触面与未烧结多层陶瓷基板的包括外部电极的上面及/或下面密接地重合。此时，由于无机粒子与基板用生片的固着度适度，因此烧结后约束层就被充分地除去。
约束层约束基板用生片的力可以由约束层的厚度、构成约束层的无机粒子的材质、粒径、粒度分布及含量以及约束层的表面状态等进行控制。
本发明中所使用的低温烧结陶瓷材料中，SiO2、SrO及辅助成分发生玻璃化。一定量的Al2O3和TiO2可以进入玻璃中。但是，在700～850℃的煅烧温度下，由于所述玻璃成分不完全熔融，因此煅烧体就处于不完全的玻璃相和陶瓷成分混合存在的状态。而且，当煅烧温度小于700℃时，玻璃化不充分，另外当超过850℃时，煅烧体的微细粉碎就变得困难。当将此种煅烧体的微粉碎粉在800～1000℃下烧结时，玻璃成分作为烧结促进剂发挥作用，将基板用生片致密化，并且与Al2O3反应而析出SrAl2Si2O8晶体，对基板用生片赋予Q(1/tanδ)高的介电特性。即，烧结基板具有由从玻璃成分中析出的SrAl2Si2O8晶体、作为原料投入的氧化铝晶体的剩余部分、玻璃成分的剩余部分构成的组织，玻璃成分基本上不浸透约束层。
图1中，未烧结多层陶瓷基板10是将利用以Ag为主体的糊状物印刷了内部电极2的多个基板用生片8层叠而成。各层的内部电极2通过在设于生片8上的贯穿孔中填充了导体的穿孔电极3连接。在基板10的上面及下面(及根据需要包括的侧面)上，形成有外部电极4。虽然在搭载部件和电路基板的连接中也有设置侧面电极的情况，但是最近是将穿孔电极3导向基板10的下面，进行用球焊料连接的BGA或LGA连接。不管怎样，需要在基板10的下面形成用于与接地电极或电路基板连接的作为输入输出端子的外部电极4。在基板10的上面，如图4所示，形成作为将片状电容器7a、PIN二极管7b、半导体元件7c等芯片部件和内部电极2电连接的岛(land)电极的外部电极4、或作为用于与其他的元件连接的配线的外部电极4。
外部电极4是在未烧结陶瓷基板10的阶段使用Ag的导体糊状物利用印刷法形成。烧结后，在Ag电极之上镀Ni膜及Au膜，作为岛电极。由于随着多层陶瓷基板中的电极的高密度化，需要将外部电极4装入配置，因此即使外部电极4的位置轻微错位，也会有无法实现搭载部件的连接的情况。另外，当在外部电极4上附着有杂质等时，就难以形成Ni膜及Au膜，从而成为导致连接不良的原因。此种外部电极4的存在对基板10的平面度也有影响。
由于1个多层陶瓷基板至多为数微米见方的大小，因此通常来说，形成将多个多层陶瓷基板作为小片而具有的100～200mm左右见方的大型的集合基板，在最终工序中分割为各个小片。所以，本说明书中称作「多层陶瓷基板」的情况不仅包括各个多层陶瓷基板，也包括分割前的集合基板。
未烧结多层陶瓷基板10如图3所示，在上面及/或下面形成了约束层6、6后，烧结，将约束层除去。在多层陶瓷基板的上面搭载PIN二极管7b或片状电容器7a等芯片部件，构成了模块基板1后，沿着分割槽5分割为各个多层陶瓷基板。模块基板1与其他的电子部件一起安装在电路基板上，使用该电路基板构成携带电话等电子机器。
图5表示具有空腔20的多层陶瓷基板21。基板21虽然也是将多个生片28层叠而成，但是在上部形成有用于搭载半导体元件7c的空腔20。在各生片28上印刷有内部电极22，由穿孔电极23连接。在基板21的上面及下面形成有芯片部件搭载用的外部电极24或作为输入输出端子的外部电极25。在外部电极24、25的周围适当地形成用于防止焊料的流动的覆盖层31。在空腔20内形成有半导体元件搭载用的电极26，在其上使用焊膏32等搭载半导体元件7c。该半导体元件7c的输入输出电极和端子电极25之间被焊线27连接。在空腔20的底面形成向基板的背面侧延伸的热通道(thermal vias)35，与基板的背面端子36连接。背面端子36是用于将基板21自身向将其他的更大规模的安装基板例如以携带终端等的内部作为主构成的PCB基板上等安装、电连接的连接端子，被以近似格子状配置。而且，对形成于叠层基板21的表背面的外部电极，最后实施镀Ni、镀Au等。
[2]多层陶瓷基板的制造方法
(A)基板用生片的材料
构成基板用生片的低温烧结陶瓷材料的组成例如为，作为主要成分，分别以氧化物的状态含有以Al2O3换算为10～60质量％的Al、以SiO2换算为25～60质量％的Si、以SrO换算为7.5～50质量％的Sr及以TiO2换算为0～20质量％的Ti(其中，将Al2O3、SiO2、SrO及TiO2的总量设为100质量％)。低温烧结陶瓷材料相对于每100质量份的主要成分，作为辅助成分，也可以含有以Bi2O3换算为0.1～10质量份的Bi。对于仅由主要成分构成的组成的情况，基板用生片在1000℃以下的温度被烧结。另外，对于还含有辅助成分的组成的情况，基板用生片即使在900℃以下的温度也可以被烧结。这样，就可以将银、铜及金之类的高导电率的金属作为电极用导体使用，将基板用生片和电极一体化地烧结。
辅助成分最好相对于100质量份主要成分，含有从由以Bi2O3换算为0.1～10质量份的Bi、以Na2O换算为0.1～5质量份的Na、以K2O换算为0.1～5质量份的K及以CoO换算为0.1～5质量份的Co构成的一组中选择的至少一种。这些辅助成分具有使利用煅烧而得的玻璃的软化点降低的作用，可以获得在更低温度下烧结的陶瓷材料。另外，能够使得在1000℃以下的烧结温度下获得Q高的介电特性。
另外，辅助成分相对于100质量份主要成分，含有从由以CuO换算为0.01～5质量份的Cu、以MnO2换算为0.01～5质量份的Mn及0.01～5质量份的Ag构成的一组中选择的至少一种。这些辅助成分由于主要在烧结工序中具有促进结晶化的作用，因此是为了实现低温烧结而添加的。
(1)Al：10～60质量份(以Al2O3换算)
当Al以Al2O3换算多于60质量％时，由于在1000℃以下的低温烧结中烧结密度不会充分地上升，因此基板变为多孔质，并因吸湿等而无法获得良好的特性。另外，当Al以Al2O3换算小于10质量％时，基板不具有良好的高强度。Al的更优选的含量为40～55质量％(以Al2O3换算)。
(2)Si：25～60质量％(以SiO2换算)
当Si以SiO2换算小于25质量％或超过60质量％时，则由于1000℃以下的低温烧结中烧结密度不会充分地上升，因此陶瓷基板变为多孔质。Si的更优选的含量为31～45质量％(以SiO2换算)。
(3)Sr：7.5～50质量％(以SrO换算)
当Sr以SrO换算小于7.5质量％或超过50质量％时，则由于1000℃以下的低温烧结中烧结密度不会充分地上升，因此陶瓷基板变为多孔质。Sr的更优选的含量为7.5～17.5质量％(以SrO换算)。
(4)Ti：0～20质量％(以TiO2换算)
当Ti以TiO2换算多于20质量％时，则由于1000℃以下的低温烧结中烧结密度不会充分地上升，因此基板变为多孔质。另外，陶瓷的共振频率的温度系数也随着Ti的含量增加而变大，无法获得良好的特性。不含有Ti的陶瓷的共振频率的温度系数τf为-20～-40ppm/℃，但是随着Ti的配合量变多，τf增大。所以，利用Ti的配合量将τf调整为0ppm/℃十分容易。Ti的更优选的含量为0～10质量％(以TiO2换算)。
(5)Bi：0.1～10质量份
Bi具有使利用煅烧工序生成的玻璃的软化点降低，使烧结温度降低的作用。Bi还能够使得在1000℃以下的烧结温度下获得Q高的介电特性。但是，当以Bi2O3换算Bi相对于100质量份主要成分多于10质量份时，则Q值变小。由此，Bi优选10质量份以下，更优选5质量份以下。另一方面，当Bi少于0.1质量份时，则实质上没有低温烧结化的效果。所以，Bi优选0.1质量份以上，更优选0.2质量份以上。
(6)Na、K及Co：0.1～5质量份
当Na、K及Co相对于100质量份主要成分，分别以Na2O、K2O及CoO换算小于0.1质量份时，则玻璃的软化点的降低效果不充分。另一方面，当各自超过5质量份时，则介电损失变得过大。由此，Na、K及Co都优选0.1～5质量份。
(7)Cu及Mn：0.01～5质量份
Cu及Mn在烧结工序中具有促进陶瓷电介质的结晶化，实现低温烧结的作用。当Cu及Mn都小于0.01质量份(以CuO或MnO2换算)时，由于添加效果不充分，因此就无法在900℃以下的烧结中获得Q值高的基板。另外，当超过5质量份时，则低温烧结性被损害。所以，Cu及Mn优选0.01～5质量份。
(8)Ag：0.01～5质量份
Ag具有降低玻璃的软化点并且促进结晶化的作用，可以实现低温烧结。但是，当Ag为0.01质量份时，则添加效果不充分。另一方面，当超过5质量份时，则介电损失变得过大。由此，Ag优选0.01～5质量份。Ag更优选在2质量份以下。
(9)Zr：0.01～2质量份
另外，当以ZrO2换算含有0.01～2质量份的Zr时，则基板的机械强度提高。
(10)Pb及B
本发明中所使用的低温烧结陶瓷材料不含有在以往材料中含有的Pb及B。由于PbO为有害物质，因此在含有PbO的废弃物的处理中要花费不少费用，另外，在制作工序中的PbO的处理中也需要十分小心。另外，B2O3具有在制造工序中溶解在水及醇中，在干燥时偏析，或在烧结时与电极材料反应，或与有机粘结剂反应而使粘结剂的性能变差等问题。本发明中所使用的低温烧结陶瓷材料由于不含有此种有害的元素，因此在环境方面是有利的。
(B)基板用生片的制作
将所述主要成分及辅助成分的粉末在球磨机内进行湿式混合。在将所得的料浆加热干燥而使水分蒸发后，将其破碎，在700～850℃下煅烧。煅烧时间优选1～3小时。将煅烧体投入球磨机，湿式粉碎10～40小时，形成平均粒径为0.6～2μm的微粉。煅烧体微粉碎粉是陶瓷粒子部分地或整体地被玻璃覆盖的粒子。
有机粘结剂是为了调整生片的强度、开孔性、压接性、尺寸稳定性等而适当地选定。优选的有机粘结剂例如为聚乙烯醇缩丁醛树脂及聚甲基丙烯酸树脂。有机粘结剂的添加量为生片整体的5质量％以上，优选10～20质量％。
作为增塑剂优选添加丁基邻苯二甲酰基甘醇酸丁酯(BPBG)、二-邻苯二甲酸正丁酯等，另外，作为溶剂优选添加乙醇、丁醇、甲苯、异丙醇等。通过将这些原料用球磨机混合，制作煅烧体微粉碎粉的料浆。为了提高料浆的均匀性，根据需要添加分散剂，则也很有效。
在将料浆在减压下脱泡，并且使溶剂部分蒸发而调整了粘度后，利用刮刀法在承载薄膜上制成薄片状。作为承载薄膜，考虑到机械的强度、表面平滑性等，优选聚对苯二甲酸乙二醇酯(PET)的薄膜。所得的基板用生片依照承载薄膜切断为给定的大小。
(C)未烧结多层陶瓷基板的制作
在将所述基板用生片充分地干燥后，设置穿孔，用以Ag为主体的导体糊状物填充穿孔，继而使用以Ag为主体的导体糊状物印刷内部电极图案2。在分别位于上面及下面的基板用生片上形成外部电极4的图案。在将这些基板用生片层叠后，进行热压接。生片叠层体的厚度虽然由作为目的物的模块决定，但是一般来说优选设为1.0～2.0mm。
热压接条件优选50～95℃的温度及50～200kg/cm2(4.9～19.6MPa)的压力。外部电极4的图案也可以在热压接后形成。其后，如图2所示，依照基板小片1A～4A、1B～4B、1C～4C(全部的符号都未图示)的尺寸形成分割槽5。当形成分割槽5时，约束层的无机糊状物也进入槽内，约束力变大。
(D)约束用糊状物的制作
约束层6是由在以低温烧结陶瓷材料制成的未烧结多层陶瓷基板的烧结温度下不烧结的无机粒子构成。作为无机粒子，优选使用氧化铝粉末或氧化锆粉末等。为了进行约束力的控制，无机粒子的平均粒径优选0.3～4μm。当无机粒子的平均粒径小于0.3μm时，为了获得印刷中所必需的粘度而需要的粘结剂量就变多(无机粒子的填充率变小)，无法发挥充分的约束力。当无机粒子的平均粒径超过4μm时，则在分割槽5的约束力变弱。无机粒子的平均粒径优选1～4μm。
无机粒子的平均粒径Dc优选调整为构成基板用生片的陶瓷材料的粉末或煅烧体微粉的平均粒径Ds的0.3～4倍。特别是为了防止无机粒子残留在未烧结多层陶瓷基板的外部电极上，无机粒子的平均粒径Dc优选在陶瓷粉末或煅烧体微粉的平均粒径Ds以上。具体来说，Dc/Ds优选1～4，更优选1.5～4。
约束层中的有机粘结剂的选定条件不比基板用生片的情况更严格，另外其添加量也可以较少。有机粘结剂优选热分解性良好的纤维类树脂或聚甲基丙烯酸树脂等。另外，作为增塑剂优选丁基邻苯二甲酰基甘醇酸丁酯(BPBG)、二-邻苯二甲酸正丁酯等。作为溶剂，优选乙醇、丁醇、异丙醇及松油醇之类的醇类。当利用印刷形成约束层时，为了确保印刷中所必需的粘度和糊状物中的粉末之间的密接性及与基板的密接性，有机粘结剂的添加量优选1.5～4质量％。
(E)约束用生片的制作
当作为约束层6使用生片时，利用刮刀法在承载薄膜上形成相对于无机粒子100重量份添加了8～15重量份的有机粘结剂和溶剂的无机组合物的薄片。也可以添加4～8重量份的增塑剂及少量的分散剂。将无机粒子、有机粘结剂、增塑剂及溶剂用球磨机混合，制作约束用料浆。
在将料浆在减压下脱泡，使溶剂部分蒸发而调整了粘度后，利用刮刀法在承载薄膜上制成薄片状。所得的约束用生片依照承载薄膜切断为给定的大小。
(F)约束层在未烧结多层陶瓷基板上的形成
在未烧结多层陶瓷基板10的上面及/或下面形成约束层6时，(a)将所述无机组合物糊状物在未烧结多层陶瓷基板上印刷为所需厚度(根据需要反复进行印刷和干燥)，或(b)从无机组合物中预先制作所需厚度的约束用生片，使之与未烧结多层陶瓷基板重合，或(c)在印刷后的约束层上重合约束用生片，或(d)将它们组合。
约束层的厚度在未烧结多层陶瓷基板的单面上为50μm以上。当约束层的厚度小于50μm时，约束力不充分，无法充分地抑制未烧结多层陶瓷基板的X-Y面内的烧结收缩。当约束层在50μm以上时，就可以将未烧结多层陶瓷基板的X-Y面的烧结收缩抑制在1％以下。当作为约束层使用生片时，虽然在厚度的上限上没有特别限制，但是当印刷约束层时，在超过500μm厚度的印刷层中会产生裂纹。所以，对于利用印刷形成约束层的情况，适当的厚度为50μm～500μm。
当使用约束用生片时，按照使和承载薄膜的接触面与未烧结多层陶瓷基板的表面密接的方式，层叠、压接在未烧结多层陶瓷基板的包括外部电极的上面及/或下面。当使和承载薄膜的接触面与未烧结多层陶瓷基板密接时，烧结后的约束层的除去就极为容易。其理由被推测如下。即，在和承载薄膜的接触面上，浓缩有约束用生片中的粘结剂。由此，在和承载薄膜的接触面上对未烧结多层陶瓷基板的约束力很大，并且无机粒子固着在未烧结多层陶瓷基板上的情况被缓和(缓冲作用)。所以，当使约束用生片的和承载薄膜的接触面与未烧结多层陶瓷基板的表面密接时，就会在充分地保持约束力的同时，在烧结后容易地除去无机粒子。
约束用生片在厚度上虽然没有理论上的限制，但是在利用印刷制作较厚的约束层时，在实用上需要较多的印刷·干燥工序。但是，印刷法中所使用的高流动性的糊状物进入未烧结多层陶瓷基板的分割槽等的凹部，得到较高的约束效果。所以，最好利用印刷法形成一定程度的厚度的第一约束层，在其上作为第二约束层重叠所需的厚度的生片。此时，最好利用印刷形成厚度10μm以上的第一约束层，在其上通过重合约束用生片而形成第二约束层，合计形成50μm以上的约束层。
将约束用生片热压接在未烧结多层陶瓷基板上。约束用生片向未烧结多层陶瓷基板上的热压接的条件为50～90℃的温度及50～200kg/cm2(4.9～19.6MPa)的压力。
(G)具备了约束层的未烧结多层陶瓷基板的烧结
在400～650℃保持2～10小时而进行了脱粘结剂后，通过在800～1000℃保持1～4小时，进行烧结。当烧结温度小于800℃时，即使延长烧结时间，也难以实现基板的致密化，另外，当超过1000℃时，则Ag类电极材料的形成变得困难，另外无法获得具有理想的介电特性的多层陶瓷基板。
(H)约束层的除去
烧结后，将附着在多层陶瓷基板(特别是外部电极)的表面的氧化铝粒子除去。这是通过将烧结后的多层陶瓷基板放入超声波清洗槽的水中，施加超声波而进行的。虽然利用超声波清洗可以除去大部分的氧化铝粒子，但是外部电极(例如Ag焊盘)上的氧化铝粒子无法利用超声波清洗完全除去。由此，根据需要，利用控制为不会损伤外部电极的程度的冲击的喷砂处理将氧化铝粒子除去。作为砂子材料，可以使用氧化铝、玻璃、锆石、树脂粒子等。而且，在超声波清洗后，即使多少残留有氧化铝粒子，镀膜性也比较良好。特别是当适度地残留有氧化铝粒子时，由Ag制成的外部电极的耐焊料侵蚀性提高。
(I)部件的搭载及集合基板的分割
在除去了氧化铝粒子的Ag焊盘上利用非电解镀膜法形成Ni镀膜及Au镀膜等。在将Ni及Au金属化了的外部电极上将焊料图案网板印刷后，搭载半导体元件等部件，利用回流进行连接。对于引线接合用半导体元件的情况，在回流处理后进行引线接合连接。最后，通过将集合基板沿着分割槽切断，就得到各个多层陶瓷基板。
图6(a)表示通过将无机粒子糊状物印刷在未烧结多层陶瓷基板上而形成约束层时的多层陶瓷基板的制造工序，图6(b)表示通过将约束用生片层叠在未烧结多层陶瓷基板上而形成约束层时的多层陶瓷基板的制造工序，图6(c)表示在将无机粒子糊状物印刷在未烧结多层陶瓷基板上而形成了第一约束层后，通过将约束用生片层叠在未烧结多层陶瓷基板上而形成第二约束层时的多层陶瓷基板的制造工序。
本发明虽然利用以下的实施例来更为详细地说明，但是本发明并不限定于这些实施例。
实施例1
使用纯度99.9％及平均粒径0.5μm的Al2O3粉末、纯度99.9％以上及平均粒径0.5μm以下的SiO2粉末、纯度99.9％及平均粒径0.5μm的SrCO3粉末、纯度99.9％及平均粒径0.5μm的TiO2粉末及分别为纯度99.9％及平均粒径为0.5～5μm的Bi2O3粉末、Na2CO3粉末、K2CO3粉末、CuO粉末、Ag粉末、MnO2粉末及Co3O4粉末，制作了表1所示的组成的低温烧结陶瓷材料。在试样No.中没有*标记的为本发明的范围内的试样，有*标记的为本发明的范围外的试样(以下相同)。
(B)基板用生片的制作
将具有表1所示的组成的混合粉末投入聚乙烯制球磨机内，进而将氧化锆制的介质球和纯水投入，进行20小时的湿式混合。对所得的料浆进行了加热干燥后，用自动化的研钵(ライカイ)机破碎，放入氧化铝制坩锅中，在800℃下煅烧2小时。将所得的煅烧体投入所述球磨机内，在湿式粉碎了17小时后干燥，得到了平均粒径1μm的微粉。
在100重量份煅烧体微粉中，作为有机粘结剂添加15重量份的聚乙烯醇缩丁醛树脂，作为增塑剂添加7.5重量份的丁基邻苯二甲酰基甘醇酸丁酯(BPBG)，以及作为溶剂添加乙醇，用球磨机混合制作了料浆。而且，分散剂并未添加。
将料浆在减压下脱泡，并且使乙醇部分蒸发，调整为大约7Pa·s的粘度。将料浆利用刮刀法在PET制承载薄膜上制成薄片状，干燥，得到了厚度0.15mm的基板用生片。将基板用生片依照承载薄片切割为180mm见方。
在将基板用生片充分地干燥后，用以Ag为主体的导体糊状物形成了内部电极图案及外部电极图案。将形成了电极的基板用生片逐片在60℃的温度及30kg/cm2(2.8MPa)的压力下临时压接，然后在85℃的温度及110kg/cm2(10.8MPa)的压力下热压接。所得的未烧结多层陶瓷基板(集合基板)的厚度为1.3mm。
将刀刃顶靠在未烧结多层陶瓷基板(集合基板)上，以10mm×15mm的间隔形成了具有0.15mm的宽度及0.1mm的深度的等腰三角形的剖面形状的分割槽5。
相对于平均粒径0.5μm的氧化铝粉末100重量份，用球磨机混合作为有机粘结剂的10.2重量份的聚乙烯醇缩丁醛树脂、作为增塑剂的6.2重量份的BPBG及乙醇，制作了未添加分散剂的料浆。将料浆在减压下脱泡，使溶剂部分蒸发后，调整为大约5Pa·s的粘度。然后，将该料浆利用刮刀法在PET制承载薄膜上制成薄片状，使之干燥，得到了厚度0.15mm的约束用生片。将约束用生片依照承载薄片切割为180mm见方。
按照使承载薄膜接触面与集合基板的表面密接的方式，在集合基板的上面及下面重合约束用生片，在85℃的温度及110kg/cm2(10.8MPa)的压力下热压接，形成了一体化的叠层体。
在大气气氛的间歇炉内，将叠层体在500℃保持4小时而进行了脱粘结剂后，以3℃/分钟的速度升温至900℃，通过在该温度下保持2小时而烧结，在炉内自然冷却。
从烧结了的叠层体中利用超声波清洗除去了氧化铝粒子。对所得的集合基板，利用下述方法评价了X-Y面内的收缩率及其偏差、致密性、高频特性及外部电极的状态。将评价结果表示在表1中。
(1)X-Y面内的收缩率
选择形成约束层前的集合基板当中的处于四角及四边的中央的合计8个小片(chip)部，分别利用三维坐标测定器测定各小片部的2个对角线的X轴方向及Y轴方向的距离，求出了X-Y坐标值X0、Y0。同样地对烧结后的集合基板，分别测定各小片部的2个对角线的X轴方向及Y轴方向的距离，求得了X-Y坐标值Xn、Yn。对8个小片部(n＝1～8)平均Xn/X0的比及Yn/Y0的比，作为形成约束层后烧结的集合基板的烧结收缩率。另外，将这些比的偏差作为收缩率的偏差。
(2)致密性
根据相对于形成约束层前的集合基板的厚度(Z轴方向)D0的烧结后的集合基板的厚度D1，求出Z轴方向的烧结收缩率(D1/D0)，利用下述基准评价了致密性。
D1/D0在60％以下：良
D1/D0超过60％：不良
(3)高频特性
在2GHz下测定烧结后的集合基板的介质损耗角正切tanδ，利用下述基准评价了高频特性。
tanδ在0.01以下：良
tanδ超过0.01：不良
(4)外部电极的状态(镀膜性)
对烧结后利用超声波清洗除去了约束层的各试样，使用市售的非电解镀Ni液及镀Au液，实施了平均膜厚5μm的镀Ni及平均膜厚0.4μm的镀Au。用SEM观察镀膜后的外部电极，根据附着在外部电极上的镀膜的面积率，以下述基准评价了外部电极的状态。
镀膜的面积率为100％：优
镀膜的面积率小于100％并且在90％以上：良
镀膜的面积率小于90％：不良
表1
  试样No. Al<sub>2</sub>O<sub>3</sub> SiO<sub>2</sub> SrO TiO<sub>2</sub> Bi<sub>2</sub>O<sub>3</sub> Na<sub>2</sub>O K<sub>2</sub>O CoO CuO MnO<sub>2</sub> Ag
  *1   10   50   40   -   -   -   -   -   -   -   -
  2   15   50   35   -   2   1   0.5   -   0.3   -   0.5
  3   20   50   30   -   2   1   0.5   -   0.3   -   0.5
  4   25   35   40   -   3   0.1   -   -   -   -   -
  5   25   35   40   -   1   -   -   0.5   -   -   -
  *6   25   35   40   -   0.2   -   -   6   -   -   -
  7   51.5   31   17.5   -   2   1   0.5   -   0.3   -   0.5
  *8   51.5   31   17.5   -   12   1   0.5   -   0.3   -   0.5
  9   51.5   31   17.5   -   3   1   0.5   -   0.3   -   -
  10   51.5   31   17.5   -   3   1.5   0.5   -   0.3   -   -
  *11   51.5   31   17.5   -   3   7   0.5   -   0.3   -   0.5
  12   51.5   31   17.5   -   3   1   1   -   0.3   -   0.5
  *13   51.5   31   17.5   -   3   1   7   -   0.3   -   0.5
  14   51.5   31   17.5   -   3   1   0.5   -   0.5   -   0.5
  *15   51.5   31   17.5   -   3   1   0.5   -   7   -   0.5
  16   55   32.5   12.5   -   2   1   0.5   -   0.3   -   0.5
  17   30   45   15   10   3   1.5   0.5   -   0.5   -   0.5
  18   30   45   15   10   2   1   0.5   -   0.3   -   0.5
  19   30   45   15   10   3   1   0.5   -   0.5   -   -
  *20   35   50   5   10   3   1.5   0.5   -   0.5   -   -
  21   40   35   15   10   2   1   0.5   -   0.3   -   0.5
  22   43.27   38.46   14.42   3.85   2   2   0.5   -   0.3   -   -
  23   43.27   38.46   14.42   3.85   2   2   0.5   0.2   0.3   -   -
  24   43.27   38.46   14.42   3.85   2   2   0.5   0.4   0.3   -   -
  25   43.27   38.46   14.42   3.85   2   2   0.5   -   0.3   0.2   -
  26   43.27   38.46   14.42   3.85   2   2   0.5   -   0.3   0.4   -
  27   48.08   36.06   12.02   3.84   2   2   0.5   -   0.3   -   -
  28   46   38   12   4   2.5   2   0.5   -   0.3   -   -
  29   48   38   10   4   2.5   2   0.5   -   0.3   0.5   -
  30   50   36   10   4   2.5   2   0.5   -   0.3   0.5   -
  31   50.5   38   7.5   4   2.5   2   0.5   -   0.3   0.5   -
  32   48   36   12   4   2.5   2   0.5   -   0.3   -   0.5
  33   48   36   12   4   2.5   2   0.5   -   0.3   0.5
  34   50   32.5   12.5   5   2   1   0.5   -   0.3   -   0.5
表1(续)
注：(1)以绝对值表示。
从表1中可以看到，本发明的多层陶瓷基板的X-Y面内的烧结收缩率在1％以下，烧结收缩率的偏差在±0.07％以内。另外，对于致密性、高频特性及外部电极的状态的任意一项，本发明的多层陶瓷基板都为良好。
实施例2
使用纯度99.9％及平均粒径0.5μm的Al2O3粉末、纯度99.9％以上及平均粒径0.5μm以下的SiO2粉末、纯度99.9％及平均粒径0.5μm的SrCO3粉末及分别纯度为99.9％及平均粒径为0.5～5μm的Bi2O3粉末、Na2CO3粉末、K2CO3粉末、CuO粉末及MnO2粉末，制作了如下所示的含有由Al、Si、Sr及Ti构成的主要成分和由Bi、Na、K、Cu及Mn构成的辅助成分的低温烧结陶瓷材料(相当于表1的试样No.29)。
主要成分
Al：48质量％(以Al2O3换算)
Si：38质量％(以SiO2换算)
Sr：10质量％(以SrO换算)
Ti：4质量％(以TiO2换算)
辅助成分(相对于100质量份主要成分)
Bi：2.5质量份(以Bi2O3换算)
Na：2质量份(以Na2O换算)
K：0.5质量份(以K2O换算)
Cu：0.3质量份(以CuO换算)
Mn：0.5质量份(以MnO2换算)
与实施例1相同，煅烧该低温烧结陶瓷材料，将所得的煅烧体分别微细粉碎为大约1μm及大约3μm的平均粒径，制作了基板用生片。
使用平均粒径为0.2～5μm的氧化铝粒子，利用印刷法及/或生片法，形成合计30～550μm的厚度的约束层。在No.44以外的试样中形成了分割槽。由设置了约束层的未烧结多层陶瓷基板制成的叠层体都在与实施例1相同的条件下烧结。从烧结了的叠层体中利用超声波清洗除去约束层的氧化铝粒子，得到了集合基板。对各集合基板，与实施例1相同地评价了X-Y面内的收缩率及其偏差及镀膜性，另外利用下述方法评价了外部电极上的氧化铝粒子的残留量及粒径、基板的翘曲及外部电极的焊料侵蚀状态。将评价结果表示在表2中。
(1)外部电极上的氧化铝的残留量
利用FE-SEM(日立S-4500，加速电压15kV)，对外部电极表面的Ag-Kα及Al-Kα进行EDX分析(氧等杂质除外)，从Ag及Ag的峰强度利用standardless法求得了Ag和Al的质量％。由于Al的质量％与电极表面的氧化铝的残留量成比例，因此将氧化铝的残留量用Al的质量％[Al/(Al+Ag)×100(％)]表示。
(2)氧化铝粒子的数目
在外部电极表面的FE-SEM照片(3000～5000倍)中的存在氧化铝粒子的区域中，任意地引出长度相当于20μm的直线，选取交叉的氧化铝粒子(限于具有与约束层中所使用的氧化铝粒子的粒径相当的粒径的粒子)的数目较多的2条直线，求出了与这些直线交叉了的氧化铝粒子的数目的平均值。而且，在各试样上蒸镀碳，在15kV的加速电压下进行了EDX分析。
(3)翘曲
在测定收缩率时利用三维坐标测定器求得测定的任意的1个小片部的对角线间的高低差(Z轴方向)，作为翘曲。翘曲的容许值为40μm左右。
(4)焊料侵蚀状态
在将用超声波除去了约束层的各试样在保持为245℃的Sn3.5-Ag焊料槽中浸渍了1分钟后，利用光学显微镜观察了外部电极。根据外部电极上的金属(Ag+附着的焊料)的面积率，利用下述基准评价了各试样的焊料侵蚀状态。
外部电极的金属的面积率在95％以上：优
外部电极的金属的面积率小于95％并且在85％以上：良
外部电极的金属的面积率小于85％：不良
表2
Figure C20048000562600281
注：(1)基板用生片中的陶瓷粒子
(2)与未烧结多层陶瓷基板的表面密接的约束层的面
(3)约束用生片的和PET薄膜的接触面与未烧结多层陶瓷基板密接。
表2(续)
Figure C20048000562600291
注：(1)以绝对值表示
(2)约束层在印刷干燥后产生裂纹
(3)约束力弱。
实施例3
在基体用生片中使用了玻璃粉末和陶瓷粉末的混合粉。即，将与实施例2相同组成的低温烧结陶瓷材料用的原料粉末当中的Al2O3粉末以外的陶瓷粉末(氧化物或碳酸盐)的混合物放入氧化铝坩锅中，在电炉中1400℃下，进行2小时的热处理，得到了透明的玻璃块。在将该玻璃块以切片机切出后，利用破碎机及球磨机分别粉碎为大约1μm及3μm的平均粒径。在平均粒径约为1μm的玻璃粉末52质量％中，用球磨机混合平均粒径约为1μm的氧化铝粉末48质量％、有机粘结剂、增塑剂及溶剂，由所得的料浆制作了基板用生片。同样地，由在平均粒径约为3μm的玻璃粉末中，混合平均粒径约为3μm的氧化铝粉末、有机粘结剂、增塑剂及溶剂而成的料浆，制作了基板用生片。与实施例1相同地，将基板用生片层叠及热压接，根据需要形成了分割槽。
使用平均粒径0.2～5μm的氧化铝粒子，利用印刷法和/或生片法，形成了合计30～550μm的厚度的约束层。在将所得的各叠层体烧结后，将约束层的氧化铝粒子利用超声波清洗除去。而且，除了所述以外的条件与实施例1相同。
对所得的各多层陶瓷基板，用与实施例1及2相同的条件评价了X-Y面内的收缩率及偏差、基板的翘曲、外部电极的焊料侵蚀状态及镀膜性以及外部电极上的氧化铝的残留形态。将评价结果表示在表3中。
表3
Figure C20048000562600311
注：(1)与未烧结多层陶瓷基板的表面密接的约束层的面
(2)约束用生片的和PET薄膜的接触面与未烧结多层陶瓷基板密接。
表3(续)
Figure C20048000562600321
注：(1)基板用生片中的陶瓷粒子
表3(续)
  试样No.  X-Y面内的收缩率(％)   偏差<sup>(1)</sup>(±％)   翘曲(μm)   焊料侵蚀   镀膜性
  65   0.6   0.05   17   优   良
  66   0.5   0.05   16   优   良
  67   0.6   0.05   20   优   良
  68   0.5   0.05   16   优   良
  69   0.5   0.05   16   优   优
  70   0.7   0.05   18   优   优
  71   1   0.07   23   优   优
  72   0.6   0.04   17   优   良
  73   0.5   0.05   16   优   良
  74   0.5   0.04   16   优   良
  75   0.5   0.05   16   优   良
  76   0.6   0.05   16   优   良
  77   0.8   0.06   19   优   良
  78   0.6   0.05   17   优   良
  79   0.5   0.05   16   优   良
  80   0.5   0.04   14   优   良
  81   0.5   0.05   16   优   优
  82   0.5   0.05   16   优   优
  83   0.6   0.04   14   优   良
  84   0.5   0.05   16   优   良
  85   0.5   0.03   13   优   良
  86   0.5   0.04   15   优   优
  87   0.5   0.04   15   优   优
  *88<sup>(2)</sup>   -   -   -   -   -
  *89<sup>(3)</sup>   16   0.34   30   优   优
  *90<sup>(2)</sup>   -   -   -   -   -
  *91<sup>(3)</sup>   14   0.29   35   优   优
  92   1   0.09   22   优   优
  93   0.6   0.08   20   优   优
注：(1)以绝对值表示。
(2)约束层在印刷干燥后产生裂纹。
(3)约束力弱。
从表2及表3可以看到，构成约束层的氧化铝粒子的平均粒径在0.3μm以上并且处于基板用生片的陶瓷粒子的平均粒径的0.3～4倍的范围中的试样中，烧结后的多层陶瓷基板的X-Y面内的收缩率在1％以内(偏差在±0.1％以内)，为容许范围内。与之相反，当使用了所述范围外的平均粒径的氧化铝粒子时，无法获得足够的约束力，不能抑制烧结收缩，在多层陶瓷基板上看到了裂纹的产生。
另外，本发明的范围内的试样中，残留在外部电极表面的氧化铝粒子为20质量％(Al基准)以下，特别是12质量％以下，也不会引起焊料侵蚀，镀膜性也良好。对于残存的氧化铝粒子的数目，本发明的范围内的试样中都在10个以内。当将由煅烧体粉碎粉制成的基板用生片和由煅烧体粉碎粉+玻璃粉碎粉的混合物制成的基板用生片比较时，总的来说前者一方的氧化铝残留更少。
对于印刷了的约束层的情况，当其厚度在50μm以下或超过500μm时，发现有裂纹产生。与之相反，对于利用生片形成的约束层的情况，由于可以充分地确保厚度，因此在收缩率及翘曲的降低方面优良。此时当将约束生片的PET面侧用作约束面时，发现氧化铝在电极上的剩余量进一步减少。虽然如果没有分割槽的话，在收缩率和翘曲方面都十分良好，但是本发明的方法中，即使在有分割槽的情况下，收缩率的偏差及翘曲也都十分良好。另外，在任意一个试样中都未看到焊料侵蚀。
对于镀膜性，虽然试样No.35、36、55及59不够优良(在电极的角部有若干镀膜不良部分)，但是在电极表面的90％以上形成有镀膜，因而实际上不会有问题。
即使作为约束层用陶瓷粒子，取代氧化铝粒子，使用氧化镁粒子、氧化锆粒子、氧化钛粒子及莫来石粒子的至少一种，也可以获得相同的效果。另外，即使以按照不损伤外部电极的方式控制为充分低的冲击力(例如0.4MPa的投射压力)对外部电极进行喷砂处理，也可以获得相同的结果。
实施例4
对实施例2中所使用的低温煅烧陶瓷材料的晶相用X射线衍射法进行了分析。靶子采用Cu，在衍射X射线源中使用了其Kα射线。将混合粉、煅烧粉及烧结体的粉末X射线衍射图谱表示在图7中。混合粉中看到了原料的晶相。煅烧粉中确认了Al2O3、TiO2及SiO2的晶相的存在，以及从20°到30°的晕圈图案(hallow pattern)中确认了玻璃相的存在。另外，在烧结体中，确认有新的SrAl2Si2O8(锶长石)析出。认为由于此种组织的作用，对电极的影响降低，适于无收缩工序。
将所述煅烧体及其粉碎物的扫描型电子显微镜照片表示在图8中。图8(a)所示的煅烧体中，白色的粒子为Al2O3，黑色的部分为气孔，连续相为玻璃相。像这样，煅烧体中，Al2O3粒子部分地或整体地被玻璃相覆盖。图8(b)所示的煅烧体的粉碎粉中，Al2O3粒子也部分地或整体地被玻璃相覆盖。
另外，为了试验低温下的烧结，对相对于由以Al2O3换算为49质量％的Al、以SiO2换算为34质量％的Si、以SrO换算为8.2质量％的Sr、以TiO2换算为3质量％的Ti构成的主要成分100质量份，作为辅助成分含有以Bi2O3换算为2.5质量份的Bi、以Na2O换算为2质量份的Na、以K2O换算为0.5质量份的K、以CuO换算为0.3质量份的Cu、以Mn3O4换算为0.5质量份的Mn的组合物在800℃下煅烧，利用与所述相同的方法制作了试样。该实施例中，在850℃、860℃、875℃下分别进行了2小时的烧结。对于这些试样，进行了利用Cu-Kα射线的X射线衍射测定。图9(a)～(c)分别表示850℃、860℃及875℃下烧结了的试样的X射线衍射强度图谱。图中，白圈表示Al2O3晶体，黑三角表示六方晶SrAl2Si2O8晶体，白三角表示单斜晶SrAl2Si2O8晶体。
图9(a)及(b)中，在Al2O3晶体、TiO2晶体及SiO2晶体中都确认了六方晶SrAl2Si2O8晶体的析出。随着烧成温度提高，单斜晶SrAl2Si2O8晶体析出，衍射峰强度也增大。对于这些试样进行了三点弯曲实验的结果，以(b)、(a)、(c)的顺序增大。从强度的观点考虑，虽然六方晶SrAl2Si2O8晶体的析出是理想的，但是最好抑制单斜晶SrAl2Si2O8晶体的析出。
实施例5
使用纯度99.9％及平均粒径0.5μm的Al2O3粉末、纯度99.9％以上及平均粒径0.5μm以下的SiO2粉末、纯度99.9％及平均粒径0.5μm的SrCO3粉末、纯度99.9％及平均粒径0.5μm的TiO2粉末及分别为纯度99.9％及平均粒径为0.5～5μm的Bi2O3粉末、Na2CO3粉末、K2CO3粉末、CuO粉末及MnO2粉末，按照相对于由以Al2O3换算为48质量％的Al、以SiO2换算为38质量％的Si、以SrO换算为10质量％的Sr及以TiO2换算为4质量％的Ti构成的主要成分100质量份，使得作为辅助成分成为含有以Bi2O3换算为2.5质量份的Bi、以Na2O换算为2质量份的Na、以K2O换算为0.5质量份的K、以CuO换算为0.3质量份的Cu及以MnO2换算为0.5质量份的Mn的组成(相当于表1的试样No.29)的方式进行了混合。使用所得的陶瓷混合物，利用与实施例1相同的方法，分别制作了15μm、50μm、100μm及200μm的厚度的基板用生片。煅烧条件为800℃×2小时，煅烧体粉碎粉的平均粒径约为1μm。
将各基板用生片各切割为180mm的近似正方形，在给定的厚度的各生片上形成穿孔，并且印刷了滤波器、天线开关及分波器用的高频电路图案。在高频电路图案的印刷中使用了以Ag为主体的电极材料。将电路框图表示在图10中。将印刷了电路图案的给定的厚度的薄片层叠压接9片，印刷外部电极，在上下面析出分割槽，制作了能够分割为多个多层陶瓷基板小片的一体化的集合基板。各多层陶瓷基板小片近似为8mm×8mm的四角形，烧结前的厚度约为1.3mm，在大约180mm×180mm的集合基板上，夹隔分割槽以格子状配置有400个多层陶瓷基板小片。
从实施例2中选择试样No.51，将氧化铝约束层印刷在上下两面，与实施例2相同地煅烧，除去约束层，进行镀膜处理，清洗后干燥。
然后，使用金属掩模，在集合基板上面的给定的部分印刷不含有Pb的焊膏，搭载芯片部件，在回流炉中进行了浸焊工序。另外，搭载半导体部件，进行了连接及密封。最后沿着分割槽将集合基板分割为各多层陶瓷基板。各180mm的近似正方形的集合基板的面内收缩率在0.5％以内(偏差在±0.05％以内)，厚度方向(Z轴方向)的高低差也小至50μm。由此，在对400g多层陶瓷基板小片的焊膏印刷或部件搭载的工序中全都未产生问题。与之相反，以往的方法中，由于烧结的收缩导致基板的尺寸精度降低，因此作为在焊锡或部件搭载中没有问题的产品被选取的多层陶瓷基板小片的数目少至250个左右。
如图11所示，将所得的具有高频滤波器或天线开关的功能的多层陶瓷基板11、11’搭载在携带电话的印刷基板13上。另外，将具有其他的信号处理功能或电路功能的子基板或模块或部件、半导体部件12等也搭载在印刷基板13上，实施了必要的连接。本发明的多层陶瓷基板由于尺寸精度高，质量也稳定，因此使用了它的携带电话的主要的印刷基板就可以高质量并且生产性优良地制造。

Claims (8)

1.一种多层陶瓷基板，按照如下方法制得，即，在层叠了包括陶瓷材料的能够进行低温烧结的基板用生片的未烧结多层陶瓷基板的至少上面形成外部电极，按照使以在未烧结多层陶瓷基板的烧结温度下不烧结的无机粒子作为主要成分的约束层、与所述未烧结多层陶瓷基板的包括外部电极的上面及/或下面密接的方式进行设置，制成一体化的叠层体，在将所述叠层体烧结后，将所述约束层除去而制得，其特征是，所述多层陶瓷基板的面内收缩率在1％以内，其偏差在0.1％以内，对于残留在所述外部电极上的所述无机粒子来讲，构成所述无机粒子的金属相对于构成所述外部电极的金属和构成所述无机粒子的金属的总量的比例，在20质量％以下。
2.根据权利要求1所述的多层陶瓷基板，其特征是，所述陶瓷材料，是在将Al2O3、SiO2、SrO及TiO2的总量设为100质量％时作为主要成分分别以氧化物的状态含有以Al2O3换算为10～60质量％的Al、以SiO2换算为25～60质量％的Si、以SrO换算为7.5～50质量％的Sr及以TiO2换算为0～20质量％的Ti，并且在700℃～850℃下煅烧后粉碎而成的粉末状。
3.根据权利要求2所述的多层陶瓷基板，其特征是，所述陶瓷材料中，相对于每100质量份所述主要成分，作为辅助成分含有以Bi2O3换算为0.1～10质量份的Bi。
4.根据权利要求3所述的多层陶瓷基板，其特征是，相对于每100质量份主要成分，所述辅助成分中含有从由以Bi2O3换算为0.1～10质量份的Bi、以Na2O换算为0.1～5质量份的Na、以K2O换算为0.1～5质量份的K及以CoO换算为0.1～5质量份的Co构成的一组中选择的至少一种、和从由以CuO换算为0.01～5质量份的Cu、以MnO2换算为0.01～5质量份的Mn及0.01～5质量份的Ag构成的一组中选择的至少一种。
5.一种多层陶瓷基板，按照如下方法制得，即，在层叠包括陶瓷材料的能够进行低温烧结的基板用生片而成的未烧结多层陶瓷基板的至少上面形成外部电极，按照使以在未烧结多层陶瓷基板的烧结温度下不烧结的无机粒子作为主要成分的约束层、与所述未烧结多层陶瓷基板的包括外部电极的上面及/或下面密接的方式进行设置，制成一体化的叠层体，在将所述叠层体烧结后，将所述约束层除去而成的多层陶瓷基板，其特征是，具有包括以锯长石为主要成分的长石族晶体、氧化铝晶体的组织，
所述多层陶瓷基板的面内收缩率在1％以内，其偏差在0.1％以内，并且对于残留在所述外部电极上的所述无机粒子来讲，构成所述无机粒子的金属的相对于构成所述外部电极的金属和构成所述无机粒子的金属的总量的比例，在20质量％以下。
6.根据权利要求5所述的多层陶瓷基板，其特征是，所述锶长石的至少一部分为六方晶。
7.一种将权利要求1所述的多层陶瓷基板安装在了电路基板的表面的电子机器。
8.一种将权利要求5所述的多层陶瓷基板安装在了电路基板的表面的电子机器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6006474B2 (ja) * 2011-04-25 2016-10-12 日本特殊陶業株式会社 配線基板、多数個取り配線基板、およびその製造方法
CN103050280A (zh) * 2011-10-12 2013-04-17 李文熙 利用抑制烧结积层陶瓷电容器改善电容温度特性与可靠度
CN103050281A (zh) * 2011-10-12 2013-04-17 李文熙 利用抑制收缩烧结改善积层陶瓷组件电极连续性
WO2017187753A1 (ja) * 2016-04-28 2017-11-02 株式会社村田製作所 多層セラミック基板
KR101933508B1 (ko) * 2018-07-05 2018-12-28 주식회사 맥테크 도전성 다공질 세라믹 기판 및 그 제조방법
KR20210078555A (ko) * 2018-10-26 2021-06-28 에바텍 아크티엔게젤샤프트 압전 코팅을 위한 증착 공정
CN110181659B (zh) * 2019-06-20 2020-06-19 山东盈和电子科技股份有限公司 一种led陶瓷基片生产制造方法
CN112105141B (zh) * 2020-09-17 2021-12-31 湖南维胜科技电路板有限公司 一种多层pcb电路板及其打孔装置
CN113912272B (zh) * 2021-11-05 2022-05-24 广东南星玻璃有限公司 一种平凹一体化玻璃面板加工装置及其加工方法
CN115196978A (zh) * 2022-08-09 2022-10-18 广东环波新材料有限责任公司 基于ltcc基片等静压叠层的陶瓷制备方法
CN115557795A (zh) * 2022-09-07 2023-01-03 广东环波新材料有限责任公司 一种低温共烧陶瓷基板烧平方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000159577A (ja) * 1998-09-22 2000-06-13 Tdk Corp セラミック基板の製造方法
JP3771099B2 (ja) * 1999-01-27 2006-04-26 松下電器産業株式会社 グリーンシート及びその製造方法、多層配線基板の製造方法、両面配線基板の製造方法

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