CN101075621A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种防止利用(自我阵列触点)SAC技术时栅电极和触点部之间的短路的半导体装置，包括：半导体衬底，形成在上述半导体衬底表面上并在第一方向延伸形成的分离绝缘膜区，由上述分离绝缘膜区划分并在上述第一方向上延伸形成的有源区，在与上述有源区交叉的第二方向上延伸形成的栅电极，在上述栅电极的上述第二方向上的延伸端部上形成的伪电极，在沿着上述栅电极的上述第二方向上延伸形成的第一接触部，分别形成在上述栅电极和上述伪电极的侧壁上的第一和第二侧壁绝缘膜，上述第一接触部延伸到上述伪电极上，上述栅电极和上述伪电极之间的间隙通过掩埋上述第一和第二侧壁绝缘膜而连起来。

Description

半导体装置及其制造方法
本申请是分案申请，母案的申请号为200410006777.5，母案的申请日是2002年2月26日，母案的方面名称是半导体装置。
技术领域
本发明涉及半导体装置，特别是一种非挥发性半导体存储装置。
背景技术
基于以往技术的闪存或非(NOR)型阵列构成，系在衬底表面交互平行排列直线形分离绝缘膜和直线形有源区，并在第一方向延伸。在这种衬底的上侧，与第一方向垂直交叉的第二方向配置有线形延伸的直线形栅电极。栅电极为多个平行配置，从上面看时，从栅电极之间的间隙露出的多个线形平行衬底表面区域，一条条交互地形成了源极区和漏极区。在比栅电极更上方的各层，分别配置有3种金属连线，这3种金属连线分别与栅电极、源极区和漏极区电气连接。从这种对应的金属连线到与源极区和漏极区的电气连接技术，就是众所周知的触点蚀刻技术。
但是，随着半导体元件的小型化，NOR型阵列构成的各部分平面区域也要求变小。因此，就开发出众所周知的减小源极区宽度而又能够容易制作的技术-SAS(自我阵列源)。(自我阵列源)SAS技术，例如在特开2002-26156号公报等中已经公开。
(自我阵列源)SAS技术是在制作成栅电极之后，使其形成抗蚀膜，分别覆盖各漏极区和露出各源极区，作为该抗蚀膜和栅电极的屏蔽，将分离绝缘膜中源极区内存在的部分经蚀刻而除去。进一步对各源极区作离子注入，在各源极区衬底表面附近形成扩散层。由于源极区内的分离绝缘膜已经被除去了，这种扩散层就沿源极区的长度方向连成一片。这样在源极区的衬底表面附近形成的扩散层，就发挥出连接多个平行的有源区间的源连线的作用。利用(自我阵列源)SAS技术所得到的结构称为“SAS结构”。
(自我阵列源)SAS结构为了使源连线具有足够低的电阻，必须向源极区注入高浓度的离子。另一方面，通过元件的微型化，栅电极宽度也在变小。当在栅电极宽度变小后，过去高浓度扩散层所使用的(自我阵列源)SAS结构，就会产生不能充分抑制在栅电极的下方的击穿现象的问题。
层间绝缘膜和保护栅电极的绝缘膜材质是不同的，利用触点蚀刻时选择比的不同，触点蚀刻的进行停止在保护栅电极的绝缘膜，这就是众所周知的自我阵列源(SAS)技术。
为了避免(自我阵列源)SAS结构所存在的问题-击穿现象，尽管采用源极区宽度狭窄的自我阵列触点(SAC)技术，在进行将源极区连接成圆形的打开接触孔的蚀刻时，尽管最初用由SiN等组成的阻挡绝缘膜和侧壁绝缘膜覆盖了栅电极的上面和侧面，但随着蚀刻的进行，有时栅电极仍然直接暴露在接触孔内。当这样在接触孔中充填了导电体而形成触点部时，在栅电极和触点部之间完全短路。这就是说，在门和源之间发生了短路。
发明内容
本发明的目的是防止利用(自我阵列触点)SAC技术时栅电极和触点部之间的短路，且提供在结构上可以抑制(自我阵列源)SAS技术中击穿现象的半导体装置。
本发明提供一种半导体装置，包括：半导体衬底，形成在上述半导体衬底表面上并在第一方向延伸形成的分离绝缘膜区，由上述分离绝缘膜区划分并在上述第一方向上延伸形成的有源区，在与上述有源区交叉的第二方向上延伸形成的栅电极，在上述栅电极的上述第二方向上的延伸端部上形成的伪电极，在沿着上述栅电极的上述第二方向上延伸形成的第一接触部，分别形成在上述栅电极和上述伪电极的侧壁上的第一和第二侧壁绝缘膜，上述第一接触部延伸到上述伪电极上，上述栅电极和上述伪电极之间的间隙通过掩埋上述第一和第二侧壁绝缘膜而连起来。
本发明还提供一种半导体装置的制造方法，包括下述工序：(a)在半导体衬底的表面上沿第一方向延伸地形成分离绝缘膜区的工序；(b)由上述分离绝缘膜区划分并沿上述第一方向延伸地形成有源区的工序；(c)在与上述有源区交叉的第二方向上多条平行延伸地形成栅电极、并且在上述栅电极端部形成伪电极的工序；(d)在上述有源区的露出区域上形成源极区和漏极区的工序；(e)在上述栅电极和伪电极的侧壁上分别形成第一和第二侧壁绝缘膜、并利用上述第一和第二侧壁绝缘膜掩埋上述栅电极和伪电极的间隙的工序；(f)覆盖包括上述栅电极和上述伪电极的上述半导体衬底表面地形成层间绝缘膜的工序；(g)在沿着上述栅电极的上述第二方向上延伸的区域、直到沿着上述伪电极延伸的区域、对上述栅电极之间的间隙进行蚀刻、并掩埋导电膜、从而形成第一接触部的工序。
为了实现上述目的，基于本发明的半导体装置备有表面具有源极区和漏极区的半导体衬底，在上述半导体衬底的上侧具有与上述源极区和上述漏极区分离隔开并包括直线部分而形成的栅电极，在上述半导体衬底的上侧具有向上述直线部分长度方向延长位置处形成的伪电极(dummy electrode)，在上述栅电极和上述伪电极的上侧各自重叠形成的阻挡绝缘膜，覆盖上述栅电极、上述伪电极和上述阻挡绝缘膜侧壁的侧壁绝缘膜，覆盖上述半导体衬底上侧以掩埋上述阻挡绝缘膜和上述侧壁绝缘膜的层间绝缘膜，在上述层间绝缘膜的内部向上下方向延伸、下端为与上述源极区和上述漏极区中的一方电气连接的导电体部件，以及从上方看时与上述栅电极的上述直线部分平行延伸的直线形接触部。但是，从上方看时的上述直线形接触部的外形的长边，越过上述侧壁绝缘膜而位于进入上述栅电极和上述伪电极上侧的位置。从上方看时上述直线形接触部的内部出现的上述栅电极和上述伪电极之间的间隙，由上述侧壁绝缘膜掩埋而不致露出上述半导体衬底。
现结合附属的图纸对本发明的上述目的和其他目的、特点、形态和优越性加以详细说明。
附图说明
图1为作为本发明参考的形成接触孔工序的说明图。
图2为图1中II-II线的向视剖面图。
图3为图1中III-III线的向视剖面图。
图4为从图3所示状态又进行了蚀刻的示例剖面图。
图5为模型表示基于本发明实施形态1中半导体装置的各构成要素位置关系模式的平面图。
图6为图5中VI-VI线的向视剖面图。
图7为图5中VII-VII线的向视剖面图。
图8为表示基于本发明实施形态2中半导体装置的各构成要素位置关系模型的平面图。
图9为表示基于本发明实施形态2中一部分半导体装置在制造中途状态的斜视图。
图10为表示基于本发明实施形态2中一部分半导体装置的斜视图。
图11为表示基于本发明半导体装置的直线形接触部配置例模型的平面图。
具体实施方式
本发明人等深入研究了利用(自我阵列触点)SAC技术时栅电极和触点部之间产生短路的原因。研究结果表明，这种短路如图1所示，从上方看时，接触孔10的外形线和阻挡绝缘膜5的轮廓线在处于交叉位置(以下称为“轮廓交叉点”)6容易发生。在图1中，为了说明连接源极区4的目的，利用平面图表示出设置接触孔10的情况。图2表示了图1中II-II线的向视剖面图。图3表示了图1中的III-III线的向视剖面图。在半导体衬底1的上侧通过门绝缘膜而形成的栅电极2，由与栅电极2相同宽度形成的阻挡绝缘膜5覆盖其上面。栅电极2和阻挡绝缘膜5的侧面由侧壁绝缘膜3所覆盖。
但是，利用(自我阵列触点)SAC技术时，一般用3种气体的混合气体进行各向异性蚀刻。这3种气体即是所谓的“淀积气体”、“脱除性气体”和“稀释性气体”。淀积气体是由C(碳)多重结合的物质，例如C4F8、C5F8、C4F6等。淀积气体的作用是能在通过蚀刻而形成孔的内面生成反应产物膜，即所谓“淀积膜”。淀积膜起着自蚀刻的除去作用保护被处理物的作用。脱除性气体是为了抑制淀积气体的效果进行蚀刻的气体，例如主要使用O2或CO等含氧气体。稀释性气体的作用是用来稀释淀积气体和脱除性气体。
在各向异性蚀刻的最高潮，随着蚀刻的进行，在孔的侧面依次形成淀积膜，抑制了向侧方除去作用的进行，在孔的下面，除去作用强于淀积膜的形成，从而进行向下方的除去。通过维持这种状态，就实现了选择性地向下方的蚀刻。
上述短路之所以容易在轮廓交叉点6发生，是因为在各向异性蚀刻的最高潮，轮廓交叉点6相当于孔底的角落，因几何学的制约，淀积气体无法完全到达，不能充分形成淀积膜7所造成的。在II-II断面的位置处，如图2所示，即使在晶体管结构的肩部也能够形成足够厚的淀积膜7，不会造成短路，但在通过轮廓交叉点6的III-III断面位置，如图3所示，由于淀积膜7没有完全形成，SiN等侧壁绝缘膜3完全被蚀刻除去了。因此，由于侧壁绝缘膜的异常去除，如图4所示，内部所隐藏的栅电极2将会露出，从而引起短路。
根据这样的研究结果，发明人等经过多次改进，取得了本发明的成果。下面说明本发明的实施方式。
(实施方式1)
现参照图5～图7说明基于本发明的实施方式1中的半导体装置。在本实施方式中，将给出本发明适用于比较简单的晶体管结构的例子。本实施方式中半导体装置的平面图示于图5。图5中VI-VI线的向视剖面图示于图6，图5中VII-VII线的向视剖面图示于图7。但是，图6和图7并不是严密与图5相对应的向视剖面图，如后面所述，为了便于说明，对图5中的一些构成要素进行了省略或追加。
在该半导体装置中，通过形成分离绝缘膜9而部分覆盖了半导体衬底1的表面，从上方看时，整体分为有源区14和分离绝缘膜9的区域。有源区14在图5的图中上下方向呈带状延伸。在半导体衬底1的上侧至少形成两条线形栅电极2。两条栅电极2分别包含直线部分，通过该直线部分沿与有源区14的长度方向垂直的方向横穿延伸。有源区14由栅电极2的直线部分划分开来，在一边是源极区，另一边则是漏极区。因此，在图5所示的例中，在有源区14中，被两条栅电极2所夹住的部分形成源极区，而其余部分则为漏极区。
如图6、图7所示，在栅电极2的上侧形成了阻挡绝缘膜5。阻挡绝缘膜5与栅电极2大小相同，覆盖在栅电极2的上侧。在栅电极2和阻挡绝缘膜5的侧面，覆盖着侧壁绝缘膜3。但是，为了便于说明，图5中省略了阻挡绝缘膜5，使之从上方可以直接看到栅电极2。
在半导体衬底1的上侧，在分别接近栅电极2的直线部分两端的位置处，在栅电极2的直线部分延长位置形成了伪电极18。伪电极18的上侧覆盖着与伪电极18大小相同的阻挡绝缘膜25。伪电极18和阻挡绝缘膜25的侧面也覆盖着侧壁绝缘膜3。但是，为了便于说明，图5中省略了阻挡绝缘膜25，从上方可以直接看到伪电极18。
如图6和图7所示，整体的上侧，除直线形接触部11以外，均覆盖着层间绝缘膜20。但是，为了便于说明，图5中省略了层间绝缘膜20。图6和图7中显示的是充填直线形接触部11导电体的凹部，即直线形接触孔11u充填导电体前的状态。
如图5所示，直线形接触部11是被两条栅电极2夹住，与栅电极2的直线部分平行延伸而形成的。直线形接触部11也被栅电极2两端附近共2对伪电极18所夹住而延伸，并延伸至比伪电极18位置更远处结束。直线形接触部11由导电体所形成，不仅向平行于半导体衬底1表面的方向延伸，而且也向垂直于半导体衬底1表面的方向延伸。这就是说，直线形接触部11在上下方向(图5中的垂直纸面的方向，图6、图7中的图中上下方向)贯穿层间绝缘膜20延伸。直线形接触部11的下端，与栅电极2之间的有源区14电气连接。这就是说，与源极区和漏极区中的一个区域进行电气连接。另外，从上方看时，即由图5所示的平面图看时，直线形接触部11的长边位于分别越过侧壁绝缘膜3而进入栅电极2和伪电极18上侧区域的位置。
如图5、图7所示，栅电极2和伪电极18非常接近，在栅电极2和伪电极18之间的间隙G中形成了将其连接的侧壁绝缘膜3。特别是间隙G出现在直线形接触部11内部的部分，由侧壁绝缘膜3掩埋而不使其露出半导体衬底1。
为了制造这种构成的半导体装置，利用过去已知技术进行制造的方法是，在形成栅电极2和栅电极2上的阻挡绝缘膜5的蚀刻中，只要在过去的蚀刻模型中追加与伪电极18和伪电极18上的阻挡绝缘膜25相对应的模型就可以了。
本实施方式中的半导体装置，由于备有上述的构成，在形成直线形接触孔11u的蚀刻中，如图5所示，容易除去侧壁绝缘膜3的处所形成伪电极18和直线形接触孔11u的外形线相交叉的轮廓交叉点16。因此，这就解决了栅电极2因侧壁绝缘膜3的去除而造成短路的问题，从而可以发挥它本来的功能。另一方面，在伪电极18处，即使侧壁绝缘膜3被除去，伪电极18和直线形接触部11之间产生了短路，因为伪电极18与半导体装置的功能无关，所以也不会造成问题。
该半导体装置，因为与栅电极2之间的有源区14、即源极区和漏极区中的一个区域由直线形接触部11电气连接起来，可以确保加大与该有源区14的接触面积，从而降低触点的电阻。另外，通过采用这样在侧面延长的直线形接触部11，就提高了选择从上侧与该直线形接触部11连接连线位置的自由度。因此，也就提高了配置更上层金属连线的自由度。
(实施方式2)
现参照图8说明基于本发明实施方式2的半导体装置。在本实施方式中，将给出本发明适用于闪存阵列构成的例子。
在该半导体装置中，如图8所示，半导体衬底的表面从上方看时，在分为有源区14与分离绝缘膜9的区域这一点上与实施方式1相同。在本实施方式中，有源区14由沿图8中的上下方向多条平行延伸而形成。有源区14之间由分离绝缘膜9隔开。多条栅电极102分别包括直线部分，通过该直线部分沿与有源区14的长度方向垂直的方向横穿延伸。有源区14由栅电极102的直线部分划分开来，在一边是源极区4，另一边则是漏极区15。在栅电极102的上侧形成阻挡绝缘膜5。该阻挡绝缘膜5与栅电极102大小相同，覆盖了栅电极102的上侧。栅电极102和阻挡绝缘膜5的侧面由侧壁绝缘膜3覆盖。但是，在图8中，由于只要显示了栅电极102和直线形接触部111的位置关系，所以省略了阻挡绝缘膜5和侧壁绝缘膜。在栅电极102直线部分的一端有扩宽的部分102a。在其外侧并排配置了伪电极118。栅电极102端的扩宽部分102a和伪电极118非常接近。沿栅电极102和伪电极118的并排，配置了直线形接触部111，延伸到比伪电极118更远。直线形接触部111的长边，位于越过侧壁绝缘膜分别进入栅电极102和伪电极118的上侧区域的位置。
在栅电极102端部扩宽部分102a，分别设有门触点19。所谓门触点19系指在上方(图8中纸面向外的方向)与围起来的门用连线之间进行电气连接的部分。在漏极区15设有漏触点17。漏触点17同样是在上方与门连接另行围起来的漏用连线之间进行电气连接的部分。在图8中，漏触点17和门触点19均用圆中所划的X符号来表示。另一方面，与中央两条栅电极102间源极区4的电气连接，是由直线形接触部111进行连接的。
源极区4和漏极区15均是在图8中左右方向在一条直线上通过分离绝缘膜9多个离散排列同种类的区域。将这种并排1列的集合作为离散型区域群。
上面说明了仅着眼于源极区4的1列离散型区域群而将其一体化连接的直线形接触部111，实际上源极区4的离散型区域群也可以多列排列。实际的阵列构成是平行排列多个栅电极102，由它们所夹住间隙的区域，是在源极区4的离散型区域群和漏极区15的离散型区域群沿图8的上下方向交互排列配置的。在这种情况下，按各源极区4的离散型区域群设置直线形接触部111。
在离散型区域群中，如果把选择源或漏的(本实施方式中为源极区)种类的离散型区域群作为“特定种类区域群”时，则多条直线形接触部111分别延伸覆盖了多条并排的特定种类区域群。
现参照图9和图10说明基于本发明实施方式2中半导体装置的制造方法。基本上与过去的半导体装置的制造方法相同，这里表示出闪存结构的例。如图9所示，栅电极102包括控制栅电极21和浮动栅电极22。在控制栅电极21和浮动栅电极22之间设有ONO膜23。由多条线形延伸的闪存结构，将半导体衬底1的表面分割开来，露出的有源区交互形成源极区4和漏极区15。在这种情况下，形成全面覆盖的层间绝缘膜20后，分别对与源极区4相对的细长区域应进行蚀刻，在侧壁绝缘膜3上停止蚀刻。这样一来，如图9所示，将分别形成直线形接触孔111u。在这种直线形接触孔111u的内部，充填钨或多晶硅等导电体，形成直线形接触部111。进而，如图10所示，形成全面覆盖其上侧的层间绝缘膜24。进行蚀刻以使层间绝缘膜24上下贯通，在其凹部的内部充填导电体，如图10所示而形成漏触点17。在该漏触点17的上端形成漏连线27，以将其电气连接。形成漏连线27的位置为层间绝缘膜24的上侧，所以可以在连接源极区4的直线形接触部111与漏连线27和漏触点17之间在相互电气隔离的状态下进行连线。
另外，漏连线27通常称为“位线”。一般采用N型MOS晶体管作为存储单元晶体管时，位线连接在存储单元晶体管的漏端，源线则连接在存储单元晶体管的源端。关于“源端”和“漏端”的定义，可以作如下的说明。当存储单元晶体管为N型MOS晶体管时，进行读出动作时电流流向存储单元晶体管方向的一端为漏端，从存储单元晶体管流出电流的一端为源端。
由于本实施方式中的半导体装置(参照图8)具有上述构成，在形成直线形接触孔111u的蚀刻中容易除去侧壁绝缘膜3的处所，如图8所示，由伪电极118和直线形接触孔111u的外形线形成交叉的轮廓交叉点116。因此，这就解决了栅电极102因侧壁绝缘膜3的去除而造成短路的问题，从而可以发挥它本来的功能。另一方面，在伪电极118处，即使侧壁绝缘膜3被除去，伪电极118和直线形接触部111之间产生了短路，因为伪电极118与半导体装置的功能无关，所以也不会造成问题。
在图10所示的结构例中，将漏连线27作为第一连线，与栅电极102的直线部分平行配置，在这种情况下，源连线(图中没有表示出)在漏连线27的上方，与漏连线27成垂直方向，即在与栅电极102的直线部分垂直的方向作为第二连线加以配置。但是，根据本实施方式，由于源极区所连接的直线形接触部111延伸较长，这就提高了选择取出连线位置的自由度，所以也可以考虑图10所示以外的连线方式。例如，可以将源连线作为第一连线，配置在与栅电极102直线部分平行的方向，同时也可以将漏连线作为第二连线，配置在与栅电极102直线部分垂直的方向。
在相邻存储单元的各源极区通过分离绝缘膜离散配置以便共享同一控制栅电极时，例如对同一连线连接这些源极区类型的闪存、即例如NOR型、DINOR型、AND型等的闪存中，可以采用直线形接触部，能够抑制栅电极和触点部之间的短路。
现在说明配置直线形接触部时所需要的尺寸。闪存的存储单元为1个时的直线形接触部11的配置例示于图11。以设计尺寸的基准尺寸特征尺寸F为基础，求取了排列1个存储单元时直线形接触部尺寸的最小值。另外，所谓“特征尺寸”系指可实现的最小空间、最小线宽，通常作为与晶体管的门长(栅电极的宽度)和栅电极之间的间隔相对应的基本长度使用。
如图11所示，主要部分的长度为F。栅电极2和分离绝缘膜9的重叠部分长度a，考虑到照相制版的重叠偏移和精加工尺寸的变动，应该为0.5F左右。直线形接触部11和伪电极18沿直线形接触部11长度方向(Y方向)的重叠部分长度b也同样应该为0.5F左右。栅电极2和伪电极18之间的间隙大小也为F，但该F的间隙因从两侧形成的侧壁绝缘膜3而被掩埋。这就是说，侧壁绝缘膜3所占的宽度，单侧必须在F/2以上。
将上述各部分的尺寸合在一起来看，直线形接触部11的长边方向(Y方向)的长度至少需要有5F。设计规则为0.18μm时，直线形接触部长边方向的长度则必须在0.90μm以上。
另外，上面说明了在上述例中存储单元为1个时的情况，但因为1个存储单元所占Y方向的长度为2F，沿Y方向排列N个存储单元时，直线形接触部11长边方向(Y方向)的所需长度则为3F+N×2F。
另一方面，直线形接触部11短边方向(X方向)的长度为F+α+β。α是由栅电极2和直线形接触部11的X方向重叠部分大小所决定的值。β是栅电极2所夹住的有源区14中在形成侧壁绝缘膜3后的状态下没有掩埋而需要露出的有源区14的宽度。
图5和图8所示的例中，直线形接触部11、111端延伸到击穿伪电极18、118而突出出来的位置，但本发明的适用方式并不仅限于这种突出出来的情况。如图11所示，也可以采取直线形接触部的一端或两端在伪电极的中途结束的结构。例如，在伪电极的顶部配置某种其他的构成要素，为了避免与这种构成要素的干扰，当不能使直线形接触部突出到伪电极的顶部时，可以考虑使直线形接触部的端部仅到达伪电极的中途。
根据本发明，与适用(自我阵列源)SAS技术时的情况不同，由于没有必要向源极区/漏极区注入特别高浓度的杂质，所以可以抑制(自我阵列源)SAS技术中成为问题的击穿现象这一问题。
另外，当击穿现象不成为问题时，采用(自我阵列源)SAS技术也可以适用本发明。
根据本发明，由于在接近栅电极端部排列着伪电极，所以在为了形成直线形接触孔而进行的蚀刻中，容易除去侧壁绝缘膜的处所，将成为伪电极和直线形接触孔的外形线交叉的点。因此，这就解决了在栅电极中侧壁绝缘膜被除去所造成的短路问题。
以上详细说明了本发明的情况，但这仅是示例性的，不能限定于这些情况，请根据发明的权利要求书明确理解发明的精神和范围。

Claims (10)

1.一种半导体装置，包括：
半导体衬底，
形成在上述半导体衬底表面上并在第一方向延伸形成的分离绝缘膜区，
由上述分离绝缘膜区划分并在上述第一方向上延伸形成的有源区，
在与上述有源区交叉的第二方向上延伸形成的栅电极，
在上述栅电极的上述第二方向上的延伸端部上形成的伪电极，
在沿着上述栅电极的上述第二方向上延伸形成的第一接触部，
分别形成在上述栅电极和上述伪电极的侧壁上的第一和第二侧壁绝缘膜，
上述第一接触部延伸到上述伪电极上，
上述栅电极和上述伪电极之间的间隙通过掩埋上述第一和第二侧壁绝缘膜而连起来。
2.如权利要求1所述的半导体装置，其特征在于，还具有：
分别在上述栅电极和上述伪电极的上侧重叠地形成的阻挡绝缘膜，
覆盖上述阻挡绝缘膜和上述侧壁绝缘膜地形成在上述半导体衬底上方的层间绝缘膜。
3.如权利要求1所述的半导体装置，其特征在于，
在上述第二方向上平行地形成有多条上述栅电极，
还具有形成在上述栅电极之间的上述有源区上的源极区和漏极区。
4.如权利要求3所述的半导体装置，其特征在于：
上述源极区和上述漏极区中的一方形成为，经由分离绝缘膜与邻接的上述栅电极之间夹持的区域隔开间隔地排列，并被上述第一接触部一体地覆盖。
5.如权利要求1所述的半导体装置，其特征在于：
上述第一接触部的上述第二方向的边处于越过上述第一和第二侧壁绝缘膜并进入到上述栅电极的上侧的区域中的位置。
6.如权利要求1所述的半导体装置，其特征在于：
上述栅电极包括浮动栅电极和经由绝缘膜形成在上述浮动栅电极上的控制栅电极。
7.如权利要求1所述的半导体装置，其特征在于：
上述伪电极对上述半导体装置的功能不产生电气影响。
8.如权利要求1所述的半导体装置，其特征在于，还包括：
形成在上述层间绝缘膜上的第二接触部，
经由上述第二接触部电气连接在上述源极区和上述漏极区中的上述一方上、并且在上述层间绝缘膜上方与上述第二方向平行延伸地形成的第一连线，
经由上述第一接触部电气连接在上述源极区和上述漏极区中的另一方上、并且比上述第二连线靠上地在上述第一方向上延伸地形成的第二连线。
9.一种半导体装置的制造方法，包括下述工序：
(a)在半导体衬底的表面上沿第一方向延伸地形成分离绝缘膜区的工序；
(b)由上述分离绝缘膜区划分并沿上述第一方向延伸地形成有源区的工序；
(c)在与上述有源区交叉的第二方向上多条平行延伸地形成栅电极、并且在上述栅电极端部形成伪电极的工序；
(d)在上述有源区的露出区域上形成源极区和漏极区的工序；
(e)在上述栅电极和伪电极的侧壁上分别形成第一和第二侧壁绝缘膜、并利用上述第一和第二侧壁绝缘膜掩埋上述栅电极和伪电极的间隙的工序；
(f)覆盖包括上述栅电极和上述伪电极的上述半导体衬底表面地形成层间绝缘膜的工序；
(g)在沿着上述栅电极的上述第二方向上延伸的区域、直到沿着上述伪电极延伸的区域、对上述栅电极之间的间隙进行蚀刻、并掩埋导电膜、从而形成第一接触部的工序。
10.如权利要求9所述的半导体装置的制造方法，其特征在于：
(c)工序还包括分别在上述栅电极和上述伪电极的上侧重叠地形成阻挡绝缘膜的工序，
(g)工序在上述第一和第二侧壁绝缘膜以及上述阻挡绝缘膜上停止蚀刻。
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