KR20040100828A - 반도체장치 - Google Patents

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KR20040100828A
KR20040100828A KR1020030088934A KR20030088934A KR20040100828A KR 20040100828 A KR20040100828 A KR 20040100828A KR 1020030088934 A KR1020030088934 A KR 1020030088934A KR 20030088934 A KR20030088934 A KR 20030088934A KR 20040100828 A KR20040100828 A KR 20040100828A
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

반도체장치는, 직선 부분을 포함하도록 형성된 게이트전극(2)과, 상기 직선 부분의 연장 상의 위치에서 형성된 더미전극(18)과, 스톱퍼 절연막(5)과, 측벽절연막(3)과, 층간절연막과, 위에서 보았을 때에 상기 직선 부분에 평행하게 연장되는 직선형 콘택부(11)를 구비한다. 단, 위에서 보았을 때의 직선형 콘택부(11)의 외형 중에서 긴 변은, 측벽절연막(3)을 넘어서 게이트전극(2) 및 더미전극(18)의 상측의 영역으로 각각 들어간 위치에 있다. 위에서 보았을 때에 상기 직선형 콘택부의 내부에 나타나는 게이트전극(2)과 더미전극(18) 사이의 틈 G는, 반도체 기판을 노출시키지 않을 정도로 측벽절연막(3)에 의해 매립되어 있다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관한 것이다.
종래기술에 근거한 플래시 메모리의 NOR형 어레이 구성은, 기판 표면에서 직선형의 분리절연막과 직선형의 활성영역이 교대로 평행하게 나란하도록 배열되어 제 1 방향으로 연장되어 있다. 이러한 기판의 상측에, 제 1 방향과 수직하게 교차하는 제 2 방향으로 선형으로 연장되도록 직선형의 게이트전극이 배치되어 있다. 게이트전극은 평행하게 복수개가 배치되어 있다. 위에서 보았을 때에 게이트전극끼리의 틈으로부터 선형으로 평행하게 복수개 노출되는 기판 표면의 영역은, 1개씩 교대로 소스영역과 드레인영역으로 되어 있다. 게이트전극보다도 위쪽의 어느 한 개의 층에 있어서는, 3종류의 금속배선이 별개로 배치되어 있고, 이 3종류의 금속배선은, 게이트전극, 소스영역 및 드레인영역의 각각에 전기적으로 접속되어 있다. 이 대응하는 금속배선으로부터 소스영역이나 드레인영역에의 접속기술로서는, 콘택에칭기술이 일반적으로 알려져 있다.
그러나, 반도체소자의 소형화가 진행되는 추세 중에서는, NOR형 어레이 구성의 각 부가 평면적으로 본 영역도 작게 하는 것이 요청된다. 그래서, 소스영역의 폭을 작게 한 경우에도 제작을 용이하게 하는 기술로서, SAS(셀프얼라인소스) 기술이 알려져 있다. SAS 기술에 관해서는, 예를 들면 일본 특허공개 2002-26156호 공보(특허문헌 1) 등에 개시되어 있다.
SAS 기술에 있어서는, 게이트전극을 작성한 후에, 드레인영역을 각각 덮으며, 또한 소스영역은 각각 노출하도록 레지스트막을 형성하고, 이 레지스트와 게이트전극을 마스크로 하여, 분리절연막 중 소스영역 내에 존재하는 부분을 에칭제거한다. 더구나, 각 소스영역에 이온주입을 행하여, 각 소스영역의 기판 표면 근방에 확산층을 형성한다. 소스영역 내의 분리절연막은 이미 제거되어 있기 때문에, 이확산층은, 소스영역의 길이방향을 따라 연결된 형태로 된다. 이와 같이 소스영역의 기판 표면 근방에 형성된 확산층은, 복수의 평행한 활성영역 사이를 전기적으로 접속하는 소스배선의 역할을 한다. SAS 기술에 의해 얻어지는 이러한 구조는 「SAS 구조」로 불리고 있다.
SAS 구조에서는, 소스배선을 충분히 저저항으로 하기 위해서는, 소스영역에의 이온주입을 고농도로 행하지 않으면 안된다. 한편, 소자의 미세화에 따라, 게이트전극 폭은 작아지는 경향이 있다. 게이트전극 폭이 작아지기 시작하였을 때에, 종래와 같이 고농도의 확산층을 사용한 SAS 구조에서는, 게이트전극의 하측에서의 펀치쓰루 현상을 충분히 억제할 수 없게 된다고 하는 문제가 있었다.
층간절연막과 게이트전극을 보호하는 절연막에서 재질을 다른 것으로 하고, 콘택에칭시의 선택비의 차이를 이용하여, 콘택에칭의 진행을, 게이트전극을 보호하는 절연막에서 멈춘다고 하는 셀프얼라인콘택(SAC) 기술이 일반적으로 알려져 있다.
SAS 구조에서 문제로 되고 있었던 펀치쓰루 현상을 회피하기 위해, 소스영역의 폭이 좁은 것에 무관하게 SAC 기술을 채용하여, 소스영역에 연결되는 원형의 콘택홀을 열기 위해 에칭을 행한 경우, 당초에는 게이트전극의 상면 및 측면을 SiN 등으로 이루어진 스톱퍼 절연막 및 측벽절연막으로 덮고 있었던 것에 상관없이, 에칭의 진행에 따라서 게이트전극이 직접 콘택홀 내부로 노출하여 버리는 경우가 있다. 그 상태에서 콘택홀에 도전체를 충전하여 콘택부를 형성한 경우, 게이트전극과 콘택부 사이에서 쇼트되어 버린다. 즉, 게이트와 소스 사이에서 쇼트가 발생하여 버린다.
본 발명에서는, SAC 기술을 행하는 경우의 게이트전극과 콘택부와의 사이에서의 쇼트를 방지할 수 있고, 또한, SAS 기술에 있어서 문제로 되고 있었던 펀치쓰루 현상도 억제할 수 있는 구조의 반도체장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명에 있어서 참고가 되는, 콘택홀을 형성하는 공정의 설명도이다.
도 2는 도 1에 있어서의 II-II선에 관한 화살표 방향에서 본 단면도이다.
도 3은 도 1에 있어서의 III-III선에 관한 화살표 방향에서 본 단면도이다.
도 4는 도 3에 나타낸 상태에서 더 에칭이 진행된 예를 나타낸 단면도이다.
도 5는 본 발명에 근거한 실시예 1에 있어서의 반도체장치의 각 구성요소의 위치관계를 모식적으로 나타낸 평면도이다.
도 6은 도 5에 있어서의 VI-VI선에 관한 화살표 방향에서 본 단면도이다.
도 7은 도 5에 있어서의 VII-VII선에 관한 화살표 방향에서 본 단면도이다.
도 8은 본 발명에 근거한 실시예 2에 있어서의 반도체장치의 각 구성요소의 위치관계를 모식적으로 나타낸 평면도이다.
도 9는 본 발명에 근거한 실시예 2에 있어서의 반도체장치의 일부분의 제조 도중의 상태를 나타낸 사시도이다.
도 10은 본 발명에 근거한 실시예 2에 있어서의 반도체장치의 일부분을 나타낸 사시도이다.
도 11은 본 발명에 근거한 반도체장치의 직선형 콘택부의 배치예를 모식적으로 나타낸 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: 반도체 기판 2, 102: 게이트전극
3: 측벽절연막 4: 소스영역
5, 25: 스톱퍼 절연막 6, 16, 116: 윤곽교차점
7: 디포지션막 9: 분리절연막
10: 콘택홀 11, 111: 직선형 콘택부
11u, 111u: 직선형 콘택홀 14: 활성영역
15: 드레인영역 17: 드레인 콘택
18, 118: 더미전극 19: 게이트 콘택
20, 24: 층간절연막 21: 콘트롤 게이트전극
22: 플로팅 게이트전극 23: ONO막
27: 드레인 배선 102a: 넓어진 부분
상기 목적을 달성하기 위해, 본 발명에 근거한 반도체장치는, 표면에 소스영역 및 드레인영역을 갖는 반도체 기판과, 상기 반도체 기판의 상측에 상기 소스영역과 상기 드레인영역을 분리하는 직선 부분을 포함하도록 형성된 게이트전극과, 상기 반도체 기판의 상측에 상기 직선 부분의 길이방향으로의 연장 상의 위치에서 형성된 더미전극과, 상기 게이트전극 및 상기 더미전극의 상측에 각각 겹치도록 형성된 스톱퍼 절연막과, 상기 게이트전극, 상기 더미전극 및 상기 스톱퍼 절연막의 측벽을 덮는 측벽절연막과, 상기 스톱퍼 절연막 및 상기 측벽절연막을 덮어 가리도록 상기 반도체 기판의 상측을 덮는 층간절연막과, 상기 층간절연막의 내부에서 상하방향으로 연장되고, 하단이 상기 소스영역 및 상기 드레인영역 중 한쪽에 전기적으로 접속된 도전체 부재로서, 위에서 보았을 때에 상기 게이트전극의 상기 직선 부분에 평행하게 연장되는 직선형 콘택부를 구비한다. 단, 위에서 보았을 때의 상기 직선형 콘택부의 외형 중 긴 변은, 상기 측벽절연막을 넘어서 상기 게이트전극및 상기 더미전극의 상측의 영역으로 각각 들어간 위치에 있다. 위에서 보았을 때에 상기 직선형 콘택부의 내부에 나타나는 상기 게이트전극과 상기 더미전극 사이의 틈은, 상기 반도체 기판을 노출시키지 않을 정도로 상기 측벽절연막에 의해 매립되어 있다.
본 발명의 상기 및 또 다른 목적, 특징, 국면 및 이점은, 첨부도면과 관련하여 이해되는 본 발명에 관한 다음의 설명으로부터 명확하게 될 것이다.
[실시예]
본 발명자들은, SAC 기술을 행한 경우의 게이트전극과 콘택부 사이에서의 쇼트가 어떠한 원리에서 일어나는지에 대해 검토를 거듭하였다. 그 결과, 이 쇼트는, 도 1에 나타낸 바와 같이, 위에서 보았을 때에, 콘택홀(10)의 외형선과 스톱퍼 절연막(5)의 윤곽선이 교차하는 위치(이하, 「윤곽교차점」이라 한다)(6)에서 발생하기 쉬운 것을 밝혀내었다. 도 1에는, 소스영역(4)에 접속할 목적으로 콘택홀(10)을 설치한 모양을 평면도로 나타내고 있다. 도 1에 있어서의 II-II선에 관한 화살표 방향에서 본 단면도를 도 2에 나타낸다. 도 1에 있어서의 III-III선에 관한 화살표 방향에서 본 단면도를 도 3에 나타낸다. 반도체 기판(1)의 상측에 게이트절연막을 거쳐 형성된 게이트전극(2)은, 그것의 상면을, 게이트전극(2)과 같은 폭으로 형성된 스톱퍼 절연막(5)으로 덮어져 있다. 게이트전극(2) 및 스톱퍼 절연막(5)의 측면은, 측벽절연막(3)에 의해 덮어져 있다.
그런데, SAC 기술에서는, 일반적으로 3개의 가스의 혼합가스를 사용하여 이방성에칭을 행한다. 이 3개의 가스는, 소위 「디포지션 가스」, 소위「억제용 가스」 및 소위 「희석계 가스」이다. 디포지션 가스는, C(탄소)가 다중으로 결합하고 있는 것으로, 예를 들면 C4F8, C5F8, C4F6등을 들 수 있다. 디포지션 가스는, 에칭에 의해 생기는 구멍의 내면에 반응생성물의 막, 소위 「디포지션막」을 형성하는 역할을 한다. 디포지션막은 에칭에 의한 제거작용으로부터 피처리물을 보호하는 역할을 한다. 억제용 가스는, 디포지션 가스의 효과를 억제하여, 에칭을 진행시키기 위한 가스로서, 예를 들면 02나 CO 등의 산소계 가스가 주로 사용된다. 희석계 가스는, 디포지션 가스 및 억제용 가스를 희석하기 위한 가스이다.
이방성 에칭중에는, 에칭이 진행함에 따라 구멍의 측면에는 순차적으로 디포지션막이 형성되어 측방으로의 제거작용의 진행이 억제되고, 구멍의 하면에 있어서는 디포지션막 형성보다도 제거작용이 능가하는 것에 의해 하방으로의 제거가 진행된다. 이 상태를 유지함으로써 하방으로의 선택성을 갖는 에칭이 실현되고 있다.
전술한 쇼트가 윤곽교차점(6)에서 발생하기 쉬운 것은, 이방성 에칭중에, 윤곽교차점(6)은 구멍의 밑바닥의 모서리에 해당하기 때문에, 기하학적인 제약에 의해 디포지션 가스가 충분히 퍼지지 않아, 디포지션막(7)이 충분히 형성되지 않는 것에 기인하고 있다고 생각된다. II-II 단면의 위치에 있어서는, 도 2에 나타낸 바와 같이 트랜지스터 구조의 어깨부에서도 디포지션막(7)이 충분히 두껍게 형성되기 때문에, 쇼트는 발생하지 않지만, 윤곽교차점(6)을 통과하는 III-III 단면의 위치에 있어서는, 도 3에 나타낸 바와 같이, 디포지션막(7)이 충분히 형성되지 않는 것에 의해, SiN 등의 측벽절연막(3)이 에칭제거되어 버린다. 이렇게 해서 측벽절연막(3)의 제거가 비정상적으로 진행함으로써, 도 4에 나타낸 바와 같이 내부에 숨겨져 있던 게이트전극(2)이 노출해 버려, 쇼트가 발생한다고 생각된다.
이러한 발견을 기초로, 본 발명자들은, 개량을 거듭하여, 본 발명을 이루기에 이르렀다. 이하에서, 본 발명의 실시예에 관해 설명한다.
(실시예 1)
도 5∼도 7을 참조하여, 본 발명에 근거한 실시예 1에 있어서의 반도체장치에 대해 설명한다. 본 실시예에서는, 비교적 단순한 트랜지스터 구조에 본 발명을 적용한 예를 나타낸다. 본 실시예에 있어서의 반도체장치의 평면도를 도 5에 나타낸다. 도 5에 있어서의 VI-VI선에 관한 화살표 방향에서 본 단면도를 도 6에 나타낸다. 도 5에 있어서의 VII-VII선에 관한 화살표 방향에서 본 단면도를 도 7에 나타낸다. 단, 도 6, 도 7은, 도 5에 엄밀히 대응하는 화살표 방향에서 본 단면도는 아니며, 후술하는 것과 같이, 설명의 편의상, 도 5에 비해 몇개의 구성요소를 도시 생략하거나 추가하고 있다.
이 반도체장치에 있어서는, 반도체 기판(1)의 표면을 부분적으로 덮도록 분리절연막(9)이 형성되는 것에 의해, 위에서 보았을 때에, 전체는 활성영역(14)과 분리절연막(9)의 영역으로 나뉘어 있다. 활성영역(14)은, 도 5에 있어서의 도면중의 상하방향으로 띠 형상으로 연장되어 있다. 반도체 기판(1)의 상측에 적어도 2개의 게이트전극(2)이 선형으로 형성되어 있다. 2개의 게이트전극(2)은, 각각 직선부분을 포함하고, 이 직선 부분에 의해 활성영역(14)의 길이방향에 대해 수직방향으로 가로지르도록 연장되어 있다. 활성영역(14)은 게이트전극(2)의 직선 부분에 의해 구획되는 것에 의해, 한쪽측이 소스영역, 다른쪽 측이 드레인영역으로 되어 있다. 따라서, 도 5에 나타낸 예에 있어서는, 활성영역(14) 중에서, 2개의 게이트전극(2)에 끼워진 부분이 소스영역이 되고, 그 이외의 부분이 드레인영역으로 되어 있다.
도 6, 도 7에 나타낸 바와 같이, 게이트전극(2)의 상측에는 스톱퍼 절연막(5)이 형성되어 있다. 스톱퍼 절연막(5)은 게이트전극(2)과 같은 크기로 게이트전극(2)의 상측을 덮고 있다. 게이트전극(2) 및 스톱퍼 절연막(5)의 측면은, 측벽절연막(3)에 의해 덮어져 있다. 단, 도 5에서는, 설명의 편의상, 스톱퍼 절연막(5)을 도시 생략하고, 게이트전극(2)이 위에서 직접 보이도록 하여 나타내고 있다.
반도체 기판(1)의 상측에 있어서, 게이트전극(2)의 직선 부분의 양단에 각각 근접한 위치에 있어서 게이트전극(2)의 직선 부분의 연장상이 되는 위치에 더미전극(18)이 형성되어 있다. 더미전극(18)의 상측은, 더미전극(18)과 같은 크기의 스톱퍼 절연막(25)으로 덮어져 있다. 더미전극(18)및 스톱퍼 절연막(25)의 측면도, 측벽절연막(3)에 의해 덮어져 있다. 단, 도 5에서는, 설명의 편의상, 스톱퍼 절연막(25)을 도시 생략하고, 더미전극(18)이 위에서 직접 보이도록 하여 나타내고 있다.
도 6, 도 7에 나타낸 바와 같이, 전체의 상측은 직선형 콘택부(11)를 제외하고 층간절연막(20)이 덮고 있다. 단, 도 5에서는, 설명의 편의상, 층간절연막(20)은 도시 생략하고 있다. 도 6, 도 7에서는, 직선형 콘택부(11)의 도전체를 충전하기 위한 오목부인 직선형 콘택홀(11u)이, 도전체를 충전하기 전의 형태로 도시되어 있다.
도 5에 나타낸 바와 같이, 2개의 게이트전극(2)에 끼워져, 게이트전극(2)의 직선 부분과 평행하게 연장되도록, 직선형 콘택부(11)가 형성되어 있다. 직선형 콘택부(11)는, 게이트전극(2)의 양단 근방의 합계 2쌍의 더미전극(18)에 의해서도 끼워지도록 연장되고, 더미전극(18)이 있는 위치보다도 멀리까지 연장되어 끝나고 있다. 직선형 콘택부(11)는 도전체로 형성되어 있고, 반도체 기판(1)의 표면에 평행한 방향으로 길게 연장되고 있을 뿐만 아니라, 반도체 기판(1)의 표면에 수직한 방향으로도 연장되어 있다. 즉, 직선형 콘택부(11)는, 층간절연막(20)을 상하방향(도 5에 있어서의 지면에 수직한 방향. 도 6, 도 7에 있어서의 도면중 상하방향)으로 관통하도록 연장되어 있다. 직선형 콘택부(11)의 하단은, 게이트전극(2)끼리의 사이에 있는 활성영역(14)에 대해 접속되어 있다. 즉, 소스영역 및 드레인영역 중 한쪽에 대해 접속되어 있다. 또한, 위에서 보았을 때, 즉, 도 5에 나타낸 바와 같이 평면도로 생각하였을 때, 직선형 콘택부(11)의 긴 변은, 측벽절연막(3)을 넘어서 게이트전극(2) 및 더미전극(18)의 상측의 영역으로 각각 들어간 위치에 있다.
도 5, 도 7에 나타낸 바와 같이 게이트전극(2)과 더미전극(18)은, 충분히 근접하여 있기 때문에, 게이트전극(2)과 더미전극(18) 사이의 틈 G에서는, 측벽절연막(3)이 연결되어 형성되게 된다. 특히, 틈 G가 직선형 콘택부(11)의 내부에 나타나는 부분에서는, 반도체 기판(1)을 노출시키지 않을 정도로 측벽절연막(3)에 의해 매립되어 있다.
이러한 구성의 반도체장치를 제조하기 위해서는, 종래의 공지기술에 의한 제조방법에 있어서, 게이트전극(2)이나 게이트전극(2) 상의 스톱퍼 절연막(5)을 형성하는 에칭에 있어서, 종래의 에칭패턴에, 더미전극(18)이나 더미전극(18) 상의 스톱퍼 절연막(25)에 대응하는 패턴을 추가하여 행하면 된다.
본 실시예에 있어서의 반도체장치는, 전술한 구성을 구비하고 있기 때문에, 직선형 콘택홀(11u)을 형성하기 위한 에칭에 있어서 측벽 절연막(3)이 제거되기 쉬운 부분은, 도 5에 나타낸 바와 같이 더미전극(18)과 직선형 콘택홀(11u)의 외형선이 교차하는 윤곽교차점(16)이 된다. 따라서, 원래 기능해야 할 게이트전극(2)에 있어서 측벽절연막(3)이 원치 않게 제거되어 버려 쇼트가 생긴다고 하는 문제를 해소할 수 있다. 한편, 더미전극(18)에 있어서는 가령 측벽절연막(3)이 제거되어 버려 더미전극(18)과 직선형 콘택부(11) 사이에서 쇼트가 생기더라도, 더미전극(18)은 반도체장치의 기능에 무관하기 때문에, 문제가 되지 않는다.
이 반도체장치에서는, 게이트전극(2)끼리의 사이에 있는 활성영역(14), 즉 소스영역 및 드레인영역 중 한쪽에 대해, 직선형 콘택부(11)에 의해 전기적 접속을 행하고 있기 때문에, 해당하는 활성영역(14)과의 접촉면적을 크게 확보할 수 있어, 콘택저항을 저감할 수 있다. 또한, 이와 같이 측방으로 길게 연장되는 직선형 콘택부(11)를 채용하고 있는 것에 의해, 이 직선형 콘택부(11)에 상측으로부터 배선을 접속하는 위치를 선택하는 자유도가 높아진다. 따라서, 더욱 상층에 있어서의 금속배선의 배치의 자유도가 높아진다.
(실시예 2)
도 8을 참조하여, 본 발명에 근거한 실시예 2에 있어서의 반도체장치에 관해서 설명한다. 본 실시예에서는, 플래시 메모리의 어레이 구성에 본 발명을 적용한 예를 나타낸다.
이 반도체장치에 있어서는, 도 8에 나타낸 바와 같이 반도체 기판의 표면이, 위에서 보았을 때에 활성영역(14)과 분리절연막(9)의 영역으로 나뉘어져 있는 점은 실시예 1과 동일하다. 본 실시예에서는, 도 8에 있어서의 도면 중 상하방향으로 연장되도록 활성영역(14)이 복수개 평행하게 형성되어 있다. 활성영역(14)끼리의 사이는 분리절연막(9)에 의해 사이를 분리하고 있다. 복수개의 게이트전극(102)은, 각각 직선 부분을 포함하고, 이 직선 부분에 의해 활성영역(14)의 길이방향에 대해 수직방향으로 가로지르도록 연장되어 있다. 활성영역(14)은 게이트전극(102)의 직선 부분에 의해 구획되는 것에 의해 한쪽측이 소스영역(4), 다른쪽 측이 드레인영역(15)으로 되어 있다. 게이트전극(102)의 상측에는 스톱퍼 절연막(5)이 형성되어 있다. 이 스톱퍼 절연막(5)은 게이트전극(102)과 같은 크기로 게이트전극(102)의 상측을 덮고 있다. 게이트전극(102) 및 스톱퍼 절연막의 측면은, 측벽절연막(3)에 의해 덮어져 있다. 단, 도 8에서는, 게이트전극(102)과 직선형 콘택부(111)의 위치관계를 주로 나타내기 위해, 스톱퍼 절연막(5) 및 측벽절연막을 도시 생략하고 있다. 게이트전극(102)의 직선 부분의 한쪽의 끝에는 넓어진 부분(102a)이 있다. 더구나, 그 외측에 나란하도록 더미전극(118)이 배치되어 있다. 게이트전극(102)의 끝의 넓어진 부분(102a)과 더미전극(118)은 충분히 근접하고 있다. 게이트전극(102)과 더미전극(118)의 옆을 따라, 더구나 더미전극(118)보다도 멀리까지 연장되도록, 직선형 콘택부(111)가 배치되어 있다. 직선형 콘택부(111)의 긴 변은, 측벽절연막을 넘어서 게이트전극(102) 및 더미전극(118)의 상측의 영역으로 각각 들어간 위치에 있다.
게이트전극(102)의 끝의 넓어진 부분(102a)에는 각각 게이트 콘택(19)이 설치되어 있다. 게이트 콘택(19)이란, 위쪽(도 8에 있어서는 지면의 앞쪽)으로 둘러싸인 게이트용의 배선과의 사이에서 전기적 접속을 행하는 부분이다. 드레인영역(15)에는, 드레인 콘택(17)이 설치된다. 드레인 콘택(17)은, 마찬가지로 위쪽에 있어서 게이트배선과는 별개로 둘러싸인 드레인용의 배선과의 사이에서 전기적 접속을 행하는 부분이다. 도 8에 있어서는, 드레인 콘택(17) 및 게이트 콘택(19)은, 어느것이나 원의 가운데에 X를 기록한 기호로 표시되어 있다. 한편, 중앙의 2개의 게이트전극(102) 사이의 소스영역(4)에 대한 전기적 접속은, 직선형 콘택부(111)에 의해 행해지고 있다.
소스영역(4)도 드레인영역(15)도, 도 8에 있어서의 좌우방향으로 일직선 상에 같은 종류의 것이 분리절연막(9)을 통해 복수개 이산적으로 일렬로 배치된다. 이 나란하게 배치된 1열의 집합을 이산적 영역군으로 한다.
위의 설명에서는, 소스영역(4)의 1열의 이산적 영역군에만 주목하여 이것에 일체적으로 접속하는 직선형 콘택부(111)에 관해 설명하고 있지만, 실제로는, 소스영역(4)의 이산적 영역군이 복수열 있어도 된다. 현실적인 어레이 구성으로서는, 다수의 게이트전극(102)이 평행하게 배치되고, 이들에 의해 끼워지는 틈의 영역으로서, 소스영역(4)의 이산적 영역군과 드레인영역(15)의 이산적 영역이 도 8에 있어서의 상하방향으로 교대로 나란히 배치되게 된다. 그 경우, 각 소스영역(4)의 이산적 영역군마다, 직선형 콘택부(111)가 설치된다.
이산적 영역군 중에서, 소스나 드레인의 어느 하나가 선택된 쪽(본 실시예에서는, 소스영역)의 종류의 이산적 영역군을「특정 종류 영역군」이라고 하면, 복수 나란히 배치된 특정 종류 영역군에 대해, 복수개의 직선형 콘택부(111)가, 각각 피복하도록 연장된다.
도 9, 도 10을 참조하여, 본 발명에 근거한 실시예 2에 있어서의 반도체장치의 제조방법에 관해 설명한다. 기본적으로 종래의 반도체장치의 제조방법과 동일하지만, 여기서는, 플래시 메모리 구조의 예를 나타낸다. 도 9에 나타낸 바와 같이, 게이트전극(102)은, 콘트롤 게이트전극(21)과 플로팅 게이트전극(22)을 포함한다. 콘트롤 게이트전극(21)과 플로팅 게이트전극(22) 사이에는 ONO막(23)이 개재하고 있다. 복수개 선형으로 연장되는 플래시 메모리 구조에 의해, 반도체 기판(1)의 표면은 구획되고, 노출하는 활성영역은 교대로 소스영역(4)과 드레인영역(15)으로 되고 있다. 그 경우, 전체면을 덮도록 층간절연막(20)을 형성한 후에, 소스영역(4)에 대응하도록 각각 가늘고 긴 영역에 관해 에칭을 행하고, 측벽절연막(3) 상에서 에칭을 일단 멈춘다. 이렇게 함으로써, 도 9에 나타낸 바와 같이 직선형 콘택홀(111u)이 각각 형성된다. 이 직선형 콘택홀(111u)의 내부에 텅스텐이나 폴리실리콘이라고 하는 도전체를 충전하여, 직선형 콘택부(111)를 형성한다. 더구나, 도 10에 나타낸 바와 같이, 이들 상측 전체면을 덮는 층간절연막(24)을 형성한다. 층간절연막(24)을 상하로 관통하도록 에칭을 행하고, 그 오목부의 내부에 도전체를 충전함으로써, 도 10에 나타낸 바와 같이 드레인 콘택(17)을 형성한다. 이 드레인 콘택(17)의 상단에 전기적으로 접속되도록, 드레인 배선(27)을 형성한다. 드레인 배선(27)이 형성되는 위치는, 층간절연막(24)의 상측이므로, 소스영역(4)에 연결되는 직선형 콘택부(111)와 드레인 배선(27)이나 드레인 콘택(17) 사이는 서로 전기적으로 격리된 상태에서 배선을 행할 수 있다.
이때, 드레인 배선(27)은, 통상 「비트선」으로 불리고 있는 배선이다. 일반적으로, 메모리셀 트랜지스터로서 N형 MOS 트랜지스터를 사용하는 경우, 비트선은 메모리셀 트랜지스터의 드레인측에 접속되고, 소스선은 메모리셀 트랜지스터의 소스측에 접속된다. 「소스측」, 「드레인측」의 정의에 관해서는, 다음과 같이 설명할 수 있다. 메모리셀 트랜지스터가 N형 MOS 트랜지스터인 경우에 있어서, 판독 동작시에 메모리셀 트랜지스터를 향해 전류가 유입하는 측이 드레인측이고, 메모리셀 트랜지스터로부터 전류가 흘러 나가는 측이 소스측이다.
본 실시예에 있어서의 반도체장치(도 8 참조)에서는, 전술한 구성을 구비하고 있기 때문에, 직선형 콘택홀(111u)을 형성하기 위한 에칭에 있어서 측벽절연막(3)이 제거되기 쉬운 부분은, 도 8에 나타낸 바와 같이 더미전극(118)과 직선형 콘택홀(111u)의 외형선이 교차하는 윤곽교차점(116)이 된다. 따라서, 원래 기능해야 할 게이트전극(102)에 있어서 측벽절연막(3)이 원치 않게 제거되어 버려쇼트가 생긴다고 하는 문제를 해소할 수 있다. 한편, 더미전극(118)에 있어서는 가령 측벽절연막(3)이 제거되어 버려 더미전극(118)과 직선형 콘택부(111) 사이에서 쇼트가 생기더라도, 더미전극(118)은 반도체장치의 기능에 무관하기 때문에, 문제가 되지 않는다.
도 10에 나타낸 구조의 예에서는, 드레인 배선(27)을 제 1 배선으로서, 게이트전극(102)의 직선 부분과 평행하게 배치하였지만, 이 경우, 소스배선(도시하지 않음)은, 드레인 배선(27)보다 위쪽에 있어서, 드레인 배선(27)과 수직한 방향, 즉 게이트전극(102)의 직선 부분과 수직한 방향으로 제 2 배선으로서 배치하는 것을 생각할 수 있다. 그러나, 본 실시예에 따르면, 소스영역에 접속되는 직선형 콘택부(111)는 길게 연장되어 있기 때문에 배선을 추출하는 위치의 선택의 자유도가 높기 때문에, 도 10에 나타낸 것 이외의 배선의 방식도 생각할 수 있다, 예를 들면, 소스배선을 제 1 배선으로서 게이트전극(102)의 직선 부분과 평행한 방향으로 배치하고, 드레인 배선을 제 2 배선으로서 게이트전극(102)의 직선 부분과 수직한 방향으로 배치하는 것으로 하여도 된다.
동일한 콘트롤 게이트전극을 공유하도록 서로 인접하는 메모리셀의 각각의 소스영역이 분리절연막을 통해 이산적으로 배치되어 있는 경우라도, 예를 들면 이들 소스영역을 동일한 배선에 대해 접속하는 타입의 플래시 메모리, 즉 예를 들면, NOR형, DINOR형, AND형 등의 플래시 메모리에 있어서는, 직선형 콘택부를 채용할 수 있어, 게이트전극과 콘택부 사이의 쇼트를 억제할 수 있다.
직선형 콘택부를 배치할 때에 필요하게 되는 치수에 관해 설명한다. 플래시메모리의 메모리셀이 1개인 경우의 직선형 콘택부(11)의 배치예를 도 11에 나타낸다. 설계치수의 기준 사이즈가 되는 피처 사이즈 F를 기준으로, 메모리셀이 1개 배열된 경우의 직선형 콘택부의 치수의 최소값을 구하여 보았다. 이때, 「피처 사이즈」란, 실현가능한 최소 공간, 최소 라인폭으로서, 통상, 트랜지스터의 게이트 길이(게이트전극의 폭)이나 게이트전극끼리의 간격에 대응하는 기본적인 길이로서 사용된다.
도 11에 나타낸 바와 같이, 주된 부분의 길이는 F가 된다. 게이트전극(2)과 분리절연막(9)의 중복 부분의 길이 a는, 사진제판의 중첩 어긋남이나 마무리 치수의 변동을 고려하면, 0.5F 정도로 하여야 할 것이다. 직선형 콘택부(11)와 더미전극(18)의 직선형 콘택부(11)의 길이방향(Y 방향)에 따른 중복 부분의 길이 b도 마찬가지로 0.5F 정도로 하여야 할 것이다. 게이트전극(2)과 더미전극(18) 사이의 틈의 크기도 F로 되어 있지만, 이 F의 틈은 측벽절연막(3)이 양측에서 형성되는 것에 의해 매립된다. 즉, 측벽절연막(3)이 차지하는 폭은 한쪽측당 F/2 이상인 것이 필요하게 된다.
이상의 각 부의 치수를 합쳐 보면, 직선형 콘택부(11)의 긴 변 방향(Y 방향)의 길이는 적어도 5F가 필요하게 된다. 디자인룰이 0.18㎛ 룰인 경우, 직선형 콘택부의 긴 변 방향의 길이는 0.90㎛ 이상 필요하게 된다.
또한, 상기 예에서는 메모리셀이 1개인 경우에 관해 설명하였지만, 메모리셀 1개가 차지하는 Y 방향의 길이는 2F이기 때문에, Y 방향을 따라서 N개의 메모리셀을 배열한 경우, 직선형 콘택부(11)의 긴 변 방향(Y 방향)의 필요길이는 3F+N×2F가 된다.
한편, 직선형 콘택부(11)의 짧은 변 방향(X 방향)의 길이는 F+α+β로 된다. α는, 게이트전극(2)과 직선형 콘택부(11)의 X 방향에 관한 중첩 부분의 크기에 의해 결정되는 값이다. β는, 게이트전극(2)끼리에 끼워진 활성영역(14)에 있어서 측벽절연막(3)을 형성한 후의 상태에서도 메립되지 않고 노출시켜 둘 필요가 있는 활성영역(14)의 폭이다.
도 5, 도 8에 나타낸 예에서는, 직선형 콘택부 11, 111의 끝이 더미전극 18, 118을 넘어서 돌출된 위치까지 연장되어 있지만, 본 발명의 적용형태는 이와 같이 돌출되어 있는 것에 한정되지 않는다. 도 11에 나타낸 예와 같이, 직선형 콘택부의 일단 또는 양단이 더미전극의 도중에서 끝나도록 하는 구조라도 된다. 예를 들면, 더미전극의 앞에 어떤 다른 구성요소가 배치되어 있어, 이 구성요소와의 간섭을 피하기 위해 직선형 콘택부를 더미전극의 앞까지 돌출시킬 수 없는 것과 같은 경우에는, 직선형 콘택부의 끝이 더미전극의 도중에 오도록 하는 것을 생각할 수 있다.
본 발명에 따르면, SAS 기술을 적용한 경우와 달리, 소스/드레인영역에 특히 고농도의 불순물주입을 행할 필요는 없기 때문에, SAS 기술에 있어서 문제로 되고 있었던 펀치쓰루 현상의 문제는 억제할 수 있다.
이때, 펀치쓰루 현상이 문제가 되지 않는 경우에는, SAS 기술을 적용하고 다시 본 발명을 적용하여도 된다.
본 발명에 따르면, 게이트전극의 끝에 근접하여 나란하도록 더미전극을 구비하고 있기 때문에, 직선형 콘택홀을 형성하기 위한 에칭에 있어서 측벽절연막이 제거되기 쉬운 부분은, 더미전극과 직선형 콘택홀의 외형선이 교차하는 점이 된다. 따라서, 게이트전극에 있어서 측벽절연막이 원치 않게 제거되어 버려 쇼트가 생긴다고 하는 문제를 해소할 수 있다.
본 발명을 상세히 설명하고 예시하였지만, 이것은 단지 예시를 위한 것으로, 본 발명을 한정하는 것은 아니며, 본 발명의 정신과 범위는 첨부의 특허청구범위에 의해서만 한정되는 것이 명확하게 이해될 것이다.

Claims (3)

  1. 표면에 소스영역 및 드레인영역을 갖는 반도체 기판과,
    상기 반도체 기판의 상측에 상기 소스영역과 상기 드레인영역을 분리하는 직선 부분을 포함하도록 형성된 게이트전극과,
    상기 반도체 기판의 상측에 상기 직선 부분의 길이방향으로의 연장 상의 위치에서 형성된 더미전극과,
    상기 게이트 전극 및 상기 더미전극의 상측에 각각 겹치도록 형성된 스톱퍼 절연막과,
    상기 게이트 전극, 상기 더미전극 및 상기 스톱퍼 절연막의 측벽을 덮는 측벽절연막과,
    상기 스톱퍼 절연막 및 상기 측벽절연막을 덮어 가리도록 상기 반도체 기판의 상측을 덮는 층간절연막과,
    상기 층간절연막의 내부에서 상하방향으로 연장되고, 하단이 상기 소스영역 및 상기 드레인영역 중 한쪽에 전기적으로 접속된 도전체 부재로서, 위에서 보았을 때에 상기 게이트 전극의 상기 직선 부분에 평행하게 연장되는 직선형 콘택부를 구비하고,
    위에서 보았을 때의 상기 직선형 콘택부의 외형 중 긴 변은, 상기 측벽절연막을 넘어서 상기 게이트 전극 및 상기 더미전극의 상측의 영역으로 각각 들어간 위치에 있으며,
    위에서 보았을 때에 상기 직선형 콘택부의 내부에 나타나는 상기 게이트 전극과 상기 더미전극 사이의 틈은, 상기 반도체 기판을 노출시키지 않을 정도로 상기 측벽절연막에 의해 매립되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 게이트전극이 복수개 나란하게 배치되어 있고, 위에서 보았을 때에, 상기 소스영역 및 상기 드레인영역 중의 한쪽은, 상기 게이트 전극 중에서 서로 인접하는 2개에 끼워지는 영역으로서 일직선 상에 분리절연막을 통해 이산적으로 나란하게 되도록 규정되는 특정 종류 영역군을 이루고, 상기 직선형 콘택부는, 상기 특정 종류 영역군을 일체적으로 피복하도록 연장되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서,
    상기 소스영역 및 상기 드레인영역 중의 상기 한쪽은, 상기 직선형 콘택부의 위쪽에 있어서 상기 직선 부분과 평행하게 연장되는 제 1 배선에 대해 상기 직선형 콘택부를 통해 전기적으로 접속되어 있고, 상기 소스영역 및 상기 드레인영역 중의 다른쪽은, 상기 게이트 전극보다 상측에서 상기 게이트전극의 상기 직선 부분과 수직한 방향으로 연장되는 제 2 배선에 대해 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
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