CN100517682C - 半导体器件及其制造方法 - Google Patents

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CN100517682C CNB2003101243360A CN200310124336A CN100517682C CN 100517682 C CN100517682 C CN 100517682C CN B2003101243360 A CNB2003101243360 A CN B2003101243360A CN 200310124336 A CN200310124336 A CN 200310124336A CN 100517682 C CN100517682 C CN 100517682C
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铃木博通
竹野浩行
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村上文夫
仓川圭子
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NEC Electronics Corp
Renesas Electronics Corp
Hitachi Solutions Technology Ltd
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Renesas Technology Corp
Hitachi ULSI Systems Co Ltd
Renesas Eastern Japan Semiconductor Inc
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Abstract

本发明意在提高QFN(方形扁平无引线封装)的制造成品率并得到多管脚结构。通过制模形成密封半导体芯片的树脂密封部件之后，沿切割线切割树脂密封部件和引线框架的外周部分，切割线设置在沿树脂密封部件的外边缘延伸的线(制模线)的内部(在树脂密封部件的中心)，由此暴露到树脂密封部件的侧面(切割面)的每个引线的整个表面(上和下表面以及两个侧面)用树脂覆盖，由此防止了在引线的切割面上形成金属毛刺。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。具体地，本发明与能有效地应用于树脂密封型半导体器件的技术有关。
背景技术
对于其中用模制树脂的密封部件密封安装在引线框架上的半导体芯片的树脂封装，现已知QFN(方形扁平无引线封装)(参见，例如专利文献1和2)。
QFN具有以下结构：通过键合线电连接到半导体芯片的多个引线的一端从密封部件的外周边部分的背面(底面)露出构成端子，并且键合线连接到与端子的露出表面相对的表面，即密封部件内部中的端子表面，将端子和半导体芯片相互电连接。通过将这些端子焊接到布线基板的电极(足印)，安装半导体芯片。该结构的优点在于封装面积小于QFP(方形扁平封装)的封装面积，在QFP中，引线从封装(密封部件)的侧面横向地延伸构成端子。
[专利文献1]
日本待审专利公开No.2001-189410
[专利文献2]
日本专利No.3072291
在以上的QFN制造工艺中，半导体芯片安装在引线框架的管芯垫部分上，半导体芯片和引线使用键合线相互连接，然后引线框架装入模具内以用树脂密封半导体芯片，此后用切割机切掉从树脂密封部件的外部露出的引线框架的不需要部分。此时，在引线的切割面中产生金属毛刺，造成QFN的生产成品率降低。如果用切割机切割引线框架的速度设置得较低，那么产生的金属毛刺会减少，但由于引线框架的切割工作花费了太多时间，因此QFN的产量降低。
而且，在以上提到的引线框架中，通过蚀刻或压制形成引线图形，所以如果尝试得到多管脚结构的QFN和窄的引线间距，那么需要减薄引线框架的制造中使用的金属薄板。结果，引线和悬挂引线刚性变差，并且由于用树脂密封半导体芯片时熔化的树脂流动造成容易发生半导体芯片的定位偏差。
本发明的一个目的是提供一种提高QFN制造成品率的技术。
本发明的另一个目的是提供一种能够促成多管脚结构的QFN的技术。
从下面说明和附图中，本发明的以上和其它目的及新颖特点将变得更明显。
下面概述这里公开的本发明的典型方式。
根据本发明的半导体器件包括半导体芯片，在半导体芯片周围排列的多个引线，分别连接到多个引线的端子，将半导体芯片和多个引线相互电连接的多个键合线，以及密封半导体芯片、多个引线以及多个键合线的树脂密封部件，端子分别连接到从密封部件的背面暴露到外部的多个引线，
其中多个引线的一端从树脂密封部件的侧面暴露到外部，并用构成树脂密封部件的树脂覆盖它的整个外周。
根据本发明的半导体器件的制造方法包括以下步骤：
(a)提供形成有多个图形的引线框架，每个包括管芯垫部分和多个引线；
(b)在形成在引线框架上的管芯垫部分上安装半导体芯片，并通过键合线将半导体芯片和多个引线相互连接；
(c)此后，将引线框架夹在上半模具和下半模具之间，并将树脂注入到上半和下半模具之间形成的多个腔体内；以及
(d)之后，用切割机切割引线框架将多个树脂密封部件分成分立的块；
其中，在步骤(d)中用切割机切割引线框架时，用切割机切掉每个多个树脂密封部件的外周部分，以用构成树脂密封部件的树脂覆盖多个引线一端的整个外周，多个引线暴露到树脂密封部件的切割面。
借助切割机切割暴露到树脂密封部件外部的引线框架时，用切割机切割每个树脂密封部件的边缘部分，并用树脂覆盖包括到树脂密封部件的切割面的引线的一个端部的整个边缘，由此可以防止在引线的切割面上形成金属毛刺。
附图说明
图1示出了根据本发明的第一实施例的半导体器件的外形透视图；
图2示出了第一实施例的半导体器件的外形(背面)的平面图；
图3示出了第一实施例的半导体器件的内部结构(表面)的平面图；
图4示出了第一实施例的半导体器件的内部结构(背面)的平面图；
图5示出了第一实施例的半导体器件的侧视图；
图6示出了沿图1中的线A-A截取的半导体器件的剖面图；
图7示出了沿图1中的线B-B截取的半导体器件的剖面图；
图8示出了制造第一实施例的半导体器件使用的引线框架；
图9为主要部分的剖面图，示出了如何制造图8所示的引线框架；
图10为主要部分的剖面图，示出了如何制造图8所示的引线框架；
图11为主要部分的剖面图，示出了如何制造图8所示的引线框架；
图12为引线框架的主要部分的平面图，示出了如何制造第一实施例的半导体器件；
图13为芯片键合步骤的说明图，示出了如何制造第一实施例的半导体器件；
图14为引线框架的主要部分的平面图，示出了如何制造第一实施例的半导体器件；
图15为线键合步骤的说明图，示出了如何制造第一实施例的半导体器件；
图16为引线框架和模具的主要部分的剖面图，示出了如何制造第一实施例的半导体器件；
图17为引线框架和模具的主要部分的剖面图，示出了如何制造第一实施例的半导体器件；
图18为引线框架和模具的主要部分的剖面图，示出了如何制造第一实施例的半导体器件；
图19为引线框架和模具的主要部分的剖面图，示出了如何制造第一实施例的半导体器件；
图20为平面图，用斜线示出了制造第一实施例的半导体器件时使用的模具的上半模与引线框架接触的部分；
图21为平面图，示意性地示出了制造第一实施例的半导体器件使用的模具的浇口位置的一个例子，以及注入到腔体内的树脂的流向一个例子；
图22为平面图，示意性地示出了制造第一实施例的半导体器件使用的模具的浇口位置的另一个例子，以及注入到腔体内的树脂的流向的另一个例子；
图23为制模之后引线框架的整个平面图(表面)，示出了如何制造第一实施例的半导体器件；
图24为制模之后引线框架的整个平面图(背面)，示出了如何制造第一实施例的半导体器件；
图25为主要部分的平面图，示出了制模之后切割引线框架的切割线；
图26为剖面图，示出了制模之后切割引线框架的切割线；
图27为图26的部分放大剖面图；
图28为沿切割线截取的树脂密封部件的剖面图；
图29为主要部分的剖面图，示出了制模之后切割引线框架的常规切割线；
图30为沿常规的切割线截取的树脂密封部分的剖面图；
图31为沿切割线截取的树脂密封部分的剖面图；
图32为树脂密封部件的部分放大透视图，示出了暴露到角部分的悬挂引线的切割面；
图33为主要部分的剖面图，示出了引线框架切割方法的一个例子；
图34为主要部分的剖面图，示出了引线框架切割方法的另一个例子；
图35示出了根据本发明的第二实施例的半导体器件的制造中使用的引线框架的主要部分的平面图；
图36为沿图35中的线Y-Y’截取的引线框架的剖面图；
图37为沿图35中的线Z-Z’截取的引线框架的剖面图；
图38示出了如何制造图35到37中所示引线框架的说明图；
图39示出了如何制造图35到37中所示引线框架的说明图；
图40示出了如何制造图35到37中所示引线框架的说明图；
图41示出了如何制造图35到37中所示引线框架的说明图；
图42为引线框架和模具的主要部分的剖面图，示出了如何制造第二实施例的半导体器件；
图43示出了在第二实施例的半导体器件的制造中使用的引线框架的主要部分的剖面图；
图44示出了根据本发明的第三实施例的半导体器件的制造中使用的引线框架的主要部分的平面图(表面)；
图45示出了在第三实施例的半导体器件的制造中使用的引线框架的主要部分的平面图(背面)；
图46示出了图44和45所示引线框架的管芯垫部分的透视图；
图47示出了如何制造图44和45所示引线框架的说明图；
图48为引线框架和模具的主要部分的剖面图，示出了如何制造第三实施例的半导体器件；
图49为引线框架和模具的主要部分的剖面图，示出了如何制造第三实施例的半导体器件；
图50为引线框架和模具的主要部分的剖面图，示出了在用于树脂密封部件的制模步骤中涉及的问题；
图51为第三实施例的半导体器件的外形(背面)的平面图；
图52为可以在第三实施例的半导体器件的制造中使用的引线框架的主要部分的平面图(背面)；
图53为可以在第三实施例的半导体器件的制造中使用的引线框架的主要部分的平面图(背面)；
图54示出了如何制造用在制备进一步实施本发明的半导体器件时使用的引线框架的说明图；
图55为示出了如何制造图54所示引线框架的说明图；
图56为示出了如何制造图54所示引线框架的说明图；以及
图57为在进一步实施本发明的半导体器件的制造中使用的引线框架的主要部分的平面图。
具体实施方式
下面参考附图详细地介绍本发明的各实施例。在示出实施例的所有图中，具有相同功能的部件由相同的参考数字表示，并省略了重复的说明。此外，在下面的各实施例中，除非需要专门的说明，原则上不会重复介绍相同或类似部分。
(第一实施例)
图1示出了根据本发明的一个实施例的QFN的外形透视图，图2示出了QFN的外形(背面)的平面图，图3示出了QFN的内部结构(表面)的平面图，图4示出了QFN的内部结构(背面)的平面图，图5示出了QFN的侧视图，图6示出了沿图1中的线A-A截取的剖面图；图7示出了沿图1中的线B-B截取的剖面图。
用1指示的本实施例的QFN为表面安装型封装，其中用树脂密封部件3密封一个半导体芯片2。它的外部尺寸例如为12mm长，12mm宽以及1.0mm厚。
半导体芯片2安装在金属管芯垫部分4的上表面上，在该状态中设置在树脂密封部件3的中心。管芯垫部分4形成为所谓的小突舌(tab)结构，其中它的直径设置得小于半导体芯片2的直径，由此可以允许在其上安装多种类型的半导体芯片2，例如一侧长度从4到7mm。
管芯垫部分4由四个朝树脂密封部件3的角部向外延伸的悬挂引线8支撑。如图3和4所示，四个悬挂引线8的每一个的前端在树脂密封部件3的角部分成两个部分，分支部分终止于树脂密封部件3的侧面。
多个(例如，116)引线5以近似相等的间距排列在半导体芯片2安装于其上的管芯垫部分4的周围。引线5的一端(靠近半导体芯片2的一端)通过Au线6电连接到形成在半导体芯片2主表面上的键合焊盘7，而它的相对端终止于树脂密封部件3的侧面。为了缩短与半导体芯片2的距离，引线5的一端(靠近半导体芯片2的一端)延伸到管芯垫部分4附近。引线5由与管芯垫部分4和悬挂引线8相同的金属形成，它的厚度例如为65到75μm。
如图1和5所示，引线5的相对端和悬挂引线8的前端暴露到树脂密封部件3的外侧面。暴露到树脂密封部件3侧面的引线5的相对端和悬挂引线8的前端用构成树脂密封部件3的树脂整个覆盖各自的外周(上和下表面以及两个侧面)。
如后所述，通过树脂模制半导体芯片2、管芯垫部分4、引线5以及悬挂引线8形成树脂密封部件3，并使用切割机切割暴露到树脂密封部件3外部的引线5和悬挂引线8来制造QFN1。通过切割机切割引线5和悬挂引线8时，如果以用树脂整个覆盖引线5的相对端和悬挂引线8的前端的各外周的方式进行切割，那么可以防止在引线5和悬挂引线8的切割面形成金属毛刺。
如图2所示，多个(例如，116)外连接端5a形成在树脂密封部件3的背面(基板安装面)。端子5a沿树脂密封部件3的每个侧边以Z字形排成两行。端子5a的表面从树脂密封部件3的背面向外部突出。与引线5成一体的端子5a约为引线5厚度的两倍(125到150μm)。
在树脂密封部件3的背面上，形成有四个突起8a。突起8a排列在树脂密封部件3的角部附近，它们的表面从树脂密封部件3的背面向外伸出。与悬挂引线8成一体的突起8a约为悬挂引线8厚度的两倍(125到150μm)，即等于每个端子5a的厚度。
如图6和7所示，例如通过焊接或印刷用焊料层9覆盖从树脂密封部件3向外突出的端子5a和突起8a的每个表面。通过焊料层9将端子5a的表面与布线基板上的端子(足印)电连接来安装QFN1。此时，通过焊料层9将突起8a的表面焊接到布线板，可以增强QFN1和布线基板之间的连接可靠性。
现在介绍QFN1的制造方法。首先，提供如图8所示的引线框架LF1。引线框架LF1例如由Cu、Cu合金或Fe-Ni合金的金属薄板构成。在引线框架LF1上，形成有在纵方向和横方向中都重复的管芯垫部分4、引线5和悬挂引线8的图形。也就是，引线框架LF1具有其上载有多个(例如，24)半导体芯片2的多芯片结构。
为了制造引线框架LF1，如图9和10所示，提供例如Cu、Cu合金或Fe-Ni合金的金属薄板，厚度为125到150μm，在金属薄板10的一面上要形成管芯垫部分4、引线5和悬挂引线8的位置处涂覆有光致抗蚀剂膜11。类似地，在要形成外部连接端5a和突起8a的位置处，金属薄板10的两面上都涂覆有光致抗蚀剂膜11。然后，在该状态中，使用药液在涂覆有光致抗蚀剂膜11的一面区域中，将金属薄板减薄到约一半(65到75μm)。如果使用这种方法进行蚀刻，可以将金属薄板两面上没有涂覆光致抗蚀剂11的区域中的金属薄板10完全除去，而厚度65到75μm的管芯垫部分4、引线5和悬挂引线8形成在仅一面上涂覆有光致抗蚀剂11的区域中。对于两面上涂覆有光致抗蚀剂11的区域中的金属薄板10，不用药液蚀刻，以便在蚀刻之前形成与金属薄板10具有相同厚度(125到150μm)的端子5a和突起8a。
接下来，除去光致抗蚀剂11之前，如图11所示，Ag镀层12镀在引线5的一个端面的表面上，完成了图8中所示的引线框架LF1。将Ag镀层12镀到引线5的一个端面的方式可以用将Pa(钯)镀层镀到引线框架LF1的整个表面代替。与Ag镀层相比，Pa镀层提供了更薄的镀层，因此可以提高引线5和Au线6之间的粘附性。将Pa镀层镀到引线框架LF1的整个表面时，镀层也形成在端子5a和突起8a的表面上，所以可以省略了在端子5a和突起8a的表面上形成焊料层9的步骤。
由此，通过将作为引线框架LF1的基底材料的金属薄板10的一部分进行半蚀刻将薄板的厚度减小到原始厚度的一半左右，可以一次形成薄管芯垫部分4、引线5和悬挂引线8以及厚端子5a和突起8a。
使用引线框架LF1制造QFN1时，首先如图12和13所示，使用如Au膏或环氧树脂粘合剂等的粘合剂将半导体芯片2粘接到管芯垫部分4上。
当进行以上操作时，如图13所示，由于端子5a(和未示出的突起8a)设置在引线框架LF1的背面上，因此优选在夹具30A中形成槽31，夹具30A在与端子5a(和突起8a)相对的位置处支撑引线框架LF1。使用槽31，可以稳定地支撑引线框架LF1，由此可以防止将半导体芯片2安装到管芯垫部分4上时引线框架LF1变形以及管芯垫部分4和半导体芯片2之间相互的位置偏移。
接下来，如图14和15所示，借助已知的球焊接机通过Au线6，半导体芯片2的键合焊盘7和引线5的一端连接在一起。同样在这种情况中，如图15所示，如果槽31形成在对应于端子5a的位置处支撑引线框架LF1的夹具30B中，那么可以稳定地支撑引线框架LF1，因此可以防止Au线6和引线5以及Au线6和键合焊盘7的相互位置偏移。
此后，如图16所示引线框架LF1装入模具40内并用树脂密封半导体芯片2。图16示出了一部分(对应于约一个QFN的面积)的剖面图。
通过使用模具40用树脂密封半导体芯片2时，首先薄树脂薄板41放置在下半模具40B的表面上，引线框架LF1放置在树脂薄板41上。此时，以其上形成有端子5a(和未示出的突起8a)的面朝下的方式将引线框架LF1放置在树脂薄板上，使端子5a(和未示出的突起8a)和树脂薄板41相互接触。在该状态中，用上半膜40A和下半模40B夹紧树脂薄板41和引线框架LF1。通过这样做，在模具40(上和下半模40A，40B)的压力下，设置在引线5下表面上的端子5a(和突起8a)向下压住引线5，所以端子(和突起8a)的前端部挤入树脂薄板41内。
由此，如果熔化的树脂注入到上和下半模40A，40B之间的间隙(腔体)内形成树脂密封部件3并且如果两个半模此后相互分开，那么已挤入树脂薄板41内的端子5a和突起8a的前端部从树脂密封部件3的背面向外突起，如图17和18所示。
在本实施例中使用的引线框架LF1中，如前所述，由于通过半蚀刻形成图形(管芯垫部分4、引线5和悬挂引线8)，每个引线5的厚度约为常规的引线框架厚度的一半。因此，模具40(上和下半模40A，40B)压向引线框架LF1的压力与使用常规的引线框架时的相比较弱，因此端子5a和突起8a压向树脂薄板41的压力变弱，导致树脂密封部件3伸出到外部的突起高度变得较小。
因此，如果每个端子5a的高度和伸出到树脂密封部件3外部的每个突起8a的高度尽可能地大，如图19所示，那么优选不对与上半模40A接触的那部分引线框架LF1(图中的圆圈部分)进行半蚀刻，而是制成与端子5a和突起8a的厚度相等。
图20为平面图，用斜线表示模具的上半模40A接触引线框架LF1的部分。图21为平面图，示意性地示出了模具40中的浇口位置以及注入到腔体内的熔化树脂的流向。
如图20所示，根据模具40的结构，仅引线框架LF1的外框架部分和相邻引线5之间的连接接触上半模40A，所有其它的区域都有效地用做其内注入树脂的腔体。
如图21所示，多个浇口G1到G8形成在模具40的一个长边中。例如，通过浇口G1树脂注入到在模具40的短边方向中排列的三个腔体C1到C3内。此外，通过浇口G2树脂注入到与腔体C1到C3相邻的三个腔体C4到C6内。另一方面，在与形成有浇口G1到G8的长边相对的模具的另一个长边中，形成有虚拟腔体DC1到DC8和排气孔42。例如，当树脂通过浇口G1注入到腔体C1到C3内时，腔体C1到C3内存在的空气流入虚拟腔体DC1内以防止在注入到腔体C3内的树脂中形成空隙。提供在模具40中的浇口的位置和数量不限于以上例子。例如，可以采用图22所示的结构，其中通过一个浇口G1树脂注入到腔体C1到C6内。
图23为通过将树脂注入到模具40的腔体(C1到C24)内一次形成树脂密封部件3并随后移走模具制备的引线框架LF1的表面平面图，图24为引线框架LF1的背面平面图。如图24所示，端子5a和突起8a暴露到每个树脂密封部件3的背面。
之后，焊料层9印刷到暴露在树脂密封部件3背面的端子5a和突起8a的表面(参见图6和7)，然后如产品名称等的标记印刷到每个树脂密封部件3的表面，此后使用切割机切割引线框架LF1将引线框架分成各个树脂密封部件3。
图25(引线框架LF1的部分平面图)中所示的双点划线、图26(沿图25中线X-X’截取的剖面图)以及图27(图26的局部放大剖面图)表示了切割引线框架LF1的位置(切割线C)。
如图所示，切割线C相对于沿树脂密封部件3的外边缘延伸的线(制模线)设置得靠内(树脂密封部件3的中心)。因此，如果沿切割线C一起切割树脂密封部件3和引线框架LF1的边缘部分，那么用树脂覆盖暴露到每个树脂密封部件3的侧面(切割面)的引线的全部边缘(上和下表面以及两个侧面)，所以金属毛刺没有形成在引线5的切割面上。
另一方面，图29所示的双点划线表示线与制模线对准的常规引线框架中的切割位置(切割线C’)。如果沿切割线C’切割引线框架LF1，那么暴露到每个树脂密封部件3的侧面的部分(上表面)没有被树脂覆盖，如图30所示，由此金属毛刺没有形成在引线5的切割面上。如果沿制模线外部切割引线框架LF1，那么暴露到每个树脂密封部件3侧面的全部外周没有被树脂覆盖，因此大量的金属毛刺形成在引线5的切割面上。
而且在本实施例中，悬挂引线8的前端分成两部分并终止于每个树脂密封部件3的侧面，因此如图28所示，用树脂整个覆盖了悬挂引线8外周那样地覆盖了暴露到树脂密封部件3侧面的悬挂引线8的切割面，由此防止产生金属毛刺。
另一方面，如果悬挂引线8的前端终止于树脂密封部件3的角部，那么暴露到每个树脂密封部件3的每个角部侧面的那部分悬挂引线8没有被树脂覆盖，并且其内形成有金属毛刺，如图31和32所示，不仅沿切割线C’(制模线)切割引线框架LF1，而且沿切割线C切割树脂密封部件3和引线框架LF1的外周部分。
沿切割线C切割树脂密封部件3和引线框架LF1的外周部分时，使用了具有两个刀片32a并且两者间距与两个相邻切割线C之间的间距相同排列的切割机，如图33所示，或者切割机提供有一个刀片32b，刀片的宽度与相邻切割线C之间的间距相同，由此可以更快地进行切割操作。
如果用切割机切割每个树脂密封部件的外周部分，那么制模之后树脂密封部件3的外部尺寸小于它的外部尺寸。由于该原因，在本实施例中使用的模具40中每个腔体的内部尺寸设置得稍大于QFN1完成时的外部尺寸。
通过如此分成各个树脂密封部件3，完成了本实施例的QFN1，如图1到7所示。
由此，在本实施例中，用切割机切割引线框架LF1的同时也切割每个树脂密封部件3的外周部分，由此，暴露到树脂密封部件3侧面的引线5和悬挂引线8的前端的全部外周都被树脂覆盖。由此，引线5和悬挂引线8的切割面没有金属毛刺，因此可以提高QFN1的成品率。
(第二实施例)
图35示出了在制造QFN1时使用的引线框架LF2的一部分的平面图，图36为沿图35中的线Y-Y’截取的剖面图，图37沿图35中的线Z-Z’截取的剖面图。
如图所示，在本实施例中使用的引线框架LF2中形成的多个引线5的每一个在形成每个端子5a的内部(靠近管芯垫部分4)和外部厚度不相同。更具体地，在每个引线5中，端子5a的外部(图36)的厚度(t’)大于端子5a的内部的厚度(t)(t’＞t)。
通过以前的第一实施例中介绍的半蚀刻的方法制造引线框架LF2(参见图9和10)，但与第一实施例的不同之处在于如图38所示在金属薄板10的引线形成区的一面上形成光致抗蚀剂膜11时，在比光致抗蚀剂膜11窄的光致抗蚀剂膜11a形成在形成有端子5a之外的部分中以及与引线形成区相对的表面上。另一方面，如图39所示，在形成有端子5a的部分中，光致抗蚀剂膜11仅形成在金属薄板10的引线形成区的一个面上。虽然没有示出，与第一实施例中一样，在形成有端子5a的部分中，光致抗蚀剂膜形成在金属薄板10的两面上。
如果用药液在该状态中蚀刻金属薄板10，由于金属薄板10的两面之间的蚀刻量不同，因此具有图40所示剖面形状的中心厚的引线5形成在端子5a外部。另一方面，在端子5a内的部分中，形成了具有图41所示剖面形状的薄引线5a，这是由于仅对无光致抗蚀剂膜11的面进行了半蚀刻。此后，通过除去留在金属薄板10表面上的光致抗蚀剂11和11a，得到了图35到37所示的引线框架LF2。
半蚀刻金属薄板形成图形(管芯垫部分4、引线5以及悬挂引线8)的方法为减小引线5的间距并得到多管脚结构的有效方法，但由于引线5的厚度变小，引线5的刚性不够。由此，产生以下问题：当将引线框架装入第一实施例中使用的模具40内并形成树脂密封部件3时，形成在引线5上的端子5a向下按压树脂薄板41的力量变弱，并且伸出到树脂密封部件3之外的端子5a的高度变小。
与之相反，在根据该第二实施例的引线框架LF2中，设置在形成有端子5a的部分之外的引线5形成得较厚，由此引线5的刚性变得很高。因此，如图42所示，当引线框架LF2装入模具40内并被上半模具40A和下半模具40B按压时，端子5a按压树脂薄板41的力量变大，由此伸出在每个树脂密封部件3之外的端子5a形成得较高。此外，与第一实施例中一样，通过将引线框架LF2的厚度设置得等于引线框架接触上半模40A(参见图19)的部分中端子5a的厚度，可以进一步增加端子5a对树脂薄板41的按压力。
同样在用压力机冲压金属薄板形成图形(管芯垫部分4、引线5以及悬挂引线8)的情况中，如果计划使引线5的间距变窄并实现多管脚结构，那么需要使用金属薄板，结果引线5的刚性不够。对策是用压力机在每个引线5的一个面上形成狭缝50，由此即使使用的金属薄板很薄，也可以形成非常坚硬的引线5。
(第三实施例)
图44示出了在制造QF1中使用的引线框架LF3的一部分表面的平面图，图45示出了引线框架LF3的一部分背面的平面图，图45为较大比例示出了中心部分(形成管芯垫部分4的区域)的透视图。
引线框架LF3的特点在于沿管芯垫部分4的背面外边缘形成有多个突起4a。如图47所示，形成突起4a同时形成了引线框架LF3的图形(管芯垫部分4、引线5以及悬挂引线8)。更具体地，提供了例Cu、Cu合金或Fe-Ni合金的金属薄板10，厚度从125到150μm，在将形成管芯垫部分4和引线5(以及未示出的悬挂引线8)的部分中金属薄板10的一面上涂覆由光致抗蚀剂膜11。在将形成端子5a和突起4a(以及未示出的悬挂引线8的突起8a)的部分中，金属薄板10的两面上涂覆有光致抗蚀剂膜11。如果用药液半蚀刻金属薄板10，那么在仅一面涂覆有光致抗蚀剂膜11的区域中形成厚度约为金属薄板10厚度一半的管芯垫部分4和引线5(以及未示出的悬挂引线8)。在两面涂覆有光致抗蚀剂膜11的区域中，形成了与金属薄板10厚度相同的端子5a和突起(以及未示出的悬挂引线8的突起8a)。
使用引线框架LF3制造QFN1时，半导体芯片2以以上介绍的方式安装在管芯垫部分4上，并通过Au线6连接引线5，然后引线框架LF3装入模具40内，如图48所示。此时，在本实施例中，上半模40A和半导体芯片2之间的间隙设置得宽于下半模40B和半导体芯片2之间的间隙。
如果在该状态中通过上半模40A和下半模40B夹紧引线框架LF3，那么形成在引线5背面上的端子5a和形成在管芯垫部分4背面上的突起4a接触下半模40B表面上设置的树脂薄板41，并且它们的尖端挤入树脂薄板41内。
接下来，如图49所示，熔化的树脂51通过浇口注入到模具40中形成的每个腔体内。此时，进入上半模40A和半导体芯片2之间间隙内的熔化树脂51的量大于进入下半模40A和半导体芯片2之间间隙内的树脂量，这是由于前者的间隙宽于后者的间隙。因此，来自已进入上半模40A和半导体芯片2之间间隙内的熔化树脂51的向下压力作用在安装在管芯垫部分4上的半导体芯片2的上表面上。然而，由于形成在管芯垫部分4背面上的突起4a接触树脂薄板41，因此不必担心由熔化树脂51的压力引起的半导体芯片2的位置偏移。
与之相反，如图50所示，如果突起4a没有形成在管芯垫部分4的背面上，那么在熔化树脂51的压力下半导体芯片2经受了位置偏移，并且产生了如Au线6从树脂密封部件3的上表面露出或者管芯垫部分4从树脂密封部件3的下表面露出等的缺点。
迄今为止，作为防止熔化的树脂51流入模具腔体内时产生的压力造成的半导体芯片2的位置偏移的措施，现已采用了“tab-up(悬片)技术”，其中支撑管芯垫部分4的悬挂引线8弯曲使上半模40A和半导体芯片2之间的间隙等于下半模40B和半导体芯片2之间的间隙。然而，随着得到QFN1的多管脚结构，引线5的间距变得越来越窄并且构成引线框架的金属薄板的厚度变得极小，悬挂引线8的刚性变差。由此，即使采用“tab-up技术”，也很难防止半导体芯片2的位置偏移。
另一方面，根据其中突起4a形成在管芯垫部分4的背面上并且紧密接触设置在下半模40B上的树脂薄板41的本实施例，构成引线框架LF3的金属薄板变得极薄，即使是悬挂引线8的刚性变差的情况中，也可以可靠地防止由流入到腔体内熔化的树脂51的压力造成的半导体芯片2的位置偏差，由此可以提高具有多管脚结构的QFN1的制造成品率。
图51为使用本实施例的引线框架LF3制造的QFN1的平面图。如同一图所示，使用引线框架LF3时，管芯垫部分4的突起4a伸出到树脂密封部件3的背面。因此，将焊料层9形成到每个突起4a并将QFN1安装到布线基板上时，突起4a的表面通过焊料层粘接到布线基板，由此可以增强QFN1与布线基板之间的连接可靠性。此外，由于由半导体芯片2产生的热通过突起4a传送到外部，因此可以提供散热性优异的QFN1。
对于形成在管芯垫部分4背面上的突起4a的形状可以采用任何需要的形状，只要采用的形状能防止由流入腔体内熔化的树脂51的压力造成的半导体芯片2的位置偏差。例如，突起4a可以是图52所示的这种圆形突起，或者突起4a可以不仅形成在管芯垫部分4背面上，也可以形成在图53所示的每个悬挂引线8的一部分背面上。
虽然在本发明的各实施例的基础上具体介绍了本发明，但并不意味着本发明不限于以上实施例，可以不脱离本发明的要点的范围内进行多种改变。
虽然在以上实施例中通过半蚀刻法形成了图形(管芯垫部分4、引线5以及悬挂引线8)，但是本发明也可以应用到通过使用压力机冲压金属薄板形成这些图形。
对于通过压制法制造引线框架LF4时，如图54和55所示，首先用压力机冲压金属薄板10形成引线5、悬挂引线8以及管芯垫部分4。接下来，引线5部分向下形成端子5a，而悬挂引线8向下弯曲到接近它们的一端的位置形成突起8a。此时，可以用压力机向下弯曲一部分管芯垫部分4形成以上第三实施例中提到的这种突起4a。
为了形成端子5a，如图56所示，金属薄板10固定在挤压模60的上半模60A和下半模60B之间。在该状态中，提供在上半膜60A中的冲压机61压入下半模60B中形成的模具62内，由此引线5的中间部分被塑性变形，并向下弯曲形成端子5a。虽然没有示出，但也以同样的方式形成悬挂引线8的突起8a和管芯垫部分4的突起4a。
端子5a和突起4a，8a可以由与引线框架不同的材料形成。此时，通过以上的半蚀刻法或压制法形成具有图形(管芯垫部分4、引线5以及悬挂引线8)的引线框架，树脂或类似物涂覆到要形成端子4a和突起4a，8a的那部分引线框架。接下来，半导体芯片2安装在引线框架上，通过Au线6将引线5和半导体芯片2相互连接之后，使用以上介绍的模具40形成树脂密封部件3。然后用溶剂溶化掉暴露到树脂密封部件3背面的虚拟端子和突起，此后通过印刷或镀覆在该处形成端子4a和突起4a，8a。
提供有管芯垫部分4和支撑管芯垫部分的悬挂引线8的以上引线框架可以用图57所示的引线框架LF5代替，在图57中，如薄板形绝缘膜的芯片支撑33粘贴到引线5的一端，半导体芯片2安装在芯片支撑33上。而且，如同一图所示，每个端子5a的宽度可以设置得等于每个引线5的宽度，以有助于缩小引线5的间距。

Claims (7)

1、一种半导体器件，包括：
具有管芯垫、多个悬挂引线和多个引线的引线框架，所述多个悬挂线中每一个具有一个端部和与所述一个端部相对的另一端部，所述多个悬挂引线中每一个的所述一个端部与所述管芯垫连接，所述多个引线排列在所述管芯垫的周围；
安装在管芯垫上方的半导体芯片；
分别电连接半导体芯片和所述多个引线中每一个的一个端部的多个键合线；
密封半导体芯片、所述多个引线中每一个的一部分、所述多个悬挂引线中每一个的一部分、以及所述多个键合线的树脂密封部件；
其中所述多个引线中每一个具有端子；
其中所述多个引线中每一个的端子从所述树脂密封部件的背面露出；
其中所述多个引线中每一个的与所述一个端部相对的另一端部从所述树脂密封部件的侧面露出；
其中采用构成所述树脂密封部件的树脂覆盖所述多个引线中每一个的所述另一端部的整个外周边；
其中所述多个悬挂引线中每一个的所述另一端部从所述树脂密封部件的侧面露出；并且
其中采用所述树脂密封部件覆盖所述多个悬挂引线中每一个的所述另一端部的整个外周边。
2、根据权利要求1的半导体器件，其中所述多个悬挂引线中每一个的所述另一端部在所述树脂密封部件的角部附近分支，并且采用构成所述树脂密封部件的树脂覆盖所述悬挂引线的分支部分。
3、根据权利要求1的半导体器件，其中所述悬挂引线中每一个的一部分从所述树脂密封部件的背面露出。
4、根据权利要求1的半导体器件，其中所述端子形成在所述多个引线中每一个的所述一个端部和所述多个引线中每一个的所述另一端部之间。
5、根据权利要求1的半导体器件，其中所述端子是使得所述多个引线中每一个的一部分从所述树脂密封部件的背面突出的部分。
6、根据权利要求1的半导体器件，其中所述端子由与所述多个引线的材料不同的导电材料构成。
7、一种半导体器件，包括：
具有多个悬挂引线、由所述多个悬挂引线支撑的管芯垫、以及排列在所述管芯垫周围的多个引线的引线框架；
所述多个引线中每一个具有一个端部、与所述一个端部相对的另一端部、上表面、下表面、两个侧面和端子；
所述多个悬挂引线中每一个具有一个端部、与所述一个端部相对的另一端部、上表面、下表面、两个侧面和端子；
安装在管芯垫上方的半导体芯片；
分别电连接所述半导体芯片和所述多个引线中每一个的所述一个端部的上表面的多个键合线；以及
密封半导体芯片、所述多个引线中每一个的一部分、所述多个悬挂引线中每一个的一部分、以及所述多个键合线的树脂密封部件；
其中所述多个引线中每一个的所述端子从所述树脂密封部件的背面露出；
其中所述多个引线中每一个的所述另一端部中每一个的切割面从所述树脂密封部件的侧面露出；
其中采用所述树脂密封部件覆盖所述多个引线中每一个的所述另一端部的上表面、下表面、以及两个侧面；
其中所述多个悬挂引线中每一个的所述另一端部中每一个的切割面从所述树脂密封部件的侧面露出；并且
其中采用所述树脂密封部件覆盖所述多个悬挂引线中每一个的所述另一端部的上表面、下表面、以及两个侧面。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3540793B2 (ja) * 2001-12-05 2004-07-07 松下電器産業株式会社 樹脂封止型半導体装置及びその製造方法
JP4173346B2 (ja) * 2001-12-14 2008-10-29 株式会社ルネサステクノロジ 半導体装置
TW560026B (en) * 2002-08-27 2003-11-01 Uni Tek System Inc Singulation method of the array-type work piece to be singulated having metal layer singulation street, and the array-type work piece to be singulated applying the method
JP2005079365A (ja) * 2003-09-01 2005-03-24 Oki Electric Ind Co Ltd 基板フレーム及びこれを用いた半導体装置の製造方法
JP4372508B2 (ja) * 2003-10-06 2009-11-25 ローム株式会社 リードフレームの製造方法およびそれを用いた半導体装置の製造方法、ならびに半導体装置ならびにそれを備えた携帯機器および電子装置
JP4111199B2 (ja) * 2005-03-10 2008-07-02 ヤマハ株式会社 半導体パッケージ、及びこれを回路基板に実装する方法
JP2007096196A (ja) * 2005-09-30 2007-04-12 Renesas Technology Corp 半導体装置の製造方法
JP4595835B2 (ja) * 2006-03-07 2010-12-08 株式会社日立製作所 鉛フリーはんだを用いたリード付き電子部品
US7489026B2 (en) * 2006-10-31 2009-02-10 Freescale Semiconductor, Inc. Methods and apparatus for a Quad Flat No-Lead (QFN) package
US8294248B2 (en) * 2006-11-30 2012-10-23 Marvell World Trade Ltd. Chip on leads
WO2008099321A1 (en) * 2007-02-14 2008-08-21 Nxp B.V. Dual or multiple row package
US8148825B2 (en) * 2007-06-05 2012-04-03 Stats Chippac Ltd. Integrated circuit package system with leadfinger
CN101777524B (zh) * 2009-01-14 2011-09-07 瑞鼎科技股份有限公司 芯片封装结构以及导线架构
JP2011003764A (ja) * 2009-06-19 2011-01-06 Renesas Electronics Corp 半導体装置及びその製造方法
CN102097734A (zh) * 2009-12-14 2011-06-15 昆山均瑞电子科技有限公司 扁平式连接器端子的制作方法
US8455993B2 (en) 2010-05-27 2013-06-04 Stats Chippac Ltd. Integrated circuit packaging system with multiple row leads and method of manufacture thereof
JP5479247B2 (ja) 2010-07-06 2014-04-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5807800B2 (ja) * 2010-11-18 2015-11-10 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
JP5899614B2 (ja) * 2010-11-26 2016-04-06 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
JP2012227445A (ja) * 2011-04-21 2012-11-15 Renesas Electronics Corp 半導体装置及びその製造方法
CN103137593A (zh) * 2011-12-02 2013-06-05 无锡华润安盛科技有限公司 用于集成电路封装的引线框及相应的封装器件
JP5919087B2 (ja) * 2012-05-10 2016-05-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6028454B2 (ja) * 2012-08-24 2016-11-16 大日本印刷株式会社 半導体装置製造用リードフレーム及び半導体装置の製造方法
JP6205816B2 (ja) * 2013-04-18 2017-10-04 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
US9257306B2 (en) 2013-04-18 2016-02-09 Dai Nippon Printing Co., Ltd. Lead frame, method for manufacturing lead frame, semiconductor device, and method for manufacturing semiconductor device
JP6483498B2 (ja) * 2014-07-07 2019-03-13 ローム株式会社 電子装置およびその実装構造
JP6607441B2 (ja) * 2014-08-27 2019-11-20 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP6107995B2 (ja) * 2016-03-10 2017-04-05 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
JP6603169B2 (ja) * 2016-04-22 2019-11-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2017034274A (ja) * 2016-10-18 2017-02-09 大日本印刷株式会社 多面付リードフレーム、リードフレーム、及び半導体装置
JP6399126B2 (ja) * 2017-03-07 2018-10-03 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
JP6436202B2 (ja) * 2017-09-05 2018-12-12 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP6631669B2 (ja) * 2018-09-05 2020-01-15 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
US11869831B2 (en) * 2020-10-08 2024-01-09 Mediatek Inc. Semiconductor package with improved board level reliability
JP7064721B2 (ja) * 2020-12-07 2022-05-11 大日本印刷株式会社 リードフレームおよび半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977615A (en) * 1996-12-24 1999-11-02 Matsushita Electronics Corporation Lead frame, method of manufacturing lead frame, semiconductor device and method of manufacturing semiconductor device
US6177718B1 (en) * 1998-04-28 2001-01-23 Kabushiki Kaisha Toshiba Resin-sealed semiconductor device
US6208020B1 (en) * 1999-02-24 2001-03-27 Matsushita Electronics Corporation Leadframe for use in manufacturing a resin-molded semiconductor device

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0424530B1 (en) * 1988-07-08 1996-10-02 Oki Electric Industry Company, Limited Resin-sealed semiconductor device
JPH04133453A (ja) * 1990-09-26 1992-05-07 Nec Corp 半導体装置用リードフレーム
JPH0529487A (ja) * 1991-07-23 1993-02-05 Nec Corp 半導体集積回路装置
JP3178203B2 (ja) * 1993-12-20 2001-06-18 ソニー株式会社 半導体装置用リードフレーム
JPH09246427A (ja) * 1996-03-12 1997-09-19 Dainippon Printing Co Ltd 表面実装型半導体装置の製造方法および表面実装型半導体装置
JP2795267B2 (ja) * 1996-08-05 1998-09-10 日本電気株式会社 半導体装置及び半導体装置の製造方法
JPH1174404A (ja) * 1997-08-28 1999-03-16 Nec Corp ボールグリッドアレイ型半導体装置
JP3428475B2 (ja) * 1998-12-18 2003-07-22 松下電器産業株式会社 半導体パッケージの製造方法
JP2000286377A (ja) * 1999-03-30 2000-10-13 Sanyo Electric Co Ltd 半導体装置
JP2001077272A (ja) * 1999-09-01 2001-03-23 Matsushita Electronics Industry Corp リードフレームとそれを用いた樹脂封止型半導体装置の製造方法
JP2001077275A (ja) * 1999-09-01 2001-03-23 Matsushita Electronics Industry Corp リードフレームとそれを用いた樹脂封止型半導体装置の製造方法
JP2001077273A (ja) * 1999-09-01 2001-03-23 Matsushita Electronics Industry Corp リードフレームとそれを用いた樹脂封止型半導体装置の製造方法
JP2001077271A (ja) * 1999-09-01 2001-03-23 Matsushita Electronics Industry Corp リードフレームとそれを用いた樹脂封止型半導体装置の製造方法
JP2001148447A (ja) * 1999-11-22 2001-05-29 Nec Corp 樹脂封止型半導体装置及びその製造方法
JP3878781B2 (ja) 1999-12-27 2007-02-07 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3732987B2 (ja) * 1999-12-28 2006-01-11 株式会社ルネサステクノロジ 半導体装置
JP3547704B2 (ja) * 2000-06-22 2004-07-28 株式会社三井ハイテック リードフレーム及び半導体装置
JP2002093982A (ja) * 2000-09-13 2002-03-29 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP3436254B2 (ja) * 2001-03-01 2003-08-11 松下電器産業株式会社 リードフレームおよびその製造方法
JP2002289756A (ja) * 2001-03-26 2002-10-04 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002343817A (ja) * 2001-05-11 2002-11-29 Tomoegawa Paper Co Ltd 半導体装置ユニット
US6828661B2 (en) * 2001-06-27 2004-12-07 Matsushita Electric Industrial Co., Ltd. Lead frame and a resin-sealed semiconductor device exhibiting improved resin balance, and a method for manufacturing the same
JP2003023134A (ja) * 2001-07-09 2003-01-24 Hitachi Ltd 半導体装置およびその製造方法
JP3879452B2 (ja) * 2001-07-23 2007-02-14 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
US6611047B2 (en) * 2001-10-12 2003-08-26 Amkor Technology, Inc. Semiconductor package with singulation crease
TW523887B (en) * 2001-11-15 2003-03-11 Siliconware Precision Industries Co Ltd Semiconductor packaged device and its manufacturing method
JP3540793B2 (ja) * 2001-12-05 2004-07-07 松下電器産業株式会社 樹脂封止型半導体装置及びその製造方法
JP4173346B2 (ja) * 2001-12-14 2008-10-29 株式会社ルネサステクノロジ 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977615A (en) * 1996-12-24 1999-11-02 Matsushita Electronics Corporation Lead frame, method of manufacturing lead frame, semiconductor device and method of manufacturing semiconductor device
US6177718B1 (en) * 1998-04-28 2001-01-23 Kabushiki Kaisha Toshiba Resin-sealed semiconductor device
US6208020B1 (en) * 1999-02-24 2001-03-27 Matsushita Electronics Corporation Leadframe for use in manufacturing a resin-molded semiconductor device
US6338984B2 (en) * 1999-02-24 2002-01-15 Matsushita Electric Industrial Co., Ltd. Resin-molded semiconductor device, method for manufacturing the same, and leadframe

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