CN100501870C - 闪存器件及其数据i/o操作方法 - Google Patents

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Abstract

一种闪存器件，包括存储器单元阵列、输入缓冲器单元、输出驱动器单元、第一页缓冲器单元、第二页缓冲器单元、第一数据I/O单元和第二数据I/O单元。该存储器单元阵列包括两个或多个存储器排组。在该闪存器件的数据输入或输出操作期间，该第一数据I/O单元和该第二数据I/O单元以彼此间预定的时间间隔而交替地工作，并将输入数据传送至第一和第二页缓冲器单元，或者将读数据从第一和第二页缓冲器单元输出至外部器件。

Description

闪存器件及其数据I/O操作方法
技术领域
总体而言，本发明涉及半导体存储器件，而更特别地，涉及闪存器件及其数据I/O操作方法。
背景技术
闪存器件执行程序操作、读操作和擦除操作。闪存器件的程序操作和读操作是在页的基础上执行的。
更详细地，在闪存器件的程序操作期间，外部输入数据通过数据输入电路分别输入和存储在页缓冲器中。其后，在页缓冲器中所存储的数据被程序到存储器单元阵列所选页中所包括的存储器单元中。此外，在闪存器件的读操作期间，分别从所选页中所包括的存储器单元中读取的输出数据分别存储在页缓冲器中，且然后通过数据输出电路输出到外部器件上。
同时，随着半导体制造技术进步，已经开发了以更高速度工作的半导体器件。结果，趋势是，应用于高速工作的半导体器件的闪存器件的工作速度亦逐渐增加。因为闪存器件的程序或读操作过程包括数据输入或输出过程，与其擦除操作过程相比，它们需要相对长的时间。因此，为了改善闪存器件的工作性能(即增加工作速度)，重要的是减少闪存器件的数据输入或输出过程中所花的时间。
发明内容
本发明的一个实施例提供了包括被分成两个或多个组的页缓冲器的闪存器件，其中被分成两个或多个组的页缓冲器的数据I/O操作以交错的方式执行，由此增加了数据I/O速度。
本发明的另一实施例提供了包括被分成两个或多个组的页缓冲器的闪存器件的数据输入方法，其中被分成两个或多个组的页缓冲器的数据输入操作以交错的方式执行，由此增加了数据输入速度。
本发明的又一实施例提供了闪存器件的数据输出方法，包括以交错的方式来执行被分成两个或多个组的页缓冲器的数据输出操作，由此增加了数据输出速度。
根据本发明一实施例的闪存器件包括存储器单元阵列、输入缓冲器单元、输出驱动器单元、第一页缓冲器单元、第二页缓冲器单元、第一数据I/O单元和第二数据I/O单元。存储器单元阵列包括两个或多个存储器排组(memory bank)。输入缓冲器单元响应于芯片使能信号来接收来自外部器件的第一输入数据或第二输入数据。输出驱动器单元接收第一内部输出数据或第二内部输出数据，并将第一输出数据或第二输出数据输出至外部器件，以响应读使能控制信号。第一页缓冲器单元将第一输入数据传送至两个或多个存储器排组之一，或感测并存储从两个或多个存储器排组之一读取的第一读数据。第二页缓冲器单元将第二输入数据传送至剩余的存储器排组，或读出并存储从剩余的存储器排组所读取的第二读数据。第一数据I/O单元将从输入缓冲器单元所接收的第一输入数据传送至第一页缓冲器单元，或接收来自第一页缓冲器单元的第一读数据，且将第一内部输出数据传送至输出驱动器单元，以响应于第一控制信号、第一列选择信号和数据输入使能信号。第二数据I/O单元将从输入缓冲器单元所接收的第二输入数据传送至第二页缓冲器单元，或接收来自第二页缓冲器单元的第二读数据，且将第二内部输出数据传送至输出驱动器单元，以响应于第二控制信号、第二列选择信号和数据输入使能信号。第一数据I/O单元和第二数据I/O单元以预定的时间间隔交替地工作。
根据本发明的另一实施例，闪存器件的数据输入方法包括：执行第一数据输入步骤，即通过第一数据I/O单元，将第一输入数据输入至两个或多个页缓冲器单元之一，这些页缓冲器单元分别对应于存储器单元阵列中所包括的两个或多个存储器排组；执行第二数据输入步骤，即以介于第一数据输入步骤和第二数据输入步骤之间的预定的时间间隔、通过第二数据I/O单元，将第二输入数据输入至两个页缓冲器单元中的另一个；以及执行交替地重复第一数据输入步骤和第二数据输入步骤、直到有待被分别编程到两个或多个存储器排组中所包括的多个页之一中的第一和第二输入数据被输入至两个或多个页缓冲器单元的步骤。
根据本发明的另一实施例，闪存器件的数据输出方法包括：执行第一数据输出步骤，即通过第一数据I/O单元，将第一读数据作为第一输出数据输出至外部器件，该第一读数据由分别与存储器单元阵列中所包括的两个或多个存储器排组对应的两个或多个页缓冲器单元之一从两个或多个存储器排组之一读取；执行第二数据输出步骤，即通过第二数据I/O单元，将第二读数据作为第二输出数据输出至外部器件，该第二读数据以介于第一数据输出步骤和第二数据输出步骤之间的预定的时间间隔、由两个或多个页缓冲器单元的另一个从两个或多个存储器排组的另一个读取；以及执行交替地重复第一数据输出步骤和第二数据输出步骤、直到分别从两个或多个存储器排组中所包括的多个页之一中读取的第一和第二读数据二者作为第一和第二输出数据被输出至外部器件的步骤。
根据本发明的另一实施例，非易失性存储器件包括：包括多个存储器排组的存储器单元阵列，所述多个存储器排组包括第一和第二存储器排组；输入缓冲器单元，其响应于芯片使能信号，从外部器件接收第一输入数据和第二输入数据；第一页缓冲器单元，其接收第一输入数据，并将第一输入数据传送至第一存储器排组；第二页缓冲器单元，其接收第二输入数据，并将第二输入数据传送至第二存储器排组。该非易失性存储器件进一步包括：第一数据处理单元，其从输入缓冲器接收第一输入数据，并将第一输入数据传送至第一页缓冲器单元；和第二数据处理单元，其从输入缓冲器接收第二输入数据，并将第二输入数据传送至第二页缓冲器单元，其中第一数据处理单元和第二数据处理单元以预定的时间间隔交替地工作。第一和第二数据处理单元分别是第一和第二I/O单元。
根据本发明的另一实施例，闪存器件的数据输入方法包括：执行第一数据输入步骤，即将第一输入数据输入至与存储器单元阵列中所包括的第一存储器排组对应的第一页缓冲器单元；执行第二数据输入步骤，即以介于第一数据输入步骤和第二数据输入步骤之间的预定的时间间隔，将第二输入数据输入至第二页缓冲器单元。
根据本发明的另一实施例，闪存器件的数据输出方法包括：执行第一数据输出步骤，即将第一读数据作为第一输出数据输出至外部器件，该第一读数据由与存储器单元阵列中所包括的第一存储器排组对应的第一页缓冲器单元、从第一存储器排组读取；执行第二数据输出步骤，即将第二读数据作为第二输出数据输出至外部器件，第二读数据由第二页缓冲器单元从第二存储器排组读取，其中第一和第二数据输出步骤以介于第一和第二数据输出步骤之间的预定的时间间隔来执行。
附图说明
对于本发明的更完整的理解将变得显而易见，因为当结合附图来考虑时、通过参考以下详细描述，其将得到更好的理解，附图中同样的参考标号指代相同或相似的元件，其中：
图1是示意性地示出根据本发明一实施例的闪存器件的结构的框图；
图2是图1中所示的控制信号发生器的详细电路图；
图3是图1中所示的输入数据锁存器单元的详细电路图；
图4是图1中所示的输出数据缓冲器单元和输出数据锁存器单元的详细电路图；
图5是图1中所示的排组(bank)地址发生器的详细电路图；
图6和7是与图5中所示的排组地址发生器的操作相关的信号的时序图；
图8是图1中所示的页缓冲器单元、列选择单元和I/O控制器的详细电路图；
图9是图8中所示的页缓冲器和缓冲器选择电路的详细电路图；
图10是图1中所示的输出驱动器单元的详细电路图；
图11是图10中所示的分别输入至输出驱动器的输出控制信号和写使能信号的时序图；
图12是与图1中所示的闪存器件的数据输入操作相关的信号的时序图；以及
图13是与图1中所示的闪存器件的数据输出操作相关的信号的时序图。
具体实施方式
图1是示意性地示出根据本发明一实施例的闪存器件的结构的框图。闪存器件100包括输入缓冲器单元102、地址缓冲器103、控制信号发生器104、数据I/O单元105、106、存储器单元阵列107、页缓冲器单元108、109、输出数据锁存器单元110、输出驱动器单元111、排组地址发生器112、Y-解码器113、命令缓冲器114、控制逻辑电路115、高电压发生器116和X-解码器117。
输入缓冲器单元102响应于芯片使能信号CEb、通过I/O垫101、从外部器件(未示出)来接收输入数据FID1至FIDJ或SID1至SIDJ(J是正整数)、命令信号CMD或外部地址信号AX[27:0]。输入缓冲器单元102将命令信号CMD输出至命令缓冲器114，将输入数据FID1至FIDJ输出至数据I/O单元105，而将输入数据SID1至SIDJ输出至数据I/O单元106。此外，输入缓冲器单元102将外部地址信号AX[27:0]输出至地址缓冲器103。
地址缓冲器103响应于地址时钟信号ACLK来接收外部地址信号AX[27:0]。地址缓冲器103将外部地址信号AX[27:12]输出至X-解码器117，将外部地址信号AX[11:0]输出至排组地址发生器112，而将外部地址信号AX[2:0]输出至控制信号发生器104。
控制信号发生器104产生控制信号，以基于外部地址信号AX[2:0]、写使能信号WEb和数据输出使能信号DOE来控制数据I/O单元105、106的操作。控制信号包括锁存时钟信号DCLK1、DCLK2、数据输入控制信号DIEN1、DIEN2和数据输出控制信号DOEN1、DOEN2。
参考图2，控制信号发生器104包括输入控制电路210、输出控制电路220和选择控制电路230。
输入控制电路210包括逻辑电路240、250。逻辑电路240包括反相器241和与非(NAND)门242、243。反相器241将外部地址信号AX0反相，且输出经反相的外部地址信号AXb0。与非门242响应于写使能信号WEb和经反相的外部地址信号AXb0来输出锁存时钟信号DCLK1。与非门243响应于写使能信号WEb和外部地址信号AX0来输出锁存时钟信号DCLK2。在一些实施例中，当写使能信号WEb和外部地址信号AX0被分别切换(toggle)时，逻辑电路240交替地切换锁存时钟信号DCLK1、DCLK2，如图12中所示。
逻辑电路250包括反相器251和与非门252、253。反相器251将外部地址信号AX0反相，且输出经反相的外部地址信号AXb0。与非门252响应于写使能信号WEb和外部地址信号AX0来输出数据输入控制信号DIEN1。与非门253响应于写使能信号WEb和经反相的外部地址信号AXb0来输出数据输入控制信号DIEN2。在一些实施例中，当写使能信号WEb和外部地址信号AX0被分别切换时，逻辑电路250交替地切换数据输入控制信号DIEN1、DIEN2，如图12中所示。
输出控制电路220包括反相器221和与非门222、223。反相器221将外部地址信号AX0反相，且输出经反相的外部地址信号AXb0。与非门222响应于数据输出使能信号DOE和经反相的外部地址信号AXb0来输出数据输出控制信号DOEN1。与非门223响应于数据输出使能信号DOE和外部地址信号AX0来输出数据输出控制信号DOEN2。
选择控制电路230包括逻辑电路260、270、290。逻辑电路260包括或门261、262。或非门261响应于数据输入控制信号DIEN1和数据输出使能信号DOE来输出选择控制信号PBIO1。或非门262响应于数据输入控制信号DIEN2和数据输出使能信号DOE来输出选择控制信号PBIO2。
逻辑电路270包括反相器271、272和与门273至280。反相器271将外部地址信号AX1反相，且输出经反相的外部地址信号AXb1。反相器272将外部地址信号AX2反相，且输出经反相的外部地址信号AXb2。与门273响应于经反相的外部地址信号AXb1、AXb2来输出逻辑信号L1。与门274响应于外部地址信号AX1和经反相的外部地址信号AXb2来输出逻辑信号L2。与门275响应于经反相的外部地址信号AXb1和外部地址信号AX2来输出逻辑信号L3。与门276响应于外部地址信号AX1、AX2来输出逻辑信号L4。与门277至280响应于选择控制信号PBIO1和分别的逻辑信号L1至L4，分别输出选择信号(或页缓冲器选择信号)FPBSL1至FPBSL4。例如，与门277可响应于逻辑信号L1和选择控制信号PBIO1来输出选择信号FPBSL1。
逻辑电路290响应于外部地址信号AX1、AX2和选择控制信号PBIO2来输出选择信号(或页缓冲器选择信号)SPBSL1至SPBSL4。逻辑电路290包括反相器291、292及与门293至300。反相器291、292及与门293至300的操作与反相器271、272及与门273至280的那些操作相同，且为简单起见将不再予以说明。
回过来参考图1，数据I/O单元105包括输入数据锁存器单元121、输入数据缓冲器单元122、I/O控制器123、列选择单元124和输出数据缓冲器单元125。输入数据锁存器单元121响应于锁存时钟信号DCLK1将从输入缓冲器单元102所接收的输入数据FID1至FIDJ(J是正整数)锁存。输入数据缓冲器单元122响应于数据输入使能信号DIE，分别将从输入数据锁存器单元121所接收的输入数据FID1至FIDJ输出至数据线FDL(即DL1至DLJ)(参考图8)。I/O控制器123响应于数据输入控制信号DIEN1，分别将通过数据线FDL所接收的输入数据FID1至FIDJ输出至数据I/O节点NIO1至NIOJ、NIOB1至NIOBJ(参考图8)。
此外，I/O控制器123响应于数据输出使能信号DOE，分别将通过数据I/O节点NIO1至NIOJ、NIOB1至NIOBJ所接收的数据RFOD1至RFODJ读至数据线FDL。列选择单元124响应于列选择信号FSCL(即YA1至YAT、YB1至YBU)，分别选择页缓冲器单元108中所包括的多个页缓冲器PB中的一些，并将所选择的页缓冲器连接至数据I/O节点NIO1至NIOJ、NIOB1至NIOB J(参考图8)。输出数据缓冲器单元125通过数据线FDL从I/O控制器123接收读数据RFOD1至RFODJ，并输出内部输出数据NFOD1至NFODJ，以响应数据输出控制信号DOEN1。
数据I/O单元106包括输入数据锁存器单元131、输入数据缓冲器单元132、I/O控制器133、列选择单元134和输出数据缓冲器单元135。输入数据锁存器单元131响应于锁存时钟信号DCLK2，将从输入缓冲器单元102所接收的输入数据SID1至SIDJ锁存。输入数据缓冲器单元132响应于数据输入使能信号DIE，将从数据锁存器单元131所接收的输入数据SID1至SIDJ分别输出至数据线SDL(即DL1至DLJ)。I/O控制器133响应于数据输入控制信号DIEN2，将通过数据线SDL所接收的输入数据SID1至SIDJ输出至数据I/O节点NIO1至NIOJ、NIOB1至NIOBJ。
此外，I/O控制器133响应于数据输出使能信号DOE，将通过数据I/O节点NIO1至NIOJ、NIOB1至NIOB J所接收的读数据RSOD1至RSODJ分别输出至数据线SDL。列选择单元134响应于列选择信号SCSL、YA1至YAJ和YB1至YBJ，将页缓冲器单元109中所包括的多个页缓冲器PB中的一些分别选择至数据I/O节点NIO1至NIOJ、NIOB1至NIOB J。输出数据缓冲器单元135通过数据线SDL从I/O控制器133接收读数据RSOD1至RSODJ，并输出内部输出数据NSOD1至NSODJ，以响应数据输出控制信号DOEN2。
存储器单元阵列107包括存储器排组MB1、MB2。存储器排组MB1、MB2中的每一个包括多个存储器单元(未示出)。
页缓冲器单元108将输入数据FID1至FIDJ传送至存储器排组MB1。而且，页缓冲器单元108感测和存储从存储器排组MB1所读取的读数据RFOD1至RFODJ。
页缓冲器单元109将输入数据SID1至SIDJ传送至存储器排组MB2。而且，页缓冲器单元109感测和存储从存储器排组MB2所读取的读数据RSOD1至RSODJ。
输出数据锁存器单元110响应于读使能信号REb，将从输出数据缓冲器单元125或135所读取的内部输出数据NFOD1至NFODJ或NSOD1至NSODJ锁存。
输出驱动器单元111接收内部输出数据NFOD1至NFODJ或NSOD1至NSODJ，并通过I/O垫101将输出数据FOD1至FODJ或SOD1至SODJ输出至外部器件，以响应读使能控制信号REN。在一些实施例中，当读使能控制信号REN变成逻辑低时，输出驱动器单元111将输出数据FOD1至FODJ或SOD1至SODJ输出至外部器件。
排组地址发生器112基于外部地址信号AX[11:0]、数据输入使能信号DIE和数据输出使能信号DOE来产生排组地址信号FAX[11:1]和SAX[11:1]。
Y-解码器113将排组地址信号FAX[11:1]和SAX[11:1]解码，并根据解码结果来产生列选择信号FCSL、SCSL。
命令缓冲器114从输入缓冲器单元102接收命令信号CMD，并将其输出至控制逻辑电路115，以响应命令时钟信号CCLK。
控制逻辑电路115响应于外部控制信号从命令缓冲器114接收命令信号CMD。
控制逻辑电路115响应于命令信号CMD来输出程序命令PGM、读命令READ和擦除命令ERS中的任一个。外部控制信号包括芯片使能信号CEb、读使能信号REb、写使能信号WEb、地址锁存使能信号ALE和命令锁存使能信号CLE。
高电压发生器116响应于程序命令PGM、读命令READ和擦除命令ERS中的任一个，产生对应于程序操作、读操作和擦除操作中的一个的偏置电压HV。
X-解码器117将从地址缓冲器103所接收的外部地址信号AX[27:12]解码，并根据解码结果来分别选择在存储器单元阵列107的存储器排组MB1、MB2中所包括的多个存储器单元块(未示出)或多个页(未示出)中的一个。例如，X-解码器117可响应于程序命令PGM或读命令READ来选择在存储器单元阵列107中所包括的多个页中的一个。此外，X-解码器117可响应于擦除命令ERS来选择在存储器单元阵列107中所包括的多个存储器单元块中的一个。多个存储器单元块中的每一个包括多个页。
图3是图1中所示的输入数据锁存器单元121、131的详细电路图。输入数据锁存器单元121包括多个输入锁存器FD1至FDJ。输入锁存器FD1至FDJ响应于锁存时钟信号DCLK1而将输入数据FID1至FIDJ分别锁存，并分别输出经锁存的输入数据FID1至FIDJ。例如，输入锁存器FD1响应于锁存时钟信号DCLK1，将输入数据FID1锁存。输入数据锁存器单元131包括多个输入锁存器SD1至SDJ。多个输入锁存器SD1至SDJ响应于锁存时钟信号DCLK2而将输入数据SID1至SIDJ分别锁存，并分别输出经锁存的输入数据SID1至SIDJ。例如，输入锁存器SD1响应于输入时钟信号DCLK2，将输入数据SID1锁存。在一些实施例中，可使用D触发器来实施输入锁存器FD1至FDJ和SD1至SDJ中的每一个。
图4是图1中所示的输出数据缓冲器单元125、135和输出数据锁存器单元110的详细电路图。输出数据缓冲器单元125包括输出缓冲器FB1至FBJ。输出缓冲器FB1至FBJ分别接收读数据RFOD1至RFODJ，且分别输出内部输出数据NFOD1至NFODJ，以响应数据输出控制信号DOEN1。输出缓冲器FB1至FBJ基本上具有相同的构造和操作。下面以输出缓冲器FB1的构造和操作作为例子来说明。输出缓冲器FB1包括反相器141、142。反相器141将数据输出控制信号DOEN1反相，且输出经反相的数据输出控制信号DOEN1B。反相器142包括PMOS晶体管P1、P2和NMOS晶体管N1、N2。PMOS晶体管P1具有连接至内部电压VDD的源极，并具有经反相的数据输出控制信号DOEN1B向其输入的栅极。PMOS晶体管P2具有连接至PMOS晶体管P1的漏极的源极、连接至节点NOUT的漏极、以及读数据RFOD1向其输入的栅极。NMOS晶体管N1具有连接至节点NOUT的漏极、以及读数据RFOD1向其输入的栅极。NMOS晶体管N2具有连接至NMOS晶体管N1的源极的漏极、连接至地电压VSS的源极、以及数据输出控制信号DOEN1向其输入的栅极。在一些实施例中，当数据输出控制信号DOEN1被使能时，PMOS晶体管P1和NMOS晶体管N2被接通。结果，当数据输出控制信号DOEN1被使能时，反相器142将读数据RFOD1反相，并将经反相的信号作为内部输出数NFOD1输出至节点NOUT。
输出数据缓冲器单元135包括输出缓冲器SB1至SBJ。输出缓冲器SB1至SBJ分别接收读数据RSOD1至RSODJ，且分别输出内部输出数据NSOD1至NSODJ，以响应数据输出控制信号DOEN2。输出缓冲器SB1至SBJ具有与输出缓冲器FB1的构造和操作基本上相同的构造和操作，且将不再予以说明以避免冗长。
输出数据锁存器单元110包括多个输出锁存器DF1至DFJ。输出锁存器DF1至DFJ响应于读使能信号REb，将从输出缓冲器FB1至FBJ或SB1至SBJ所接收的内部输出数据NFOD1至NFODJ或NSOD1至NSODJ分别锁存。在一些实施例中，输出锁存器DF1至DFJ中的每一个可使用D触发器来实施。
图5是图1中所示的排组地址发生器112的详细电路图。排组地址发生器112包括地址计数器310、加法单元320和减法单元330。
地址计数器310产生内部地址信号A[11:0]，当接收外部地址信号AX[11:0]时，其从外部地址信号AX[11:0]逐渐增加。换句话说，外部地址信号AX[11:0]作为起始地址信号输入至地址计数器310。
加法单元320包括与门321和加法器322。与门321响应于数据输入使能信号DIE，将内部地址信号A[0]输出至加法器322或输出逻辑低的输出信号。更详细地，当数据输入使能信号DIE被使能时，与门321将内部地址信号A[0]输出至加法器322。此外，当数据输入使能信号DIE被禁止时，与门321将逻辑低的输出信号输出至加法器322。如果接收了内部地址信号A[0]和内部地址信号A[11:1]，加法器322将内部地址信号A[0]的逻辑值加至内部地址信号A[11:1]的逻辑值，且将相加结果输出为排组地址信号FAX[11:1]。此外，当与门321输出逻辑低的输出信号时，如果接收了内部地址信号A[11:1]，则加法器322将内部地址信号A[11:1]作为排组地址信号FAX[11:1]输出。
减法单元330包括反相器331、与门332和减法器333。反相器331将内部地址信号A[0]反相，且输出经反相的内部地址信号Ab[0]。与门332响应于数据输出使能信号DOE，将经反相的内部地址信号Ab[0]输出至减法器333或输出逻辑低的输出信号。更详细地，当数据输出使能信号DOE被使能时，与门331将经反相的内部地址信号Ab[0]输出至减法器333。此外，当数据输出使能信号DOE被禁止时，与门331输出逻辑低的输出信号。如果接收了经反相的内部地址信号Ab[0]和内部地址信号A[11:1]，减法器333将经反相的内部地址信号Ab[0]的逻辑值从内部地址信号A[11:1]的逻辑值中减去，且将相减结果作为排组地址信号SAX[11:1]输出。当与门331输出逻辑低的输出信号时，如果接收了内部地址信号A[11:1]，减法器333也将内部地址信号A[11:1]作为排组地址信号SAX[11:1]输出。
因此，如图6中所示，当数据输入使能信号DIE被使能时，加法器322将内部地址信号A[11:1]和内部地址信号A[0]的相加结果作为排组地址信号FAX[11:1]输出。此外，当数据输入使能信号DIE被使能时，减法器333将内部地址信号A[11:1]作为排组地址信号SAX[11:1]输出。
参考图7，当数据输出使能信号DOE被使能时，加法器322将内部地址信号A[11:1]作为排组地址信号FAX[11:1]输出。此外，当数据输出使能信号DOE被使能时，减法器333将内部地址信号A[11:1]和经反相的内部地址信号Ab[0]的相减结果作为排组地址信号SAX[11:1]输出。
图8涉及图1中所示的页缓冲器单元108、109、列选择单元124、134和I/O控制器123、133的详细电路图。页缓冲器单元108、109具有基本上相同的构造和操作；列选择单元124、134具有基本上相同的构造和操作；而I/O控制器123、133具有基本上相同的构造和操作。下面作为实例来说明页缓冲器单元108、列选择单元124和I/O控制器123。
页缓冲器单元108包括多个页缓冲器PB和多个缓冲器选择电路PBS。多个页缓冲器PB分别连接至多个位线BL，位线BL连接至存储器排组MB1中所包括的存储器单元(未示出)。多个页缓冲器PB中的每一个存储输入数据FID1至FIDJ中的一个或读数据RFOD1至RFODJ中的一个。多个缓冲器选择电路PBS一个接一个地分别设置在多个页缓冲器PB中，并分别响应于页缓冲器选择信号FPBSL1至FPBSL4，将多个页缓冲器PB连接至列选择单元124或从列选择单元124断连。在一些实施例中，当页缓冲器选择信号FPBSL1至FPBSL4之一被使能时，剩余的页缓冲器选择信号被禁止。尽管图8中只示出四个页缓冲器选择信号FPBSL1至FPBSL4，应该理解，如果合适，可增加或减少页缓冲器选择信号的数目。可使用NMOS晶体管N11、N12来实施多个缓冲器选择电路PBS中的每一个。
列选择单元124包括多个NMOS晶体管N31、N32至N81、N82。NMOS晶体管N31、N32至N81、N82响应于列选择信号FCSL(即YA1至YAT和YB1至YBU(T、U是整数))被接通或关断。例如，NMOS晶体管N31、N32响应于列选择信号YA1被接通或关断。NMOS晶体管N31、N32被接通，以分别将一些缓冲器选择电路PBS连接至NMOS晶体管N51、N52的一个端子上。此外，NMOS晶体管N41、N42响应于列选择信号YAT被接通或关断。NMOS晶体管N41、N42被接通，以分别将一些缓冲器选择电路PBS连接至NMOS晶体管N51、N52的另一个端子上。NMOS晶体管N61、N62、N71和N72以类似于NMOS晶体管N31、N32、N71和N72的方式工作。NMOS晶体管N51、N52响应于列选择信号YB1被接通或关断。NMOS晶体管N51、N52被接通，以分别将连接至其的页缓冲器PB连接至数据I/O节点NIOB1、NIO1。NMOS晶体管N81、N82响应于列选择信号YBU被接通或关断。NMOS晶体管N81、N82被接通，以分别将连接至其的页缓冲器PB连接至数据I/O节点NIOB1、NIO1。当页缓冲器选择信号FPBSL1至FPBSL4之一被使能时，列选择信号YA1至YAT之一和列选择信号YB1至YBU之一被使能。因此，一个页缓冲器PB被连接至数据I/O节点NIOB1、NIO1。
I/O控制器123包括数据输入缓冲器DB1至DBJ和感测放大器SA1至SAJ。数据输入缓冲器DB1至DBJ和感测放大器SA1至SAJ分别连接在数据线DL1至DLJ和数据I/O节点NIOB1至NIOBJ、NIO1至NIOJ之间。例如，数据输入缓冲器DB1和感测放大器SA1可连接在数据线DL1和数据I/O节点NIOB1、NIO1之间。数据输入缓冲器DB1响应于数据输入控制信号DIEN1，将通过数据线DL1所接收的输入数据(例如FID1)输出至数据I/O节点NIOB1、NIO1。同时，数据输入缓冲器DB1将输入数据FID1的互补数据(complementary data)FID1B和输入数据FID1输出至数据I/O节点NIOB1、NIO1。数据输入缓冲器DB2至DBJ响应于数据输入控制信号DIEN1，以类似于数据输入缓冲器DB1的方式工作。感测放大器SA1感测和放大读数据RFOD1和通过数据I/O节点NIOB1、NIO1所接收的读数据(例如，RFOD1)的互补数据RFOD1B，并将结果输出至数据线DL1，以响应数据输出使能信号DOEN。感测放大器SA2至SAJ响应于数据输出使能信号DOEN，也以类似于感测放大器SA1的方式工作。
图9是图8中所示的页缓冲器PB和缓冲器选择电路PBS的详细电路图。页缓冲器包括页缓冲器(PB)预充电电路340、寄存器电路350、程序控制电路360和位线选择电路370。
预充电电路340可使用PMOS晶体管来实施，且响应于预充电控制信号PRECHb，将感测节点SO预充电至内部电压(VCC)的水平。寄存器电路350包括感测电路351和锁存电路352。感测电路351包括NMOS晶体管353、354，而锁存电路352包括反相器355、356。感测电路351对感测节点SO的电压水平进行感测，且将感测数据(未示出)输出至第一节点Q1，以响应锁存信号LCH。在读操作期间，锁存电路352将从第一节点Q1所接收的感测数据锁存，并将经反相的感测数据输出至第二节点Q2。此外，在程序操作期间，锁存电路352分别将通过第一和第二节点Q1、Q2所接收的互补输入数据(例如FID1B、FID1)锁存。程序控制电路360可使用NMOS晶体管来实施，并响应于程序控制信号PGM，将在锁存电路352中所存储的输入数据FID1输出至感测节点SO。位线选择电路370可使用NMOS晶体管来实施，并响应于位线选择信号BSL，将位线BL连接至感测节点SO。页缓冲器选择电路PBS的NMOS晶体管N11、N12分别连接至第一和第二节点Q1、Q2。
图10是图1中所示的输出驱动器单元111的详细电路图。输出驱动器单元111包括分别响应于读使能控制信号REN来工作的多个输出驱动器DR1至DRJ。输出驱动器DR1至DRJ具有基本上相同的构造和操作，而作为实例将只说明输出驱动器DR1。输出驱动器DR1包括输出逻辑电路410、电平移动器420、430和输出电路440。
输出逻辑电路410包括反相器411、或非门412和与非门413。反相器411将读使能控制信号REN反相，且输出经反相的读使能控制信号RENB。读使能控制信号REN是其中读使能信号REb的上升沿被延迟了时间T的信号，如图11中所示。结果，输出数据锁存器单元110根据读使能信号REb来输出内部输出数据NFOD1或NSOD1，而输出驱动器DR1在预定的延迟时间之后根据读使能控制信号REN来工作。因此可保证输出数据锁存器单元110的数据保持时间。或非门412响应于读使能控制信号REN和内部输出数据NFOD1或NSOD1来输出逻辑信号LD1。与非门413响应于经反相的读使能控制信号RENB和内部输出数据NFOD1或NSOD1来输出逻辑信号LD2。在一些实施例中，当逻辑信号LD1、LD2之一变成逻辑高时，逻辑信号LD1、LD2的另一个变成逻辑低。
电平移动器420、430使用外部电压EXVCC作为工作电源。当逻辑信号LD1是逻辑高时，电平移动器420将逻辑信号LD1的电压变成外部电压(EXVCC)水平，且将输出信号SLD1输出。当逻辑信号LD2是逻辑高时，电平移动器430将逻辑信号LD2的电压变成外部电压(EXVCC)水平，且将输出信号SLD2输出。
输出电路440包括PMOS晶体管441和NMOS晶体管442。PMOS晶体管441响应于输出信号SLD1被接通或关断。PMOS晶体管441被接通，以给输出节点OUT提供外部电压EXVCC。NMOS晶体管442响应于输出信号SLD2被接通或关断。NMOS晶体管442被接通，以将输出节点OUT放电至地电压VSS。因此，输出电路440响应于输出信号SLD1、SLD2，将逻辑低或高的输出数据FOD1或SOD1输出至输出节点OUT。
图12是关于图1中所示的闪存器件的数据输入操作的信号的时序图。在闪存器件100执行数据输入操作的同时，芯片使能信号CEb保持逻辑低。同时，命令信号CMD、外部地址信号AX[27:0]和输入数据FID1至FIDJ、SID1至SIDJ被顺序地输入至输入缓冲器单元102。输入缓冲器单元102接收包括页程序建立代码80h的命令信号CMD，并将命令信号CMD输出至命令缓冲器114，以响应芯片使能信号CEb。
当命令锁存使能信号CLE变成逻辑高而写使能信号Web变成逻辑低时，命令时钟信号CCLK被切换。命令缓冲器114接收命令信号CMD，并将命令信号CMD输出至控制逻辑电路115，以响应于命令时钟信号CCLK。控制逻辑电路115响应于命令信号CMD来产生程序命令PGM。
同时，如果接收了包括确认代码10h的命令信号CMD，在设置时间期间，控制逻辑电路115禁止就绪/忙条状信号R/Bb(未示出)，使得外部器件接收该就绪/忙条状信号R/Bb，而闪存器件100辨别该状态是程序操作状态。高电压发生器116产生对应于程序操作的偏置电压HV，并将该偏置电压HV输出至X-解码器117，以响应程序命令PGM。此外，输入缓冲器单元102接收外部地址信号AX[27:0]，并将它们输出至地址缓冲器103。
当地址锁存使能信号ALE变成逻辑高，且写使能信号WEb变成逻辑低时，地址时钟信号ACLK被切换。地址缓冲器103接收外部地址信号AX[27:0](对应于图12中的“ADD”)，并将外部地址信号AX[27:12]输出至X-解码器117，将外部地址信号AX[11:0]输出至排组地址发生器112并将外部地址信号AX[2:0]输出至控制信号发生器104，以响应地址时钟信号ACLK。
X-解码器117将外部地址信号AX[27:12]解码，并根据解码结果，分别选择在存储器排组MB1、MB2中所包括的多个页之一。控制信号发生器104响应于外部地址信号AX[0]和写使能信号Web，交替地切换锁存时钟信号DCLK1、DCLK2，并交替地切换数据输入控制信号DIEN1、DIEN2。在一些实施例中，当外部地址信号AX[0]是逻辑高而写使能信号WEb是逻辑低时，控制信号发生器104将锁存时钟信号DCLK2和数据输入控制信号DIEN1使能。此外，当外部地址信号AX[0]是逻辑低而写使能信号WEb是逻辑低时，控制信号发生器104将锁存时钟信号DCLK1和数据输入控制信号DIEN2使能。
因为数据输出使能信号DOE在闪存器件100的数据输入操作期间被禁止，控制信号发生器104将数据输出控制信号DOEN1、DOEN2二者作为逻辑高输出。结果，I/O控制器123、133的感测放大器SA1至SAJ响应于数据输出控制信号DOEN1、DOEN2全部被禁止。控制信号发生器104响应于数据输出使能信号DOE、数据输入控制信号DIEN1、DIEN2和外部地址信号AX[2:0]，产生页缓冲器选择信号FPBSL1至FPBSL4、SPBSL1至SPBSL4。
排组地址发生器112产生基于外部地址信号A[11:0]逐渐增加的内部地址信号A[11:0]。排组地址发生器112基于数据输入使能信号DIE、数据输出使能信号DOE和内部地址信号A[11:0]，产生排组地址信号FAX[11:1]、SAX[11:1]。Y-解码器113分别将排组地址信号FAX[11:1]、SAX[11:1]解码，并根据解码结果产生列选择信号FCSL、SCSL。
同时，当锁存时钟信号DCLK1被使能时(即在锁存时钟信号DCLK1的第一上升沿处)，输入缓冲器单元102将输入数据FID1至FIDJ输出至输入数据锁存器单元121。输入数据锁存器单元121将输入数据FID1至FIDJ锁存，并将它们输出至输入数据缓冲器单元122，以响应锁存时钟信号DCLK1。在图12中，为附图的简单起见，以“D0”来指示首先输入至输入数据锁存器单元121的输入数据FID1至FIDJ，而以“D2”来指示其次输入至输入数据锁存器单元121的输入数据FID1至FI。此外，当锁存时钟信号DCLK2被使能时，输入缓冲器单元102将输入数据SID1至SIDJ输出至输入数据锁存器单元131。
输入数据锁存器单元131将输入数据SID1至SIDJ锁存，并将它们输出至输入数据缓冲器单元122，以响应锁存时钟信号DCLK2。在图12中，为附图的简单起见，以“D1”来指示首先输入至输入数据锁存器单元131的输入数据SID1至SIDJ，而以“D3”来指示其次输入至输入数据锁存器单元131的输入数据SID1至SIDJ。当输入数据锁存器单元131将输入数据SID1至SIDJ锁存时，输入数据缓冲器单元122通过数据线FDL，将从输入数据锁存器单元121所接收的输入数据FID1至FIDJ输出至I/O控制器123的数据输入缓冲器DB1至DBJ。I/O控制器123的数据输入缓冲器DB1至DBJ响应于数据输入控制信号DIEN1，分别将输入数据FID1至FIDJ及其互补数据输出至I/O控制器123的数据I/O节点NIO1至NIOJ、NIOB1至NIOBJ。
在页缓冲器单元108中所包括的多个缓冲器选择电路PBS中的一部分响应于页缓冲器选择信号FPBSL1至FPBSL4，将在页缓冲器单元108中所包括的多个页缓冲器PB中的一些连接至列选择单元124。列选择单元124响应于列选择信号FCSL(YA1至YAT、YB1至YBU)，将数据I/O节点NIO1至NIOJ、NIOB1至NIOBJ连接至页缓冲器单元108中所包括的多个页缓冲器PB中的一些。结果，输入数据FID1至FIDJ被输入至多个页缓冲器PB中的一些。
其后，在锁存时钟信号DCLK1的第二上升沿处，输入数据锁存器单元121将从输入缓冲器单元102所接收的输入数据FID1至FIDJ锁存，并将它们输出至输入数据缓冲器单元122。当输入数据锁存器单元121将输入数据FID1至FIDJ锁存时，输入数据缓冲器单元132通过数据线SDL，分别将从输入数据锁存器单元131所接收的输入数据SID1至SIDJ输出至I/O控制器133的数据输入缓冲器DB1至DBJ。
I/O控制器133的数据输入缓冲器DB1至DBJ响应于数据输入控制信号DIEN2，分别将输入数据SID1至SIDJ及其互补数据输出至I/O控制器133的数据I/O节点NIO1至NIOJ、NIOB1至NIOBJ。在页缓冲器单元109中所包括的多个缓冲器选择电路PBS中的一部分响应于页缓冲器选择信号SPBSL1至SPBSL4，将在页缓冲器单元109中所包括的多个页缓冲器PB中的一些连接至列选择单元134。
列选择单元134响应于列选择信号SCSL(YA1至YAT、YB1至YBU)，将数据I/O节点NIO1至NIOJ、NIOB1至NIOBJ连接至页缓冲器单元109中所包括的多个页缓冲器PB中的一些。结果，输入数据SID1至SIDJ输入至多个页缓冲器PB中的一些。其后，重复上面提到的操作，使得输入数据被交替地输入至页缓冲器单元108和页缓冲器单元109。
如上所述，在闪存器件100的数据输入操作中，输入数据以交错的方式分别被交替地输入至对应于存储器排组MB1、MB2的页缓冲器单元108、109。因此可增加闪存器件100的数据输入速度。
图13是与图1中所示的闪存器件的数据输出操作有关的信号的时序图。除了若干差别之外，闪存器件100的数据输出操作相似于已经参考图12予以说明的闪存器件100的数据输入操作。
在闪存器件100的数据输出操作期间，数据输入使能信号DIE被禁止。因此，输入数据缓冲器单元122、132响应于数据输入使能信号DIE而被禁止。同时，当闪存器件100执行数据输出操作时，芯片使能信号CEb保持逻辑低。命令信号CMD和外部地址信号AX[27:0]顺序地输入至输入缓冲器单元102。输入缓冲器单元102接收包括读建立代码00h的命令信号CMD，并将其输出至命令缓冲器114，以响应芯片使能信号CEb。当命令锁存使能信号CLE变成逻辑高而写使能信号WEb变成逻辑低时，命令时钟信号CCLK被切换。
命令缓冲器114接收命令信号CMD，并将其输出至控制逻辑电路115，以响应命令时钟信号CCLK。控制逻辑电路115响应于命令信号CMD来产生读命令READ。同时，如果接收了包括确认代码30h的命令信号CMD，在设置时间期间，控制逻辑电路115禁止就绪/忙条状信号R/Bb，使得外部器件接收该就绪/忙条状信号R/Bb，而闪存器件100辨别该状态是读操作状态。
高电压发生器116产生对应于读操作的偏置电压HV，并将该偏置电压HV输出至X-解码器117，以响应程序命令PGM。此外，输入缓冲器单元102接收外部地址信号AX[27:0]，并将它们输出至地址缓冲器103。当地址锁存使能信号ALE变成逻辑高，而写使能信号WEb变成逻辑低时，地址时钟信号ACLK被切换。地址缓冲器103接收外部地址信号AX[27:0](对应于图13中的“ADD”)，并将外部地址信号AX[27:12]输出至X-解码器117，将外部地址信号AX[11:0]输出至排组地址发生器112，而将外部地址信号AX[2:0]输出至控制信号发生器104，以响应于地址时钟信号ACLK。
X-解码器117将外部地址信号AX[27:12]解码，并根据解码结果，分别选择在存储器排组MB1、MB2中所包括的多个页之一。控制信号发生器104响应于外部地址信号AX[0]和数据输出使能信号DOE，交替地切换数据输出控制信号DOEN1、DOEN2。在一些实施例中，当外部地址信号AX[0]是逻辑高，而数据输出使能信号DOE是逻辑高时，控制信号发生器104使能数据输出控制信号DOEN2并禁止数据输出控制信号DOEN1。此外，当外部地址信号AX[0]是逻辑低，而数据输出使能信号DOE是逻辑高时，控制信号发生器104使能数据输出控制信号DOEN1并禁止数据输出控制信号DOEN2。
控制信号发生器104响应于数据输出使能信号DOE、数据输入控制信号DIEN1、DIEN2和外部地址信号AX[2:0]，产生页缓冲器选择信号FPBSL1至FPBSL4、SPBSL1至SPBSL4。在页缓冲器单元108中所包括的多个缓冲器选择电路PBS中的一部分响应于页缓冲器选择信号FPBSL1至FPBSL4，将在页缓冲器单元108中所包括的多个页缓冲器PB中的一些连接至列选择单元124。此外，在页缓冲器单元109中所包括的多个缓冲器选择电路PBS中的一些响应于页缓冲器选择信号SPBSL1至SPBSL4，将在页缓冲器单元109中所包括的多个页缓冲器PB中的一些连接至列选择单元134。
排组地址发生器112基于外部地址信号AX[11:0]来产生排组地址信号FAX[11:1]和SAX[11:1]。Y-解码器113将排组地址信号FAX[11:1]和SAX[11:1]分别解码，并根据解码结果来产生列选择信号FCSL和SCSL。列选择单元124响应于列选择信号FSCL(YA1至YAT、YB1至YBU)，将I/O控制器123的数据I/O节点NIO1至NIOJ和NIOB1至NIOB J连接至页缓冲器单元108中所包括的多个页缓冲器PB中的一些。结果，由多个页缓冲器PB中的一些所感测的读数据RFOD1至RFODJ及其互补数据(未示出)被传递至数据I/O节点NIO1至NIOJ和NIOB1至NIOBJ。
I/O控制器123响应于数据输出使能信号DOE，将从数据I/O节点NIO1至NIOJ和NIOB1至NIOBJ所接收的读数据RFOD1至RFODJ输出至数据线FDL(DL1至DLJ)。当数据输出控制信号DOEN1被使能时，输出数据缓冲器单元125响应于通过数据线FDL(DL1至DLJ)所接收的读数据RFOD1至RFODJ，输出内部输出数据NFOD1至NFODJ。
同时，列选择单元134响应于列选择信号SCSL(YA1至YAT、YB1至YBU)，将数据I/O节点NIO1至NIOJ、NIOB1至NIOBJ连接至页缓冲器单元109中所包括的多个页缓冲器PB中的一些。结果，由多个页缓冲器PB中的一些所感测的读数据RSOD1至RSODJ及其互补数据(未示出)被传递至数据I/O节点NIO1至NIOJ、NIOB1至NIOBJ。
I/O控制器133响应于数据输出使能信号DOE，分别将从数据I/O节点NIO1至NIOJ和NIOB1至NIOBJ所接收的读数据RSOD1至RSODJ输出至数据线SDL(DL1至DLJ)。当数据输出控制信号DOEN2被使能时，输出数据缓冲器单元135响应于通过数据线SDL(DL1至DLJ)所接收的读数据RSOD1至RSODJ，输出内部输出数据NSOD1至RSODJ。当数据输出控制信号DOEN1、DOEN2被交替使能时，读使能信号REb被连续地切换。
输出数据锁存器单元110在读使能信号REb的第一上升沿处将内部输出数据NFOD1至RFODJ锁存，并在读使能信号REb的第一下降沿处将内部输出数据NFOD1至RFODJ输出至输出驱动器单元111。此外，输出数据锁存器单元110在读使能信号REb的第二上升沿处将内部输出数据NSOD1至RSODJ锁存，并在读使能信号REb的第二下降沿处将内部输出数据NSOD1至RSODJ输出至输出驱动器单元111。
输出驱动器单元111从输出数据锁存器单元110交替地接收内部输出数据NFOD1至RFODJ和内部输出数据NSOD1至RSODJ，并将输出数据FOD1至FODJ和输出数据SOD1至SODJ交替地输出，以响应读使能控制信号REN。读使能控制信号REN是其中读使能信号REb的上升沿被延迟设置时间T的信号(参考图11)。
如上所述，在闪存器件100的数据输出操作中，由输出数据缓冲器单元125、135以交错的方式交替地输出来自分别对应于存储器排组MB1、MB2的页缓冲器单元108、109的读数据。因此可提高闪存器件100的数据输出速度。
如上所述，根据按照本发明的闪存器件和数据I/O操作方法，分成两个或多个组的页缓冲器的数据I/O操作是以交错的方式来执行的。因此可增加数据I/O速度。
尽管已经结合目前被认为是实际的示例性实施例而说明了本发明，但是应该理解，本发明不限于所公开的实施例，相反，旨在涵盖在所附权利要求的精神和范围内所包括的各种改型和等价设置。

Claims (25)

1.一种非易失性存储器件，包括：
包括多个存储器排组的存储器单元阵列，所述多个存储器排组包括第一和第二存储器排组；
输入缓冲器单元，其响应于芯片使能信号从外部器件接收第一输入数据或第二输入数据；
第一页缓冲器单元，其接收所述第一输入数据，并将所述第一输入数据传送至所述第一存储器排组，其中所述第一页缓冲器单元配置成感测和存储从所述存储器排组之一读取的第一读数据；
第二页缓冲器单元，其接收所述第二输入数据，并将所述第二输入数据传送至所述第二存储器排组，其中所述第二页缓冲器单元配置成感测和存储从所述存储器排组之一读取的第二读数据；
第一数据处理单元，其从输入缓冲器接收所述第一输入数据，并将所述第一输入数据传送至所述第一页缓冲器单元；
第二数据处理单元，其从输入缓冲器接收所述第二输入数据，并将所述第二输入数据传送至所述第二页缓冲器单元，
其中所述第一数据处理单元和所述第二数据处理单元以预定的时间间隔交替地工作；
输出驱动器单元，其接收第一内部输出数据或第二内部输出数据，并将第一输出数据或第二输出数据输出至外部器件，以响应读使能控制信号；
第一数据I/O单元，其将从所述输入缓冲器单元所接收的第一输入数据传送至所述第一页缓冲器单元，或接收来自所述第一页缓冲器单元的第一读数据，且将所述第一内部输出数据传送至所述输出驱动器单元，以响应第一控制信号、第一列选择信号和数据输入使能信号；以及
第二数据I/O单元，其将从所述输入缓冲器单元所接收的第二输入数据传送至所述第二页缓冲器单元，或接收来自所述第二页缓冲器单元的第二读数据，且将所述第二内部输出数据传送至所述输出驱动器单元，以响应第二控制信号、第二列选择信号和所述数据输入使能信号。
2.如权利要求1的非易失性存储器件，其中所述第一和第二数据处理单元分别是第一和第二I/O单元。
3.如权利要求1的非易失性存储器件，其中所述输入缓冲器单元进一步接收来自所述外部器件的命令信号和外部地址信号，以响应所述芯片使能信号，且所述外部地址信号包括第一外部地址信号和第二外部地址信号。
4.如权利要求3的非易失性存储器件，进一步包括控制信号发生器，其基于所述第一外部地址信号、写使能信号和数据输出使能信号来产生所述第一和第二控制信号。
5.如权利要求4的非易失性存储器件，此外包括：
命令缓冲器，其响应于命令时钟信号来接收来自所述输入缓冲器单元的命令信号；以及
地址缓冲器，其接收所述第一和第二外部地址信号，并将所述第一外部地址信号输出至所述控制信号发生器，以响应所述地址时钟信号。
6.如权利要求4的非易失性存储器件，其中所述第一控制信号包括第一锁存时钟信号、第一数据输入控制信号和第一数据输出控制信号，所述第二控制信号包括第二锁存时钟信号、第二数据输入控制信号和第二数据输出控制信号，并且所述第一外部地址信号中的一些包括第一至第三地址信号，
其中所述控制信号发生器包括：
输入控制电路，其响应于所述第一地址信号和所述写使能信号，产生所述第一和第二锁存时钟信号以及所述第一和第二数据输入控制信号；以及
输出控制电路，其响应于所述第一地址信号和所述数据输出使能信号，产生所述第一和第二数据输出控制信号。
7.如权利要求6的非易失性存储器件，其中所述输入控制电路包括：
第一逻辑电路，其响应于所述第一地址信号和所述写使能信号，产生所述第一和第二锁存时钟信号；以及
第二逻辑电路，其响应于所述第一地址信号和所述写使能信号，产生所述第一和第二数据输入控制信号。
8.如权利要求7的非易失性存储器件，其中所述第一逻辑电路包括：
第一反相器，其将所述第一地址信号反相，并输出经反相的第一地址信号；
第一与非门，其响应于所述经反相的第一地址信号和所述写使能信号，输出所述第一锁存时钟信号；以及
第二与非门，其响应于所述第一地址信号和所述写使能信号，输出所述第二锁存时钟信号，
其中所述第二逻辑电路包括：
第二反相器，其将所述第一地址信号反相，并输出经反相的第一地址信号；
第三与非门，其响应于所述第一地址信号和所述写使能信号，输出所述第一数据输入控制信号；以及
第四与非门，其响应于所述经反相的第一地址信号和所述写使能信号，输出所述第二数据输入控制信号。
9.如权利要求6的非易失性存储器件，其中所述输出控制电路包括：
反相器，其将所述第一地址信号反相，并输出经反相的第一地址信号；
第一与非门，其响应于所述数据输出使能信号和所述经反相的第一地址信号，输出所述第一数据输出控制信号；以及
第二与非门，其响应于所述数据输出使能信号和所述第一地址信号，输出所述第二数据输出控制信号。
10.如权利要求6的非易失性存储器件，其中所述控制信号发生器进一步包括选择控制电路，该选择控制电路响应于所述第二和第三地址信号以及所述数据输出使能信号，产生第一页缓冲器选择信号和第二页缓冲器选择信号。
11.如权利要求10的非易失性存储器件，其中所述选择控制电路包括：
第一逻辑电路，其响应于所述第一和第二数据输入控制信号以及所述数据输出使能信号，输出第一选择控制信号和第二选择控制信号；
第二逻辑电路，其响应于所述第一选择控制信号以及所述第二和第三地址信号，输出所述第一页缓冲器选择信号；以及
第三逻辑电路，其响应于所述第二选择控制信号以及所述第二和第三地址信号，产生所述第二页缓冲器选择信号。
12.如权利要求11的非易失性存储器件，其中所述第一逻辑电路包括：
第一或非门，其响应于所述第一数据输入控制信号和所述数据输出使能信号，输出所述第一选择控制信号；以及
第二或非门，其响应于所述第二数据输入控制信号和所述数据输出使能信号，输出所述第二选择控制信号。
13.如权利要求11的非易失性存储器件，其中所述第一页缓冲器选择信号包括第一至第四选择信号，并且
其中所述第二逻辑电路包括：
第一反相器，其将所述第二地址信号反相，并输出经反相的第二地址信号；
第二反相器，其将所述第三地址信号反相，并输出经反相的第三地址信号；
第一与门，其响应于所述经反相的第二和第三地址信号，输出第一逻辑信号；
第二与门，其响应于所述第二地址信号和所述经反相的第三地址信号，输出第二逻辑信号；
第三与门，其响应于所述经反相的第二地址信号和所述第三地址信号，输出第三逻辑信号；
第四与门，其响应于所述第二和第三地址信号，输出第四逻辑信号；以及
第五至第八与门，其响应于所述第二选择控制信号及分别地所述第一至第四逻辑信号，分别输出所述第一至第四选择信号。
14.如权利要求11的非易失性存储器件，其中所述第二页缓冲器选择信号包括第一至第四选择信号，并且
所述第三逻辑电路包括：
第一反相器，其将所述第二地址信号反相，并输出经反相的第二地址信号；
第二反相器，其将所述第三地址信号反相，并输出经反相的第三地址信号；
第一与门，其响应于所述经反相的第二和第三地址信号，输出第一逻辑信号；
第二与门，其响应于所述第二地址信号和所述经反相的第三地址信号，输出第二逻辑信号；
第三与门，其响应于所述经反相的第二地址信号和所述第三地址信号，输出第三逻辑信号；
第四与门，其响应于所述第二和第三地址信号，输出第四逻辑信号；以及
第五至第八与门，其响应于所述第二选择控制信号及分别地所述第一至第四逻辑信号，分别输出所述第一至第四选择信号。
15.如权利要求6的非易失性存储器件，其中所述第一数据I/O单元包括：
第一输入数据锁存器单元，其响应于所述第一锁存时钟信号，将从所述输入缓冲器单元所接收的所述第一输入数据锁存；
第一输入数据缓冲器单元，其响应于所述数据输入使能信号，分别将从所述第一输入数据锁存器单元所接收的所述第一输入数据输出至第一数据线；
第一I/O控制器，其响应于所述第一数据输入控制信号将通过所述第一数据线所接收的所述第一输入数据分别输出至第一数据I/O节点，并响应于所述数据输出使能信号将通过所述第一数据I/O节点所接收的所述第一读数据分别输出至所述第一数据线。
第一列选择单元，其选择在所述第一页缓冲器单元中所包括的多个第一页缓冲器中的一个或更多个页缓冲器，并将所选择的第一页缓冲器分别连接至所述第一数据I/O节点，以响应所述第一列选择信号；以及
第一输出数据缓冲器单元，其通过所述第一数据线、从所述第一I/O控制器来接收所述第一读数据，并输出所述第一内部输出数据，以响应所述第一数据输出控制信号。
16.如权利要求15的非易失性存储器件，其中所述第二数据I/O单元包括：
第二输入数据锁存器单元，其响应于所述第二锁存时钟信号，将从所述输入缓冲器单元所接收的所述第二输入数据锁存；
第二输入数据缓冲器单元，其响应于所述数据输入使能信号，将从所述第二输入数据锁存器单元所接收的所述第二输入数据分别输出至第二数据线；
第二I/O控制器，其响应于所述第二数据输入控制信号将通过所述第二数据线所接收的所述第二输入数据分别输出至第二数据I/O节点，并响应于所述数据输出使能信号将通过所述第二数据I/O节点所接收的所述第二读数据分别输出至所述第二数据线。
第二列选择单元，其选择在所述第二页缓冲器单元中所包括的多个第二页缓冲器中的一个或更多个页缓冲器，并将所选择的第二页缓冲器分别连接至所述第二数据I/O节点，以响应所述第二列选择信号；以及
第二输出数据缓冲器单元，其通过所述第二数据线从所述第二I/O控制器来接收所述第二读数据，并输出所述第二内部输出数据，以响应所述第二数据输出控制信号。
17.如权利要求16的非易失性存储器件，进一步包括输出数据锁存器单元，该输出数据锁存器单元将从所述第一或第二输出数据缓冲器单元所接收的所述第一或第二内部输出数据锁存，并将所述第一或第二内部输出数据输出至所述输出驱动器单元，以响应读使能信号。
18.如权利要求16的非易失性存储器件，其中所述第一输入数据锁存器单元包括多个第一输入锁存器，所述第一输入锁存器分别将所述第一输入数据锁存，并分别输出锁存的第一输入数据，以响应所述第一锁存时钟信号；以及
所述第二输入数据锁存器单元包括多个第二输入锁存器，所述第二输入锁存器分别将所述第二输入数据锁存，并分别输出锁存的第二输入数据，以响应所述第二锁存时钟信号。
19.如权利要求18的非易失性存储器件，其中所述多个第一和第二输入锁存器的每一个包括D触发器。
20.如权利要求17的非易失性存储器件，其中所述第一输出数据缓冲器单元包括第一输出缓冲器，所述第一输出缓冲器分别接收所述第一读数据，并分别输出所述第一内部输出数据，以响应所述第一数据输出控制信号，
所述第二输出数据缓冲器单元包括第二输出缓冲器，所述第二输出缓冲器分别接收所述第二读数据，并分别输出所述第二内部输出数据，以响应所述第二数据输出控制信号，以及
所述输出数据锁存器单元包括多个输出锁存器，所述输出锁存器响应于所述读使能信号，分别将从所述第一输出缓冲器或第二输出缓冲器所接收的所述第一或第二内部输出数据锁存。
21.如权利要求3的非易失性存储器件，进一步包括：
排组地址发生器，其基于所述第二外部地址信号、所述数据输入使能信号和所述数据输出使能信号，产生排组地址信号；以及
Y-解码器，其将所述排组地址信号解码，并根据经解码的排组地址信号来产生所述第一列选择信号和所述第二列选择信号。
22.如权利要求21的非易失性存储器件，其中所述排组地址信号包括第一排组地址信号和第二排组地址信号，并且
所述排组地址发生器包括：
地址计数器，其产生内部地址信号，当接收所述第二外部地址信号时，所述内部地址信号从所述第二外部地址信号逐渐增加。
加法单元，其将所述内部地址信号之一的逻辑值与剩余的内部地址信号的逻辑值相加，且将所述相加结果作为第一排组地址信号输出，以响应所述数据输入使能信号；以及
减法单元，其将所述内部地址信号之一的逻辑值与剩余的内部地址信号的逻辑值相减，且将所述相减结果作为第二排组地址信号输出，以响应所述数据输出使能信号。
23.如权利要求22的非易失性存储器件，其中所述Y-解码器在所述非易失性存储器件的数据输入操作期间，将所述第一排组地址信号解码，并根据经解码的第一排组地址信号输出所述第一和第二列选择信号，并且在所述非易失性存储器件的数据输出操作期间，将所述第二排组地址信号解码，并根据经解码的第二排组地址信号输出所述第一和第二列选择信号。
24.如权利要求10的非易失性存储器件，其中所述第一页缓冲器单元包括：
多个第一页缓冲器，其分别连接至多个第一位线，用于分别存储所述第一输入数据之一或所述第一读数据之一，所述第一位线连接至两个或多个存储器排组中所包括的第一存储器单元；以及
多个第一缓冲器选择电路，其一个接一个地分别设置在所述多个第一页缓冲器中，用于分别响应于所述第一页缓冲器选择信号，而将所述多个第一页缓冲器分别连接至所述第一列选择单元或从所述第一列选择单元分离。
所述第二页缓冲器单元包括：
多个第二页缓冲器，其分别连接至多个第二位线，用于分别存储所述第二输入数据之一或所述第二读数据之一，所述第二位线连接至剩余的存储器排组中所包括的第二存储器单元；以及
多个第二缓冲器选择电路，其一个接一个地分别设置在所述多个第二页缓冲器中，用于分别响应于所述第二页缓冲器选择信号，而将所述多个第二页缓冲器分别连接至所述第二列选择单元或从所述第二列选择单元分离。
25.如权利要求17的非易失性存储器件，其中所述读使能控制信号是其中所述读使能信号被延迟预定的延迟时间的信号，以及
所述输出驱动器单元包括多个输出驱动器，所述输出驱动器分别接收所述第一或第二内部输出数据，并将所述第一或第二输出数据输出至所述外部器件，以响应所述读使能控制信号。
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