CN109584918A - 非易失性存储器装置和包括其的存储装置 - Google Patents

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Abstract

本申请提供一种非易失性存储器装置和包括其的存储装置，所述非易失性存储器装置包括连接至先进先出存储器的输出级的串行流水线结构。先进先出存储器被构造为基于多个先进先出输入时钟信号存储通过具有波流水线结构的数据路径发送的数据，并且基于多个先进先出输出时钟信号输出存储的数据。串行器被构造为基于选择时钟信号将数据输出至输入/输出焊盘。串行流水线结构连接在先进先出存储器与串行器之间，并且被构造为补偿从先进先出存储器输出的存储的数据与选择时钟信号之间的相位差。

Description

非易失性存储器装置和包括其的存储装置
相关申请的交叉引用
本申请要求于2017年9月28日在韩国知识产权局提交的韩国专利申请No.10-2017-0126354的优先权的权益，该申请的公开以引用方式全文并入本文中。
技术领域
本发明构思涉及一种非易失性存储器装置，并且更具体地说，涉及一种用于顺序地读出数据的非易失性存储器装置和包括其的存储装置。
背景技术
可将半导体存储器装置分为当供电中断时丢失存储在其中的数据的易失性存储器装置和即使电力消失或中断也不丢失存储在其中的数据的非易失性存储器装置。易失性半导体存储器装置的特征在于快速读取和写入，但是当外部电源中断时丢失存储在其中的数据。另一方面，与易失性半导体存储器装置相比，非易失性半导体存储器装置的特征在于慢速读取和写入，但是即使外部电源中断也保持存储在其中的数据。
然而，随着利用非易失性半导体存储器装置的系统的操作频率增大，需要相对于当前能力更高速地操作非易失性半导体存储器装置，因此正在研究各种想法。
发明内容
本发明构思提供了一种消除数据与数据多路复用器的选择时钟信号之间的相位差的设备和方法，并且以比已知的更快的速度执行数据读取操作。根据本发明构思的实施例，将波流水线和串行流水线的组合提供至非易失性存储器装置和包括其的存储装置。
根据本发明构思的实施例，提供了一种非易失性存储器装置，该非易失性存储器装置包括：先进先出(FIFO)存储器，其被构造为基于多个FIFO输入时钟信号存储通过具有波流水线结构的数据路径发送的数据，并且基于多个FIFO输出时钟信号输出存储的数据；串行器，其被构造为基于选择时钟信号将数据输出至输入/输出焊盘；以及串行流水线结构，其连接在FIFO存储器与串行器之间，并且被构造为补偿从FIFO存储器输出的存储的数据与选择时钟信号之间的相位差。
根据本发明构思的实施例，提供了一种非易失性存储器装置，该非易失性存储器装置包括：至少一个存储器单元阵列；多个页缓冲器电路，其通过多条位线连接至所述至少一个存储器单元阵列；以及输出缓冲器电路，其连接至所述多个页缓冲器电路，并且包括至少一个流水线输出级，其中至少一个流水线输出级包括混合流水线输出级，所述混合流水线输出级包括先进先出(FIFO)存储器和串行流水线结构。
根据本发明构思的实施例，提供了一种存储装置，该存储装置包括：至少一个非易失性存储器装置，其包括：先进先出(FIFO)存储器，其被构造为顺序地接收通过具有波流水线结构的数据路径发送的数据和顺序地输出数据；以及串行流水线结构，其被构造为使输出数据的相位超前，并且输出相位超前的输出数据；以及存储器控制器，其被构造为控制是否在高速操作模式下操作所述至少一个非易失性存储器装置，其中，存储器控制器被构造为调整用于在比低速操作模式更快地操作的高速操作模式下操作所述至少一个非易失性存储器装置的潜伏期。
根据本发明构思的实施例，一种非易失性存储器装置可包括：先进先出(FIFO)存储器，其被构造为存储通过具有波流水线结构的数据路径发送的数据；串行流水线结构，其包括串联连接至FIFO存储器的多个串行流水线；以及数据多路复用器，其被构造为基于选择时钟信号将数据输出至输入/输出焊盘；其中，所述多个串行流水线中的每一个被构造为由多个串行流水线驱动时钟信号中的对应的串行流水线驱动时钟信号控制，其中，串行流水线驱动时钟信号的相位在从FIFO存储器至数据多路复用器的数据路径上增大。
根据本发明构思的实施例，一种消除非易失性存储器装置中的相位差的方法，所述方法可包括以下步骤：基于多个FIFO输入时钟信号，通过先进先出(FIFO)存储器存储通过具有波流水线结构的数据路径发送的数据，并且基于多个FIFO输出时钟信号输出存储的数据；通过串行流水线产生器产生补偿从FIFO存储器输出的存储的数据与提供至串行器的选择时钟信号之间的相位差的多个串行流水线驱动时钟信号，所述串行流水线结构包括多个串行流水线，并且串行流水线结构连接在FIFO存储器与串行器之间；以及通过串行器基于提供至串行器的选择时钟信号将数据输出至输入/输出焊盘。
附图说明
本领域普通技术人员将从下面结合附图的详细描述中更好地理解本发明构思的实施例，其中：
图1是示出根据本发明构思的示例实施例的非易失性存储器装置的图；
图2是示出根据本发明构思的示例实施例的输出缓冲器电路中的数据读取操作的图；
图3是示出根据本发明构思的示例实施例的先进先出(FIFO)存储器中的寄存器的图；
图4是示出根据本发明构思的示例实施例的串行流水线驱动时钟产生器的图；
图5是根据本发明构思的示例实施例的串行流水线驱动时钟信号的时序图；
图6是示出根据本发明构思的示例实施例的输出缓冲器电路的图；
图7是根据本发明构思的示例实施例的数据的时序图；
图8A和图8B是示出根据本发明构思的示例实施例的FIFO输入时钟产生器和FIFO输出时钟产生器的图；
图9是示出根据本发明构思的示例实施例的各种时钟信号产生处理的图；
图10是示出根据本发明构思的示例实施例的非易失性存储器装置的图；
图11是示出根据本发明构思的示例实施例的非易失性存储器装置的图；
图12A是示出根据本发明构思的示例实施例的混合流水线输出级的图；
图12B是示出根据本发明构思的示例实施例的波流水线输出级的图；
图13是示出根据本发明构思的示例实施例的非易失性存储器装置的图；
图14是示出根据本发明构思的示例实施例的非易失性存储器装置的图；
图15是示出根据本发明构思的示例实施例的非易失性存储器装置的图；
图16是示出根据本发明构思的示例实施例的非易失性存储器装置的图；
图17是示出根据本发明构思的示例实施例的存储装置的图；
图18是示出根据本发明构思的示例实施例的固态驱动器(SSD)的图；
图19A是根据本发明构思的示例实施例的用于执行对非易失性存储器装置的内部时钟信号ICLK进行调整的操作的算法；以及
图19B是示出根据本发明构思的实施例的消除非易失性存储器装置的相位差的操作的概览的算法。
具体实施方式
图1是示出根据本发明构思的示例实施例的非易失性存储器装置10的图。非易失性存储器装置10可包括存储器单元阵列100、行解码器200、电压产生器300、页缓冲器电路400、输出缓冲器电路500和控制逻辑600。然而，图1的描述中不限制非易失性存储器装置10的构造，并且非易失性存储器装置10还可包括诸如输入缓冲器电路和列解码器的未示出的其它组件。
虽然图1示出了包括一个存储器单元阵列100的非易失性存储器装置10，但是本发明构思的实施例不限于此。例如，非易失性存储器装置10可包括多个存储器单元阵列100。例如，本发明构思的非易失性存储器装置10可包括NAND闪速存储器、竖直NAND(VNAND)闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。非易失性存储器装置10可具有三维阵列结构。下文中，虽然，为了便于解释，假设非易失性存储器装置10是NAND闪速存储器装置，但是，本领域普通技术人员应该理解和认识到本发明构思的实施例不限于此。
存储器单元阵列100可包括多个存储器块。然而，为了便于解释，仅示出了一个块。存储器块可包括多个存储器单元。各个存储器单元可为存储两个或更多个比特的数据的多级单元(MLC)。然而，本发明构思的实施例不限于此。例如，一些存储器单元可为各自存储1位数据的单级单元(SLC)，而一些其它存储器单元可为MLC。
存储器单元阵列100可通过字线WL、串选择线SSL和地选择线GSL连接至行解码器200。另外，存储器单元阵列100可通过位线BL连接至页缓冲器电路400。存储器单元阵列100可包括连接至位线BL的串。串中的每一个可包括串联连接在位线与共源极线CSL之间的至少一个串选择晶体管、多个存储器单元和至少一个地选择晶体管。串中的每一个还可包括串选择晶体管与所述多个存储器单元之间的至少一个空单元，并且还可包括地选择晶体管与所述多个存储器单元之间的至少一个空单元。
行解码器200可基于行地址X-ADDR选择字线WL中的至少一些。行解码器200可将字线电压提供至字线。在编程操作中，行解码器200可将编程电压和验证电压施加至选择的字线，并且将编程抑制电压施加至未选择的字线。在读取操作中，行解码器200可将读取电压施加至选择的字线，并且将读取抑制电压施加至未选择的字线。此外，行解码器200可基于行地址X-ADDR选择串选择线SSL中的一些或者地选择线GSL中的一些。
电压产生器300可基于电压控制信号CTRL_vol产生用于执行关于存储器单元阵列100的编程操作、读取操作和擦除操作的各种类型的电压。例如，电压产生器300可产生驱动字线WL的字线驱动电压VWL。在该阶段，字线驱动电压VWL可为编程电压(或写入电压)、读取电压、擦除电压、抑制电压或编程验证电压。虽然未示出，但是电压产生器300还可产生用于驱动多条串选择线SSL的串选择线驱动电压VSSL和用于驱动多条地选择线GSL的地选择线驱动电压VGSL。
页缓冲器电路400可通过位线BL连接至存储器单元阵列100，并且可响应于从控制逻辑600接收到的页缓冲器控制信号CTRL_PB执行编程操作或读取操作。页缓冲器电路400可通过利用解码的列地址选择位线BL连接至数据线DL。这里，数据线DL的数量可小于位线BL的数量。
例如，页缓冲器电路400可包括用于存储在编程操作中将被编程的数据或者存储在读取操作中将被读出的数据的多个页缓冲器。所述多个页缓冲器中的每一个可包括多个锁存器。在编程操作中，可通过位线BL将存储在所述多个页缓冲器中的数据编程至选择的存储器块对应的页中。在读取操作中，可通过位线BL将从选择的存储器块对应的页中读出的数据存储在所述多个页缓冲器中的一个或多个中。页缓冲器电路400可从存储器单元阵列100的第一区域中读取数据，并且将读取的数据存储在存储器单元阵列100的第二区域中。例如，页缓冲器电路400可被构造为执行回拷贝(copy-back)。
控制逻辑600可基于从存储器控制器接收到的命令CMD、地址ADDR和控制信号CTRL输出用于将数据存储在存储器单元阵列100中、或者将数据从存储器单元阵列100读出的各种内部控制信号。控制逻辑600可控制非易失性存储器装置10的内部组件的整体操作。可将从控制逻辑600输出的各种内部控制信号提供至行解码器200、电压产生器300、页缓冲器电路400和输出缓冲器电路500。例如，控制逻辑600可将行地址X-ADDR提供至行解码器200，将电压控制信号CTRL_vol提供至电压产生器300，将页缓冲器控制信号CTRL_PB提供至页缓冲器电路400，以及将输出控制信号CTRL_O提供至输出缓冲器电路500。然而，本发明构思不限于此，控制逻辑600还提供其它内部控制信号。例如，控制逻辑600可将列地址提供至列解码器。
控制逻辑600还可支持失效位计数(FBC)模式，其用于执行失效位计数功能以确保发送至数据线DL的读出数据的数据完整性。在FBC模式中，可通过将发送至数据线DL的读出数据与期望数据进行比较来对失效位进行计数。可根据外部请求选择性地执行FBC模式。例如，FBC模式可在快速模式中下的读取操作中被激活，并且可仅针对一些列地址被激活。由于非易失性存储器装置10支持FBC模式，因此可增加读出数据的可靠性。
输出缓冲器电路500可通过数据线DL连接至至少一个页缓冲器电路400。在数据读取操作中，输出缓冲器电路500可通过数据线DL将由页缓冲器电路400读取的数据输出至外部。
在数据读取操作中，可根据混合流水线方法执行数据读取操作，该混合流水线方法是利用先进先出(FIFO)存储器520的波流水线方法和利用串行流水线结构540的串行流水线方法的组合。页缓冲器电路400可响应于列地址输入和提供的页缓冲器控制信号CTRL_PB根据波流水线方法将存储在页缓冲器电路400中的数据顺序地输出至数据线DL。FIFO存储器520可基于多个FIFO输入时钟信号FICLK<n:1>顺序地接收将被发送至数据线DL的数据(n是等于或大于2的自然数)，并且基于时钟信号FOCLK<n:1>顺序地输出数据。
随着FIFO存储器520的FIFO深度增加，从FIFO存储器520输出的数据的相位可能会延迟。为了补偿延迟的相位，输出缓冲器电路500可包括串行流水线结构540。串行流水线结构540可包括多个串行流水线542_1、542_2、……、542_K(见图2)，串行流水线结构540可基于串行流水线驱动时钟信号改变从FIFO存储器520接收到的数据的相位，并且输出数据。例如，输入至串行流水线结构540的数据可具有与FIFO输出时钟信号FOCLK<n:1>相同的相位，或者具有比FIFO输出时钟信号FOCLK<n:1>稍微更快的相位，并且从串行流水线结构540输出的数据可具有与在输入/输出焊盘的前端操作串行器(图2的数据多路复用器560)的选择时钟信号相同的相位，或者具有比在输入/输出焊盘的前端操作串行器(图2的数据多路复用器560)的选择时钟信号稍微更慢的相位。串行器可实施为数据多路复用器560。在本发明构思的一个实施例中，术语“稍微更快”和“稍微更慢”可小于约3％的相位差。在本发明构思的另一实施例中，术语“稍微更快”和“稍微更慢”可小于约5％的相位差。在本发明构思的又一实施例中，术语“稍微更快”和“稍微更慢”可小于约10％的相位差。在本发明构思的另一实施例中，术语“稍微更快”和“稍微更慢”可小于约15％-20％的相位差。
虽然下文中将把串行器描述为数据多路复用器560，但是本发明构思的实施例不限于此。
将参照附图更详细地描述输出缓冲器电路500的数据读取操作。
根据本发明构思的示例实施例的非易失性存储器装置10可通过利用作为波流水线方法和串行流水线方法的组合的混合流水线方法执行高速读取操作。
图2是示出根据本发明构思的示例实施例的输出缓冲器电路中的数据读取操作的图。
页缓冲器电路400(图1)通过所述多条数据线DL输出数据，但是为了便于解释，现在将描述读取通过一条数据线DL[i]发送的数据的处理。可通过具有波流水线结构的数据路径将通过数据线DL[i]读取的数据输入至输出缓冲器电路500。通常，在“波流水线”中，数据可通过流水线以波浪形式流动，并且各个波保持尽可能短。流水线中的延迟可平衡，以使得针对各个级，第一稳定输出数据与最后一个之间的差异最小化。针对特定波，可将数据可输入至波流水线的最大率确定为离开流水线的第一条数据与最后一条数据之间的延迟的最大差异。当比最大数据率更快地送进数据时，数据波之间可存在干涉。
输出缓冲器电路500可包括FIFO存储器520、串行流水线结构540和数据多路复用器(或串行器)560。数据多路复用器560可连接至数据输入/输出焊盘DQ[i]。在数据读取模式中，可通过FIFO存储器520、串行流水线结构540和数据多路复用器560输出通过具有波流水线结构的数据路径发送的数据。
FIFO存储器520可包括用于存储数据的“n”个寄存器REG_1至REG_n(n是自然数)。寄存器的数量n可称作FIFO存储器520的FIFO深度。可参照图3描述寄存器REG_1至REG_n中的每一个的结构。
FIFO存储器520的寄存器REG_1至REG_n中的每一个可顺序地存储响应于FIFO输入时钟信号FICLK_1至FICLK_n输入的数据，并且响应于FIFO输出时钟信号FOCLK_1至FOCLK_n顺序地输出数据。与FIFO输入时钟信号FICLK_1至FICLK_n不同，FIFO输出时钟信号FOCLK_1至FOCLK_n可具有传播延迟对应的潜伏期。非易失性存储器装置可包括产生多个FIFO输入时钟信号FICLK_1至FICLK_n的FIFO输入时钟产生器和产生多个FIFO输出时钟信号FOCLK_1至FOCLK_n的FIFO输出时钟产生器。可参照图8A和图8B描述FIFO输入时钟产生器和FIFO输出时钟产生器。
尽管从页缓冲器电路400至输入/输出焊盘的延迟时间恒定，但是因为非易失性存储器装置操作更快，所以潜伏期延迟仍可增大。由于可利用较大的潜伏期延迟，FIFO存储器520的FIFO深度可增大，因此FIFO存储器520的输出负载可增大。当输出负载增大时，至数据多路复用器560的数据传输时间可增大。然而，由于数据多路复用器560的选择时钟信号SEL_CLK直接与非易失性存储器装置的抖动特性相关联，因此可将发送选择时钟信号SEL_CLK的路径设计为最小路径。因此，在从FIFO存储器520发送至数据多路复用器560的数据与选择时钟信号SEL_CLK之间可存在相位差。当在快时钟速度下存在这样的相位差时，可能无法确保数据有效窗口。可确保数据有效窗口的一种方式是补偿从FIFO存储器520输出的数据与数据多路复用器560的选择时钟信号SEL_CLK之间的相位差。在本发明构思的实施例中，“快时钟速度”可比常规时钟速度快约10％。在本发明构思的另一实施例中，“快时钟速度”可比常规时钟速度快约20％。在本发明构思的另一实施例中，“快时钟速度”可比常规时钟速度快约25％或更多。
串行流水线结构540可补偿从FIFO存储器520输出的数据与数据多路复用器560的选择时钟信号SEL_CLK之间的相位差。串行流水线结构540可包括k条串行流水线542_1至542_k(k是大于或等于2的自然数)。串行流水线542_1至542_k可分别响应于串行流水线驱动时钟信号SCLK_1至SCLK_k来操作。从FIFO存储器520至数据多路复用器560，串行流水线驱动时钟信号SCLK_1至SCLK_k的相位可变得更快。例如，第一串行流水线驱动时钟信号SCLK_1可具有与FIFO输出时钟信号FOCLK_1至FOCLK_n相同的相位或者具有比FIFO输出时钟信号FOCLK_1至FOCLK_n稍微更快的相位，并且第k串行流水线驱动时钟信号SCLK_k可具有与选择时钟信号SEL_CLK相同的相位或者具有比选择时钟信号SEL_CLK稍微更慢的相位。因此，由于通过串行流水线542_1至542_k发送数据的相位，从FIFO存储器520输出的数据的相位可变得逐渐更快，并且从串行流水线结构540最终输出的数据可具有与选择时钟信号SEL_CLK相同的相位。
串行流水线驱动时钟信号(SCLK)产生器550可产生所述多个串行流水线驱动时钟信号SCLK_1至SCLK_k。SCLK产生器550可根据内部时钟(例如，图4中的ICLK)的信号产生所述多个串行流水线驱动时钟信号SCLK_1至SCLK_k。然而，本发明构思的实施例不限于此，并且可根据例如数据多路复用器560的选择时钟信号SEL_CLK来产生所述多个串行流水线驱动时钟信号SCLK_1至SCLK_k。SCLK产生器550产生的串行流水线驱动时钟信号SCLK_1至SCLK_k的相位可按照从第k串行流水线驱动时钟信号SCLK_k至第一串行流水线驱动时钟信号SCLK_1的次序逐渐延迟。SCLK产生器550可包括多个相位延迟元件。可参照图4更详细地描述SCLK产生器550。
数据多路复用器560可响应于选择时钟信号SEL_CLK将作为并行数据发送的数据选择性地输出至输入/输出焊盘DQ[i]。可根据内部时钟信号ICLK产生选择时钟信号SEL_CLK，并且由于数据多路复用器560的选择时钟信号SEL_CLK直接与非易失性存储器装置的抖动特性关联，因此可将发送选择时钟信号SEL_CLK的路径设计为最小路径。此外，数据多路复用器560可称作串行器。
图3是示出根据本发明的示例实施例的FIFO存储器中的寄存器的图。
寄存器可包括输入传输门电路TGIN、输出传输门电路TGOUT和锁存器LATCH。锁存器LATCH可包括第一逆变器INV1和第二逆变器INV2。输入传输门电路TGIN可基于第一FIFO输入时钟信号FICLK1和FICLK1b将通过数据线输入的数据锁存至锁存器LATCH。输出传输门电路TGIN可基于第一FIFO输出时钟信号FOCLK1和FOCLK1b将锁存至锁存器LATCH的数据输出至数据焊盘。可按照与上述寄存器相同的方式实施图2所示的寄存器REG_1至REG_n。
图4是示出根据本发明构思的示例实施例的SCLK产生器550的图。
如以上参照图2的描述，SCLK产生器550可根据内部时钟信号ICLK产生所述多个串行流水线驱动时钟信号SCLK_1至SCLK_k。此外，参照图4，SCLK产生器550可根据选择时钟信号SEL_CLK产生所述多个串行流水线驱动时钟信号SCLK_1至SCLK_k。由于数据多路复用器560的选择时钟信号SEL_CLK与非易失性存储器装置的抖动特性直接关联，因此可将发送选择时钟信号SEL_CLK的路径设计为最小路径。
可按照从第k串行流水线驱动时钟信号SCLK_k至第一串行流水线驱动时钟信号SCLK_1的次序延迟串行流水线驱动时钟信号SCLK_1至SCLK_k的相位。例如，第一串行流水线驱动时钟信号SCLK_1可具有与从前一FIFO存储器输出的数据相同的相位或者具有比从前一FIFO存储器输出的数据稍微更快的相位。第k串行流水线驱动时钟信号SCLK_k可具有与选择时钟信号SEL_CLK相同的相位或者具有比与选择时钟信号SEL_CLK稍微更慢的相位。SCLK产生器550可包括多个相位延迟元件552_1至552_k。相位延迟元件552_1至552_k中的每一个可延迟输入时钟信号的相位并输出延迟的时钟信号。
SCLK产生器550产生的第k串行流水线驱动时钟信号SCLK_k可具有与选择时钟信号SEL_CLK相同的相位。然而，本发明构思不限于此。在另一示例中，第k串行流水线驱动时钟信号SCLK_k可以是通过稍微延迟选择时钟信号SEL_CLK的相位产生的信号。第k相位延迟元件552_k可通过稍微延迟第k串行流水线驱动时钟信号SCLK_k产生第k-1串行流水线驱动时钟信号SCLK_k-1。相似地，可通过稍微延迟第二串行流水线驱动时钟信号SCLK_2产生第一串行流水线驱动时钟信号SCLK_1。此外，例如，SCLK产生器550可通过稍微延迟第一串行流水线驱动时钟信号SCLK_1产生具有与FIFO输出时钟信号相同相位的FIFO输出时钟参考信号FOCLK_REF。可参照图8B描述FIFO输出时钟参考信号FOCLK_REF。
由于SCLK产生器550按照从第k串行流水线驱动时钟信号SCLK_k至第一串行流水线驱动时钟信号SCLK_1的次序延迟相位，因此串行流水线驱动时钟信号SCLK_1至SCLK_k的相位可按照从第一串行流水线驱动时钟信号SCLK_1至第k串行流水线驱动时钟信号SCLK_k的次序变得更快。因此，通过串行流水线发送的数据的相位可变得与数据多路复用器的选择时钟信号的相位一致。
图5是根据本发明构思的示例实施例的串行流水线驱动时钟信号的时序图。
参照图4和5，第k串行流水线驱动时钟信号SCLK_k可为相位与选择时钟信号SEL_CLK的相位相同或比选择时钟信号SEL_CLK稍微延迟的信号。串行流水线驱动时钟信号产生器可包括多个相位延迟元件，并且所述多个相位延迟元件可逐步地延迟串行流水线驱动时钟信号的相位。结果，第一串行流水线驱动时钟信号SCLK_1可具有与FIFO输出时钟信号FOCLK相同的相位或具有比FIFO输出时钟信号FOCLK稍微更快的相位。返回参照图5，串行流水线驱动时钟信号SCLK_1至SCLK_k的相位可按照从第k串行流水线驱动时钟信号SCLK_k至第一串行流水线驱动时钟信号SCLK_1的次序延迟。换句话说，相位可按照从第一串行流水线驱动时钟信号SCLK_1至第k串行流水线驱动时钟信号SCLK_k的次序变得更快。第一串行流水线驱动时钟信号SCLK_1可具有比FIFO输出时钟信号FOCLK稍微更快的相位。可参照图6和图7描述由于这种相位改变导致的数据的相位改变。
图6是示出根据本发明构思的示例实施例的输出缓冲器电路的图。
为了便于解释，将描述从一条数据线输出的数据流动。基于多个FIFO输入时钟信号，将从数据线输出的数据顺序地输入至FIFO存储器520，并且FIFO存储器520基于多个FIFO输出时钟信号顺序地输出数据。从FIFO存储器520输出的数据可称作FIFO输出数据FODAT。可将FIFO输出数据FODAT输入至串行流水线结构540。串行流水线结构540可包括四个串行流水线542_1至542_4。串行流水线的数量不限于此，并且串行流水线结构540可包括k条串行流水线(k是大于或等于2的自然数)。
可将FIFO输出数据FODAT输入至第一串行流水线542_1。第一串行流水线542_1可响应于第一串行流水线驱动时钟信号SCLK_1将输入数据输出。从第一串行流水线542_1输出的数据可称作第一串行流水线数据SDAT_1。可将第一串行流水线数据SDAT_1输入至第二串行流水线542_2。第二串行流水线542_2可响应于第二串行流水线驱动时钟信号SCLK_2将输入数据输出。从第二串行流水线542_2输出的数据可称作第二串行流水线数据SDAT_2。按照相同的考虑，从第三串行流水线542_3输出的数据可称作第三串行流水线数据SDAT_3，并且从第四串行流水线542_4输出的数据可称作第四串行流水线数据SDAT_4。可将第四串行流水线数据SDAT_4输入至数据多路复用器，并响应于选择时钟信号SEL_CLK将其发送至输入/输出焊盘。可参照图7描述FIFO输出数据和多个串行流水线数据SDAT_1至SDAT_4的时序图。
图7是根据本发明构思的示例实施例的数据的时序图。
响应于FIFO输出时钟信号FOCLK，可从FIFO存储器中输出FIFO输出数据FODAT。例如，FIFO存储器可响应于FIFO输出时钟信号FOCLK的上升沿顺序地输出FIFO输出数据FODAT。参照图7，响应于FIFO输出时钟信号FOCLK的上升沿，可输出DATA1、DATA2、DATA3、DATA4、DATA5等，作为FIFO输出数据FODAT。与选择时钟信号SEL_CLK相比，FIFO输出数据FODAT可具有延迟的相位。
第一串行流水线可响应于第一串行流水线驱动时钟信号SCLK_1输出第一串行流水线数据SDAT_1。例如，第一串行流水线可响应于第一串行流水线驱动时钟信号SCLK_1的下降沿输出第一串行流水线数据SDAT_1。参照图7，响应于第一串行流水线驱动时钟信号SCLK_1的下降沿，可输出DATA1、DATA2、DATA3、DATA4、DATA5等，作为第一串行流水线数据SDAT_1。
第二串行流水线可响应于第二串行流水线驱动时钟信号SCLK_2输出第二串行流水线数据SDAT_2。例如，第二串行流水线可响应于第二串行流水线驱动时钟信号SCLK_2的上升沿输出第二串行流水线数据SDAT_2。参照图7，响应于第二串行流水线驱动时钟信号SCLK_2的上升沿，可输出DATA1、DATA2、DATA3、DATA4、DATA5等，作为第二串行流水线数据SDAT_2。
第三串行流水线可响应于第三串行流水线驱动时钟信号SCLK_3输出第三串行流水线数据SDAT_3。例如，第三串行流水线可响应于第三串行流水线驱动时钟信号SCLK_3的下降沿输出第三串行流水线数据SDAT_3。参照图7，响应于第三串行流水线驱动时钟信号SCLK_3的下降沿，可输出DATA1、DATA2、DATA3、DATA4、DATA5等，作为第三串行流水线数据SDAT_3。
第四串行流水线可响应于第四串行流水线驱动时钟信号SCLK_4输出第四串行流水线数据SDAT_4。例如，第四串行流水线可响应于第四串行流水线驱动时钟信号SCLK_4的上升沿输出第四串行流水线数据SDAT_4。参照图7，响应于第四串行流水线驱动时钟信号SCLK_4的上升沿，可输出DATA1、DATA2、DATA3、DATA4、DATA5等，作为第四串行流水线数据SDAT_4。
第四串行流水线驱动时钟信号SCLK_4可具有与数据多路复用器的选择时钟信号SEL_CLK相同的相位。因此，最终从串行流水线输出的第四串行流水线数据SDAT_4可具有与选择时钟信号SEL_CLK相同的相位。由于第四串行流水线数据SDAT_4与选择时钟信号SEL_CLK之间没有相位差，因此可确保数据有效窗口以增大非易失性存储器装置的时钟速度，从而有利于非易失性存储器装置的高速操作。
图8A和图8B是示出根据本发明构思的示例实施例的FIFO输入时钟产生器510a和510b和FIFO输出时钟产生器530a和530b的图。
参照图8A，FIFO输入时钟产生器510a可利用内部时钟信号ICLK产生所述多个FIFO输入时钟信号FICLK_1至FICLK_n(n是自然数)。内部时钟信号ICLK可为从外部(存储器控制器)输入的外部时钟信号，并且可为通过非易失性存储器装置中的振荡器产生的信号。例如，内部时钟信号ICLK可为从存储器控制器输入的读取使能信号。FIFO输出时钟产生器530a可通过利用内部时钟信号ICLK产生所述多个FIFO输出时钟信号FOCLK_1至FOCLK_n，以具有预设潜伏期。与所述多个FIFO输入时钟信号FICLK_1至FICLK_n相比，所述多个FIFO输出时钟信号FOCLK_1至FOCLK_n可具有对应于传播延迟的潜伏期。
参照图8B，FIFO输入时钟产生器510b可利用内部时钟信号ICLK产生所述多个FIFO输入时钟信号FICLK_1至FICLK_n(n是自然数)。内部时钟信号ICLK可为从外部(存储器控制器)输入的外部时钟信号，并且可为通过非易失性存储器装置中的振荡器产生的信号。FIFO输出时钟产生器530b可从SCLK产生器550接收FIFO输出时钟参考信号FOCLK_REF，并且根据FIFO输出时钟参考信号FOCLK_REF产生所述多个FIFO输出时钟信号FOCLK_1至FOCLK_n。FIFO输出时钟参考信号FOCLK_REF可具有与第一串行流水线驱动时钟信号SCLK_1相同的相位或具有比第一串行流水线驱动时钟信号SCLK_1稍微延迟的相位。
参照图8A和图8B，可将通过FIFO输入时钟产生器510a和510b产生的所述多个FIFO输入时钟信号FICLK_1至FICLK_n输入至FIFO存储器，从而FIFO存储器顺序地接收数据。可将通过FIFO输出时钟产生器530a和530b产生的所述多个FIFO输出时钟信号FOCLK_1至FOCLK_n输入至FIFO存储器，从而FIFO存储器顺序地输出数据。
图9是示出根据本发明构思的示例实施例的各种时钟信号产生处理的图。
非易失性存储器装置可包括内部时钟产生器700。可根据通过内部时钟产生器700产生的时钟信号来产生内部时钟信号ICLK。内部时钟产生器700可产生延迟了整个流水线结构的潜伏期的内部时钟信号。此外，可通过参照由内部时钟产生器700产生的时钟信号和外部时钟信号ECLK产生内部时钟信号ICLK。由于非易失性存储器装置包括内部时钟产生器700，因此外部可看不出流水线潜伏期。
内部时钟信号ICLK可通过延迟调整电路515精细调整并且输入至FIFO输入时钟产生器510。FIFO输入时钟产生器510可根据精细调整的内部时钟信号ICLK产生多个FIFO输入时钟信号FICLK<n:1>。在本发明构思的实施例中，术语“精细调整”可小于内部时钟信号的约10％调整。在本发明构思的另一实施例中，术语“精细调整”可小于内部时钟信号的约5％调整。在本发明构思的另一实施例中，术语“精细调整”可小于内部时钟信号的约3％调整。在本发明构思的另一实施例中，术语“精细调整”可小于内部时钟信号的约1％调整。
非易失性存储器装置可包括潜伏期计数器535。潜伏期计数器535可对内部时钟信号ICLK进行预定次数的计数，然后将内部时钟信号ICLK发送至FIFO输出时钟产生器530。通过潜伏期计数器535计数的潜伏期可为传播延迟对应的潜伏期。
由于连接至数据输入/输出焊盘的数据多路复用器的选择时钟信号SEL_CLK直接与非易失性存储器装置的抖动特性关联，可将发送选择时钟信号SEL_CLK的路径设计为最小路径。SCLK产生器550可根据内部时钟信号ICLK或选择时钟信号SEL_CLK产生多个串行流水线驱动时钟信号SCLK<k:1>。可参照图4详细描述SCLK产生器550。
图10是示出根据本发明构思的示例实施例的非易失性存储器装置10的图。
非易失性存储器装置10可包括存储器单元阵列100、用于暂时存储存储器单元阵列100的页数据的页缓冲器电路400以及输出缓冲器电路500，并且还可包括比较逻辑450。非易失性存储器装置10可包括多个页缓冲器电路400。页缓冲器电路400可通过m条数据线DL_1至DL_m(m是自然数)连接至输出缓冲器电路500。在数据读取模式中，输出缓冲器电路500可通过数据线DL_1至DL_m从页缓冲器电路400中读取数据。
比较逻辑450可连接至数据线DL_1至DL_m。比较逻辑450可比较通过数据线DL_1至DL_m发送的数据，以确保数据读取操作中的数据完整性。参照图10，比较逻辑450检查通过所有数据线DL_1至DL_m发送的数据的完整性。然而，本发明构思不限于此。例如，比较逻辑450可检查发送至数据线DL_1至DL_m中的至少一条的数据的完整性。
输出缓冲器电路500可包括分别连接至数据线DL_1至DL_m的混合流水线结构。混合流水线结构可包括FIFO存储器520_1至520_m以及对应的串行流水线540_1至540_m。输出缓冲器电路500可包括分别连接至数据输入/输出焊盘DQ_1至DQ_m的数据多路复用器560_1至560_m。FIFO存储器520_1至520_m可分别包括n个寄存器REG_1至REG_n(n是自然数)。寄存器REG_1至REG_n可分别基于所述多个FIFO输入时钟信号FICLK_1至FICLK_n接收通过数据线DL1至DL_m发送的数据，并且可分别基于所述多个FIFO输出时钟信号FOCLK_1至FOCLK_n将数据发送至串行流水线540_1至540_m。串行流水线540_1至540_m中的每一个可包括响应于多个串行流水线驱动时钟信号SCLK<k:1>操作的多个串行流水线。随着通过由所述多个串行流水线驱动时钟信号SCLK<k:1>操作的串行流水线540_1至540_m发送数据，可调整从FIFO存储器520_1至520_m输出的数据的相位。可分别通过数据多路复用器560_1至560_m将通过串行流水线540_1至540_m发送的数据发送至数据输入/输出焊盘DQ_1至DQ_m。
输出缓冲器电路500可包括FIFO输入时钟产生器510、FIFO输出时钟产生器530和SCLK产生器550。可参照图9描述FIFO输入时钟产生器510、FIFO输出时钟产生器530和SCLK产生器550产生各种时钟信号的机制。
由于输出缓冲器电路500包括混合流水线结构，其包括FIFO存储器520_1至520_m和串行流水线540_1至540_m，因此输出缓冲器电路500可顺序地接收和输出数据。随着输出数据与数据多路复用器560_1至560_m的选择时钟信号SEL_CLK之间的相位差被消除，没有对存储装置的操作形成有害影响的相位差，可有利于非易失性存储器装置10的高速操作。根据本发明构思的实施例的高速操作的一个非限制示例可为约1200-2500MBps的读取操作。本发明构思的其它实施例可具有不同的范围，用于高速操作与低速操作的考虑。
图11是示出根据本发明构思的示例实施例的非易失性存储器装置20的图。
例如，非易失性存储器装置20可包括具有多个存储器单元阵列和多个流水线输出级501和502的输出缓冲器电路500。例如，非易失性存储器装置20可包括两个存储器单元阵列，并且输出缓冲器电路500可包括第一流水线输出级501和第二流水线输出级502。
为了便于解释，将描述通过连接至页缓冲器电路的第i数据线读取的数据的路径。可根据数据读取命令从各个存储器单元阵列中读取数据。可将通过数据线从各个数据页缓冲器电路输出的数据发送至第一流水线输出级501。第一流水线输出级501可仅包括波流水线结构，并且可包括FIFO存储器521_1和521_2。发送至第一流水线输出级501的数据可通过具有波流水线结构的数据路径基于多个FIFO输入时钟信号顺序地输入至FIFO存储器521_1和521_2，并且可基于多个FIFO输出时钟信号从FIFO存储器521_1和521_2中顺序地输出。
从第一流水线输出级501输出的数据可被第一数据多路复用器525选择并被发送至第二流水线输出级502。
第二流水线输出级502可包括混合流水线结构，其为波流水线结构与串行流水线结构的组合。第二流水线输出级502可包括FIFO存储器522和串行流水线结构540。串行流水线结构540可包括多个串行流水线。发送至第二流水线输出级502的数据可基于多个FIFO输入时钟信号顺序地输入至FIFO存储器522，并且可基于多个FIFO输出时钟信号顺序地从FIFO存储器522输出。可通过串行流水线结构540将从FIFO存储器522输出的数据发送至第二数据多路复用器560。随着数据通过串行流水线结构540发送，从FIFO存储器522输出的数据的相位可变得逐渐更快，并且最终从串行流水线结构540输出的数据可与第二数据多路复用器560的选择时钟具有相同的相位。
可通过第二数据多路复用器560将从第二流水线输出级502输出的数据发送至数据输入/输出焊盘DQ[i]。由于非易失性存储器装置20包括混合流水线结构，非易失性存储器装置20可在高速操作模式中操作。然而，包括本文所述的混合流水线结构的非易失性存储器装置20的构造不限于此。例如，仅第一流水线输出级501可包括混合流水线结构，或者第一流水线输出级501和第二流水线输出级502二者均可包括混合流水线结构。
图12A是示出根据本发明构思的示例实施例的混合流水线输出级HPO的图。
为了描述图13至图16的非易失性存储器装置，可将图12A所示的混合流水线输出级HPO模块化。混合流水线输出级HPO可通过m条数据输入线DATA LINE_in_1至DATA LINE_in_m(m是自然数)接收数据，并且可通过m条数据输出线DATA LINE_out_1至DATA LINE_out_m输出数据。
通过数据输入线DATA LINE_in_1至DATA LINE_in_m输入至混合流水线输出级HPO的数据可通过包括FIFO存储器520a_1至520a_m和串行流水线结构540a_1至5401_m的混合流水线结构发送，并且通过数据输出线DATA LINE_out_1至DATA LINE_out_m输出。
FIFO存储器520a_1至520a_m中的每一个可包括n个寄存器REG_1至REG_n。FIFO存储器520a_1至520a_m可基于所述多个FIFO输入时钟信号FICLK_1至FICLK_n顺序地接收数据并且基于所述多个FIFO输出时钟信号FOCLK_1至FOCLK_n顺序地输出数据。混合流水线输出级HPO可包括用于产生所述多个FIFO输入时钟信号FICLK_1至FICLK_n的FIFO输入时钟产生器510a和用于产生所述多个FIFO输出时钟信号FOCLK_1至FOCLK_n的FIFO输出时钟产生器530a。为了示出的目的，可以理解，FIFO存储器520a_1至520a_m、FIFO输入时钟产生器510a和FIFO输出时钟产生器530a的操作与以上参照图1至图9描述的那些一致。
串行流水线540a_1至540a_m中的每一个可包括多个串行流水线，并且各个串行流水线可响应于串行流水线驱动时钟信号SCLK<k:1>操作。混合流水线输出级HPO可包括产生所述多个串行流水线驱动时钟信号SCLK<k:1>的SCLK产生器550a。随着数据通过串行流水线540a_1至540a_m发送，从FIFO存储器520a_1至520a_m输出的数据的相位可变得更快，并且最终输出数据可具有与连接的数据多路复用器的选择时钟信号相同的相位。可以理解，串行流水线540a_1至540a_m和SCLK产生器550a的操作与以上参照图1至图9描述的那些一致。
图12B是示出根据本发明构思的示例实施例的波流水线输出级WPO的图。
在图13至图16的非易失性存储器装置的描述中，图12B所示的波流水线输出级WPO可被模块化。波流水线输出级WPO可通过m条数据输入线DATA LINE_in_1至DATA LINE_in_m(m是自然数)接收数据，并且通过m条数据输出线DATA LINE_out_1至DATA LINE_out_m输出数据。
通过数据输入线DATA LINE_in_1至DATA LINE_1_m输入至波流水线输出级WPO的数据可通过FIFO存储器520b_1至520b_m被发送，并且通过数据输出线DATA LINE_out_1至DATA LINE_out_m输出。
FIFO存储器520b_1至520b_m中的每一个可包括n个寄存器REG_1至REG_n。FIFO存储器520b_1至520b_m可基于所述多个FIFO输入时钟信号FICLK_1至FICLK_n顺序地接收数据，并且基于所述多个FIFO输出时钟信号FOCLK_1至FOCLK_n顺序地输出数据。波流水线输出级WPO可包括用于产生所述多个FIFO输入时钟信号FICLK_1至FICLK_n的FIFO输入时钟产生器510b和用于产生所述多个FIFO输出时钟信号FOCLK_1至FOCLK_n的FIFO输出时钟产生器530b。可以理解，FIFO存储器520b_1至520b_m、FIFO输入时钟产生器510b和FIFO输出时钟产生器530b的操作与上面参照图1至图9描述的那些相同。
图13是示出根据本发明构思的示例实施例的非易失性存储器装置20的图。
非易失性存储器装置20可包括两个存储器单元阵列、分别与其连接的页缓冲器电路、第一流水线输出级501、第二流水线输出级502以及比较逻辑505_1和505_2。非易失性存储器装置20可包括：第一数据多路复用器525，其用于选择从第一流水线输出级501输出的数据和将数据发送至第二流水线输出级502；以及第二数据多路复用器560，其将从第二流水线输出级502输出的数据发送至数据输入/输出焊盘DQ<m:1>。
第一流水线输出级501可包括通过数据线DL连接至对应的存储器单元阵列的两个波流水线输出级WPO1_1和WPO1_2。比较逻辑505_1、505_2可分别连接至波流水线输出级WPO1_1和WPO1_2。比较逻辑505_1和505_2可将输出数据与期望的数据进行比较，以检查输出数据的完整性。可参照图12B描述波流水线输出级WPO1_1和WPO1_2。
第二流水线输出级502可包括混合流水线输出级HPO2。随着数据通过混合流水线输出级HPO2发送，输入至混合流水线输出级HPO2的数据的相位可变得更快。最终从混合流水线输出级HPO2输出的数据可具有与第二数据多路复用器560的选择时钟信号SEL_CLK相同的相位或稍微不同的相位。可参照图12A描述混合流水线输出级HPO2。
第二数据多路复用器560可响应于选择时钟信号SEL_CLK将通过m条数据线发送的数据输出至m个数据输入/输出焊盘DQ<m:1>。第二数据多路复用器560可包括m个多路复用器。
由于非易失性存储器装置20包括上述混合流水线结构，因此可顺序地输入和输出数据，并且可消除数据与第二数据多路复用器560的选择时钟信号SEL_CLK之间的相位差。结果，可确保数据有效窗口，并且可有利于非易失性存储器装置20的高速操作。
图14是示出根据本发明构思的示例实施例的非易失性存储器装置20的图。
图14示出了其中图13的结构之一结合一个数据输入/输出焊盘DQ[i]操作的一个示例结构。换句话说，第一流水线输出级可包括两个波流水线输出级WPO1_1和WPO1_2，并且第二流水线输出级可包括作为波流水线结构与串行流水线结构的组合的混合流水线输出级HPO2。
非易失性存储器装置20可包括两个存储器单元阵列、分别与其连接的页缓冲器电路、第一流水线输出级、第二流水线输出级、比较逻辑503_1和503_2、第一数据多路复用器525、第二数据多路复用器560、时钟多路复用器539、潜伏期计数器535_1至535_3和时钟输入选择器537_1和537_2。
在数据读取操作中，基于阵列选择信号ARRAY_SEL在第一流水线输出级中确定数据路径。例如，当从第一存储器单元阵列中读取数据时，第一FIFO输入时钟产生器511_1和第一FIFO输出时钟产生器531_1根据阵列选择信号ARRAY_SEL被激活，并且操作包括第一FIFO存储器521_1的第一波流水线输出级WPO1_1。此外，根据与阵列选择信号ARRAY_SEL反相的信号，第二FIFO输入时钟产生器511_2和第二FIFO输出时钟产生器531_2不被激活，因此包括第二FIFO存储器521_2的第二波流水线输出级WPO1_2可不操作。因此，可从第一存储器单元阵列中读取数据，通过第一FIFO存储器521_1发送该数据，并且将其发送至第一数据多路复用器525。可通过第二流水线输出级和第二数据多路复用器560将被发送至第一数据多路复用器525的数据发送至数据输入/输出焊盘DQ[i]。
第二流水线输出级的第三FIFO输入时钟产生器512可接收从由第一FIFO输出时钟产生器531_1和第二FIFO输出时钟产生器531_2输出的时钟信号中选择的信号，并且匹配从第一流水线输出级501的第一FIFO输出时钟产生器531_1和第二FIFO输出时钟产生器531_2输出的时钟信号的相位。因此，时钟多路复用器539可存在于第一流水线输出级501与第二流水线输出级之间。时钟多路复用器539可选择通过第一FIFO输出时钟产生器531_1和第二FIFO输出时钟产生器531_2产生的时钟信号之一，并且将选择的时钟信号发送至第二流水线输出级。根据本发明构思的示例实施例，时钟多路复用器539可响应于阵列选择信号ARRAY_SEL选择信号。然而，时钟多路复用器539的操作不限于此。
由于非易失性存储器装置20包括上述混合流水线结构，因此可顺序地输入和输出数据，并且可消除数据与第二数据多路复用器560的选择时钟信号SEL_CLK之间的相位差。结果，可确保数据有效窗口，并且可有利于非易失性存储器装置20的高速操作。
图15是示出根据本发明构思的示例实施例的非易失性存储器装置20的图。
非易失性存储器装置20可包括两个存储器单元阵列、分别与其连接的页缓冲器电路、第一流水线输出级501、第二流水线输出级502、第一数据多路复用器525、第二数据多路复用器560以及比较逻辑505_1和505_2。
第一流水线输出级501可包括分别通过数据线DL连接至页缓冲器电路的混合流水线输出级HPO1_1和HPO1_2。可通过混合流水线输出级HPO1_1和HPO1_2将通过数据线DL发送的数据发送至第一数据多路复用器525。可参照图12A描述混合流水线输出级HPO1_1和HPO1_2。
第二流水线输出级502可包括连接至第一数据多路复用器525和第二数据多路复用器560的混合流水线输出级HPO2。从第一数据多路复用器525发送的数据可通过混合流水线输出级HPO2发送至第二数据多路复用器560。可参照图12A描述混合流水线输出级HPO2。
由于非易失性存储器装置20包括上述混合流水线结构，因此可顺序地输入和输出数据，并且可消除数据与第二数据多路复用器560的选择时钟信号(SEL_CLK)的相位差，并且在确保窗口(数据有效窗口)的同时可有利于非易失性存储器装置20的数据有效速度操作。
由于非易失性存储器装置20包括上述混合流水线结构，可顺序地输入和输出数据，并且可消除数据与第二数据多路复用器560的选择时钟信号SEL_CLK之间的相位差。结果，可确保数据有效窗口，并且可有利于非易失性存储器装置20的高速操作。
图16是示出根据本发明构思的示例实施例的非易失性存储器装置30的图。
非易失性存储器装置30包括多个存储器单元阵列、分别与其连接的页缓冲器电路、第一流水线输出级501、第二流水线输出级502、第三流水线输出级503、数据多路复用器525_1、525_2、526和560以及比较逻辑505_1至505_4、506_1和506_2。
第一流水线输出级501可包括多个波流水线输出级WPO1_1、WPO1_2、WPO1_3和WPO1_4，并且第二流水线输出级502可包括多个波流水线输出级WPO2_1和WPO2_2。可参照图12B描述波流水线输出级WPO1_1、WPO1_2、WPO1_3、WPO1_4、WPO2_1和WPO2_2。
第三流水线输出级503可包括混合流水线输出级HPO3。随着通过混合流水线输出级HPO3发送相位延迟的数据，相位延迟的数据的相位可变得更快。最终从混合流水线输出级HPO 3输出的数据可具有与第四数据多路复用器560的选择时钟信号SEL_CLK相同的相位。可参照图12A描述混合流水线输出级HPO3。
由于非易失性存储器装置30包括上述混合流水线结构，可顺序地输入和输出数据，并且可消除数据与第四数据多路复用器560的选择时钟信号SEL_CLK之间的相位差。结果，可确保数据有效窗口并且可有利于非易失性存储器装置30的高速操作。
图17是示出根据本发明构思的示例实施例的存储装置1000的图。
存储装置1000可包括至少一个非易失性存储器装置1100和存储器控制器1200。非易失性存储器装置1100可实施为以上参照图1至图16所述的非易失性存储器装置。换句话说，非易失性存储器装置1100可包括混合流水线结构。非易失性存储器装置1100可包括多个存储器块，所述多个存储器块中的每一个可包括多页，并且所述多页中的每一页可包括多个存储器单元。
根据本发明构思的示例实施例，非易失性存储器装置1100可在存储器控制器1200的控制下按照高速模式或低速模式操作。存储器控制器1200可根据外部请求或内部请求确定在高速模式或低速模式下操作非易失性存储器装置1100。
存储器控制器1200可确定非易失性存储器装置1100进入失效位计数(FBC)模式。例如，存储器控制器1200可在高速模式下在读取操作中确定非易失性存储器装置1100进入FBC模式。
存储器控制器1200可确定调整非易失性存储器装置1100的多个流水线输出级中的至少一个的潜伏期。潜伏期可包括控制包括在非易失性存储器装置1100中的至少一个FIFO存储器的多个FIFO输出时钟信号相对于多个FIFO输入时钟信号的传播延迟潜伏期。
由于非易失性存储器装置1100包括波流水线结构和串行流水线结构，因此根据本发明构思的一个或多个实施例的存储装置1000可在确保数据有效窗口的同时高速地执行数据读取操作。
图18是示出根据本发明构思的示例实施例的固态驱动器(SSD)2000的图。
SSD 2000可包括多个非易失性存储器装置2100和SSD控制器2200。非易失性存储器装置2100可实施为以上参照图1至图16所述的非易失性存储器装置。换句话说，非易失性存储器装置2100可包括混合流水线结构。
SSD控制器2200可通过多个通道CH1至CHn(n是大于或等于2的自然数)连接至非易失性存储器装置2100。SSD控制器2200可包括至少一个处理器2210、ECC引擎2220、主机接口2230、缓冲器存储器2240和非易失性存储器接口2250。
ECC引擎2220可计算关于在编程操作中将被编程的数据的纠错码值，基于纠错码值校正在读取操作中读出的数据的错误，并且校正在数据恢复操作中从非易失性存储器装置2100恢复的数据的错误。
主机接口2230可提供与外部装置的接口功能。此外，主机接口2230可通过各种接口实施，并且可通过多个接口实施。
非易失性存储器接口2250可提供与非易失性存储器装置2100的接口功能。
由于非易失性存储器装置2100包括波流水线结构和串行流水线结构，因此根据本发明构思的一个或多个实施例的SSD 2000可在确保数据有效窗口的同时高速执行数据读取操作。
图19A是用于执行根据本发明构思的示例实施例的非易失性存储器装置的内部时钟信号ICLK的调整操作的算法。
参照图19A，在操作S1900，对非易失性存储器装置的内部时钟信号ICLK进行预定次数的计数。潜伏期计数器可用于对内部时钟信号ICLK计数。潜伏期计数器可传播延迟对应的潜伏期计数。例如，可将内部时钟信号ICLK提供至FIFO输出时钟产生器(例如，图9所示的FIFO输出时钟产生器530)。
在操作S1905，比较逻辑可确定内部时钟信号ICLK的潜伏期计数指示传播延迟。可将潜伏期计数与预存储的值进行比较。在没有传播延迟的情况下，操作随后可周期性地重复操作S1900。
在操作S1910，当在操作S1905确定存在传播延迟时，可例如通过延迟调整电路515调整内部时钟信号ICLK的产生，并且可将调整的内部时钟信号ICLK提供至FIFO输入时钟产生器510，以基于调整的内部时钟信号ICLK产生FIFO输入时钟信号。因此，可通过调整内部时钟信号ICLK补偿流水线潜伏期。本领域普通技术人员应该理解并认识到，可将前述算法应用于本发明构思的各个实施例，例如，可存在例如第一流水线输出级501和第二流水线输出级502的多个流水线输出级，以及具有三个或更多个流水线输出级的结构。
图19B是示出根据本发明构思的实施例的消除非易失性存储器装置的相位差的操作的概览的算法。
在操作S1950，通过FIFO存储器存储数据。数据通过具有例如以上至少参照图2讨论的波流水线结构的数据路径发送至FIFO存储器。根据提供至FIFO存储器的多个FIFO输入时钟信号存储数据。
在操作S1955，FIFO存储器部分地基于接收到的FIFO输出时钟信号输出存储的数据中的至少一些。数据输出至连接至FIFO存储器的串行流水线结构的输入。串行器连接至串行流水线结构的输出。
在操作S1960，串行流水线产生将被分别提供至所述多个串行流水线的多个串行流水线驱动时钟信号。串行流水线驱动时钟信号补偿从FIFO存储器输出的存储的数据与施加至连接的串行器的选择时钟信号之间的相位差。
在操作S1965，基于选择时钟信号通过串行器将数据输出至输入/输出焊盘。随着FIFO存储器的输出数据与串行器的选择时钟信号SEL_CLK之间的相位差消除，可有利于非易失性存储器装置的高速操作。
因此，作为仅包括波流水线的常规结构，存在尝试增大操作速度的问题。例如，即使可增大存储系统的时钟速度，页缓冲器电路至数据多路复用器/串行器的路径的延迟时间也恒定，这造成了增大的潜伏期。随着潜伏期增大，FIFO存储器的深度增大，并且可在FIFO存储器输出级存在增大的输出负载。增大的输出负载导致至数据多路复用器的传输时间和信号延迟增加，导致信号与控制数据多路复用器的选择时钟信号SEL_CLK之间的相位差。尤其在存储器装置的高速操作中的相位差产生了关于数据有效窗口的问题。因此，常规结构具有不利地影响高速操作的尝试的许多缺点。
与常规结构的缺点和问题相比，本发明构思的实施例提高了计算机功能性和能力，并且还提高了其中利用存储器装置的其它领域中的技术操作。例如，在本发明构思的实施例中，存储器装置具有其中串行流水线结构串联连接至FIFO存储器输出级的结构，并且多个串行流水线可连接至FIFO存储器。随着所述多个串行流水线由串行流水线驱动时钟信号控制，通过数据路径延迟的数据的相位可通过在朝着数据多路复用器的方向上增大驱动时钟信号的速度而加速，这是相对于页缓冲器电路至数据多路复用器/串行器的路径的恒定延迟时间的改进。
本发明构思的实施例提供了相对于常规结构的改进，因为当通过串行流水线结构传输数据时，从FIFO存储器输出的数据的相位逐渐变快，从而导致串行流水线结构输出的数据的相位可与数据多路复用器560的选择的时钟信号的相位相同。因此，本发明构思的实施例提供了一种相对于常规结构具有更高的操作速度的结构，并且克服了与常规结构的相位差和信号延迟相关的问题。
虽然上文中已经具体示出并描述了本发明构思的实施例，但是本领域普通技术人员应该理解，在不脱离所附权利要求的精神和范围的情况下，可在其中作出各种形式和细节上的改变。

Claims (20)

1.一种非易失性存储器装置，包括：
先进先出存储器，其被构造为基于多个先进先出输入时钟信号存储通过具有波流水线结构的数据路径发送的数据，并且基于多个先进先出输出时钟信号输出存储的数据；
串行器，其被构造为基于选择时钟信号将数据输出至输入/输出焊盘；以及
串行流水线结构，其连接在所述先进先出存储器与所述串行器之间，并且被构造为补偿从所述先进先出存储器输出的存储的数据与所述选择时钟信号之间的相位差。
2.根据权利要求1所述的非易失性存储器装置，其中，所述串行流水线结构包括多个串行流水线，并且所述非易失性存储器装置还包括：
串行流水线驱动时钟产生器，其被构造为产生用于控制所述多个串行流水线的多个串行流水线驱动时钟信号。
3.根据权利要求2所述的非易失性存储器装置，其中，所述多个串行流水线驱动时钟信号的相位从所述串行器至所述先进先出存储器进行延迟。
4.根据权利要求2所述的非易失性存储器装置，其中，根据所述选择时钟信号产生所述多个串行流水线驱动时钟信号。
5.根据权利要求4所述的非易失性存储器装置，其中，根据内部时钟信号和外部时钟信号产生所述选择时钟信号，并且所述非易失性存储器装置还包括：
内部时钟信号产生器，其被构造为产生与整个流水线结构的潜伏期对应的内部时钟信号。
6.根据权利要求2所述的非易失性存储器装置，其中，所述串行流水线驱动时钟产生器包括多个相位延迟元件，所述多个相位延迟元件被构造为顺序地延迟所述多个串行流水线驱动时钟信号的相位。
7.根据权利要求1所述的非易失性存储器装置，其中，所述先进先出存储器包括多个寄存器，其被构造为基于所述多个先进先出输入时钟信号接收数据，并且所述非易失性存储器装置还包括：
先进先出输入时钟产生器，其被构造为产生所述多个先进先出输入时钟信号。
8.根据权利要求7所述的非易失性存储器装置，其中，所述多个寄存器基于所述多个先进先出输出时钟信号输出数据，并且所述非易失性存储器装置还包括：
先进先出输出时钟产生器，其被构造为利用与传播延迟对应的内部时钟信号产生所述多个先进先出输出时钟信号。
9.根据权利要求1所述的非易失性存储器装置，还包括：
比较逻辑，其连接至所述数据路径，并且被构造为将期望的数据与通过所述数据路径发送的数据进行比较。
10.一种非易失性存储器装置，包括：
至少一个存储器单元阵列；
多个页缓冲器电路，其通过多条位线连接至所述至少一个存储器单元阵列；以及
输出缓冲器电路，其连接至所述多个页缓冲器电路，并且包括至少一个流水线输出级，
其中，所述至少一个流水线输出级包括混合流水线输出级，所述混合流水线输出级包括先进先出存储器和串行流水线结构。
11.根据权利要求10所述的非易失性存储器装置，其中，所述输出缓冲器电路包括：
第一流水线输出级，其连接至所述多个页缓冲器电路并且包括具有第一先进先出存储器的多个波流水线；
第一数据多路复用器，其被构造为选择从所述第一流水线输出级输出的多条数据之一；以及
第二流水线输出级，其被构造为接收通过所述第一数据多路复用器选择的数据，并且包括所述混合流水线输出级。
12.根据权利要求11所述的非易失性存储器装置，其中，所述第二流水线输出级包括：
第二先进先出存储器；以及
多个串行流水线，其串联连接至所述第二先进先出存储器，
串行流水线时钟产生器，其被构造为调整多个串行流水线驱动时钟信号，以从所述第二先进先出存储器开始一直增大从所述多个串行流水线输出的数据的相位。
13.根据权利要求11所述的非易失性存储器装置，其中，所述第二流水线输出级包括：
第二先进先出存储器；以及
多个串行流水线，其串联连接至所述第二先进先出存储器，并且非易失性存储器装置还包括：
串行流水线驱动时钟产生器，其被构造为产生多个串行流水线驱动时钟信号，以驱动所述多个串行流水线。
14.根据权利要求13所述的非易失性存储器装置，其中，所述串行流水线驱动时钟产生器包括多个时钟相位延迟元件。
15.根据权利要求13所述的非易失性存储器装置，还包括：
第二数据多路复用器，其连接至所述第二流水线输出级，并且被构造为响应于选择时钟信号进行操作，
其中，根据所述选择时钟信号产生所述多个串行流水线驱动时钟信号。
16.根据权利要求10所述的非易失性存储器装置，其中，所述先进先出存储器包括多个寄存器，其被构造为基于多个先进先出输入时钟信号接收数据，并且所述非易失性存储器装置还包括：
先进先出输入时钟产生器，其被构造为产生所述多个先进先出输入时钟信号。
17.根据权利要求16所述的非易失性存储器装置，其中，所述多个寄存器基于多个先进先出输出时钟信号输出数据，并且所述非易失性存储器装置还包括：
先进先出输出时钟产生器，其被构造为利用与传播延迟对应的内部时钟信号产生所述多个先进先出输出时钟信号。
18.一种存储装置，包括：
至少一个非易失性存储器装置，其包括：
先进先出存储器，其被构造为顺序地接收通过具有波流水线结构的数据路径发送的数据并顺序地输出数据；以及
串行流水线结构，其被构造为使输出数据的相位超前，并且输出所述相位超前的输出数据；以及
存储器控制器，其被构造为确定是否按照比低速操作模式更快地操作的高速操作模式控制所述至少一个非易失性存储器装置，
其中，所述存储器控制器被构造为调整用于在所述高速操作模式下操作所述至少一个非易失性存储器装置的潜伏期。
19.根据权利要求18所述的存储装置，其中，所述先进先出存储器包括多个寄存器，其被构造为基于多个先进先出输入时钟信号接收数据，并且基于多个先进先出输出时钟信号输出数据，并且
所述潜伏期包括所述多个先进先出输出时钟信号相对于所述多个先进先出输入时钟信号的传播延迟潜伏期。
20.根据权利要求19所述的存储装置，其中，所述至少一个非易失性存储器装置还包括：数据多路复用器，其被构造为在数据读取模式下基于选择时钟信号将数据输出至输入/输出焊盘，
其中，输入至所述串行流水线结构的数据实质上具有与所述多个先进先出输出时钟信号相同的相位，并且
从所述串行流水线结构输出的数据实质上具有与所述选择时钟信号相同的相位。
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