CN100499073C - 半导体芯片制造方法 - Google Patents

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Abstract

在包括如下步骤的过程中，执行半导体芯片制造过程：保护片粘贴过程，用于将保护片粘贴到半导体晶片的第一表面上，以使所述片与TEG接触；掩膜放置过程，用于在与所述晶片的第一表面相对的第二表面上放置掩膜；等离子体蚀刻过程，用于执行蚀刻，从第二表面去除与划分区相对应的部分，并将器件形成区划分成单个的半导体芯片；以及TEG去除过程，用于通过剥离保护片，与保护片一并地去除残留在划分区中和贴在保护片上的TEG剩余部分。

Description

半导体芯片制造方法
技术领域
本发明涉及半导体芯片的制造方法，半导体芯片包括半导体晶片上的独立的半导体器件，在半导体晶片的第一表面上形成有半导体器件，半导体器件排列在由划分区和划分区中放置的TEG限定的多个器件形成区中，沿划分区对器件形成区进行独立划分。
背景技术
在现有技术中，已知多种划分半导体晶片的多个半导体芯片的制造方法。例如，已知一种方法，其中在单晶硅之类的晶片上设置的多个器件形成区中一并形成半导体器件，沿位于相邻器件形成区之间的划分区对晶片进行机械切割(即，切割)，从而将器件形成区独立划分，以制造半导体芯片。
此外，在这种晶片中，将称作TEG的评估器件或测试器件、或测试元件组形成在划分区中。在半导体芯片制造过程的多个步骤中，通过使用由此形成的TEG检查多种特性，以监控实际的器件特性。
此外，在通常情况下，这种TEG由包含硅、二氧化硅和其他多种金属和无机物质的材料形成，硅和二氧化硅一般是晶片的主要材料。此外，在检查多种特性之后，不再需要形成的TEG，通过沿划分区进行晶片切割的步骤中的切割(即，切割)，去除TEG。
近年来，虽然已不断减缩(狭窄化)划分区，以增加每个晶片可获得的半导体芯片的数目，但是从可靠地执行多种电气测量的角度看来，使TEG形成区的宽度变窄是受到限制的。所以，通过减小TEG形成区的边缘部分与划分区的边缘部分之间的间隙，使划分区变窄。
另一方面，在将晶片切割成小块的过程中，由刀片切割期间的撞击容易导致产生细小碎片的削片和产生细小裂缝的微裂纹，因此，有必要在与器件形成区相隔一定距离的位置上执行刀片切割。所以，如果如上所述进一步缩减划分区，则会出现无法通过切割完全去除TEG的情况。如果部分地残留有未去除的TEG，由于安装半导体芯片时TEG与配线图案接触，则引起短路等发生，有可能导致电路失灵等问题。
为了抑制该问题的发生，已考虑了多种方法作为切割去除TEG的方法，例如，如日本未审专利公开No.2002-231659和No.2001-60568中所公开的方法。
发明内容
近年来，使用等离子体蚀刻的等离子体切割作为用于晶片划分的新颖切割技术(例如，参照日本未审专利公开No.2004-172365和No.2003-197569)，已得到了人们的关注。但是，在通常情况下，TEG由与不同于硅和二氧化硅的多种金属和无机物质形成。相应地，问题在于，无法通过蚀刻完全去除TEG，使用蚀刻硅基材料的气体进行的等离子体切割(例如，使用氟基等离子体的等离子体切割)未去除残留的TEG。
因此，考虑在等离子体切割期间，改变使用气体类型来执行蚀刻，从而蚀刻去除TEG。但是，问题在于在这种情况下需要改变蚀刻气体类型的时间和努力，从而降低了半导体芯片制造过程的效率。
本发明的目的是解决上述问题，提供一种能够使用等离子体切割并有效去除TEG的划分晶片的半导体芯片制造方法，在所述晶片上，TEG形成为单个的半导体芯片块。
为实现这些和其他目的，本发明的构成如下。
根据本发明第一方案，提供了一种半导体芯片制造方法，包括：
将保护片贴到半导体晶片的第一表面上，在半导体晶片的第一表面上形成半导体器件，所述半导体器件放置在由划分区和放置在划分区中的TEG(测试元件组)限定的多个器件形成区中，以使所述保护片与TEG接触；
在与所述晶片的第一表面相对的第二表面上放置掩膜，以限定划分区；
在贴有保护片和放置了掩膜的状态下，对所述晶片的第二表面执行等离子体蚀刻，从而去除与划分区相对应的部分，然后将器件形成区划分成单个的半导体芯片，每个半导体芯片包括单个化的半导体器件；以及
通过从由等离子体蚀刻划分的半导体芯片上剥离保护片，与保护片一并地去除残留在划分区中和贴在保护片上的TEG剩余部分，从而制造单个化的半导体器件。
此外，半导体器件和TEG被形成为互相分离、而未彼此直接相连的形式。
根据本发明的第二方案，提供了一种如第一方案限定的半导体芯片制造方法，其中
在执行等离子体蚀刻之后、去除TEG之前，从半导体芯片的第二表面上去除掩膜。
根据本发明的第三方案，提供了一种如第一方案限定的半导体芯片制造方法，其中
通过执行等离子体蚀刻，将半导体芯片分离成单个的多块，并将TEG与半导体芯片分离，成为单个块。
根据本发明的第四方案，提供了一种如第一方案限定的半导体芯片制造方法，其中
对具有硅衬底的半导体晶片执行等离子体蚀刻，半导体器件和TEG形成在硅衬底的第一表面上，从而去除与划分区相对应的硅衬底，然后将相邻的半导体器件互相分离，并将TEG与硅衬底分离。
根据本发明的第五方案，提供了一种如第四方案限定的半导体芯片制造方法，其中
在晶片的第二表面上放置掩膜，以使第二表面上与TEG到硅衬底第一表面的固定部分相对应的区域从掩膜中外露，然后
通过执行等离子蚀刻，去除TEG的固定部分中的硅衬底，以将TEG与硅衬底分离。
根据本发明的第六方案，提供了一种半导体芯片制造方法，包括：
将保护片贴到半导体晶片的第一表面上，在半导体晶片的第一表面上形成半导体器件，所述半导体器件放置在由划分区和放置在划分区中的TEG(测试元件组)限定的多个器件形成区中，以使所述保护片与TEG接触；
沿着划分区，在与相对所述晶片第一表面的第二表面的划分区相对应的部分中形成凹槽部分，以使凹槽部分具有比所述晶片的厚度尺寸浅的深度；
对其上形成有凹槽部分的所述半导体晶片第二表面执行等离子体蚀刻，从而去除凹槽部分的底部，然后将器件形成区划分成单个的半导体芯片，每个半导体芯片包括单个化的半导体器件；以及
通过从由等离子体蚀刻划分的半导体芯片上剥离保护片，与保护片一并地去除残留在划分区中和贴在保护片上的TEG剩余部分，从而制造单个化的半导体器件。
根据本发明的第七方案，提供了一种如第六方案限定的半导体芯片制造方法，其中
通过执行等离子体蚀刻，将半导体芯片分离成单个的多块，并将TEG与半导体芯片分离，成为单个块。
根据本发明的第八方案，提供了一种如第六方案限定的半导体芯片制造方法，其中
对具有硅衬底的半导体晶片执行等离子体蚀刻，半导体器件和TEG形成在硅衬底的第一表面上，从而去除与划分区相对应的硅衬底，然后将相邻的半导体器件互相分离，并将TEG与硅衬底分离。
根据本发明的第九方案，提供了一种如第八方案限定的半导体芯片制造方法，其中
将凹糟部分被形成为其宽度尺寸比TEG与硅衬底第一表面的固定部分的宽度尺寸更大的形式，然后
通过执行等离子蚀刻，去除TEG的固定部分中的硅衬底，以将TEG与硅衬底分离。
根据本发明的方案，在半导体芯片制造过程期间为特性调查而形成在划分区中的TEG由硅和二氧化硅材料、以及由包括例如不同于硅和二氧化硅材料的金属或无机物质的材料形成，硅和二氧化硅材料是要由等离子体蚀刻法进行蚀刻的目标材料。因此，作为取决于用于半导体芯片单个化的等离子体蚀刻而无法去除TEG的这一现有技术的问题的解决方案，通过执行等离子体蚀刻，随后从半导体晶片的第一表面上剥离贴到该表面上用于保护目的的保护片，将TEG与各个半导体芯片分离，可以从位于各个半导体芯片之间的划分区中去除粘附到保护片上并与该片接触的TEG。
因此，即使对半导体晶片执行采用等离子体蚀刻的划分过程，也可以消除对特意地改变气体类型来执行等离子体蚀刻以去除TEG的需要，并仅通过只执行剥离保护片的操作来去除TEG，从而允许通过高效操作实现TEG的去除。
此外，根据本发明的另一方案，通过在执行等离子体蚀刻时不使用掩膜而使用沿划分区形成的凹槽部分，可以实现无掩膜的切割。通过使用无掩膜的切割，可以在制造的半导体芯片的角部形成弯曲凸起的表面部分，从而可以制造具有较高的横向断裂强度的半导体芯片。
此外，即使在使用无掩膜的切割时，也可以通过执行剥离保护片的操作来去除处于单个化状态的各个划分区中未去除的残留TEG，从而可以高效操作实现TEG的去除。
附图说明
本发明的这些和其他方案将从以下结合优选实施例和参考附图的描述中明显可见，附图中：
图1是示出了根据本发明一个实施例的等离子体处理装置的构造的示意图；
图2是上述实施例中涉及的半导体晶片的示意平面图；
图3是图2中半导体晶片的部分放大的示意平面图；
图4是沿图3中半导体晶片的箭头线A-A的剖面图；
图5是示出了上述实施例的半导体芯片制造方法的步骤的流程图；
图6A到6D是用于解释图5中流程图的步骤的示意说明图，其中：
图6A是示出了保护片贴在半导体晶片上的状态的图；
图6B是示出了半导体晶片上形成掩膜层的状态的图；
图6C是示出了处理形成的掩膜层以形成掩膜图案的状态的图；以及
图6D是示出了执行等离子体切割的状态的图；
图7A到7C是接在图6D之后用于解释图5流程图的步骤的示意说明图，其中：
图7A是示出了去除掩膜图案的状态的图；
图7B是示出了黏附性地放置粘合片的状态的图；
图7C是示出了与去除保护片一并地去除TEG的状态的图；
图8是示出了根据上述实施例的修改示例的半导体芯片制造方法的步骤的流程图；以及
图9A到9E是用于解释图8流程图的步骤的示意说明图，其中：
图9A是示出了保护片贴在半导体晶片上的状态的图；
图9B是示出了根据划分区形成划分凹槽部分的状态的图；
图9C是示出了执行等离子体切割的状态的图；
图9D是示出了黏附性地放置粘合片的状态的图；
图9E是示出了与去除保护片一并地去除TEG的状态的图。
具体实施方式
在对本发明进行描述之前，要注意，在所有附图中，相同的参考数字表示相同的部分。
[第一实施例]
下面参考附图详细描述本发明的一个实施例。
在描述根据本发明第一实施例的半导体芯片制造方法时，首先描述用于该制造方法的装置的构造。
根据本发明第一实施例的制造方法，作为半导体芯片制造装置的一个示例，等离子体处理装置101通过将半导体晶片划分成多个半导体芯片来制造半导体芯片。图1示出了等离子体处理装置101的示意结构图。等离子体处理装置101是对半导体晶片执行等离子体蚀刻的装置，在半导体晶片中，半导体器件形成在多个器件形成区中，从而将器件形成区分离成单个的半导体芯片块，半导体芯片包括各个半导体器件(等离子体切割过程)。首先，参考图1描述等离子体处理装置101的示意构造。
如图1所示，等离子体处理装置101具有真空容器11，其中形成有用于对半导体晶片1执行等离子体处理的密封空间处理腔12。在真空容器11中，彼此相对地平行设置有下电极(第一电极)13和上电极(第二电极)14。此外，在所示下电极13的上表面上形成有放置表面13a，其上可以放置近似碟状的半导体晶片1。此外，放置表面13a具有通过真空吸引或静电吸引而可释放地吸取并保持所放置的半导体晶片1的功能。下电极13经由绝缘体放置在真空容器11中，绝缘体使下电极13和真空容器11彼此电绝缘。
此外，在上电极14与下电极13之间形成的空间(放电空间)中，穿过上电极14的内部，形成供气孔14a，供气孔14a是用于提供气体以生成等离子体的通道。此外，在上电极14中，形成来与真空容器11的外部进行通信的供气孔14a一端与在真空容器11外部设置的等离子体生成气体供应单元17相连，以允许通过供气孔14a从等离子体生成气体供应单元17向处理腔12内提供氟基等离子体生成气体，例如，氟基等离子体生成气体包含四氯化碳(CF4)、六氟化硫(SF6)等。注意，在位于等离子体生成气体供应单元17与供气孔14a一端之间的供气通道的中间部分处，设置有气体流速调节单元(未示出)，用于将所提供的气体的流速调节到希望的流速。此外，在所示电极14的下表面上设置有多孔板15，可以将经由供气孔14a提供的等离子体生成气体提供至处理腔12内，从而经由多孔板15将气体均匀地施加到下电极13的放置表面13a上放置的半导体晶片1。
此外，等离子体处理装置101具有抽空泵19，排气泵19是抽空器件的一个示例，用于通过抽空处理腔12内部，将处理腔12的内部压力减小到(即，抽空)希望的压力。此外，射频电源单元20与下电极13电连接，从而允许通过射频电源单元20向下电极13施加射频电压。
在上述构造的等离子体处理装置101中，通过在下电极13的放置表面13a上放置半导体晶片1，然后由抽空泵19抽空处理腔12的内部，以产生真空，并在从等离子体生成气体供应单元17向处理腔12内提供规定量的等离子体生成气体的状态下，驱动射频电源单元20以向下电极13施加射频电压，可以在上电极14与下电极13之间的放电空间中生成氟基等离子体。通过将由此生成的等离子体施加到半导体晶片1的表面，可以蚀刻施加有等离子体的表面(即，执行等离子体蚀刻)。
接下来描述在等离子体处理装置101中经过等离子体切割过程等的半导体晶片1。为了说明的目的，图2示出了其上形成有半导体器件的半导体晶片1的电路形成面(第一表面)1a的示意平面图。
如图2所示，在半导体晶片1的电路形成面1a上，多个器件形成区R1排列成矩阵形。器件形成区R1具有根据待制造的半导体芯片的尺寸而确定的尺寸，并排列成例如矩形区。在这种情况下，图3示出了半导体晶片1的电路形成面1a的部分放大示意平面图，图4示出了沿图3半导体晶片1的线A-A的示意剖面图。
如图3所示，在彼此相邻的器件形成区R1之间，排列划分区R2，划分区R2是近似线性区，具有规定的宽度尺寸(即，具有宽度尺寸比长度方向的尺寸充公小的区域)。划分区R2用作在半导体晶片1的电路形成面1a上排列成近似格栅形并用于限定器件形成区R1的区域，也用作对于一个器件形成区R1的排列在器件形成区R1外部的方框形区域。此外，划分区R2位于划分位置处，在稍后所述的等离子体切割处理中，在该划分位置处将器件形成区R1分离成单个的块。此外，每个半导体器件2形成在每个器件形成区R1中。
具体地，如图4所示，半导体晶片1由呈碟形的硅衬底51形成，在与电路形成面1a上的每个器件形成区R1相对应的部分中经由二氧化硅52而形成器件层53，从而形成每个半导体器件2。此外，在与互访区R2相对应的部分中形成TEG(“TEG”表示“测试元件组”)3，划分区R2排列在彼此相邻的器件形成区R1之间，经由二氧化硅54形成在半导体晶片1的电路形成面1a上。这里，TEG是测试图案，被设计成符合应用，从而在难以测试施加器件上的图案时，可以评估测试必需的特性和形状，并将其排列在器件图案之外的位置。TEG用作多个图案(测试元件)的组合。此外，TEG是评估器件，通过半导体芯片制造过程而形成，并由硅和二氧化硅材料、以及包含不同于硅和二氧化硅的金属或无机物质的材料(例如，Al，AlSi，Al-Si-Cu等)形成。
此外，如图3和4所示，每个器件形成区R1中的二氧化硅52和每个划分区R2中的二氧化硅54形成为彼此分离的形式。即，半导体器件2与TEG 3形成为彼此分离的形式，例如，它们之间存在没有二氧化硅的细小空间。此外，由此形成的TEG 3具有多种形状，包括近似正方形的平面形状和沿划分区R2的长度方向延伸的矩形平面形状。在图4中，例如，每个器件形成区R1形成为宽度尺寸在1到20mm的范围内，每个划分区R2形成为宽度尺寸大约是50μm，每个TEG 3形成为宽度尺寸大约是30μm。
接下来，描述使用上述构造的等离子体处理装置101执行的、包括有半导体晶片1的划分过程的半导体芯片制造过程的流程。为了说明，图5是示出了半导体芯片制造过程的程序的流程图，图6A到6D以及图7A到7C示出了用于解释该程序的示意说明图。
首先，在图5流程图的步骤S1中，对半导体晶片1的电路形成面1a执行如图4所示的成膜过程、曝光、蚀刻等，在各个器件形成区R1中形成半导体器件2(半导体器件形成过程)。此外，通过半导体器件形成过程在划分区R2中形成TEG 3。在如上所述的半导体器件形成过程中，使用TEG 3检查所形成的半导体器件2的多种特性(检查过程)。
接下来，如图6A所示，用粘合剂将保护片4可剥离地贴到电路形成面1a上，以使完全经过了检查过程的半导体晶片1的电路形成面1a在随后执行的处理中不会受到损坏(步骤S2保护片粘贴过程)。由于电路形成面1a上形成的半导体器件2和TEG 3，要将保护片4贴到所示的半导体器件2和TEG 3的上表面上。要注意，使待用的保护片4形成与半导体晶片1的外形近似相同的形状，以覆盖电路形成面1a的整个表面，并且不从半导体晶片1的边缘部分向外突出。通过使用上述形状的保护片4，可以防止发生如下损坏：在例如等离子体处理的后续处理期间，从半导体晶片1突出的保护片4被等离子体烧毁。
接下来，在图5的步骤S3中，将掩膜层5形成在处理目标面1b上(步骤S3掩膜层形成过程)，处理目标面1b是与半导体晶片1的电路形成面1a相对的表面(第二表面)。掩膜层5形成在稍后所述的等离子体切割处理中使用的掩膜图案，并由对氟基气体的等离子体具有抵抗力的材料形成，例如，该材料是铝或树脂(例如，光致抗蚀剂)。图6B示出了将电路形成面1a和处理目标面1b相对图6A所示的半导体晶片1而颠倒的状态。虽然在本实施例中描述了在保护片粘贴过程之后执行掩膜层形成过程的情况，但是可以存在如下情况：在上述两个过程之间执行厚度减小过程，用于减小半导体晶片1的厚度。
当使用铝时，采用通过沉积过程在处理目标面1b上形成铝薄膜的方法、或粘贴箔状铝薄膜的方法等。此外，当使用树脂时，可以采用粘贴形成为膜状的树脂的方法、通过自旋涂布方法向处理目标面1b上涂覆液体状树脂并接着附加地执行烘焙过程来形成掩膜层的方法等。
接下来，如图6C所示，通过激光处理部分地去除掩膜层，以形成希望的掩膜图案(步骤S4掩膜图案形成过程)。例如可以通过使用激光束，并基于预设的所需图案将激光束施加到掩膜层5上，来实现掩膜层5的部分去除。此外，将图案形成所需的图案，以去除在与半导体晶片1的划分区R2相对应的部分中排列的掩膜层5。此外，通过执行掩膜图案形成过程，如图6C所示，部分地去除与划分区R2相对应的部分中的掩膜层5，来形成用于划分线的掩膜去除部分5a。此外，掩膜5b由去除了掩膜去除部分5a后的剩余掩膜层5形成，掩膜图案5c由掩膜5b和掩膜去除部分5a形成。步骤S3的掩膜层形成过程和步骤S4的掩膜图案形成过程的组合过程用作掩膜形成过程(S9)。当掩膜层5由光敏树脂形成时，也可以采用通过曝光和显影而形成掩膜图案的方法。
接下来，描述通过对其上已形成了掩膜图案5c的半导体晶片1执行等离子体蚀刻，单个地分离器件形成区R1，来形成包括有半导体器件2的的半导体芯片10的单个块的方法(步骤S5等离子体切割过程(或等离子体蚀刻过程))。
具体地，在如图1所示的等离子体处理装置101中，经由保护片4在下电极13的放置表面13a上放置半导体晶片1，并且其上形成有掩膜图案5c的处理目标面1b用作上表面。随后，密封真空容器11，并通过驱动抽空泵19，将处理腔12内部抽成真空(例如，大于100Pa)。此外，通过供气孔14a和多块板15，以调节后的流速，从等离子体生成气体供应单元17向处理腔12内提供气体。在上述状态下，通过由射频电源单元20向下电极13施加射频电压，可以在位于上电极14与下电极13之间的放电空间中生成等离子体。
将放电空间中生成的等离子体涂覆到下电极13的放置表面13a上放置的半导体晶片1的处理目标面1b上形成的掩膜图案5c上。通过等离子体涂覆，将等离子体涂覆到与划分线掩膜去除部分5a相对应的处理目标面1b的表面上，或未放置掩膜5b的外露表面上。通过这样涂覆等离子体，对处理目标面1b的外露表面进行蚀刻。
通过对半导体晶片1的处理目标面1b外露表面进行等离子体蚀刻，在与外露表面相对应的部分中，减小了半导体晶片1的厚度，并最终去除该部分。如图6D所示，通过这种过程，沿划分区R2，将半导体晶片1划分成包括有半导体器件2的半导体芯片10的单个块。
例如，对于等离子体蚀刻，使用氟基等离子体，以去除硅和二氧化硅。但是，在使用氟基等离子体进行蚀刻的情况下，由于TEG 3主要由包括金属和无机物质的材料形成，所以导致蚀刻速率降低，从而残留有未去除的TEG 3(或由于部分地去除TEG 3而残留作为剩余部分的其他部分)。因此，在执行了等离子体蚀刻之后，如图6D所示，在分离成单独块的半导体芯片10之间的空间，即，与划分区R2相对应的部分中，只有与半导体芯片10彼此分离的残留TEG 3。即，通过执行等离子体蚀刻，实现了器件形成区R1的分离，并由于去除了TEG3粘附到硅衬底51处的部分，所以使形成在硅衬底51表面上的TEG 3形成与硅衬底51分离的单个块，因此，通过使用形成以能够并行地执行半导体芯片10和TEG 3的单个化的掩膜图案5c，执行等离子体切割过程。在图6D中，例如，半导体芯片10具有1到20mm的宽度尺寸和50μm的厚度尺寸，TEG 3具有30μm的宽度尺寸和大约3μm的厚度尺寸。
接着，如图7A所示，例如，通过执行灰化过程，去除残留在分离后的半导体芯片10的处理目标面1b上未去除的掩膜5b(步骤S6掩膜层去除过程)。因为TEG 3一般由多种材料形成，所以即使执行掩膜层去除过程，也无法去除TEG 3，还残留有剩余的TEG 3。
接着，如图7B所示，将粘合片(切割片)6粘贴到半导体晶片1的处理目标面1b上(S7切割片粘贴过程)。粘合片6具有比半导体晶片1的尺寸更大的尺寸，并固定在位于晶片周边的晶片环(wafer ring)(夹具(jig))(未示出)旁边，以保持晶片环，从而允许拿起半导体晶片1。
接着，剥离对半导体晶片1的电路形成面1a进行保护的保护片4。在剥离期间，使单个地残留在与划分区R2相对应的部分中的TEG 3处于只受到保护片4支撑的状态，即，粘贴在保护片4的表面上。因此，与保护片4的剥离一并地从各个划分区R2中去除TEG 3。如上所述通过剥离保护片4来去除TEG 3的过程可以称作保护片去除过程或TEG去除过程(步骤S8)。此外，可以由操作员手动地执行剥离保护片4的操作，或由机器人设备等机械地执行。
由此，在不存在TEG 3的状态下，将半导体芯片10分离成单个的块，并将其排列在粘合片6上。由此完成了半导体芯片制造过程。
虽然根据上述描述，通过能够有效去除TEG 3的半导体芯片10的制造方法，对其上形成有掩膜图案5c的半导体晶片1进行等离子体切割，但是本实施例不限于此。相反，例如，可以不使用掩膜图案而执行等离子体切割。以下描述这种情况，作为本实施例的修改示例。
图8示出了根据修改示例的半导体芯片制造过程的流程图，图9A到9E示出了用于解释该过程的示意说明图。
首先，在图8流程图的步骤S1，在半导体晶片1的电路形成面1a上形成半导体器件2和TEG 3。接着，黏附地放置保护片4，以保护电路形成面1a(步骤S2)。图9A示出了半导体晶片1的状态。
接下来，根据半导体器件的划分位置(即，划分区R2)，在半导体晶片1的处理目标面1b上形成划分凹槽部分61(步骤S11凹槽形成过程(半切割处理))。对于凹槽部分的形成，例如，可以通过使用诸如碟形旋转刀片之类的刀片，部分地磨蚀掉半导体晶片1的处理目标面1b，来形成划分凹槽部分61。在半导体晶片1上，器件形成区R1排列成矩形，并限定划分区R2，以便可以将器件形成区R1单个地分离。
此外，如图9B所示，划分凹槽部分61形成为具有确定的深度尺寸，以使划分凹槽部分61的底表面未达到电路形成面1a(即，执行半切割)。这种形成防止划分凹槽部分61的形成将半导体器件分离成单个块。在这种情况下，“划分凹槽部分”表示在半导体晶片1(即，硅衬底51)的处理目标面1b上形成的、其底表面未达到电路形成面1a的凹进部分。即，在本说明中，其凹进部分的底表面达到电路形成面1a的凹槽不称作划分凹槽部分61。
此外，将划分凹槽部分61的深度尺寸确定成不小于最终形成的每个半导体芯片的厚度尺寸。在本实施例中，例如，相对于厚度减小的半导体晶片1的厚度尺寸50μm，划分凹槽部分61的深度尺寸设为25μm，最终形成的半导体芯片的厚度尺寸设为25μm。此外，考虑到可以保持划分凹槽部分61的形状所需的最小距离尺寸，在这种情况下，可以将划分凹槽部分61的底表面与电路形成面1a之间的距离尺寸确定在例如5到25μm的范围内。此外，通过执行类似凹槽形成过程的机械过程(步骤S11)，在半导体晶片1的处理目标面1b中和划分凹槽部分61的内表面附近将形成残留有所施加的应力的受损层。
如上所述，将划分凹槽部分61的底表面与电路形成面1a之间的距离尺寸下限设为5μm的第一个原因是在半切割处理之后确保半导体晶片1的强度，第二个原因是减少将保护片4暴露给等离子体的时间。为了去除形成在半导体晶片1的处理目标面1b上的受损层，需要从表面至少以5μm的厚度来去除处理目标面1b。但是，如果划分凹槽部分61的底表面与电路形成面1a之间的距离尺寸小于5μm，则会在去除处理目标面1b上形成的受损层之前，不利地去除了划分凹槽部分61。结果，与形成有划分凹槽部分61的部分相对应的保护片4在高温下暴露给等离子体，直到完全去除了处理目标面1b的受损层。因此，通过防止在完全去除处理目标面1b的受损层之前去除划分凹槽部分61，可以预先防止问题的发生，并将划分凹槽部分61的底表面与电路形成面1a之间的距离尺寸下限确定为不小于5μm。
接下来，对如上所述已在其上形成了划分凹槽部分61的半导体晶片1执行等离子体蚀刻，以将半导体芯片分离成单个块，即，等离子体切割(步骤S12等离子体切割过程)。在本修改示例中，在半导体晶片1的表面上未形成掩膜层的情况下，执行等离子体切割。
在未如上所述地形成掩膜层的情况下，可以通过与在图1所示的等离子体处理装置101中形成上述掩膜层的情况下的等离子体切割相似的方法，执行等离子体切割。
在等离子体处理装置101中，向下电极13的放置表面13a上放置的半导体晶片1的整个处理目标面1b、以及划分凹槽部分61的内表面涂覆生成的等离子体。通过这样涂覆等离子体，对半导体晶片1的整个处理目标面1b、以及划分凹槽部分61的内表面进行蚀刻(即，执行蚀刻)。
通过对半导体晶片1的整个处理目标面1b执行等离子体蚀刻，减小了半导体晶片1的厚度，并且通过对划分凹槽部分61的内表面执行等离子体蚀刻，同时去除了划分凹槽部分61。如图9C所示，通过这样去除划分凹槽部分61，沿划分位置(即，划分区)将半导体晶片1划分成包括有各个半导体器件2的单个的半导体芯片块30。在这种情况下，“去除了划分凹槽部分61”这一事实表示：通过对划分凹槽部分61的底表面执行蚀刻，使划分凹槽部分61的底表面靠近电路形成面1a，并通过底表面与电路形成面1a的最终相合，使底表面消失。即，通过去除划分凹槽部分61，沿半导体晶片1上的划分区实现了处理目标面1b与电路形成面1a之间的穿通。
此外，通过执行如图9C所示的等离子体蚀刻，将划分凹槽部分61的内表面与处理目标面1a一并蚀刻。但是，因为不像常规等离子体蚀刻，处理目标面1b上未放置掩膜层，所以形成在划分凹槽部分61的入口边缘部分处的角落部分(边缘部分)同样受到蚀刻，结果去除了角落部分，在位于半导体芯片30的处理目标面1b上的边缘部分处形成了作为弯曲凸起表面部分的一个示例的R部分30a(即，倒圆部分)。此外，在等离子体蚀刻之后，对位于每个半导体芯片30面内的大致矩形的四个角落部分处的角落部分执行边缘去除，从而形成R部分30a。虽然划分凹槽部分61的等离子体蚀刻主要沿半导体晶片1的厚度方向执行蚀刻，但是由于蚀刻特性，也会沿半导体晶片1的表面方向略微进行蚀刻。蚀刻特性是形成R部分30a的一个原因，考虑到蚀刻扩展了划分凹槽部分61的宽度尺寸，希望预先确定划分凹槽部分61的宽度尺寸。
此外，通过对半导体晶片1的处理目标面1b和划分凹槽部分61的内表面执行等离子体蚀刻，将晶片划分成半导体芯片30，可以去除由机械处理产生的受损层。此外，如图9C所示，通过等离子体蚀刻，将形成在与划分区R2相对应的部分上的TEG 3与从该部分中去除的硅衬底51分离，TEG 3单个地保留在划分区R2中。即，通过等离子体蚀刻去除TEG 3与硅衬底51的固定部分，将TEG 3分离成单个块。考虑到将TEG 3可靠地分离成单个块，划分凹槽部分61的宽度尺寸优选地形成为不小于TEG的固定部分宽度尺寸的尺寸。
在等离子体处理装置101中的等离子体切割完成之后，停止射频电源单元20的射频电压施加、从等离子体生成气体供应单元17的供气和对抽空泵19的驱动。随后，打开真空容器11，取出半导体晶片1。
如图9D所示，将粘合片(切割片)粘贴到从等离子体处理装置101中取出的半导体晶片1的处理目标面1b上(步骤S13切割片粘贴过程)。随后，如图9E所示，剥离对半导体晶片1的电路形成面1a进行保护的保护片4(步骤S14保护片去除过程)。当剥离保护片4时，从划分区R2上去除粘贴到保护片4上的TEG 3。
由此，可以将设置有TEG 3的半导体晶片1分离成单个的半导体芯片块30，并可以去除已形成在划分区R2中的TEG 3。此外，因为通过等离子体蚀刻而分离的半导体芯片30在其角落部分将具有R部分30a，所以可以提高所形成的半导体芯片的横向断裂强度。此外，因为在通过等离子体切割来执行分离期间，不需要形成掩膜层并去除形成的掩膜层，所以可以执行高效的等离子体切割。
根据本实施例，在半导体芯片10制造过程期间为特性调查而形成在划分区R2中的TEG 3由包括例如不同于硅和二氧化硅材料的金属或无机物质的材料形成，硅和二氧化硅材料是要由等离子体蚀刻法进行蚀刻的目标材料。因此，对于取决于用于半导体芯片10单个化的等离子体蚀刻而无法去除TEG 3的这一现有技术的问题，通过执行等离子体蚀刻，随后从半导体晶片1的电路形成面1a上剥离黏附地粘贴到该表面上用于保护表面的保护片4，从位于各个半导体芯片10之间的划分区中去除粘附到保护片4上并与该片接触的TEG 3，可以将TEG 3与各个半导体芯片10分离。
因此，即使对半导体晶片1执行采用等离子体蚀刻的划分过程，也可以消除对特意地改变气体类型来执行等离子体蚀刻以去除TEG 3的需要，并仅通过只执行剥离保护片4的操作来去除TEG，从而允许通过高效操作实现TEG的去除。
此外，对于通过上述方法可以实现的TEG 3的去除，通过在半导体晶片1的硅衬底51上形成与半导体器件2相分离的TEG 3，可以通过蚀刻去除划分区R2中的硅衬底51，以采用等离子体蚀刻分离半导体芯片10，并可以使TEG 3独立地粘贴到保护片4上。因此，如果彼此分离地形成TEG 3和半导体器件2，则可以将划分区R2的宽度降低到接近TEG 3的宽度，从而可以增大半导体晶片1上可以获得的半导体芯片10的数目。
要注意，通过适当地组合上述多种实施例中的任意实施例，可以产生这些实施例所拥有的效果。
虽然参考附图并结合优选实施例完整地描述了本发明，但是要注意，对于本技术邻域的技术人员，多种改变和修改是显而易见的。要理解，在不背离所附权利要求所限定的本发明的范围的前提下，这种改变和修改也包括在该范围之内。
2004年12月24日提交的日本专利申请No.2004-373022的公开，包括说明书、附图和权利要求，全部合并在此，作为参考。

Claims (9)

1.一种半导体芯片制造方法，包括：
将保护片粘贴到半导体晶片的第一表面上，在半导体晶片的第一表面上形成有半导体器件，所述半导体器件放置在由划分区和放置在划分区中的测试元件组TEG限定的多个器件形成区中，以使所述保护片与TEG接触；
在与所述晶片的第一表面相对的第二表面上放置掩膜，以限定划分区；
在贴有保护片和放置了掩膜的状态下，对所述晶片的第二表面执行等离子体蚀刻，从而去除与划分区相对应的部分，然后将器件形成区划分成单个的半导体芯片，每个半导体芯片包括单个化的半导体器件；以及
通过从由等离子体蚀刻划分的半导体芯片上剥离保护片，与保护片一并地去除残留在划分区中并且贴在保护片上的TEG剩余部分，从而制造单个化的半导体器件。
2.根据权利要求1所述的半导体芯片制造方法，其中
在执行等离子体蚀刻之后、去除TEG之前，从半导体晶片的第二表面上去除掩膜。
3.根据权利要求1所述的半导体芯片制造方法，其中
通过执行等离子体蚀刻，将TEG与半导体芯片分离，成为单个块。
4.根据权利要求1所述的半导体芯片制造方法，其中
对具有硅衬底的半导体晶片执行等离子体蚀刻，半导体器件和TEG形成在硅衬底的第一表面上，从而去除与划分区相对应的硅衬底，然后将相邻的半导体器件互相分离，并将TEG与硅衬底分离。
5.根据权利要求4所述的半导体芯片制造方法，其中
在晶片的第二表面上放置掩膜，以使第二表面上与TEG到硅衬底第一表面的固定部分相对应的区域从掩膜中露出，然后
通过执行等离子体蚀刻，去除TEG的固定部分中的硅衬底，以将TEG与硅衬底分离。
6.一种半导体芯片制造方法，包括：
将保护片粘贴到半导体晶片的第一表面上，在半导体晶片的第一表面上形成有半导体器件，所述半导体器件放置在由划分区和放置在划分区中的测试元件组TEG限定的多个器件形成区中，以使所述保护片与TEG接触；
沿着划分区，在与相对所述晶片第一表面的第二表面的划分区相对应的部分中形成凹槽部分，以使凹槽部分具有比所述晶片的厚度尺寸浅的深度；
对其上形成有凹槽部分的所述半导体晶片第二表面执行等离子体蚀刻，从而去除凹槽部分的底部，然后将器件形成区划分成单个的半导体芯片，每个半导体芯片包括单个化的半导体器件；以及
通过从由等离子体蚀刻划分的半导体芯片上剥离保护片，与保护片一并地去除残留在划分区中并且贴在保护片上的TEG剩余部分，从而制造单个化的半导体器件。
7.根据权利要求6所述的半导体芯片制造方法，其中
通过执行等离子体蚀刻，将TEG与半导体芯片分离，成为单个块。
8.根据权利要求6所述的半导体芯片制造方法，其中
对具有硅衬底的半导体晶片执行等离子体蚀刻，半导体器件和TEG形成在硅衬底的第一表面上，从而去除与划分区相对应的硅衬底，然后将相邻的半导体器件互相分离，并将TEG与硅衬底分离。
9.根据权利要求8所述的半导体芯片制造方法，其中
将凹槽部分形成为其宽度尺寸比TEG到硅衬底第一表面的固定部分的宽度尺寸更大的形式，然后
通过执行等离子体蚀刻，去除TEG的固定部分中的硅衬底，以将TEG与硅衬底分离。
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