KR20070089122A - 반도체 칩의 제조 방법 - Google Patents

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KR20070089122A
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

반도체 웨이퍼의 제1면에, TEG와 접촉하도록 보호 시트를 부착하는 보호 시트 부착 공정과, 상기 제1면의 반대측의 면인 제2면에 마스크를 배치하는 마스크 배치 공정과, 상기 제2면에 플라즈마 에칭을 실시함으로써, 분할 영역에 해당하는 부분을 제거하여, 소자 형성 영역을, 각각의 반도체 칩으로 분할하는 플라즈마 에칭 공정과, 상기 보호 시트를 박리(剝離)함으로써, 상기 분할 영역 내에 제거되지 않은 채로 잔류하고 또한 상기 보호 시트에 부착된 상태의 상기 TEG를, 상기 보호 시트와 함께 제거하는 TEG 제거 공정을 포함하는 반도체 칩의 제조 공정을 실행한다.

Description

반도체 칩의 제조 방법{MANUFACTURING METHOD FOR SEMICONDUCTOR CHIPS}
본 발명은, 분할 영역에 의해서 확정되는 복수의 소자 형성 영역 내에 배치된 반도체 소자와, 상기 분할 영역 내에 배치된 TEG(test element group; 시험용 소자 그룹)가, 그 제1면에 형성된 반도체 웨이퍼에 대하여, 상기 각각의 소자 형성 영역을 상기 분할 영역을 따라서 개별로 분할함으로써, 개별화된 상기 반도체 소자를 포함하는 반도체 칩의 제조 방법에 관한 것이다.
종래부터, 이러한 반도체 웨이퍼를 분할함으로써, 복수의 반도체 칩을 제조하는 여러 가지 방법이 공지되어 있다. 예로서, 단결정 실리콘 등의 웨이퍼에 형성된 복수의 소자 형성 영역에 반도체 소자를 일괄적으로 형성하고, 인접하는 소자 형성 영역 사이에 배치된 분할 영역을 따라서 웨이퍼를 기계적으로 절단하여(즉, 다이싱에 의해서), 각각의 소자 형성 영역을 개별화함으로써 반도체 칩을 제조하는 방법이 공지되어 있다.
또한, 이러한 웨이퍼에는, TEG(Test Element Group; 시험용 소자 그룹)라고 하는 평가용 소자 또는 시험용 소자(testing device)가 분할 영역 내에 형성되어 있다. 반도체 칩의 제조 과정의 여러 공정에서는, 이와 같이 형성된 TEG를 이용하여 각종 특성을 조사함으로써, 실제의 소자 특성의 모니터링을 실행한다.
또한, 이러한 TEG는 일반적으로 웨이퍼의 주요 재료인 실리콘 및 실리콘 산화물 이외에, 여러 가지 금속 및 무기물을 함유하는 재료로 형성되는 경우가 많다. 또한, 형성된 TEG는 상기의 각종 특성을 조사한 후에는 불필요하게 되어서, 웨이퍼 다이싱 공정에서 분할 영역을 따라서 절단(다이싱)함으로써 이 TEG가 제거된다.
최근에는, 웨이퍼당 취득 가능한 반도체 칩의 수를 증가시키기 위하여 분할 영역의 축소화(협소)화가 진척되었지만, 각종 전기적 측정을 확실하게 실행하는 관점에서 TEG 형성 영역의 폭을 좁게 하는 데에는 한계가 있다. 따라서, TEG 형성 영역의 단부(端部)와 분할 영역의 단부와의 사이의 간극을 좁게 함으로써, 상기 분할 영역의 협소화가 시도되고 있다.
한편, 웨이퍼를 다이싱할 때에는, 블레이드에 의한 절삭시의 충격에 의해서 미세한 파편을 발생하는 치핑(chipping) 또는 미세한 균열을 일으키는 마이크로크랙(microcrack)이 발생하기 쉬우므로, 소자 형성 영역으로부터 어느 정도 떨어진 위치에서 블레이드에 의한 절단을 실행할 필요가 있다. 따라서, 상기한 바와 같은 분할 영역의 협소화가 진행되면, 상기 절삭에 의해서 TEG를 완전히 제거할 수 없는 경우가 있다. TEG가 부분적으로 제거되지 않은 채로 잔류하면, 반도체 칩을 실장할 때에, TEG와 배선 패턴과의 접촉에 의해서 단락(短絡) 등이 발생하여, 회로 불량의 문제가 발생할 염려가 있다.
이러한 문제의 발생을 억제하기 위하여, 예로서, 일본국 특허 공개 공보 제2002-231659호 및 제2001-60568호에 개시되어 있는 바와 같이, 절삭에 의한 TEG의 제거 방법으로서 여러 가지 방법이 고안되었다.
최근, 웨이퍼의 분할을 위한 새로운 다이싱 기술로서 플라즈마 에칭을 이용한 플라즈마 다이싱이 주목을 받고 있다(예로서, 일본국 특허 공개 공보 제2004-172365호 및 제2003-197569호 참조). 그러나, TEG는, 실리콘 및 실리콘 산화물과는 상이한, 여러 가지 금속 및 무기물로 형성되어 있는 경우가 많다. 따라서, 실리콘계 재료를 에칭하기 위한 가스를 사용하는 플라즈마 다이싱(예로서, 불소계 플라즈마를 이용한 플라즈마 다이싱)으로써는, 이 에칭에 의해서 TEG를 완전히 제거할 수 없어서, 제거되지 않은 채로 잔류하는 문제가 있다.
따라서, 플라즈마 다이싱의 실행시에, 사용하는 가스의 종류를 변경하여 에칭을 실행함으로써, 에칭에 의하여 TEG를 제거하는 것을 고려할 수 있다. 그러나, 이러한 경우에는, 에칭 가스의 종류를 변경하기 위한 시간과 노력이 필요하여, 반도체 칩의 제조 공정의 효율이 저해되는 문제가 있다.
따라서, 본 발명의 목적은, 상기 문제를 해결하는 것으로서, TEG가 형성된 웨이퍼를, 플라즈마 다이싱을 이용하여 개별 반도체 칩 소자로 분할하고, 또한 TEG를 효율적으로 제거할 수 있는 반도체 칩의 제조 방법을 제공하는 것이다.
이러한 목적을 달성하기 위하여 본 발명은 이하와 같이 구성되어 있다.
본 발명의 제1형태에 의하면, 분할 영역에 의해서 확정되는 복수의 소자 형성 영역 내에 배치된 반도체 소자와, 상기 분할 영역 내에 배치된 TEG가, 그 제1면에 형성된 반도체 웨이퍼의 제1면에, 상기 TEG와 접촉하도록 보호 시트를 부착하는 단계와,
상기 반도체 웨이퍼의 상기 제1면의 반대측에 위치한 면인 제2면에, 상기 분할 영역을 확정하도록 마스크를 배치하는 단계와,
상기 보호 시트가 부착되고 또한 상기 마스크가 배치된 상태의 상기 반도체 웨이퍼의 상기 제2면에 플라즈마 에칭을 실시함으로써, 상기 분할 영역에 해당하는 부분을 제거하여, 상기 각각의 소자 형성 영역을, 개별화된 반도체 소자를 각각 포함하는 각각의 반도체 칩으로 분할하는 단계와,
플라즈마 에칭에 의해서 분할된 상기 각각의 반도체 칩으로부터 상기 보호 시트를 박리(剝離)하여, 상기 분할 영역 내에 잔류하고 또한 상기 보호 시트에 부착된 상기 TEG의 잔류 부분을, 상기 보호 시트와 함께 제거함으로써, 개별화된 반도체 칩을 형성하는 단계를 포함하는 반도체 칩의 제조 방법이 제공된다.
또한, 상기 각각의 반도체 소자와 TEG는 서로 직접적으로 연결되지 않고 서로 분리된 상태로 형성된다.
본 발명의 제2형태에 의하면, 제1형태에 있어서, 플라즈마 에칭 실시 후, 또한 상기 TEG 제거 전에, 상기 각각의 반도체 칩의 상기 제2면으로부터 상기 마스크를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제3형태에 의하면, 제1형태에 있어서, 플라즈마 에칭을 실시함으로써, 상기 각각의 반도체 칩이 개별 소자로 분할되는 동시에, 이 각각의 반도체 칩으로부터 상기 TEG가 개별로 분리되는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제4형태에 의하면, 제1형태에 있어서, 실리콘 기판과, 이 실리콘 기판의 상기 제1면에 형성된 상기 각각의 반도체 소자와 상기 TEG를 구비한 상기 반도체 웨이퍼에, 플라즈마 에칭을 실시함으로써, 상기 분할 영역에 해당하는 상기 실리콘 기판을 제거하여, 인접하는 상기 각각의 반도체 소자를 서로 분리하고, 또한 상기 TEG를 상기 실리콘 기판으로부터 분리하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제5형태에 의하면, 제4형태에 있어서, 상기 실리콘 기판의 상기 제1면에의 상기 TEG의 고착부(固着部)에 해당하는 제2면의 영역이 마스크로부터 노출되도록 상기 웨이퍼의 상기 제2면에 상기 마스크를 배치한 후,
플라즈마 에칭을 실시하여, 상기 TEG의 고착부의 실리콘 기판을 제거함으로써 상기 TEG를 상기 실리콘 기판으로부터 분리하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제6형태에 의하면, 분할 영역에 의해서 확정되는 복수의 소자 형성 영역 내에 배치된 반도체 소자와, 상기 분할 영역 내에 배치된 TEG가, 그 제1면에 형성된 반도체 웨이퍼의 제1면에, 상기 TEG와 접촉하도록 보호 시트를 부착하는 단계와,
상기 웨이퍼의 상기 제1면의 반대측에 위치한 제2면의 상기 분할 영역에 해당하는 부분에, 이 분할 영역을 따라서, 상기 웨이퍼의 두께 치수보다도 얕은 깊이의 홈부(groove portion)를 형성하는 단계와,
이 홈부가 형성된 상기 반도체 웨이퍼의 상기 제2면에 플라즈마 에칭을 실시함으로써, 상기 홈부의 저부(底部)를 제거하여, 상기 각각의 소자 형성 영역을, 개별화된 반도체 소자를 각각 포함하는 각각의 반도체 칩으로 분할하는 단계와,
플라즈마 에칭에 의해서 분할된 상기 각각의 반도체 칩으로부터 상기 보호 시트를 박리하여, 상기 분할 영역 내에 잔류하고 또한 상기 보호 시트에 부착된 상기 TEG의 잔류 부분을, 상기 보호 시트와 함께 제거함으로써, 개별화된 반도체 칩을 형성하는 단계를 포함하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제7형태에 의하면, 제6형태에 있어서, 플라즈마 에칭을 실시함으로써, 상기 각각의 반도체 칩이 개별 소자로 분할되는 동시에, 이 각각의 반도체 칩으로부터 상기 TEG가 개별로 분리되는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제8형태에 의하면, 제6형태에 있어서, 실리콘 기판과, 이 실리콘 기판의 상기 제1면에 형성된 상기 각각의 반도체 소자와 상기 TEG를 구비한 상기 반도체 웨이퍼에, 플라즈마 에칭을 실시함으로써, 상기 분할 영역에 해당하는 상기 실리콘 기판을 제거하여, 인접하는 상기 각각의 반도체 소자를 서로 분리하고, 또한 상기 TEG를 상기 실리콘 기판으로부터 분리하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제9형태에 의하면, 제8형태에 있어서, 상기 실리콘 기판의 상기 제1면에의 상기 TEG의 고착부의 폭보다 큰 폭을 갖도록 홈부를 형성한 후,
플라즈마 에칭을 실시하여, 상기 TEG의 고착부의 실리콘 기판을 제거함으로써 상기 TEG를 상기 실리콘 기판으로부터 분리하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 상기 형태에 의하면, 특성 조사를 위하여 반도체 칩의 제조 과정에서 분할 영역 내에 형성되는 TEG는, 플라즈마 에칭에 의해서 에칭되는 대상 재료인 실리콘 및 실리콘 산화물 재료로 형성되고, 또한 그 재료들과는 상이한, 예로서, 금속 또는 무기물을 함유하는 재료로 형성된다. 그러므로, 상기 반도체 칩의 개별화를 위한 플라즈마 에칭에 의해서는, 상기 TEG를 제거할 수 없는 종래의 문제의 해결 방안으로서, 플라즈마 에칭을 실시하여, 상기 TEG를 상기 각각의 반도체 칩으로부터 분리한 후, 상기 반도체 웨이퍼의 제1면에 보호 목적으로 부착된 보호 시트를, 상기 제1면으로부터 박리함으로써, 상기 보호 시트와 접촉하여 부착되어 있는 상기 TEG를 각각의 반도체 칩의 사이에 위치한 상기 분할 영역으로부터 제거할 수 있다.
따라서, 플라즈마 에칭을 이용하여 반도체 웨이퍼를 분할 처리하는 경우에도, 상기 TEG의 제거를 위하여 가스의 종류를 고의로 변경하여 플라즈마 에칭을 실행할 필요를 없앨 수 있는 동시에, 다만 상기 보호 시트를 박리하는 작업을 실행하는 것만으로 상기 TEG를 제거할 수 있어서, 효율적인 작업으로 TEG의 제거를 실현할 수 있다.
또한, 본 발명의 다른 형태에 의하면, 플라즈마 에칭을 실행할 때에, 마스크를 사용하지 않고, 분할 영역을 따라서 형성된 홈부를 이용함으로써, 마스크 없는 다이싱(maskless dicing)을 실현할 수 있다. 이러한 마스크 없는 다이싱을 이용함으로써, 제조된 반도체 칩의 각부(角部)에 만곡 볼록부를 형성할 수 있어서, 횡파단(橫破斷) 강도가 높은 반도체 칩을 제조할 수 있다.
또한, 마스크 없는 다이싱을 이용하는 경우에도, 보호 시트의 박리 작업을 실행함으로써, 각각의 분할 영역에 개별화된 상태로 제거되지 않고 잔류하는 TEG를 제거할 수 있어서, 효율적인 작업으로 TEG의 제거를 실현할 수 있다.
도 1은 본 발명의 하나의 실시형태에 의한 플라즈마 처리 장치의 구성을 나타내는 개략도.
도 2는 상기 실시형태에서 취급되는 반도체 웨이퍼의 개략 평면도.
도 3은 도 2의 반도체 웨이퍼의 부분 확대 개략 평면도.
도 4는 도 3의 반도체 웨이퍼에서의 A-A선을 따라서 본 단면도.
도 5는 상기 실시형태의 반도체 칩의 제조 방법의 공정을 나타내는 플로차트.
도 6A 내지 6D는 도 5의 플로차트의 각각의 공정을 설명하기 위한 개략 설명도로서, 도 6A는 반도체 웨이퍼에 보호 시트가 부착된 상태를 나타내는 도면이고, 도 6B는 반도체 웨이퍼에 마스크 층이 형성된 상태를 나타내는 도면이고, 도 6C는 형성된 마스크 층이 가공되어서 마스크 패턴이 형성된 상태를 나타내는 도면이고, 도 6D는 플라즈마 다이싱이 실시된 상태를 나타내는 도면.
도 7A 내지 7C는 도 6D에 이어서 도 5의 플로차트의 각각의 공정을 설명하기 위한 개략 설명도로서, 도 7A는 마스크 패턴이 제거된 상태를 나타내는 도면이고, 도 7B는 부착 시트가 부착된 상태를 나타내는 도면이고, 도 7C는 보호 시트의 제거와 함께 TEG가 제거되는 상태를 나타내는 도면.
도 8은 상기 실시형태의 변형예에 의한 반도체 칩의 제조 방법의 공정을 나타내는 플로차트.
도 9A 내지 9E는 도 8의 플로차트의 각각의 공정을 설명하기 위한 개략 설명도로서, 도 9A는 반도체 웨이퍼에 보호 시트가 부착된 상태를 나타내는 도면이고, 도 9B는 분할 영역에 맞춰서 분할용 홈부가 형성된 상태를 나타내는 도면이고, 도 9C는 플라즈마 다이싱이 실행된 상태를 나타내는 도면이고, 도 9D는 부착 시트가 부착된 상태를 나타내는 도면이고, 도 9E는 보호 시트의 제거와 함께 TEG가 제거되는 상태를 나타내는 도면.
본 발명의 설명을 진행하기 전에 첨부 도면에 걸쳐서 동일한 부분은 동일한 참조 번호를 붙인 것을 유념해야 한다.
(제1실시형태)
이하, 본 발명의 하나의 실시형태를 도면을 참조하여 상세히 설명한다.
본 발명의 제1실시형태에 의한 반도체 칩의 제조 방법을 설명하는 데에 있어서, 우선 이 제조 방법에 사용되는 장치의 구성을 설명한다.
본 제1실시형태의 제조 방법에 의하면, 반도체 웨이퍼를 복수의 반도체 칩으로 분할함으로써, 반도체 칩을 제조하는 반도체 칩 제조 장치의 일례인 플라즈마 처리 장치(101)를 사용한다. 도 1은 플라즈마 처리 장치(101)의 구성을 개략적으로 나타내는 개략 구성도이다. 이 플라즈마 처리 장치(101)는, 복수의 소자 형성 영역에 반도체 소자가 형성된 반도체 웨이퍼에 대하여, 플라즈마 에칭을 실시함으로써, 각각의 소자 형성 영역을, 각각의 반도체 소자를 포함하는 개별 반도체 칩 소자로 분할(플라즈마 다이싱 공정)하는 장치이다. 우선, 이 플라즈마 처리 장치(101)의 개략 구성에 대하여 도 1을 참조하여 이하에 설명한다.
도 1에 나타내는 바와 같이, 플라즈마 처리 장치(101)는, 반도체 웨이퍼(1)에 플라즈마 처리를 실행하기 위한 밀폐된 공간인 처리실(12)을 그 내부에 형성하는 진공 용기(11)를 구비하고 있다. 이 진공 용기(11)의 내부에는, 하부 전극(제1전극)(13)과 상부 전극(제2전극)(14)이 서로 대향하여 평행하게 배치되어 있다. 또한, 하부 전극(13)의 도면에 나타낸 상면에는, 대략 원반 형상의 반도체 웨이퍼(1)를 장착할 수 있는 장착면(13a)이 형성되어 있다. 또한, 이 장착면(13a)은, 진공 흡착 또는 정전 흡착에 의해서 이 장착된 반도체 웨이퍼(1)를 해제 가능하게 흡착 지지하는 기능이 있다. 하부 전극(13)은, 절연체를 사이에 두고 진공 용기(11) 내에 배치되어 있어서, 하부 전극(13)과 진공 용기(12)는 상기 절연체에 의해서 전기적으로 서로 절연되어 있다.
또한, 상부 전극(14)에는, 이 상부 전극(14)과 하부 전극(13)과의 사이에 형성된 공간(방전 공간) 내에 플라즈마 발생용 가스를 공급하기 위한 통로인 가스 공급 구멍(14a)이 상부 전극(14)의 내부를 통과하도록 형성되어 있다. 또한, 상부 전극(14)에 있어서, 진공 용기(11)의 외부와 연통하도록 형성된 가스 공급 구멍(14a)의 일단은, 진공 용기(11)의 외부에 설치된 플라즈마 발생용 가스 공급부(17)에 접속되어 있어서, 플라즈마 발생용 가스 공급부(17)로부터, 예로서 4불화탄소(CF4)나, 6불화황(SF6) 등을 포함하는 불소계의 플라즈마 발생용 가스를, 가스 공급 구멍(14a)을 통하여 처리실(12) 내에 공급할 수 있게 되어 있다. 플라즈마 발생용 가스 공급부(17)와 가스 공급 구멍(14a)의 상기 일단과의 사이의 가스 공급용 통로의 도중에는, 공급 가스 유량을 원하는 유량으로 조절하는 가스 유량 조절부(도시되어 있지 않음)가 설치되어 있는 것을 염두에 두어야 한다. 또한, 상부 전극(14)의 도면에 나타낸 하면에는 다공질(多孔質) 플레이트(15)가 설치되어 있어서, 가스 공급 구멍(14a)을 통하여 공급된 플라즈마 발생용 가스를, 이 다공질 플레이트(15)를 통하여, 하부 전극(13)의 장착면(13a)에 장착된 반도체 웨이퍼(1)에 균일하게 분사하도록 처리실(12) 내에 공급할 수 있다.
또한, 플라즈마 처리 장치(101)는, 처리실(12) 내부를 배기함으로써, 처리실(12)의 내부 압력을 원하는 압력으로 감소시키는(즉, 진공화하는) 배기 장치의 일례인 배기 펌프(19)를 구비하고 있다. 또한, 하부 전극(13)에는 고주파 전원부(20)가 전기적으로 접속되어 있어서, 고주파 전원부(20)로부터 하부 전극(13)에 고주파 전압을 인가할 수 있게 되어 있다.
상기 구성의 플라즈마 처리 장치(101)에서는, 하부 전극(13)의 장착면(13a)에 반도체 웨이퍼(1)를 장착하고, 진공 용기(11)를 밀폐한 후, 배기 펌프(19)로써 처리실(12)의 내부를 배기하여 진공화하고, 또한 플라즈마 발생용 가스 공급부(17)로부터 소정의 양의 플라즈마 발생용 가스를 처리실(12) 내에 공급한 상태에서, 고주파 전원부(20)을 구동하여 하부 전극(13)에 고주파 전압을 인가함으로써, 상부 전극(14)과 하부 전극(13)과의 사이의 방전 공간에 불소계의 플라즈마를 발생시킬 수 있다. 이와 같이 발생된 플라즈마를 반도체 웨이퍼(1)의 표면에 조사함으로써, 이 플라즈마가 조사된 표면을 에칭할 수 있다(즉, 플라즈마 에칭을 실시한다).
이어서, 플라즈마 처리 장치(101)에서 플라즈마 다이싱 공정 등이 실시되는 반도체 웨이퍼(1)에 대하여 설명한다. 설명을 위하여, 반도체 웨이퍼(1)에서의 각각의 반도체 소자가 형성되는 회로 형성면(제1면)(1a)의 개략 평면도를 도 2에 나타낸다.
도 2에 나타내는 바와 같이, 반도체 웨이퍼(1)의 회로 형성면(1a)에는, 복수의 소자 형성 영역 R1이 격자 형상으로 배열되어 있다. 각각의 소자 형성 영역 R1은, 제조되는 반도체 칩의 크기에 따라서 그 크기가 결정되고, 예로서 구형상(矩形狀)의 영역으로서 배치되어 있다. 이 경우, 도 3은 반도체 웨이퍼(1)의 회로 형성면(1a)의 부분 확대 개략 평면도를 나타내고, 도 4는 도 3의 반도체 웨이퍼(1)에서의 A-A선을 따라서 본 개략 단면도를 나타낸다.
도 3에 나타내는 바와 같이, 서로 인접하는 소자 형성 영역 R1의 사이에는, 소정의 폭을 갖는 대략 직선상의 영역(즉, 길이 방향에 비하여 충분히 작은 폭을 갖는 영역)인 분할 영역 R2가 배치되어 있다. 이 분할 영역 R2는, 반도체 웨이퍼(1)의 회로 형성면(1a)에 대략 격자 형상으로 배열되어서, 각각의 소자 형성 영역 R1을 확정하는 영역으로서의 역할을 하고, 또한 1개의 소자 형성 영역 R1과의 관계에 대해서는, 그 소자 형성 영역 R1의 외주에 배치된 프레임 형상의 영역으로 되어 있다. 또한, 이 분할 영역 R2는, 이후에 설명하는 플라즈마 다이싱 공정에서, 각각의 소자 형성 영역 R1을 개별로 분할하는 분할 위치에 배치되어 있다. 또한, 각각의 소자 형성 영역 R1 내에는, 반도체 소자(2)가 형성되어 있다.
구체적으로는, 도 4에 나타내는 바와 같이, 반도체 웨이퍼(1)는, 원반 형상의 실리콘 기판(51)으로 형성되어 있고, 그 회로 형성면(1a)의 각각의 소자 형성 영역 R1에 해당하는 부분에, 실리콘 산화막(52)을 사이에 두고 소자층(device layer)(53)을 형성함으로써 반도체 소자(2)가 각각 형성된다. 또한, 반도체 웨이퍼(1)의 회로 형성면(1a)의 서로 인접하는 각각의 소자 형성 영역 R1의 사이에 배치된 분할 영역 R2에 해당하는 부분에는, 실리콘 산화막(54)을 사이에 두고 "시험용 소자 그룹"인 TEG(3)가 형성되어 있다. 여기서, TEG는, 실제의 소자의 패턴을 테스트하는 것이 곤란한 경우에, 테스트에 필요한 특성 및 형상을 평가할 수 있도록 용도에 따라서 설계되고, 또한 소자 패턴 이외의 장소에 배치된 테스트 패턴으로서, 복수의 패턴(시험용 소자)의 조합으로 된다. 또한, TEG는, 반도체 칩의 제조 과정에서 형성되는 평가 소자이고, 실리콘 및 실리콘 산화물 재료로 형성되고 또한 그 재료들과는 상이한, 예로서, 금속 또는 무기물을 함유하는 재료(예로서, Al, AlSi, Al-Si-Cu 등)로 형성된다.
또한, 도 3 및 도 4에 나타내는 바와 같이, 각각의 소자 형성 영역 R1에 실리콘 산화막(52), 각각의 분할 영역 R2에 실리콘 산화막(54)이 서로 분리되어 형성되어 있다. 즉, 각각의 반도체 소자(2)와 TEG(3)는, 서로 분리되도록 형성되어 있고, 예로서, 양자 사이에는 실리콘 산화막이 존재하지 않는 미소한 간극이 존재하고 있다. 또한, 이와 같이 형성된 TEG(3)에는, 예로서, 대략 정방형(正方形)의 평 면상의 형상, 및 분할 영역 R2의 길이 방향을 따라서 연장되는 장방형의 평면상의 형상을 포함하는 여러 가지 형상의 것이 있다. 또한, 도 4에서, 예로서, 소자 형성 영역 R1은 그 폭 치수가 1∼20 mm의 범위 내로 각각 형성되고, 분할 영역 R2는 그 폭 치수가 약 50 ㎛로 각각 형성되고, 또한 TEG(3)는 그 폭 치수가 약 30 ㎛로 각각 형성된다.
이어서, 상기 구성의 플라즈마 처리 장치(101)를 이용하여 실행되는 반도체 웨이퍼(1)의 분할 처리를 포함하는 일련의 반도체 칩의 제조 공정을 이하에 설명한다. 설명을 위하여, 반도체 칩의 제조 공정의 순서를 나타내는 플로차트를 도 5에 나타내고, 이 순서를 설명하기 위한 개략 설명도를 도 6A∼6D 및 도 7A∼7C에 나타낸다.
우선, 도 5의 플로차트의 단계 S1에서, 도 4에 나타내는 바와 같이 반도체 웨이퍼(1)의 회로 형성면(1a)에, 성막(成膜), 노광(露光), 에칭 등의 공정 처리를 실시함으로써, 각각의 소자 형성 영역 R1 내에 반도체 소자(2)를 형성한다(반도체 소자 형성 공정). 또한, 반도체 소자 형성 공정에 의해서, 분할 영역 R2 내에 TEG(3)가 형성된다. 상기한 바와 같은 반도체 소자 형성 공정에서는, TEG(3)를 이용하여, 형성된 반도체 소자(2)의 각종 특성을 검사한다(검사 공정).
이어서, 도 6A에 나타내는 바와 같이, 상기 검사 공정이 완료된 반도체 웨이퍼(1)의 회로 형성면(1a)이 이후에 실행되는 처리시에 손상되지 않도록, 회로 형성면(1a)에 보호 시트(4)가 접착제에 의해서 박리 가능하게 부착된다(보호 시트 부착 공정, 단계 S2). 회로 형성면(1a)에 형성된 반도체 소자(2) 및 TEG(3)로 인하여, 반도체 소자(2) 및 TEG(3)의 도면에 나타내는 상면에 보호 시트(4)가 부착된다. 사용되는 보호 시트(4)는, 회로 형성면(1a)의 전면(全面)을 피복하고 또한 반도체 웨이퍼(1)의 단부로부터 외측으로 돌출하지 않도록, 반도체 웨이퍼(1)의 외형과 대략 동일한 형상으로 형성된 것을 염두에 두어야 한다. 상기한 바와 같은 형상의 보호 시트(4)를 사용함으로써, 이후의 처리, 예로서 플라즈마 처리시에, 반도체 웨이퍼(1)로부터 돌출된 보호 시트(4)가 플라즈마에 의해서 소손(燒損)되는 손상의 발생을 방지할 수 있다.
이어서, 도 5의 단계 S3에서, 반도체 웨이퍼(1)의 회로 형성면(1a)의 반대측에 위치한 표면(제2면)인 처리 대상면(1b)에 마스크 층(5)이 형성된다(마스크 층 형성 공정, 단계 S3). 마스크 층(5)은, 이후에 설명하는 플라즈마 다이싱 공정에 사용되는 마스크 패턴을 형성하기 위한 것이고, 불소계 가스를 이용한 플라즈마에 대하여 내성(耐性)이 있는 재료, 예로서 알루미늄 또는 수지(예로서, 감광성(感光性) 레지스트(resist))로 형성된다. 도 6B는, 도 6A에 나타내는 반도체 웨이퍼(1)에 대하여 회로 형성면(1a)과 처리 대상면(1b)이 반전된 상태를 나타낸다. 본 실시형태에서는, 보호 시트 부착 공정 후에, 마스크 층 형성 공정을 실행하는 경우에 대하여 설명하지만, 상기 경우 대신에, 양 공정의 사이에, 반도체 웨이퍼(1)의 두께를 감소시키는 시닝(thinning) 공정을 실행하는 경우라도 좋다.
알루미늄을 사용하는 경우에, 처리 대상면(1b) 상에 증착에 의해서 알루미늄 박막을 형성하는 방법, 및 박상(箔狀)의 알루미늄 박막을 부착하는 방법 등을 사용한다. 또한, 레진을 사용하는 경우에는, 막상(膜狀)으로 형성된 레진을 부착하는 방법, 및 액상의 수지를 스핀 코팅법(spin coat method) 등을 이용하여 처리 대상면(1b)에 도포한 후 소성 처리를 추가로 실시함으로써 마스크 층을 형성하는 방법 등을 사용할 수도 있다.
이어서, 도 6C에 나타내는 바와 같이, 레이저 처리에 의해서 마스크 층(5)이 부분적으로 제거되어서 원하는 마스크 패턴이 형성된다(마스크 패턴 형성 공정, 단계 S4). 이러한 마스크 층(5)의 부분적인 제거는, 예로서 레이저 빔을 이용하여, 미리 설정된 원하는 패턴에 따라서 마스크 층(5)에 레이저 빔을 조사함으로써 실행할 수 있다. 또한, 이러한 원하는 패턴으로서, 반도체 웨이퍼(1)의 분할 영역 R2에 해당하는 부분에 배치된 마스크 층(5)이 제거된 패턴이 형성된다. 또한, 마스크 패턴 형성 공정을 실시함으로써, 도 6C에 나타내는 바와 같이 각각의 분할 영역 R2에 해당하는 부분의 마스크 층(5)을 부분적으로 제거하여 분할선용 마스크 제거부(5a)가 형성된다. 또한, 마스크(5b)는, 마스크 제거부(5a)가 제거된 나머지의 마스크 층(5)으로 형성되고, 마스크 패턴(5c)은, 각각의 마스크(5b)와 마스크 제거부(5a)로 형성된다. 이러한 단계 S3의 마스크 층 형성 공정과 단계 S4의 마스크 패턴 형성 공정을 결합한 공정이 마스크 형성 공정(S9)이 된다. 마스크 층(5)을 감광성 수지로 형성한 경우에는, 노광, 현상을 거쳐서 마스크 패턴을 형성하는 방법도 적용할 수 있다.
이어서, 이와 같이 마스크 패턴(5c)이 형성된 반도체 웨이퍼(1)에 플라즈마 에칭을 실시함으로써, 각각의 소자 형성 영역 R1을 개별로 분할하여, 반도체 소자(2)를 포함하는 개별 반도체 칩(10) 소자를 형성하는 방법에 대하여 설명한다(플 라즈마 다이싱 공정(또는 플라즈마 에칭 공정), 단계 S5).
구체적으로는, 도 1에 나타낸 플라즈마 처리 장치(101)에서는, 반도체 웨이퍼(1)를, 하부 전극(13)의 장착면(13a) 상에, 마스크 패턴(5c)이 형성된 처리 대상면(1b)을 상면으로 하여 보호 시트(4)를 사이에 두고 장착한다. 이어서, 진공 용기(11)를 밀폐하고, 배기 펌프(19)를 구동하여 처리실(12) 내부를 진공화한다(예로서, 약 100 Pa). 또한, 플라즈마 발생용 가스 공급부(17)로부터, 유량이 조절된 가스를 가스 공급 구멍(14a) 및 다공질 플레이트(15)를 통하여 처리실(12)의 내부에 공급한다. 상기 상태에서 고주파 전원부(20)로부터 하부 전극(13)에 고주파 전압을 인가함으로써, 상부 전극(14)과 하부 전극(13)과의 사이의 방전 공간에 플라즈마를 발생시킬 수 있다.
이 방전 공간에 발생된 플라즈마는, 하부 전극(13)의 장착면(13a) 상에 장착된 반도체 웨이퍼(1)의 처리 대상면(1b) 상에 형성된 마스크 패턴(5c)에 조사된다. 이러한 플라즈마의 조사에 의해서, 분할선용 마스크 제거부(5a), 또는 마스크(5b)가 배치되어 있지 않은 노출된 표면에 해당하는 처리 대상면(1b)의 표면에 플라즈마가 조사된다. 이러한 플라즈마의 조사에 의해서, 노출된 처리 대상면(1b)에 에칭이 실시된다. 이와 같이 플라즈마를 조사함으로써, 처리 대상면(1b)의 노출 표면이 에칭된다.
반도체 웨이퍼(1)의 처리 대상면(1b)의 노출 표면에 대하여 플라즈마 에칭을 실시함으로써, 이 노출 표면에 해당하는 부분의 반도체 웨이퍼(1)의 두께가 감소하여, 최종적으로는 이 부분이 제거된다. 이에 따라서, 도 6D에 나타내는 바와 같이, 반도체 웨이퍼(1)는 분할 영역 R2를 따라서 각각의 반도체 소자(2)를 포함하는 반도체 칩(10)의 개별 소자로 분할된다.
플라즈마 에칭에는, 실리콘 및 실리콘 산화물을 제거할 목적으로, 예로서 불소계 플라즈마가 이용된다. 그러나, 불소계 플라즈마를 이용한 에칭의 경우에 주로 금속 및 무기물을 함유하는 재료로 형성되어 있는 TEG(3)에 대해서는 에칭 속도가 저하하므로, TEG(3)는 제거되지 않고 잔류한다(또는, TEG(3)가 부분적으로 제거되고 기타 부분이 잔류 부분으로서 남는다). 따라서, 플라즈마 에칭이 실시된 후에는, 도 6D에 나타내는 바와 같이, 개별 소자로 분할된 각각의 반도체 칩(10)의 사이의 간극에, 즉, 분할 영역 R2에 해당하는 부분에, TEG(3)만이 각각의 반도체 칩(10)과 분리된 상태로 잔류한다. 즉, 플라즈마 에칭을 실시함으로써, 각각의 소자 형성 영역 R1이 분할되고, 또한 실리콘 기판(51)의 표면에 형성된 TEG(3)는, 이 실리콘 기판(51)의 TEG(3)가 부착된 부분을 제거함으로써 실리콘 기판(51)으로부터 분리되어 개별화된다. 따라서, 반도체 칩(10)의 분할과, TEG(3)의 개별화를 동시에 실시할 수 있도록 형성된 마스크 패턴(5c)을 사용하여, 플라즈마 다이싱 공정이 실행된다. 도 6D에서, 예로서, 반도체 칩(10)의 폭 치수는 1∼20 mm이고, 두께 치수가 50 ㎛이며, 또한 TEG(3)의 폭 치수는 30 ㎛이고, 두께 치수가 약 3 ㎛이다.
이후, 도 7A에 나타내는 바와 같이, 분할된 각각의 반도체 칩(10)의 처리 대상면(1b) 상에 제거되지 않고 잔류하는 마스크(5b)를, 예로서, 애싱(ashing) 처리를 실시하여 제거한다(마스크 층 제거 공정, 단계 S6). TEG(3)는 일반적으로 복수의 종류의 재료로 형성되어 있으므로, 이 마스크 층 제거 공정을 실시해도, TEG(3) 는 제거되지 않고, 그대로 잔류한다.
이어서, 도 7B에 나타내는 바와 같이, 반도체 웨이퍼(1)의 처리 대상면(1b)에 부착 시트(다이싱 시트)(6)를 부착한다(다이싱 시트 부착 공정, 단계 S7). 이 부착 시트(6)는 그 크기가 반도체 웨이퍼(1)의 크기보다 크고, 또한 그 주위에 배치된 (도면에 나타내지 않은) 웨이퍼 링(지그)에 의해서 고정되어서, 이 웨이퍼 링을 지지함으로써 반도체 웨이퍼(1)의 취급이 가능하다.
이후, 반도체 웨이퍼(1)의 회로 형성면(1a)을 보호하는 보호 시트(4)가 박리(剝離)된다. 이 박리시에, 분할 영역 R2에 해당하는 부분에 개별로 잔류하는 TEG(3)가, 보호 시트(4)만으로써 지지되어 있는 상태, 즉, 보호 시트(4)의 표면에 부착된 상태로 되어 있으므로, 보호 시트(4)의 박리와 함께, 각각의 분할 영역 R2로부터 TEG(3)가 제거된다. 상기와 같이 보호 시트(4)를 박리함으로써 TEG(3)를 제거하는 공정을, 보호 시트 제거 공정 또는 TEG 제거 공정이라고 한다(단계 S8). 또한, 이러한 보호 시트(4)의 박리 작업을, 작업자에 의한 수작업으로 실행하거나, 또는 로봇 등의 장치를 이용하여 기계적으로 실행할 수도 있다.
따라서, 각각의 반도체 칩(10)이 개별 소자로 분할되고, 또한 TEG(3)가 존재하지 않는 상태로 부착 시트(6) 상에 배치된다. 이와 같이, 반도체 칩의 제조 공정이 완료된다.
상기 설명에 의하면, 마스크 패턴(5c)이 형성된 반도체 웨이퍼(1)가, TEG(3)를 효율적으로 제거할 수 있는 반도체 칩(10)의 제조 방법에 의해서, 플라즈마 다이싱 처리되지만, 본 실시형태는 이러한 경우에만 한정되는 것은 아니다. 이러한 경우 대신에, 예로서, 마스크 패턴을 사용하지 않고, 플라즈마 다이싱을 실행하는 경우라도 좋다. 이러한 경우를, 본 실시형태의 변형예로서 이하에 설명한다.
도 8은 이러한 변형예에 의한 반도체 칩의 제조 공정의 일련의 순서를 나타내는 플로차트이고, 도 9A∼9E는 이 각각의 순서를 설명하기 위한 개략 설명도를 나타낸다.
우선, 도 8의 플로차트의 단계 S1에서, 반도체 웨이퍼(1)의 회로 형성면(1a)에 반도체 소자(2)와 TEG(3)를 형성한다. 이후, 회로 형성면(1a)을 보호하기 위하여, 보호 시트(4)를 부착한다(단계 S2). 이러한 반도체 웨이퍼(1)의 상태를 도 9A에 나타낸다.
이어서, 반도체 웨이퍼(1)의 처리 대상면(1b)에, 반도체 소자의 분할 위치(즉, 분할 영역 R2)에 따라서 분할용 홈부(61)를 형성한다[홈 형성 공정(하프 컷(half-cut) 다이싱), 단계 S11]. 이러한 홈부의 형성은, 예로서, 원반형 회전 블레이드를 이용하여 반도체 웨이퍼(1)의 처리 대상면(1b)을 부분적으로 깎아냄으로써 분할용 홈부(61)를 형성할 수 있다. 반도체 웨이퍼(1) 상에는, 각각의 소자 형성 영역 R1이 격자 형상으로 배열되어 있고, 또한 각각의 소자 형성 영역 R1을 개별로 분할할 수 있도록 분할 영역 R2가 격자 형상으로 확정되어 있다.
또한, 도 9B에 나타내는 바와 같이, 분할용 홈부(61)는 그 저면(底面)이 회로 형성면(1a)에 도달하지 않도록 그 깊이 치수가 결정되어서 형성되어 있다(즉, 하프 컷이 실행되어 있다). 이와 같이 형성함으로써, 홈부(61)의 형성에 의해서 각각의 반도체 소자가 개별 소자로 분할되는 것이 방지된다. 이 경우에, "분할용 홈 부"는, 반도체 웨이퍼(1)(즉, 실리콘 기판(51))의 처리 대상면(1b)에 형성되고, 그 저면이 회로 형성면(1a)에 도달하지 않는 오목부를 의미한다. 즉, 본 명세서에서는, 오목부의 저면이 회로 형성면(1a)에 도달(즉, 관통)하는 홈은 분할용 홈부(61)라고 부르지 않는다.
또한, 이 분할용 홈부(61)의 깊이 치수는, 최종적으로 형성되는 각각의 반도체 칩의 두께 치수 이상이 되도록 결정된다. 본 실시형태에서는, 두께가 감소된 반도체 웨이퍼(1)의, 예로서 50 ㎛의 두께 치수에 대하여, 분할용 홈부(61)의 깊이 치수가 25 ㎛로 설정되어 있고, 최종적으로 형성되는 반도체 칩의 두께 치수는 25 ㎛로 설정되어 있다. 또한, 이 경우에, 분할용 홈부(61)의 저면과 회로 형성면(1a)과의 사이의 거리 치수는, 분할용 홈부(61)의 형상을 유지할 수 있는 최소한의 거리 치수를 고려하여, 예로서 5∼25 ㎛의 범위에서 결정할 수 있다. 또한, 홈 형성 공정(단계 S11)과 같은 기계적 가공을 실시함으로써, 반도체 웨이퍼(1)의 처리 대상면(1b)과 분할용 홈부(61)의 내측 표면의 근방에는, 부가된 응력이 잔류하는 손상층이 형성된다.
상기와 같이, 분할용 홈부(61)의 저면과 회로 형성면(1a)과의 사이의 거리 치수의 하한을 5 ㎛로 설정하는 것에 대한 첫째 이유는, 하프 컷 다이싱 이후의 반도체 웨이퍼(1)의 강도를 확보하기 위한 것이고, 둘째 이유는, 보호 시트(4)가 플라즈마에 노출되는 시간을 감소시키기 위한 것이다. 반도체 웨이퍼(1)의 처리 대상면(1b)에 형성된 손상층을 제거하기 위해서는, 처리 대상면(1b)을 그 표면으로부터 최소한 5 ㎛의 두께만큼 제거할 필요가 있다. 그러나, 분할용 홈부(61)의 저면과 회로 형성면(1a)과의 사이의 거리 치수가 5 ㎛ 미만이면, 처리 대상면(1b)에 형성된 손상층이 제거되기 전에 분할용 홈부(61)가 제거된다. 결과적으로, 처리 대상면(1b)의 손상층이 완전히 제거될 때까지, 분할용 홈부(61)가 형성된 부분에 해당하는 보호 시트(4)가 고온의 플라즈마에 노출되게 된다. 따라서, 처리 대상면(1b)의 손상층이 완전히 제거되기 전에, 분할용 홈부(61)가 제거되지 않도록 함으로써, 이러한 문제의 발생을 미리 방지할 수 있으므로, 분할용 홈부(61)의 저면과 회로 형성면(1a)과의 사이의 거리 치수의 하한을 5 ㎛ 이상으로 규정하고 있다.
이어서, 상기와 같이 분할용 홈부(61)가 형성된 반도체 웨이퍼(1)를, 플라즈마 에칭 처리하여, 각각의 반도체 칩의 개별 소자로의 분할, 즉, 플라즈마 다이싱을 실행한다(플라즈마 다이싱 공정, 단계 S12). 본 변형예에서는, 반도체 웨이퍼(1)의 표면에 마스크 층을 형성하지 않고, 플라즈마 다이싱을 실행한다.
상기와 같이 마스크 층이 형성되어 있지 않은 경우의 플라즈마 다이싱은, 도 1에 나타내는 플라즈마 처리 장치(101)에서, 상기 마스크 층이 형성되어 있는 경우의 플라즈마 다이싱의 방법과 마찬가지의 방법으로 실행할 수 있다.
플라즈마 처리 장치(101)에서, 발생된 플라즈마는, 하부 전극(13)의 장착면(13a)에 장착된 반도체 웨이퍼(1)의 처리 대상면(1b) 전체와 각각의 분할용 홈부(61)의 내측 표면에 조사된다. 이와 같이 플라즈마를 조사함으로써, 반도체 웨이퍼(1)의 처리 대상면(1b) 전체와 분할용 홈부(61)의 내측 표면이 에칭 처리된다(즉, 에칭이 실시된다).
반도체 웨이퍼(1)의 처리 대상면(1b) 전체에 플라즈마 에칭을 실시함으로써, 반도체 웨이퍼(1)의 두께가 감소하고, 동시에, 분할용 홈부(61)의 내측 표면에 플라즈마 에칭을 실시함으로서, 각각의 분할용 홈부(61)가 제거된다. 이와 같이 분할용 홈부(61)를 제거함으로써, 반도체 웨이퍼(1)는, 도 9C에 나타내는 바와 같이, 상기 분할 위치(즉, 분할 영역)를 따라서, 각각의 반도체 소자(2)를 포함하는 반도체 칩(30)의 개별 소자로 분할된다. 이 경우에, "분할용 홈부(61)가 제거된다"는 것은, 분할용 홈부(61)의 저면에 에칭을 실시함으로써 분할용 홈부(61)의 저면이 회로 형성면(1a)에 가까워지고, 최종적으로 이 저면이 회로 형성면(1a)과 일치함으로써 이 저면이 없어지는 것을 의미한다. 즉, 분할용 홈부(61)를 제거함으로써, 반도체 웨이퍼(1) 상의 분할 영역을 따라서, 처리 대상면(1b)과 회로 형성면(1a)의 사이가 관통된다.
또한, 도 9C에 나타내는 바와 같이, 플라즈마 에칭을 실시함으로써, 처리 대상면(1b)과 함께 분할용 홈부(61)의 내측 표면이 에칭된다. 그러나, 종래의 플라즈마 에칭과 상이하게 처리 대상면(1b)에 마스크 층이 배치되어 있지 않으므로, 분할용 홈부(61)의 입구 단부에 형성된 각부(角部)(에지(edge)부)도 마찬가지로 에칭되고, 결과적으로, 이 각부가 제거되어서, 반도체 칩(30)의 처리 대상면(1b) 측의 단부에, 만곡 볼록부의 일례인 R부(R-portion)(즉, 둥근 부분)(30a)가 형성된다. 또한, 플라즈마 에칭 후의 각각의 반도체 칩(30)의 평면의 대략 구형상의 4 코너부에 위치하는 각부(角部)에 에지 제거를 실행함으로써 R부(30a)가 형성된다. 에칭은, 분할용 홈부(61)의 플라즈마 에칭에 의해서, 반도체 웨이퍼(1)의 두께 방향으로 주로 실행되지만, 그 에칭 특성으로 인하여 반도체 웨이퍼(1)의 표면 방향으로도 약 간 에칭이 실행된다. 이러한 에칭 특성은, 각각의 R부(30a)의 형성에 기여하지만, 분할용 홈부(61)의 폭 치수가 이 에칭에 의해서 확대되는 것을 고려하여, 분할용 홈부(61)의 폭 치수를 미리 결정하는 것이 바람직하다.
또한, 반도체 웨이퍼(1)의 처리 대상면(1b)과 각각의 분할용 홈부(61)의 내측 표면에, 플라즈마 에칭을 실시함으로써, 웨이퍼가 각각의 반도체 칩(30)으로 분할되고, 상기 기계적 가공에 의해서 발생하는 손상층을 제거할 수 있다. 또한, 도 9C에 나타내는 바와 같이, 플라즈마 에칭에 의해서, 분할 영역 R2에 해당하는 부분에 형성된 TEG(3)가, 이 영역으로부터 제거된 실리콘 기판(51)으로부터 분리되어서, 각각의 분할 영역 R2에 개별로 잔류한다. 즉, 실리콘 기판(51)에의 TEG(3)의 고착부를 플라즈마 에칭으로써 제거함으로써, TEG(3)가 개별로 분할된다. TEG(3)의 확실한 개별 분할을 고려하면, 각각의 분할용 홈부(61)의 폭 치수는, TEG(3)의 고착부의 폭 치수 이상의 치수가 되도록 형성하는 것이 바람직하다.
플라즈마 처리 장치(101)에서 플라즈마 다이싱이 완료되면, 고주파 전원부(20)에 의한 고주파 전압의 인가, 플라즈마 발생용 가스 공급부(17)로부터의 가스의 공급, 및 배기 펌프(19)의 구동이 정지된다. 이어서, 진공 용기(11)가 개방되고, 반도체 웨이퍼(1)가 꺼내어진다.
도 9D에 나타내는 바와 같이, 플라즈마 처리 장치(101)로부터 꺼내어진 반도체 웨이퍼(1)의 처리 대상면(1b)에 부착 시트(다이싱 시트)(6)를 부착한다(다이싱 시트 부착 공정, 단계 S13). 이어서, 도 9E에 나타내는 바와 같이, 반도체 웨이퍼(1)의 회로 형성면(1a)을 보호하는 보호 시트(4)를 박리한다(보호 시트 제거 공 정, 단계 S14). 이 보호 시트(4)를 박리할 때에, 보호 시트(4)에 부착된 TEG(3)가, 분할 영역 R2로부터 제거된다.
이에 따라서, TEG(3)가 형성된 반도체 웨이퍼(1)를 각각의 반도체 칩(30)의 개별 소자로 분할할 수 있고, 또한 분할 영역 R2에 형성된 각각의 TEG(3)를 제거할 수 있다. 또한, 플라즈마 에칭에 의해서 분할된 반도체 칩(30)은, 그 각부에 R부(30a)가 형성되므로, 형성된 반도체 칩의 횡파단 강도가 향상될 수 있다. 또한, 플라즈마 다이싱에 의해서 분할을 실행할 때에, 마스크 층의 형성 및 이 형성에 따르는 마스크 층의 제거를 필요로 하지 않으므로, 효율적인 플라즈마 다이싱을 실행할 수 있다.
상기 실시형태에 의하면, 특성 조사를 위하여 반도체 칩(10)의 제조 과정에서 분할 영역 R2 내에 형성되는 TEG(3)는, 플라즈마 에칭에 의해서 에칭되는 대상 재료인 실리콘 및 실리콘 산화물 재료 이외에 상기 재료와는 상이한, 예로서, 금속 또는 무기물을 함유하는 재료로 형성된다. 그러므로, 상기 반도체 칩(10)의 개별화를 위한 플라즈마 에칭에 의해서는, 상기 TEG(3)를 제거할 수 없는 종래의 문제에 대하여, 플라즈마 에칭을 실시하여, 상기 TEG(3)를 상기 각각의 반도체 칩(10)으로부터 분리한 후, 반도체 웨이퍼(1)의 회로 형성면(1a)에 표면의 보호를 위하여 부착된 보호 시트(4)를, 상기 표면으로부터 박리함으로써, 상기 보호 시트(4)와 접촉하여 부착되어 있는 상기 TEG(3)를 각각의 반도체 칩(10)의 사이에 위치한 상기 각각의 분할 영역 R2로부터 제거할 수 있다.
따라서, 플라즈마 다이싱을 이용하여 반도체 웨이퍼(1)를 분할 처리하는 경 우에도, 상기 TEG(3)의 제거를 위하여 가스의 종류를 고의로 변경하여 플라즈마 에칭을 실행할 필요를 없앨 수 있는 동시에, 다만 상기 보호 시트(4)를 박리하는 작업을 실행하는 것만으로 상기 TEG(3)를 제거할 수 있어서, 효율적인 작업으로 TEG의 제거를 실현할 수 있다.
또한, TEG(3)의 제거가 상기 방법에 의해서 실현 가능하게 됨으로써, 반도체 웨이퍼(1)의 실리콘 기판(51) 상에 각각의 반도체 소자(2)로부터 분리되어 있는 TEG(3)를 형성함으로써, 플라즈마 에칭에 의해서 각각의 반도체 칩(10)을 분할하기 위한 분할 영역 R2에서의 실리콘 기판(51)을 에칭하여 제거해서, TEG(3)를 보호 시트(4) 상에 독립적으로 부착시킬 수 있다. 따라서, TEG(3)와 반도체 소자(2)를 서로 분리하여 형성하면, 분할 영역 R2의 폭을 TEG(3)의 폭에 가깝게 감소시킬 수 있어서, 반도체 웨이퍼(1)에서의 취득 가능한 반도체 칩(10)의 수를 증가시킬 수 있다.
상기의 각종 실시형태 중의 임의의 실시형태를 적절하게 조합함으로써, 그것들이 갖는 효과를 발휘할 수 있는 것을 염두에 두어야 한다.
본 발명을 첨부 도면을 참조하여 그 바람직한 실시형태와 함께 충분히 설명하였지만, 당업자에게는 각종 변경 및 변형이 있을 수 있는 것이 명백한 것을 염두에 두어야 한다. 이러한 변경 및 변형은 본 발명의 범위로부터 벗어나지 않는 한 첨부된 청구범위에 의해서 정의된 본 발명의 범위 내에 포함되는 것으로 이해하여야 한다.
2004년 12월 24일에 출원된, 명세서, 도면 및 청구범위를 포함하는 일본국 특허 출원 제2004-373022호의 개시는 여기에 참조로서 전체적으로 포함된다.

Claims (9)

  1. 분할 영역에 의해서 확정되는 복수의 소자 형성 영역 내에 배치된 반도체 소자와, 상기 분할 영역 내에 배치된 TEG(test element group; 시험용 소자 그룹)가, 그 제1면에 형성된 반도체 웨이퍼의 제1면에, 상기 TEG와 접촉하도록 보호 시트(sheet)를 부착하는 단계와,
    상기 반도체 웨이퍼의 상기 제1면의 반대측에 위치한 면인 제2면에, 상기 분할 영역을 확정하도록 마스크를 배치하는 단계와,
    상기 보호 시트가 부착되고 또한 상기 마스크가 배치된 상태의 상기 반도체 웨이퍼의 상기 제2면에 플라즈마 에칭을 실시함으로써, 상기 분할 영역에 해당하는 부분을 제거하여, 상기 각각의 소자 형성 영역을, 개별화된 반도체 소자를 각각 포함하는 각각의 반도체 칩으로 분할하는 단계와,
    플라즈마 에칭에 의해서 분할된 상기 각각의 반도체 칩으로부터 상기 보호 시트를 박리(剝離)하여, 상기 분할 영역 내에 잔류하고 또한 상기 보호 시트에 부착된 상기 TEG의 잔류 부분을, 상기 보호 시트와 함께 제거함으로써, 개별화된 반도체 칩을 형성하는 단계를 포함하는 반도체 칩의 제조 방법.
  2. 제1항에 있어서, 플라즈마 에칭 실시 후, 또한 상기 TEG 제거 전에, 상기 각각의 반도체 칩의 상기 제2면으로부터 상기 마스크를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  3. 제1항에 있어서, 플라즈마 에칭을 실시함으로써, 상기 각각의 반도체 칩이 개별 소자로 분할되는 동시에, 이 각각의 반도체 칩으로부터 상기 TEG가 개별로 분리되는 것을 특징으로 하는 반도체 칩의 제조 방법.
  4. 제1항에 있어서, 실리콘 기판과, 이 실리콘 기판의 상기 제1면에 형성된 상기 각각의 반도체 소자와 상기 TEG를 구비한 상기 반도체 웨이퍼에, 플라즈마 에칭을 실시함으로써, 상기 분할 영역에 해당하는 상기 실리콘 기판을 제거하여, 인접하는 상기 각각의 반도체 소자를 서로 분리하고, 또한 상기 TEG를 상기 실리콘 기판으로부터 분리하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  5. 제4항에 있어서,
    상기 실리콘 기판의 상기 제1면에의 상기 TEG의 고착부(固着部)에 해당하는 제2면의 영역이 마스크로부터 노출되도록 상기 웨이퍼의 상기 제2면에 상기 마스크를 배치한 후,
    플라즈마 에칭을 실시하여, 상기 TEG의 고착부의 실리콘 기판을 제거함으로써 상기 TEG를 상기 실리콘 기판으로부터 분리하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  6. 분할 영역에 의해서 확정되는 복수의 소자 형성 영역 내에 배치된 반도체 소 자와, 상기 분할 영역 내에 배치된 TEG가, 그 제1면에 형성된 반도체 웨이퍼의 제1면에, 상기 TEG와 접촉하도록 보호 시트를 부착하는 단계와,
    상기 웨이퍼의 상기 제1면의 반대측에 위치한 제2면의 상기 분할 영역에 해당하는 부분에, 이 분할 영역을 따라서, 상기 웨이퍼의 두께 치수보다도 얕은 깊이의 홈부(groove portion)를 형성하는 단계와,
    이 홈부가 형성된 상기 반도체 웨이퍼의 상기 제2면에 플라즈마 에칭을 실시함으로써, 상기 홈부의 저부(底部)를 제거하여, 상기 각각의 소자 형성 영역을, 개별화된 반도체 소자를 각각 포함하는 각각의 반도체 칩으로 분할하는 단계와,
    플라즈마 에칭에 의해서 분할된 상기 각각의 반도체 칩으로부터 상기 보호 시트를 박리하여, 상기 분할 영역 내에 잔류하고 또한 상기 보호 시트에 부착된 상기 TEG의 잔류 부분을, 상기 보호 시트와 함께 제거함으로써, 개별화된 반도체 칩을 형성하는 단계를 포함하는 반도체 칩의 제조 방법.
  7. 제6항에 있어서, 플라즈마 에칭을 실시함으로써, 상기 각각의 반도체 칩이 개별 소자로 분할되는 동시에, 이 각각의 반도체 칩으로부터 상기 TEG가 개별로 분리되는 것을 특징으로 하는 반도체 칩의 제조 방법.
  8. 제6항에 있어서, 실리콘 기판과, 이 실리콘 기판의 상기 제1면에 형성된 상기 각각의 반도체 소자와 상기 TEG를 구비한 상기 반도체 웨이퍼에, 플라즈마 에칭을 실시함으로써, 상기 분할 영역에 해당하는 상기 실리콘 기판을 제거하여, 인접 하는 상기 각각의 반도체 소자를 서로 분리하고, 또한 상기 TEG를 상기 실리콘 기판으로부터 분리하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  9. 제8항에 있어서, 상기 실리콘 기판의 상기 제1면에의 상기 TEG의 고착부의 폭보다 큰 폭을 갖도록 홈부를 형성한 후,
    플라즈마 에칭을 실시하여, 상기 TEG의 고착부의 실리콘 기판을 제거함으로써 상기 TEG를 상기 실리콘 기판으로부터 분리하는 것을 특징으로 하는 반도체 칩의 제조 방법.
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