JP2006032465A - 半導体ウェハの分割方法 - Google Patents

Abstract

【課題】 複数の半導体素子を有する半導体ウェハを分割することで、上記それぞれの半導体素子を個片に分割する半導体ウェハの分割方法において、上記それぞれの半導体素子に与えられるダメージを低下させるとともに、低コストでかつ効率的な分割を行う。
【解決手段】 複数の半導体素子が形成された第１の表面に保護シートが配置された半導体ウェハに対して、上記第１の表面と反対側の第２の表面に上記それぞれの半導体素子を個片に分割するための分割位置に合わせて分割用溝部を形成し、当該分割用溝部が形成された上記第２の表面に対してプラズマエッチングを施して、当該第２の表面全体及び上記分割用溝部の表面のエッチングを行い、上記分割用溝部が除去されることにより、上記それぞれの半導体素子を個片に分割する。
【選択図】 図４

Description

本発明は、複数の半導体素子を有する半導体ウェハを分割することで、上記それぞれの半導体素子を個片に分割する半導体ウェハの分割方法に関する。

従来、この種の半導体ウェハの分割処理、すなわち半導体素子製造プロセスにおけるダイシングとしては様々なものが知られている。例えば、ダイサーと呼ばれるダイヤモンド等を用いた円盤型回転刃（カッター）を用いて、半導体ウェハに形成されたそれぞれの半導体素子を分割位置に沿って機械的に切断することで、それぞれの半導体素子への分割を行う方法がある（例えば、特許文献１参照）。

特開２００３−１７３９８７号公報

近年、このような半導体素子が用いたれた電子回路を内蔵する電子機器の小型化が進んでおり、このような小型化に伴い電子回路自体の小型化が図られつつある。中でも、半導体素子を薄くする取り組み、すなわち半導体ウェハの薄化が活発に行われており、その厚みが例えば１００μｍ以下の半導体ウェハが用いられるようになっている。

しかしながら、このように薄化された半導体素子は外力に対する強度が弱く、特にウェハ状態の半導体素子を切断して個片毎に分割する上述のような機械的なダイシングにおいては、それぞれの半導体素子が切断時にダメージを受けやすく、加工歩留まりの低下が避けられないという問題点がある。従って、このような薄化された半導体ウェハの分割処理に対するダメージレス化の要望が高まっている。

このようなダメージレスの分割処理として、分割線を画定するマスクが形成された半導体ウェハに対してプラズマエッチングを施すことにより、当該分割線に沿ってそれぞれの半導体素子の個片への分割を行うプラズマダイシングが提案されている。

このプラズマダイシングにおいては、半導体ウェハにおける素子形成面の反対側の面であるマスク配置面にマスク層を形成し、その後、それぞれの半導体素子の分割位置に合わせて上記マスク層の一部を除去することで上記半導体素子のマスク形成面を部分的に露出させて分割線を画定し、この状態にてプラズマエッチングを施すことにより、それぞれの半導体素子の個片への分割が行われる。この分割の後、上記マスク層の除去をアッシングにより行うことで、半導体ウェハの分割処理が行われる。

しかしながら、このようなプラズマダイシング用のマスクは、一般にフォトリソグラフを用いた光学的方法によって形成され、このようなフォトリソグラフによるマスク形成は、工程コストの高い複雑な処理工程が付加されることから、プラズマダイシング工程全体のコストが増大するとともに、当該工程を効率的に行うことができないという問題がある。

従って、本発明の目的は、上記問題を解決することにあって、複数の半導体素子を有する半導体ウェハを分割することで、上記それぞれの半導体素子を個片に分割する半導体ウェハの分割方法において、上記それぞれの半導体素子に与えられるダメージを低下させるとともに、低コストでかつ効率的な分割を行うことができる半導体ウェハの分割方法を提供することにある。

上記目的を達成するために、本発明は以下のように構成する。

本発明の第１態様によれば、複数の半導体素子が形成された第１の表面に保護シートが配置された半導体ウェハに対して、上記第１の表面と反対側の第２の表面に上記それぞれの半導体素子を個片に分割するための分割位置に合わせて分割用溝部を形成し、
当該分割用溝部が形成された上記第２の表面に対してプラズマエッチングを施して、当該第２の表面全体及び上記分割用溝部の表面のエッチングを行い、上記分割用溝部が除去されることにより、上記それぞれの半導体素子を個片に分割することを特徴とする半導体ウェハの分割方法を提供する。

本発明の第２態様によれば、上記分割用溝部は、その深さ寸法が、最終的に個片に分割される上記それぞれの半導体素子の厚さ寸法以上となるように形成される第１態様に記載の半導体ウェハの分割方法を提供する。

本発明の第３態様によれば、上記分割用溝部の形成によって当該分割用溝部の近傍に生じたダメージ層を、上記プラズマエッチングの実施により除去する第１態様又は第２態様に記載の半導体ウェハの分割方法を提供する。

本発明の第４態様によれば、上記半導体ウェハの上記第２の表面に対して研磨処理を行って、当該半導体ウェハの薄型化を行った後、上記分割用溝部の形成を行い、
上記研磨処理によって上記第２の表面近傍に生じたダメージ層を、上記プラズマエッチングにより除去する第１態様から第３態様のいずれか１つに記載の半導体ウェハの分割方法を提供する。

本発明の第５態様によれば、上記半導体ウェハの上記第２の表面に形成される上記分割用溝部は、ダイサーにより形成される第１態様から第４態様のいずれか１つに記載の半導体ウェハの分割方法を提供する。

本発明の上記第１態様によれば、プラズマエッチングを用いた従来の半導体ウェハの分割方法のように、上記半導体ウェハにおいてエッチングを施すべき分割線を画定するためのマスク層を形成することなく、第２の表面において分割位置に合わせて分割用溝部を形成した後、上記半導体ウェハの上記第２の表面に対してプラズマエッチングを施すことで、当該第２の表面全体及び上記分割用溝部の表面のエッチングを行い、上記分割用溝部を除去することで、それぞれの半導体素子の個片への分割を可能としているため、上記マスク層の形成、当該マスク層における上記分割線の形成、及びプラズマエッチング後の上記マスク層の除去というそれぞれの工程を不要とすることができる。

特に、従来の半導体ウェハの分割方法において必要とされているマスク層の形成工程は、その工程コストが高く、かつ、複雑な処理が要求されるようなものであるため、このような工程を不要とすることで、低コストでかつ効率的な半導体ウェハの分割方法を提供することができる。

本発明の上記第２態様によれば、上記半導体ウェハの上記第２の表面に形成される上記分割用溝部が、その深さ寸法が、最終的に個片に分割される上記それぞれの半導体素子の厚さ寸法以上となるように形成されることで、上記プラズマエッチングを施すことで、上記それぞれの半導体素子の厚さ寸法を得ることを可能としながら、上記分割用溝部の除去を行うことができ、マスク層の形成を伴わない（すなわち、マスクレスの）プラズマエッチングによる上記それぞれの半導体素子への分割を具体的に実現することができる。

本発明の上記第３態様によれば、上記分割用溝部の形成に際に、当該分割用溝部の表面近傍には応力等の残留によりダメージ層が形成されることとなるが、上記プラズマエッチングが上記分割用溝部の表面に対しても施され、最終的に上記分割用溝部自体が除去されることにより、当該形成されたダメージ層の除去を分割処理と同時的に行うことができる。従って、上記ダメージ層の除去のために特別な処理を施す必要もなく、効率的な半導体ウェハの分割方法を実現することができる。

本発明の上記第４態様によれば、上記半導体ウェハの上記第２の表面に対して、当該半導体ウェハの薄化のための研磨処理が行われているような場合には、当該研磨処理により上記第２の表面の近傍にはダメージ層が形成されることとなるが、上記第２の表面全体にプラズマエッチングが施されることにより、このような上記ダメージ層の除去を分割処理と同時的に行うことができる。従って、上記研磨処理以降に、上記ダメージ層を除去するためだけの工程を設ける必要がなく、上記プラズマエッチングの実施とともに行うことができ、効率的な半導体ウェハの分割方法を実現することができる。

本発明の上記第５態様によれば、上記分割用溝部の形成が、従来の機械的な分割方法において用いられている装置であるダイサーを用いて行うことで、工程全体のコストを抑えることが可能となる。

以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。

本発明の一の実施形態にかかる半導体ウェハの分割方法を行う半導体ウェハ分割装置の一例であるプラズマ処理装置１０１の構成を模式的に示す模式構成図を図１に示す。このプラズマ処理装置１０１は、複数の半導体素子が形成された半導体ウェハに対して、プラズマエッチングを施すことにより、それぞれの半導体素子の個片への分割処理（プラズマダイシング処理）を行う装置である。まず、このプラズマ処理装置１０１の概略構成について図１を用いて以下に説明する。

図１に示すように、プラズマ処理装置１０１は、半導体ウェハ１に対してプラズマ処理を行うための密閉された空間である処理室１２をその内部に形成する真空チャンバ１１を備えている。この真空チャンバ１１の内部には、下部電極１３と上部電極１４とが互いに対向して平行に配置されている。また、下部電極１３の図示上面には、略円盤状の半導体ウェハ１を載置可能な載置面１３ａが形成されており、この載置面１３ａには、半導体ウェハ１が絶縁リング１８によりその周囲全体が囲まれた状態にて載置されるようになっている。このような絶縁リング１８は、異常放電の防止や下部電極１３をプラズマから保護する機能を有している。また、この載置面１３ａは、真空吸引又は静電吸引によって当該載置された半導体ウェハ１を解除可能に吸引保持する機能を有している。

また、上部電極１４には、この上部電極１４と下部電極１３との間に形成された空間（放電空間）内にプラズマ発生用ガスを供給するための通路であるガス供給孔１４ａが上部電極１４の内部を貫通するように形成されている。また、上部電極１４において、真空チャンバ１１の外部に連通するように形成されたガス供給孔１４ａの一端は、真空チャンバ１１の外部に備えられたプラズマ発生用ガス供給部１７と接続されており、プラズマ発生用ガス供給部１７より例えばフッ素系のプラズマ発生用ガスをガス供給孔１４ａを通して処理室１２内の供給することが可能となっている。なお、プラズマ発生用ガス供給部１７とガス供給孔１４ａの上記一端との間のガス供給用通路の途中には、当該供給されるガス流量を所望の流量に調整するガス流量調整部の一例である流量調整バルブ１６が備えられている。さらに、上部電極１４の図示下面には多孔質プレート１５が装備されており、ガス供給孔１４ａを通じて供給されたプラズマ発生用ガスが、この多孔質プレート１５を介して、下部電極１３の載置面１３ａに載置された半導体ウェハ１に対して均一に吹き付けるように、処理室１２内に供給することが可能となっている。

また、プラズマ処理装置１０１には、処理室１２内を排気することで、処理室１２内を所望の圧力に減圧する（すなわち真空化する）真空排気装置の一例である排気ポンプ１９が備えられている。また、下部電極１３には高周波電源部２０が電気的に接続されており、高周波電源部２０により下部電極１３に高周波電圧を印加することが可能となっている。

このような構成のプラズマ処理装置１０１においては、下部電極１３の載置面１３ａに半導体ウェハ１を載置して真空チャンバ１１を密閉した後、排気ポンプ１９により処理室１２内を排気して真空化するとともに、プラズマ発生用ガス供給部１７より所定の量のプラズマ発生用ガスを処理室１２内に供給した状態で、高周波電源部２０を駆動して下部電極１３に高周波電圧を印加することにより、上部電極１４と下部電極１３との間の放電空間にフッ素系のプラズマを発生させることができる。このように発生されたプラズマを半導体ウェハ１の表面に対して照射することにより、当該照射された表面をエッチング（すなわち、プラズマエッチング）することができる。なお、プラズマ処理装置１０１においては、下部電極１３の内部に冷媒を循環させることで、下部電極１３の載置面１３ａを通して載置されている半導体ウェハ１を冷却する冷却ユニット２１が備えられている。このように冷却ユニット２１が備えられていることにより、プラズマ処理の際に発生した熱により半導体ウェハ１が所定温度以上に昇温することを防止することが可能となっている。

次に、このような構成のプラズマ処理装置１０１を用いて行われる半導体ウェハ１の分割処理を含むそれぞれの半導体素子の一連の製造工程について、以下に説明する。当該説明にあたって、この半導体素子の製造工程の手順を示すフローチャートを図２に示し、さらにこの製造工程の手順を説明するための模式説明図を図３（Ａ）〜（Ｄ）及び図４（Ａ）〜（Ｄ）に示す。

まず、図２のフローチャートのステップＳ１において、図３（Ａ）に示すように半導体ウェハ１における第１の表面である回路形成面１ａに対して、成膜、露光、エッチング等の処理を施すことにより、半導体素子となる複数の回路形成部２の形成を行う（半導体素子形成工程）。さらに、それぞれの回路形成部２には、回路形成面１ａから露出するように導電性材料により複数の外部接続用電極３が形成される。このようにそれぞれの回路形成部２及び外部接続用電極３が形成された半導体ウェハ１は、その形成状態に不良箇所がないかどうかを判断するために、それぞれの回路形成部２及び外部接続用電極３の形成状態の検査が行われる（半導体素子検査工程、ステップＳ２）。なお、このような検査において不良であると判断された半導体素子に対しては、半導体ウェハ１におけるその位置情報を記憶すること等により、その後半導体素子として使用されることがないような必要な処置が採られる。

また、上記検査工程が完了した半導体ウェハ１が、その後行われるそれぞれの処理の際に回路形成面１ａが損傷を受けることがないように、回路形成面１ａに保護シート４が粘着剤を介して剥離可能に貼着される。なお、この保護シート４は、回路形成面１ａの全面を覆いかつ半導体ウェハ１の端部から外側にはみ出すことがないように半導体ウェハ１の外形形状と略同じ形状に整形したものが用いられる。このような形状の保護シート４が用いられることにより、その後の処理、例えばプラズマ処理において、半導体ウェハ１からはみ出した保護シート４がプラズマによって焼損するというダメージの発生を防止することができる。

次に、図２のステップＳ３において、半導体ウェハ１の厚みの薄化を行う研磨工程が行われる。具体的には、図３（Ｃ）に示すように、半導体ウェハ１の回路形成面１ａを図示下側として、保護シート４を介して半導体ウェハ１を研磨装置の保持テーブル３２上に載置するとともに、その載置位置を保持させる。この状態において、半導体ウェハ１の回路形成面１ａの反対側の表面である被処理面１ｂ（第２の表面）に対して、研削ホイール３１を用いて研磨が行われる。研削ホイール３１の図示下面には研削用砥石が固着されており、この砥石を半導体ウェハ１の被処理面１ｂに接触させながらその表面沿いに回転させることで、被処理面１ｂの研削が行われる。このような研磨処理により、半導体ウェハ１は１００μｍ以下程度の厚み、例えば、本実施形態では厚みが５０μｍとなるように薄化が行われる。

次に、このように薄化が行われた半導体ウェハ１の被処理面１ｂに、それぞれの半導体素子の分割位置に合わせて分割用溝部１ｃを形成する（溝形成工程（ハーフカットダイシング）、ステップＳ４）。具体的には、図３（Ｄ）に示すように、保護シート４を介して半導体ウェハ１をダイサーの保持テーブル４２上に載置するとともにその載置位置を保持させて、半導体ウェハ１の被処理面１ｂに対して、円盤型回転刃４１を用いて分割用溝部１ｃを形成する。半導体ウェハ１においては、それぞれの回路形成部２が格子状に配列されており、それぞれの回路形成部２、すなわちそれぞれの半導体素子を個別に分割できるようにその分割位置が格子状に定められている。円盤型回転刃４１を回転駆動させながら、半導体ウェハ１の被処理面１ｂに円盤型回転刃４１を接触させて上記分割位置に沿って直線的に移動させることで、当該分割位置に沿って格子状の分割用溝部１ｃを形成することができる。なお、このような円盤型回転刃４１としては、いわゆるダイサーを用いることができる。

ここで、このように形成された分割用溝部１ｃの拡大断面図を図５に示す。図５に示すように、分割用溝部１ｃはその底面が回路形成面１ａに到達しないようにその深さ寸法Ｄが決定されて形成されている（すなわち、ハーフカットが行われている）。このように形成することで、この分割用溝部１ｃの形成によりそれぞれの半導体素子が個片に分割されてしまうことが防止されている。ここで、「分割用溝部」とは、半導体ウェハ１の被処理面１ｂに形成された凹部であって、その底面が回路形成面１ａに到達していないもののことをいう。すなわち、このような凹部の底面が回路形成面１ａに到達（すなわち貫通）しているようなものは、本明細書においては分割用溝部１ｃとは言わない。

また、このような分割用溝部１ｃの深さ寸法Ｄは、最終的に形成されるそれぞれの半導体素子の厚さ寸法以上となるように決定される。本実施形態においては、薄化された半導体ウェハ１の厚さ寸法５０μｍに対して、分割用溝部１ｃの深さ寸法Ｄが２５μｍとされており、最終的に形成される半導体素子の厚さ寸法が２５μｍとなっている。また、この場合、分割用溝部１ｃの底面と回路形成面１ａとの間の距離寸法は、分割用溝部１ｃとしてその形状が保持できる最小限の距離寸法を考慮して、例えば５〜２５μｍの範囲で決定することができる。また、研磨工程（ステップＳ３）及び溝形成工程（ステップＳ４）のような機械的加工が施されることにより、図５に示すように半導体ウェハ１の被処理面１ｂと分割用溝部１ｃの内表面の近傍には、付加された応力が残留するダメージ層１ｆが形成されることとなる。

このように分割用溝部１ｃの底面と回路形成面１ａとの間の距離寸法の下限が５μｍとして規定していることに対する第１の理由は、上記ハーフカットダイシングの後の半導体ウェハ１の強度を確保するためであり、第２の理由は、保護シート４がプラズマに曝される時間を少なくするためである。半導体ウェハ１の被処理面１ｂに形成されたダメージ層１ｆを除去するためには、被処理面１ｂをその表面より少なくとも５μｍの厚さ除去する必要がある。しかしながら、分割用溝部１ｃの底面と回路形成面１ａとの間の距離寸法が５μｍ未満であれば、被処理面１ｂに形成されたダメージ層１ｆが除去される前に分割用溝部１ｃが除去されてしまうこととなり、被処理面１ｂのダメージ層１ｆを完全に除去するまで、分割用溝部１ｃが形成されていた部分に相当する保護シート４が高温のプラズマにさらされることとなる。そのため、被処理面１ｂのダメージ層１ｆの除去完了前に、分割用溝部１ｃが除去されないようにすることで、このような問題の発生を未然に防止可能とし、分割用溝部１ｃの底面と回路形成面１ａとの間の距離寸法の下限を５μｍ以上として規定している。

次に、このように分割用溝部１ｃが形成された半導体ウェハ１に対して、プラズマエッチングを行う（プラズマエッチング工程、ステップＳ５）。本発明においては、半導体ウェハ１の表面にマスク層を形成することなく、このプラズマエッチングが行われる。

具体的には、図１に示すプラズマ処理装置１０１において、下部電極１３の載置面１３ａに、分割用溝部１ｃが形成された被処理面１ｂを上面として、保護シート４を介して半導体ウェハ１を載置する。その後、真空チャンバ１１を密閉し、排気ポンプ１９を駆動して処理室１２内を真空化するとともに、プラズマ発生用ガス供給部１７より流量調整バルブ１６にて調整された流量のガスを、ガス供給孔１４ａ及び多孔質プレート１５を通して処理室１２内に供給する。このような状態にて高周波電源部２０により下部電極１３に高周波電圧を印加することで、上部電極１４と下部電極１３との間の放電空間にプラズマを発生させることができる。

図４（Ａ）に示すように、当該放電空間にて発生されたプラズマ５１は、下部電極１３の載置面１３ａに載置された状態の半導体ウェハ１の被処理面１ｂの全体とそれぞれの分割用溝部１ｃの内表面に対して照射される。このようにプラズマが照射されることで、被処理面１ｂの全体と分割用溝部１ｃの内表面のそれぞれに対してエッチングが施されることとなる。

半導体ウェハ１の被処理面１ｂの全体に対してプラズマエッチングが施されることにより、半導体ウェハ１の厚みが薄化され、それとともに、それぞれの分割用溝部１ｃの内表面に対してプラズマエッチングが施されることにより、それぞれの分割用溝部１ｃが除去される。このようにそれぞれの分割用溝部１ｃが除去されることで、図４（Ｂ）に示すように、半導体ウェハ１は、上記分割位置に沿ってそれぞれの半導体素子１ｄの個片に分割されることとなる。ここで「分割用溝部１ｃが除去される」とは、分割用溝部１ｃの底面に対してエッチングが施されることで当該底面が回路形成面１ａに近づけられ、最終的に当該底面が回路形成面１ａと合致されることで当該底面が消滅状態とされることをいう。すなわち、分割用溝部１ｃが除去されることで、半導体ウェハ１において分割位置に沿って、被処理面１ｂと回路形成面１ａとが貫通された状態とされることとなる。

ここで個片に分割された状態の半導体素子１ｄにおける上記分割位置付近の部分拡大断面図を図６に示す。図６に示すように、プラズマエッチングが施されることにより、被処理面１ｂとともに分割用溝部１ｃの内表面もエッチングされることとなるが、従来のプラズマエッチングのように被処理面１ｂにマスク層が配置されていないため、分割用溝部１ｃの入り口端部の形成される角部（エッジ部）も同様にエッチングが施されることとなり、その結果、当該角部が除去されて、半導体素子１ｄの被処理面１ｂ側の端部には、湾曲凸面部の一例であるＲ（アール）部１ｅが形成されることとなる。また、図７に示すプラズマエッチング後のそれぞれの半導体素子１ｄの平面図（上面図）に示すように、大略方形状のそれぞれの半導体素子１ｄにおける四隅部分に位置される角部に対してもこのようなエッジ除去が行われＲ部１ｅが形成されることとなる。なお、分割用溝部１ｃに対するプラズマエッチングにより、半導体ウェハ１の厚み方向を主としてエッチングが行われるが、そのエッチング特性により半導体ウェハ１の表面沿いの方向にも僅かにエッチングが行われることとなる。このようなエッチング特性は、それぞれのＲ部１ｅの形成に寄与することとなるが、分割用溝部１ｃの幅寸法が当該エッチングにより拡大されることを考慮して、予め分割用溝部１ｃの幅寸法を決定しておくことが望ましい。

また、半導体ウェハ１の被処理面１ｂとそれぞれの分割用溝部１ｃの内表面に対して、プラズマエッチングが施されることで、それぞれの半導体素子１ｄへの分割処理が行われるとともに、上記機械的加工により生じたダメージ層１ｆを除去することができる。

プラズマ処理装置１０１においてこのようなプラズマエッチングが完了すると、高周波電源部２０による高周波電圧の印加、プラズマ発生用ガス供給部１７よりのガスの供給、及び排気ポンプ１９の駆動が停止され、その後、真空チャンバ１１が開放されて、半導体ウェハ１が取り出される。

プラズマ処理装置１０１から取り出された半導体ウェハ１に対して、図４（Ｃ）に示すように、被処理面１ｂに粘着シート（ダイボンディングシート）６を貼り付ける（ダイボンディングシート貼付け工程、ステップＳ６）。それとともに、図４（Ｄ）に示すように、半導体ウェハ１の回路形成面１ａを保護していた保護シート４が剥離される。ここでこの粘着シート６は、半導体ウェハ１よりも大きなサイズを有しており、さらにその周囲に図示しないウェハリング（治具）によって固定されており、このウェハリングを把持することで半導体ウェハ１のハンドリングを行うことが可能となっている。以上で半導体素子の製造工程が完了する。

このように粘着シート６に貼着された状態のそれぞれの半導体素子１ｄの回路形成面１ａを、例えば吸着ノズルにて吸着保持し、その状態で吸着ノズルを上昇させることで、吸着保持された半導体素子１ｄを粘着シート６から剥離して取り出すことができる。

上述の半導体素子の製造工程においては、半導体ウェハ１の薄化を行う研磨工程（ステップＳ３）を行った後に、分割用溝部１ｃの形成を行う溝形成工程（ステップＳ４）をそのまま行うような場合について説明したが、本実施形態はこのような場合についてのみ限定されるものではない。このような場合に代えて、図８のフローチャートに示すように、研磨工程（ステップＳ３）の後に、この研磨工程により半導体ウェハ１の被処理面１ｂに生じたダメージ層１ｆの除去を行うダメージ層除去工程（ステップＳ３１）が行われるような場合であってもよい。その後、このようにダメージ層１ｆの除去が行われた被処理面１ｂに対して、溝形成工程（ステップＳ４）が行われる。

研磨工程により形成されたダメージ層１ｆを残したまま溝形成工程が行われるような場合にあっては、その衝撃により被処理面１ｂに形成されたダメージ層１ｆが拡大（最悪の場合は破壊）する恐れがある。従って、上述のように研磨工程の後にダメージ層除去工程を行うことで、このような問題の発生を未然に防止することができる。このようなダメージ層除去工程の要否は、求められる生産性や品質や信頼性を考慮して決定することができ、例えば、生産性を優先するような場合にあっては上記ダメージ層除去工程を行うことなく溝形成工程を実施し、一方、品質や信頼性を優先する場合には上記ダメージ層除去工程を行った後で溝形成工程を実施するという形態を採ることができる。

上記実施形態によれば、以下のような種々の効果を得ることができる。

まず、薄化された半導体ウェハ１に対してプラズマエッチングを施すことでそれぞれの半導体素子１ｄの個片への分割を行うプラズマダイシングにおいて、従来のプラズマダイシングのようにエッチングを施すべき分割線を画定するためのマスク層を形成することなく、被処理面１ｂにおいて分割位置に合わせた分割用溝部１ｃを形成した後、被処理面１ｂと分割用溝部１ｃの内表面に対してプラズマエッチングを施して、分割用溝部１ｃを除去することでそれぞれの半導体素子１ｄの個片への分割を可能としているため、上記マスク層の形成、当該マスク層における分割線の形成、及びプラズマエッチング後のマスク層の除去というそれぞれの工程を不要とすることができる。

特に、このようなマスク層の形成工程は、その工程コストが高く、かつ、複雑な処理が要求されるという特徴を有しているため、このような工程を不要することができることにより、半導体ウェハの分割処理を低コストでかつ効率的に行うことができる。

また、半導体ウェハ１の被処理面１ｂに分割位置に合わせて分割用溝部１ｃを機械的加工により形成することで、それぞれの分割用溝部１ｃの内表面近傍にダメージ層１ｆが形成されることとなるが、このようなダメージ層１ｆは、半導体ウェハ１の分割のためのプラズマエッチングにより除去することができるため、新たにダメージ層１ｆの除去を行うための工程を施す必要もない。

さらに、半導体ウェハ１の薄化のための研磨工程により、半導体ウェハ１の被処理面１ｂの近傍に生じたダメージ層１ｆについても、上記プラズマエッチングにより除去することができる。従って、半導体ウェハ１の分割処理（プラズマダイシング処理）とダメージ層の除去処理とを１つの工程にて同時的に行うことができ、半導体ウェハの分割処理及び半導体素子の製造をより効率的に行うことができる。

また、半導体ウェハ１の被処理面１ｂにおいて、分割位置に合わせて分割用溝部１ｃを形成する際に、円盤型回転刃４１として、従来のダイシング工程において用いられているダイサーを用いることにより、新たな装置を開発することなく分割用溝部１ｃの形成を行うことができ、低コストにてそれぞれの分割用溝部の形成を行うことができる。

さらに、このようにマスク層を形成することなく、半導体ウェハ１に対してプラズマエッチングを施すことにより、それぞれの分割用溝部１ｃの入口端部の角部やそれぞれの半導体素子１ｄの被処理面１ｂにおける四隅部分の角部からエッジ部分を除去してＲ部１ｅを形成することができる。特に、このように薄化された半導体素子１ｄにおいては、その抗折強度が低いため、破損し易いという特徴を有するが、それぞれの半導体素子１ｄの角部にＲ部１ｅが形成されることで、半導体素子１ｄの構造的な強度を向上させることができ、抗折強度を高めることができる。また、このようなＲ部１ｅの形成は、プラズマダイシング処理とともに行われるため、半導体ウェハ１の分割処理の効率を低下させることもない。

なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。

本発明の一の実施形態にかかるプラズマ処理装置の構成を示す模式構成図である。 上記実施形態の半導体素子の分割が行われる半導体素子の製造工程の手順を示すフローチャートである。 図２の半導体素子の製造工程を説明するための模式説明図であって、（Ａ）は半導体ウェハに回路形成部及び外部接続用電極が形成された状態の図であり、（Ｂ）は半導体ウェハの回路形成面に保護シートが貼着された状態の図であり、（Ｃ）は半導体ウェハの薄化のための研磨工程が行われている状態の図であり、（Ｄ）は半導体ウェハの被処理面に分割用溝部が形成されている状態の図である。 図３に続いて図２の半導体素子の製造工程を説明するための模式説明図であって、（Ａ）はプラズマエッチングが施されている状態の図であり、（Ｂ）は（Ａ）のプラズマエッチングによりそれぞれの半導体素子の個片に分割された状態の図であり、（Ｃ）は半導体ウェハの被処理面に粘着シートが貼着されている状態の図であり、（Ｄ）は保護シートが剥離された状態の図である。 半導体ウェハに形成された分割用溝部の部分拡大断面図である。 分割されたそれぞれの半導体素子における分割位置近傍の部分拡大断面図である。 プラズマエッチングによりＲ部が形成された状態の半導体素子の模式平面図である。 上記実施形態の変形例にかかる半導体素子の製造工程を示すプローチャートである。

符号の説明

１ 半導体ウェハ
１ａ 回路形成面
１ｂ 被処理面
１ｃ 分割用溝部
１ｄ 半導体素子
１ｅ Ｒ部
２ 回路形成部
３ 外部接続用電極
４ 保護シート
６ 粘着シート
１１ 真空チャンバ
１２ 処理室
１３ 下部電極
１４ 上部電極
１７ プラズマ発生用ガス供給部
１９ 排気ポンプ
２０ 高周波電源部
１０１ プラズマ処理装置

Claims (5)

1. 複数の半導体素子が形成された第１の表面に保護シートが配置された半導体ウェハに対して、上記第１の表面と反対側の第２の表面に上記それぞれの半導体素子を個片に分割するための分割位置に合わせて分割用溝部を形成し、
   当該分割用溝部が形成された上記第２の表面に対してプラズマエッチングを施して、当該第２の表面全体及び上記分割用溝部の表面のエッチングを行い、上記分割用溝部が除去されることにより、上記それぞれの半導体素子を個片に分割することを特徴とする半導体ウェハの分割方法。
2. 上記分割用溝部は、その深さ寸法が、最終的に個片に分割される上記それぞれの半導体素子の厚さ寸法以上となるように形成される請求項１に記載の半導体ウェハの分割方法。
3. 上記分割用溝部の形成によって当該分割用溝部の近傍に生じたダメージ層を、上記プラズマエッチングの実施により除去する請求項１又は２に記載の半導体ウェハの分割方法。
4. 上記半導体ウェハの上記第２の表面に対して研磨処理を行って、当該半導体ウェハの薄型化を行った後、上記分割用溝部の形成を行い、
   上記研磨処理によって上記第２の表面近傍に生じたダメージ層を、上記プラズマエッチングにより除去する請求項１から３のいずれか１つに記載の半導体ウェハの分割方法。
5. 上記半導体ウェハの上記第２の表面に形成される上記分割用溝部は、ダイサーにより形成される請求項１から４のいずれか１つに記載の半導体ウェハの分割方法。

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