CN100390990C - 堆叠多芯片封装和制造堆叠多芯片封装的方法 - Google Patents

堆叠多芯片封装和制造堆叠多芯片封装的方法 Download PDF

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Abstract

堆叠多芯片封装(100)具有基础载体(102)和底集成电路单元片(104),其中基础载体(102)具有顶侧面(108)和底侧面(110),底集成电路单元片(104)具有附着在基础载体顶侧面(108)上的底表面(112)和相对的顶表面(114)。顶表面(114)具有包括多个第一键合垫的外周区域和中央区域(120)。在底单元片(104)顶表面(114)的外周区域和中央区域(120)之间形成垫圈(124)。顶集成电路单元片(106)具有位于底单元片(104)上方的底表面,且顶单元片(105)的底表面通过垫圈(124)附着在底单元片(104)的顶表面(114)上。垫圈(124)维持底单元片(104)与顶单元片(106)之间的预定间隔,从而在顶单元片(106)贴附于底单元片(104)时,连接底单元片(104)和基础载体(102)的第一布线(122)的丝线键合不被破坏。

Description

堆叠多芯片封装和制造堆叠多芯片封装的方法
技术领域
本发明涉及集成电路和封装集成电路的方法,更特别地,涉及堆叠多芯片封装类型集成电路。
背景技术
集成电路(IC)单元片(die)是在半引线晶片,例如硅晶片上形成的小器件。这种单元片典型地从晶片上切割下来并附着在基础载体上用于互连再分布(redistribution)。然后通过丝线键合将单元片上的键合垫(bond die)电连接于载体上的引线(lead)。单元片和丝线键合用保护材料包封从而形成封装。包封在封装里的引线在载体的引线网络内重新分布,并且以封装外的接线端点(terminal point)阵列结束。取决于封装类型,这些接线端点可以原样地使用,例如在TSOP中,或者经过进一步的处理,例如为球栅阵列(Ball Grid Array)(BGA)附着外周焊球(solder ball)。接线端点允许单元片与其它的电路电连接,例如在印刷电路板上。在随后的实例中,MAPBGA用于例证这里公开的发明。
出于增加封装中的电路数量但不增加封装的面积从而使封装不会在电路板上占据更多空间的目的,制造商在单个封装内堆叠两个或更多个单元片。这种器件有时被称作堆叠多芯片封装。图1显示了第一种传统的堆叠多芯片封装10。封装10包括用第一粘着层16附着在基础载体14(在本实例中是MAPBGA基片)上的第一或底单元片12。第二或顶单元片18用类似于第一粘着层16的第二粘着层20附着在底单元片12上。底和顶单元片12、18分别用布线22和24通过丝线键合电连接于基础载体14。接线端26,在本实例中是球形焊球接线端,连接于基础载体14的网络或者再分布层(未显示)。底和顶单元片12、18以及布线22、24密封在树脂28内,从而形成堆叠多芯片封装10。为了允许底单元片12丝线键合于基础载体14的引线上,顶单元片18必须比底单元片12小。
图2显示了第二种传统的堆叠多芯片封装30。第二封装30包括用第一粘着层36附着在基础载体或基片34上的第一或底单元片32。底单元片32上的键合垫用第一布线38通过丝线键合电连接基片34上的引线。隔离物40,典型地用裸硅制成,用第二粘着层42附着在底单元片32上。第三或顶单元片44用第三粘着层46附着在隔离物40上。
顶单元片44的尺寸与底单元片32几乎相同或者更大。在这种情况下,如果顶和底单元片32、44如图1所示地(也就是无隔离物40)加以附着,那么不可能进行底单元片32的丝线键合。然而如图所示,隔离物40小于底单元片32,从而底单元片32可以无阻碍地进行丝线键合。从而,顶单元片44上的键合垫用第二布线48通过丝线键合电连接基片34。
隔离物40和第二、第三粘着层42、46的总厚度也必须足够大,从而当顶单元片44附着于隔离物40时,连接底单元片32的布线38不会被扰乱。球形焊球接线端50连接基片34的布线层(未显示)。底单元片32、顶单元片44、隔离物40和布线38、48用树脂52加以密封,从而形成堆叠多芯片封装30。尽管这一解决方法允许将两个具有几乎相同尺寸的单元片封装在一起,但是隔离物40增加了封装30的处理前导时间(process lead time)、成本和尺寸(高度)。
人们期望能够在单个封装内堆叠两个或多个相同尺寸的单元片,或者甚至更大的顶单元片,而不会过度地增加最终封装的尺寸,也不需要隔离物。
发明内容
本发明的提出解决了上述问题。
根据一个方面,本发明提供一种堆叠多芯片封装,包括:基础载体,其具有顶侧面和底侧面;底集成电路单元片,其具有附着在基础载体顶侧面上的底表面和相对的顶表面,顶表面具有一个包括多个第一键合垫的外周区域和一个中央区域;垫圈,其形成于底集成电路单元片顶表面的外周区域和中央区域之间,其中垫圈不延伸到第一键合垫;粘合材料,其形成于底集成电路单元片顶表面的中央区域内,粘合材料被垫圈包围;和顶集成电路单元片,其具有底表面,其中顶集成电路单元片位于底集成电路单元片的上方,且顶集成电路单元片的底表面通过粘合材料附着在底集成电路单元片的顶表面上,其中垫圈维持底集成电路单元片和顶集成电路单元片之间的预定间隔,且其中顶集成电路单元片和底集成电路单元片具有相同的尺寸和形状。
根据本发明的上述堆叠多芯片封装,其中底集成电路单元片用第一粘合材料层附着在基础载体上。
根据本发明的上述堆叠多芯片封装,其中垫圈包含环氧树脂。
根据本发明的上述堆叠多芯片封装,其中粘合材料包含环氧树脂。
根据本发明的上述堆叠多芯片封装,其中底集成电路单元片用第一布线电连接在基础载体上,第一布线具有电连接第一键合垫的第一端和电连接基础载体顶侧面上第一引线的第二端。
根据本发明的上述堆叠多芯片封装,其中顶集成电路单元片包括多个位于顶集成电路单元片顶表面外周区域内的第二键合垫,且其中顶集成电路单元片用第二布线电连接在基础载体上,第二布线具有电连接第二键合垫的第一端和电连接基础载体顶侧面上第二引线的第二端。
根据本发明的另一方面,提供一种堆叠多芯片封装,包括:基础载体,其具有顶侧面和底侧面;底集成电路单元片,其具有附着在基础载体顶侧面上的底表面和相对的顶表面,该顶表面具有一个包括多个第一键合垫的外周区域和一个中央区域;垫圈,其形成于底集成电路单元片顶表面的外周区域和中央区域之间,其中垫圈不延伸到第一键合垫;粘合材料,其形成于底集成电路单元片顶表面的中央区域内,粘合材料被垫圈包围;和顶集成电路单元片,其具有底表面,其中顶集成电路单元片位于底集成电路单元片的上方,且顶集成电路单元片的底表面通过粘合材料附着在底集成电路单元片的顶表面上,其中垫圈维持底集成电路单元片和顶集成电路单元片之间的预定间隔,并且其中顶集成电路单元片大于底集成电路单元片。
根据本发明的又一方面,提供一种堆叠多芯片封装,包括:基础载体,其具有顶侧面和底侧面,顶侧面包括多个第一引线和多个第二引线;底集成电路单元片,其具有附着在基础载体顶侧面上的底表面和相对的顶表面,该顶表面具有一个包括多个第一键合垫的外周区域和一个中央区域,其中底集成电路单元片用第一布线电连接于基础载体,第一布线具有电连接第一键合垫的第一端和电连接第一引线的第二端;垫圈,其形成于底集成电路单元片顶表面的外周区域和中央区域之间,其中垫圈不延伸到第一键合垫;粘合材料,其形成于底集成电路单元片顶表面的中央区域内,粘合材料被垫圈包围;顶集成电路单元片,其具有与底集成电路单元片相同的尺寸和形状,该顶集成电路单元片具有底表面,其中顶集成电路单元片位于底单元片的上方,且顶集成电路单元片的底表面通过垫圈和粘合材料附着在底集成电路单元片上的顶表面上,而垫圈维持底集成电路单元片和顶集成电路单元片之间的预定间隔,并且其中顶集成电路单元片包括多个位于其顶表面外周区域内的第二键合垫,其中顶集成电路单元片用第二布线电连接于基础载体,第二布线具有电连接第二键合垫的第一端和电连接第二引线的第二端;和包封剂,其覆盖底集成电路单元片和顶集成电路单元片,第一和第二布线以及基础载体顶侧面的至少一部分。
根据本发明的上述堆叠多芯片封装,其中底集成电路单元片用第一粘合材料层附着在基础载体上。
根据本发明的上述堆叠多芯片封装,进一步包括覆盖底集成电路单元片和顶集成电路单元片、第一和第二布线以及基础载体顶侧面至少一部分的包封剂。
根据本发明的上述堆叠多芯片封装,其中垫圈包含环氧树脂。
根据本发明的上述堆叠多芯片封装,其中粘合材料包含环氧树脂。
根据本发明的上述堆叠多芯片封装,其中由垫圈维持的顶集成电路单元片和底集成电路单元片之间的预定间隔足以保护第一布线和第一键合垫之间的电连接不被顶集成电路单元片与底集成电路单元片之间的附着所破坏。
根据本发明的再一方面,提供一种堆叠多芯片封装,包括:基础载体,其具有顶侧面和底侧面,顶侧面包括多个第一引线和多个第二引线;底集成电路单元片,其具有用第一粘合材料层附着在基础载体顶侧面上的底表面和相对的顶表面,顶表面具有一个包括多个第一键合垫的外周区域和一个中央区域,其中底集成电路单元片用第一布线电连接在基础载体上,第一布线具有电连接第一键合垫的第一端和电连接第一引线的第二端;垫圈,其形成于底集成电路单元片顶表面的外周区域和中央区域之间,其中垫圈不延伸到第一键合垫;粘合材料,其形成于底集成电路单元片顶表面的中央区域内,粘合材料被垫圈包围;顶集成电路单元片,其具有底表面,其中顶集成电路单元片位于底集成电路单元片的上方,且顶集成电路单元片的底表面通过垫圈和粘合材料附着在底集成电路单元片的顶表面上,而垫圈维持底集成电路单元片和顶集成电路单元片之间的预定间隔,并且其中顶集成电路单元片包括多个位于其顶表面外周区域内的第二键合垫,且其中顶集成电路单元片用第二布线电连接于基础载体,第二布线具有电连接第二键合垫的第一端和电连接第二引线的第二端,其中顶集成电路单元片大于底集成电路单元片;和包封剂,其覆盖底集成电路单元片和顶集成电路单元片,第一和第二布线以及基础载体顶侧面的至少一部分。
根据本发明的再一方面,提供一种制造堆叠多芯片封装的方法,包括如下步骤:将底集成电路单元片附着在基础载体上,底集成电路单元片具有顶表面和底表面,其中底表面附着在基础载体的顶侧面上,且其中底集成电路单元片的顶表面具有中央区域和外周区域,外周区域包括多个第一键合垫;通过将第一布线丝线键合于底集成电路单元片的多个第一键合垫上以及基础载体顶侧面上相应的第一引线上,将底集成电路单元片电连接于基础载体;在底集成电路单元片顶表面的中央区域和外周区域之间形成粘合材料垫圈,其中垫圈具有预定的高度,其中垫圈不延伸到第一键合垫;在底集成电路单元片顶表面的中央区域内形成粘合材料,该粘合材料被垫圈包围;用由粘合材料组成的垫圈将顶集成电路单元片的底表面附着在底集成电路单元片的顶表面上,其中垫圈使得顶集成电路单元片与底集成电路单元片隔离,从而使顶集成电路单元片不与第一布线接触;和通过将第二布线丝线键合于位于顶集成电路单元片顶表面上的第二键合垫上以及基础载体上相应的第二引线上,将底集成电路单元片电连接于基础载体,其中顶集成电路单元片和底集成电路单元片具有相同的尺寸和形状。
根据本发明的上述制造堆叠多芯片封装的方法,其中顶集成电路单元片大于底集成电路单元片。
根据本发明的上述制造堆叠多芯片封装的方法,其中用于形成垫圈的材料具有比粘合材料更高的粘度。
根据本发明的上述制造堆叠多芯片封装的方法,其中垫圈和粘合材料包含环氧树脂。
根据本发明的上述制造堆叠多芯片封装的方法,进一步包括用树脂包封顶集成电路单元片和底集成电路单元片、第一和第二布线以及基础载体至少一部分的步骤。
根据本发明的再一方面,提供一种制造堆叠多芯片封装的方法,其包括如下步骤:将底集成电路单元片附着在基础载体上,底集成电路单元片具有顶表面和底表面,其中底表面附着在基础载体的顶侧面上,且其中底集成电路单元片的顶表面具有中央区域和外周区域,外周区域包括多个第一键合垫;通过将第一布线丝线键合于底集成电路单元片的多个第一键合垫上以及基础载体顶侧面上相应的第一引线上,将底集成电路单元片电连接于基础载体;在底集成电路单元片顶表面的中央区域和外周区域之间形成粘合材料垫圈,其中垫圈具有预定的高度,且其中垫圈不延伸到第一键合垫;用粘合材料填充底集成电路单元片顶表面的中央区域,其中粘合材料被垫圈包围;将顶集成电路单元片的底表面附着在底集成电路单元片的顶表面上,其中垫圈和粘合材料将顶集成电路单元片牢固在底集成电路单元片上,且其中垫圈使得顶集成电路单元片与底集成电路单元片隔离,从而顶集成电路单元片不与第一布线接触,且其中顶集成电路单元片和底集成电路单元片具有相同的尺寸和形状;通过将第二布线丝线键合于位于顶集成电路单元片顶表面上的第二键合垫上以及基础载体上相应的第二引线上,将底集成电路单元片电连接于基础载体;和用树脂包封顶集成电路单元片和底集成电路单元片、第一和第二布线以及基础载体的至少一部分。
根据本发明的上述制造堆叠多芯片封装的方法,其中用于形成垫圈的材料具有比粘合材料更高的粘度。
根据本发明的上述制造堆叠多芯片封装的方法,垫圈和粘合材料包含环氧树脂。
根据本发明的上述制造堆叠多芯片封装的方法,其中顶集成电路单元片和底集成电路单元具有相同的长度和宽度。
附图说明
前述摘要以及随后本发明优选实施例的详细说明在联系附图阅读时将获得更好的理解。出于例证本发明的目的,附图中显示了目前优选的实施例。然而应当理解,本发明并不仅限于所示的特殊布置和手段。附图中:
图1是第一种传统堆叠多芯片封装的放大侧视图;
图2是第二种传统堆叠多芯片封装的放大侧视图;
图3是根据本发明第一实施例的堆叠多芯片封装的放大侧视图;
图4是图3堆叠多芯片封装底单元片和垫圈的放大顶视图;和
图5是图解用于形成图3中堆叠多芯片封装的步骤的流程图。
优选实施例详细说明
下面联系附图阐述的详细说明预期作为本发明当前优选实施例的说明,而不是代表本发明可以实践的唯一形式。应当理解,相同或等价的功能可以通过不同的实施例实现,而它们包含在本发明的精神和范围之内。简而言之,用于例证本发明的实例仅仅涉及具有两个堆叠单元片的封装。然而,实际上本发明可以应用于具有多于两个堆叠单元片的封装。
为了便于图解,简图中的某些特征被放大了,并且附图及其元件不需要具有适当的比例。然而,本领域中的普通技术人员将容易理解这些细节。在全部附图中,类似的数字用于表示类似的元件。
为了提供顶单元片的尺寸等于或者大于底单元片的堆叠多芯片封装,本发明的堆叠多芯片封装包括基础载体、底集成电路单元片和顶集成电路单元片。基础载体具有顶侧面和底侧面。底单元片的底表面附着在基础载体的顶侧面上。底单元片的顶表面具有包括多个第一键合垫的外周区域和中央区域。在底单元片顶表面的外周区域和中央区域之间形成了粘合材料垫圈(adhesive material bead)。顶单元片位于底单元片的上方,且顶单元片的底表面通过垫圈附着在底单元片的顶表面上。垫圈(bead)维持底单元片和顶单元片之间的预定间隔。
本发明还提供了一种堆叠多芯片封装,其包括基础载体、底集成电路单元片、顶集成电路单元片、粘合材料垫圈和包封剂。基础载体具有顶侧面和底侧面,顶侧面包括多个第一引线和多个第二引线。底单元片具有附着在基础载体顶侧面上的底表面和相对的顶表面。底单元片的顶表面具有包括多个第一键合垫的外周区域和中央区域。底单元片用第一布线电连接于基础载体。第一布线具有电连接第一键合垫的第一末端和电连接第一引线的第二末端。在底单元片顶表面的外周区域和中央区域之间形成垫圈。在底单元片顶表面上的中央区域内形成粘合材料并用垫圈包围之。顶单元片具有底表面和顶表面。顶单元片位于底单元片的上方,且顶单元片的底表面通过垫圈和粘合材料附着在底单元片的顶表面上。垫圈维持底单元片和顶单元片之间的预定间隔。顶单元片包括多个位于其顶表面外周区域内的第二键合垫,且顶单元片用第二布线电连接于基础载体。第二布线具有电连接第二键合垫的第一末端和电连接第二引线的第二末端。包封剂覆盖第一和第二单元片、第一和第二布线以及基础载体顶侧面的至少一部分。
本发明还提供了一种制造堆叠多芯片封装的方法,其包括如下步骤:
将底集成电路单元片附着在基础载体上,底单元片具有顶表面和底表面,其中底表面附着在基础载体的顶侧面上,且其中底单元片的顶表面具有中央区域和外周区域,外周区域包括多个第一键合垫;
通过将第一布线丝线键合于底单元片的多个第一键合垫上以及基础载体顶侧面相应的第一引线上,将底单元片电连接于基础载体;
在底单元片顶表面的中央区域和外周区域之间形成粘合材料垫圈,其中垫圈具有预定的高度;
用粘合材料垫圈将顶单元片的底表面附着在底单元片的顶表面上,其中垫圈使得顶单元片与底单元片隔离,从而顶单元片不与第一布线接触;和
通过将第二布线丝线键合在位于顶单元片顶表面上的第二键合垫上以及基础载体相应的第二引线上,将顶单元片电连接于基础载体。
本发明还提供了一种制造堆叠多芯片封装的方法,其包括如下步骤:
将底集成电路单元片附着在基础载体上,底单元片具有顶表面和底表面,其中底表面附着在基础载体的顶侧面上,且其中底单元片的顶表面具有中央区域和外周区域,外周区域包括多个第一键合垫;
通过将第一布线丝线键合于底单元片的多个第一键合垫上以及基础载体顶侧面相应的第一引线上,将底单元片电连接于基础载体;
在底单元片顶表面的中央区域和外周区域之间形成粘合材料垫圈,其中垫圈具有预定的高度;
用粘合材料填充底单元片顶表面的中央区域,其中粘合材料被垫圈包围;
将顶单元片的底表面附着在底单元片的顶表面上,其中垫圈和粘合材料将顶单元片牢固在底单元片上,且其中垫圈使得顶单元片与底单元片隔离,从而顶单元片不与第一布线接触;
通过将第二布线丝线键合于位于顶单元片顶表面上的第二键合垫上以及基础载体相应的第二引线上,将顶单元片电连接于基础载体;和用树脂包封顶和底单元片、第一和第二布线以及基础载体的至少一部分。
现在参考图3,其显示了根据本发明的堆叠多芯片封装100的放大侧视图。堆叠多芯片封装100包括基础载体或者基片102、底集成电路单元片104和顶集成电路单元片106。基片102、底单元片104和顶单元片106是本领域普通技术人员所熟知的类型。
底单元片104和顶单元片106优选地具有基本上相同的长度和宽度尺寸。然而,顶单元片106可以比底单元片104大一些或者小一些。例如,典型的底和顶单元片尺寸的范围可以是4mm×4mm-12mm×12mm。底和顶单元片104、106也可以具有相同的厚度,然而这并不必需。取决于所需要的最终封装轮廓厚度,底和顶单元片104、106的厚度范围可以从大约6密耳到大约21密耳。
基片102具有顶侧面108和底侧面110。底单元片104具有底表面112和第二、相对的顶表面114。底单元片104的底表面112附着在基片102的顶侧面108上。优选地,底单元片104用第一粘合材料层116附着在基片102上。第一粘合材料层116可以是任何合适的粘合材料,例如粘合带(adhesive tape)、热塑性粘合剂、环氧树脂材料或者类似物。用于将集成电路单元片附着在基片上的合适粘合剂是本领域技术人员所熟知的。
如图4所示,底单元片104的顶表面114具有包括多个第一键合垫118的外周区域和中央区域120。再参考图3,底单元片104用第一布线122电连接于基片102上的引线(未显示)。更明确地,第一布线122的一个末端电连接在底单元片104顶表面114上的键合垫118上,第一布线122的相对末端丝线键合于位于基片102顶表面108上的引线上。合适的键合布线典型地包括导电金属,例如铜或者金。
现在参考图3和图4,在底单元片104顶表面114的外周区域和中央区域120之间形成垫圈124。垫圈124的尺寸被加工成当顶单元片106附着在底单元片104上时,在底单元片104和顶单元片106之间提供足够的间隔,如图3所示,从而当顶单元片106附着在底单元片104上时,第一布线122的丝线键合不被损坏。例如,垫圈124可以具有大约100微米的高度。垫圈124优选地由可硬化的粘合材料,例如环氧树脂构成,从而垫圈124使顶单元片106与底单元片104和丝线键合保持预定的距离,而且还将顶单元片106牢固于底单元片104上。然而,垫圈124能够由其它的材料形成,例如硅树脂或者混合材料。在附图中,垫圈124大体上呈正方形。然而,垫圈124可以具有其它的形状,例如圆形、椭圆形、矩形等。垫圈124可以用本领域技术人员已知的注入针和注入器(needle and syringe)或者环氧树脂坝写入器(epoxy dam writer)在底单元片104上形成。垫圈124的高度和宽度可以改变,这取决于注入针的尺寸,通过注入针将环氧树脂或者垫圈材料分配到底单元片104上。
在优选实施例中,粘合材料126在底单元片104顶表面的中央区域120内形成,且粘合材料126被垫圈124包围。顶单元片106用垫圈124和粘合材料126附着在底单元片104上。更明确地,顶单元片106的底表面通过垫圈124和粘合材料126附着在底单元片104顶表面114的中央区域120上。如前面所讨论的,垫圈124的尺寸和形状被加工成维持底单元片104和顶单元片106之间的预定间隔,从而第一布线122的丝线键合在顶单元片106附着于底单元片104时不被破坏。
粘合材料126可以由与垫圈124相同类型的材料构成。例如,在目前优选的实施例中,垫圈124由具有第一粘度的环氧树脂构成,而粘合材料126由具有第二、较低粘度的环氧树脂构成。例如,垫圈124的粘度范围典型地为600Kps-1300Kps,而粘合材料126的粘度范围是0.15Kps-100Kps。然而,本领域技术人员会理解,粘合材料126的粘度极大地取决于所用材料的密度和尺寸。
顶单元片106包括多个位于其顶表面外周区域内的第二键合垫(未显示)。顶单元片106用第二布线128电连接于基础载体102。第二布线128具有电连接第二键合垫的第一末端和电连接基础载体102上第二引线(未显示)的第二末端。第二布线128优选地丝线键合于第二键合垫和第二引线。
包封剂130,例如树脂,覆盖第一和第二单元片104、106,第一和第二布线122、128以及基础载体102顶侧面的至少一部分。
现在参考图5,其显示了制造根据本发明的堆叠多芯片封装的方法。在第一步骤140中,第一或者底单元片,例如底单元片104,被附着在基础载体,例如基础载体102上。如先前所讨论的,底单元片104能够以已知的方式,例如用粘合带或者环氧树脂附着在基片102上。更明确地,底单元片104的第一或底表面附着在基础载体102的顶表面上。
当底单元片104附着在基础载体102上之后,在第一丝线键合步骤142中,底单元片104通过丝线键合电连接于基础载体102。众所周知,底单元片104的顶表面具有多个沿着其外周隔开的键合垫。第一键合布线122被丝线键合在这多个键合垫上以及基础载体102相应的多个引线上。
在将顶单元片106附着于底单元片104之前,在步骤144中,在底单元片104顶表面114的底单元片键合垫和中央区域之间形成垫圈124,如图4所示。垫圈124优选地由高粘度环氧树脂构成。环氧树脂能够用注入针分配到顶表面114上。垫圈材料的粘度被控制,从而在形成垫圈时,材料不会流到底单元片的外周区域上,在那里它会妨碍丝线键合或者丝线键合处理。也就是说,如果第一丝线键合步骤142在垫圈形成步骤144之前执行的话,那么垫圈材料具有的粘度使得在形成垫圈124时,材料不会流到丝线键合上。选择地,如果垫圈124在丝线键合步骤142之前形成,那么垫圈材料一定不要流到键合垫上。如果垫圈材料粘度不是足够高且材料流到了第一键合垫上,那么必须在能够执行第一丝线键合步骤142之前将第一键合垫清理干净。垫圈124形成具有预定的高度,从而当顶单元片106随后附着于底单元片104时,例如通过压入配合,顶单元片106不会被压入到丝线键合内。也就是说,垫圈124维持底单元片104与顶单元片106之间的预定间隔。例如,对于4.5mm×4.5mm×11mils的单元片尺寸,垫圈124具有大约100微米的高度和大约0.3毫米的宽度。
在步骤146中,粘合剂或粘合材料126布置在底单元片104顶表面114的中央区域上,从而顶单元片106能够附着在底单元片104上。垫圈124形成一个坝,附加的粘合材料126被分配在其中。尽管不是它的主要目的,但是垫圈124或坝能够防止附加的粘合材料126流到丝线键合和第一键合垫上。优选地,附加的粘合材料126包括低粘度环氧树脂。附加的粘合材料126能够用分配注入针以已知的方式施加到中央区域。例如,在分配附加的粘合材料126之前,可以用环氧树脂形成垫圈124,并允许它开始硬化,例如通过等待预定的时间、通过加热或者通过采用紫外光。
在步骤148中,顶单元片106的底表面用垫圈124和附加的粘合材料126附着到底单元片104上,从而将顶单元片106牢固于底单元片104。也就是说,优选地在垫圈材料124硬化成上面具有高效粘合剂的点之前,顶单元片106被牢固于底单元片104上。除了辅助将顶单元片106牢固于底单元片104上以外,垫圈124使得顶单元片106与底单元片104隔离,从而顶单元片106不与第一布线122接触。
顶单元片106的尺寸优选地基本上等于或者大于底单元片104。也就是说,底和顶单元片104、106具有基本上相同的长度和宽度,或者顶单元片106的长度和/或宽度可以大于底单元片104。例如,典型的底和顶单元片尺寸范围可以是4mm×4mm-12mm×12mm。底和顶单元片104、106还可以具有相同的厚度,然而,这并不必需。取决于所需的最终封装轮廓厚度,底和顶单元片的厚度范围可以从大约6密耳到大约21密耳。
然后,在第二丝线键合步骤150中,能够通过丝线键合将顶单元片106电连接于基片102。第二布线128被丝线键合在顶单元片106的键合垫上以及基础载体102相应的引线(未显示)上。
最后,在步骤152,底和顶单元片104、106,第一和第二布线122、128,以及基础载体102的至少一部分用包封剂覆盖。最终的堆叠多芯片封装具有两个基本上相同尺寸的堆叠单元片,然而总体封装高度小于先前技术中包括伪(dummy)隔离物单元片的堆叠单元片封装的封装高度。该堆叠多芯片封装的成本也减小了,因为不需要伪单元片,也不需要附着伪单元片的步骤。
出于例证和说明的目的,本文给出了本发明优选实施例的说明,但是它并不意味着是详尽的或者将本发明限制在所公开的形式内。本领域技术人员会意识到,能够对上面说明的实施例进行改变而不背离其广义的发明概念。例如,本发明并不仅限于具有两个堆叠单元片的封装,而是能够应用于具有多个堆叠单元片的封装。进一步,本发明并不仅限于任何单一的丝线键合技术或者特殊的封装。也就是说,本发明能够应用于所有丝线键合封装类型,包括但不仅限于,BGA、QFN、QFP、PLCC、CUEBGA、TAGA和TSOP。此外,单元片尺寸和步骤的维度可以改变,以容纳所需的封装设计。因此可以理解,本发明不仅限于公开的特殊实施例,而是覆盖了在由附加权利要求限定的本发明精神和范围内的各种修改。

Claims (23)

1.一种堆叠多芯片封装,包括:
基础载体,其具有顶侧面和底侧面;
底集成电路单元片,其具有附着在基础载体顶侧面上的底表面和相对的顶表面,顶表面具有一个包括多个第一键合垫的外周区域和一个中央区域;
垫圈,其形成于底集成电路单元片顶表面的外周区域和中央区域之间,其中垫圈不延伸到第一键合垫;
粘合材料,其形成于底集成电路单元片顶表面的中央区域内,粘合材料被垫圈包围;和
顶集成电路单元片,其具有底表面,其中顶集成电路单元片位于底集成电路单元片的上方,且顶集成电路单元片的底表面通过粘合材料附着在底集成电路单元片的顶表面上,其中垫圈维持底集成电路单元片和顶集成电路单元片之间的预定间隔,且其中顶集成电路单元片和底集成电路单元片具有相同的尺寸和形状。
2.根据权利要求1的堆叠多芯片封装,其中底集成电路单元片用第一粘合材料层附着在基础载体上。
3.根据权利要求1的堆叠多芯片封装,其中垫圈包含环氧树脂。
4.根据权利要求1的堆叠多芯片封装,其中粘合材料包含环氧树脂。
5.根据权利要求1的堆叠多芯片封装,其中底集成电路单元片用第一布线电连接在基础载体上,第一布线具有电连接第一键合垫的第一端和电连接基础载体顶侧面上第一引线的第二端。
6.根据权利要求6的堆叠多芯片封装,其中顶集成电路单元片包括多个位于顶集成电路单元片顶表面外周区域内的第二键合垫,且其中顶集成电路单元片用第二布线电连接在基础载体上,第二布线具有电连接第二键合垫的第一端和电连接基础载体顶侧面上第二引线的第二端。
7.一种堆叠多芯片封装,包括:
基础载体,其具有顶侧面和底侧面;
底集成电路单元片,其具有附着在基础载体顶侧面上的底表面和相对的顶表面,该顶表面具有一个包括多个第一键合垫的外周区域和一个中央区域;
垫圈,其形成于底集成电路单元片顶表面的外周区域和中央区域之间,其中垫圈不延伸到第一键合垫;
粘合材料,其形成于底集成电路单元片顶表面的中央区域内,粘合材料被垫圈包围;和
顶集成电路单元片,其具有底表面,其中顶集成电路单元片位于底集成电路单元片的上方,且顶集成电路单元片的底表面通过粘合材料附着在底集成电路单元片的顶表面上,其中垫圈维持底集成电路单元片和顶集成电路单元片之间的预定间隔,并且其中顶集成电路单元片大于底集成电路单元片。
8.一种堆叠多芯片封装,包括:
基础载体,其具有顶侧面和底侧面,顶侧面包括多个第一引线和多个第二引线;
底集成电路单元片,其具有附着在基础载体顶侧面上的底表面和相对的顶表面,该顶表面具有一个包括多个第一键合垫的外周区域和一个中央区域,其中底集成电路单元片用第一布线电连接于基础载体,第一布线具有电连接第一键合垫的第一端和电连接第一引线的第二端;
垫圈,其形成于底集成电路单元片顶表面的外周区域和中央区域之间,其中垫圈不延伸到第一键合垫;
粘合材料,其形成于底集成电路单元片顶表面的中央区域内,粘合材料被垫圈包围;
顶集成电路单元片,其具有与底集成电路单元片相同的尺寸和形状,该顶集成电路单元片具有底表面,其中顶集成电路单元片位于底单元片的上方,且顶集成电路单元片的底表面通过垫圈和粘合材料附着在底集成电路单元片上的顶表面上,而垫圈维持底集成电路单元片和顶集成电路单元片之间的预定间隔,并且其中顶集成电路单元片包括多个位于其顶表面外周区域内的第二键合垫,其中顶集成电路单元片用第二布线电连接于基础载体,第二布线具有电连接第二键合垫的第一端和电连接第二引线的第二端;和
包封剂,其覆盖底集成电路单元片和顶集成电路单元片,第一和第二布线以及基础载体顶侧面的至少一部分。
9.根据权利要求8的堆叠多芯片封装,其中底集成电路单元片用第一粘合材料层附着在基础载体上。
10.根据权利要求9的堆叠多芯片封装,进一步包括覆盖底集成电路单元片和顶集成电路单元片、第一和第二布线以及基础载体顶侧面至少一部分的包封剂。
11.根据权利要求8的堆叠多芯片封装,其中垫圈包含环氧树脂。
12.根据权利要求8的堆叠多芯片封装,其中粘合材料包含环氧树脂。
13.根据权利要求8的堆叠多芯片封装,其中由垫圈维持的顶集成电路单元片和底集成电路单元片之间的预定间隔足以保护第一布线和第一键合垫之间的电连接不被顶集成电路单元片与底集成电路单元片之间的附着所破坏。
14.一种堆叠多芯片封装,包括:
基础载体,其具有顶侧面和底侧面,顶侧面包括多个第一引线和多个第二引线;
底集成电路单元片,其具有用第一粘合材料层附着在基础载体顶侧面上的底表面和相对的顶表面,顶表面具有一个包括多个第一键合垫的外周区域和一个中央区域,其中底集成电路单元片用第一布线电连接在基础载体上,第一布线具有电连接第一键合垫的第一端和电连接第一引线的第二端;
垫圈,其形成于底集成电路单元片顶表面的外周区域和中央区域之间,其中垫圈不延伸到第一键合垫;
粘合材料,其形成于底集成电路单元片顶表面的中央区域内,粘合材料被垫圈包围;
顶集成电路单元片,其具有底表面,其中顶集成电路单元片位于底集成电路单元片的上方,且顶集成电路单元片的底表面通过垫圈和粘合材料附着在底集成电路单元片的顶表面上,而垫圈维持底集成电路单元片和顶集成电路单元片之间的预定间隔,并且其中顶集成电路单元片包括多个位于其顶表面外周区域内的第二键合垫,且其中顶集成电路单元片用第二布线电连接于基础载体,第二布线具有电连接第二键合垫的第一端和电连接第二引线的第二端,其中顶集成电路单元片大于底集成电路单元片;和
包封剂,其覆盖底集成电路单元片和顶集成电路单元片,第一和第二布线以及基础载体顶侧面的至少一部分。
15.一种制造堆叠多芯片封装的方法,包括如下步骤:
将底集成电路单元片附着在基础载体上,底集成电路单元片具有顶表面和底表面,其中底表面附着在基础载体的顶侧面上,且其中底集成电路单元片的顶表面具有中央区域和外周区域,外周区域包括多个第一键合垫;
通过将第一布线丝线键合于底集成电路单元片的多个第一键合垫上以及基础载体顶侧面上相应的第一引线上,将底集成电路单元片电连接于基础载体;
在底集成电路单元片顶表面的中央区域和外周区域之间形成粘合材料垫圈,其中垫圈具有预定的高度,其中垫圈不延伸到第一键合垫;
在底集成电路单元片顶表面的中央区域内形成粘合材料,该粘合材料被垫圈包围;
用由粘合材料组成的垫圈将顶集成电路单元片的底表面附着在底集成电路单元片的顶表面上,其中垫圈使得顶集成电路单元片与底集成电路单元片隔离,从而使顶集成电路单元片不与第一布线接触;和
通过将第二布线丝线键合于位于顶集成电路单元片顶表面上的第二键合垫上以及基础载体上相应的第二引线上,将底集成电路单元片电连接于基础载体,其中顶集成电路单元片和底集成电路单元片具有相同的尺寸和形状。
16.根据权利要求15的制造堆叠多芯片封装的方法,其中顶集成电路单元片大于底集成电路单元片。
17.根据权利要求15的制造堆叠多芯片封装的方法,其中用于形成垫圈的材料具有比粘合材料更高的粘度。
18.根据权利要求15的制造堆叠多芯片封装的方法,其中垫圈和粘合材料包含环氧树脂。
19.根据权利要求15的制造堆叠多芯片封装的方法,进一步包括用树脂包封顶集成电路单元片和底集成电路单元片、第一和第二布线以及基础载体至少一部分的步骤。
20.一种制造堆叠多芯片封装的方法,其包括如下步骤:
将底集成电路单元片附着在基础载体上,底集成电路单元片具有顶表面和底表面,其中底表面附着在基础载体的顶侧面上,且其中底集成电路单元片的顶表面具有中央区域和外周区域,外周区域包括多个第一键合垫;
通过将第一布线丝线键合于底集成电路单元片的多个第一键合垫上以及基础载体顶侧面上相应的第一引线上,将底集成电路单元片电连接于基础载体;
在底集成电路单元片顶表面的中央区域和外周区域之间形成粘合材料垫圈,其中垫圈具有预定的高度,且其中垫圈不延伸到第一键合垫;
用粘合材料填充底集成电路单元片顶表面的中央区域,其中粘合材料被垫圈包围;
将顶集成电路单元片的底表面附着在底集成电路单元片的顶表面上,其中垫圈和粘合材料将顶集成电路单元片牢固在底集成电路单元片上,且其中垫圈使得顶集成电路单元片与底集成电路单元片隔离,从而顶集成电路单元片不与第一布线接触,且其中顶集成电路单元片和底集成电路单元片具有相同的尺寸和形状;
通过将第二布线丝线键合于位于顶集成电路单元片顶表面上的第二键合垫上以及基础载体上相应的第二引线上,将底集成电路单元片电连接于基础载体;和
用树脂包封顶集成电路单元片和底集成电路单元片、第一和第二布线以及基础载体的至少一部分。
21.根据权利要求20的制造堆叠多芯片封装的方法,其中用于形成垫圈的材料具有比粘合材料更高的粘度。
22.根据权利要求21的制造堆叠多芯片封装的方法,垫圈和粘合材料包含环氧树脂。
23.根据权利要求19的制造堆叠多芯片封装的方法,其中顶集成电路单元片和底集成电路单元具有相同的长度和宽度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105280621A (zh) * 2014-06-12 2016-01-27 意法半导体(格勒诺布尔2)公司 集成电路芯片的堆叠和电子器件

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4780844B2 (ja) * 2001-03-05 2011-09-28 Okiセミコンダクタ株式会社 半導体装置
KR100401020B1 (ko) * 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
US7109588B2 (en) * 2002-04-04 2006-09-19 Micron Technology, Inc. Method and apparatus for attaching microelectronic substrates and support members
US7323767B2 (en) * 2002-04-25 2008-01-29 Micron Technology, Inc. Standoffs for centralizing internals in packaging process
US6969914B2 (en) * 2002-08-29 2005-11-29 Micron Technology, Inc. Electronic device package
US7034387B2 (en) 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
US7061088B2 (en) 2002-10-08 2006-06-13 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
DE10251530B4 (de) * 2002-11-04 2005-03-03 Infineon Technologies Ag Stapelanordnung eines Speichermoduls
DE10251527B4 (de) * 2002-11-04 2007-01-25 Infineon Technologies Ag Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls
TWI231591B (en) * 2003-04-23 2005-04-21 Advanced Semiconductor Eng Multi-chips stacked package
US20050110126A1 (en) * 2003-11-25 2005-05-26 Kai-Chiang Wu Chip adhesive
JP4103796B2 (ja) * 2003-12-25 2008-06-18 沖電気工業株式会社 半導体チップパッケージ及びマルチチップパッケージ
JP4406300B2 (ja) * 2004-02-13 2010-01-27 株式会社東芝 半導体装置及びその製造方法
US7306971B2 (en) * 2004-03-02 2007-12-11 Chippac Inc. Semiconductor chip packaging method with individually placed film adhesive pieces
US7074695B2 (en) * 2004-03-02 2006-07-11 Chippac, Inc. DBG system and method with adhesive layer severing
US7422930B2 (en) * 2004-03-02 2008-09-09 Infineon Technologies Ag Integrated circuit with re-route layer and stacked die assembly
US20050205981A1 (en) * 2004-03-18 2005-09-22 Kabushiki Kaisha Toshiba Stacked electronic part
US20050208700A1 (en) * 2004-03-19 2005-09-22 Chippac, Inc. Die to substrate attach using printed adhesive
US7378725B2 (en) * 2004-03-31 2008-05-27 Intel Corporation Semiconducting device with stacked dice
US20050224959A1 (en) * 2004-04-01 2005-10-13 Chippac, Inc Die with discrete spacers and die spacing method
US20050224919A1 (en) * 2004-04-01 2005-10-13 Chippac, Inc Spacer die structure and method for attaching
US7190058B2 (en) * 2004-04-01 2007-03-13 Chippac, Inc. Spacer die structure and method for attaching
US8552551B2 (en) * 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
US20050258545A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Multiple die package with adhesive/spacer structure and insulated die surface
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US20050258527A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
DE102005015036B4 (de) * 2004-07-19 2008-08-28 Qimonda Ag Verfahren zur Montage eines Chips auf einer Unterlage
WO2006061673A1 (en) * 2004-12-09 2006-06-15 Infineon Technologies Ag Semiconductor package having at least two semiconductor chips and method of assembling the semiconductor package
JP4976284B2 (ja) * 2005-03-30 2012-07-18 新日鐵化学株式会社 半導体装置の製造方法及び半導体装置
US20070001296A1 (en) * 2005-05-31 2007-01-04 Stats Chippac Ltd. Bump for overhang device
US9129826B2 (en) * 2005-05-31 2015-09-08 Stats Chippac Ltd. Epoxy bump for overhang die
US20070070608A1 (en) * 2005-09-29 2007-03-29 Skyworks Solutions, Inc. Packaged electronic devices and process of manufacturing same
US20070178666A1 (en) * 2006-01-31 2007-08-02 Stats Chippac Ltd. Integrated circuit system with waferscale spacer system
US7675180B1 (en) * 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US20070210434A1 (en) * 2006-03-08 2007-09-13 Hsin Chung H Structure of stacked integrated circuits and method for manufacturing the same
US7443037B2 (en) * 2006-04-01 2008-10-28 Stats Chippac Ltd. Stacked integrated circuit package system with connection protection
US7384819B2 (en) * 2006-04-28 2008-06-10 Freescale Semiconductor, Inc. Method of forming stackable package
WO2007132432A2 (en) * 2006-05-17 2007-11-22 Koninklijke Philips Electronics N.V. Stacked dies and manufacturing method thereof
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
WO2008021301A2 (en) * 2006-08-14 2008-02-21 Ecrio, Inc. Method and apparatus for communicating information from a mobile digital device to a bar code scanner
US7531383B2 (en) 2006-10-31 2009-05-12 Freescale Semiconductor, Inc. Array quad flat no-lead package and method of forming same
US7719122B2 (en) * 2007-01-11 2010-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. System-in-package packaging for minimizing bond wire contamination and yield loss
US8134227B2 (en) * 2007-03-30 2012-03-13 Stats Chippac Ltd. Stacked integrated circuit package system with conductive spacer
US7679198B2 (en) * 2007-05-04 2010-03-16 Micron Technology, Inc. Circuit and method for interconnecting stacked integrated circuit dies
US7883938B2 (en) * 2007-05-22 2011-02-08 United Test And Assembly Center Ltd. Stacked die semiconductor package and method of assembly
US8198713B2 (en) * 2007-07-13 2012-06-12 Infineon Technologies Ag Semiconductor wafer structure
US7875504B2 (en) * 2007-09-25 2011-01-25 Silverbrook Research Pty Ltd Method of adhering wire bond loops to reduce loop height
US7988033B2 (en) * 2007-09-25 2011-08-02 Silverbrook Research Pty Ltd Method of reducing wire bond profile height in integrated circuits mounted to circuit boards
US7659141B2 (en) 2007-09-25 2010-02-09 Silverbrook Research Pty Ltd Wire bond encapsulant application control
US8025204B2 (en) * 2007-09-25 2011-09-27 Silverbrook Research Pty Ltd Method of wire bond encapsulation profiling
US7618842B2 (en) 2007-09-25 2009-11-17 Silverbrook Research Pty Ltd Method of applying encapsulant to wire bonds
US8063318B2 (en) * 2007-09-25 2011-11-22 Silverbrook Research Pty Ltd Electronic component with wire bonds in low modulus fill encapsulant
US7669751B2 (en) 2007-09-25 2010-03-02 Silverbrook Research Pty Ltd Method of forming low profile wire bonds between integrated circuits dies and printed circuit boards
WO2009039550A1 (en) * 2007-09-25 2009-04-02 Silverbrook Research Pty Ltd Method of wire bond encapsulation profiling
US7824013B2 (en) * 2007-09-25 2010-11-02 Silverbrook Research Pty Ltd Integrated circuit support for low profile wire bond
US20090079097A1 (en) * 2007-09-25 2009-03-26 Silverbrook Research Pty Ltd Electronic component with wire bonds in low modulus fill encapsulant
US7741720B2 (en) * 2007-09-25 2010-06-22 Silverbrook Research Pty Ltd Electronic device with wire bonds adhered between integrated circuits dies and printed circuit boards
US7768123B2 (en) * 2007-09-26 2010-08-03 Fairchild Semiconductor Corporation Stacked dual-die packages, methods of making, and systems incorporating said packages
US7723852B1 (en) * 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8673687B1 (en) 2009-05-06 2014-03-18 Marvell International Ltd. Etched hybrid die package
CN101924041B (zh) * 2009-06-16 2015-05-13 飞思卡尔半导体公司 用于装配可堆叠半导体封装的方法
JP5284257B2 (ja) * 2009-12-24 2013-09-11 ラピスセミコンダクタ株式会社 半導体装置
US20110241194A1 (en) * 2010-04-02 2011-10-06 Advanced Semiconductor Engineering, Inc. Stacked Semiconductor Device Package Assemblies with Reduced Wire Sweep and Manufacturing Methods Thereof
JP5611862B2 (ja) * 2011-03-04 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN107994004A (zh) 2011-07-22 2018-05-04 超大规模集成电路技术有限责任公司 堆叠式管芯半导体封装体
JP2014049733A (ja) * 2012-09-04 2014-03-17 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
GB2518476B (en) 2013-09-20 2015-11-04 Silicon Lab Inc Multi-chip modules having stacked television demodulators
TWI591707B (zh) * 2014-06-05 2017-07-11 東琳精密股份有限公司 薄型化晶片之封裝結構及其製造方法
DE102015000063A1 (de) * 2015-01-12 2016-07-14 Micronas Gmbh IC-Gehäuse
US9947642B2 (en) * 2015-10-02 2018-04-17 Qualcomm Incorporated Package-on-Package (PoP) device comprising a gap controller between integrated circuit (IC) packages
KR102545473B1 (ko) 2018-10-11 2023-06-19 삼성전자주식회사 반도체 패키지
US12040838B2 (en) 2022-09-12 2024-07-16 Fujitsu Limited Mitigation of anomaly loss in an optical transmission system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW445610B (en) * 2000-06-16 2001-07-11 Siliconware Precision Industries Co Ltd Stacked-die packaging structure
US6333562B1 (en) * 2000-07-13 2001-12-25 Advanced Semiconductor Engineering, Inc. Multichip module having stacked chip arrangement
CN2475142Y (zh) * 2001-02-26 2002-01-30 胜开科技股份有限公司 堆叠半导体

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109786A (ja) * 1991-10-18 1993-04-30 Fujitsu Ltd 半導体チツプの実装構造
US5323060A (en) * 1993-06-02 1994-06-21 Micron Semiconductor, Inc. Multichip module having a stacked chip arrangement
JP3281994B2 (ja) * 1993-06-10 2002-05-13 日本テキサス・インスツルメンツ株式会社 樹脂封止型半導体装置
JPH08279591A (ja) * 1995-04-07 1996-10-22 Nec Corp 半導体装置とその製造方法
JPH08288455A (ja) * 1995-04-11 1996-11-01 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US6034429A (en) * 1997-04-18 2000-03-07 Amkor Technology, Inc. Integrated circuit package
JP3497775B2 (ja) * 1999-08-23 2004-02-16 松下電器産業株式会社 半導体装置
US6472758B1 (en) * 2000-07-20 2002-10-29 Amkor Technology, Inc. Semiconductor package including stacked semiconductor dies and bond wires
JP2002057272A (ja) * 2000-08-04 2002-02-22 ▲せき▼品精密工業股▲ふん▼有限公司 スタックト・ダイ・パッケージ構造
US6530515B1 (en) * 2000-09-26 2003-03-11 Amkor Technology, Inc. Micromachine stacked flip chip package fabrication method
US6959489B2 (en) * 2000-09-29 2005-11-01 Tessera, Inc. Methods of making microelectronic packages
US7518223B2 (en) * 2001-08-24 2009-04-14 Micron Technology, Inc. Semiconductor devices and semiconductor device assemblies including a nonconfluent spacer layer
US20030042615A1 (en) * 2001-08-30 2003-03-06 Tongbi Jiang Stacked microelectronic devices and methods of fabricating same
US6784555B2 (en) * 2001-09-17 2004-08-31 Dow Corning Corporation Die attach adhesives for semiconductor applications utilizing a polymeric base material with inorganic insulator particles of various sizes
JP2003179200A (ja) * 2001-12-10 2003-06-27 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW445610B (en) * 2000-06-16 2001-07-11 Siliconware Precision Industries Co Ltd Stacked-die packaging structure
US6333562B1 (en) * 2000-07-13 2001-12-25 Advanced Semiconductor Engineering, Inc. Multichip module having stacked chip arrangement
CN2475142Y (zh) * 2001-02-26 2002-01-30 胜开科技股份有限公司 堆叠半导体

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105280621A (zh) * 2014-06-12 2016-01-27 意法半导体(格勒诺布尔2)公司 集成电路芯片的堆叠和电子器件
CN105280621B (zh) * 2014-06-12 2019-03-19 意法半导体(格勒诺布尔2)公司 集成电路芯片的堆叠和电子器件

Also Published As

Publication number Publication date
WO2003075348B1 (en) 2004-07-08
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US20050127491A1 (en) 2005-06-16
CN1647277A (zh) 2005-07-27

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