JPS6132558A - 半導体装置 - Google Patents
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- JPS6132558A JPS6132558A JP15299784A JP15299784A JPS6132558A JP S6132558 A JPS6132558 A JP S6132558A JP 15299784 A JP15299784 A JP 15299784A JP 15299784 A JP15299784 A JP 15299784A JP S6132558 A JPS6132558 A JP S6132558A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ピングリッドアレイタイプの樹脂封止型半導
体装置に関し、樹脂封止の半導体装置であって、パッケ
ージ裏面にピンが立設されている半導体装置に関する。
体装置に関し、樹脂封止の半導体装置であって、パッケ
ージ裏面にピンが立設されている半導体装置に関する。
ピングリッドアレイセラミックパッケージは、セラミッ
ク基板(ベース)にピンを立設して成るもので、ピンを
多数外部に配出することができ、したがって、多ビン化
の要請に答えることができ、かつピンピッチがプリント
基板と合っているため実装し易いという長所がある。し
かし、一方で、このパッケージは、その製造工程が複雑
で、その為高価なものとなっている。
ク基板(ベース)にピンを立設して成るもので、ピンを
多数外部に配出することができ、したがって、多ビン化
の要請に答えることができ、かつピンピッチがプリント
基板と合っているため実装し易いという長所がある。し
かし、一方で、このパッケージは、その製造工程が複雑
で、その為高価なものとなっている。
他方、プラスチックパッケージの一つにフラットパック
プラスチックパッケージがある。このパッケージは、構
造が簡単で安価ではあるが、端子が四方向に樹脂封止部
と平行に出ているため、一般用のプリント基板が使用で
きず、このパンケージ実装用に特別の実装基板を作らな
ければならないという欠点がある。なお、プラスチック
のピングリッドアレイ型牛導体装置は、たとえば、日経
マグロウヒル社発行、日経エレクトロニクス別冊マイク
ロデバイセズl’!12.1984年6月11日発行P
160−P168に示されている。
プラスチックパッケージがある。このパッケージは、構
造が簡単で安価ではあるが、端子が四方向に樹脂封止部
と平行に出ているため、一般用のプリント基板が使用で
きず、このパンケージ実装用に特別の実装基板を作らな
ければならないという欠点がある。なお、プラスチック
のピングリッドアレイ型牛導体装置は、たとえば、日経
マグロウヒル社発行、日経エレクトロニクス別冊マイク
ロデバイセズl’!12.1984年6月11日発行P
160−P168に示されている。
〔発明の目的〕 ゛
本発明は前記した両パッケージの長所を兼ね備えた半導
体装置を提供することを目的としたもので、構造が簡単
で、安価であり、多ピン化が可能で、実装し易い、ビン
グツトアレイタイプの樹脂封止型半導体装置を提供する
ことを目的としたものである。
体装置を提供することを目的としたもので、構造が簡単
で、安価であり、多ピン化が可能で、実装し易い、ビン
グツトアレイタイプの樹脂封止型半導体装置を提供する
ことを目的としたものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
′ すなわち、リードフレームに外部リードピン立
設用の孔を設け、該孔にアウターリードビンな立設して
これらをレジンモールドし、当該レジンモールドにより
形成された樹脂封止体の底からアウターリードビンを多
数突出するようにするものである、 〔実施例〕 第1図はリードフレームの一部(全体の1/4)を示す
平面図である。第1図において、線分ABおよびCBに
ついて線対称のもの、点Bについて点対称のものを合せ
れば、リードフレームの全体図を得る。81図にて、1
は半導体素子を搭載するためのタブ、2はリード、3は
リードに穿設された、アウターリードビンを立設するた
めの孔、4はリードを固定するためのタイバーであり、
このリードフレームは一部を図示したもので、いわゆる
多連のリードフレームとなっている。
設用の孔を設け、該孔にアウターリードビンな立設して
これらをレジンモールドし、当該レジンモールドにより
形成された樹脂封止体の底からアウターリードビンを多
数突出するようにするものである、 〔実施例〕 第1図はリードフレームの一部(全体の1/4)を示す
平面図である。第1図において、線分ABおよびCBに
ついて線対称のもの、点Bについて点対称のものを合せ
れば、リードフレームの全体図を得る。81図にて、1
は半導体素子を搭載するためのタブ、2はリード、3は
リードに穿設された、アウターリードビンを立設するた
めの孔、4はリードを固定するためのタイバーであり、
このリードフレームは一部を図示したもので、いわゆる
多連のリードフレームとなっている。
上記孔3は、第1図に示すように、各リード2に一個ず
つ穿設され、リードフレーム全体に一定間隔をおいて縦
方向、横方向(行列)に複数穿設されている。本実施例
では、パンケージの4辺にそうように、各辺に2列づつ
複数のアウターリードが配置されることになる。また、
この孔3の周囲には、多層配線基板のスルホール形成技
術忙使用されるような例えばメッキ導体より成るラウン
ド5が設けられている一 本発明のピングリッドアレイタイプの樹脂封止型半導体
装置はかかるリードフレームを使用することにより得る
ことができる。そのプロセスを以下説明する。
つ穿設され、リードフレーム全体に一定間隔をおいて縦
方向、横方向(行列)に複数穿設されている。本実施例
では、パンケージの4辺にそうように、各辺に2列づつ
複数のアウターリードが配置されることになる。また、
この孔3の周囲には、多層配線基板のスルホール形成技
術忙使用されるような例えばメッキ導体より成るラウン
ド5が設けられている一 本発明のピングリッドアレイタイプの樹脂封止型半導体
装置はかかるリードフレームを使用することにより得る
ことができる。そのプロセスを以下説明する。
先ず、第2図に示すように、リードフレームのタブ1の
上に、半導体素子(ベレット)6をAgペーストなどの
接合材料7により固着する。次いで、同第2図に示すよ
うに、半導体素子6とり−ド2とをAu線やA、 l線
などのボンディングワイヤ8によりボンディングする。
上に、半導体素子(ベレット)6をAgペーストなどの
接合材料7により固着する。次いで、同第2図に示すよ
うに、半導体素子6とり−ド2とをAu線やA、 l線
などのボンディングワイヤ8によりボンディングする。
次いで、リードフレームの孔3に、第3図に示すように
、アウターリードビン9の端部を挿着する。次いで、第
4図に示すように、例えばエポキシ樹脂などのレジンを
モールドして、半導体素子6、リードフレームの一部、
及びアウターリードビン9の一部を樹脂封止1.、樹脂
封止体10を形成する。
、アウターリードビン9の端部を挿着する。次いで、第
4図に示すように、例えばエポキシ樹脂などのレジンを
モールドして、半導体素子6、リードフレームの一部、
及びアウターリードビン9の一部を樹脂封止1.、樹脂
封止体10を形成する。
この時点では、未だ、タイバー4を有しており、多連の
リードフレームの各リードフレームは連なっている。次
いで、このタイバー4を切断し、各リードフレームを切
断、分離し、第5図に示す半導体装置を得る。
リードフレームの各リードフレームは連なっている。次
いで、このタイバー4を切断し、各リードフレームを切
断、分離し、第5図に示す半導体装置を得る。
この半導体装置は、第5図に示すように、リードフレー
ムのタブ1上に接合材料7により半導体素子6がマウン
トされ、この半導体素子6とリード2とがボンディング
ワイヤ8により接続され、さらに、リード2に立設され
たアウターリードビン9と接続され、樹脂封止体10の
底面(裏面)から多数突出されたアウターリードビン9
と導りがとれるようになっている。
ムのタブ1上に接合材料7により半導体素子6がマウン
トされ、この半導体素子6とリード2とがボンディング
ワイヤ8により接続され、さらに、リード2に立設され
たアウターリードビン9と接続され、樹脂封止体10の
底面(裏面)から多数突出されたアウターリードビン9
と導りがとれるようになっている。
アウターリードビン9には上記切断、分離後に、表面処
理例えば半田ディップ等圧よる半田コートが施される。
理例えば半田ディップ等圧よる半田コートが施される。
本発明半導体装置を構成する半導体素子(半導体チップ
)は、例えばシリコン単結晶基板より成り、周知の技術
によってこのチップ内には多数の回路素子が形成され、
1つの回路機能が与えられている。
)は、例えばシリコン単結晶基板より成り、周知の技術
によってこのチップ内には多数の回路素子が形成され、
1つの回路機能が与えられている。
リードフレームは、例えば鉄系合金、銅系合金またはコ
ーパルにより構成される。
ーパルにより構成される。
樹脂封止体の形成は、トランスファーモールド方式又は
マルチプランジャ方式により行うことが好まし℃・。
マルチプランジャ方式により行うことが好まし℃・。
リードにアウターリードビンを立設する方法としては、
各種の方法を適用することができ、例えば、熱圧着によ
る方法、半田付けによる方法などを採用することができ
る。
各種の方法を適用することができ、例えば、熱圧着によ
る方法、半田付けによる方法などを採用することができ
る。
(1) ビンが立設されたピングリッドアレイタイプ
のパッケージが得られるので、実装し易く、特別の実装
基板を要せず、通常ユーザーが使用しているような実装
基板を使用できる。
のパッケージが得られるので、実装し易く、特別の実装
基板を要せず、通常ユーザーが使用しているような実装
基板を使用できる。
即ち、フラットプラスチックパッケージのように特殊の
半田付用のパッドを有する実装基板を必要としない。
半田付用のパッドを有する実装基板を必要としない。
(2) リードに孔を穿設し、そこにアウターリード
ピンを立設するよう忙したので四辺に当該ビンを立設す
ることができ、かつ、1列以上に当該ビンを立設するこ
とができ、半導体装置の高集積度化に伴ないより一層の
多ビン化が要求されているが、この要請に答えることが
できる。
ピンを立設するよう忙したので四辺に当該ビンを立設す
ることができ、かつ、1列以上に当該ビンを立設するこ
とができ、半導体装置の高集積度化に伴ないより一層の
多ビン化が要求されているが、この要請に答えることが
できる。
(3)本発明半導体装置はピングリッドアレイパッケー
ジに比して構造的にも簡単なものであり、また、プロセ
スも簡略化できる。
ジに比して構造的にも簡単なものであり、また、プロセ
スも簡略化できる。
(4)樹脂封止の半導体装置であって、かつ、外部忙配
列された接続端子をピングリッドアレイタイプと同様の
ものとすることができ、ピングリッドアレイタイプのパ
ッケージの長所とフラットパックプラスチックパッケー
ジの長所を兼ね備えた半導体装置とすることができる。
列された接続端子をピングリッドアレイタイプと同様の
ものとすることができ、ピングリッドアレイタイプのパ
ッケージの長所とフラットパックプラスチックパッケー
ジの長所を兼ね備えた半導体装置とすることができる。
(5)レジンで封止し、その構成物には安価なものを使
用できるので、コストの低減された半導体装置を得るこ
とができる。
用できるので、コストの低減された半導体装置を得るこ
とができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、前記実施例処おけるプロセスでは、ペレツト材
、ワイヤボンディング後にアウターリードピンを取付け
する例を示したが、ベレット付前に付けても良く、この
実施例のプロセスは一例にしか過ぎない。また、前記実
施例ではリードフレームを使用して、それにアウターリ
ードピンを立設する例を示したが、多層セラミックより
成る配線基板やプリント配線を施した樹脂基板などを用
い、これにアウターリードピンを取付けておき、このも
のにレジンモールドを施してもよい。さらに、アウター
リードピンは前記実施例では2列に立設する例を示した
が、1列↑もまた2列以上でもよい。
、ワイヤボンディング後にアウターリードピンを取付け
する例を示したが、ベレット付前に付けても良く、この
実施例のプロセスは一例にしか過ぎない。また、前記実
施例ではリードフレームを使用して、それにアウターリ
ードピンを立設する例を示したが、多層セラミックより
成る配線基板やプリント配線を施した樹脂基板などを用
い、これにアウターリードピンを取付けておき、このも
のにレジンモールドを施してもよい。さらに、アウター
リードピンは前記実施例では2列に立設する例を示した
が、1列↑もまた2列以上でもよい。
さらに、必要に応じて信頼性の向上の目的にてワイヤボ
ンディング後K、半導体素子上にシリコン系ゲルより成
るゲルコートなどを施してもよい。
ンディング後K、半導体素子上にシリコン系ゲルより成
るゲルコートなどを施してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体パッケージに
適用した場合について説明したが、それに限定されるも
のではなく、電子部品のパ・/ケージについても適用す
ることができる。
をその背景となった利用分野である半導体パッケージに
適用した場合について説明したが、それに限定されるも
のではなく、電子部品のパ・/ケージについても適用す
ることができる。
第1図は本発明に使用されるリードフレームの要部平面
図、 第2図〜第5図は本発明半導体装置のプロセスを説明す
る断面図で、第2図はプレット付、ワイヤボンディング
工程の説明断面図、 第3図はアウターリードビン取付ユニ程の説明断面図、 第4図はレジンモールド工程の説明断面図、第5図はタ
イバー切断後の本発明半導体装置の実施の一例を示す断
面図である。 1・・・タブ、2・・・リード、3・・・孔、4・・・
タイバー、5・・・ラウンド、6・・・半導体素子、7
・・・接合材料、8・・・ボンディングワイヤ、9・・
・アウターリードピン、10・・・樹脂封止体。
図、 第2図〜第5図は本発明半導体装置のプロセスを説明す
る断面図で、第2図はプレット付、ワイヤボンディング
工程の説明断面図、 第3図はアウターリードビン取付ユニ程の説明断面図、 第4図はレジンモールド工程の説明断面図、第5図はタ
イバー切断後の本発明半導体装置の実施の一例を示す断
面図である。 1・・・タブ、2・・・リード、3・・・孔、4・・・
タイバー、5・・・ラウンド、6・・・半導体素子、7
・・・接合材料、8・・・ボンディングワイヤ、9・・
・アウターリードピン、10・・・樹脂封止体。
Claims (1)
- 【特許請求の範囲】 1、導電部材に半導体素子を搭載し、該導電部材に孔を
穿設し、該孔にアウターリードピンを立設し、前記半導
体素子と前記導電部材とを電気的に接続し、当該半導体
素子と当該導電部材の一部と前記アウターリードピンの
一部とを樹脂により封止し、当該樹脂封止により形成さ
れた樹脂封止体の底面から前記アウターリードピンの一
部を突出して成ることを特徴とするピングリッドアレイ
タイプの樹脂封止型半導体装置。 2、特許請求の範囲第1項記載のピングリッドアレイタ
イプの樹脂封止型半導体装置において、アウターリード
ピンが樹脂封止体の4辺に立設されており、かつ、1列
以上に立設されていることを特徴とする、特許請求の範
囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15299784A JPS6132558A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15299784A JPS6132558A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6132558A true JPS6132558A (ja) | 1986-02-15 |
Family
ID=15552693
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15299784A Pending JPS6132558A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6132558A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5508556A (en) * | 1994-09-02 | 1996-04-16 | Motorola, Inc. | Leaded semiconductor device having accessible power supply pad terminals |
EP3933896A1 (en) * | 2020-06-29 | 2022-01-05 | Infineon Technologies Austria AG | Power module with metal substrate |
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1984
- 1984-07-25 JP JP15299784A patent/JPS6132558A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5508556A (en) * | 1994-09-02 | 1996-04-16 | Motorola, Inc. | Leaded semiconductor device having accessible power supply pad terminals |
EP3933896A1 (en) * | 2020-06-29 | 2022-01-05 | Infineon Technologies Austria AG | Power module with metal substrate |
US11404336B2 (en) | 2020-06-29 | 2022-08-02 | Infineon Technologies Austria Ag | Power module with metal substrate |
US12002724B2 (en) | 2020-06-29 | 2024-06-04 | Infineon Technologies Austria Ag | Power module with metal substrate |
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