CA1115853A - Circuit integre comportant un dispositif of reparation - Google Patents

Circuit integre comportant un dispositif of reparation

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CA1115853A
CA1115853A CA312,619A CA312619A CA1115853A CA 1115853 A CA1115853 A CA 1115853A CA 312619 A CA312619 A CA 312619A CA 1115853 A CA1115853 A CA 1115853A
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Canada
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pad
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CA312,619A
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Karel G. Kurzweil
Bernard G.C. Badet
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Bull SA
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Abstract

P R E C I S
L'invention se rapporte à un substrat d'inter-connexion, du type comprenant un support isolant sur lequel repose un ensemble de couches conductrices et isolantes alter-nées et superposées; des plots formés sur la couche isolante supérieure et bordant au moins un domaine destiné à un compo-sant dont les conducteurs de sortie sont à connecter auxdits plots; et des traversées permettant le couplage des plots, par l'intermédiaire de la couche conductrice supérieure, à l'une des couches conductrices intérieures et comprenant au moins une traversée intérieure au domaine relative à au moins un plot donné desdits plots, ledit substrat étant caractérisé en ce qu'il comporte un dispositif de réparation comprenant un moyen conducteur de dérivation relié audit plot donne et présentant une partie extérieure au domaine connectée à un plot addi-tionnel se substituant audit plot donné pour la connexion audit composant.

Description

s~

L'invention se rapporte aux substrats d'inter-connexion de composants électroniques à circuits intégrés, et a plus particulièrement pour objet un dispositif de réparation des circuits electriques que comporte de tels substrats.
Les techniques modernes mises actuellement en oeuvre pour realiser des equipements electroniques, et plus particu-lièrement, des ensembles de traitement de l'in~ormation, font de plus en plus appel à l'emploi de dispositifs semi-conduc-teurs a circuits integres non enfermes dans des bo1tiers. Ces dispositifs sans boitier sont designes le plus souvent sous le nom de pastilles de circuits integres ~"chips" en langue anglo-saxonne). Ils se presentent generalement sous une forme rec-tangulaire et sont pourvus sur au moins un de leurs côtes de conducteurs de sortie.
D'un autre côte, on connait bien l'emploi des subs-trats d'interconnexion, qui se presentent communement sous la forme d'une plaquette faite genéralement d'un matériau isolant pourvu de conducteurs de liaison réalisés sous ~orme de circuits imprimes sur la plaquette. Ces conducteurs se repar-tissent habituellement en plusieurs couches séparées par des couches d'isolation et reliees entre elles par des traversees~
qui sont des ouvertures pratiquees dans les couches isolantes et remplies d'un materiau conducteur pour realiser les con-nexions entre couches conductrices superposees. La couche con-ductrice exterieure du substrat d'interconnexion multicoucheest pourvue de plots de connexion bordant au moins un domaine du substrat, destines a la mise en place d'un composant elec-tronique tel qu'une pastille de circuits integrés. On trouvera un exemple de montage de pastilles à circuits integres sur un substrat d'interconnexion dans la demande de brevet publiee en France par la demanderesse le 1 septembre 1978, n 2379909 ,;

intitulee: "Procede et appareil de montage de dispositifs sur un substrat".
Etant donne que les traversees menagees dans la couche isolante exterieure (qui est la couche isolante supe-rieure du substrat), destinees à relier les plots d'un domaine,sont faites au niveau de conducteurs de couches conductrices interieures du substrat d'interconnexion, et compte tenu de la densite extreme recherchee des conducteurs dans un substrat en vue de la miniturisation, l'emplacement de chacune de ces traversees est confine a une etroite zone de liberte. Il en resulte que les traversees ne peuvent se trouver qu'~ l'exte-rieur ou qu'à l'interieur d'un domaine.
La reparation de substrats d'interconnexion est souvent pratiquee dans les laboratoires d'etudes. Dans ces laboratoires, les chercheurs travaillent sur des substrats deja bien elabores et peuvent etre amenes a modifier les circuits de connexion du substrat. Ces modifications interviennent dans plusieurs cas, notamment quand il faut: isoler une connexion d'au moins un plot de contact lie a un composanti rattacher un plot a un element du substrat; isoler une connexion d'un plot pour relier la connexion isolee ou le plot à un autre element du substrat, et introduire une nouvelle connexion pour raccor-der deux elements separes du substrat, tels que deux plots d'un meme domaine ou de deux domaines separes. En somme, pour faire ces corrections, il faut isoler une connexion et/ou apporter une connexion additionnelle au substrat donne. L'isolation est faite par un instrument qui sectionne la connexion, tandis que la connexion complementaire requiert l'introduction d'un con-ducteur additionnel sur le substrat et la soudure de ses deux extremites aux elements du substrat à raccorder. L'emploi de l'instrument d'isolation, ainsi que des instruments pour guider le conducteur additionnel et souder les extrémités de celui-ci n'est valable que si la zone de réparation est bien dégagée.
C'est le cas où le plot concerné d'un domaine est rattaché à
une traversée extérieure au domaine. Par contre, si la traver-see est interieure au domaine, l'intervention nécessite leretrait du composant et, en cas d'une connexion additionnelle, le passage de cette connexion sous et entre les conducteurs de sortie du composant pour la fixer à l'extérieur du domaine.
Cette intervention comporte de nombreux inconvénients.
D'abord, l'enlèvement du composant et la pose de celui-ci apr~s réparation sont des opérations délicates qui se traduisent par une augmentation notable du temps de réparation, voire la perte du composant, ce qui grève remarquablement le cout de l'intervention. Ensuite, du point de vue de l'exécu-tion, il faut avoir recours de nouveau à un appareil de montage de dispositifs a circuits intégrés sur un substrat (comme celui décrit dans la demande de brevet publiée en France par la demanderesse le 21 avril 1978, portant le n 2365209 et intitu-lée: "Procédé pour le montage de micro-plaquettes de circuits intégrés sur un substrat et installation pour sa mise en oeuvre"~ pour la pose du composant, en tenant compte de la connexion additionnelle qui doit passer sous et entre les con-ducteurs de sortie du composant; enfin, et surtout pour ce qui concerne l'utilisateur, la qualité de la réparation n'est pas assurée, étant donné tous les risques de court-circuit entre, d'une part, la soudure de l'extrémité intérieure de la con-nexion additionnelle avec les conducteurs de sortie du compo-sant et, d'autre part, la connexion additionnelle elle-meme avec les conducteurs de sortie du composant.
L'invention présente un dispositif de réparation n'ayant plus les inconvénients precités des dispositifs de .~

f ~

reparation anterieurs.
Un substrat d'interconnexion conforme a l'invention est du type comprenant: un support isolant sur lequel repose un ensemble de couches conductrices et isolantes alternees et superposees; des plots de contact formes sur la couche isolante sup~rieure et bordant au moins un domaine destine a un compo-sant dont les conducteurs de sortie sont a connecter auxdits plots; et des traversees permettant le couplage desdits plots, par l'intermediaire de la couche conductrice superieure, a l'une des couches conductrices interieures et comprenant au moins une traversee interieure au domaine relative a au moins un plot donne desdits plots, ledit substrat d'interconnexion etant caracterise en ce qu'il comporte un dispositif de repa-ration comprenant un moyen conducteur de derivation relie audit plot donne et presentant une partie exterieure au domaine con-nectee a un plot additionnel se substituant audit plot donne pour la connexion audit composant.
En d'autres termes, un dispositif de reparation con-forme a l'invention consiste, quelle que soit la conFiguration initiale du su~strat d'interconnexion, a substituer, a une liaison interieure â un domaine entre un plot et une traversee, une liaison qui presente une partie exterieure au domaine a partir de laquelle il est possible de faire la reparation sans avoir a enlever le composant. En pratique, le dispositif de reparation se compose de couches conductrices et isolantes deposees au moins localement sur le substrat.
Les caracteristiques et avantages de l'invention ressortiront plus clairement de la description qui suit, faite en reference aux dessins annexes.
Dans les dessins:
- la figure 1 est une vue de dessus d'une partie d'un substrat d'interconnexion conventionnel incluant une pastille de circuits integres et ne comportant pas de dispositif de reparation conforme a l'invention;
- la figure 2 est une vue en coupe suivant la ligne II-II de la figure l;
- les figures 3A et 3B representent respectivement sous Forme symbolique et schematique un exemple de reparation consistant a isoler une connexion d'un substrat;
- les figures 4A, 4A' et la figure 4B illustrent respectivement sous forme symbolique et schematique un exemple de reparation consistant à apporter une connexion additionnelle au substrat;
- les figures 5A et 5B illustrent respectivement sous forme symbolique et schematique un exemple de reparation con- -sistant a isoler une connexion existante et a raccorder par une connexion additionnelle l'une des parties de la connexion isolee a une autre element du substrat;
- la figure 6 est une vue en coupe d'une partie d'un substrat d'interconnexion pourvue d'un dispositiF de reparation conforme a l'invention;
- la Figure 7 est une vue schematique en perspective du moyen conducteur de derivation faisant partie du dispositif de reparation represente sur la figure 6;
- la figure 8 est une vue de dessus d'une variante de realisation d'un dispositif de reparation conforme ~ l'inven-tion realise sur une partie d'un substrat d'interconnexion;
- la figure 9 est une vue en coupe suivant la ligne IX-IX de la figure 8; et - la figure 10 illustre schematiquement par une vue en perspective le moyen conducteur de derivation du dispositif de reparation illustre dans les Figures 8 et 9.

~3 La figure 1 est une vue de dessus d'une partie d'un substrat d'interconnexion 10 comportant un composant 11 tel que par exemple une pastille de circuits integres. Cette pastille est pourvue d'une pluralite de conducteurs de sortie 12 et occupe sur le substrat 10 un domaine 13 delimite par des plots ; 14 destines a recevoir respectivement les extremites libres des conducteurs de sortie 12 de la pastille 11. Selon l'utili-sation que l'on fait de la pastille 11, des plots 14 sont connectes entre eux ou a des plots de domaines 13 differents, soit par des connexions formees entierement sur la surface exterieure du substrat comme la connexion 15, soit par des connexions 16, 17 comprenant des conducteurs de couches conduc-trices interieures au substrat de la maniere representee par exemple sur la figure 2. La figure 2 est une vue en coupe suivant la ligne II-II de la figure 1. Il ressort de la figure
2 que le substrat 10 comprend une plaquette de support 18 en materiau isolant, sur laquelle sont formees successivement des ; couches conductrices l9a, l9b, l9c et isolantes 20a, 20b alter-nees et superposees, chaque couche conductrice etant formee d'un reseau de conducteurs. Les conducteurs d'une couche sont respectivement en liaison avec des conducteurs d'une autre couche conductrice par l'intermediaire de traversees 21 prati-quees dans les couches isolantes 20 qui separent les couches conductrices 19. Chaque connexion 16 representee sur les figures 1 et 2 se compose d'un conducteur appartenant a la couche conductrice superieure l9a et exterieure au domaine 13, et d'au moins une traversee 21 et un conducteur d'une couche conductrice interieure 19. Au contraire, on a designe par 17 les connexions qui proviennent d'une traversee 21 interieure au domaine 13.
Les figures 3, 4 et 5 donnent divers exemples de s~

modifications qui peuvent etre apportees ~ une partie d'un substra~ d'interconnexion 10 analogue a celle représentee sur les figures 1 et 2. Pour cette raison, les elements analogues ont ete designes par les mêmes chiffres de reference.
On a suppose dans ces exemples que les modifications concernent une pastille de circuits integres 11 remplissant les fonctions d'une porte logique ~ trois entrees il-i3 et deux sorties complementaires s et s, comme represente sur les figures 3A, 4A, 4A' et 5A. Pour faciliter la comprehension, on a differencie les plots 14 dans les figures 3, 4 et 5, en desi-gnant par 14a, 14b, 14c les plots relatifs aux trois entrees respectives il, i2, i3 de la porte 11, et par 14d, 14e les ~ -plots relatifs a deux autres bornes de la pastille 11, par -~ -exemple des bornes d'alimentation en courant de fonctionnement ou les deux bornes de sortie de la porte.
On a aussi suppose dans ces exemples que toutes les connexions 22 relatives aux plots 14a-14e sont des connexions a l'exterieur au domaine 13 et qu'elles sont par consequent, soit des connexions superficielles 15, soit des connexions 1~ exte- -rieures au domaine 13. Par consequent, les plages de connexion 23a-23e correspondant respectivement aux plots 14a-14e sont, soit des plots 14 d'autres domaines 13 de substrat, soit les surfaces superieures de traversees 21.
~ Les figures 3A et 3B donnent un exemple de modifica-; 25 tion consistant a isoler la connexion 22b. La connexion isolee est representee par un trait mixte dans les figures. L'iso-lement est fait par sectionnement de la connexion par tout procede, bien connu, mecanique ou chimique (par attaque ou evaporation locale). Les figures 4A et 4B se rapportent a l'adjonction au substrat d'une connexion additionnelle, neces-sairement superficielle, 22a. Les figures 4A' et 4B illustrent ~ ~ S ~ 5 3 l'adjonction d'une connexion additionnelle 24 re1iant par exemple la plage d'une traversee exterieure 23c relative au plot 14c a un plot non represente sur la figure 4B d'un autre domaine relatif a une pastille 11', comme represente sur la figure 4A'.
Enfin, les figures 5A et 5B se rapportent a la combi-naison de l'isolement de la connexion 22c et l'adjonction au plot 14c d'une connexion additionnelle 24 devant accorder le plot 14c a un autre element du substrat, la plage de connexion 23e dans l'exemple illustre.
Les figures 3, 4 et 5 illustrent bien la facilite de reparation d'un substrat d'interconnexion quand la reparation porte sur une connexion exterieure à un domaine 13. Neanmoins, elles font aussi bien ressortir la diFficulte qu'il y aurait de reparer ~ l'interieur du domaine. En effet, pour des raisons de clarte des dessins, les plots 14 et les connexions 22 sont bien espaces. En realite, ils sont tres proches les uns des autres et le nombre des conducteurs exterieurs 12 des pastilles 11 peut être eleve. Des lors, on comprendra que la reparation à l'interieur d'un domaine requiert le demontage de la pas-tille, puis son montage.
Les figures 6 et 7 decrivent un dispositif de repara-tion 25 conforme a l'invention d'un substrat d'interconnexion 10 tel que decrit dans les figures 1 et 2. A la figure 6, on retrouvera la plaquette de support 18, les trois couches con-ductrices 19a, 19b, l9c, et les deux couches isolantes 20a et 20b. La pastille 21 repose sur la couche isolante superieure 20a. Le dispositif de reparation 25 conforme a l'inven~ion comprend un moyen conducteur de derivation 26 s'appliquant au moins a chaque plot 14 relie a une connexion interieure 17 et conforme pour presenter une partie exterieure au domaine 13 sur i8S3 ; laquelle il est alors possible d'operer pour faire la repa-ration à l'exterieur du domaine. La figure 7 est une vue en perspective du moyen conducteur de derivation 26, tandis que la figure 6 presente en coupe un exemple de realisation du dispo-sitif de reparation 25.
Celui-ci comprend une premiere couche isolante de reparation 27a recouvrant la couche conductrice superieure l9a du substrat sur au moins une zone chevauchant un plot 14 pourvu d'une connexion interieure 17. Dans l'exemple illustre, une traversee de reparation 28a est menagee dans la couche isolante de reparation 27a au niveau du plot 14. Par le dep6t d'une ; couche conductrice 29a, on forme un conducteur 26a exterieur au domaine 13 et en liaison avec le plot 14. Ensuite, on depose sur la couche conductrice 29a une seconde couche isolante 27b, dans laquelle on pratique une traversee 28b au niveau de l'extremite du conducteur 26a qui est exterieure au domaine 13.
; Sur cette couche conductrice 27b est deposee une seconde couche conductrice de reparation 29b comprenant un conducteur 26b du dispositif de reparation. Le conducteur 26b est parallele au conducteur 26a et presente deux p1ages de connexion, a savoir une plage de connexion auxiliaire 30 recouvrant la traversee 28b, et un plot additionnel 14' que l'on substi~ue au plot 14 pour souder le conducteur 12 de la pastille 21 au substrat 10.
De la sorte, il est possible de souder une connexion addition-; 25 nelle sur la plage 30 ou d'isoler la plage 30 du plot 14', sans avoir à enlever la pastille 21.
Ce mode de realisation du dispositif de reparation 25 peut comporter plusieurs variantes. Par exemple, la traversee 28a peut être menagee sur le plot 14 ou à un endroit quelconque de la connexion 17. En outre, le conducteur 26b peut offrir plusieurs plages de connexion auxiliaires 30 pour êviter de i;8~3 souder plusieurs connexions additionnelles sur une meme plage.
De surcroft, comme represente sur la figure 6, les couches isolantes de reparat;on 27a et 27b peuvent ~tre etendues sur le substrat au delà de la zone concernant le plot 14, par exemple pour former au moins une plage de connexion a partir d'un conducteur se trouvant initialement sur la couche conductrice superieure l9a du substrat.
Les figures 8, 9 et 10 illustrent un second mode de realisation d'un dispositif de reparation 25 conforme à l'in-vention. Les mêmes chiffres de reference designent les mêmeselements qui ont ete representes dans les figures precedentes, ceux du dispositif 25 etant affectes du signe prime.
Cet exemple de realisation suppose que les plots 14 sont suffisamment espaces pour que l'on puisse faire passer entre eux un conducteur du moyen de derivation 26'. Une telle reparation ne necessite plus que le depot d'une seule couche isolante de reparation 27'. Dans cette couche est pratiquee une traversee 28' interieure au domaine 13 et en contact avec la connexion 17, par exemple sur la plage formee par la partie superieure de la traversee 21 interieure au domaine 13. Il suffit alors de deposer une couche conductrice de reparation 29' et de la traiter pour former notamment le moyen conducteur de derivation comprenant: un conducteur 26'a passant entre deux plots voisins et connecte par une extremite ~ la traversee 28'; au moins une plage de connexion auxiliaire 30' reliee à
l'extremite exterieure au domaine 13 du conducteur 26'a; un plot additionnel 14' se substituant au plot 14 pour connecter le conducteur de sortie 12 de la pastille 11 au substrat 10; et un conducteur 26'b reliant la plage de connexion 30' au plot additionnel 14'.
Il est clair que la couche ;solante 27' peut n'occu-~58~3 per que la zone concernant un seul plot 14 pourvu d'une con-nexion interieure 17. Cependant, comme illustre aux figures 8 et 9, cette couche a ete etendue a tout le domaine 13 et les plots 14, de sorte que la pastille 11 repose alors sur la couche isolante de reparation 27'.
Il ressort de la description qui precede que le dis-positif de reparation 25, 25' conforme ~ l'invention peut être execute soit d'une maniere systematique pour permettre toute reparation ulterieure sur tout substrat, en substituant a chaque connexion interieure 17 un element conducteur de deriva-tion conforme à l'invention, soit en une operation particuliere ~ -concernant certains plots predetermines sur un substrat donne.
D'une maniere generale, l'invention n'est donc nulle-ment limitee aux exemples qui viennent d'être decrits et illus-tres, mais comprend au contraire tous les moyens constituantdes equivalents techniques des moyens decrits, ainsi que leurs combinaisons, si celles-ci sont executees dans le cadre de l'invention defini par les revendications qui suivent.

Claims (6)

Les réalisations de l'invention au sujet desquelles un droit exclusif de propriété ou de privilège est revendiqué, sont définies comme il suit:
1. Substrat d'interconnexion, du type comprenant un support isolant sur lequel repose un ensemble de couches con-ductrices et isolantes alternées et superposées; des plots formés sur la couche isolante supérieure et bordant au moins un domaine destiné à un composant dont les conducteurs de sortie sont à connecter auxdits plots; et des traversées permettant le couplage des plots, par l'intermédiaire de la couche conduc-trice supérieure, à l'une des couches conductrices intérieures et comprenant au moins une traversée intérieure au domaine relative à au moins un plot donne desdits plots, ledit substrat étant caractérisé en ce qu'il comporte un dispositif de répara-tion comprenant un moyen conducteur de dérivation relié audit plot donné et présentant une partie extérieure au domaine con-nectée à un plot additionnel se substituant audit plot donné
pour la connexion audit composant.
2. Substrat selon la revendication 1, caractérisé en ce que la partie extérieure au domaine du moyen de dérivation précitée comporte au moins une plage de connexion auxiliaire.
3. Substrat selon la revendication 1, caractérisé en ce que le moyen de dérivation comprend une couche conductrice de réparation formée sur une couche isolante de réparation reposant sur ladite couche conductrice supérieure dudit ensem-ble de couches, la couche conductrice de réparation comprenant un premier conducteur relié à la traversée intérieure précitée et ayant une partie extérieure au domaine, au moins une plage de connexion auxiliaire reliée à la partie extérieure dudit premier conducteur, ledit plot additionnel, et un second con-ducteur reliant ladite plage de connexion auxiliaire audit plot additionnel.
4. Substrat selon la revendication 1, caractérisé en ce que le dispositif de réparation comprend une première couche isolante de réparation formée sur la couche conductrice supé-rieure dudit substrat et une seconde couche isolante de répa-ration superposée à la première couche isolante de réparation, et le moyen de dérivation précité comprend une première couche conductrice de réparation formée sur la première couche iso-lante de réparation et incluant un premier conducteur relié
audit plot donne et au moins partiellement extérieur audit domaine, et une seconde couche conductrice formée sur la seconde couche isolante de réparation et incluant ledit plot additionnel, au moins une plage de connexion auxiliaire exté-rieure au domaine, et un second conducteur reliant ladite plage audit plot additionnel, la seconde couche conductrice de répa-ration étant en liaison avec la première couche conductrice de réparation par l'intermédiaire d'au moins une traversée.
5. Substrat selon la revendication 3 ou 4, carac-térisé en ce que les couches isolantes et conductrices dudit dispositif de réparation s'étendent sur une zone relative seulement à la traversée intérieure précitée.
6. Substrat selon la revendication 3 ou 4, carac-térisé en ce que les couches conductrices et isolantes du dispositif de réparation s'étendent au moins partiellement sur ledit substrat.
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NL (1) NL7809276A (fr)
SE (1) SE441880B (fr)

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2496341A1 (fr) * 1980-12-12 1982-06-18 Thomson Csf Composant d'interconnexion topologique
US4489364A (en) * 1981-12-31 1984-12-18 International Business Machines Corporation Chip carrier with embedded engineering change lines with severable periodically spaced bridging connectors on the chip supporting surface
FR2531302A1 (fr) * 1982-07-30 1984-02-03 Xerox Corp Procedes de formation d'un circuit electrique a haute densite et d'elements d'interconnexion pour le circuit
US4682414A (en) * 1982-08-30 1987-07-28 Olin Corporation Multi-layer circuitry
JPS5946740A (ja) * 1982-09-09 1984-03-16 Ricoh Co Ltd 光書込デバイス
JPS59193596A (ja) * 1983-04-18 1984-11-02 Kyodo Printing Co Ltd Ｉｃカ−ド用ｉｃモジユ−ル
JPS6022396A (ja) * 1983-07-19 1985-02-04 日本電気株式会社 回路基板
AU3747585A (en) * 1983-12-15 1985-06-26 Laserpath Corp. Electrical circuitry
US4546413A (en) * 1984-06-29 1985-10-08 International Business Machines Corporation Engineering change facility on both major surfaces of chip module
US4584625A (en) * 1984-09-11 1986-04-22 Kellogg Nelson R Capacitive tactile sensor
JPS61131498A (ja) * 1984-11-29 1986-06-19 富士通株式会社 終端回路配線構造
JPS61131497A (ja) * 1984-11-29 1986-06-19 富士通株式会社 多層プリント基板
FR2575331B1 (fr) * 1984-12-21 1987-06-05 Labo Electronique Physique Boitier pour composant electronique
US4789760A (en) * 1985-04-30 1988-12-06 Advanced Micro Devices, Inc. Via in a planarized dielectric and process for producing same
US4659931A (en) * 1985-05-08 1987-04-21 Grumman Aerospace Corporation High density multi-layered integrated circuit package
JPS61296800A (ja) * 1985-06-25 1986-12-27 日本電気株式会社 設計変更用電極
JPS6253000A (ja) * 1985-08-31 1987-03-07 日本電気株式会社 半導体の実装構造
DE3679627D1 (de) * 1985-09-24 1991-07-11 Contraves Ag Mehrschichtige gedruckte schaltungsplatte.
US4764644A (en) * 1985-09-30 1988-08-16 Microelectronics Center Of North Carolina Microelectronics apparatus
US4667404A (en) * 1985-09-30 1987-05-26 Microelectronics Center Of North Carolina Method of interconnecting wiring planes
US4652974A (en) * 1985-10-28 1987-03-24 International Business Machines Corporation Method and structure for effecting engineering changes in a multiple device module package
JPS62136098A (ja) * 1985-12-09 1987-06-19 富士通株式会社 高密度配線基板
DE3786600T2 (de) * 1986-05-30 1993-11-04 Furukawa Electric Co Ltd Mehrschichtige gedruckte schaltung und verfahren zu ihrer herstellung.
US5229548A (en) * 1986-10-27 1993-07-20 Black & Decker Inc. Circuit board having a stamped substrate
US4829404A (en) * 1987-04-27 1989-05-09 Flexmark, Inc. Method of producing a flexible circuit and master grid therefor
US4935584A (en) * 1988-05-24 1990-06-19 Tektronix, Inc. Method of fabricating a printed circuit board and the PCB produced
WO1990003662A1 (fr) * 1988-09-30 1990-04-05 Raychem Limited Article pour le transfert automatique sur bande de puces hybrides
KR930010076B1 (ko) * 1989-01-14 1993-10-14 티디케이 가부시키가이샤 다층혼성집적회로
JPH02265243A (ja) * 1989-04-05 1990-10-30 Nec Corp 多層配線およびその形成方法
US5231304A (en) * 1989-07-27 1993-07-27 Grumman Aerospace Corporation Framed chip hybrid stacked layer assembly
MY105486A (en) * 1989-12-15 1994-10-31 Tdk Corp A multilayer hybrid circuit.
US5081563A (en) * 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
US5224022A (en) * 1990-05-15 1993-06-29 Microelectronics And Computer Technology Corporation Reroute strategy for high density substrates
US5132648A (en) * 1990-06-08 1992-07-21 Rockwell International Corporation Large array MMIC feedthrough
US5093708A (en) * 1990-08-20 1992-03-03 Grumman Aerospace Corporation Multilayer integrated circuit module
US5220490A (en) * 1990-10-25 1993-06-15 Microelectronics And Computer Technology Corporation Substrate interconnect allowing personalization using spot surface links
US5306872A (en) * 1991-03-06 1994-04-26 International Business Machines Corporation Structures for electrically conductive decals filled with organic insulator material
US5338900A (en) * 1991-03-06 1994-08-16 International Business Machines Corporation Structures for electrically conductive decals filled with inorganic insulator material
US5128749A (en) * 1991-04-08 1992-07-07 Grumman Aerospace Corporation Fused high density multi-layer integrated circuit module
JP3197022B2 (ja) * 1991-05-13 2001-08-13 ティーディーケイ株式会社 ノイズサプレッサ用積層セラミック部品
US5209798A (en) * 1991-11-22 1993-05-11 Grunman Aerospace Corporation Method of forming a precisely spaced stack of substrate layers
US5854534A (en) * 1992-08-05 1998-12-29 Fujitsu Limited Controlled impedence interposer substrate
US5436412A (en) * 1992-10-30 1995-07-25 International Business Machines Corporation Interconnect structure having improved metallization
US5308926A (en) * 1992-12-08 1994-05-03 Premisys Communications, Inc. Compact isolating backplane for routing electronic signals
US5419038A (en) * 1993-06-17 1995-05-30 Fujitsu Limited Method for fabricating thin-film interconnector
US5609704A (en) * 1993-09-21 1997-03-11 Matsushita Electric Industrial Co., Ltd. Method for fabricating an electronic part by intaglio printing
US5834705A (en) * 1994-03-04 1998-11-10 Silicon Graphics, Inc. Arrangement for modifying eletrical printed circuit boards
US5995325A (en) * 1994-04-20 1999-11-30 Seagate Technology, Inc. Transducer signal wire termination
US5929517A (en) 1994-12-29 1999-07-27 Tessera, Inc. Compliant integrated circuit package and method of fabricating the same
US5856235A (en) * 1995-04-12 1999-01-05 Northrop Grumman Corporation Process of vacuum annealing a thin film metallization on high purity alumina
US5809641A (en) * 1996-04-25 1998-09-22 International Business Machines Corporation Method for printed circuit board repair
US5909011A (en) * 1996-08-01 1999-06-01 International Business Machines Corporation Method and apparatus for modifying circuit having ball grid array interconnections
US6329594B1 (en) 1998-01-16 2001-12-11 Bae Systems Information And Electronic Systems Integration, Inc. Integrated circuit package
EP1744609B1 (fr) * 1999-06-02 2012-12-12 Ibiden Co., Ltd. Plaquette à circuits imprimés multicouche et procédé de fabrication
JP3865115B2 (ja) * 1999-09-13 2007-01-10 Ｈｏｙａ株式会社 多層配線基板及びその製造方法、並びに該多層配線基板を有するウエハ一括コンタクトボード
US7088002B2 (en) * 2000-12-18 2006-08-08 Intel Corporation Interconnect
US6885106B1 (en) 2001-01-11 2005-04-26 Tessera, Inc. Stacked microelectronic assemblies and methods of making same
US7335995B2 (en) * 2001-10-09 2008-02-26 Tessera, Inc. Microelectronic assembly having array including passive elements and interconnects
US6977440B2 (en) * 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
WO2003032370A2 (fr) * 2001-10-09 2003-04-17 Tessera, Inc. Boitiers superposes
US6765288B2 (en) * 2002-08-05 2004-07-20 Tessera, Inc. Microelectronic adaptors, assemblies and methods
US7294928B2 (en) * 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
US7061121B2 (en) 2003-11-12 2006-06-13 Tessera, Inc. Stacked microelectronic assemblies with central contacts
US7545029B2 (en) * 2006-08-18 2009-06-09 Tessera, Inc. Stack microelectronic assemblies

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3541223A (en) * 1966-09-23 1970-11-17 Texas Instruments Inc Interconnections between layers of a multilayer printed circuit board
US3691290A (en) * 1970-12-14 1972-09-12 Ibm Deletable conductor line structure
GB1356632A (en) * 1971-07-09 1974-06-12 Plessey Co Ltd Multiplayer printed-circuit boards
US3968193A (en) * 1971-08-27 1976-07-06 International Business Machines Corporation Firing process for forming a multilayer glass-metal module
US3803483A (en) * 1972-05-05 1974-04-09 Ibm Semiconductor structure for testing of metallization networks on insulative substrates supporting semiconductor chips
US3777220A (en) * 1972-06-30 1973-12-04 Ibm Circuit panel and method of construction
FR2241946B1 (fr) * 1973-08-24 1976-11-19 Honeywell Bull Soc Ind
FR2365209A1 (fr) * 1976-09-20 1978-04-14 Cii Honeywell Bull Procede pour le montage de micro-plaquettes de circuits integres sur un substrat et installation pour sa mise en oeuvre
FR2379909A1 (fr) * 1977-02-04 1978-09-01 Cii Honeywell Bull Procede et appareil de montage de dispositifs sur un substrat

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Publication number Publication date
CH627877A5 (fr) 1982-01-29
SE441880B (sv) 1985-11-11
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DE2843144C2 (fr) 1989-07-13
US4371744A (en) 1983-02-01
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GB2009516B (en) 1982-03-24
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FR2404990B1 (fr) 1980-02-15
GB2009516A (en) 1979-06-13

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