CN102738130A - 管芯装置和形成管芯装置的方法 - Google Patents

管芯装置和形成管芯装置的方法 Download PDF

Info

Publication number
CN102738130A
CN102738130A CN2011104172003A CN201110417200A CN102738130A CN 102738130 A CN102738130 A CN 102738130A CN 2011104172003 A CN2011104172003 A CN 2011104172003A CN 201110417200 A CN201110417200 A CN 201110417200A CN 102738130 A CN102738130 A CN 102738130A
Authority
CN
China
Prior art keywords
tube core
carrier
electricity
contact
die arrangement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011104172003A
Other languages
English (en)
Other versions
CN102738130B (zh
Inventor
F.德切
J.赫格劳尔
S.兰多
J.马勒
A.普吕克尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN102738130A publication Critical patent/CN102738130A/zh
Application granted granted Critical
Publication of CN102738130B publication Critical patent/CN102738130B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/49524Additional leads the additional leads being a tape carrier or flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/2105Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/215Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/22Structure, shape, material or disposition of high density interconnect preforms of a plurality of HDI interconnects
    • H01L2224/221Disposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/24246Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/2929Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73217Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82035Reshaping, e.g. forming vias by heating means
    • H01L2224/82039Reshaping, e.g. forming vias by heating means using a laser
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/157Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape

Abstract

管芯装置和形成管芯装置的方法。管芯装置包括:具有第一面和与第一面相对的第二面的载体,该载体包括从载体的第一面延伸到载体的第二面的开口;第一管芯,布置在载体的第一面之上且电学接触载体;第二管芯,布置在载体的第二面之上且电学接触载体;以及电学接触结构,通过载体中的开口延伸且电学接触第二管芯。

Description

管芯装置和形成管芯装置的方法
技术领域
实施例一般涉及管芯装置和用于形成管芯装置的方法。
背景技术
在所谓的多芯片封装中,多于一个、例如几个芯片可以布置在单个封装中。芯片可以借助于电学连接或接触结构彼此电学连接和/或与外围电学连接。在此情形下,可能希望具有有效和/或节省空间的电学连接机制。
附图说明
图中,贯穿不同的视图,相同的参考符号一般表示相同的部件。附图没有必要按比例绘制,而是一般将重点放在说明本发明的原理上。在下面的描述中,参考下面的附图描述各个实施例,附图中:
图1示出根据一个实施例的管芯装置的示意性剖面图;
图2示出根据一个实施例的管芯装置的示意性剖面图;
图3是说明根据一个实施例形成管芯装置的方法的图示;
图4是说明根据一个实施例形成管芯装置的方法的图示;
图5示出根据一个实施例的管芯装置的示意性剖面图;
图6A至6D示出用于说明在根据一个实施例形成图5的管芯装置的方法中的不同工艺阶段的示意性剖面图;
图7示出根据一个实施例的管芯装置的示意性剖面图;
图8A至8D示出用于说明在根据一个实施例形成图7的管芯装置的方法中的不同工艺阶段的示意性剖面图;
图9示出根据一个实施例的管芯装置的示意性剖面图;
图10示出根据一个实施例的管芯装置的示意性剖面图;
图11示出根据一个实施例的管芯装置的示意性剖面图;
图12示出根据一个实施例的管芯装置的示意性剖面图;
图13示出根据一个实施例的管芯装置的示意性剖面图;
图14示出根据一个实施例的管芯装置的示意性剖面图;
图15示出根据一个实施例的管芯装置的示意性剖面图。
具体实施方式
当在此使用时,术语“层”或“层结构”可以理解成表示单层或包括多个子层的层序列(也称为层堆叠)。在层序列或层堆叠中,各个子层例如可以包括或可以由不同材料制成,或者子层中的至少一个可以包括或可以由与子层中的另一层相同的材料制成。
当在此使用时,术语“在...上布置”、“在...上安置”或“在...上形成”可以理解成表示可以在另一层(元件或实体)上以直接机械和/或电学接触的方式布置的层(或其他元件或实体)。层(元件或实体)还可以与另一层(元件或实体)以间接(机械和/或电学)接触方式布置,在这种情况中,其间可以存在一个或更多附加层(元件或实体)。
当在此使用时,术语“在...之上布置”、“在...之上安置”或“在...之上形成”可以理解成表示至少可以间接地位于另一层(元件或实体)上的层(或其他元件或实体)。即,一个或更多其它层(元件或实体)可以位于给定层(元件或实体)之间。
术语“电学连接”、“电学接触”或“电学耦合”可以理解为包括直接电学连接、接触或耦合以及间接电学连接、接触或耦合。
图1示出根据一个实施例的管芯装置100的示意性剖面图。管芯装置100可以包括具有第一面101a和与第一面101a相对的第二面101b的载体101。载体101可以包括从载体101的第一面101a延伸到载体101的第二面101b的开口104。管芯装置100还可以包括布置在载体101的第一面101a之上且电学接触载体101的第一管芯102。管芯装置100还可以包括布置在载体101的第二面101b之上且电学接触载体101的第二管芯103。管芯装置100还可以包括通过载体101中的开口104延伸且电学接触第二管芯103的电学接触结构105。
载体101可以包括第一区域101'和第二区域101''。如图所示,开口104可以在第一区域101'和第二区域101''之间形成。
如图所示,载体101的第一区域101'可以对应于载体101的如下区域:该区域上可以布置第一管芯102和第二管芯103其中至少一部分。例如,载体101的第一区域101'可以对应于载体101的如下区域:该区域可以被位于第一管芯102的第二面102b上的第一管芯102的电学接触而电学接触,如下文所述。再者,载体101的第一区域101'例如可以对应于载体101的如下区域:该区域可以被位于第二管芯103的第一面103a上的第二管芯103的第一电学接触或位于第二管芯103与第一面103a相对的第二面103b上的第二管芯103的第二电学接触而电学接触,如下文所述。
根据一些实施例,载体101的第二区域101''可以与载体101的第一区域101'电学绝缘。
根据一个实施例,载体101可以配置成芯片载体或电路载体。
根据一些实施例,载体可以包括或可以由例如金属的电学导电材料制成。
由金属制成的载体也可以称为金属载体或金属性载体。
根据一个实施例,电学导电材料可以包括或可以是以下材料至少之一:铜(Cu)、铝(Al)、银(Ag)、镍(Ni)。根据其他实施例,电学导电材料可以包括或可以是其他材料。
根据一个实施例,载体101可以配置成金属条,例如,根据一个实施例配置为薄金属条,例如根据一个实施例具有处于约30μm至约3mm的范围内、例如根据一个实施例处于约30μm至约100μm的范围内、例如根据另一实施例处于约150μm至约250μm的范围内或例如根据另一实施例处于约1mm至约3mm的范围内的厚度。
根据一些实施例,载体101可以配置成引线框架,例如根据一个实施例配置为金属引线框架,例如根据一个实施例配置为铜引线框架或根据另一实施例配置为铝引线框架。
根据一个实施例,如图1所示,载体101的第一面101a可以是载体101的顶面且载体101的第二面101b可以是载体101的底面。
根据一些实施例,第一管芯102和第二管芯103可以经由载体101的第一区域101'彼此电学连接。因而,根据一些实施例,管芯装置100可以配置成使得电流可以经由载体101的第一区域101'从第一管芯102流向第二管芯103(或反之亦然)。
如图所示,载体101可以包括开口104。如图所示,开口104可以位于载体101的第一区域101'和载体101的第二区域101''之间。根据一个实施例,如图1所示,开口104可以与第一管芯102和第二管芯103其中至少一个横向地空间隔开。
根据一个实施例,开口104可以横向地临近(换句话说,靠近或接近)第一管芯102和第二管芯103其中至少一个。例如,开口104与第一管芯102和第二管芯103其中至少一个之间的横向距离(在图1中通过双箭头106指示)根据一个实施例可以处于约10μm至约400μm的范围内,例如根据一个实施例处于约10μm至约50μm的范围内,或例如根据另一实施例处于约100μm至约250μm的范围内或例如根据另一实施例处于约250μm至约400μm的范围内。
根据一个实施例,如图所示,对于第一管芯102和第二管芯103而言,开口104和第一管芯102或第二管芯103之间的横向距离106可以相同。根据另一实施例,对于第一管芯102和第二管芯103,横向距离106可以不同(在图1中未示出,见图5)。例如,根据一个实施例,开口104和第一管芯102之间的横向距离可以小于开口104和第二管芯103之间的横向距离。根据另一实施例,开口104和第二管芯103之间的横向距离106可以小于开口104和第一管芯102之间的横向距离。
根据一些实施例,电学接触结构105可以至少与载体101的第一区域101'电学绝缘。根据一个实施例,电学接触结构105可以与载体101的第一区域101'和第二区域101''电学绝缘。根据一个实施例,电学接触结构105可以与整个载体101电学绝缘。根据一个实施例,电学接触结构105可以借助于布置在电学接触结构105和载体101之间的一个或更多电学绝缘层与载体101电学绝缘(未示出,例如见图5)。
根据一些实施例,如图1所示,开口104可以包括侧壁(或多个侧壁)104a,该侧壁(或多个侧壁)104a可以说明性地由载体(例如,由载体101的第一区域101'和第二区域101'')形成。
根据一个实施例,电学绝缘层可以布置在开口104的侧壁(或多个侧壁)104a之上(未示出,见图5)。根据一个实施例,电学绝缘层可以至少布置在开口104的侧壁(或多个侧壁)104a和位于开口104中的电学接触结构105的一部分之间。根据一个实施例,电学绝缘层可以至少将载体101的第一区域101'与电学接触结构105电学绝缘。说明性地,根据一些实施例,开口104的侧壁(或多个侧壁)104a可以覆盖有电学绝缘材料。
根据另一实施例,电学接触结构105可以与侧壁(或多个侧壁)104a空间隔开,使得可以在开口104中在电学接触结构105和侧壁(或多个侧壁)104a之间形成空隙(或多个空隙)。(多个)空隙可以用作电学接触结构105的电学绝缘。
根据一个实施例,可以使用以下工艺其中至少一个在载体104中形成开口104:蚀刻工艺、激光消融工艺、管芯切割工艺、打孔工艺。根据其他实施例,可以使用适于在载体(例如,诸如薄金属条的金属载体,例如引线框架)中形成开口或孔的其他工艺。
开口104的横向剖面可以具有任意形状,例如根据一些实施例为圆形、椭圆形、矩形、方形或多边形,且根据其他实施例是任意其他形状。
根据一些实施例,开口104的横向剖面可以具有可能足以至少容纳电学接触结构105且可能容纳布置在电学接触结构和开口104的侧壁(或多个侧壁)104a之间的电学绝缘层的面积。根据一些实施例,横向剖面116可以具有可能足以容纳附加的电学接触结构且可能容纳用于将电学接触结构彼此电学绝缘和/或将电学接触结构与开口104的侧壁(或多个侧壁)104a电学绝缘的附加电学绝缘层的面积。
根据一个实施例,开口104的横向剖面可以具有约20μm至约400μm的范围内、例如根据一个实施例为约20μm至约100 μm的范围内或例如根据另一实施例为约150 μm至约40μm范围内的直径(在图1中通过双箭头116指示)。根据其他实施例,横向剖面的直径116可以具有不同值。必须注意,如上所述,开口104的横向剖面可以具有任意形状。尤其是,横向剖面可能不需要具有圆形形状。例如,根据一个实施例,横向剖面可以具有矩形形状或根据另一实施例可以具有椭圆形形状。在开口104的横向剖面具有非圆形形状(例如矩形或椭圆形形状)的情况下,用于直径范围的上述给定值可以理解成可应用于该形状的一个或更多特征几何尺度。例如,根据一个实施例,在开口104的横向剖面具有矩形形状、换句话说矩形的形状的情况下,矩形的长度和/或宽度可以具有上面针对直径描述的范围内的值。类似地,根据一个实施例,在开口104的横向剖面具有椭圆形、换句话说椭圆形状的情况下,椭圆的长直径(也称为长轴或横截直径)和/或短直径(也称为短轴或共轭直径)可以具有如上面针对直径描述的范围内的值。类似的考虑可以应用于开口104的其他剖面形状。
根据一个实施例,电学接触结构105可以包括或可以由例如金属的电学导电材料制成。根据一个实施例,电学导电材料可以包括或可以是铜(Cu)、铝(Al)、镍(Ni)、银(Ag)、锡(Sn)、金(Au)。根据其他实施例,可以使用其他电学导电材料。
根据一个实施例,电学接触结构105的电学导电材料可以填充开口104。在这种情况下,电学接触结构105可以借助于布置在电学接触结构105的电学导电材料和开口104的侧壁(或多个侧壁)104a之间的电学绝缘层与载体101的侧壁(或多个侧壁)104a电学绝缘。
根据一个实施例,形成电学接触结构105可以包括:形成覆盖载体101的电学绝缘层;在电学绝缘层中形成通过开口104延伸的接触孔(通孔)(其中开口104的侧壁(或多个侧壁)104a可以保持被电学导电材料覆盖);以及使用电学导电材料填充通孔。根据其他实施例,形成电学接触结构105可以包括或可以使用其他工艺或工艺序列实现。
根据一个实施例,管芯装置100可以包括可以通过开口104延伸的一个或更多附加电学接触结构(即,除了电学接触结构105之外)。在多于一个电学接触结构通过开口104延伸的情况下,各个电学接触结构例如可以根据一个实施例借助于布置在电学接触结构之间的一个或更多电学绝缘层或通过布置在相邻电学接触结构之间和/或电学接触结构和开口104的侧壁(或多个侧壁)104a之间的空隙彼此和/或与开口104的侧壁(或多个侧壁)104a电学绝缘。
在多于一个电学接触结构通过开口104延伸的情况下,根据一个实施例,所有电学接触结构可以电学接触第二管芯103。例如,根据一个实施例,电学接触结构可以电学接触第二管芯103的各个(不同)电学接触。根据另一实施例,电学接触结构中的两个或更多(例如3个、4个或所有)可以电学接触第二管芯103的相同电学接触。
备选地,在多于一个电学接触结构通过开口延伸的情况下,电学接触结构其中至少一个可以电学接触不同于第二管芯103的管芯(或多个管芯),其中其他管芯(或多个管芯)可以布置在载体101的第二面101b之上。根据一个实施例,该至少一个其他管芯可以在与载体101的第一区域101'电学绝缘的载体101的区域中布置在载体101的第二面101b之上。例如,根据一个实施例,该至少一个其他管芯可以在载体101的第二区域101''中、备选地在载体101的其他区域中布置在载体101的第二面101b之上。
根据一个实施例,如图所示,第一管芯102可以具有第一面102a和与第一面102a相对的第二面102b。根据一个实施例,如图所示,第二管芯103可以具有第一面103a和与第一面103a相对的第二面103b。
根据一个实施例,第一管芯102的第一面102a可以是第一管芯102的正面且第一管芯102的第二面102b可以是第一管芯102的背面。根据一个实施例,第二管芯103的第一面103a可以是第二管芯103的正面且第二管芯103的第二面103b可以是第二管芯102的背面。
根据一个实施例,如图所示,第一管芯102可以以第一管芯102的第二面(例如背面)102b面对载体101的第一面101a的方式布置在载体101的第一面(例如顶面)101a之上,且第二管芯103可以以第二管芯103的第一面(例如正面)103a面对载体101的第二面101b的方式布置在载体10的第二面(例如底面)101b之上。
根据另一实施例,第一管芯102可以以第一管芯102的第二面(例如背面)102b面对载体101的第一面101a的方式布置在载体101的第一面(例如顶面)101a之上,且第二管芯103可以以第二管芯103的第二面(例如背面)103b面对载体101的第二面101b的方式布置在载体10的第二面(例如底面)101b之上(在图1中未示出,见图13)。
图13。根据一个实施例,电学接触结构105可以电学接触第二管芯103远离载体101的第二面101b(例如底面)的面,例如如图1中所示的第二管芯103的第二面(例如背面)103b(备选地,第二管芯103的第一面(例如正面)103a,例如见图13)。
根据一个实施例,第一管芯102可以包括位于第一管芯102的第一面(例如正面)102a上的至少一个电学接触(例如,垫或金属化)和/或位于第一管芯102的第二面(例如背面)102b上的至少一个电学接触(例如,垫或金属化)(在图1中未示出,例如见图5)。
根据一个实施例,第二管芯103可以包括位于第二管芯103的第一面(例如正面)103a上的至少一个电学接触(例如,垫或金属化)和/或位于第二管芯103的第二面(例如背面)103b上的至少一个电学接触(例如,垫或金属化)(在图1中未示出,例如见图5)。
根据一个实施例,第一管芯102可以包括可以位于第一管芯102的第二面(例如背面)102b上的电学接触且第二管芯103可以包括可以位于第二管芯103的第一面(例如正面)103a上的第一电学接触以及可以位于第二管芯103的第二面(例如背面)103b上的第二电学接触(在图1中未示出,见图5)。
根据一个实施例,第一管芯102可以以位于第一管芯102的第二面(例如背面)102b上的第一管芯102的电学接触电学接触载体101的第一区域101'的方式布置在载体101的第一面(例如顶面)101a之上,且第二管芯103可以以位于第二管芯103的第一面(例如正面)103a上的第二管芯103的第一电学接触电学接触载体101的第一区域101'且位于第二管芯103的第二面(例如背面)103b上的第二管芯103的第二电学接触被电学接触结构105电学接触的方式布置在载体101的第二面(例如底面)101b之上。
根据一个实施例,位于第一管芯102的第二面(例如背面)102b上的第一管芯102的电学接触可以经由载体101的第一区域101'与位于第二管芯103的第一面(例如正面)103a上的第二管芯103的第一电学接触电学连接,其中载体101的第一区域101'布置在它们中间。
说明性地,根据一个实施例,位于载体101的相对面101a、101b上的两个管芯102、103的背面电学接触(例如垫或金属化)和正面电学接触(例如垫或金属化)可以经由载体101彼此电学连接,而两个管芯102、103中的一个管芯103的背面电学接触(例如垫或金属化)可以被通过载体101中的开口104延伸的电学接触结构105电学接触。
根据另一实施例,第一管芯102可以以位于第一管芯102的第二面(例如背面)102b上的第一管芯102的电学接触电学接触载体101的第一区域101'的方式布置在载体101的第一面(例如顶面)101a之上,且第二管芯103可以以位于第二管芯103的第二面(例如背面)103b上的第二管芯103的第二电学接触电学接触载体101的第一区域101'且位于第二管芯103的第一面(例如正面)103a上的第二管芯103的第一电学接触被电学接触结构105电学接触的方式布置在载体101的第二面(例如底面)101b之上(在图1中未示出,例如见图13)。
根据一个实施例,位于第一管芯102的第二面(例如背面)102b上的第一管芯102'的电学接触可以经由载体101的第一区域101'与位于第二管芯103的第二面(例如背面)103b上的第二管芯103的第二电学接触电学连接,其中载体101的第一区域101'布置在它们中间。
说明性地,根据一个实施例,位于载体10的相对面101a、101b上的两个管芯102、103的背面电学接触(例如垫或金属化)可以经由载体101彼此电学连接,而两个管芯102、103中的一个管芯103的正面电学接触(例如垫或金属化)可以被通过载体101中的开口104延伸的电学接触结构105电学接触。
根据一个实施例,位于第一管芯102的第二面(例如背面)102b的第一管芯102的电学接触可以配置为第一管芯102的源极/漏极接触,位于第二管芯103的第一面(例如正面)103a上的第二管芯103的第一电学接触可以配置成第二管芯103的第一源极/漏极接触,且位于第二管芯103的第二面(例如背面)103b上的第二管芯103的第二电学接触可以配置成第二管芯103的第二源极/漏极接触。
根据一个实施例,位于第一管芯102的第二面(例如背面)102b上的第一管芯102的电学接触可以配置成第一管芯102的漏极接触。根据一个实施例,位于第二管芯103的第一面(例如正面)103a上的第二管芯103的第一电学接触可以配置为第二管芯103的源极接触,且位于第二管芯103的第二面(例如背面)103b上的第二管芯103的第二电学接触可以配置成第二管芯103的漏极接触。
根据一个实施例,位于第一管芯102的第二面(例如背面)102b上的第一管芯102的源极/漏极接触(例如,漏极接触)可以电学接触载体101的第一面(例如顶面)101a,而位于第二管芯103的第一面(例如正面)103a上的第二管芯103的第一源极/漏极接触(例如,源极接触)可以电学接触载体101的第二面(例如底面)101b,且位于第二管芯103的第二面(例如背面)103b上的第二管芯103的第二源极/漏极接触(例如,漏极接触)可以被通过载体101中的开口104延伸的电学接触结构105电学接触。
说明性地,根据一个实施例,位于载体10的相对面101a、101b上的两个管芯102、103的背面漏极接触(例如垫或金属化)和正面源极接触(例如垫或金属化)可以经由载体101彼此电学连接,而两个管芯102、103中的一个管芯103的背面漏极接触(例如垫或金属化)可以被通过载体101中的开口104延伸的电学接触结构105电学接触。
根据另一实施例,位于第一管芯102的第二面(例如背面)102b上的第一管芯102的源极/漏极接触(例如,漏极接触)可以电学接触载体101的第一面(例如顶面)101a,而位于第二管芯103的第一面(例如正面)103a上的第二管芯103的第一源极/漏极接触(例如,源极接触)可以被通过载体101中的开口104延伸的电学接触结构105电学接触,且位于第二管芯103的第二面(例如背面)上的第二管芯103的第二源极/漏极接触(例如,漏极接触)可以电学接触载体101的第二面(例如底面)101b。
说明性地,根据一个实施例,位于载体10的相对面101a、101b上的两个管芯102、103的背面漏极接触(例如垫或金属化)可以经由载体101彼此电学连接,而两个管芯102、103中的一个管芯103的正面源极接触(例如垫或金属化)可以被通过载体101中的开口104延伸的电学接触结构105电学接触。
根据一个实施例,载体101可以包括从载体101的第一面(例如顶面)101a延伸到载体101的第二面(例如底面)101b的第二开口(在图1中未示出,例如见图5)。第二开口可以位于载体101的第一区域101'和载体101的第三区域之间(在图1中未示出,见图5)。第二开口可以包括侧壁(或多个侧面),该侧壁(或多个侧壁)可以说明性地由载体101(例如,由载体101的第一区域101'和第三区域)形成(在图1中未示出,例如见图5)。
例如,根据此处上面结合开口104描述的一个或更多实施例,第二开口还可以以与载体101中的开口10的类似的方式配置和/或形成。
根据一些实施例,载体101的开口104和第二开口可以横向地布置在载体101的第一区域101'的相对侧(或端)。
根据一个实施例,载体101可以包括第三区域,该第三区域可以例如借助于载体101中的第二开口至少与载体101的第一区域101'电学绝缘(在图1中未示出,例如见图5)。
根据一个实施例,载体101的第三区域可以横向地临近(换句话说,靠近或接近)载体101的第一区域101'。
根据一个实施例,载体101的第三区域可以与载体101的第一区域101'且与载体101的至少一个其他区域、例如与载体101的第二区域101''电学绝缘。根据一个实施例,载体的第三区域可以与载体101的剩余区域或部分(换句话说,与载体101的其余部分)电学绝缘。说明性地,根据一个实施例,载体101的第三区域可以配置成载体101的绝缘“岛”。
根据一个实施例,第二管芯103可以包括第三电学接触,该第三电学接触可以位于第二管芯103的第一面(例如正面)103a上(在图1中未示出,例如,见图5)。
根据一个实施例,第二管芯103的第三电学接触可以配置成第二管芯103的栅极接触。
根据一个实施例,管芯装置100可以包括第二电学接触结构,该第二电学接触结构可以电学接触第二管芯103的第三电学接触(在图1中未示出,例如见图5)。第二电学接触结构可以包括或可以由与电学接触结构类似的材料制成。
根据一个实施例,第二电学接触结构可以在载体101的第三区域中布置在载体101的第一面(例如顶面)101a之上且可以电学接触载体101的第三区域(未示出,例如见图5),且第二管芯103的第三电学接触(例如栅极接触)可以在载体101的第三区域中布置在载体101的第二面(例如底面)101b上且可以电学接触载体101的第三区域。 说明性地,根据一个实施例,第二管芯103的第三电学接触(例如栅极接触)可以经由载体101的第三区域被第二电学接触结构电学接触。
根据另一实施例,第二电学接触结构可以包括在载体101的第三区域中布置在载体101的第一面(例如顶面)101a之上且与之电学接触的第一部分以及在载体101的第三区域中布置在载体101的第二面(例如底面)101b之上且与之电学接触的第二部分(在图1中未示出,例如见图14)。
说明性地,根据一个实施例,第二电学接触结构的第一部分和第二电学接触结构的第二部分可以经由载体101的第三区域彼此电学连接。换句话说,载体101的第三区域可以形成第二电学接触结构的中间部分。因而,根据一些实施例,管芯装置100可以配置成使得电流可以经由载体101的第三区域从第二电学接触结构的第一部分流向第二电学接触结构的第二部分(或反之亦然)。
根据一个实施例,第二电学接触结构的第二部分还可以与第二管芯103的第三电学接触(例如栅极接触)接触。
根据另一实施例,第二电学接触结构可以通过第二开口延伸且可以布置在第二管芯103的第三电学接触之上且与之电学接触(未示出,见图7)。根据一个实施例,第二管芯103的第三电学接触(例如栅极接触)的至少一部分可以布置在第二开口下方。根据一个实施例,第二管芯103的第三电学接触(例如栅极接触)可以完全布置在第二开口下方(换句话说,直接在第二开口下方)。换句话说,根据一个实施例,第二开口的横向剖面可以涵盖或覆盖第二管芯103的第三电学接触的横向剖面。根据另一实施例,第二管芯103的第三电学接触可以仅仅部分地布置在第二开口下方。说明性地,第二管芯103的第三电学接触(例如栅极接触)可以被通过载体101中的第二开口延伸的第二电学接触结构电学接触。
根据一个实施例,电学绝缘层可以至少布置在第二开口104的侧壁(或多个侧壁)之上(未示出,见图7)。
根据一个实施例,电学绝缘层可以至少布置在第二开口的侧壁(或多个侧壁)和位于第二开口中的第二电学接触结构的一部分之间。根据一个实施例,电学绝缘层可以至少将载体101的第一区域101'与第二电学接触结构电学绝缘。说明性地,根据一些实施例,第二开口的侧壁(或多个侧壁)可以覆盖有电学绝缘材料。
根据另一实施例,第二电学接触结构可以与第二开口的侧壁(或多个侧壁)空间隔开,使得可以在第二开口中在第二电学接触结构和侧壁(或多个侧壁)之间形成空隙(或多个空隙)。(多个)空隙可以用作第二电学接触结构的电学绝缘。
根据一个实施例,第二电学接触结构可以以与例如根据此处上面结合电学接触结构105描述的一个或更多实施例的电学接触结构105类似的方式配置和/或形成。
根据一个实施例,第一管芯102和第二管芯103其中至少一个可以配置成功率管芯(或功率芯片)。例如,第一管芯102和第二管芯103其中至少一个可以包括至少一个功率电路,例如功率IC(集成电路)。根据一个实施例,(多个)功率电路例如可以包括一个或更多功率器件,例如功率晶体管。每个管芯102、103的(多个)功率电路或(多个)功率器件可以经由第一管芯102和第二管芯103的相应电学接触提供有电源和/或控制电势(例如,源极/漏极电势、栅极电势)。
根据一些实施例,第一管芯102和第二管芯103的(多个)功率电路可以经由载体101(例如,载体101的第一区域101')彼此连接,且根据一个实施例,还可以例如借助于电学接触结构105和/或第二电学接触结构和/或其他电学接触结构与外围和/或其他管芯连接。
根据一个实施例,第一管芯102可以配置成或可以包括低端器件,例如,低端晶体管(说明性地,其源极接触可以耦合到低电源电势(例如VSS或接地电势)且其漏极接触可以耦合到中间节点的晶体管),且第二管芯103可以配置成或可以包括高端器件,例如,高端晶体管(说明性地,其漏极接触可以耦合到高电源电势(例如VDD电势)且其源极接触可以耦合到中间节点的晶体管)。
根据一个实施例,管芯装置100可以包括第三管芯,该第三管芯例如可以布置在载体101的第一面(例如顶面)101a上(在图1中未示出,例如见图9)。根据一个实施例,第三管芯可以在载体101的第三区域中布置在载体101的第一面(例如顶面)101a之上。
根据一个实施例,第三管芯可以具有第一面和与第一面相对的第二面。根据一个实施例,第三管芯的第一面可以是第三管芯的正面且第三管芯的第二面可以是第三管芯的背面。
根据一个实施例,第三管芯可以以第三管芯的第二面(例如背面)面对载体101的第一面101a的方式布置在载体101的第一面101a(例如顶面)之上。
根据一个实施例,第三管芯可以包括位于第三管芯的第一面(例如正面)上的至少一个电学接触(例如,垫或金属化)和/或位于第三管芯的第二面(例如背面)上的至少一个电学接触(例如,垫或金属化)。
根据一个实施例,第三管芯可以被第二电学接触结构电学接触。
根据一个实施例,第三管芯可以包括电学接触,该电学接触可以位于第三管芯的第一面(例如正面)上且可以被第二电学接触结构电学接触。根据一个实施例,位于第三管芯的第一面(例如正面)上的第三管芯的电学接触可以配置成提供电学电势(例如,电学控制电势,例如栅极控制电势)。
根据一个实施例,第三管芯的电学接触提供的电学电势(例如,电学控制电势,例如栅极控制电势)可以供应到第二管芯103的第三电学接触(例如栅极接触)。
根据一个实施例,第三管芯可以包括至少一个附加电学接触。根据一个实施例,第三管芯的至少一个附加电学接触其中至少一个可以配置成接收电学电势,例如电源电势。根据一个实施例,第三管芯的至少一个附加电学接触其中至少一个可以位于第三管芯的第一面(例如正面)上。
根据一个实施例,第三管芯配置为逻辑管芯(或逻辑芯片)。例如,第三管芯可以包括至少一个逻辑电路,例如,逻辑IC(集成电路)。根据一个实施例,(多个)逻辑电路例如可以包括一个或更多逻辑器件,例如逻辑晶体管。第三管芯的(多个)逻辑电路或(多个)逻辑器件可以经由第三管芯的相应电学接触提供有电学电势(例如,电源电势)。
根据一个实施例,第一管芯102可以包括至少一个附加电学接触,该至少一个附加电学接触可以位于第一管芯102的第一面(例如顶面)102a上(在图1中未示出,例如见图5)。例如,根据一个实施例,第一管芯102的该至少一个附加电学接触可以包括附加源极/漏极接触(例如,根据一个实施例为源极接触)和/或栅极接触。
根据一个实施例,除了第二电学接触结构,附加电学接触结构可以通过第二开口延伸。在多于一个电学接触结构通过第二开口延伸的情况下,各个电学接触结构例如可以借助于布置在相邻电学接触结构之间和/或电学接触结构和第二开口的侧壁(多个侧壁)之间的一个或更多电学绝缘层彼此电学绝缘和/或与第二开口的侧壁(或多个侧壁)电学绝缘。
在多于一个电学接触结构通过第二开口延伸的情况下,根据一个实施例,所有电学接触结构可以电学接触第二管芯103。例如,根据一个实施例,电学接触结构可以电学接触第二管芯103的各个(不同)电学接触。根据另一实施例,电学接触结构中的两个或更多(例如3个、4个或所有)可以电学接触第二管芯103的相同电学接触。
备选地,在多于一个电学接触结构通过第二开口延伸的情况下,电学接触结构其中至少一个可以电学接触不同于第二管芯103的管芯(或多个管芯)。根据一个实施例,其他管芯(或多个管芯)可以布置在载体101的第二面101b之上。根据一个实施例,该至少一个其他管芯可以在可以与载体101的第一区域101'电学绝缘的载体101的区域中布置在载体101的第二面101b之上。
图2示出根据另一实施例的管芯装置200的示意性剖面图。管芯装置200可以包括具有第一面101a和与第一面101a相对的第二面101b的载体101。载体101可以包括第一区域101'和可以与第一区域101'电学绝缘的第二区域101''。管芯装置200还可以包括在载体101的第一区域101'中布置在载体101的第一面101a之上且电学接触载体101的第一区域101'的第一管芯102。管芯装置200还可以包括在载体101的第一区域101'中布置在载体101的第二面101b之上且电学接触载体101的第一区域101'的第二管芯103。管芯装置200还可以包括电学接触结构105,该电学接触结构105可以经由载体101的第二区域101''从载体101的第一面101a延伸到载体101的第二面101b且可以电学接触第二管芯103。
根据一些实施例,载体可以包括或可以由例如金属的电学导电材料制成。
由金属制成的载体也可以称为金属载体或金属性载体。
根据一个实施例,电学导电材料可以包括或可以是以下材料其中至少之一:铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、铁(Fe)。根据其他实施例,电学导电材料可以包括或可以是其他材料。
由金属制成的载体也可以称为金属载体或金属性载体。
根据一个实施例,载体101可以配置成芯片载体或电路载体。
根据一个实施例,载体101可以配置成金属条,例如,根据一个实施例为薄金属条,例如根据一个实施例具有约30μm至约3mm的范围内、例如根据一个实施例处于约30μm至约100μm的范围内、或例如根据另一实施例处于约150μm至约250μm的范围内或例如根据另一实施例处于约1mm至约3mm的范围内的厚度。
根据一个实施例,载体101可以配置成引线框架。
根据一个实施例,如图2所示,载体101的第一面101a可以是载体101的顶面且载体101的第二面101b可以是载体101的底面。
根据一些实施例,第一管芯102和第二管芯103可以经由载体101的第一区域101'彼此电学连接。因而,根据一些实施例,管芯装置200可以配置成使得电流可以经由载体101的第一区域101'从第一管芯102流向第二管芯103(或反之亦然)。
载体101的第一区域101'可以对应于载体101的如下区域:该区域上可以布置第一管芯102和第二管芯103的至少一部分。例如,载体101的第一区域101'可以对应于载体101的如下区域:该区域可以被位于第一管芯102的第二面102b上的第一管芯102的电学接触而电学接触,如下文所述。再者,载体101的第一区域101'例如可以对应于载体101的如下区域:该区域可以被位于第二管芯103的第一面103a上的第二管芯103的第一电学接触或位于第二管芯103与第一面103a相对的第二面103b上的第二管芯103的第二电学接触而电学接触,如下文所述。
根据一个实施例,如图所示,管芯装置200可以包括载体101中的开口104,该开口104从载体101的第一面(例如顶面)101a延伸到载体101的第二面(例如底面)101b。如图所示,开口104可以位于载体101的第一区域101'和第二区域101''之间。根据一个实施例,如图2所示,开口104可以与第一管芯102和第二管芯103其中至少一个横向地空间隔开。
说明性地,载体101的第二区域101''可以通过开口104与载体101的第一区域101'横向地空间隔开。如图所示,开口104可以包括侧壁(或多个侧壁)104a,该侧壁(或多个侧壁)104a可以说明性地由载体101(例如,由载体101的第一区域101'和第二区域101'')形成。
根据一些实施例,载体101的第二区域101''可以借助于开口104与载体101的第一区域101'电学绝缘。
根据一些实施例,载体101的第二区域101''可以与载体101的第一区域101'电学绝缘且与载体101的至少一个其他区域电学绝缘。根据一个实施例,载体101的第二区域101''可以与载体101的剩余区域或部分(换句话说,与载体101的其余部分)电学绝缘。说明性地,根据一个实施例,载体101的第二区域101''可以配置成载体101的绝缘“岛”。
根据一个实施例,载体101的第二区域101''可以横向地临近(换句话说,靠近或接近)载体101的第一区域101'。例如,载体101的第二区域101''和载体101的第一区域101'之间之间的横向距离206可以根据一个实施例处于约50μm至约400μm的范围内,例如根据一个实施例处于约50μm至约100μm的范围内,或例如根据另一实施例处于约100μm至约250μm的范围内或根据另一实施例处于约250μm至约400μm的范围内。如图所示,根据一些实施例,载体101的第一区域101'和第二区域101''之间的横向距离206可以对应于开口104的直径。
根据一个实施例,电学绝缘层可以至少布置在载体101的第一区域101'和第二区域101''之间的开口104中(未示出,例如见图11)。
根据一个实施例,可以使用以下工艺其中至少一个在载体101中形成开口104:蚀刻工艺、激光消融工艺、管芯切割工艺、打孔工艺。根据其他实施例,可以使用适于在载体(例如,在金属载体中,例如引线框架)中形成至少一个开口或孔的任意其他工艺。
开口104的横向剖面可以具有任意形状,例如根据一些实施例为圆形、椭圆形、矩形、方形或多边形,且根据其他实施例是任意其他形状。
根据一个实施例,电学接触结构105可以包括或可以由例如金属的电学导电材料制成。根据一个实施例,电学导电材料可以包括或可以是铜(Cu)、铝(Al)、镍(Ni)、银(Ag)、锡(Sn)、金(Au)。根据其他实施例,可以使用其他电学导电材料。
根据另一实施例,如图所示,电学接触结构105可以包括在载体101的第二区域101''中布置在载体101的第一面(例如顶面)101a之上且与之电学接触的第一部分105'以及在载体101的第二区域101''中布置在载体101的第二面(例如底面)101b之上且与之电学接触的第二部分105''。说明性地,根据一个实施例,电学接触结构105的第一部分105'可以从一个面(例如上面)布置在载体101的第二区域101''之上,且电学接触结构105的第二部分105''可以从相对面(例如下面)布置在载体101的第二区域101''之上。如图所示,电学接触结构105的第二部分105''还可以与第二管芯103(例如,与第二管芯103的电学接触)接触。根据一些实施例,第二接触结构105的第二部分105''可以电学接触第二管芯103远离载体101的第二面(例如底面)101b的面。
说明性地,电学接触结构105的第一部分105'和第二部分105''可以经由载体101的第二区域101''彼此电学连接。换句话说,载体101的第二区域101''可以形成电学接触结构105的中间部分。因而,根据一些实施例,管芯装置200可以配置成使得电流可以经由载体101的第二区域101''从电学接触结构105的第一部分105'流向电学接触结构105的第二部分105''(或反之亦然)。
根据一个实施例,形成电学接触结构105可以包括:在载体101的两面上形成电学绝缘层;在载体101的第二区域101''中在电学绝缘层中形成延伸到载体101的第一面(例如顶面)101a的第一接触孔(通孔)且在载体101的第二区域101''中在电学绝缘层中形成延伸到载体101的第二面(例如,底面)101b的第二接触孔(通孔);以及使用电学导电材料填充第一和第二通孔。根据其他实施例,形成电学接触结构105可以包括或可以使用其他工艺或工艺序列实现。
根据一个实施例,如图所示,第一管芯102可以具有第一面102a和与第一面102a相对的第二面102b。根据一个实施例,如图所示,第二管芯103可以具有第一面103a和与第一面103a相对的第二面103b。
根据一个实施例,第一管芯102的第一面102a可以是第一管芯102的正面且第一管芯102的第二面102b可以是第一管芯102的背面。根据一个实施例,第二管芯103的第一面103a可以是第二管芯103的正面且第二管芯103的第二面103b可以是第二管芯103的背面。
根据一个实施例,如图所示,第一管芯102可以以第一管芯102的第二面(例如背面)102b面对载体101的第一面(例如顶面)101a的方式布置在载体101的第一面(例如顶面)101a之上,且第二管芯103可以以第二管芯102的第一面(例如正面)103a面对载体101的第二面(例如底面)101b的方式布置在载体10的第二面(例如底面)101b之上。
根据另一实施例,第一管芯102可以以第一管芯102的第二面(例如背面)102b面对载体101的第一面(例如顶面)101a的方式布置在载体10的第一面(例如顶面)101a之上,且第二管芯103可以以第二管芯103的第二面(例如背面)103b面对载体101的第二面(例如底面)101b的方式布置在载体101的第二面(例如底面)101b之上(在图2中未示出,例如见图15)。
根据一个实施例,第一管芯102可以包括位于第一管芯102的第一面(例如正面)102a上的至少一个电学接触(例如,垫或金属化)和/或位于第一管芯102的第二面(例如背面)102b上的至少一个电学接触(例如,垫或金属化)(在图2中未示出,例如见图11)。
根据一个实施例,第二管芯103可以包括位于第二管芯103的第一面(例如正面)103a上的至少一个电学接触(例如,垫或金属化)和/或位于第二管芯103的第二面(例如背面)103b上的至少一个电学接触(例如,垫或金属化)(在图2中未示出,例如见图11)。
根据一个实施例,第一管芯102可以包括可以位于第一管芯102的第二面(例如背面)102b上的电学接触且第二管芯103可以包括可以位于第二管芯103的第一面(例如正面)103a上的第一电学接触以及可以位于第二管芯103的第二面(例如背面)103b上的第二电学接触(在图2中未示出,例如见图11)。
根据一个实施例,第一管芯102可以以位于第一管芯102的第二面(例如背面)102b上的第一管芯102的电学接触电学接触载体101的第一区域101'的方式在载体101的第一区域101'中布置在载体101的第一面(例如顶面)101a之上,且第二管芯103可以以位于第二管芯103的第一面(例如正面)103a上的第二管芯103的第一电学接触电学接触载体101的第一区域101'且位于第二管芯103的第二面(例如背面)103b上的第二管芯103的第二电学接触被经由载体101的第二区域101''延伸的电学接触结构105电学接触的方式在载体101的第一区域101'中布置在载体101的第二面(例如底面)101b之上(在图2中未示出,例如见图11)。
根据一个实施例,位于第一管芯102的第二面(例如背面)102b上的第一管芯102的电学接触可以经由载体101的第一区域101'与位于第二管芯103的第一面(例如正面)103a上的第二管芯103的第一电学接触而电学接触, 载体101的第一区域101'布置在它们中间。
说明性地,根据一个实施例,位于载体10的相对面101a、101b上的两个管芯102、103的背面电学接触(例如垫或金属化)和正面电学接触(例如垫或金属化)可以经由载体101的第一区域101'彼此电学连接,而两个管芯102、103中的一个管芯103的背面电学接触(例如垫或金属化)可以被经由与载体101的第一区域101'电学绝缘的载体101的第二区域101''延伸的电学接触结构105电学接触(在图2中未示出,例如见图11)。
根据另一实施例,第一管芯102可以以位于第一管芯102的第二面(例如背面)102b上的第一管芯102的电学接触电学接触载体101的第一区域101'的方式在第一载体101的第一区域101'中布置在载体101的第一面(例如顶面)101a之上,且第二管芯103可以以位于第二管芯103的第二面(例如背面)103b上的第二管芯103的第二电学接触电学接触载体101的第一区域101'且位于第二管芯103的第一面(例如正面)103a上的第二管芯103的第一电学接触被经由载体101的第二区域101''延伸的电学接触结构105电学接触的方式在第一载体101的第一区域101'中布置在载体101的第二面(例如底面)101b之上(在图2中未示出,例如见图15)。
根据一个实施例,位于第一管芯102的第二面(例如背面)102b上的第一管芯102的电学接触可以经由载体101的第一区域101'与位于第二管芯103的第二面(例如背面)103b上的第二管芯103的第二电学接触而电学接触, 载体101的第一区域101'布置在它们中间。
说明性地,根据一个实施例,位于载体10的相对面101a、101b上的两个管芯102、103的背面电学接触(例如垫或金属化)可以经由载体101的第一区域101'彼此电学连接,而两个管芯102、103中的一个管芯103的正面电学接触(例如垫或金属化)可以被经由与载体101的第一区域101'电学绝缘的载体101的第二区域101''延伸的电学接触结构105电学接触(在图2中未示出,例如见图15)。
根据一个实施例,位于第一管芯102的第二面(例如背面)102b上的第一管芯102的电学接触可以配置为第一管芯102的源极/漏极接触,位于第二管芯103的第一面(例如正面)103a上的第二管芯103的第一电学接触可以配置成第二管芯103的第一源极/漏极接触,且位于第二管芯103的第二面(例如背面)103b上的第二管芯103的第二电学接触可以配置成第二管芯103的第二源极/漏极接触。
说明性地,根据一个实施例,位于第一管芯102的第二面(例如背面)102b上的第一管芯102的源极/漏极接触可以在载体101的第一区域101'中电学接触载体101的第一面(例如顶面)101a,而位于第二管芯103的第一面(例如正面)103a上的第二管芯103的第一源极/漏极接触可以在载体101的第一区域101'中电学接触载体101的第二面(例如底面)101b,且位于第二管芯103的第二面(例如背面)103b上的第二管芯103的第二源极/漏极接触可以被经由载体101的第二区域101'’延伸的电学接触结构105电学接触。
根据一个实施例,位于第一管芯102的第二面(例如背面)102b上的第一管芯102的电学接触可以配置成第一管芯102的漏极接触。根据一个实施例,位于第二管芯103的第一面(例如正面)103a上的第二管芯103的第一电学接触可以配置为第二管芯103的源极接触,且位于第二管芯103的第二面(例如背面)103b上的第二管芯103的第二电学接触可以配置成第二管芯103的漏极接触。
说明性地,根据一个实施例,位于载体10的相对面101a、101b上的两个管芯102、103的背面漏极接触(例如垫或金属化)和正面源极接触(例如垫或金属化)可以经由载体101的第一区域101'彼此电学连接,而两个管芯102、103中的一个管芯103的背面漏极接触(例如垫或金属化)可以被经由与载体101的第一区域101'电学绝缘的载体101的第二区域101''延伸的电学接触结构105电学接触(在图2中未示出,例如见图11)。
根据另一实施例,位于第一管芯102的第二面(例如背面)102b上的第一管芯102的源极/漏极接触(例如,漏极接触)可以电学接触载体101的第一面(例如顶面)101a,而位于第二管芯103的第一面(例如正面)103a上的第二管芯103的第一源极/漏极接触(例如,源极接触)可以被经由载体101的第二区域101''延伸的电学接触结构105电学接触,且位于第二管芯103的第二面(例如背面)上的第二管芯103的第二源极/漏极接触(例如,漏极接触)可以电学接触载体101的第二面(例如底面)101b。
说明性地,根据一个实施例,位于载体10的相对面101a、101b上的两个管芯102、103的背面漏极接触(例如垫或金属化)可以经由载体101的第一区域101'彼此电学连接,而两个管芯102、103中的一个管芯103的正面源极接触(例如垫或金属化)可以被经由与载体101的第一区域101'电学绝缘的载体101的第二区域101''延伸的电学接触结构105电学接触(在图2中未示出,例如见图15)。
根据一个实施例,载体101可以包括第三区域,该第三区域可以至少与载体101的第一区域101'电学绝缘(未示出,例如见图11)。
根据一个实施例,载体101的第三区域可以横向地临近(换句话说,靠近或接近)载体101的第一区域101'。例如,载体101的第三区域和第一区域101'之间的横向距离可以类似于载体101的第二区域101''和第一区域101'之间的横向距离206。
根据一个实施例,载体101的第三区域可以与载体101的第一区域101'电学绝缘且与载体101的至少一个其他区域、例如载体101的第二区域101''电学绝缘。根据一个实施例,载体的第三区域可以与载体101的剩余区域或部分(换句话说,与载体101的其余部分)电学绝缘。说明性地,根据一个实施例,载体101的第三区域可以配置成载体101的绝缘“岛”。
根据一个实施例,第二管芯103可以包括第三电学接触,该第三电学接触可以位于第二管芯103的第一面(例如正面)103a上(未示出,例如见图11)。
根据一个实施例,第二管芯103的第三电学接触可以配置成第二管芯103的栅极接触。
根据一个实施例,管芯装置200可以包括第二电学接触结构,该第二电学接触结构可以电学接触第二管芯103的第三电学接触(未示出,例如见图11)。第二电学接触结构可以包括或可以由与电学接触结构105类似的材料制成。
根据一个实施例,第二电学接触结构可以在载体101的第三区域中布置在载体101的第一面(例如顶面)101a之上且可以电学接触载体101的第三区域,且第二管芯103的第三电学接触(例如栅极接触)可以在载体101的第三区域中布置在载体101的第二面(例如底面)101b之上且可以电学接触载体101的第三区域(未示出,例如见图11)。说明性地,根据一个实施例,第二管芯103的第三电学接触(例如栅极接触)可以经由载体101的第三区域被第二电学接触结构电学接触。
根据另一实施例,第二电学接触结构可以包括在载体101的第三区域中布置在载体101的第一面(例如顶面)101a之上且与之电学接触的第一部分以及在载体101的第三区域中布置在载体101的第二面(例如底面)101b之上且与之电学接触的第二部分(在图2中未示出,例如见图15)。说明性地,根据一个实施例,第二电学接触结构的第一部分可以从一个面(例如上面)布置在载体101的第三区域之上,且第二电学接触结构的第二部分可以从相对面(例如下面)布置在载体101的第三区域之上。
说明性地,根据一个实施例,第二电学接触结构的第一部分和第二电学接触结构的第二部分可以经由载体101的第三区域彼此电学连接。换句话说,载体101的第三区域可以形成第二电学接触结构的中间部分。因而,根据一些实施例,管芯装置200可以配置成使得电流可以经由载体101的第三区域从第二电学接触结构的第一部分流向第二电学接触结构的第二部分(或反之亦然)。
根据一个实施例,第二电学接触结构的第二部分还可以与第二管芯103的第三电学接触(例如栅极接触)接触。
根据一个实施例,管芯装置200可以包括载体101中的第二开口,该第二开口从载体101的第一面(例如顶面)101a延伸到载体101的第二面(例如底面)101b(未示出,例如见图11)。第二开口可以位于载体101的第一区域101'和第三区域之间。第二开口可以包括侧壁(或多个侧壁),该侧壁(或多个侧壁)可以说明性地由载体101(例如,由载体101的第一区域101'和第三区域)形成。
例如,根据此处上面结合开口104描述的一个或更多实施例,第二开口还可以以与载体101中的开口104类似的方式配置和/或形成。
根据一个实施例,载体101的开口104和第二开口可以横向地布置在载体101的第一区域101'的相对侧(或端)。
根据一些实施例,载体101的第三区域可以借助于第二开口和/或布置在载体101的第一区域101'和第三区域之间的一个或更多电学绝缘层与载体101的第一区域101'(以及可能的附加区域)电学绝缘。
根据一个实施例,第二电学接触结构可以通过第二开口延伸且可以布置在第二管芯103的第三电学接触(例如栅极接触)之上且与之电学接触(未示出,例如见图12)。根据一个实施例,第二管芯103的第三电学接触(例如栅极接触)的至少一部分可以布置在第二开口下方。根据一个实施例,第二管芯103的第三电学接触(例如栅极接触)可以完全布置在第二开口下方(换句话说,直接在第二开口下方)。说明性地,第二管芯103的第三电学接触(例如栅极接触)可以被通过载体101中的第二开口延伸的第二电学接触结构电学接触。
根据一个实施例,第二开口可以与第一管芯102和第二管芯103其中至少一个横向地空间隔开。
根据一个实施例,第二开口可以横向地临近(换句话说,靠近或接近)第一管芯102和第二管芯103其中至少一个。
根据一个实施例,电学绝缘层可以至少布置在第二开口的侧壁(或多个侧壁)之上。
根据一个实施例,电学绝缘层可以至少布置在第二开口的侧壁(或多个侧壁)和位于第二开口中的第二电学接触结构的一部分之间。根据一个实施例,电学绝缘层可以将第二电学接触结构至少与载体101的第一区域101'电学绝缘。说明性地,根据一些实施例,第二开口的侧壁(或多个侧壁)可以覆盖有电学绝缘材料。
根据另一实施例,第二电学接触结构可以与第二开口的侧壁(或多个侧壁)空间隔开,使得可以在第二开口中在第二电学接触结构和侧壁(或多个侧壁)之间形成空隙(或多个空隙),该(多个)空隙用作第二电学接触结构的电学绝缘。
根据一个实施例,第二电学接触结构可以包括电学导电材料。例如,电学接触结构可以包括或可以由诸如铜(Cu)、铝(Al)、镍(Ni)、银(Ag)、锡(Sn)、金(Au)的一个或更多电学导电材料制成。根据其他实施例,第二电学接触结构可以包括或可以由其他电学导电材料制成。
根据一个实施例,第一管芯102和第二管芯103其中至少一个可以配置成功率管芯(或功率芯片)。例如,第一管芯102和第二管芯103其中至少一个可以包括至少一个功率电路,例如功率IC(集成电路)。根据一个实施例,(多个)功率电路例如可以包括一个或更多功率器件,例如功率晶体管。每个管芯102、103的(多个)功率电路或(多个)功率器件可以经由第一管芯102和第二管芯103的相应电学接触提供有电源和/或控制电势(例如,源极/漏极电势、栅极电势)。
根据一个实施例,第一管芯102可以配置成或可以包括低端器件,例如低端晶体管(说明性地,其源极接触可以耦合到低电源电势(例如VSS或接地电势)且其漏极接触可以耦合到中间节点的晶体管),且第二管芯103可以配置成或可以包括高端器件,例如高端晶体管(说明性地,其漏极接触可以耦合到高电源电势(例如VDD电势)且其源极接触可以耦合到中间节点的晶体管)。
根据一个实施例,管芯装置200可以包括第三管芯,该第三管芯例如可以布置在载体101的第一面(例如顶面)101a之上。根据一个实施例,第三管芯可以在载体101的第三区域中布置在载体101的第一面(例如顶面)101a之上。
根据一个实施例,第三管芯可以具有第一面和与第一面相对的第二面。根据一个实施例,第三管芯的第一面可以是第三管芯的正面且第三管芯的第二面可以是第三管芯的背面。
根据一个实施例,第三管芯可以以第三管芯的第二面(例如背面)面对载体101的第一面101a(例如顶面)的方式布置在载体101的第一面101a(例如顶面)之上。
根据一个实施例,第三管芯可以包括位于第三管芯的第一面(例如正面)上的至少一个电学接触(例如,垫或金属化)和/或位于第一管芯的第二面(例如背面)上的至少一个电学接触(例如,垫或金属化)。
根据一个实施例,第三管芯可以被第二电学接触结构电学接触。
根据一个实施例,第三管芯可以包括电学接触,该电学接触可以位于第三管芯的第一面(例如正面)上且可以被第二电学接触结构电学接触。根据一个实施例,位于第三管芯的第一面(例如正面)上的第三管芯的电学接触可以配置成提供电学电势(例如,电学控制电势,例如栅极控制电势)。
根据一个实施例,第三管芯的电学接触提供的电学电势(例如,电学控制电势,例如栅极控制电势)可以供应到第二管芯103的第三电学接触(例如栅极接触)。
根据一个实施例,第三管芯可以包括至少一个附加电学接触。根据一个实施例,第三管芯的至少一个附加电学接触其中至少一个可以配置成接收电学电势,例如电源电势。根据一个实施例,第三管芯的至少一个附加电学接触其中至少一个可以位于第三管芯的第一面(例如正面)上。
根据一个实施例,第三管芯配置为逻辑管芯(或逻辑芯片)。例如,第三管芯可以包括至少一个逻辑电路,例如,逻辑IC(集成电路)。根据一个实施例,(多个)逻辑电路例如可以包括一个或更多逻辑器件,例如逻辑晶体管。第三管芯的(多个)逻辑电路或(多个)逻辑器件可以经由第三管芯的相应电学接触提供有电学电势(例如,电源电势)。
根据一个实施例,第一管芯102可以包括至少一个附加电学接触,该至少一个附加电学接触可以位于第一管芯102的第一面(例如正面)102a上(未示出,例如见图11)。例如,根据一个实施例,第一管芯102的该至少一个附加电学接触可以包括附加源极/漏极接触(例如,根据一个实施例为源极接触)和/或栅极接触。
根据一个实施例,除了第二电学接触结构,附加电学接触结构可以通过第二开口延伸。在通过第二开口延伸的多个电学接触结构的情况下,各个电学接触结构可以借助于一个或更多电学绝缘层彼此电学绝缘和/或与第二开口的侧壁(或多个侧壁)电学绝缘。
在多个电学接触结构通过第二开口延伸的情况下,根据一个实施例,所有电学接触结构可以电学接触第二管芯103。例如,根据一个实施例,电学接触结构可以电学接触第二管芯103的各个(不同)电学接触。根据另一实施例,电学接触结构中的两个或更多(例如3个、4个或所有)可以电学接触第二管芯103的相同电学接触。
备选地,在多个电学接触结构通过第二开口延伸的情况下,电学接触结构其中至少一个可以电学接触不同于第二管芯103的管芯(或多个管芯)。根据一个实施例,其他管芯(或多个管芯)可以布置在载体101的第二面101b之上。根据一个实施例,该至少一个其他管芯可以在可以与载体101的第一区域101'电学绝缘的载体101的区域中布置在载体101的第二面101b之上。
根据一个实施例,管芯装置200的接触结构其中至少一个的电学导电材料可以包括或可以是诸如铜(Cu)、铝(Al)、镍(Ni)、银(Ag)、锡(Sn)、金(Au)的金属。根据其他实施例,管芯装置200的电学接触结构中的至少一个可以包括或可以由其他电学导电材料制成。
图3是说明根据一个实施例形成管芯装置的方法的图示300。
在302中,提供载体,该载体具有第一面和与第一面相对的第二面。该载体可以根据此处描述的一个或更多实施例进一步配置。
在304中,可以在载体中形成从载体的第一面延伸到载体的第二面的开口。根据一个实施例,可以使用以下工艺其中至少一个在载体中形成开口:蚀刻工艺、激光消融工艺、管芯切割工艺、打孔工艺。根据其他实施例,可以使用其他合适的工艺形成开口,例如,可以适于在载体(例如,金属载体,例如引线框架)中形成开口或孔的任意工艺。该开口可以根据此处描述的一个或更多实施例进一步配置。
在306中,可以在载体的第一面之上布置第一管芯,该第一管芯电学接触载体。该第一管芯可以根据此处描述的一个或更多实施例进一步配置。
在308中,可以在载体的第二面之上布置第二管芯,该第二管芯电学接触载体。该第二管芯可以根据此处描述的一个或更多实施例进一步配置。
在310中,可以形成电学接触结构,该电学接触结构通过载体中的开口延伸且电学接触第二管芯。该电学接触结构可以根据此处描述的一个或更多实施例进一步配置。
根据一个实施例,可以在第一管芯和/或第二管芯布置在载体之上之前在载体中形成开口。根据其他实施例,可以在第一管芯和/或第二管芯布置在载体之上之后在载体中形成开口。
管芯装置300可以根据此处描述的一个或更多实施例进一步配置。
图4是说明根据一个实施例形成管芯装置的方法的图示400。
在402中,可以提供载体,该载体具有第一面和与第一面相对的第二面。该载体可以根据此处描述的一个或更多实施例进一步配置。
在404中,可以在载体的第一区域中在载体的第一面之上布置第一管芯,该第一管芯电学接触载体的第一区域。该第一管芯可以根据此处描述的一个或更多实施例进一步配置。
在406中,可以在载体的第一区域中在载体的第二面之上布置第二管芯,该第二管芯电学接触载体的第一区域。该第二管芯可以根据此处描述的一个或更多实施例进一步配置。
在408中,可以形成电学接触结构,该电学接触结构经由与载体的第一区域电学绝缘的载体的第二区域从载体的第一面延伸到载体的第二面,该电学接触结构电学接触第二管芯。该电学接触结构可以根据此处描述的一个或更多实施例进一步配置。
管芯装置400可以根据此处描述的一个或更多实施例进一步配置。
图5示出根据一个实施例的管芯装置500的示意性剖面图。
管芯500可以包括具有第一面101a和与第一面101a相对的第二面101b的载体101。载体101可以包括从载体101的第一面101a延伸到载体101的第二面101b的开口104。管芯装置500还可以包括布置在载体101的第一面101a之上且电学接触载体101的第一管芯102。管芯装置500还可以包括布置在载体101的第二面102a之上且电学接触载体101的第二管芯103。管芯装置500还可以包括通过载体101中的开口104延伸且电学接触第二管芯103的电学接触结构105。
载体101可以包括第一区域101'和第二区域101''。如图所示,可以在载体101的第一区域101'和第二区域101''之间形成开口104。如图所示,载体101的第一区域101'可以对应于载体101的如下区域:该区域上可以布置第一管芯102和第二管芯103其中至少一部分。第一区域101'可以对应于载体101的如下区域:如下面将要描述的,该区域可以被位于第一管芯102的第二面102b上的第一管芯102的电学接触508电学接触。再者,载体101的第一区域101'可以对应于载体101的如下区域:如下面将要描述的,该区域可以被位于第二管芯103的第一面103a上的第二管芯103的第一电学接触509电学接触。载体101的第二区域101''可以与载体101的第一区域101'电学绝缘。
载体101还可以包括第三区域101'''以及位于第一区域101'和第三区域101'''之间的第二开口504。第三区域101'''可以至少借助于第二开口504与第一区域101'电学绝缘。
载体101例如可以是金属载体,例如是薄金属条。根据一个实施例,载体101可以配置成引线框架,例如铜引线框架。
如图所示,载体101的第一面101a可以是载体101的顶面且载体101的第二面101b可以是载体101的底面。
如图所示,第一管芯102和第二管芯103可以经由载体101的第一区域101'彼此电学连接。因而,管芯装置500可以配置成使得电流可以经由第一载体101的第一区域101'从第一管芯102流向第二管芯103(或反之亦然)。
如图所示,开口104可以将第一管芯103和第二管芯103横向空间隔开。
根据一个实施例,开口104可以横向地临近(换句话说,靠近或接近)第一管芯102和第二管芯103。例如,根据一个实施例,开口104和第一管芯102之间的横向距离506a以及开口104和第二管芯103之间的横向距离506b其中至少一个可以处于约10μm至约400μm的范围内,例如根据一个实施例处于约10μm至约50μm的范围内,或例如根据另一实施例处于约100μm至约250μm的范围内或例如根据另一实施例处于约250μm至约400μm的范围内。
根据一个实施例,如图所示,开口104和第一管芯102之间的横向距离506a可以小于开口104和第二管芯103之间的横向距离506b。根据一个实施例,开口104和第二管芯103之间的横向距离506b可以小于开口104和第一管芯102之间的横向距离506a。根据又一实施例,横向距离506a和506b可以相同。
电学接触结构105可以借助于电学绝缘层507与载体101电学绝缘。根据一个实施例,如将在下面进一步描述,电学绝缘层507可以借助于层叠工艺形成或沉积,换句话说,借助于在载体101上且在布置在载体101之上的第一和第二管芯102、103上层叠电学绝缘材料形成或沉积。根据其他实施例,电学绝缘层507可以使用其他合适的工艺形成或沉积,例如,诸如层叠工艺、铸模封装工艺和/或聚酰亚胺/聚合物涂敷工艺的其他合适的沉积工艺。
如图所示,开口104可以包括多个侧壁104a,该侧壁104a可以说明性地由载体(例如,由载体101的第一区域101'和第二区域101'')形成。
如图所示,电学绝缘层507可以布置在开口104的多个侧壁104a和电学接触结构105之间,由此将电学接触结构105与载体101电学绝缘。
开口104的横向剖面可以具有任意形状,例如根据一些实施例为圆形、椭圆形、矩形、方形或多边形,且根据其他实施例是任意其他形状。
根据一个实施例,开口104的横向剖面可以具有约20μm至约400μm的范围内、例如根据一个实施例为约20μm至约100 μm的范围内或例如根据另一实施例为约150 μm至约40μm范围内的直径(在图5中通过双箭头116指示)。
电学接触结构105可以包括或可以由例如金属的电学导电材料制成。根据一个实施例,电学接触结构105可以包括或可以由铜(Cu)制成。根据其他实施例,电学接触结构105可以包括或可以由其他材料制成。
如图所示,电学接触结构105的电学导电材料填充开口104,电学接触结构105借助于布置在电学接触结构105的电学导电材料和开口104的多个侧壁104a之间的电学绝缘层507与多个侧壁104a电学绝缘。
第一管芯102和第二管芯103均可以具有第一面102a、103a和与第一面102a、103a相对的第二面102b、103b。如图所示,第一管芯102的第一面102a可以是第一管芯102的正面且第一管芯102的第二面102b可以是第一管芯102的背面。同样,第二管芯103的第一面103a可以是第二管芯103的正面且第二管芯103的第二面103b可以是第二管芯103的背面。
如图所示,第一管芯102可以以第一管芯102的第二面102b(背面)面对载体101的第一面101a(顶面)的方式布置在载体101的第一面101a(顶面)之上,且第二管芯103可以以第二管芯103的第一面103a(正面)面对载体101的第二面101b(底面)的方式布置在载体10的第二面101b(底面)之上。
如图所示,第一管芯102可以包括可以位于第一管芯102的第二面102b(背面)上的电学接触508且第二管芯103可以包括可以位于第二管芯103的第一面103a(正面)上的第一电学接触509以及以位于第二管芯103的第二面103b(背面)上的第二电学接触510。
如图所示,第一管芯102可以以第一管芯102的第二面102b(背面)上的第一管芯102的电学接触电学接触载体101的第一区域101'的方式布置在载体101的第一面101a(顶面)之上,且第二管芯103可以以位于第二管芯103的第一面103a(正面)上的第二管芯103的第一电学接触509电学接触载体101的第一区域101'且位于第二管芯103的第二面103b(背面)上的第二管芯103的第二电学接触510被电学接触结构105电学接触的方式布置在载体101的第二面101b(底面)之上。
说明性地,位于第一管芯102的背面102b上的第一管芯102的电学接触508可以经由载体101的第一区域101'与位于第二管芯103的正面103a上的第二管芯103的第一电学接触509电学接触,载体101的第一区域101'布置在他们中间。换句话说,第一管芯102的背面102b上的电学接触508和第二管芯103的正面103a上的第一电学接触509可以经由载体101彼此电学连接,而位于第二管芯103的背面103b上的第二管芯103的第二电学接触510可以被通过载体101中的开口104延伸的电学接触结构105连接。
如图所示,根据一个实施例,可以在第一管芯102的电学接触508和载体101的第一区域101'之间布置电学导电层511。电学导电层511可以用于附着第一管芯102到载体101。电学导电层511例如可以包括或可以由电学导电粘合材料(例如电学导电胶材料)制成。根据其他实施例,第一管芯102可以使用其他合适的方法(例如借助于焊接)附着到载体101。
根据一个实施例,如图所示,第二电学导电层512可以布置在第二管芯103的第一电学接触509和载体101的第一区域101'之间。第二电学导电层512可以用于附着第二管芯103到载体101。第二电学导电层512例如可以包括或可以由电学导电粘合材料(例如电学导电胶材料)制成。根据其他实施例,第二管芯103可以使用其他合适的方法(例如借助于焊接)附着到载体101。
位于第一管芯102的第二面102b(背面)的第一管芯102的电学接触508可以配置为第一管芯102的源极/漏极接触(例如为漏极接触),位于第二管芯103的第一面103a(正面)上的第二管芯103的第一电学接触509可以配置成第二管芯103的第一源极/漏极接触(例如,源极接触),且位于第二管芯103的第二面103b(背面)上的第二管芯103的第二电学接触510可以配置成第二管芯103的第二源极/漏极接触(例如漏极接触)。
说明性地,第一管芯102的源极/漏极接触(例如漏极接触)508可以电学接触载体101的第一面101a(顶面),而第二管芯103的第一源极/漏极接触(例如源极接触)509可以电学接触载体101的第二面101b(底面),且第二管芯103的第二源极/漏极接触(例如,漏极接触)510可以被电学接触结构105电学接触。
如图所示,第二管芯103还可以包括位于第二管芯103的第一面103a(正面)上的第三电学接触513。
第二管芯103的第三电学接触513可以配置成第二管芯103的栅极接触。
位于第二管芯103的第一面103a(正面)上的第二管芯103的第三电学接触(例如栅极接触)513可以电学接触与载体101的第一区域101'电学绝缘的载体101的第三区域101'''。如图所示,载体101的第一区域101'例如可以借助于使用电学绝缘层507填充的载体101中的第二开口504与载体101的第三区域101'''电学绝缘。说明性地,载体101的第三区域101'''可以是载体101的绝缘“岛”。如图所示,第三电学接触(例如,栅极接触)513可以在载体101的第三区域101'''中接触载体101的第二面101b(底面)。
根据一个实施例,第三电学导电层514可以布置在第二管芯103的第三电学接触(例如栅极接触)513和载体101的第三区域101'''之间。电学导电层514可以用于附着第二管芯103的第三电学接触(例如栅极接触)513到载体101的第三区域101'''。电学导电层514例如可以包括或可以由电学导电粘合材料(例如,电学导电胶材料)制成。根据其他实施例,第二管芯103的第三电学接触(例如栅极接触513)可以使用其他合适的方法(例如借助于焊接)附着到载体101的第三区域101'''。
如图所示,第一管芯102可以包括第二电学接触516,该第二电学接触516可以位于第一管芯102的第一面102a(顶面)上。第一管芯102的第二电学接触516可以配置成第一管芯102的附加源极/漏极接触(例如源极接触)。
如图所示,第一管芯102可以包括第三电学接触517,该第三电学接触517可以位于第一管芯102的第一面102a(顶面)上。第一管芯102的第三电学接触517可以配置成第一管芯102的栅极接触。
如图所示,管芯装置500还可以包括第二电学接触结构505,该第二电学接触结构505可以布置在载体101的第三区域101'''上且与之电学接触。说明性地,如图所示,第二管芯103的第三电学接触(例如栅极接触)513可以经由载体101中的第三区域101'''被第二电学接触结构505电学接触。
管芯装置500还可以包括第三电学接触结构518,该第三电学接触结构518可以布置在第一管芯102的第二电学接触(例如源极接触)516之上且与之电学接触。第三电学接触结构518可以包括或可以由与电学接触结构105和/或第二电学接触结构505类似的材料制成。
管芯装置500还可以包括第四电学接触结构519,该第四电学接触结构519可以布置在第一管芯102的第三电学接触(例如栅极接触)517之上且与之电学接触。第四电学接触结构519可以包括或可以由与电学接触结构105和/或第二电学接触结构505和/或第三电学接触结构518类似的材料制成。
电学接触结构105、505、518、519例如可以借助于电学绝缘层507彼此和/或与其他电学接触结构电学绝缘。
第一管芯102和第二管芯103其中至少一个可以配置成功率管芯或功率芯片,且可以包括至少一个功率电路,例如功率IC(集成电路)。根据一个实施例,(多个)功率电路例如可以包括一个或更多功率器件,例如功率晶体管。每个管芯102、103的(多个)功率电路或多个功率器件可以经由第一管芯102和第二管芯103的相应电学接触提供有电源和/或控制电势(例如,源极/漏极电势、栅极电势)。例如,根据一个实施例,漏极电势(例如VDD)可以经由电学接触结构105供应到第二管芯103的漏极接触510,源极电势(例如VSS)可以经由第三电学接触结构518供应到第一管芯102的源极接触516,第一栅极电势可以经由第四电学接触结构519供应到第一管芯102的栅极接触517,且第二栅极电势可以经由第二电学接触结构505和载体101的第三区域101'''供应到第二管芯103的栅极接触513。
说明性地,根据一个实施例,第一管芯102和第二管芯103可以对应于低端器件和高端器件的串联连接。
6A至6D示出用于说明根据一个实施例形成图5的管芯装置的方法中的不同工艺阶段的示意性剖面图。与图5中具有相同参考标号的部件或元件与图5相同,且为简洁起见不再做重复描述;上面结合图5描述的那些部件或元件的特定实施例也应用在此且对上面的描述做出引用。
图6A以第一剖面图620示出提供载体101。 根据一个实施例,载体101可以配置成金属条(例如,根据一个实施例为引线框架,例如在一个实施例中为铜引线框架)。
可以在载体101中形成从载体101的顶面101a延伸到载体101的底面101b的开口104。可以使用以下工艺其中至少一个在载体101中形成开口104:蚀刻工艺、激光消融工艺、管芯切割工艺、打孔工艺。根据其他实施例,可以使用其他合适的工艺形成开口104。开口包括由载体101形成的多个侧壁104a。
可以在载体101中形成从载体101的顶面101a延伸到载体101的底面101b的第二开口504。
如图所示,载体101包括通过开口104和第二开口504彼此分离的第一、第二和第三区域101'、101''和101'''。
第一管芯102可以以位于第一管芯102的背面102b上的源极/漏极接触(例如漏极接触)508电学接触载体101的第一区域101'的方式布置在载体101的顶面101a之上。第一管芯102可以借助于布置在漏极接触508和载体101的第一区域101'之间的电学导电和粘合层511(例如电学导电胶层)附着到载体101。根据其他实施例,第一管芯102可以使用其他合适的方法(例如借助于焊接工艺)附着到载体101。
第二管芯103可以以位于第二管芯103的正面103a上的第二管芯103的第一源极/漏极接触(例如源极接触)509电学接触载体101的第一区域101'且还位于第二管芯103的正面103a上的栅极接触513电学接触载体101的第三区域101'''的方式布置在载体101的底面101b之上。第二管芯103可以分别借助于布置在第二管芯103的第一源极/漏极接触(例如源极接触)509和载体101的第一区域101'之间以及第二管芯103的栅极接触513和载体101的第三区域101'''之间的第二和第三电学导电和粘合层512和514(例如电学导电胶层)附着到载体101。根据其他实施例,第二管芯103可以使用其他合适的方法(例如借助于焊接工艺)附着到载体101。
根据所示的实施例,第一管芯102和第二管芯103可以以开口104和第一管芯102之间的横向距离506a小于开口104和第二管芯103之间的横向距离506b的方式布置。根据另一实施例,横向距离506a和506b可以相同。根据一个实施例,开口104和第二管芯103之间的横向距离506b可以小于开口104和第一管芯102之间的横向距离506a。
根据一个实施例,第一管芯102和第二管芯103均可以包括半导体电路,例如集成电路,例如包括一个或更多功率器件、例如功率晶体管的功率电路。根据一个实施例,第一管芯102和第二管芯103可以对应于可以经由载体101的第一区域101'彼此串联耦合的低端器件和高度器件。
说明性地,图6A示出连接到载体101(例如,金属条,例如引线框架)的两个相对面(顶面101a和底面101b)的两个半导体电路(即,第一管芯102和第二管芯103),该载体101具有通过载体101从顶面101a延伸到载体101的底面101b的至少一个开口(孔)104。
图6B以第二剖面图640示出电学绝缘层507可以布置在载体101、第一管芯102和第二管芯103之上。如图所示,电学绝缘层507可以形成为使得它覆盖载体101和布置在载体101之上的第一和第二管芯102、103。再者,电学绝缘层507可以形成为使得它填充载体101中的开口104和附加开口504(以及可能的其他开口)。
根据一个实施例,电学绝缘层507可以借助于层叠工艺形成。换句话说,电学绝缘层可以层叠到载体101的两个面(即顶面101a和底面101b)。例如,根据一个实施例,树脂涂敷的金属箔(例如在一个实施例中为树脂涂敷的铜(RCC)箔)可以作为电学绝缘层507层叠到载体101以及第一和第二管芯102、103上。根据其他实施例,电学绝缘层507可以包括或可以由其他合适的材料制成。
根据其他实施例,电学绝缘层507可以借助于其他合适的工艺(例如其他合适的沉积工艺)形成。
图6C以第三剖面图660示出在电学绝缘层507中形成接触孔(通孔)621a、621b、621c、621d、621e。通孔621a、621b、621c、621d、621e用于容纳电学接触结构,该电学接触结构用于电学接触位于第一管芯102的正面102a上的第一管芯102的第二电学接触(例如源极接触)516和第三电学接触(例如栅极接触)517以及位于第二管芯103的背面103b上的第二管芯103的第二电学接触(例如漏极接触)510和位于第二管芯103的正面103a上的第二管芯103的第三电学接触(例如栅极接触)513。
尤其是,第一通孔621a在电学绝缘层507中形成,其通过整个电学绝缘层507从装置的顶面延伸到装置的底面(仅示出一个第一通孔621a作为示例,根据其他实施例,可以形成多于一个的第一通孔621a)。尤其是,第一通孔621a通过载体101中的开口104延伸。如图所示,第一通孔621a可以以电学绝缘层507的电学绝缘材料保留在开口104的多个侧壁104a上的方式形成。说明性地,第一通孔621a可以实现通过电学绝缘层507的电学直通接触或直通连接。
另外,第二通孔621b在电学绝缘层507中形成,其从装置的底面延伸到第二管芯103的第二电学接触(例如漏极接触)510(示出5个第二通孔621b作为示例,根据其他实施例,可以形成不同数目的第二通孔621b(例如1个、2个、3个、4个...通孔621b))。说明性地,第二通孔621b可以实现电学接触第二管芯103的第二电学接触(例如漏极接触)510。
另外,第三通孔621c在电学绝缘层507中形成,其从装置的顶面延伸到载体101的第三区域101'''(仅示出一个第三通孔621c作为示例,根据其他实施例,可以形成多于一个的第三通孔621c)。说明性地,第三通孔621c可以实现经由载体101的第三区域101'''电学接触第二管芯103的第三电学接触(例如栅极接触)513。
另外,第四通孔621d在电学绝缘层507中形成,其从装置的顶面延伸到第一管芯102的第二电学接触(例如源极接触)516(仅示出一个第四通孔621d作为示例,根据其他实施例,可以形成多于一个的第四通孔621d)。说明性地,第四通孔621d可以实现电学接触第一管芯102的第二电学接触(例如漏极接触)516。
另外,第五通孔621e在电学绝缘层507中形成,其从装置的顶面延伸到第一管芯102的栅极接触517(仅示出一个第五通孔621e作为示例,根据其他实施例,可以形成多于一个的第五通孔621e)。说明性地,第五通孔621e可以实现电学接触第一管芯102的第三电学接触(例如栅极接触)517。
可以通过从电学绝缘层507去除材料形成通孔621a、621b、621c、621d、621e。根据一个实施例,材料的去除可以借助于蚀刻工艺实现。根据其他实施例,其他合适的工艺可以用于去除电学绝缘层507的材料,根据一些实施例例如为激光消融工艺、湿法化学或等离子体蚀刻工艺或钻孔工艺。
图6D以第四剖面图680示出:布置电学导电材料622,由此使用电学导电材料622填充通孔621a、621b、621c、621d、621e且形成电学接触第二管芯103的第二电学接触(例如漏极接触)510的电学接触结构105,以及分别电学接触第二管芯103的第三电学接触(例如栅极接触)513、第一管芯102的第二电学接触(例如源极接触)518和第一管芯102的第三电学接触(例如栅极接触)519的第二、第三和第四电学接触结构505、518、519。
根据一个实施例,电学导电材料622可以是铜(Cu)。根据其他实施例,电学导电材料622可以包括或可以是其他材料。
电学导电材料622可以使用合适的沉积工艺沉积,根据一些实施例,合适的沉积工艺例如是等离子体或流电沉积工艺或层叠工艺。
图6D中示出的结构对应于图5中示出的管芯装置500。说明性地,根据一个实施例,位于第二管芯103的背面103b上的第二管芯103的漏极接触510可以被通过载体101中的开口104延伸的电学接触结构105电学接触,且位于第二管芯103的正面103a上的第二管芯103的栅极接触513可以经由载体101的第三区域101'''被第二电学接触结构505电学接触。
图7示出根据一个实施例的管芯装置700的示意性剖面图。
管芯装置700与结合图5示出和描述的管芯装置500一定程度地类似;与图5中使用相同参考标号的部件或元件与图5相同且为简洁起见此处不再详细重复描述;对上述描述做出引用。在下文中,重点放在管芯装置500和700之间的差异上。
管芯装置700与图5的管芯装置500的不同之处在于第二管芯103的第三电学接触(例如栅极接触)513直接位于载体101中的第二开口504下方且第二电学接触结构505通过第二开口504延伸且接触第二管芯103的第三电学接触(例如,栅极接触513)。如图所示,第三电学接触513可以完全位于开口504下方。换句话说,第二开口504的横向剖面可以涵盖或覆盖第三电学接触513的横向剖面。根据一个实施例,第三电学接触513可以仅部分地位于第二开口504下方。说明性地,第二电学接触结构505可以布置在第二管芯103的第三电学接触(例如栅极接触)513上,而在其间没有载体101的第三区域101'''(不像图5中的管芯装置500)。第二电学接触结构505可以借助于布置在第二电学接触结构505和第二开口504的多个侧壁504a之间的电学绝缘层507与第二开口504的多个侧壁504a电学绝缘。
图8A至8D示出用于说明在根据一个实施例形成图7的管芯装置的方法中的不同工艺阶段的示意性剖面图。与图7中具有相同参考标号的部件或元件与图7相同,且为简洁起见不再做重复描述;上面结合图7描述的那些部件或元件的特定实施例也适用于此且对上面的描述做出引用。另外,结合图8A至8D说明的各个工艺阶段一定程度地类似于结合图6A 至6D描述的内容。因此,再次为了简洁起见,还对图6A至6D的描述做出引用。
图8A以第一剖面图820示出:以结合图6A描述的类似方式,提供载体101,在载体101中形成开口104和第二开口504,以及在载体101的相对面(顶面101a和底面101b)之上布置第一管芯102和第二管芯103。
与结合图6A描述的实施例相对照,此处,第二管芯103以第三电学接触(例如栅极接触)513直接布置在第二开口504下方的方式布置在载体101的底面101b之上。
说明性地,图8A示出接触载体101(例如,金属条,例如引线框架)的相对面(顶面101a和底面101b)的两个半导体管芯(即第一管芯102和第二管芯103),该载体101具有通过载体101从载体101的顶面101a延伸到载体101的底面101b的开口(或孔)104、504,其中第二管芯103(下管芯)以第二管芯103的第三电学接触(例如栅极接触)513直接位于载体101的开口504下方的方式接触载体101。
图8B以第二剖面图804示出电学绝缘层507布置在载体101、第二管芯102和第三管芯103之上。电学绝缘层507可以以与结合图6B描述的类似方式形成,例如,借助于层叠工艺,例如根据一个实施例通过树脂涂敷的金属箔(例如树脂涂敷的铜(RCC)箔)的层叠。根据其他实施例,电学导电材料507可以包括其他材料和/或可以不同地形成。
图8C以第三剖面图860示出接触孔(通孔)621a、621b、621c、621d、621e在电学绝缘层507中形成。第一通孔621a、第二通孔621b、第三通孔621c、第四通孔621d和第五通孔621e可以以与结合图6C描述的类似方式形成。与结合图6C描述的实施例相对照,第三通孔621c以它通过第二开口504从装置的顶面延伸到第二管芯103的第三电学接触(例如栅极接触)513使得第二管芯103的第三电学接触(例如栅极接触)513露出的方式形成。第三通孔621c可以以电学绝缘层507的电学绝缘材料保留在第二开口504的多个侧壁504a上的方式形成。
图8D以第四剖面图880示出:布置电学导电材料622,由此使用电学导电材料622填充通孔621a、621b、621c、621d、621e且形成电学接触第二管芯103的第二电学接触(例如漏极接触)510的电学接触结构105以及分别电学接触第二管芯103的第三电学接触(例如栅极接触)513、第一管芯102的第二电学接触(例如源极接触)516和第一管芯102的第三电学接触(例如栅极接触)517的第二、第三和第四电学接触结构505、518、519。沉积电学导电材料622可以以与上面结合图6D描述的类似方式实现。
图8D中示出的结构对应于图7中示出的管芯装置700。说明性地,根据一个实施例,第二管芯103的漏极接触510可以被通过载体101中的开口104延伸的电学接触结构105电学接触,且第二管芯103的栅极接触513可以被通过载体101中的第二开口504延伸的第二电学接触结构505电学接触。
图9示出根据一个实施例的管芯装置900的示意性剖面图。
管芯装置900与结合图7示出和描述的管芯装置700一定程度地类似;与图7中使用相同参考标号的部件或元件与图7相同且为简洁起见此处不再详细重复描述;对上述描述做出引用。在下文中,重点放在管芯装置700和900之间的差异上。
管芯装置900与图7的管芯装置700的不同之处在于,管芯装置900附加地包括布置在载体101的第一面101a(顶面)之上的第三管芯923。
如图所示,第三管芯923可以在载体101的第三区域101'''中布置在载体101的顶面101a之上,该载体101的第三区域101'''可以与载体101的第一区域101'电学绝缘,在该载体的第一区域101'上布置第一管芯102和第二管芯103。
根据所示的实施例,第三管芯923包括第一面923a和与第一面923a相对的第二面923b。根据所示的实施例,第三管芯923的第一面923a是第三管芯923的正面且第三管芯923的第二面923b是第三管芯923的背面。
根据所示的实施例,第三管芯923可以以第三管芯923的背面923b面对载体101的顶面101a的方式布置在载体101的顶面101a之上。
根据所示的实施例,第三管芯923包括电学接触924。
根据所示的实施例,第三管芯923的电学接触924可以位于第三管芯923的正面923a上。
根据所示的实施例,通过第二开口504延伸且电学地接触第二管芯103的第三电学接触(例如栅极接触)513的第二电学接触结构505也可以电学接触第三管芯923的电学接触924。
根据所示的实施例,第三管芯923的电学接触924可以配置成使得电学控制电势(例如栅极控制电势)可以经由电学接触924提供。说明性地,根据一个实施例,栅极控制电势可以由第三管芯923提供且可以经由第三管芯923的电学接触924和电学连接第二管芯103的第三电学接触(例如栅极接触)513和第三管芯923的电学接触924的附加电学接触结构505供应到第二管芯103的第三电学接触(例如栅极接触)513。
根据所示的实施例,第三管芯923包括第二电学接触925和第三电学接触926。根据其他实施例,第三管芯923可以包括附加电学接触。
根据所示的实施例,第三管芯923的第二电学接触925和第三电学接触926可以位于第三管芯923的正面923a上。
根据一个实施例,如图所示,管芯装置900可以包括布置在第三管芯923的第二电学接触925之上且与之接触的第五电学接触结构927以及可以布置在第三管芯923的第三电学接触926之上且与之接触的第六电学接触结构928。根据其他实施例,管芯装置900可以包括可以布置在第三管芯923的附加电学接触之上且与之电学接触的附加电学接触结构。
根据一个实施例,第一管芯102和第二管芯103其中至少一个可以配置成例如包括至少一个功率电路、例如功率IC(集成电路)的功率管芯。根据一个实施例,每个功率电路例如可以包括一个或更多功率器件,例如功率晶体管。每个管芯102、103的(多个)功率电路或多个功率器件可以经由第一管芯102和第二管芯103的相应电学接触提供有电源和/或控制电势(例如,源极/漏极电势、栅极电势)。
根据一些实施例,第一管芯102和第二管芯103的功率电路或多个功率电路可以经由载体101(说明性地,根据所示的实施例经由载体101的第一区域101')彼此连接,且根据一个实施例还可以例如借助于电学接触结构105与外围连接。
根据一个实施例,第一管芯102可以配置成低端器件,例如低端晶体管(换句话说,其源极接触(第一管芯102的源极接触516)可以耦合到低电源电势(例如VSS或接地电势)且其漏极接触(第一管芯102的漏极接触508)可以耦合到中间节点(说明性地,根据所示的实施例,载体101的第一区域101'可以表示中间节点)的晶体管)且第二管芯103可以配置为高端器件,例如高端晶体管(换句话说,其漏极接触(第二管芯103的漏极接触510)可以耦合到高电源电势(例如VDD电势)且其源极接触(第二管芯103的源极接触509)可以耦合到中间节点(即,载体101的第一区域101')的晶体管)。
根据一个实施例,第三管芯923可以配置成例如包括至少一个逻辑电路、例如逻辑IC(集成电路)的逻辑管芯。根据一个实施例,逻辑电路例如可以包括一个或更多逻辑器件,例如逻辑晶体管。第三管芯923的(多个)逻辑电路或多个逻辑器件例如可以经由第三管芯923的第二电学接触925和第三电学接触926提供有电源电势。根据一个实施例,第三管芯923的(多个)逻辑电路可以配置成在耦合到第二管芯103的第三电学接触(栅极接触)513的第三管芯923的电学接触924处提供用于第二管芯103的栅极控制电势。
根据一个实施例,如图所示,第三管芯923可以包括位于第三管芯923的背面923b上的第四电学接触929。根据其他实施例,第三管芯923可以包括位于其背面923b上的附加电学接触。根据其他实施例,位于第三管芯923的背面923b上的第四电学接触929(以及可能的附加电学接触)可以省略。
根据一个实施例,第三管芯923可以借助于布置在载体101和第三管芯923之间(例如,载体101和第四电学接触929(如存在)之间)的粘合层930附着到载体101(例如,根据所示的实施例附着到载体101的第三区域101''')。根据一个实施例,粘合层930可以是电学导电粘合层。备选地,粘合层903可以是电学绝缘的。根据其他实施例,第三管芯923可以借助于其他合适的方法(例如借助于焊接)附着到载体101。
图10示出根据一个实施例的管芯装置1000的示意性剖面图。
管芯装置1000与结合图7示出和描述的管芯装置700一定程度地类似;与图7中使用相同参考标号的部件或元件与图7相同且为简洁起见此处不再详细重复描述;对上述描述做出引用。在下文中,重点放在管芯装置700和1000之间的差异上。
管芯装置1000与图7的管芯装置700的不同之处在于,管芯装置1000附加地包括在载体101的第三区域101'''中布置在载体101的顶面101a之上的第三管芯1023、在载体101的第三区域101'''中布置在载体101的底面101b之上的第四管芯1034以及通过第二开口504延伸且电学接触第四管芯1034的第五电学接触结构1055。
根据所示的实施例,第三管芯1023和第四管芯1034均具有第一面1002a、1003a和与第一面1002a、1003a相对的第二面1002b、1003b。根据所示的实施例,第一面1002a、1003a是相应管芯1023、1034的正面且第二面1002b、1003b是相应管芯1023、1034的背面。即,第三管芯1023的第一面1002a是第三管芯1023的正面且第三管芯1023的第二面1002b是第三管芯1023的背面。同样,第四管芯1034的第一面1003a是第四管芯1034的正面且第四管芯1034的第二面1003b是第四管芯1034的背面。
根据所示的实施例,第三管芯1023以第三管芯1023的第二面1002b(背面)面对载体101的第一面101a(顶面)的方式布置在载体101的第一面101a(顶面)之上,且第四管芯1034以第四管芯1034的第一面1003a(正面)面对载体101的第二面101b(底面)的方式布置在载体10的第二面(底面)101b之上。
根据所示的实施例,第三管芯1023包括位于第三管芯1023的第二面1002b(背面)上的电学接触1008,且第四管芯1034包括位于第四管芯1034的第一面1003a(正面)上的第一电学接触1009、位于第四管芯1034的第二面1003b(背面)上的第二电学接触1010以及位于第四管芯1034的第一面1003a(正面)上的第三电学接触1013。
第三管芯1023以位于第三管芯1023的第二面1002b(背面)上的第三管芯1023的电学接触1008电学接触载体101的第三区域101'''的方式布置在载体101的第一面101a(顶面)之上,且第四管芯1034以位于第四管芯1034的第一面1003a(正面)上的第四管芯1034的第一电学接触1009电学接触载体101的第三区域101'''且位于第四管芯1034的第一面1003a(正面)上的第四管芯1034的第三电学接触1013被第五电学接触结构1055电学接触的方式布置在载体101的第二面101b(底面)之上。
根据所示的实施例,电学导电层1011布置在第三管芯1023的电学接触1008和载体101的第三区域101'''之间。电学导电层1011可以用于附着第三管芯1023到载体101。电学导电层1011例如可以包括或可以由电学导电粘合材料(例如电学导电胶材料)制成。根据其他实施例,第三管芯1023可以使用其他合适的方法(例如借助于焊接)附着到载体101。
类似地,根据所示的实施例,电学导电层1012布置在第四管芯1034的第一电学接触1009和载体101的第三区域101'''之间。电学导电层1012可以用于附着第四管芯1034到载体101。电学导电层1012例如可以包括或可以由电学导电粘合材料(例如电学导电胶材料)制成。根据其他实施例,第四管芯1034可以使用其他合适的方法(例如借助于焊接)附着到载体101。
说明性地,位于第三管芯1023的背面1023b上的第三管芯1023的电学接触1008可以经由载体101的第三区域101'''与位于第四管芯1034的正面1003a上的第四管芯1034的第一电学接触1009电学连接,载体101的第三区域101'''布置在它们中间。换句话说,第三管芯1023其背面1002b上的电学接触1008和第四管芯1034其正面1003a上的第一电学接触1009可以经由载体101彼此电学连接,而位于第四管芯1034的正面1003a上的第四管芯1034的第三电学接触1013可以被通过载体101中的第二开口504延伸的第五电学接触结构1055电学接触。
根据所示的实施例,位于第三管芯1023的第二面102b(背面)上的第三管芯1023的电学接触1008可以是第三管芯1023的漏极接触,位于第四管芯1034的第一面1003a(正面)上的第四管芯1034的第一电学接触1009可以是第四管芯1034的源极接触,位于第四管芯1034的第二面1003b(背面)上的第四管芯1034的第二电学接触1010可以是第四管芯1034的漏极接触,且位于第四管芯1034的第一面1003a(正面)上的第四管芯1034的第三电学接触1013可以是第四管芯的栅极接触。
说明性地,第三管芯1023的漏极接触1008可以电学接触第三区域101'''中的载体101的第一面101a(顶面),而第四管芯1034的源极接触1009可以电学接触载体101的第二面101b(底面),且第四管芯1034的栅极接触1013可以被通过载体101中的第二开口504延伸的第五电学接触结构1055电学接触。
根据所示的实施例,位于第四管芯1034的第二面1003b(背面)上的第四管芯1034的第二电学接触1010可以被第六电学接触结构1005电学接触。根据一个实施例,例如,以与通过开口104延伸的电学接触结构105类似的方式,第六电学接触结构1005可以通过载体101中的第三开口(未示出)延伸到装置的顶面。根据一个实施例,第三开口例如可以临近(接近)第三管芯1023和/或第四管芯1034且可以以与开口104类似的方式配置。
根据所示的实施例,第四管芯1034的第三电学接触1013可以是第四管芯1034的栅极接触。
根据所示的实施例,第三管芯1023可以包括可以位于第三管芯1023的第一面1002a(顶面)上的第二电学接触1016。根据所示的实施例,第三管芯1023的第二电学接触1016可以是第三管芯1023的源极接触。
根据所示的实施例,第三管芯1023可以包括可以位于第三管芯1023的第一面1002a(顶面)上的第三电学接触1017。根据所示的实施例,第三管芯1023的第三电学接触1017可以是第三管芯1023的栅极接触。
根据所示的实施例,管芯装置1000还可以包括可以布置在第三管芯1023的第二电学接触1016之上且与之电学接触的第七电学接触结构1018。
根据所示的实施例,管芯装置1000还可以包括可以布置在第三管芯1023的第三电学接触1017之上且与之电学接触的第八电学接触结构1019。
根据一个实施例,电学接触结构1005、1018、1019、1055中的至少一个可以包括或可以由电学导电材料制成,该电学导电材料例如是诸如铜(Cu)的金属。根据其他实施例,电学接触结构1005、1018、1019、1055中的至少一个可以包括或可以由其他电学导电材料制成。
 如图所示,电学接触结构1005、1018、1019、1055例如可以借助于电学绝缘层507彼此和/或与其他电学接触结构电学绝缘。
根据一个实施例,第三管芯1023可以以与第二管芯102类似的方式配置,例如,根据一个实施例配置为包括一个或更多功率器件的功率管芯。类似地,根据一个实施例,第四管芯1034可以以与第二管芯103类似的方式配置,例如,根据一个实施例配置为包括一个或更多功率器件的功率管芯。
例如,根据一个实施例,第三管芯1023和第四管芯1034其中至少一个可以包括至少一个功率电路,例如功率IC(集成电路)。根据一个实施例,功率电路例如可以包括一个或更多功率器件,例如功率晶体管。第三管芯1023和第四管芯1024其中每一个的(多个)功率电路或多个功率器件可以经由第三管芯1023和第四管芯1034的相应电学接触提供有电源和/或控制电势(例如,源极/漏极电势、栅极电势)。例如,漏极电势(例如VDD)可以经由第六电学接触结构1005供应到第四管芯1034的漏极接触1010,源极电势(例如VSS)可以经由第七电学接触结构1018供应到第三管芯1023的源极接触1016,第一栅极电势可以经由第八电学接触结构1019供应到第三管芯1023的栅极接触1017,且第二栅极电势可以经由通过第二开口504延伸的第五电学接触结构1055供应到第四管芯1034的栅极接触1013。
说明性地,图10示出管芯装置1000,其中布置在载体101的底面101b之上的两个不同管芯103、1034的栅极接触513、1013被通过载体101中的公共开口504延伸的两个相应电学接触结构505、1055电学接触。换句话说,第二电学接触结构505和第五电学接触结构1055通过相同的开口(即,第二开口504)延伸。
图11示出根据另一实施例的管芯装置1100的示意性剖面图。
管芯1100可以包括具有第一面101a和与第一面101a相对的第二面101b的载体101。载体101可以包括第一区域101'和可以与第一区域101'电学绝缘的第二区域101''。管芯装置1100还可以包括在载体101的第一区域101'中布置在载体101的第一面101a之上且电学接触载体101的第一区域101'的第一管芯102。管芯装置1100还可以包括在载体101的第一区域101'中布置在载体101的第二面101b之上且电学接触载体101的第一区域101'的第二管芯103。管芯装置1100还可以包括电学接触结构105,该电学接触结构105经由载体101的第二区域101''从载体101的第一面101a延伸到载体101的第二面101b且电学接触第二管芯103。
载体101可以配置成薄金属条,例如,配置为引线框架,其例如具有根据此处描述的实施例其中一个的厚度。
载体101的第一面101a可以是载体101的顶面且载体101的第二面101b可以是载体101的底面。
第一管芯102和第二管芯103可以经由载体101的第一区域101'彼此电学连接。因而,电流可以经由载体101的第一区域101'从第一管芯102流向第二管芯103(或反之亦然)。
管芯装置1100可以包括载体101中的开口104,该开口104从载体101的第一面(例如顶面)101a延伸到载体101的第二面(例如底面)101b。开口104可以位于载体101的第一区域101'和载体101的第二区域101''之间。开口104可以与第一管芯102和第二管芯103横向空间隔开。
说明性地,载体101的第二区域101''可以通过开口104与载体101的第一区域101'横向地空间隔开。如图所示,开口104可以包括多个侧壁104a,该侧壁104a可以说明性地由载体(例如,由载体101的第一区域101'和第二区域101'')形成。
载体101的第二区域101''可以与载体101的第一区域101'电学绝缘。
载体101的第二区域101''可以与载体101的第一区域101'以及载体101的至少一个其他区域电学绝缘。例如,载体101的第二区域101''可以与载体101的剩余区域或部分(换句话说,与载体101的其余部分)电学绝缘。说明性地,根据一个实施例,载体101的第二区域101''可以配置成载体101的绝缘“岛”。
载体101的第二区域101'可以横向地临近(换句话说,靠近或接近)载体101的第一区域101'。例如,载体101的第二区域101''和载体101的第一区域101'之间的横向距离206可以根据此处描述的一个或更多实施例设置。如图所示,载体101的第一区域和第二区域101'、101''之间的横向距离206可以对应于开口104的直径。
如图所示,可以在载体101的第一区域101'和第二区域101''之间的开口104中布置电学绝缘层507。
开口104的横向剖面可以具有任意形状,例如根据一些实施例为圆形、椭圆形、矩形、方形或多边形,且根据其他实施例是任意其他形状。
电学接触结构105可以包括或可以由电学导电材料制成。
如图所示,电学接触结构105可以包括在载体101的第二区域101''中布置在载体101的第一面(顶面)101a之上且与之电学接触的第一部分105'以及在载体101的第二区域101''中布置在载体101的第二面(底面)101b之上且与之电学接触的第二部分105''。如图所示,电学接触结构105的第二部分105''还可以与第二管芯103接触。
说明性地,电学接触结构105的第一部分105'和第二部分105''可以经由载体101的第二区域101''彼此电学连接。换句话说,载体的第二区域101''可以形成电学接触结构105的中间部分。因而,电流可以经由载体101的第二区域101''从电学接触结构105的第一部分105'流向电学接触结构105的第二部分105''(或反之亦然)。
如图所示,第一管芯102可以具有第一面102a和与第一面102a相对的第二面102b。如图所示,第二管芯103可以具有第一面103a和与第一面103a相对的第二面103b。
第一管芯102的第一面102a可以是第一管芯102的正面且第一管芯102的第二面102b可以是第一管芯102的背面。第二管芯103的第一面103a可以是第二管芯103的正面且第二管芯103的第二面103b可以是第二管芯103的背面。
如图所示,第一管芯102可以以第一管芯102的第二面(背面)102b面对载体101的第一面(顶面)101a的方式布置在载体101的第一面(顶面)101a之上,且第二管芯103可以以第二管芯103的第一面(正面)103a面对载体101的第二面(底面)101b的方式布置在载体10的第二面(底面)101b之上。
如图所示,第一管芯102可以包括位于第一管芯102的第一面(正面)102a上的至少一个电学接触516、517(例如,垫或金属化)和位于第一管芯102的第二面(背面)102b上的至少一个电学接触508(例如,垫或金属化)。
如图所示,第二管芯103可以包括位于第二管芯103的第一面(正面)103a上的至少一个电学接触509、513(例如,垫或金属化)和位于第二管芯103的第二面(背面)103b上的至少一个电学接触510(例如,垫或金属化)。
如图所示,第一管芯102可以包括位于第一管芯102的第二面(背面)102b上的电学接触508且第二管芯103可以包括位于第二管芯103的第一面(正面)103a上的第一电学接触509以及位于第二管芯103的第二面(背面)103b上的第二电学接触510。
如图所示,第一管芯102可以以位于第一管芯102的第二面(背面)102b上的第一管芯102的电学接触508电学接触载体101的第一区域101'的方式在载体101的第一区域101'中布置在载体101的第一面(顶面)101a之上,且第二管芯103可以以位于第二管芯103的第一面(正面)103a上的第二管芯103的第一电学接触509电学接触载体101的第一区域101'且位于第二管芯103的第二面(背面)103b上的第二管芯103的第二电学接触510被经由载体101的第二区域101''延伸的电学接触结构105电学接触的方式在载体101的第一区域101'中布置在载体101的第二面(底面)101b之上。
如图所示,位于第一管芯102的第二面(背面)102b上的第一管芯102的电学接触508可以经由载体101的第一区域101'与位于第二管芯103的第一面(正面)103a上的第二管芯103的第一电学接触509电学连接,载体101的第一区域101'布置在它们中间。
说明性地,如图所示,位于载体10的相对面101a、101b上的两个管芯102、103的背面电学接触508(例如垫或金属化)和正面电学接触509(例如垫或金属化)可以经由载体101的第一区域101'彼此电学连接,而两个管芯102、103中的一个管芯103的背面电学接触510(例如垫或金属化)可以与经由与载体101的第一区域101'电学绝缘的载体101的第二区域101''延伸的电学接触结构105电学连接。
如图所示,可以在第一管芯102的电学接触508和载体101的第一区域101'之间布置电学导电层511。电学导电层511可以用于附着第一管芯102到载体101的第一区域101'。电学导电层511例如可以包括或可以由电学导电粘合材料(例如电学导电胶材料)制成。根据其他实施例,第一管芯102可以使用其他合适的方法(例如借助于焊接)附着到载体101。
如图所示,第二电学导电层512可以布置在第二管芯103的第一电学接触509和载体101的第一区域101'之间。第二电学导电层512可以用于附着第二管芯103到载体101的第一区域101'。第二电学导电层512例如可以包括或可以由电学导电粘合材料(例如电学导电胶材料)制成。根据其他实施例,第二管芯103可以使用其他合适的方法(例如借助于焊接)附着到载体101。
位于第一管芯102的第二面(背面)102b上的第一管芯102的电学接触508可以配置为第一管芯102的源极/漏极接触,位于第二管芯103的第一面(正面)103a上的第二管芯103的第一电学接触509可以配置成第二管芯103的第一源极/漏极接触,且位于第二管芯103的第二面(背面)103b上的第二管芯103的第二电学接触510可以配置成第二管芯103的第二源极/漏极接触。
位于第一管芯102的第二面(背面)102b上的第一管芯102的电学接触508可以配置成第一管芯102的漏极接触。位于第二管芯103的第一面(正面)103a上的第二管芯103的第一电学接触509可以配置为第二管芯103的源极接触,且位于第二管芯103的第二面(背面)103b上的第二管芯103的第二电学接触510可以配置成第二管芯103的漏极接触。
如图所示,位于第一管芯102的第二面(背面)102b上的第一管芯102的源极/漏极接触(例如漏极接触)508可以在载体101的第一区域101'中电学接触载体101的第一面(顶面)101a,而位于第二管芯103的第一面(正面)103a上的第二管芯103的第一源极/漏极接触(例如源极接触)509可以在载体101的第一区域101'中电学接触载体101的第二面(底面)101b,且位于第二管芯103的第二面(背面)103b上的第二管芯103的第二源极/漏极接触(例如漏极接触)510可以被经由载体101的第二区域101''延伸的电学接触结构105电学接触。
说明性地,如图所示,位于载体101的相对面101a、101b上的两个管芯102、103的背面漏极接触(例如垫或金属化)508和正面源极接触(例如垫或金属化)509可以经由载体101的第一区域101'彼此电学连接,而两个管芯102、103中的一个管芯103的背面漏极接触(例如垫或金属化)510可以被经由与载体101的第一区域101'电学绝缘的载体101的第二区域101''延伸的电学接触结构105电学接触。
载体101的第三区域101'''可以横向地临近(换句话说,靠近或接近)载体101的第一区域101'。例如,载体101的第三区域101'''和第一区域101'之间的横向距离可以与载体101的第二区域101''和第一区域101'之间的横向距离206具有相近的值。
载体101的第三区域101'''可以与载体101的第一区域101'且与载体101的至少一个其他区域(例如载体101的第二区域101'')电学绝缘。载体101的第三区域101'''可以与载体101的剩余区域或部分(换句话说,与载体101的其余部分)电学绝缘。说明性地,载体101的第三区域101'''可以配置成载体101的绝缘“岛”。
如图所示,第二管芯103可以包括位于第二管芯103的第一面(正面)103a上的第三电学接触513。
第二管芯103的第三电学接触513可以配置成第二管芯103的栅极接触。
如图所示,管芯装置1100可以包括第二电学接触结构505,该第二电学接触结构505可以电学接触第二管芯103的第三电学接触513。第二电学接触结构505可以包括或可以由电学导电材料制成。
如图所示,第二电学接触结构505可以在载体101的第三区域101'''中布置在载体101的第一面(顶面)101a之上且可以电学接触载体101的第三区域101''',且第二管芯103的第三电学接触(例如栅极接触513)可以在载体101的第三区域101'''中布置在载体101的第二面(底面)101b之上且可以电学接触载体101的第三区域101'''。说明性地,如图所示,第二管芯103的第三电学接触(例如栅极接触)513可以经由载体101中的第三区域101'''被第二电学接触结构505电学接触。
如图所示,管芯装置1100可以包括载体101中的第二开口504,该第二开口504从载体101的第一面(顶面)101a延伸到载体101的第二面(底面)101b。如图所示,第二开口504可以位于载体101的第一区域101'和第三区域101'''之间。如图所示,第二开口504可以包括多个侧壁504a,该侧壁504a可以说明性地由载体101(例如由载体101的第一区域101'和第三区域101''')形成。
例如,根据此处结合开口104描述的一个或更多实施例,第二开口504还可以以与载体101中的开口104类似的方式配置和/或形成。
如图所示,开口104和第二开口504可以横向地布置在载体101的第一区域101'的相对侧(或端)。
如图所示,载体101的第三区域可以借助于第二开口504和至少布置在第二开口504中的电学绝缘层507与载体101的第一区域101'(以及可能的附加区域)电学绝缘。
第二电学接触结构505可以包括或可以由与电学接触结构105类似的材料制成。
第三电学导电层514可以布置在第二管芯103的第三电学接触(例如栅极接触)513和载体101的第三域101'''之间。电学导电层514可以用于附着第二管芯103的第三电学接触(例如栅极接触)513到载体101的第三区域101'''。电学导电层514例如可以包括或可以由电学导电粘合材料(例如电学导电胶材料)制成。根据其他实施例,第二管芯103的第三电学接触(例如栅极接触513)可以使用其他合适的方法(例如借助于焊接)附着到载体101的第三区域101'''。
如图所示,第一管芯102可以包括位于第一管芯102的第一面102a(正面)上的第二电学接触516。第一管芯102的第二电学接触516可以配置成第一管芯102的第二源极/漏极接触,例如,第一管芯102的源极接触。
如图所示,第一管芯102可以包括位于第一管芯102的第一面102a(正面)上的第三电学接触517。第一管芯102的第三电学接触517可以配置成第一管芯102的栅极接触。
如图所示,管芯装置1100可以包括第三电学接触结构518,该第三电学接触结构518可以布置在第一管芯102的第二电学接触(例如源极接触)516之上且与之电学接触。第三电学接触结构518可以包括或可以由与电学接触结构105和/或第二电学接触结构505类似的材料制成。
如图所示,管芯装置1100可以包括第四电学接触结构519,该第四电学接触结构519可以布置在第一管芯102的第三电学接触(例如栅极接触)517之上且与之电学接触。第四电学接触结构519可以包括或可以由与电学接触结构105和/或第二电学接触结构505和/或第三电学接触结构518类似的材料制成。
第一管芯102和第二管芯103其中每一个可以配置成功率管芯(或功率芯片)。例如,第一管芯102和第二管芯103可以包括至少一个功率电路,例如功率IC(集成电路)。(多个)功率电路例如可以包括一个或更多功率器件,例如功率晶体管。每个管芯102、103的(多个)功率电路或(多个)功率器件可以经由第一管芯102和第二管芯103的相应电学接触提供有电源和/或控制电势(例如,源极/漏极电势、栅极电势)。
第一管芯102可以配置成或可以包括低端器件,例如,低端晶体管(说明性地,其源极接触516可以耦合到低电源电势(例如VSS或接地电势)且其漏极接触508可以耦合到中间节点的晶体管),且第二管芯103可以配置成或可以包括高端器件,例如,高端晶体管(说明性地,其漏极接触510可以耦合到高电源电势(例如VDD电势)且其源极接触509可以耦合到中间节点的晶体管)。
图12示出根据一个实施例的管芯装置1200的示意性剖面图。
管芯装置1200与结合图11示出和描述的管芯装置1100一定程度地类似;与图11中使用相同参考标号的部件或元件与图11相同且为简洁起见此处不再详细重复描述;对上述描述做出引用。在下文中,重点放在管芯装置1100和1200之间的差异上。
管芯装置1200与图11的管芯装置1200的不同之处在于第二管芯103的第三电学接触(例如栅极接触)513直接位于载体101中的第二开口504下方且第二电学接触结构505通过第二开口504延伸且接触第二管芯103的第三电学接触(例如,栅极接触513)。说明性地,第二电学接触结构505可以布置在第二管芯103的第三电学接触(例如栅极接触)513上,而在其间没有载体101的第三区域101'''(如在图11的管芯装置1100的情况中)。第二电学接触结构505可以借助于布置在第二电学接触结构505和多个侧壁504a之间的电学绝缘层507与第二开口504的多个侧壁504a电学绝缘。
图13示出根据一个实施例的管芯装置1300的示意性剖面图。
管芯装置1300与结合图7示出和描述的管芯装置1300一定程度地类似;与图7中使用相同参考标号的部件或元件与图7相同且为简洁起见此处不再详细重复描述;对上述描述做出引用。在下文中,重点放在管芯装置700和1300之间的差异上。
管芯装置1300与图7的管芯装置700的不同之处在于第二管芯103以第二管芯103的第二面(背面)103b面对载体101的第二面(底面)101b方式布置在载体101的第二面(底面)101b之上。
如图所示,第一管芯102可以以位于第一管芯102的第二面(背面)102b上的第一管芯102的电学接触508电学接触载体101的第一区域101'的方式布置在载体101的第一面(顶面)101a之上,且第二管芯103可以以位于第二管芯103的第二面(背面)103b上的第二管芯103的第二电学接触510电学接触载体101的第一区域101'且位于第二管芯103的第一面(正面)103a上的第二管芯103的第一电学接触509被电学接触结构105电学接触的方式布置在载体101的第二面(底面)101b之上。
因而,根据示出的实施例,位于第一管芯102的第二面(背面)102b上的第一管芯102的电学接触508可以经由载体101的第一区域101'与位于第二管芯103的第二面(背面)103b上的第二管芯103的第二电学接触510电学连接,载体101的第一区域101'布置在它们中间。
说明性地,根据所示的实施例,位于载体101的相对面101a、101b上的第一、第二管芯102、103的背面电学接触(例如垫或金属化)508、510可以经由载体101彼此电学连接,而第二管芯103的正面电学接触(例如垫或金属化)509可以被通过载体101中的开口104延伸的电学接触结构105电学接触。
第一管芯102的电学接触508可以配置成第一管芯102的源极/漏极接触(例如为漏极接触)。第二管芯103的第一电学接触509可以配置为第二管芯103的第一源极/漏极接触(例如,为源极接触),且第二管芯103的第二电学接触510可以配置为第二管芯103的第二源极/漏极接触(例如,漏极接触)。
说明性地,根据一个实施例,位于载体101的相对面101a、101b上的两个管芯102、103的背面漏极接触(例如垫或金属化)508、510可以经由载体101彼此电学连接,而两个管芯102、103中的一个管芯103的正面源极接触(例如垫或金属化)509可以被通过载体101中的开口104延伸的电学接触结构105电学接触。
另外,位于第二管芯103的第一面(正面)103a上的第二管芯103的第三电学接触513可以被通过载体101中的第二开口504延伸的第二电学接触结构505电学接触。第二管芯103的第三电学接触513例如可以配置成第二管芯103的栅极接触。
第一管芯102的第二电学接触516和第三电学接触517可以分别配置成第一管芯102的第二源极/漏极接触(例如源极接触)和栅极接触。
说明性地,图13示出管芯装置1300,其中布置在载体101的底面之上的管芯103(管芯103的背面103b面对载体101)的正面电学接触(第一电学接触509和第三电学接触513)被通过载体101中的相应开口104和504延伸的相应电学接触结构105和505电学接触。
应当理解,根据备选实施例,第二管芯103的第一和第三电学接触509、513的布置可以互换。即,根据一个实施例,第二管芯103的源极接触509可以被第二电学接触结构505接触,而栅极接触513可以被电学接触结构105接触。
图14示出根据一个实施例的管芯装置1400的示意性剖面图。
管芯装置1400与结合图13示出和描述的管芯装置1300一定程度地类似;与图13中使用相同参考标号的部件或元件与图13相同且为简洁起见此处不再详细重复描述;对上述描述做出引用。在下文中,重点放在管芯装置1300和1400之间的差异上。
管芯装置1400与图13的管芯装置1300的不同之处在于,第二电学接触结构505经由与载体101的第一区域101'电学绝缘的载体101的第三区域101'''延伸。
如图所示,第二电学接触结构505可以包括在载体101的第三区域101'''中布置在载体101的第一面(顶面)101a之上且与之电学接触的第一部分505'以及在载体101的第三区域101'''中布置在载体101的第二面(底面)101b之上且与之电学接触的第二部分505''。
说明性地,第二电学接触结构505的第一部分505'和第二电学接触结构505的第二部分505''可以经由载体101的第三区域101'''彼此电学连接。换句话说,根据本实施例,载体101的第三区域101'''可以形成第二电学接触结构505的中间部分。因而,管芯装置1400可以配置成使得电流可以经由载体101的第三区域101'''从第二电学接触结构505的第一部分505'流向第二电学接触结构的第二部分505'(或反之亦然)。
如图所示,第二电学接触结构505的第二部分505''可以与第二管芯103的第三电学接触(例如栅极接触)513接触。
说明性地,图14示出管芯装置1400,其中,布置在载体101的底面上的管芯103(管芯103的背面103b面对载体101)的正面电学接触(第一电学接触509和第三电学接触513)被相应电学接触结构105和505电学接触,电学接触结构105、505中的一个电学接触结构105通过载体101中的开口104延伸,且电学接触结构105、505中另一个电学接触结构505经由载体101的区域101'''延伸,该载体101的区域101'''与区域101'电学绝缘,在该区域101'之上布置管芯103。根据一些实施例,载体101的电学绝缘区域101'''可以配置成载体101的绝缘“岛”。
应当理解,根据备选实施例,第二管芯103的第一和第三电学接触509、513的布置可以互换。即,根据一个实施例,第二管芯103的第一电学接触(源极接触)509可以被第二电学接触结构505接触,而第三电学接触(栅极接触)513可以被电学接触结构105接触。
图15示出根据一个实施例的管芯装置1500的示意性剖面图。
管芯装置1500与结合图11示出和描述的管芯装置1100一定程度地类似;与图11中使用相同参考标号的部件或元件与图11相同且为简洁起见此处不再详细重复描述;对上述描述做出引用。在下文中,重点放在管芯装置1100和1500之间的差异上。
管芯装置1500与图11的管芯装置1100的不同之处在于第二管芯103以第二管芯103的第二面(背面)103b面对载体101的第二面(底面)101b的方式布置在载体101的第二面(底面)101b之上。
如图所示,第一管芯102可以以第一管芯102的第二面(背面)102b面对载体101的第一面(顶面)101a的方式布置在载体10的第一面(顶面)101a之上,且第二管芯103可以以第二管芯103的第二面(背面)103b面对载体101的第二面(底面)101b的方式布置在载体10的第二面(底面)101b之上。
第一管芯102可以以位于第一管芯102的第二面(背面)102b上的第一管芯102的电学接触508电学接触载体101的第一区域101'的方式在载体101的第一区域101'中布置在载体101的第一面(顶面)101a之上,且第二管芯103可以以位于第二管芯103的第二面(背面)103b上的第二管芯103的第二电学接触510电学接触载体101的第一区域101'且位于第二管芯103的第一面(正面)103a上的第二管芯103的第一电学接触509被经由载体101的第二区域101''延伸的电学接触结构105电学接触的方式在载体101的第一区域101'中布置在载体101的第二面(底面)101b之上。
因而,根据示出的实施例,位于第一管芯102的第二面(背面)102b上的第一管芯102的电学接触508可以经由载体101的第一区域101'与位于第二管芯103的第二面(背面)103b上的第二管芯103的第二电学接触510电学连接,载体101的第一区域101'布置在它们中间。
说明性地,根据所示的实施例,位于载体101的相对面101a、101b上的第一和第二管芯102、103的背面电学接触(例如垫或金属化)508、510可以经由载体101的第一区域101'彼此电学连接,而第二管芯103的正面电学接触(例如垫或金属化)509可以被经由与载体101的第一区域101'电学绝缘的载体101的第二区域101''延伸的电学接触结构105电学接触。
第一管芯102的电学接触508可以配置成第一管芯102的源极/漏极接触(例如为漏极接触),第二管芯103的第一电学接触509可以配置为第二管芯103的第一源极/漏极接触(例如,为源极接触),且第二管芯103的第二电学接触510可以配置为第二管芯103的第二源极/漏极接触(例如,漏极接触)。
说明性地,根据所示的实施例,位于载体101的相对面101a、101b上的第一和第二管芯102、103的背面漏极接触(例如垫或金属化)508、510以经由载体101的第一区域101'彼此电学连接,而第二管芯103的正面源极接触(例如垫或金属化)509可以被经由与载体101的第一区域101'电学绝缘的载体101中的第二区域101''延伸的电学接触结构105电学接触。载体101的第二区域101''例如可以配置成载体101的绝缘“岛”。
另外,位于第二管芯103的第一面(正面)103a上的第二管芯103的第三电学接触513可以被经由与载体101的第一区域101'电学绝缘的载体101的第三区域101'''延伸的第二电学接触结构505电学接触。载体101的第三区域101'''例如可以配置成载体101的绝缘“岛”。
第二管芯103的第三电学接触513例如可以配置成第二管芯103的栅极接触。
第一管芯102的第二电学接触516和第三电学接触517可以分别配置成第一管芯102的第二源极/漏极接触(例如源极接触)和栅极接触。
说明性地,图15示出管芯装置1500,其中布置在载体101的底面之上的管芯103(管芯103的底面103b面对载体101)的正面电学接触(第一电学接触509和第三电学接触513)被相应电学接触结构105、505电学接触,该相应电学接触结构105、505经由载体101的相应电学绝缘区域101''和101'''(例如电学绝缘“岛”)从载体101的顶面延伸到载体101的底面。
如图所示,电学接触结构105可以包括在载体101的第二区域101''中布置在载体101的第一面(例如顶面)101a之上且与之电学接触的第一部分105'以及在载体101的第二区域101''中布置在载体101的第二面(例如底面)101b之上且与之电学接触的第二部分105''。电学接触结构105的第二部分105''可以与第二管芯103的第一电学接触(例如源极接触)509接触。
类似地,第二电学接触结构505可以包括在载体101的第三区域101'''中布置在载体101的第一面(例如顶面)101a之上且与之电学接触的第一部分505'以及在载体101的第三区域101'''中布置在载体101的第二面(例如底面)101b之上且与之电学接触的第二部分505''。第二电学接触结构505的第二部分505''可以与第二管芯103的第三电学接触(例如栅极接触)513接触。
应当理解,根据备选实施例,第二管芯103的第一和第三电学接触509、513的布置可以互换。即,根据一个实施例,第二管芯103的第一电学接触(源极接触)509可以被第二电学接触结构505接触,而第三电学接触(栅极接触)513可以被电学接触结构105接触。
根据此处描述的实施例的管芯装置可以组合以形成多芯片模块。
根据一个实施例的多芯片模块例如包括根据此处描述的一个或更多实施例的管芯装置以及根据此处描述的一个或更多实施例的至少一个附加管芯装置。根据一个实施例,管芯装置和至少一个附加管芯装置可以借助于管芯装置的相应电学接触结构彼此电学连接和/或与其他管芯布/或外围相连接。
根据一个实施例,至少一个附加管芯装置可以布置在管芯装置之上。换句话说,至少一个附加管芯装置的载体可以布置在管芯装置的载体之上或上方。说明性地,根据一个实施例,管芯装置和至少一个附加管芯装置可以堆叠。
根据一个实施例,多芯片模块可以包括可以堆叠的两个或更多个(例如3个、4个、5个...一般而言任意数目)管芯装置。
根据一个实施例,多芯片模块可以包括封装。管芯装置和至少一个附加管芯装置可以布置在封装中。
在下文中,将描述示例性实施例的某些特征、方面和效果。
根据一些实施例,提供管芯装置和制造方法,其允许单个封装中多个管芯或芯片的有效和/或紧凑(换句话说,节省空间)的连接(多芯片连接)。
根据一些实施例,可以使用具有一个或更多开口的载体(例如金属条,例如引线框架),其中半导体电路(例如,管芯或芯片)可以安装在载体的两个面上。因而,附加芯片接触(根据一个实施例为栅极接触)可以经由或通过载体的(多个)开口实现。
根据一些实施例,提供管芯装置,其中在可以包括一个或更多开口(例如孔)的载体(例如金属条,例如引线框架)的两个面上,管芯(芯片)可以以在载体的一个面上管芯使用其漏极接触接触载体且在载体的相对面上管芯使用其源极接触接触载体的方式接触。根据一些实施例,经由源极接触连接到载体的这些管芯(芯片)的栅极接触可以临近载体的(多个)开口布置或直接布置在载体的(多个)开口之上,且因而可以在进一步处理步骤中连接到外围。
各个实施例可以允许具有数目减小的布线或重布线水平(用于在封装中连接多个芯片)的多芯片连接。
再者,各个实施例可以允许使用数目减少的接触步骤(用于连接芯片)的多芯片连接。因而,各个实施例例如可以允许简单的芯片组装。
再者,各个实施例可以允许具有减小的面积和/或空间消耗的多芯片连接。因而,各个实施例例如可以允许封装中的高器件集成水平。
再者,例如,由于数目减小的连接接触,各个实施例可以允许具有增加的可靠性的多芯片连接。
再者,各个实施例可以允许具有改善的电学性能的多芯片连接。
尽管已经参考特定实施例特别示出和描述了本发明,本领域技术人员应当理解,在不偏离由所附全要求限定的本发明的精神和范围的条件下,可以做出形式和细节中的各种变化。本发明的范围因而由所附权利要求指示,且落在权利要求的等价的意义和范围内的所有变化旨在被涵盖。

Claims (34)

1.一种管芯装置,包括:
载体,具有第一面和与第一面相对的第二面,该载体包括从载体的第一面延伸到载体的第二面的开口;
第一管芯,布置在载体的第一面之上并且电学接触载体;
第二管芯,布置在载体的第二面之上并且电学接触载体;
电学接触结构,通过载体中的开口延伸并且电学接触第二管芯。
2.根据权利要求1所述的管芯装置,
其中该载体的第一面是载体的顶面且该载体的第二面是载体的底面。
3.根据权利要求1所述的管芯装置,
其中该载体包括电学导电材料。
4.根据权利要求1所述的管芯装置,
其中该载体配置成引线框架。
5.根据权利要求1所述的管芯装置,
其中该第一管芯和第二管芯均具有第一面和与第一面相对的第二面;
其中该第一管芯布置在载体的第一面之上,使得第一管芯的第二面面对载体的第一面;并且
其中该第二管芯布置在载体的第二面之上,使得第二管芯的第一面面对载体的第二面。
6.根据权利要求5所述的管芯装置,
其中该第一面是正面且该第二面是相应管芯的背面。
7.根据权利要求6所述的管芯装置,
其中该第一管芯包括位于第一管芯的第二面上的电学接触;
其中该第二管芯包括位于第二管芯的第一面上的第一电学接触和位于第二管芯的第二面上的第二电学接触;
其中该第一管芯的电学接触和该第二管芯的第一电学接触经由载体彼此电学连接;并且
其中该第二管芯的第二电学接触被电学接触结构电学接触。
8.根据权利要求7所述的管芯装置,
其中该第一管芯的电学接触是第一管芯的源极/漏极接触;
其中该第二管芯的第一电学接触是第二管芯的第一源极/漏极接触;并且
其中该第二管芯的第二电学接触是第二管芯的第二源极/漏极接触。
9.根据权利要求8所述的管芯装置,
其中该第一管芯的电学接触是第一管芯的漏极接触;
其中该第二管芯的第一电学接触是第二管芯的源极接触;并且
其中该第二管芯的第二电学接触是第二管芯的漏极接触。
10.根据权利要求7所述的管芯装置,还包括第二电学接触结构;
其中该第二管芯包括位于第二管芯的第一面上的第三电学接触;并且
其中该第三管芯的第三电学接触被第二电学接触结构电学接触。
11.根据权利要求10所述的管芯装置,
其中该载体包括与载体的第一区域电学绝缘的第三区域,该第一区域被第一管芯的电学接触和第二管芯的第一电学接触电学接触;并且
其中该第二电学接触结构经由载体的第三区域电学接触第二管芯的第三电学接触。
12.根据权利要求11所述的管芯装置,
其中该第二电学接触结构在载体的第三区域中布置在载体的第一面之上;并且
其中该第二管芯布置为使得该第二管芯的第三电学接触在载体的第三区域中布置在载体的第二面之上。
13.根据权利要求10所述的管芯装置,
其中该载体包括从载体的第一面延伸到载体的第二面的第二开口;并且
其中该第二电学接触结构通过载体中的第二开口延伸。
14.根据权利要求13所述的管芯装置,
其中该第二管芯布置为使得该第三电学接触至少部分地布置在该第二开口下方。
15.根据权利要求10所述的管芯装置,
其中该第二管芯的第三电学接触是第二管芯的栅极接触。
16.根据权利要求10所述的管芯装置,其中该第一管芯和第二管芯其中至少一个配置为功率管芯。
17.根据权利要求16所述的管芯装置,还包括布置在载体的第一面之上的第三管芯,
其中该第三管芯的电学接触被该第二电学接触结构电学接触。
18.根据权利要求17所述的管芯装置,
其中该第三管芯配置成逻辑管芯。
19.一种形成管芯装置的方法,该方法包括:
提供具有第一面和与第一面相对的第二面的载体;
在载体中形成从载体的第一面延伸到载体的第二面的开口;
在载体的第一面之上布置第一管芯,该第一管芯电学接触载体;
在载体的第二面之上布置第二管芯,该第二管芯电学接触载体;
形成电学接触结构,该电学接触结构通过载体中的开口延伸且电学接触第二管芯。
20.一种管芯装置,包括:
载体,具有第一面和与第一面相对的第二面,该载体包括第一区域和与第一区域电学绝缘的第二区域;
第一管芯,在载体的第一区域中布置在载体的第一面之上且电学接触载体的第一区域;
第二管芯,在载体的第一区域中布置在载体的第二面之上且电学接触载体的第一区域;
电学接触结构,经由载体的第二区域从载体的第一面延伸到载体的第二面,该电学接触结构电学接触第二管芯。
21.根据权利要求20所述的管芯装置,
其中其中该载体的第一面是载体的顶面且该载体的第二面是载体的底面。
22.根据权利要求20所述的管芯装置,
其中该载体包括电学导电材料。
23.根据权利要求20所述的管芯装置,
其中该载体配置为引线框架。
24.根据权利要求20所述的管芯装置,
其中该第一管芯和第二管芯均具有第一面和与第一面相对的第二面;
其中该第一管芯布置在载体的第一面之上,使得第一管芯的第二面面对载体的第一面;并且
其中该第二管芯布置在载体的第二面之上,使得第二管芯的第一面面对载体的第二面。
25.根据权利要求24所述的管芯装置,
其中该第一面是正面且该第二面是相应管芯的背面。
26.根据权利要求25所述的管芯装置,
其中该第一管芯包括位于第一管芯的第二面上的电学接触;
其中该第二管芯包括位于第二管芯的第一面上的第一电学接触和位于第二管芯的第二面上的第二电学接触;
其中该第一管芯的电学接触和第二管芯的第一电学接触经由载体的第一区域彼此电学连接;并且
其中该第二管芯的第二电学接触被电学接触结构电学接触。
27.根据权利要求26所述的管芯装置,
其中该第一管芯的电学接触是第一管芯的源极/漏极接触;
其中该第二管芯的第一电学接触是第二管芯的第一源极/漏极接触;并且
其中该第二管芯的第二电学接触是第二管芯的第二源极/漏极接触。
28.根据权利要求27所述的管芯装置,
其中该第一管芯的电学接触是第一管芯的漏极接触;
其中该第二管芯的第一电学接触是第二管芯的源极接触;并且
其中该第二管芯的第二电学接触是第二管芯的漏极接触。
29.根据权利要求26所述的管芯装置,还包括第二电学接触结构;
其中该第二管芯包括位于第二管芯的第一面上的第三电学接触;并且
其中该第二管芯的第三电学接触被第二电学接触结构电学接触。
30.根据权利要求29所述的管芯装置,
其中该载体包括与载体的第一区域电学绝缘的第三区域;并且
其中该第二电学接触结构经由载体的第三区域电学接触第二管芯的第三电学接触。
31.根据权利要求30所述的管芯装置,
其中该第二电学接触结构在载体的第三区域中布置在载体的第一面之上;并且
其中该第二管芯布置为使得该第二管芯的第三电学接触在载体的第三区域中布置在载体的第二面之上。
32.根据权利要求29所述的管芯装置,
其中该第二管芯的第三电学接触是第二管芯的栅极接触。
33.根据权利要求20所述的管芯装置,
其中该第一管芯和第二管芯其中至少一个配置为功率管芯。
34.一种形成管芯装置的方法,该方法包括:
提供具有第一面和与第一面相对的第二面的载体;
在载体的第一区域中在载体的第一面之上布置第一管芯,该第一管芯电学接触载体的第一区域;
在载体的第一区域中在载体的第二面之上布置第二管芯,该第二管芯电学接触载体的第一区域;
形成电学接触结构,该电学接触结构经由与载体的第一区域电学绝缘的载体的第二区域从载体的第一面延伸到载体的第二面,该电学接触结构电学接触第二管芯。
CN201110417200.3A 2010-12-14 2011-12-14 管芯装置和形成管芯装置的方法 Active CN102738130B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/967,281 US8686569B2 (en) 2010-12-14 2010-12-14 Die arrangement and method of forming a die arrangement
US12/967281 2010-12-14

Publications (2)

Publication Number Publication Date
CN102738130A true CN102738130A (zh) 2012-10-17
CN102738130B CN102738130B (zh) 2015-05-20

Family

ID=46144799

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110417200.3A Active CN102738130B (zh) 2010-12-14 2011-12-14 管芯装置和形成管芯装置的方法

Country Status (3)

Country Link
US (1) US8686569B2 (zh)
CN (1) CN102738130B (zh)
DE (1) DE102011056403B4 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104332463A (zh) * 2013-07-12 2015-02-04 英飞凌科技奥地利有限公司 多芯片器件

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8866302B2 (en) 2011-01-25 2014-10-21 Infineon Technologies Ag Device including two semiconductor chips and manufacturing thereof
US8692361B2 (en) * 2012-07-30 2014-04-08 Infineon Technologies Ag Electric device package comprising a laminate and method of making an electric device package comprising a laminate
US9171787B2 (en) * 2013-06-04 2015-10-27 Infineon Technologies Austria Ag Packaged semiconductor device having an embedded system

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1653523A2 (en) * 2004-10-28 2006-05-03 LumiLeds Lighting U.S., LLC Light emitting diode package
US20060113643A1 (en) * 2004-11-30 2006-06-01 Stmicroelectronics Asia Pacific Pte. Ltd. Simplified multichip packaging and package design
US20090189291A1 (en) * 2008-01-24 2009-07-30 Infineon Technologies Ag Multi-chip module
WO2009132618A1 (de) * 2008-04-29 2009-11-05 Osram Opto Semiconductors Gmbh Oberflächenmontierbares leuchtdioden-modul und verfahren zur herstellung eines oberflächenmontierbaren leuchtdioden-moduls
CN101847590A (zh) * 2010-05-18 2010-09-29 深圳丹邦科技股份有限公司 多叠层多芯片封装在柔性电路基板上的方法及封装芯片组

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1214254B (it) 1987-09-23 1990-01-10 Sgs Microelettonica S P A Dispositivo a semiconduttore in contenitore plastico o ceramico con "chips" fissati su entrambi i lati dell'isola centrale del "frame".
US5219795A (en) 1989-02-07 1993-06-15 Fujitsu Limited Dual in-line packaging and method of producing the same
US5811879A (en) * 1996-06-26 1998-09-22 Micron Technology, Inc. Stacked leads-over-chip multi-chip module
DE19808986A1 (de) 1998-03-03 1999-09-09 Siemens Ag Halbleiterbauelement mit mehreren Halbleiterchips
US7030317B1 (en) * 2005-04-13 2006-04-18 Delphi Technologies, Inc. Electronic assembly with stacked integrated circuit die
DE102006021959B4 (de) 2006-05-10 2011-12-29 Infineon Technologies Ag Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE102007039916A1 (de) 2007-08-23 2009-02-26 Siemens Ag Aufbau- und Verbindungstechnik von Modulen mittels dreidimensional geformter Leadframes

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1653523A2 (en) * 2004-10-28 2006-05-03 LumiLeds Lighting U.S., LLC Light emitting diode package
US20060113643A1 (en) * 2004-11-30 2006-06-01 Stmicroelectronics Asia Pacific Pte. Ltd. Simplified multichip packaging and package design
US20090189291A1 (en) * 2008-01-24 2009-07-30 Infineon Technologies Ag Multi-chip module
WO2009132618A1 (de) * 2008-04-29 2009-11-05 Osram Opto Semiconductors Gmbh Oberflächenmontierbares leuchtdioden-modul und verfahren zur herstellung eines oberflächenmontierbaren leuchtdioden-moduls
CN101847590A (zh) * 2010-05-18 2010-09-29 深圳丹邦科技股份有限公司 多叠层多芯片封装在柔性电路基板上的方法及封装芯片组

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104332463A (zh) * 2013-07-12 2015-02-04 英飞凌科技奥地利有限公司 多芯片器件
CN104332463B (zh) * 2013-07-12 2017-07-18 英飞凌科技奥地利有限公司 多芯片器件

Also Published As

Publication number Publication date
CN102738130B (zh) 2015-05-20
US8686569B2 (en) 2014-04-01
US20120146201A1 (en) 2012-06-14
DE102011056403B4 (de) 2019-06-06
DE102011056403A1 (de) 2012-06-14

Similar Documents

Publication Publication Date Title
CN102790017B (zh) 半导体部件和制造半导体部件的方法
KR101653856B1 (ko) 반도체 장치 및 그 제조방법
CN101290930B (zh) 包含半导体芯片叠层的半导体器件及其制造方法
CN107808878A (zh) 堆叠型芯片封装结构
JP2005520342A (ja) ワイヤボンドパッドを有する半導体装置とその製作方法
US20140367850A1 (en) Stacked package and method of fabricating the same
CN104916623B (zh) 半导体封装和制造半导体封装基底的方法
EP1565939A1 (en) Semiconductor device having a bond pad and method for its fabrication
CN102832192B (zh) 背面接触形成
US20120083096A1 (en) Semiconductor device having a simplified stack and method for manufacturing tehreof
CN102738130B (zh) 管芯装置和形成管芯装置的方法
US20080054418A1 (en) Chip carrier with signal collection tape and fabrication method thereof
US7939379B2 (en) Hybrid carrier and a method for making the same
CN205582918U (zh) 半导体装置
US20230238294A1 (en) Semiconductor package including a chip-substrate composite semiconductor device
CN109037089B (zh) 重布线层的测试方法
US20220044991A1 (en) Wiring substrate, semiconductor package having the wiring substrate, and manufacturing method thereof
CN103367338A (zh) 芯片装置和形成其的方法、芯片封装和形成其的方法
US20110204521A1 (en) Chip-scale semiconductor device package and method of manufacturing the same
CN104112673B (zh) 芯片封装基板及其制作方法
TWI399839B (zh) 內置於半導體封裝構造之中介連接器
CN103824820A (zh) 引线框区域阵列封装技术
CN101859712B (zh) 混合式承载器及其制造方法
US20230197586A1 (en) Chip package and method of forming a chip package
US8907468B2 (en) Semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant