FR2496341A1 - Composant d'interconnexion topologique - Google Patents

Composant d'interconnexion topologique Download PDF

Info

Publication number
FR2496341A1
FR2496341A1 FR8026410A FR8026410A FR2496341A1 FR 2496341 A1 FR2496341 A1 FR 2496341A1 FR 8026410 A FR8026410 A FR 8026410A FR 8026410 A FR8026410 A FR 8026410A FR 2496341 A1 FR2496341 A1 FR 2496341A1
Authority
FR
France
Prior art keywords
topological
substrate
connections
component according
interconnection component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR8026410A
Other languages
English (en)
Other versions
FR2496341B1 (fr
Inventor
Christian Val
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales SA
Original Assignee
Thomson CSF SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thomson CSF SA filed Critical Thomson CSF SA
Priority to FR8026410A priority Critical patent/FR2496341A1/fr
Publication of FR2496341A1 publication Critical patent/FR2496341A1/fr
Application granted granted Critical
Publication of FR2496341B1 publication Critical patent/FR2496341B1/fr
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/4917—Crossed wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

L'INVENTION CONCERNE UN COMPOSANT PASSIF QUI, DANS UN CIRCUIT ELECTRONIQUE COMPLEXE, PERMET DE REALISER TOUTES LES INTERCONNEXIONS SUR UN SEUL NIVEAU DU SUPPORT DU CIRCUIT. LE COMPOSANT SELON L'INVENTION EST UN CIRCUIT MULTICOUCHES, DE PETITES DIMENSIONS PAR RAPPORT A CELLES DU SUPPORT DU CIRCUIT COMPLEXE, DANS LEQUEL SONT REGROUPES LES NOEUDS ET CROISEMENTS DU RESEAU D'INTERCONNEXION. IL EST REALISE SELON LA TECHNIQUE DES SEMI-CONDUCTEURS SUR UNE PASTILLE DE SILICIUM, OU SELON LA TECHNIQUE DE SERIGRAPHIE, PAR ALTERNANCE DE COUCHES CONDUCTRICES ET ISOLANTES. LE CIRCUIT MULTICOUCHES EST REUNI AUX CONNEXIONS EXTERNES DU BOITIER D'ENCAPSULATION PAR FILS OU BANDES METALLIQUES. APPLICATION AU REMPLACEMENT DES SUPPORTS MULTICOUCHES DES CIRCUITS COMPLEXES PAR DES SUPPORTS MONOCOUCHES ASSOCIES AU COMPOSANT TOPOLOGIQUE.

Description

COMPOSANT D'INTERCONNEXION TOPOLOGIQUE
L'invention concerne un composant passif, dénommé "topologique", lequel réalise, dans un circuit électronique complexe, un réseau de croisements des conducteurs électriques du circuit complexe, dans un volume multicouche localisé et de petites dimensions par rapport au substrat du circuit électronique. Le composant topologique selon l'invention est utilisé en liaison avec d'autres composants actifs et passifs, et permet de réaliser des circuits complexes selon une technologie simple, sur des substrats dits imprimés ou hybrides, monocouches, c'est à dire à deux niveaux conducteurs seulement.
Le composant topologique selon l'invention se présente soit sous la forme d'une pastille de matériau semiconducteur, tel que le silicium, soit sous la forme d'un circuit multicouche selon les technologies hybrides, et il est encapsulé soit dans un boîtier d'encapsulation pour circuits intégrés du type des boîtiers DIL (Dual in Line), soit sous la forme d'un microboîtier céramique du type de ceux qui sont dénommés chip-carrier.
Le développement de la micro-électronique intégrée a entraîné, simultanément, un développement de la micro-électronique hybride et des moyens d'interconnexion entre les circuits constitutifs du système à réaliser. D'une part, avec la micro-électronique est née la notion de sous-ensemble interchangeable, notion qui s'est imposée avec la complexité croissante des systèmes, ces sous-ensembles interchangeables facilitant les tests des composants en cours de fabrication, et facilitant le remplacement des composants en cours de réparation. D'autre part, les possibilités offertes par la micro-électronique induisent, comme il a été dit, une complexité croissante des circuits, c'est à dire une complexité croissante des interconnexions entre les circuits qui composent le système.
Le problème des interconnexions, pour un circuit complexe réalisé sur un substrat, est généralement résolu, lorsqu'il nécessite plus que les deux faces du substrat, par une technologie multicouches qui permet les croisements entre conducteurs électriques, disposés dans des plans différents à l'intérieur d'un substrat isolant.Mais les supports multicouches, qu'ils soient d'un type stratifié comme les circuits dits imprimés, ou qu'ils soient en céramique, comme les substrats pour la micro-électronique hybride classique, présentent des inconvénients:
en raison des couches conductrices internes au substrat, les substrats multicouches doivent être fabriqués à la demande
la gravure des couches métalliques disposées à l'intérieur du substrat font qu'un substrat multicouches est figé dans sa géométrie lorsque la fabrication en est achevée
un substrat multicouches comporte une pluralité de couches dans la totalité de sa surface, et même s'il n'y a qu'un seul croisement entre conducteurs à assurer il est nécessaire d'avoir cependant une couche conductrice, une couche isolante, et une couche conductrice, de mêmes dimensions que l'ensemble du substrat.
Pour ces raisons, les substrats multicouches sont chers.
Parmi les solutions proposées pour éviter l'emploi de substrats qui comportent des régions conductrices réparties sur la totalité de leurs dimensions, l'une consiste à empiler des microboîtiers d'encapsulation, dits chip-carrier, de façon à obtenir un chip-carrier multicouches, qui rappelle les circuits dits "fagots", avant l'invention des circuits intégrés. Ces chipcarriers multicouches comportent des couches actives, c'est à dire les couches de substrat céramique qui supportent des pastilles de circuits intégrés, intercalées avec des couches passives d'interconnexion, c'est à dire des étages correspondant à des substrats céramique qui ne portent que des connexions électriques allant d'une borne d'entrée à une borne de sortie, ces connexions ne pouvant pas se croiser sur une même surface de support céramique.Cette technologie de chip-carriers multicouches nécessite que tous les boîtiers d'encapsulation des circuits à assembler soient de mêmes dimensions, de façon à pouvoir les empiler correctement et assurer les interconnexions entre les différentes couches au moyen de soudures externes au bloc ainsi constitué. Elle nécessite également que les chip-carriers soient adaptés en vue de leur assemblage, c'est à dire qu'ils comportent des connexions externes permettant d'être soudés par empilage, et surtout le perçage des différentes couches pour les interconnexions par des techniques proches de celles des trous métallisés dans les circuits dits imprimés.
Outre la restriction annoncée, c'est à dire que tous les chip-carriers empilés doivent être de même dimension, cette solution d'empilement n'est pas applicable aux boîtiers les plus fréquemment utilisés dans les circuits intégrés, c'est à dire les boîtiers céramique ou plastique du type DIL.
Le composant topologique selon l'invention trouve son applicaton aussi bien avec des circuits encapsulés en boîtiers de type DIL qu'en boîtiers de chip-carrier, de dimensions quelconques, ainsi qu'avec tout composant actif ou passif tel que résistance ou condensateur: il n'y a pas de restriction sur la forme ou les dimensions des composants associés au composant topologique de l'invention. De plus, le composant topologique selon l'invention, peut être supporté par des substrats stratifiés du type circuits imprimés, ou céramiques du type circuits hybrides classiques, ou métalliques du type tôle émaillée.
L'invention consiste en un composant topologique qui regroupe dans un petit volume multicouches, encapsulés dans un boîtier et fixés sur un substrat monocouche, tous les croisements et noeuds d'interconnexion d'un circuit électronique complexe. Si le nombre de noeuds d'interconnexion est trop élevé, plusieurs boîtiers du composant topologique peuvent être utilisés en association. Il est constitué par un substrat de petite dimension par rapport aux dimensions du support d'un circuit complexe: c'est une pastille de matériau semiconducteur, ou la face externe d'un chip-carrier. Sur ce substrat sont réalisés tous les croisements entre conducteurs, effectués sous forme de conducteurs métalliques disposés sur plusieurs couches séparées entre elles par des couches isolantes. Le réseau des interconnexions multicouches peut être réalisé soit selon une technologie sérigraphique, soit selon une technologie de diffusion dans une pastille de silicium, soit selon une technologie de connexion de points à points par l'intermédiaire de fils d'or ou d'aluminium.
De façon plus précise, l'invention consiste en un composant d'interconnexion topologique, comportant un substrat doté de connexions externes, caractérisé en ce qu'il regroupe les croisements entre conducteurs et les noeuds d'interconnexion d'un circuit électronique complexe, réalisé sur un support monocouche, dont les composants sont réunis aux bornes de connexions externes du composant d'interconnexion par des bandes métalliques non concourantes.
L'invention sera mieux comprise par la description de quelques exemples de réalisation, ces descriptions s'appuyant sur les figures suivantes qui représentent:
- figure 1: schéma simplifié du problème des croisements d'interconnexion d'un circuit complexe;
- figure 2: vue en coupe d'une solution d'interconnexion connue, par substrat multicouches;
- figure 3: vue en éclaté d'une solution d'interconnexion connue, par microboftier empilé;
- figure 4: vue simplifiée en coupe du composant topologique selon l'invention, dans une première forme de réalisation;
- figure 5: variante à la première forme de réalisation de l'invention;
- figure 6: schéma du câblage- du composant topologique dans sa première forme de réalisation;
- figure 7: le composant topologique selon l'invention, dans une deuxième forme de réalisation et son schéma de câblage ~
- figure 8: l'interconnexion d'un circuit complexe, au moyen du composant selon l'invention.
La figure 1 est destinée à schématiser le problème des interconnexions dans les circuits complexes. Sur un substrat 1, sont implantés un certain nombre de composants électroniques, tels que par exemple les composants de la série 21 22 et 23, qui doivent être interconnectés entre eux et avec d'autres composants de la série 31 32 33. Les composants 2 et 3 sont quelconques, c'est à dire que ce sont soit des composants actifs du type circuit intégré à faible degré d'intégration ou à haut degré d'intégration, soit des composants passifs du type résistances ou condensateurs. Le circuit complexe peut évidemment comporter également des composants discrets de type diode ou transistor.Ce qu'il faut considérer dans la figure 1 est l'interconnexion entre ces circuits: deux bornes d'entrée et de sortie seulement pour chaque composant ont été prises en considération alors qu'en fait les composants modernes ont jusqu'à 64 bornes d'accès. Lorsqu'il faut interconnecter entre eux de tels composants, il arrive obligatoirement, et quels que soient les moyens informatiques mis en oeuvre pour concevoir le réseau d'interconnexion, que des croisements aient lieu entre les conducteurs métalliques d'interconnexion. C'est ce qui a été représenté dans la région centrale 4, sur laquelle on voit que pour éviter les courts-circuits il est nécessaire de faire évoluer les conducteurs dans plusieurs niveaux isolés entre eux.
La figure 2 présente une vue très simplifiée de la solution la plus connue celle des substrats multicouches.
Sur un substrat 1 sont implantés deux composants tels que 22 et 31.
Ces composants comportent chacun un certain nombre de connexions extérieures, dont certaines sont réunies entre elles par des conducteurs métalliques gravés dans une première couche 5 déposée à la surface extérieure du support de circuit. La nécessité des croisements oblige à réunir d'autres connexions du circuit 22 et du circuit 31 par l'intermédiaire de conducteurs métalliques gravés dans une seconde couche métallique 6, qui est au coeur du support solide et qui est atteinte par l'intermédiaire de puits de métallisations, du type des trous métallisés. Enfin, d'autres connexions externes sont encore reliées entre elles au moyen de conducteurs métalliques gravés dans une troisième couche métallique 7 noyée à l'intérieur du support du circuit.Alors que la liaison en surface entre des connexions externes et les conducteurs de la couche 5 ne pose pas de problème, la liaison entre d'autres connexions externes et les conducteurs de la couche 6 nécessite une première série de trous métallisés et la liaison entre des connexions externes et les conducteurs de la couche 7 nécessite une seconde série de trous métallisés 11, lesquels doivent en outre passer entre les bandes conductrices de la couche 6. Les circuits muticouches actuels atteignent une dizaine de couches isolantes et conductrices et sont d'une très grande complexité tant de dessin que de réalisation. Leur prix de fabrication est en relation avec la difficulté de leur fabrication.
La figure 3 représente une autre forme d'interconnexion multicouches selon l'art connu.
Sur un premier substrat 12, qui est préférentiellement un chip-carrier du type de ceux qui sont utilisés dans les circuits hybrides, est déposé par exemple un premier circuit actif avec son interconnexion vers les connexions externes du chip-carrier 12. Sur un second chip-carrier 13 est déposé un second circuit actif avec ses métallisations vers les connexions externes du chip-carrier 13. Entre ces deux premiers chip-carriers, est intercalé un troisième chip-carrier sous forme d'une plaquette de céramique ou d'alumine, laquelle ne comporte que des métallisations sur une ou deux faces, métallisations qui obligatoirement ne sont pas concourrantes sur une même surface.L'empilement d'un certain nombre d'étages actifs et d'étages d'interconnexions, avec à chaque fois, une rondelle isolante de type mica ou silicone intercalée pour empêcher les court-circuits, permet d'obtenir des circuits complexes d'un volume global assez petit. Il s'agit donc d'un circuit complexe dont le volume a été réduit par un empilement selon une verticale.
Cependant, ce procédé nécessite d'utiliser toute une série de plaquettes de céramique sui sont de mêmes dimensions, de façon à pouvoir réaliser des interconnexions par l'extérieur du bloc obtenu après empilement au moyen de lignes de soudure. Cette nécessité apporte quelquefois des inconvénients, parce que tous les composants, tels que par exemple microprocesseurs ou mémoires ne sont pas livrés sur de tels chip-carriers, tous aux mêmes dimensions.
Le composant topologique selon l'invention apporte une réduction de l'encombrement global d'un circuit complexe en opérant non plus dans un sens vertical par empilement des blocs élémentaires du circuit, mais en opérant dans un plan horizontal: dans ces conditions, les composants, quels que soient leurs formes et quelles que soient les dimensions de leur boîtier, peuvent être associés. En outre, le composant topologique selon l'invention regroupe dans un seul petit volume tous les problèmes d'interconnexions multicouches et permet donc à la fois de faciliter la réalisation industrielle d'un circuit, et d'en abaisser le prix de revient puisque, désormais, seul un substrat monocouche, c'est à dire que au maximum ses deux faces principales sont conductrices, est nécessaire.
La figure 4 représente une vue en coupe simplifiée du composant topologique.
L'ensemble des noeuds et croisements d'interconnexion du circuit sont groupés dans une région correspondant à la surface du composant topologique et les différents réseaux conducteurs se croisent à différents niveaux 18, 19 et 20, isolés entre eux par des couches isolantes 21 et 22. Le dessin de la figure 4 représente trois couches de niveau conducteur, mais il est évident que le nombre de couches conductrices correspond et est adapté au besoin du réseau d'interconnexion à réaliser, dans la limite des possibilités de réalisation technologique.
Chaque niveau conducteur comprend des bandes conductrices qui ne se recoupent pas entre elles, puisque le but du composant topologique est précisément d'éviter les croisements. Les bandes conductrices sont réunies par un câblage adéquat, schématisé par les fils conducteurs 23 et 24, aux connexions externes 25 et 26 du composant topologique. La coupe ne permet de distinguer dans le plan du-dessin que deux connexions 23 et 24, et deux connexions externes 25 et 26, mais il est évident que le nombre de connexions souples et le nombre de connexions externes peut atteindre et dépasser 64 puisque des microboftiers à 64 connexions externes sont commercialisés. De même, si ce nombre doit être dépassé, la réalisation d'un composant topologique sur un substrat de circuit hybride comporte plus de 64 connexions entre dans le domaine de l'invention.
Le réseau de croisements qui constitue le composant topologique est supporté par un substrat 27, sur lequel sont regroupées les connexions externes, et il est envisageable de considérer la face libre inférieure du substrat 27 comme une face sur laquelle peut être déposée une couche suplémentaire 28 de connexion.
La réalisation pratique du composant topologique peut être faite de différentes manières. Un premier procédé consiste à déposer par sérigraphie une première couche conductrice puis une couche isolante, une seconde couche conductrice puis une seconde couche isolante, et ainsi de suite.
Chaque couche conductrice réunit un certain nombre de bandes conductrices, non concourrantes, correspondant à un niveau de l'interconnexion, tandis que chaque couche isolante occupe la totalité de la surface du composant.
Un second procédé consiste à déposer un premier réseau conducteur tel que 18 sous forme d'un film comparable aux films-conducteurs utilisés dans le procédé dit TAB (Tape Automatic Bonding ou transfert automatique de bande). Sur ce premier film, est collée une pellicule isolante par exemple un petit carré de feuille de matière plastique. Puis, un deuxième réseau de conducteurs tels que 19 est déposé sous la forme d'un second film TAB et ainsi de suite.
Les connexions entre les réseaux conducteurs 18, -19 et 20 d'une part et les connexions externes 25 et 26 d'autre part sont réalisées soit par soudure de fils d'or ou d'aluminium, soit par soudure collective sous la forme d'un film TAB adapté. Le seul impératif, logique par rapport aux nécessités du câblage, est que les connexions entre les connexions externes 25 et 26 du composant topologique, et les connexions externes des boîtiers de microcircuits - ceux qui étaient désignés par les séries 2 et 3 de la figure 1 - ne se recoupent pas sur le substrat du circuit complet.
La figure 4 représente le composant topologique réalisé sur un substrat 27 du type chip-carrier, comme ceux que l'on utilise dans les réalisations de circuits hybrides. En fait, le composant topologique peut également être réalisé sur une grille et encapsulé dans un boîtier tels que les boîtiers DIL couramment utilisés pour les circuits intégrés.
La figure 5 représente une variante de réalisation du composant topologique dans sa première forme.
Le composant topologique 29 déposé sur un substrat 27 et réuni aux connexions externes 25 et 26 par l'intermédiaire des fils de connexion 23 et 24, est réalisé sur une pastille de matériau semiconducteur dans laquelle les chemins conducteurs et les régions isolantes sont diffusés ou implantés en différentes couches selon la technologie des circuits intégrés. Cette réalisation est d'une mise en oeuvre plus- délicate qu'une suite de dépôts sérigraphiques superposés, mais elle présente de l'intérêt si le composant topologique doit être fabriqué en très grande série. Toutefois, il faut noter que la réalisation du composant topologique sous forme d'une pastille de matériau semiconducteur est plus limitée en nombre de couches que la réalisation précédente, selon la technologie sérigraphique.
La figure 6 représente une vue de trois-quart dans l'espace du composant topologique câblé sur son support dans sa première forme de réalisation.
Si on convient d'appeler 30 le composant topologique, qui est aussi bien la pastille de matériau semiconducteur 29 de la figure 5, que l'empilement de réseaux sérigraphiés de la figure 4, on voit sur la figure 6 que le composant topologique 30 est déposé sur un substrat 27, qui sert essentiellement à la manipulation et au raccordement électrique du réseau extérieur au réseau d'interconnexion du composant topologique. Sur la face supérieure du composant topologique sont disposés un nombre adéquat de plots de connexion 31, et des connexions internes par fils ou par circuits TAB sont réalisés entre les plots 31 du composant topologique et les connexions externes 25 et 26 du substrat par l'intermédiaire de fils 23 et 24.
On a représenté schématiquement deux connexions qui sont visibles, en traits continus sur la surface libre du composant topologique 30, tandis que des connexions cachées, réalisées en traits discontinus se trouvent dans différentes couches à l'intérieur du volume du composant topologique.
De la même façon, et dans le seul but de simplifier le dessin, un petit nombre seulement d'interconnexions et de connexions extérieures et intérieures ont été représentées sur la figure 6: mais comme il a été dit le nombre de couches, le nombre d'interconnexions et le nombre de connexions externes dépendent de la complexité du circuit.
Le substrat 27 de la figure 6, sur lequel est déposé le composant topologique 30, est coupé et seule sa partie supérieure est représentée. La raison en est que le boîtier d'encapsulation du composant topologique, c'est à dire la forme et la matière du substrat 27 peuvent être variables. Comme il a été dit, le composant topologique peut ête encapsulé dans un boîtier chipcarrier, et alors les connexions externes 25 et 26 sont repliées sous le substrat 27. Mais le composant topologique peut également être encapsulé dans un boîtier de circuit intégré de type DIL, et dans ce cas les connexions externes ne se trouvent que sur deux faces opposées du substrat 27 et elles se prolongent par des pattes de sortie qui sont soudées sur le substrat général du circuit complexe.
La figure 7 représente une vue de dessus du composant topologique dans une seconde forme de réalisation.
Sur un substrat 27 muni de connexions extérieures 25 et 26, est fixée la pastille 30 du composant topologique. Cette pastille est en un matériau isolant électriquement. Elle comporte sur son pourtour, sur sa face libre d'accès, un nombre adéquat de plots de métallisations 31, lesquels sont réunis aux connexions externes 25 et 26 par des fils de connexion ou par un film de type TAB 32.
A l'intérieur du périmètre défini par les plots métallisés 31, sont déposés, par sérigraphie ou par dépôt sous vide, un nombre adéquat de plots métallisés 33.
Les interconnexions, c'est à dire plus spécialement les croisements entre conducteurs, sont réalisées par soudure de fils 34 entre les plots extérieurs 31 et un ou plusieurs plots intérieurs 33.
De tels câblages, avec des fils d'or ou d'aluminium qui se croisent à différents niveaux, sont pratiqués pour le montage de transistors de puissance ou de circuits intégrés. Les petites dimensions et le faible pas que franchissent les fils permettent d'envisager de telles solutions sans qu'il y ait fléchissement des fils qui, se couchant, se court-circuitraient entre eux. En outre, lorsque le réseau d'interconnexion à la surface de la pastille 30 a été réalisé, une goutte d'une matière durcissable telle qu'une silicone est déposée de façon à immobiliser les fils dans leurs différentes positions sur différents niveaux.
La figure 8 reprend le schéma de la figure 1 et montre comment est résolu le problème des interconnexions grâce au composant topologique selon l'invention.
Sur le même substrat 1 qu'en figure 1, sont disposés les mêmes composants actifs ou passifs, encapsulés dans des boîtiers quelconques, et qui sont symbolisés par les composants des séries 2 et 3. Mais la nécessité d'un support multicouches pour les croisements entre interconnexions est supprimée par la présence du composant topologique 35, lequel est réuni aux différents composants du circuit complexe par des connexions ne se coupant pas. Le composant topologique 35 de la figure 8 est, selon le cas, soit le composant multicouches correspondant aux formes de réalisation des figures 4 et 5, soit le composant #multifilaires correspondant à la seconde forme de réalisation de la figure 7.
Les différentes technologies évoquées pour réaliser le composant topologique dans ses différentes formes sont des topologies parfaitement connues et classiques pour l'homme de l'art. Le fondement de l'invention étant de regrouper sur une petite surface et dans un petit volume l'ensemble des noeuds et croisements d'interconnexion, plutôt que de les laisser répartis sur la totalité de la surface du support du circuit complexe, il en découle que toute modification évidente pour l'homme de l'art dans la façon de réaliser les interconnexions entre dans le domaine de l'invention qui est précisé par les revendications ci-après.

Claims (10)

REVENDICATIONS
1. Composant d'interconnexion topologique, comportant un substrat (27) doté de connexions externes (25, 26), caractérisé en ce qu'il regroupe les croisements entre conducteurs et les noeuds d'interconnexion d'un circuit électronique complexe, réalisé sur un support monocouche, dont les composants sont réunis aux bornes de connexions externes du composant d'interconnexion par des bandes métalliques non concourantes.
2. Composant d'interconnexion selon la revendication 1, caractérisé en ce qu'il est constitué par un circuit multicouches localisé, dans lequel les conducteurs sont situés dans une pluralité de niveaux conducteurs (18, 19, 20), séparés entre eux par une pluralité de niveaux isolants (21, 22), les croisements entre conducteurs étant effectués par les connexions internes (23, 24) entre les niveaux conducteurs (18, 19, 20) et les connexions externes (25, 26) d'accès au composant topologique, solidaires du substrat (27) sur lequel est réalisé le composant topologique, et qui sert d'embase d'encapsulation.
3. Composant d'interconnexion topologique selon la revendication 2, caractérisé en ce que le circuit multicouches est réalisé par technique sérigraphique, par dépôt sur un substrat isolant (27) d'une pluralité de couches conductrices (18, 19, 20) et isolantes (21, 22) alternées, chaque couche conductrice comportant une pluralité de conducteurs non concourants.
4. Composant d'interconnexion topologique selon la revendication 2, caractérisé en ce que le circuit multicouches est réalisé par collage sur un substrat isolant (27) d'une pluralité de films métalliques (18, 19, 20) découpés selon la technique dite de transfert automatique de bandes (TAB) et de films en matériau isolant (21, 22), alternés.
5. Composant d'interconnexion topologique selon la revendication 2, caractérisé en ce que le circuit multicouches est réalisé dans une pastille de matériau semiconducteur (29) dans laquelle les conducteurs, non concourants, sont diffusés ou implantés, à différents niveaux isolés par des couches isolantes (oxyde ou nitrure).
6. Composant d'interconnexion topologique selon la revendication 2, caractérisé en ce que le circuit multicouches est réalisé sur un substrat isolant (27), comportant une pluralité de plots métalliques (31 et 33), par soudure de fils métalliques (34) réunissant les plots métalliques deux à deux, les fils, situés dans une pluralité de niveaux selon la distance entre plots reliés, étant maintenus en place et isolés par un polymère coulé et durcissable.
7. Composant d'interconnexion topologique selon l'une quelconque des revendications 1 à 6, caractérisé en ce qu'il est encapsulé dans un microbottier céramique du type "chip-carrier", muni de connexions externes (25, 26) sur ses quatre côtés.
8. Composant d'interconnexion topologique selon l'une quelconque des revendications 1 à 6, caractérisé en ce qu'il est encapsulé dans un microbottier, du type "dual in line", muni de connexions externes (25, 26) embrochables, sur deux côtés.
9. Composant d'interconnexion topologique selon l'une quelconque des revendications 7- ou 8, caractérisé en ce que les connexions internes (23, 24) entre le circuit multicouches et les connexions externes (25, 26) sont effectuées par des films métalliques (23, 24).
10. Composant d'interconnexion topologique selon l'une quelconque des revendications 7 ou 8, caractérisé en ce que les connexions internes (23, 24) entre le circuit multicouches et les connexions externes (25, 26) sont effectuées par une opération collective de transfert automatique de bandes métalliques (32).
FR8026410A 1980-12-12 1980-12-12 Composant d'interconnexion topologique Granted FR2496341A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR8026410A FR2496341A1 (fr) 1980-12-12 1980-12-12 Composant d'interconnexion topologique

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR8026410A FR2496341A1 (fr) 1980-12-12 1980-12-12 Composant d'interconnexion topologique

Publications (2)

Publication Number Publication Date
FR2496341A1 true FR2496341A1 (fr) 1982-06-18
FR2496341B1 FR2496341B1 (fr) 1984-07-20

Family

ID=9249000

Family Applications (1)

Application Number Title Priority Date Filing Date
FR8026410A Granted FR2496341A1 (fr) 1980-12-12 1980-12-12 Composant d'interconnexion topologique

Country Status (1)

Country Link
FR (1) FR2496341A1 (fr)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2565032A1 (fr) * 1984-05-25 1985-11-29 Inf Milit Spatiale Aeronaut Dispositif de repartition de potentiel electrique et boitier de composant electronique incorporant un tel dispositif
US8359740B2 (en) 2008-12-19 2013-01-29 3D Plus Process for the wafer-scale fabrication of electronic modules for surface mounting

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2191406A1 (fr) * 1972-06-30 1974-02-01 Ibm
FR2340288A1 (fr) * 1976-02-03 1977-09-02 Ibm Procede de fabrication d'une ceramique a multicouches
FR2404990A1 (fr) * 1977-10-03 1979-04-27 Cii Honeywell Bull Substrat d'interconnexion de composants electroniques a circuits integres, muni d'un dispositif de reparation
FR2439438A1 (fr) * 1978-10-19 1980-05-16 Cii Honeywell Bull Ruban porteur de dispositifs de traitement de signaux electriques, son procede de fabrication et application de ce ruban a un element de traitement de signaux
FR2456388A1 (fr) * 1979-05-10 1980-12-05 Thomson Brandt Microboitier de circuit electronique, et circuit hybride comportant un tel microboitier

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2191406A1 (fr) * 1972-06-30 1974-02-01 Ibm
FR2340288A1 (fr) * 1976-02-03 1977-09-02 Ibm Procede de fabrication d'une ceramique a multicouches
FR2404990A1 (fr) * 1977-10-03 1979-04-27 Cii Honeywell Bull Substrat d'interconnexion de composants electroniques a circuits integres, muni d'un dispositif de reparation
FR2439438A1 (fr) * 1978-10-19 1980-05-16 Cii Honeywell Bull Ruban porteur de dispositifs de traitement de signaux electriques, son procede de fabrication et application de ce ruban a un element de traitement de signaux
FR2456388A1 (fr) * 1979-05-10 1980-12-05 Thomson Brandt Microboitier de circuit electronique, et circuit hybride comportant un tel microboitier

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
EXBK/77 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2565032A1 (fr) * 1984-05-25 1985-11-29 Inf Milit Spatiale Aeronaut Dispositif de repartition de potentiel electrique et boitier de composant electronique incorporant un tel dispositif
EP0166634A1 (fr) * 1984-05-25 1986-01-02 Thomson-Csf Dispositif de répartition de potentiel électrique, et boîtier de composant électronique incorporant un tel dispositif
US8359740B2 (en) 2008-12-19 2013-01-29 3D Plus Process for the wafer-scale fabrication of electronic modules for surface mounting

Also Published As

Publication number Publication date
FR2496341B1 (fr) 1984-07-20

Similar Documents

Publication Publication Date Title
EP0583201B1 (fr) Module multi-puces à trois dimensions
TWI389285B (zh) 半導體裝置及使用其之半導體模組
JP3499202B2 (ja) 半導体装置の製造方法
CN101188231B (zh) 半导体器件和半导体晶片及其制造方法
US20090127682A1 (en) Chip package structure and method of fabricating the same
EP1011133B1 (fr) Composant microélectronique CMS enrobé, notamment pour un dispositif médical implantable actif, et son procédé de fabrication
JPS6355213B2 (fr)
JP2012253392A (ja) モールド再構成ウェハーを利用したスタックパッケージ及びその製造方法
KR20010060343A (ko) 반도체 장치 및 반도체 장치 제조 방법
EP0325068B1 (fr) Structure microélectronique hybride modulaire à haute densité d'intégration
EP3089211B1 (fr) Procede d'encapsulation d'un circuit electronique
EP3261116B1 (fr) Procede de fabrication collective de modules electroniques 3d
JPH0338043A (ja) 半導体集積回路装置
US6627986B2 (en) Substrate for semiconductor device and semiconductor device fabrication using the same
EP0484257B1 (fr) Circuit intégré à boîtier moulé comprenant un dispositif de réduction de l'impédance dynamique
JP4046568B2 (ja) 半導体装置、積層型半導体装置およびそれらの製造方法
FR2496341A1 (fr) Composant d'interconnexion topologique
JP4009380B2 (ja) 半導体チップの製造方法
FR2489592A1 (fr) Micro-boitier ceramique d'encapsulation de circuit electronique
US10978432B2 (en) Semiconductor package
FR2486307A1 (fr) Embase du genre boitier ou support pour microplaquette a semi-conducteurs
JP5966330B2 (ja) 半導体チップおよび半導体パッケージ
JPH04284663A (ja) 半導体装置
EP0282396A1 (fr) Structure de circuit hybride complexe et procédé de fabrication
EP0403343B1 (fr) Circuit hybride fonctionnant sous haute tension

Legal Events

Date Code Title Description
ST Notification of lapse