FR2590105A1 - Ensemble a paillette comprenant un substrat de cablage multicouche - Google Patents

Ensemble a paillette comprenant un substrat de cablage multicouche Download PDF

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Abstract

ENSEMBLE A PAILLETTE COMPRENANT UN SUBSTRAT DE CABLAGE MULTICOUCHE, ET UN RESEAU DE PLOTS DE CONTACT OFFRANT LA POSSIBILITE D'EFFECTUER UNE MODIFICATION DE CABLAGE, FORMES SUR LA COUCHE SUPERIEURE DU SUBSTRAT. L'ENSEMBLE COMPREND EN OUTRE UNE PLURALITE DE PUCES A CIRCUITS INTEGRES MONTEE SUR LE SUBSTRAT. CHAQUE PLOT COMPORTE UNE PARTIE CONDUCTRICE DE CONNEXION ET UNE PARTIE CONDUCTRICE SEPARABLE RELIANT UNE PUCE A UNE COUCHE DU SUBSTRAT ET RELIEE INTEGRALEMENT A LA PARTIE CONDUCTRICE DE CONNEXION. UNE CONNEXION EST INTERROMPUE PAR DECOUPAGE DE LA PARTIE CONDUCTRICE SEPARABLE PUIS CONNEXION D'UN FIL AU CONDUCTEUR DE CONNEXION AFIN DE MODIFIER LE CABLAGE. LES PUCES A CIRCUITS INTEGRES SONT MONTEES SUR LE SUBSTRAT EN UTILISANT UN BARRAGE A SOUDURE EN POLYIMIDE FORMEE PAR APPLICATION D'UNE SOLUTION DE PRECURSEUR DE POLYIMIDE PHOTOSENSIBLE SUR LE SUBSTRAT, D'OU UN BON CONTACT ENTRE LES PUCES ET LE SUBSTRAT.

Description

1. La présente invention concerne un ensemble à paillette dans lequel des
puces à circuits intégrés sont
montées sur un substrat de câblage multi-couche en utili-
sant une structure de barrage à soudure améliorée formée sur celle-ci. Dans l'art antérieur, lorsqu'une modification
technique était nécessitée dans un substrat de câblage multi-
couche on utilisait un procédé de modifications de câblage tel que celui décrit dans A.J. Blodgett, D.R. Barbour, Thermal Conduction Module: A High-Performance Ilultilayer Ceramic Package, IBII J. DEVELOP. 26, pp. 30 à 36 (1982) ou
dans le brevet des Etats-Unis d'Amérique n 4 245 273. Con-
formément à ce procédé, dans un module à paillette multi-
couche tel que celui représenté dans la figure 1, un subs-
trat de câblage multi-couche comporte des couches de redis-
tribution, des couches de répartition de signaux et des cou-
ches de répartition de puissance, et un réseau de plots de 2.
contact permettant d'effectuer une modification de cS-
blage est formé sur une couche supérieure du substrat de câblage multicouche, chaque plot de contact comportant
un câblage conducteur connecté entre une couche conduc-
trice interne et une puce, et une partie conductrice de
connexion reliée au câblage conducteur et utilisée lors-
qu'une modification technique est nécessaire. Lorsqu'une
modification technique est nécessaire, un câblage conduc-
teur à la surface du substrat est coupé, pour séparer électriquement la couche conductrice interne de la puce, un fil étant ensuite connecté à la partie conductrice de
connexion en utilisant par exemple une liaison par ultra-
sons. Par conséquent, ce procédé peut fournir la possibi-
lité d'effectuer des modifications techniques, ce qui est essentiel lors de la phase de conceptionet de mise au point du système, mais présente l'inconvénient décrit ci-après que le fait que le câblage conducteur et que la partie conductrice de connexion ont des rôles différents l'un de
l'autre, n'a pas été pris en compte. En effet, conformé-
ment à ce procédé, le câblage conducteur à couper etla par-
tie conductrice de connexion à laquelle un fil est connec-
té, sont formés par le même processus, ce qui a pour ré-
sultat que le câblage conducteur devant être coupé a la même structure que la partie conductrice de connexion.Un tel plotde contact pour modifications techniques dans
le substrat de câblage multi-couche décrit dans les réfé-
rences mentionnées ci-dessus, est décrit en se référant à
la figure 2. Le plot de contact comprend deux parties con-
ductrices de connexion 11 et une partie de câblage conduc-
teur 12 devant être coupée ou séparée (qui sera désignée ci-après par le terme de "partie conductrice séparable") aucune différence n'existant entre les deux parties 11 et 12
c'est-à-dire qu'elles utilisent le même matériau conduc-
teur et que leurs parties conductrices ont la même épais-
seur. Cependant, les buts et les r8les de la partie 3.
conductrice de connexion et de la partie conductrice sépa-
rable sont fondamentalement différents les uns des autres.
Plus précisément, les parties conductrices de connexion sont des parties auxquelles des câblages destinés à des modifications techniques et des conducteurs de circuits
intégrés sont connectés nécessitant d'excellentes caracté-
ristiques de soudage, de liaison par thermo-compression ou de liaison par ultrasons, etc. Par ailleurs, la partie conductrice séparable doit jouer le rôle de conducteur
à haute fiabilité dans les conditions normales de fonction-
nement et doit être capable d'être facilement coupée lors-
que cela est nécessaire. Conformément au procédé classique mentionné cidessus, la partie conductrice de connexion et la partie conductrice séparable qui ont des rôles différents, ont été formées de telle manière qu'elles aient la même structure.Par conséquent, elle ne présente pas suffisamment
de caractéristiques individuelles.
Néanmoins, lors de la réalisation d'un semi-
conducteur, en particulier lorsque des puces à circuits intégrés telles que des flip chips sont fixées sur un substrat de câblage multi-couche, une partie retenant la soudure appelée "barrage à soudure" est prévue sur le substrat pour retenir la soudure fondue à l'intérieur d'une zone prédéterminée afin qu'elle ne s'écoule pas vers des parties non souhaitées. Par conséquent, chaque puce a une face liée au substrat au moyen d'une soudure retenue par
le barrage à soudure.
Un procédé pour former ce barrage à soudure dans des parties pour soudure sur un substrat utilisant une résine polyimide est décrit par exemple dans la demande de brevet japonais na 55-43252. Ce procédé comprend les étapes consistant à appliquer une solution de prépolymère de polyimide non-photosensible sur un motif métallique, à la soumettre à un traitement thermique pour produire une couche de résine polyimide, puis a décaper la couche de 4.
résine polyimide en utilisant un agent photorésistant,etc.
pour former le motif souhaité de barrage à soudure. Cepen-
dant, lorsqu'on utilise ce procédé, comme la couche de ré-
sine polyimide est d'abord formée et qu'elle est ensuite décapée, le nombre d'étapes de traitement nécessaire
augmente, ce qui a pour conséquence que le temps de réali-
sation du barrage à soudure est long.
En outre, ce procédé présente l'inconvénient que,
comme il existe peu d'agents photorésistants pouvant tolé-
rer un agent décapant ou un agent d'attaque de la résine polyimide, il est difficile de former un motif ayant une
précision et une densité élevées.
Compte tenu de ce qui précède, le but de la pré-
sente invention est de fournir un ensemble à paillette dans lequel des puces à circuits intégrés sont montées sur un
substrat de câblage multi-couche par utilisation d'un nou-
veau barrage à soudure de résine polyimide ne présentant
plus les inconvénients de l'art antérieur.
Conformément à la présente invention, il est four-
ni un ensemble à paillette comprenant: un substrat de cdbla-
ge multi-couche,une pluralité de puces à aircuits intégrés
montées sur le substrat de câblage multi-couche, et un ré-
seau de plots de contact offrant la possibilité d'effectuer une modification de câblage formé sur la couche supérieure
du substrat de câblage multi-couche, chaque plot compre-
nant une partie conductrice de connexion et une partie conductrice séparable reliées à la partie conductrice de connexion, la partie conductrice séparable connectant au moins l'une des puces a une couche conductrice interne correspondante, la partie conductrice de connexion ayant une configuration de couches conductrices différente
de celle de la partie conductrice de connexion.
5.
Les puces à circuits intégrés peuvent être mon-
tées sur le substrat de câblage multi-couche au moyen d'un barrage à soudure en résine polyimide. La résine polyimide peut être appliquée au substrat sous la forme d'une solution de précurseur de polyimide photosensible.
Le substrat de câblage multi-couche peut résis-
ter à des températures supérieures à 300 C. Le substrat de câblage multicouche peut être constitué par un substrat céramique. Le procédé de formation du barrage à soudure peut comprendre les opérations consistant à effectuer une enduction centrifuge d'un vernis polyimide photosensible sur le substrat de câblage multi-couche, à le sécher dans une étuve,à effectuer des traitements d'exposition et de
développement, et à effectuer un traitement thermique.
Les caractéristiques et avantages de l'ensemble à paillette de la présente invention apparaîtront à la
lecture de la description ci-après, faite en référence
aux dessins annexés dans lesquels: La figure 1 est une vue en coupe fragmentaire
représentant'la structure d'un module à paillette multi-
couche;
La figure 2 est une vue en perspective représen-
tant schématiquement un exemple d'un plot de contact pour modifications techniques de l'art antérieur; La figure 3 est une vue en coupe illustrant un
barrage à soudure formé sur un substrat de câblage multi-
couche de la présente invention.
6. On décrit ci-après un mode de réalisation préféré d'un barrage à soudure utilisé pour le montage de puces à circuits intégrés sur un substrat de câblage multi-couche
en se référant à la figure 3.
Dans ce mode de réalisation, on utilise un subs- trat multi-couche céramique destiné à recevoir un barrage
à soudure. Afin de pouvoir utiliser un polyimide comme ma-
tériau constituant le barrage à soudure, il est nécessaire
d'utiliser un matériau de substrat pouvant tolérer des tempé-
ratures dépassant 300"C. Le substrat céramique peut satis-
faire àcette condition. Il est inutile de préciser que des circuits conducteurs sont formés dans des couches internes
et dans une couche de surface du substrat multi-couche céra-
mique 1, bien qu'ils soient omis de l'illustration. Le subs-
trat est muni sur sa surface supérieure de couches de revê-
tement de cuivre 2, et de couches de revêtement de palladium 3 respectivement formées sur les couches de revêtement de
cuivre 2. Par conséquent, des parties conductrices de soudu-
re sont formées par ces couches 2 et 3. Chaque couche de re-
vêtement de cuivre 2 forme, sur une couche isolante, un motif conducteur de l'autre câblage nécessaire en association avec
la partie conductrice servant à la soudure. Il est bien con-
nu que le cuivre présente d'excellentes caractéristiques en ce qui concerne le soudage lorsqu'on utilise une soudure étain-plomb (Sn-Pb). Sur la couche de revêtement de cuivre 2, un revêtement de palladium est appliqué pour former la
couche de revêtement de palladium 3.
Sur le substrat sur lequel la couche de revête-
ment de cuivre 2 et la couche de revêtement de palladium 3 sont formées, on forme un barrage à soudure 4 constitué 7. d'une résine polyimide appliquée sur le substrat 1 sous la forme d'un précurseur de polyimide photosensible. Lors de la formation du barrage à soudure 4, un vernis polyimide photosensible est appliqué sur le substrat 1 au moyen d'une tournette, etc. avant d'effectuer un séchage en étuve.On effectue ensuite un traitement d'exposition puis un traitement de développement en utilisant un agent de développement particulier. Dans ce cas, comme la surface
de la partie conductrice est formée par la couche de palla-
dium, il ne reste pas de résidus de développement.Un trai-
tement thermique est ensuite effectué pour former le barrage à soudure 4 constitué de polyimide. Le vernis polyimide photosensible peut être un vernis photographique désigné
UR-3100 fabriqué par la TORAY INDUSTRIES, INC.
Une fois le barrage à soudure 4 formé, une soudu-
re est effectuée pour former les couches de soudure 5. Dans
ce cas, comme la surface de la partie conductrice est cons-
tituée par la couche de palladium, il est impossible que le barrage à soudure 4 se sépare. Par conséquent, un soudage d'excellente qualité a été effectué. Pour cette raison,
le palladium est très efficace en ce qui concerne l'élimina-
tion des résidus de développement du vernis de polyimide, la précision de la soudure et la qualité du contact avec
le polyimide.
Pour confirmer expérimentalement cet effet, deux
types de substrats de câblage sont prépares. Dans un pre-
mier substrat, une partie conductrice pour la soudure est
formée et d'autres parties de câblage nécessaires sont for-
mées par dépôt de cuivre. Par ailleurs, un second substrat est réalisé de telle manière qu'un revêtement d'or est en
outre appliqué sur le revêtement de cuivre du premier subs-
trat. Le barrage à soudure 4 mentionné ci-dessus, constitué de polyimide est ensuite formé sur les deux substrats. On trouve que lorsqu'on utilise le premier substrat, il reste des résidus de développement, empêchant la formation d'une 8.
partie conductrice de qualité satisfaisante pour la soudu-
re. Au contraire, lorsqu'on utilise le second substrat, les résidus de développement n'apparaissent pas. Cependant, l'inconvénient du second substrat est que le barrage de soudure 4 se décolle de la surface conductrice, lors de l'opération de soudage, ce qui conduit à l'apparition
de parties défectueuses.
Comme mentionné ci-dessus, conformément au pro-
cédé de fabrication du barrage à soudure, la première cou-
che de revêtement de palladium est formée sur la couche de revêtement de cuivre pour former la partie conductrice de
soudure. Un barrage à soudure en résine polyimide est ensui-
te formé par application d'une solution de précurseur de po-
lyimide photosensible sur le substrat. Cela fournit par con-
séquent un contact de bonne qualité entre le palladium et le polyimide. Un barrage à soudure en résine polyimide peut
donc être formé avec une précision et une densité élevées.
En outre, ce barrage de soudure peut être facilement formé par une série de traitements d'application d'une solution
de précurseur de polyimide photosensible, de séchage, d'expo-
sition, de développement et de thermodurcissement. Cela faci-
lite en particulier le développement d'une pellicule de pré-
curseur de polyimide photosensible.
La présente invention n'est pas limitée aux exemples de réalisation qui viennent d'être décrits, elle
est au contraire susceptible de modifications et de varian-
tes qui apparaîtront à l'homme de l'art.
9.

Claims (4)

REVENDICATIONS
1 - Ensemble à paillette comprenant: a) un substrat de câblage multicouche (1); b) une pluralité de puces à circuits intégrés montées sur ledit substrat de cablage multi-couche; et
c) un réseau de plots de contact offrant la pos-
sibilité d'effectuer des modifications de câblage, formé
sur la couche supérieure dudit substrat de câblage multi-
couche, chacun desdits plots de contact comprenant une
O10 partie conductrice de connexion et une partie conduc-
trice séparable reliée à ladite partie conductrice de connexion, ladite partie conductrice séparable reliant au moins l'une desdites puces à une couche conductrice interne correspondante, ladite partie conductrice de connexion ayant une configuration de couche conductrice différente de celle de ladite partie conductrice séparable, de telle façon que, lorsqu'une modification technique est nécessitée, ladite partie conductrice séparable est séparée de ladite partie conductrice de connexion, et qu'un fil est ensuite connecté à ladite partie conductrice de connexion, afin d'établir une modification de câblaqe, caractérisé en ce que ladite pluralité de puces à circuits intégrés est montée sur ledit substrat (1) de câblage multi-couche au moyen d'un barrage (4) à soudure en
résine polyimide.
2 - Ensemble à paillette selon la revendication 1, caractérisé en ce que ladite résine polyimide est appliquée audit substrat sous la forme d'une solution de précurseur de
polyimide photosensible.
10.
3 - Ensemble à paillette selon la revendication 1.
caractérisé en ce que ledit substrat de cablage multi-couche
peut résister à des températures supérieures à 300 C.
4 - Ensemble à paillette selon la revendication 3, caractérisé en ce que ledit substrat de câblage multi-
couche est constitué par un substrat céramique.
- Procédé pour la formation d'un ensemble à pail-
lette selon la revendication 1, en particulier pour la for-
mation dudit barrage (4) à soudure, comprenant les opérations consistant à effectuer une application centrifuge d'un vernis
polyimide photosensible sur ledit substrat de câblage multi-
couche,à le sécher dans une étuve, à effectuer un traite-
ment d'exposition et de développement, et à effectuer un
traitement thermique.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0319827A2 (fr) * 1987-12-11 1989-06-14 Hitachi, Ltd. Méthode de câblage et appareil pour cartes de circuit électroniques ou équivalent
EP0349756A2 (fr) * 1988-05-30 1990-01-10 Canon Kabushiki Kaisha Méthode de fabrication de dispositif de circuit électrique
WO2019068969A1 (fr) * 2017-10-06 2019-04-11 Auxel Connecteur multicouche a conducteurs isoles par emaillage

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367208A (en) 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
US5106461A (en) * 1989-04-04 1992-04-21 Massachusetts Institute Of Technology High-density, multi-level interconnects, flex circuits, and tape for tab
US4980034A (en) * 1989-04-04 1990-12-25 Massachusetts Institute Of Technology High-density, multi-level interconnects, flex circuits, and tape for TAB
US5377124A (en) * 1989-09-20 1994-12-27 Aptix Corporation Field programmable printed circuit board
US5400262A (en) * 1989-09-20 1995-03-21 Aptix Corporation Universal interconnect matrix array
US5055973A (en) * 1990-01-17 1991-10-08 Aptix Corporation Custom tooled printed circuit board
US5077451A (en) * 1990-01-17 1991-12-31 Aptix Corporation Custom tooled printed circuit board
DE69133311T2 (de) * 1990-10-15 2004-06-24 Aptix Corp., San Jose Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung
US5155577A (en) * 1991-01-07 1992-10-13 International Business Machines Corporation Integrated circuit carriers and a method for making engineering changes in said carriers
DE69207507T2 (de) * 1991-02-25 1996-09-12 Sumitomo Electric Industries Leiterplatte
EP0518701A3 (en) * 1991-06-14 1993-04-21 Aptix Corporation Field programmable circuit module
US5243140A (en) * 1991-10-04 1993-09-07 International Business Machines Corporation Direct distribution repair and engineering change system
US6077725A (en) * 1992-09-03 2000-06-20 Lucent Technologies Inc Method for assembling multichip modules
US5294754A (en) * 1992-12-24 1994-03-15 Iternational Business Machines Corporation Direct write EC single metal layer
US5917229A (en) * 1994-02-08 1999-06-29 Prolinx Labs Corporation Programmable/reprogrammable printed circuit board using fuse and/or antifuse as interconnect
US5726482A (en) * 1994-02-08 1998-03-10 Prolinx Labs Corporation Device-under-test card for a burn-in board
US5813881A (en) * 1994-02-08 1998-09-29 Prolinx Labs Corporation Programmable cable and cable adapter using fuses and antifuses
US5572409A (en) * 1994-02-08 1996-11-05 Prolinx Labs Corporation Apparatus including a programmable socket adapter for coupling an electronic component to a component socket on a printed circuit board
US5537108A (en) * 1994-02-08 1996-07-16 Prolinx Labs Corporation Method and structure for programming fuses
US5808351A (en) * 1994-02-08 1998-09-15 Prolinx Labs Corporation Programmable/reprogramable structure using fuses and antifuses
US5834824A (en) * 1994-02-08 1998-11-10 Prolinx Labs Corporation Use of conductive particles in a nonconductive body as an integrated circuit antifuse
US5962815A (en) * 1995-01-18 1999-10-05 Prolinx Labs Corporation Antifuse interconnect between two conducting layers of a printed circuit board
KR100307776B1 (ko) * 1995-06-06 2001-11-22 엔도 마사루 프린트배선판
US5906042A (en) * 1995-10-04 1999-05-25 Prolinx Labs Corporation Method and structure to interconnect traces of two conductive layers in a printed circuit board
US5767575A (en) * 1995-10-17 1998-06-16 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US6034427A (en) * 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US6104082A (en) * 1998-04-24 2000-08-15 International Business Machines Corporation Metallization structure for altering connections
US6777314B2 (en) * 2002-08-02 2004-08-17 Lsi Logic Corporation Method of forming electrolytic contact pads including layers of copper, nickel, and gold
JP2008288285A (ja) * 2007-05-15 2008-11-27 Sharp Corp 積層基板の切断方法、半導体装置の製造方法、半導体装置、発光装置及びバックライト装置
US8210422B2 (en) * 2009-09-30 2012-07-03 Apple Inc. Solder containment brackets
US8394713B2 (en) * 2010-02-12 2013-03-12 Freescale Semiconductor, Inc. Method of improving adhesion of bond pad over pad metallization with a neighboring passivation layer by depositing a palladium layer
CN104051384B (zh) * 2013-03-13 2017-09-29 台湾积体电路制造股份有限公司 半导体器件的封装方法和装置
US9082870B2 (en) * 2013-03-13 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of packaging semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2121168A5 (fr) * 1970-12-30 1972-08-18 Lucas Industries Ltd
EP0083406A2 (fr) * 1981-12-31 1983-07-13 International Business Machines Corporation Module pour supporter des composants électriques
CH643089A5 (en) * 1981-08-14 1984-05-15 Ebauchesfabrik Eta Ag Method of mounting an integrated circuit board on a substrate

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3619725A (en) * 1970-04-08 1971-11-09 Rca Corp Electrical fuse link
US3691290A (en) * 1970-12-14 1972-09-12 Ibm Deletable conductor line structure
US3726002A (en) * 1971-08-27 1973-04-10 Ibm Process for forming a multi-layer glass-metal module adaptable for integral mounting to a dissimilar refractory substrate
US3766308A (en) * 1972-05-25 1973-10-16 Microsystems Int Ltd Joining conductive elements on microelectronic devices
FR2210881B1 (fr) * 1972-12-14 1976-04-23 Honeywell Bull
US4176443A (en) * 1977-03-08 1979-12-04 Sgs-Ates Componenti Elettronici S.P.A. Method of connecting semiconductor structure to external circuits
US4166279A (en) * 1977-12-30 1979-08-28 International Business Machines Corporation Electromigration resistance in gold thin film conductors
JPS5914628B2 (ja) * 1978-09-20 1984-04-05 三菱電機株式会社 進角度制御装置
US4221047A (en) * 1979-03-23 1980-09-09 International Business Machines Corporation Multilayered glass-ceramic substrate for mounting of semiconductor device
US4245273A (en) * 1979-06-29 1981-01-13 International Business Machines Corporation Package for mounting and interconnecting a plurality of large scale integrated semiconductor devices
US4407007A (en) * 1981-05-28 1983-09-27 International Business Machines Corporation Process and structure for minimizing delamination in the fabrication of multi-layer ceramic substrate
US4549200A (en) * 1982-07-08 1985-10-22 International Business Machines Corporation Repairable multi-level overlay system for semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2121168A5 (fr) * 1970-12-30 1972-08-18 Lucas Industries Ltd
CH643089A5 (en) * 1981-08-14 1984-05-15 Ebauchesfabrik Eta Ag Method of mounting an integrated circuit board on a substrate
EP0083406A2 (fr) * 1981-12-31 1983-07-13 International Business Machines Corporation Module pour supporter des composants électriques

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IBM TECHNICAL DISCLOSURE BULLETIN, vol. 25, no. 4, septembre 1982, pages 1952-1953, New York, US; J.C.EDWARDS: "Photo-defined lamination for chip bonding" *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0319827A2 (fr) * 1987-12-11 1989-06-14 Hitachi, Ltd. Méthode de câblage et appareil pour cartes de circuit électroniques ou équivalent
EP0319827A3 (en) * 1987-12-11 1990-01-17 Hitachi, Ltd. Wiring method and apparatus for electronic circuit boards or the like
US4934044A (en) * 1987-12-11 1990-06-19 Hitachi, Ltd. Wiring method and apparatus for electronic circuit boards or the like
EP0349756A2 (fr) * 1988-05-30 1990-01-10 Canon Kabushiki Kaisha Méthode de fabrication de dispositif de circuit électrique
EP0349756A3 (fr) * 1988-05-30 1991-03-20 Canon Kabushiki Kaisha Méthode de fabrication de dispositif de circuit électrique
WO2019068969A1 (fr) * 2017-10-06 2019-04-11 Auxel Connecteur multicouche a conducteurs isoles par emaillage
FR3072218A1 (fr) * 2017-10-06 2019-04-12 Auxel Connecteur multicouche a conducteurs isoles par emaillage
US11532930B2 (en) 2017-10-06 2022-12-20 Auxel Multilayer connector with enameled insulated conductors

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US4840924A (en) 1989-06-20
FR2590105B1 (fr) 1994-07-13
FR2567709A1 (fr) 1986-01-17
FR2567709B1 (fr) 1990-11-09

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