WO2016101293A1 - 驱动电路 - Google Patents

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Shenzhen China Star Optoelectronics Technology Co Ltd
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Definitions

  • the present invention relates to the field of driving technologies, and in particular, to a driving circuit suitable for a display panel.
  • Traditional GOA Gate driver On The Array technology solution generally forms a scan driving circuit on the thin film transistor array substrate in the process of the existing thin film transistor array substrate to realize progressive scanning of the pixel array on the thin film transistor array substrate.
  • the conventional scanning drive circuit controls the scanning of the pixel unit by a one-way scanning, that is, scanning in a single order.
  • the conventional scanning drive circuit unidirectional scanning technical solution easily causes the scanning driving circuit and/or the thin film transistor array substrate to be damaged, and the scanning driving circuit and/or the thin film transistor array substrate are difficult to be repaired after being damaged.
  • a driving circuit comprising: at least four drivers, at least four of the drivers being electrically connected in a predetermined order, at least four of the drivers being used in the predetermined order and opposite to the predetermined order Generating a driving signal sequentially, and outputting the driving signal
  • the driver comprising: a scanning direction control unit; a driving signal output unit; a first control unit; a second control unit; a third control unit; and a signal An output interface; wherein the scan direction control unit is electrically connected to the second control unit, and the second control unit is respectively connected to the drive signal output unit, the first control unit, and the third control unit Electrically connecting;
  • the driving signal output unit is configured to receive a first clock signal and output the driving signal;
  • the scanning direction control unit is configured to control the according to an arrangement order of the drivers in at least four of the drivers a driving signal output unit outputs the driving signal; the first control unit, the second control unit, and the third The unit is configured to jointly control the driving signal output unit;
  • the scanning direction control unit is configured to
  • the first control signal is a first scanning direction control signal
  • the second control signal is a second scanning direction control signal
  • the first input signal is in the predetermined order and a drive signal output by a driver adjacent to the driver, the second input signal being a drive signal output by a next bit driver adjacent to the driver in the predetermined order; or the first control The signal is a drive signal output by the upper bit driver adjacent to the driver in the predetermined order, the second control signal being a next bit driver adjacent to the driver in the predetermined order
  • the output driving signal, the first input signal is a first scanning direction control signal, and the second input signal is a second scanning direction control signal.
  • the driving signal output unit includes: a fourth switch, a fourth control end of the fourth switch is electrically connected to the third output end, and the fourth control end is used for
  • the third output terminal receives the first input signal or the second input signal, and is configured to control fourth input and fourth of the fourth switch according to the first input signal or the second input signal Opening and closing between fourth output channels between the outputs;
  • the fourth input is for receiving the first clock signal;
  • the fourth output is electrically connected to the signal output interface,
  • the fourth output terminal is configured to output the first clock signal to the signal output interface when the fourth current channel is turned on;
  • the first control unit includes a first capacitor, and the first pole of the first capacitor
  • the second capacitor of the first capacitor is electrically connected to the fourth output terminal;
  • the first capacitor is configured to receive the first input signal or the a second input signal and storing the first input signal Or the second input signal, and for receiving the driving signal, and for generating a third control signal in combination with the driving signal and the first input signal or the second input signal,
  • the third control unit includes a fifth switch, a sixth switch, a seventh switch, an eighth switch, and a second capacitor; an eighth control end of the eighth switch is configured to receive the third clock signal And for controlling the opening and closing of the eighth current channel between the eighth input terminal and the eighth output terminal of the eighth switch according to the third clock signal, wherein the eighth input terminal is configured to receive a low potential a signal, the eighth output end is electrically connected to the fifth control end of the fifth switch, and the eighth output end is configured to output the low potential signal when the eighth current channel is turned on;
  • the seventh control end of the seventh switch is electrically connected to the third output end, and the seventh control end is configured to receive the first input signal or the second input signal output by the third output end, And for controlling the opening and closing of the seventh current channel between the seventh input end and the seventh output end of the seventh switch according to the first input signal or the second input signal, the seventh input end For receiving a high potential signal;
  • the seventh output end is electrically connected to the fifth control end, and the seventh output end
  • the third control unit further includes a ninth switch; the ninth control end of the ninth switch is configured to receive a fourth clock signal, and is configured to control the ninth according to the fourth clock signal Opening and closing of a ninth current path between a ninth input end and a ninth output end of the switch; the ninth input end is electrically connected to the eighth input end, and the ninth output end is opposite to the The eighth output terminal is electrically connected, the ninth output terminal is configured to output the low potential signal when the ninth current channel is turned on; the second control unit comprises: a tenth switch, the tenth switch The tenth input end is electrically connected to the first output end, the tenth control end of the tenth switch is electrically connected to the tenth input end, and the tenth output end of the tenth switch is opposite to the first The third input of the three switches is connected.
  • a driving circuit comprising: at least four drivers, at least four of the drivers being electrically connected in a predetermined order, at least four of the drivers being used in the predetermined order and opposite to the predetermined order Generating a driving signal sequentially, and outputting the driving signal
  • the driver comprising: a scanning direction control unit; a driving signal output unit; a first control unit; a second control unit; a third control unit; and a signal An output interface; wherein the scan direction control unit is electrically connected to the second control unit, and the second control unit is respectively connected to the drive signal output unit, the first control unit, and the third control unit Electrically connecting;
  • the driving signal output unit is configured to receive a first clock signal and output the driving signal;
  • the scanning direction control unit is configured to control the according to an arrangement order of the drivers in at least four of the drivers a driving signal output unit outputs the driving signal; the first control unit, the second control unit, and the third Braking means for the common driving signal output unit controls.
  • the scanning direction control unit is configured to receive a first control signal, a second control signal, a first input signal, and a second input signal, and to be used according to the first control signal and the second control The signal outputs the first input signal or the second input signal.
  • the scanning direction control unit includes a first switch and a second switch; a first control end of the first switch is configured to receive the first control signal, and is configured to be used according to the first control signal Controlling opening and closing of a first current path between the first input end and the first output end of the first switch; the second control end of the second switch is configured to receive the second control signal and Controlling opening and closing of a second current path between the second input end and the second output end of the second switch according to the second control signal; the first input end is configured to receive the first input signal The second input is configured to receive the second input signal; the first output is configured to output the first input signal when the first current channel is turned on; and the second output is used to Outputting the second input signal when the second current channel is turned on; the first output end of the first switch and the second output end of the second switch are electrically connected, and the first output end is further The second control unit is electrically connected .
  • the first control signal is a first scanning direction control signal
  • the second control signal is a second scanning direction control signal
  • the first input signal is in the predetermined order and a drive signal output by a driver adjacent to the driver, the second input signal being a drive signal output by a next bit driver adjacent to the driver in the predetermined order; or the first control The signal is a drive signal output by the upper bit driver adjacent to the driver in the predetermined order, the second control signal being a next bit driver adjacent to the driver in the predetermined order
  • the output driving signal, the first input signal is a first scanning direction control signal, and the second input signal is a second scanning direction control signal.
  • the second control unit includes: a third switch, the third control end of the third switch is configured to receive a second clock signal, and is configured to control the first according to the second clock signal Opening and closing of a third current path between the three input end and the third output end of the third switch; the third input end is electrically connected to the first output end, and the third output end is electrically connected
  • the driving signal output unit is electrically connected, and the third output terminal is configured to output the first input signal or the second input signal when the third current channel is turned on.
  • the driving signal output unit includes: a fourth switch, a fourth control end of the fourth switch is electrically connected to the third output end, and the fourth control end is used for
  • the third output terminal receives the first input signal or the second input signal, and is configured to control fourth input and fourth of the fourth switch according to the first input signal or the second input signal Opening and closing between fourth output channels between the outputs;
  • the fourth input is for receiving the first clock signal;
  • the fourth output is electrically connected to the signal output interface,
  • the fourth output terminal is configured to output the first clock signal to the signal output interface when the fourth current channel is turned on.
  • the first control unit includes a first capacitor, and the first plate of the first capacitor is electrically connected to the fourth control terminal, and the second plate of the first capacitor The fourth output is connected; the first capacitor is configured to receive the first input signal or the second input signal and store the first input signal or the second input signal, and to receive the Driving a signal and for generating a third control signal in combination with the driving signal and the first input signal or the second input signal, the third control signal for controlling opening and closing of the fourth current channel.
  • the third control unit includes a fifth switch, a sixth switch, a seventh switch, an eighth switch, and a second capacitor; an eighth control end of the eighth switch is configured to receive the third clock signal And for controlling the opening and closing of the eighth current channel between the eighth input terminal and the eighth output terminal of the eighth switch according to the third clock signal, wherein the eighth input terminal is configured to receive a low potential a signal, the eighth output end is electrically connected to the fifth control end of the fifth switch, and the eighth output end is configured to output the low potential signal when the eighth current channel is turned on;
  • the seventh control end of the seventh switch is electrically connected to the third output end, and the seventh control end is configured to receive the first input signal or the second input signal output by the third output end, And for controlling the opening and closing of the seventh current channel between the seventh input end and the seventh output end of the seventh switch according to the first input signal or the second input signal, the seventh input end For receiving a high potential signal;
  • the seventh output end is electrically connected to the fifth control end, and the seventh output end
  • the second plate is further electrically connected to the sixth output terminal; the second plate is further configured to receive the high potential signal from the sixth output terminal, and And neutralizing a charge corresponding to the high potential signal and a charge corresponding to the first input signal or the second input signal received by the first plate to generate the third control signal and controlling a potential at a first predetermined position in a line connecting the drive signal output unit and the scan direction control unit.
  • the third plate is configured to receive a charge corresponding to the low potential signal
  • the fourth plate is configured to receive a charge corresponding to the high potential signal
  • the third plate The upper charge is neutralized with the charge on the fourth plate to generate a fourth control signal for controlling the opening and closing of the sixth current channel.
  • the second capacitor is further configured to store a charge of the low potential signal input by the eighth switch, and to strengthen the eighth output end and the ground with the stored charge The potential at the second predetermined position between the sixth control terminals.
  • a signal to be received by the eighth control terminal of the eighth switch is interchanged with a signal to be received by the third control terminal of the third switch.
  • the third control unit further includes a ninth switch; the ninth control end of the ninth switch is configured to receive a fourth clock signal, and is configured to control the ninth according to the fourth clock signal Opening and closing of a ninth current path between a ninth input end and a ninth output end of the switch; the ninth input end is electrically connected to the eighth input end, and the ninth output end is opposite to the The eight output terminals are electrically connected, and the ninth output terminal is configured to output the low potential signal when the ninth current channel is turned on.
  • the second control unit includes: a tenth switch, the tenth input end of the tenth switch is electrically connected to the first output end, and the tenth control end of the tenth switch The tenth input end is electrically connected to the tenth input end, and the tenth output end of the tenth switch is connected to the third input end of the third switch.
  • the second control unit is further configured to prevent and reduce leakage at a first predetermined position in a line connecting the driving signal output unit and the scanning direction control unit.
  • the invention can realize scanning in both forward and reverse directions, and at the same time can ensure the stability of the driving circuit for a long time operation.
  • Figure 1 is a block diagram of a driving circuit of the present invention
  • Figure 2 is a circuit diagram of a first embodiment of the driving circuit of Figure 1;
  • Figure 3 is a circuit diagram of a third embodiment of the driving circuit of Figure 1;
  • Figure 4 is a circuit diagram of a fourth embodiment of the driving circuit of Figure 1;
  • Figure 5 is a waveform diagram corresponding to the first to fourth embodiments of the driving circuit of the present invention.
  • Fig. 6 is a waveform diagram corresponding to the fifth embodiment of the drive circuit of the present invention.
  • the driving circuit of the present invention is suitable for a display panel such as a TFT-LCD (Thin Film Transistor) Liquid Crystal Display, thin film transistor liquid crystal display panel), OLED (Organic Light Emitting) Diode, organic light emitting diode display panel, etc., to provide a driving signal (scanning signal) for the display panel.
  • a display panel such as a TFT-LCD (Thin Film Transistor) Liquid Crystal Display, thin film transistor liquid crystal display panel), OLED (Organic Light Emitting) Diode, organic light emitting diode display panel, etc.
  • the driving circuit of the present invention includes at least four drivers, at least four of which are electrically connected in a predetermined order, and at least four of the drivers are configured to generate driving signals in the predetermined order and in an order opposite to the predetermined order, And outputting the drive signal.
  • the driver is electrically connected to a scan line in a row of pixels in the display panel.
  • the driving signal output by the driver is used to scan (drive) the corresponding pixel through the scan line.
  • At least four of the drivers include a first driver, a second driver, a third driver, and a fourth driver.
  • the predetermined order is an order in which the first driver, the second driver, the third driver, and the fourth driver are sequentially arranged in at least four of the drivers.
  • the first driver Between any two of the at least four of the first driver, the second driver, the third driver, and the fourth driver, the first driver, the first driver Any two of the drivers of the second driver, the third driver and the fourth driver separated by one or two of the drivers are electrically connected.
  • the third driver is electrically connected to both the adjacent second driver and the fourth driver, and to the first driver separated by one of the drivers.
  • FIG. 1 is a block diagram of a driving circuit of the present invention
  • FIG. 2 is a circuit diagram of a first embodiment of the driving circuit of FIG. 1
  • FIG. 5 is a first to a driving circuit of the present invention.
  • the driver includes a scan direction control unit 100, a drive signal output unit 200, a first control unit 300, a second control unit 400, a third control unit 500, and a signal output interface 600.
  • the scanning direction control unit 100 is electrically connected to the second control unit 400, and the second control unit 400 is respectively coupled to the driving signal output unit 200, the first control unit 300, and the third The control unit 500 is electrically connected.
  • the driving signal output unit 200 is configured to receive the first clock signal CK(N) and output the driving signal G(N).
  • the scanning direction control unit 100 is configured to control the driving signal output unit 200 to output the driving signal G(N) according to an arrangement order of the drivers in at least four of the drivers.
  • the first control unit 300, the second control unit 400, and the third control unit 500 are configured to jointly control the driving signal output unit 200.
  • the scan direction control unit 100 is configured to receive a first control signal, a second control signal, a first input signal, and a second input signal, and are used according to the first control signal and the The second control signal outputs the first input signal or the second input signal.
  • an N-2th drive eg, the first drive
  • an N-1th drive eg, the second drive
  • an Nth drive eg, the third drive
  • the N+1th driver for example, the fourth driver
  • CK1, CK2, CK3, and CK4 are four clock signals of the same period
  • CK(N-3), CK(N-2), CK(N-1), and CK(N) may be CK1. Any one of CK2, CK3, and CK4.
  • the scan direction control unit 100 includes a first switch 101 and a second switch 102.
  • the first control end 1011 of the first switch 101 is configured to receive the first control signal, and is configured to control the first input end 1012 and the first output end 1013 of the first switch 101 according to the first control signal.
  • the second control end 1021 of the second switch 102 is configured to receive the second control signal, and is configured to control the second input end 1022 and the second output end 1023 of the second switch 102 according to the second control signal.
  • the first input 1012 is for receiving the first input signal
  • the second input 1022 is for receiving the second input signal
  • the first output end 1013 is configured to output the first input signal when the first current channel is turned on.
  • the second output terminal 1023 is configured to output the second input signal when the second current channel is turned on.
  • the first output end 1013 and the second output end 1023 are electrically connected, and the first output end 1013 is also electrically connected to the second control unit 400.
  • the first control signal is a first scan direction control signal U2D
  • the second control signal is a second scan direction control signal D2U
  • the first input signal is in the predetermined order a driving signal output by the upper driver adjacent to the driver, that is, a driving signal G(N-1) output by the N-1th driver
  • the second input signal being in the predetermined order a driving signal output by a next bit driver adjacent to the driver, that is, a driving signal G(N+1) output by the (N+1)th driver.
  • the drive signal output unit 200 includes a fourth switch 201.
  • the fourth control end 2011 of the fourth switch 201 is electrically connected to the third output end 4013 of the third switch 401, and the fourth control end 2011 is configured to receive the first output end from the third output end 4013.
  • An input signal or the second input signal and configured to control a fourth input end 2012 and a fourth output end 2013 of the fourth switch 201 according to the first input signal or the second input signal Turning on and off between four current channels.
  • the fourth input terminal 2012 is configured to receive the first clock signal CK(N).
  • the first clock signal CK(N) is a clock signal corresponding to the Nth driver.
  • the fourth output end 2013 is electrically connected to the signal output interface 600, and the fourth output end 2013 is configured to output the first clock signal CK(N) to the fourth current channel when the fourth current channel is turned on.
  • the signal output interface 600 is described.
  • the second control unit 400 includes a third switch 401.
  • the third control terminal 4011 of the third switch 401 is configured to receive the second clock signal CK(N-1), and is configured to control the third input terminal 4012 according to the second clock signal CK(N-1) Opening and closing of a third current path between the third output terminals 4013.
  • the second clock signal CK(N-1) is a clock signal corresponding to the (N-1)th driver.
  • the third input end 4012 is electrically connected to the first output end 1013, the third output end 4013 is electrically connected to the driving signal output unit 200, and the third output end 4013 is used to The first input signal or the second input signal is output when the third current channel is turned on.
  • the second control unit 400 is further configured to prevent and reduce a first predetermined position in the connection between the driving signal output unit 200 and the scanning direction control unit 100 (for example, in FIG. 2 Leakage at Q(N) point).
  • the first control unit 300 includes a first capacitor 301, and the first plate 3011 of the first capacitor 301 is electrically connected to the fourth control terminal 2011, and the first capacitor 301 is The second plate 3012 is electrically connected to the fourth output end 2013.
  • the first capacitor 301 is configured to receive the first input signal or the second input signal and store the first input signal or the second input signal, and to receive the driving signal G(N) And generating a third control signal for combining the driving signal G(N) and the first input signal or the second input signal, the third control signal for controlling opening of the fourth current channel and shut down.
  • the third control unit 500 includes a fifth switch 501, a sixth switch 502, a seventh switch 503, an eighth switch 504, and a second capacitor 505.
  • the eighth control end 5041 of the eighth switch 504 is configured to receive the third clock signal CK(N-2), and is configured to control the third switch 504 according to the third clock signal CK(N-2) Opening and closing of an eighth current channel between the eight input terminal 5042 and the eighth output terminal 5043, the eighth input terminal 5042 is configured to receive a low potential signal VGL, and the eighth output terminal 5043 and the fifth
  • the fifth control terminal 5011 of the switch 501 is electrically connected, and the eighth output terminal 5043 is configured to output the low potential signal VGL when the eighth current channel is turned on.
  • the third clock signal CK(N-2) is a clock signal corresponding to the N-2th driver.
  • the seventh control end 5031 of the seventh switch 503 is electrically connected to the third output end 4013, and the seventh control end 5031 is configured to receive the first input signal output by the third output end 4013. Or the second input signal, and configured to control a seventh current channel between the seventh input terminal 5032 and the seventh output terminal 5033 of the seventh switch 503 according to the first input signal or the second input signal
  • the seventh input terminal 5032 is configured to receive a high potential signal VGH.
  • the seventh output end 5033 is electrically connected to the fifth control end 5011, and the seventh output end 5033 is configured to output the high potential signal VGH when the seventh current channel is turned on.
  • the fifth control terminal 5011 of the fifth switch 501 is configured to receive the high potential signal VGH or the low potential signal VGL, and is configured to control the according to the high potential signal VGH or the low potential signal VGL a fifth current channel between the fifth input terminal 5012 and the fifth output terminal 5013 of the fifth switch 501 is turned on and off, and the fifth input terminal 5012 is electrically connected to the seventh input terminal 5032.
  • the fifth input terminal 5012 is configured to receive the high potential signal VGH
  • the fifth output terminal 5013 is configured to be electrically connected to the fourth control terminal 2011, and the fifth output terminal 5013 is configured to be used in the fifth current
  • the high potential signal VGH is output when the channel is turned on.
  • the sixth control terminal 5021 of the sixth switch 502 is electrically connected to the fifth control terminal 5011, and the sixth control terminal 5021 is configured to receive the high potential signal VGH or the low potential signal VGL, and is used for Turning on and off the sixth current path between the sixth input terminal 5022 and the sixth output terminal 5023 of the sixth switch 502 is controlled according to the high potential signal VGH or the low potential signal VGL.
  • the sixth input end 5022 is electrically connected to the seventh input end 5032, the sixth input end 5022 is configured to receive the high potential signal VGH, and the sixth output end 5023 of the sixth switch 502 is The signal output interface 600 is electrically connected, and the sixth output terminal 5023 is configured to output the high potential signal VGH when the sixth current channel is turned on.
  • the third plate 5051 of the second capacitor 505 is electrically connected to the sixth control end 5021
  • the fourth plate 5052 of the second capacitor 505 is electrically connected to the sixth input end 5022
  • the second capacitor 505 is configured to store the charge of the low potential signal VGL input by the eighth switch 504.
  • the third plate 5051 is configured to receive a charge corresponding to the low potential signal VGL
  • the fourth plate 5052 is configured to receive a charge corresponding to the high potential signal VGH, the third pole
  • the charge on the board 5051 is neutralized with the charge on the fourth plate 5052 to generate a fourth control signal for controlling the opening and closing of the sixth current path.
  • the second capacitor 505 is further configured to enhance a potential at a second predetermined position (eg, a P(N) point) between the eighth output terminal 5043 and the sixth control terminal 5021 using the stored charge.
  • the signal output interface 600 is electrically connected to the scan line of the display panel for providing the drive signal G(N) to the scan line.
  • the signal output interface 600 is also electrically connected to the N+1th driver and the N-1th driver.
  • the first switch 101, the second switch 102, the third switch 401, the fourth switch 201, the fifth switch 501, the sixth switch 502, the The seventh switch 503 and the eighth switch 504 may each be a triode, for example, PMOS (Positive) Channel Metal Oxide Semiconductor, P-channel metal oxide semiconductor) transistor.
  • the second output terminal 5023 is electrically connected to the signal output interface 600
  • the second electrode plate 3012 is electrically connected to the sixth output terminal 5023
  • the second The plate 3012 is further configured to receive the high potential signal VGH from the sixth output end 5023, and the electric charge corresponding to the high potential signal VGH and the first input received by the first plate 3011 A signal or a charge corresponding to the second input signal is neutralized to generate the third control signal and control a potential at the first predetermined position (eg, the Q(N) point).
  • the frequency of the first current channel of the first switch 101 and the second current channel of the second switch 102 may be decreased, that is, the first current channel and the second current are caused.
  • the channel is in a closed state for a long time, thereby reducing leakage at the first predetermined position (e.g., the Q(N) point).
  • the second embodiment of the driving circuit of the present invention is similar to the first embodiment described above, except that:
  • the first control signal is a driving signal G(N-1) output by a higher-order driver adjacent to the driver in the predetermined order
  • the second control signal is in the predetermined order a driving signal G(N+1) output by the next driver adjacent to the driver
  • the first input signal is the first scanning direction control signal U2D
  • the second input signal is the second Scan direction control signal D2U.
  • FIG. 3 is a circuit diagram of a third embodiment of the driving circuit of FIG. 1. This embodiment is similar to the first or second embodiment described above, except that:
  • the third control unit 500 further includes a ninth switch 506.
  • the ninth control terminal 5061 of the ninth switch 506 is configured to receive the fourth clock signal CK(N-3), and is configured to control the ninth switch 506 according to the fourth clock signal CK(N-3)
  • the ninth current path between the nine input terminal 5062 and the ninth output terminal 5063 is turned on and off.
  • the fourth clock signal CK(N-3) is a clock signal corresponding to the N-3th driver.
  • the ninth input end 5062 is electrically connected to the eighth input end 5042, the ninth output end 5063 is electrically connected to the eighth output end 5043, and the ninth output end 5063 is used to The low potential signal VGL is output when the ninth current channel is turned on.
  • the ninth switch 506 can also be a triode, such as a PMOS transistor.
  • FIG. 4 is a circuit diagram of a fourth embodiment of the driving circuit of FIG. 1. This embodiment is similar to any of the first to third embodiments described above, except that:
  • the second control unit 400 includes a tenth switch 402.
  • the tenth input end 4022 of the tenth switch 402 is electrically connected to the first output end 1013, and the tenth control end 4021 of the tenth switch 402 is electrically connected to the tenth input end 4022.
  • the tenth output terminal 4023 of the tenth switch 402 is connected to the third input terminal 4012 of the third switch 401.
  • the fifth embodiment of the driving circuit of the present invention is similar to any of the above-described first to fourth embodiments, except that:
  • the signal to be received by the eighth control terminal 5041 of the eighth switch 504 is interchanged with the signal to be received by the third control terminal 4011 of the third switch 401.
  • the eighth control terminal 5041 of the eighth switch 504 is configured to receive the second clock signal CK(N-1), and is configured to be controlled according to the second clock signal CK(N-1).
  • the third current channel is turned on and off.
  • the third control terminal 4011 of the third switch 401 is configured to receive the third clock signal CK(N-2), and is configured to control the third according to the third clock signal CK(N-2)
  • the eighth current path of the switch 401 is turned on and off.
  • the waveform diagram corresponding to this embodiment is shown in FIG. 6.

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Abstract

提供了一种驱动电路，包括至少四个驱动器。驱动器包括扫描方向控制单元（100），驱动信号输出单元（200），第一、第二、第三控制单元（300、400、500），信号输出接口（600）；扫描方向控制单元（100）用于控制驱动信号输出单元（200）输出驱动信号G（N）；第一、第二和第三控制单元（300、400、500）用于共同对驱动信号输出单元（200）进行控制。该驱动器能够实现正反两个方向的扫描。

Description

驱动电路 技术领域
本发明涉及驱动技术领域，特别涉及一种适用于显示面板的驱动电路。
 背景技术
传统的GOA（Gate driver On Array）技术方案一般是通过在现有的薄膜晶体管阵列基板的制程中将扫描驱动电路形成在该薄膜晶体管阵列基板上，以实现对该薄膜晶体管阵列基板上的像素阵列逐行扫描。
传统的扫描驱动电路控制对像素单元进行扫描的技术方案一般是单向扫描，即，按单一顺序进行扫描。
然而，传统的扫描驱动电路单向扫描的技术方案容易使得该扫描驱动电路和/或薄膜晶体管阵列基板损坏，该扫描驱动电路和/或薄膜晶体管阵列基板损坏后难以修补。
故，有必要提出一种新的技术方案，以解决上述技术问题。
 技术问题
本发明的目的在于提供一种驱动电路，其能实现正反两个方向的扫描，确保驱动电路长时间运作的稳定性。
 技术解决方案
一种驱动电路，所述驱动电路包括：至少四个驱动器，至少四个所述驱动器按预定顺序电性连接，至少四个所述驱动器用于按所述预定顺序以及与所述预定顺序相反的顺序生成驱动信号，并输出所述驱动信号，所述驱动器包括：一扫描方向控制单元；一驱动信号输出单元；一第一控制单元；一第二控制单元；一第三控制单元；以及一信号输出接口；其中，所述扫描方向控制单元与所述第二控制单元电性连接，所述第二控制单元分别与所述驱动信号输出单元、所述第一控制单元和所述第三控制单元电性连接；所述驱动信号输出单元用于接收第一时钟信号并输出所述驱动信号；所述扫描方向控制单元用于根据所述驱动器在至少四个所述驱动器中的排列次序控制所述驱动信号输出单元输出所述驱动信号；所述第一控制单元、所述第二控制单元和所述第三控制单元用于共同对所述驱动信号输出单元进行控制；所述扫描方向控制单元用于接收第一控制信号、第二控制信号、第一输入信号和第二输入信号，并用于根据所述第一控制信号和所述第二控制信号输出所述第一输入信号或所述第二输入信号；所述扫描方向控制单元包括第一开关和第二开关；所述第一开关的第一控制端用于接收所述第一控制信号，并用于根据所述第一控制信号控制所述第一开关的第一输入端和第一输出端之间的第一电流通道的开启和关闭；所述第二开关的第二控制端用于接收所述第二控制信号，并用于根据所述第二控制信号控制所述第二开关的第二输入端和第二输出端之间的第二电流通道的开启和关闭；所述第一输入端用于接收所述第一输入信号，所述第二输入端用于接收所述第二输入信号；所述第一输出端用于在所述第一电流通道开启时输出所述第一输入信号；所述第二输出端用于在所述第二电流通道开启时输出所述第二输入信号；所述第一开关的第一输出端和所述第二开关的第二输出端电性连接，所述第一输出端还与所述第二控制单元电性连接；所述第二控制单元包括：一第三开关，所述第三开关的第三控制端用于接收第二时钟信号，并用于根据所述第二时钟信号控制所述第三输入端与所述第三开关的第三输出端之间的第三电流通道的开启和关闭；所述第三输入端与所述第一输出端电性连接，所述第三输出端与所述驱动信号输出单元电性连接，所述第三输出端用于在所述第三电流通道开启时输出所述第一输入信号或所述第二输入信号。
在上述驱动电路中，所述第一控制信号是第一扫描方向控制信号，所述第二控制信号是第二扫描方向控制信号，所述第一输入信号是在所述预定顺序上与所述驱动器相邻的上一位驱动器所输出的驱动信号，所述第二输入信号是在所述预定顺序上与所述驱动器相邻的下一位驱动器所输出的驱动信号；或者所述第一控制信号是在所述预定顺序上与所述驱动器相邻的上一位驱动器所输出的驱动信号，所述第二控制信号是在所述预定顺序上与所述驱动器相邻的下一位驱动器所输出的驱动信号，所述第一输入信号是第一扫描方向控制信号，所述第二输入信号是第二扫描方向控制信号。
在上述驱动电路中，所述驱动信号输出单元包括：一第四开关，所述第四开关的第四控制端与所述第三输出端电性连接，所述第四控制端用于从所述第三输出端接收所述第一输入信号或所述第二输入信号，并用于根据所述第一输入信号或所述第二输入信号控制所述第四开关的第四输入端和第四输出端之间的第四电流通道之间的开启和关闭；所述第四输入端用于接收所述第一时钟信号；所述第四输出端与所述信号输出接口电性连接，所述第四输出端用于在所述第四电流通道开启时将所述第一时钟信号输出至所述信号输出接口；所述第一控制单元包括第一电容，所述第一电容的第一极板与所述第四控制端电性连接，所述第一电容的第二极板与所述第四输出端电性连接；所述第一电容用于接收所述第一输入信号或所述第二输入信号并存储所述第一输入信号或所述第二输入信号，以及用于接收所述驱动信号，并用于结合所述驱动信号以及所述第一输入信号或所述第二输入信号生成第三控制信号，所述第三控制信号用于控制所述第四电流通道的开启和关闭。
在上述驱动电路中，所述第三控制单元包括第五开关、第六开关、第七开关、第八开关和第二电容；所述第八开关的第八控制端用于接收第三时钟信号，并用于根据所述第三时钟信号控制所述第八开关的第八输入端和第八输出端之间的第八电流通道的开启和关闭，所述第八输入端用于接收一低电位信号，所述第八输出端与所述第五开关的第五控制端电性连接，所述第八输出端用于在所述第八电流通道开启时输出所述低电位信号；所述第七开关的第七控制端与所述第三输出端电性连接，所述第七控制端用于接收所述第三输出端所输出的所述第一输入信号或所述第二输入信号，并用于根据所述第一输入信号或所述第二输入信号控制所述第七开关的第七输入端和第七输出端之间的第七电流通道的开启和关闭，所述第七输入端用于接收一高电位信号；所述第七输出端与所述第五控制端电性连接，所述第七输出端用于在所述第七电流通道开启时输出所述高电位信号；所述第五开关的第五控制端用于接收所述高电位信号或所述低电位信号，并用于根据所述高电位信号或所述低电位信号控制所述第五开关的第五输入端和第五输出端之间的第五电流通道的开启和关闭，所述第五输入端与所述第七输入端电性连接，所述第五输入端用于接收所述高电位信号，所述第五输出端用于与所述第四控制端电性连接，所述第五输出端用于在所述第五电流通道开启时输出所述高电位信号；所述第六开关的第六控制端与所述第五控制端电性连接，所述第六控制端用于接收所述高电位信号或所述低电位信号，并用于根据所述高电位信号或所述低电位信号控制所述第六开关的第六输入端和第六输出端之间的第六电流通道的开启和关闭；所述第六开关的第六输入端与所述第七输入端电性连接，所述第六输入端用于接收所述高电位信号，所述第六开关的第六输出端与所述信号输出接口电性连接，所述第六输出端用于在所述第六电流通道开启时输出所述高电位信号；所述第二电容的第三极板与所述第六控制端电性连接，所述第二电容的第四极板与所述第六输入端电性连接。
在上述驱动电路中，所述第三控制单元还包括第九开关；所述第九开关的第九控制端用于接收第四时钟信号，并用于根据所述第四时钟信号控制所述第九开关的第九输入端和第九输出端之间的第九电流通道的开启和关闭；所述第九输入端与所述第八输入端电性连接，所述第九输出端与所述第八输出端电性连接，所述第九输出端用于在所述第九电流通道开启时输出所述低电位信号；所述第二控制单元包括：一第十开关，所述第十开关的第十输入端与所述第一输出端电性连接，所述第十开关的第十控制端与所述第十输入端电性连接，所述第十开关的第十输出端与所述第三开关的第三输入端连接。
一种驱动电路，所述驱动电路包括：至少四个驱动器，至少四个所述驱动器按预定顺序电性连接，至少四个所述驱动器用于按所述预定顺序以及与所述预定顺序相反的顺序生成驱动信号，并输出所述驱动信号，所述驱动器包括：一扫描方向控制单元；一驱动信号输出单元；一第一控制单元；一第二控制单元；一第三控制单元；以及一信号输出接口；其中，所述扫描方向控制单元与所述第二控制单元电性连接，所述第二控制单元分别与所述驱动信号输出单元、所述第一控制单元和所述第三控制单元电性连接；所述驱动信号输出单元用于接收第一时钟信号并输出所述驱动信号；所述扫描方向控制单元用于根据所述驱动器在至少四个所述驱动器中的排列次序控制所述驱动信号输出单元输出所述驱动信号；所述第一控制单元、所述第二控制单元和所述第三控制单元用于共同对所述驱动信号输出单元进行控制。
在上述驱动电路中，所述扫描方向控制单元用于接收第一控制信号、第二控制信号、第一输入信号和第二输入信号，并用于根据所述第一控制信号和所述第二控制信号输出所述第一输入信号或所述第二输入信号。
在上述驱动电路中，所述扫描方向控制单元包括第一开关和第二开关；所述第一开关的第一控制端用于接收所述第一控制信号，并用于根据所述第一控制信号控制所述第一开关的第一输入端和第一输出端之间的第一电流通道的开启和关闭；所述第二开关的第二控制端用于接收所述第二控制信号，并用于根据所述第二控制信号控制所述第二开关的第二输入端和第二输出端之间的第二电流通道的开启和关闭；所述第一输入端用于接收所述第一输入信号，所述第二输入端用于接收所述第二输入信号；所述第一输出端用于在所述第一电流通道开启时输出所述第一输入信号；所述第二输出端用于在所述第二电流通道开启时输出所述第二输入信号；所述第一开关的第一输出端和所述第二开关的第二输出端电性连接，所述第一输出端还与所述第二控制单元电性连接。
在上述驱动电路中，所述第一控制信号是第一扫描方向控制信号，所述第二控制信号是第二扫描方向控制信号，所述第一输入信号是在所述预定顺序上与所述驱动器相邻的上一位驱动器所输出的驱动信号，所述第二输入信号是在所述预定顺序上与所述驱动器相邻的下一位驱动器所输出的驱动信号；或者所述第一控制信号是在所述预定顺序上与所述驱动器相邻的上一位驱动器所输出的驱动信号，所述第二控制信号是在所述预定顺序上与所述驱动器相邻的下一位驱动器所输出的驱动信号，所述第一输入信号是第一扫描方向控制信号，所述第二输入信号是第二扫描方向控制信号。
在上述驱动电路中，所述第二控制单元包括：一第三开关，所述第三开关的第三控制端用于接收第二时钟信号，并用于根据所述第二时钟信号控制所述第三输入端与所述第三开关的第三输出端之间的第三电流通道的开启和关闭；所述第三输入端与所述第一输出端电性连接，所述第三输出端与所述驱动信号输出单元电性连接，所述第三输出端用于在所述第三电流通道开启时输出所述第一输入信号或所述第二输入信号。
在上述驱动电路中，所述驱动信号输出单元包括：一第四开关，所述第四开关的第四控制端与所述第三输出端电性连接，所述第四控制端用于从所述第三输出端接收所述第一输入信号或所述第二输入信号，并用于根据所述第一输入信号或所述第二输入信号控制所述第四开关的第四输入端和第四输出端之间的第四电流通道之间的开启和关闭；所述第四输入端用于接收所述第一时钟信号；所述第四输出端与所述信号输出接口电性连接，所述第四输出端用于在所述第四电流通道开启时将所述第一时钟信号输出至所述信号输出接口。
在上述驱动电路中，所述第一控制单元包括第一电容，所述第一电容的第一极板与所述第四控制端电性连接，所述第一电容的第二极板与所述第四输出端连接；所述第一电容用于接收所述第一输入信号或所述第二输入信号并存储所述第一输入信号或所述第二输入信号，以及用于接收所述驱动信号，并用于结合所述驱动信号以及所述第一输入信号或所述第二输入信号生成第三控制信号，所述第三控制信号用于控制所述第四电流通道的开启和关闭。
在上述驱动电路中，所述第三控制单元包括第五开关、第六开关、第七开关、第八开关和第二电容；所述第八开关的第八控制端用于接收第三时钟信号，并用于根据所述第三时钟信号控制所述第八开关的第八输入端和第八输出端之间的第八电流通道的开启和关闭，所述第八输入端用于接收一低电位信号，所述第八输出端与所述第五开关的第五控制端电性连接，所述第八输出端用于在所述第八电流通道开启时输出所述低电位信号；所述第七开关的第七控制端与所述第三输出端电性连接，所述第七控制端用于接收所述第三输出端所输出的所述第一输入信号或所述第二输入信号，并用于根据所述第一输入信号或所述第二输入信号控制所述第七开关的第七输入端和第七输出端之间的第七电流通道的开启和关闭，所述第七输入端用于接收一高电位信号；所述第七输出端与所述第五控制端电性连接，所述第七输出端用于在所述第七电流通道开启时输出所述高电位信号；所述第五开关的第五控制端用于接收所述高电位信号或所述低电位信号，并用于根据所述高电位信号或所述低电位信号控制所述第五开关的第五输入端和第五输出端之间的第五电流通道的开启和关闭，所述第五输入端与所述第七输入端电性连接，所述第五输入端用于接收所述高电位信号，所述第五输出端用于与所述第四控制端电性连接，所述第五输出端用于在所述第五电流通道开启时输出所述高电位信号；所述第六开关的第六控制端与所述第五控制端电性连接，所述第六控制端用于接收所述高电位信号或所述低电位信号，并用于根据所述高电位信号或所述低电位信号控制所述第六开关的第六输入端和第六输出端之间的第六电流通道的开启和关闭；所述第六开关的第六输入端与所述第七输入端电性连接，所述第六输入端用于接收所述高电位信号，所述第六开关的第六输出端与所述信号输出接口电性连接，所述第六输出端用于在所述第六电流通道开启时输出所述高电位信号；所述第二电容的第三极板与所述第六控制端电性连接，所述第二电容的第四极板与所述第六输入端电性连接。
在上述驱动电路中，其中，所述第二极板还与所述第六输出端电性连接；所述第二极板还用于从所述第六输出端接收所述高电位信号，并将所述高电位信号所对应的电荷和所述第一极板所接收的所述第一输入信号或所述第二输入信号所对应的电荷中和，以生成所述第三控制信号并控制所述驱动信号输出单元和所述扫描方向控制单元的连线中的第一预定位置处的电位。
在上述驱动电路中，所述第三极板用于接收所述低电位信号所对应的电荷，所述第四极板用于接收所述高电位信号所对应的电荷，所述第三极板上的电荷与所述第四极板上的电荷中和后生成第四控制信号，所述第四控制信号用于控制所述第六电流通道的开启和关闭。
在上述驱动电路中，所述第二电容还用于对所述第八开关所输入的所述低电位信号的电荷进行存储，以及用于利用所存储的电荷加强所述第八输出端和所述第六控制端之间的第二预定位置处的电位。
在上述驱动电路中，所述第八开关的所述第八控制端所要接收的信号与所述第三开关的所述第三控制端所要接收的信号互换。
在上述驱动电路中，所述第三控制单元还包括第九开关；所述第九开关的第九控制端用于接收第四时钟信号，并用于根据所述第四时钟信号控制所述第九开关的第九输入端和第九输出端之间的第九电流通道的开启和关闭；所述第九输入端与所述第八输入端电性连接，所述第九输出端与所述第八输出端电性连接，所述第九输出端用于在所述第九电流通道开启时输出所述低电位信号。
在上述驱动电路中，所述第二控制单元包括：一第十开关，所述第十开关的第十输入端与所述第一输出端电性连接，所述第十开关的第十控制端与所述第十输入端电性连接，所述第十开关的第十输出端与所述第三开关的第三输入端连接。
在上述驱动电路中，所述第二控制单元还用于防止和减少所述驱动信号输出单元和所述扫描方向控制单元的连线中的第一预定位置处的漏电。
 有益效果
相对现有技术，本发明能够实现正反两个方向的扫描，同时还能保证所述驱动电路长时间运作的稳定性。
 附图说明
图1为本发明的驱动电路的框图；
图2为图1中的驱动电路的第一实施例的电路图；
图3为图1中的驱动电路的第三实施例的电路图；
图4为图1中的驱动电路的第四实施例的电路图；
图5为本发明的驱动电路的第一至第四实施例所对应的波形图；
图6为本发明的驱动电路的第五实施例所对应的波形图。
 本发明的最佳实施方式
本说明书所使用的词语“实施例”意指用作实例、示例或例证。此外，本说明书和所附权利要求中所使用的冠词“一”一般地可以被解释为意指“一个或多个”，除非另外指定或从上下文可以清楚确定单数形式。
本发明的驱动电路适用于显示面板，例如TFT-LCD（Thin Film Transistor Liquid Crystal Display，薄膜晶体管液晶显示面板）、OLED（Organic Light Emitting Diode，有机发光二极管显示面板）等，以为所述显示面板提供驱动信号（扫描信号）。
本发明的驱动电路包括至少四个驱动器，至少四个所述驱动器按预定顺序电性连接，至少四个所述驱动器用于按所述预定顺序以及与所述预定顺序相反的顺序生成驱动信号，并输出所述驱动信号。所述驱动器与所述显示面板中的一行像素中的扫描线电性连接。所述驱动器所输出的所述驱动信号用于通过所述扫描线对相应的像素进行扫描（驱动）。
例如，至少四个所述驱动器包括第一驱动器、第二驱动器、第三驱动器和第四驱动器。所述预定顺序是至少四个所述驱动器中所述第一驱动器、所述第二驱动器、所述第三驱动器和所述第四驱动器依次排列的顺序。
至少四个所述驱动器中所述第一驱动器、所述第二驱动器、所述第三驱动器和所述第四驱动器中任意相邻两个所述驱动器电性连接，所述第一驱动器、所述第二驱动器、所述第三驱动器和所述第四驱动器中相隔一个或两个所述驱动器的任意两个所述驱动器电性连接。例如，所述第三驱动器既与相邻的所述第二驱动器和所述第四驱动器电性连接，又与相隔一个所述驱动器的所述第一驱动器电性连接。
参考图1、图2和图5，图1为本发明的驱动电路的框图，图2为图1中的驱动电路的第一实施例的电路图，图5为本发明的驱动电路的第一至第四实施例所对应的波形图。其中，
在本实施例中，所述驱动器包括扫描方向控制单元100、驱动信号输出单元200、第一控制单元300、第二控制单元400、第三控制单元500、信号输出接口600。
其中，所述扫描方向控制单元100与所述第二控制单元400电性连接，所述第二控制单元400分别与所述驱动信号输出单元200、所述第一控制单元300和所述第三控制单元500电性连接。所述驱动信号输出单元200用于接收第一时钟信号CK（N）并输出所述驱动信号G（N）。所述扫描方向控制单元100用于根据所述驱动器在至少四个所述驱动器中的排列次序控制所述驱动信号输出单元200输出所述驱动信号G（N）。所述第一控制单元300、所述第二控制单元400和所述第三控制单元500用于共同对所述驱动信号输出单元200进行控制。
具体地，在本实施例中，所述扫描方向控制单元100用于接收第一控制信号、第二控制信号、第一输入信号和第二输入信号，并用于根据所述第一控制信号和所述第二控制信号输出所述第一输入信号或所述第二输入信号。
在所述驱动电路中，第N-2驱动器（例如，所述第一驱动器）、第N-1驱动器（例如，所述第二驱动器）、第N驱动器（例如，所述第三驱动器）、第N+1驱动器（例如，所述第四驱动器）按所述预定顺序排列。下面以所述第N驱动器来进行说明。在图5中，CK1、CK2、CK3和CK4是四个相同周期的时钟信号，CK（N-3）、CK（N-2）、CK（N-1）和CK（N）可以是CK1、CK2、CK3、CK4中的任意一者。
在本实施例中，所述扫描方向控制单元100包括第一开关101和第二开关102。
所述第一开关101的第一控制端1011用于接收所述第一控制信号，并用于根据所述第一控制信号控制所述第一开关101的第一输入端1012和第一输出端1013之间的第一电流通道的开启和关闭。所述第二开关102的第二控制端1021用于接收所述第二控制信号，并用于根据所述第二控制信号控制所述第二开关102的第二输入端1022和第二输出端1023之间的第二电流通道的开启和关闭。
所述第一输入端1012用于接收所述第一输入信号，所述第二输入端1022用于接收所述第二输入信号。
所述第一输出端1013用于在所述第一电流通道开启时输出所述第一输入信号。所述第二输出端1023用于在所述第二电流通道开启时输出所述第二输入信号。
所述第一输出端1013和所述第二输出端1023电性连接，所述第一输出端1013还与所述第二控制单元400电性连接。
在本实施例中，所述第一控制信号是第一扫描方向控制信号U2D，所述第二控制信号是第二扫描方向控制信号D2U，所述第一输入信号是在所述预定顺序上与所述驱动器相邻的上一位驱动器所输出的驱动信号，即，所述第N-1驱动器所输出的驱动信号G（N-1），所述第二输入信号是在所述预定顺序上与所述驱动器相邻的下一位驱动器所输出的驱动信号，即，所述第N+1驱动器所输出的驱动信号G（N+1）。
在本实施例中，所述驱动信号输出单元200包括第四开关201。所述第四开关201的第四控制端2011与所述第三开关401的第三输出端4013电性连接，所述第四控制端2011用于从所述第三输出端4013接收所述第一输入信号或所述第二输入信号，并用于根据所述第一输入信号或所述第二输入信号控制所述第四开关201的第四输入端2012和第四输出端2013之间的第四电流通道之间的开启和关闭。
所述第四输入端2012用于接收所述第一时钟信号CK（N）。所述第一时钟信号CK（N）是与所述第N驱动器对应的时钟信号。
所述第四输出端2013与所述信号输出接口600电性连接，所述第四输出端2013用于在所述第四电流通道开启时将所述第一时钟信号CK（N）输出至所述信号输出接口600。
在本实施例中，所述第二控制单元400包括第三开关401。所述第三开关401的第三控制端4011用于接收第二时钟信号CK（N-1），并用于根据所述第二时钟信号CK（N-1）控制所述第三输入端4012与所述第三输出端4013之间的第三电流通道的开启和关闭。其中，所述第二时钟信号CK（N-1）为与所述第N-1驱动器对应的时钟信号。
所述第三输入端4012与所述第一输出端1013电性连接，所述第三输出端4013与所述驱动信号输出单元200电性连接，所述第三输出端4013用于在所述第三电流通道开启时输出所述第一输入信号或所述第二输入信号。
在本实施例中，所述第二控制单元400还用于防止和减少所述驱动信号输出单元200和所述扫描方向控制单元100的连线中的第一预定位置（例如，图2中的Q（N）点）处的漏电。
在本实施例中，所述第一控制单元300包括第一电容301，所述第一电容301的第一极板3011与所述第四控制端2011电性连接，所述第一电容301的第二极板3012与所述第四输出端2013电性连接。
所述第一电容301用于接收所述第一输入信号或所述第二输入信号并存储所述第一输入信号或所述第二输入信号，以及用于接收所述驱动信号G（N），并用于结合所述驱动信号G（N）以及所述第一输入信号或所述第二输入信号生成第三控制信号，所述第三控制信号用于控制所述第四电流通道的开启和关闭。
在本实施例中，所述第三控制单元500包括第五开关501、第六开关502、第七开关503、第八开关504和第二电容505。
所述第八开关504的第八控制端5041用于接收第三时钟信号CK（N-2），并用于根据所述第三时钟信号CK（N-2）控制所述第八开关504的第八输入端5042和第八输出端5043之间的第八电流通道的开启和关闭，所述第八输入端5042用于接收一低电位信号VGL，所述第八输出端5043与所述第五开关501的第五控制端5011电性连接，所述第八输出端5043用于在所述第八电流通道开启时输出所述低电位信号VGL。其中，所述第三时钟信号CK（N-2）为与所述第N-2驱动器对应的时钟信号。
所述第七开关503的第七控制端5031与所述第三输出端4013电性连接，所述第七控制端5031用于接收所述第三输出端4013所输出的所述第一输入信号或所述第二输入信号，并用于根据所述第一输入信号或所述第二输入信号控制所述第七开关503的第七输入端5032和第七输出端5033之间的第七电流通道的开启和关闭，所述第七输入端5032用于接收一高电位信号VGH。
所述第七输出端5033与所述第五控制端5011电性连接，所述第七输出端5033用于在所述第七电流通道开启时输出所述高电位信号VGH。
所述第五开关501的所述第五控制端5011用于接收所述高电位信号VGH或所述低电位信号VGL，并用于根据所述高电位信号VGH或所述低电位信号VGL控制所述第五开关501的第五输入端5012和第五输出端5013之间的第五电流通道的开启和关闭，所述第五输入端5012与所述第七输入端5032电性连接，所述第五输入端5012用于接收所述高电位信号VGH，所述第五输出端5013用于与所述第四控制端2011电性连接，所述第五输出端5013用于在所述第五电流通道开启时输出所述高电位信号VGH。
所述第六开关502的第六控制端5021与所述第五控制端5011电性连接，所述第六控制端5021用于接收所述高电位信号VGH或所述低电位信号VGL，并用于根据所述高电位信号VGH或所述低电位信号VGL控制所述第六开关502的第六输入端5022和第六输出端5023之间的第六电流通道的开启和关闭。
所述第六输入端5022与所述第七输入端5032电性连接，所述第六输入端5022用于接收所述高电位信号VGH，所述第六开关502的第六输出端5023与所述信号输出接口600电性连接，所述第六输出端5023用于在所述第六电流通道开启时输出所述高电位信号VGH。
所述第二电容505的第三极板5051与所述第六控制端5021电性连接，所述第二电容505的第四极板5052与所述第六输入端5022电性连接。所述第二电容505用于对所述第八开关504所输入的所述低电位信号VGL的电荷进行存储。具体地，所述第三极板5051用于接收所述低电位信号VGL所对应的电荷，所述第四极板5052用于接收所述高电位信号VGH所对应的电荷，所述第三极板5051上的电荷与所述第四极板5052上的电荷中和后生成第四控制信号，所述第四控制信号用于控制所述第六电流通道的开启和关闭。所述第二电容505还用于利用所存储的电荷加强所述第八输出端5043和所述第六控制端5021之间的第二预定位置（例如，P（N）点）处的电位。
在本实施例中，所述信号输出接口600与所述显示面板的所述扫描线电性连接，用于向所述扫描线提供所述驱动信号G（N）。所述信号输出接口600还与所述第N+1驱动器和所述第N-1驱动器电性连接。
在本实施例中，所述第一开关101、所述第二开关102、所述第三开关401、所述第四开关201、所述第五开关501、所述第六开关502、所述第七开关503和所述第八开关504均可以是三极管，例如，PMOS（Positive channel Metal Oxide Semiconductor，P沟道金属氧化物半导体）晶体管。
在本实施例中，由于所述第六输出端5023还与所述信号输出接口600电性连接，因此所述第二极板3012与所述第六输出端5023电性连接，所述第二极板3012还用于从所述第六输出端5023接收所述高电位信号VGH，并将所述高电位信号VGH所对应的电荷和所述第一极板3011所接收的所述第一输入信号或所述第二输入信号所对应的电荷中和，以生成所述第三控制信号并控制所述第一预定位置处（例如，所述Q（N）点）的电位。
通过上述技术方案，可以针对所述显示面板实现正反两个方向的扫描，同时还能保证所述驱动电路长时间运作的稳定性。
此外，还可以使得所述第一开关101的所述第一电流通道和所述第二开关102的第二电流通道开启的频率降低，即，使得所述第一电流通道和所述第二电流通道长时间处于关闭状态，从而减少所述第一预定位置（例如，所述Q（N）点）处的漏电。
本发明的驱动电路的第二实施例与上述第一实施例相似，不同之处在于：
所述第一控制信号是在所述预定顺序上与所述驱动器相邻的上一位驱动器所输出的驱动信号G（N-1），所述第二控制信号是在所述预定顺序上与所述驱动器相邻的下一位驱动器所输出的驱动信号G（N+1），所述第一输入信号是所述第一扫描方向控制信号U2D，所述第二输入信号是所述第二扫描方向控制信号D2U。
参考图3，图3为图1中的驱动电路的第三实施例的电路图。本实施例与上述第一或第二实施例相似，不同之处在于：
在本实施例中，所述第三控制单元500还包括第九开关506。所述第九开关506的第九控制端5061用于接收第四时钟信号CK（N-3），并用于根据所述第四时钟信号CK（N-3）控制所述第九开关506的第九输入端5062和第九输出端5063之间的第九电流通道的开启和关闭。所述第四时钟信号CK（N-3）为与所述第N-3驱动器对应的时钟信号。
所述第九输入端5062与所述第八输入端5042电性连接，所述第九输出端5063与所述第八输出端5043电性连接，所述第九输出端5063用于在所述第九电流通道开启时输出所述低电位信号VGL。
所述第九开关506也可以是三极管，例如，PMOS晶体管。
参考图4，图4为图1中的驱动电路的第四实施例的电路图。本实施例与上述第一至第三实施例中的任意一个实施例相似，不同之处在于：
在本实施例中，所述第二控制单元400包括第十开关402。所述第十开关402的第十输入端4022与所述第一输出端1013电性连接，所述第十开关402的第十控制端4021与所述第十输入端4022电性连接，所述第十开关402的第十输出端4023与所述第三开关401的所述第三输入端4012连接。
本发明的驱动电路的第五实施例与上述第一至第四实施例中的任意一个实施例相似，不同之处在于：
所述第八开关504的所述第八控制端5041所要接收的信号与所述第三开关401的所述第三控制端4011所要接收的信号互换。
也就是说，所述第八开关504的所述第八控制端5041用于接收所述第二时钟信号CK（N-1），并用于根据所述第二时钟信号CK（N-1）控制所述第三电流通道的开启和关闭。所述第三开关401的所述第三控制端4011用于接收所述第三时钟信号CK（N-2），并用于根据所述第三时钟信号CK（N-2）控制所述第三开关401的所述第八电流通道的开启和关闭。本实施例所对应的波形图如图6所示。
尽管已经相对于一个或多个实现方式示出并描述了本发明，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本发明包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能（例如其在功能上是等价的）的任意组件（除非另外指示），即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。此外，尽管本说明书的特定特征已经相对于若干实现方式中的仅一个被公开，但是这种特征可以与如可以对给定或特定应用而言是期望和有利的其他实现方式的一个或多个其他特征组合。而且，就术语“包括”、“具有”、“含有”或其变形被用在具体实施方式或权利要求中而言，这样的术语旨在以与术语“包含”相似的方式包括。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (20)

  1. 一种驱动电路，其中，所述驱动电路包括：
    至少四个驱动器，至少四个所述驱动器按预定顺序电性连接，至少四个所述驱动器用于按所述预定顺序以及与所述预定顺序相反的顺序生成驱动信号，并输出所述驱动信号，所述驱动器包括：
    一扫描方向控制单元；
    一驱动信号输出单元；
    一第一控制单元；
    一第二控制单元；
    一第三控制单元；以及
    一信号输出接口；
    其中，所述扫描方向控制单元与所述第二控制单元电性连接，所述第二控制单元分别与所述驱动信号输出单元、所述第一控制单元和所述第三控制单元电性连接；
    所述驱动信号输出单元用于接收第一时钟信号并输出所述驱动信号；
    所述扫描方向控制单元用于根据所述驱动器在至少四个所述驱动器中的排列次序控制所述驱动信号输出单元输出所述驱动信号；
    所述第一控制单元、所述第二控制单元和所述第三控制单元用于共同对所述驱动信号输出单元进行控制；
    所述扫描方向控制单元用于接收第一控制信号、第二控制信号、第一输入信号和第二输入信号，并用于根据所述第一控制信号和所述第二控制信号输出所述第一输入信号或所述第二输入信号；
    所述扫描方向控制单元包括第一开关和第二开关；
    所述第一开关的第一控制端用于接收所述第一控制信号，并用于根据所述第一控制信号控制所述第一开关的第一输入端和第一输出端之间的第一电流通道的开启和关闭；
    所述第二开关的第二控制端用于接收所述第二控制信号，并用于根据所述第二控制信号控制所述第二开关的第二输入端和第二输出端之间的第二电流通道的开启和关闭；
    所述第一输入端用于接收所述第一输入信号，所述第二输入端用于接收所述第二输入信号；
    所述第一输出端用于在所述第一电流通道开启时输出所述第一输入信号；
    所述第二输出端用于在所述第二电流通道开启时输出所述第二输入信号；
    所述第一开关的第一输出端和所述第二开关的第二输出端电性连接，所述第一输出端还与所述第二控制单元电性连接；
    所述第二控制单元包括：
    一第三开关，所述第三开关的第三控制端用于接收第二时钟信号，并用于根据所述第二时钟信号控制所述第三输入端与所述第三开关的第三输出端之间的第三电流通道的开启和关闭；
    所述第三输入端与所述第一输出端电性连接，所述第三输出端与所述驱动信号输出单元电性连接，所述第三输出端用于在所述第三电流通道开启时输出所述第一输入信号或所述第二输入信号。
  2. 根据权利要求1所述的驱动电路，其中，所述第一控制信号是第一扫描方向控制信号，所述第二控制信号是第二扫描方向控制信号，所述第一输入信号是在所述预定顺序上与所述驱动器相邻的上一位驱动器所输出的驱动信号，所述第二输入信号是在所述预定顺序上与所述驱动器相邻的下一位驱动器所输出的驱动信号；或者
    所述第一控制信号是在所述预定顺序上与所述驱动器相邻的上一位驱动器所输出的驱动信号，所述第二控制信号是在所述预定顺序上与所述驱动器相邻的下一位驱动器所输出的驱动信号，所述第一输入信号是第一扫描方向控制信号，所述第二输入信号是第二扫描方向控制信号。
  3. 根据权利要求1所述的驱动电路，其中，所述驱动信号输出单元包括：
    一第四开关，所述第四开关的第四控制端与所述第三输出端电性连接，所述第四控制端用于从所述第三输出端接收所述第一输入信号或所述第二输入信号，并用于根据所述第一输入信号或所述第二输入信号控制所述第四开关的第四输入端和第四输出端之间的第四电流通道之间的开启和关闭；
    所述第四输入端用于接收所述第一时钟信号；
    所述第四输出端与所述信号输出接口电性连接，所述第四输出端用于在所述第四电流通道开启时将所述第一时钟信号输出至所述信号输出接口；
    所述第一控制单元包括第一电容，所述第一电容的第一极板与所述第四控制端电性连接，所述第一电容的第二极板与所述第四输出端电性连接；
    所述第一电容用于接收所述第一输入信号或所述第二输入信号并存储所述第一输入信号或所述第二输入信号，以及用于接收所述驱动信号，并用于结合所述驱动信号以及所述第一输入信号或所述第二输入信号生成第三控制信号，所述第三控制信号用于控制所述第四电流通道的开启和关闭。
  4. 根据权利要求1所述的驱动电路，其中，所述第三控制单元包括第五开关、第六开关、第七开关、第八开关和第二电容；
    所述第八开关的第八控制端用于接收第三时钟信号，并用于根据所述第三时钟信号控制所述第八开关的第八输入端和第八输出端之间的第八电流通道的开启和关闭，所述第八输入端用于接收一低电位信号，所述第八输出端与所述第五开关的第五控制端电性连接，所述第八输出端用于在所述第八电流通道开启时输出所述低电位信号；
    所述第七开关的第七控制端与所述第三输出端电性连接，所述第七控制端用于接收所述第三输出端所输出的所述第一输入信号或所述第二输入信号，并用于根据所述第一输入信号或所述第二输入信号控制所述第七开关的第七输入端和第七输出端之间的第七电流通道的开启和关闭，所述第七输入端用于接收一高电位信号；
    所述第七输出端与所述第五控制端电性连接，所述第七输出端用于在所述第七电流通道开启时输出所述高电位信号；
    所述第五开关的第五控制端用于接收所述高电位信号或所述低电位信号，并用于根据所述高电位信号或所述低电位信号控制所述第五开关的第五输入端和第五输出端之间的第五电流通道的开启和关闭，所述第五输入端与所述第七输入端电性连接，所述第五输入端用于接收所述高电位信号，所述第五输出端用于与所述第四控制端电性连接，所述第五输出端用于在所述第五电流通道开启时输出所述高电位信号；
    所述第六开关的第六控制端与所述第五控制端电性连接，所述第六控制端用于接收所述高电位信号或所述低电位信号，并用于根据所述高电位信号或所述低电位信号控制所述第六开关的第六输入端和第六输出端之间的第六电流通道的开启和关闭；
    所述第六开关的第六输入端与所述第七输入端电性连接，所述第六输入端用于接收所述高电位信号，所述第六开关的第六输出端与所述信号输出接口电性连接，所述第六输出端用于在所述第六电流通道开启时输出所述高电位信号；
    所述第二电容的第三极板与所述第六控制端电性连接，所述第二电容的第四极板与所述第六输入端电性连接。
  5. 根据权利要求4所述的驱动电路，其中，所述第三控制单元还包括第九开关；
    所述第九开关的第九控制端用于接收第四时钟信号，并用于根据所述第四时钟信号控制所述第九开关的第九输入端和第九输出端之间的第九电流通道的开启和关闭；
    所述第九输入端与所述第八输入端电性连接，所述第九输出端与所述第八输出端电性连接，所述第九输出端用于在所述第九电流通道开启时输出所述低电位信号；
    所述第二控制单元包括：
    一第十开关，所述第十开关的第十输入端与所述第一输出端电性连接，所述第十开关的第十控制端与所述第十输入端电性连接，所述第十开关的第十输出端与所述第三开关的第三输入端连接。
  6. 一种驱动电路，其中，所述驱动电路包括：
    至少四个驱动器，至少四个所述驱动器按预定顺序电性连接，至少四个所述驱动器用于按所述预定顺序以及与所述预定顺序相反的顺序生成驱动信号，并输出所述驱动信号，所述驱动器包括：
    一扫描方向控制单元；
    一驱动信号输出单元；
    一第一控制单元；
    一第二控制单元；
    一第三控制单元；以及
    一信号输出接口；
    其中，所述扫描方向控制单元与所述第二控制单元电性连接，所述第二控制单元分别与所述驱动信号输出单元、所述第一控制单元和所述第三控制单元电性连接；
    所述驱动信号输出单元用于接收第一时钟信号并输出所述驱动信号；
    所述扫描方向控制单元用于根据所述驱动器在至少四个所述驱动器中的排列次序控制所述驱动信号输出单元输出所述驱动信号；
    所述第一控制单元、所述第二控制单元和所述第三控制单元用于共同对所述驱动信号输出单元进行控制。
  7. 根据权利要求6所述的驱动电路，其中，所述扫描方向控制单元用于接收第一控制信号、第二控制信号、第一输入信号和第二输入信号，并用于根据所述第一控制信号和所述第二控制信号输出所述第一输入信号或所述第二输入信号。
  8. 根据权利要求7所述的驱动电路，其中，所述扫描方向控制单元包括第一开关和第二开关；
    所述第一开关的第一控制端用于接收所述第一控制信号，并用于根据所述第一控制信号控制所述第一开关的第一输入端和第一输出端之间的第一电流通道的开启和关闭；
    所述第二开关的第二控制端用于接收所述第二控制信号，并用于根据所述第二控制信号控制所述第二开关的第二输入端和第二输出端之间的第二电流通道的开启和关闭；
    所述第一输入端用于接收所述第一输入信号，所述第二输入端用于接收所述第二输入信号；
    所述第一输出端用于在所述第一电流通道开启时输出所述第一输入信号；
    所述第二输出端用于在所述第二电流通道开启时输出所述第二输入信号；
    所述第一开关的第一输出端和所述第二开关的第二输出端电性连接，所述第一输出端还与所述第二控制单元电性连接。
  9. 根据权利要求8所述的驱动电路，其中，所述第一控制信号是第一扫描方向控制信号，所述第二控制信号是第二扫描方向控制信号，所述第一输入信号是在所述预定顺序上与所述驱动器相邻的上一位驱动器所输出的驱动信号，所述第二输入信号是在所述预定顺序上与所述驱动器相邻的下一位驱动器所输出的驱动信号；或者
    所述第一控制信号是在所述预定顺序上与所述驱动器相邻的上一位驱动器所输出的驱动信号，所述第二控制信号是在所述预定顺序上与所述驱动器相邻的下一位驱动器所输出的驱动信号，所述第一输入信号是第一扫描方向控制信号，所述第二输入信号是第二扫描方向控制信号。
  10. 根据权利要求7所述的驱动电路，其中，所述第二控制单元包括：
    一第三开关，所述第三开关的第三控制端用于接收第二时钟信号，并用于根据所述第二时钟信号控制所述第三输入端与所述第三开关的第三输出端之间的第三电流通道的开启和关闭；
    所述第三输入端与所述第一输出端电性连接，所述第三输出端与所述驱动信号输出单元电性连接，所述第三输出端用于在所述第三电流通道开启时输出所述第一输入信号或所述第二输入信号。
  11. 根据权利要求10所述的驱动电路，其中，所述驱动信号输出单元包括：
    一第四开关，所述第四开关的第四控制端与所述第三输出端电性连接，所述第四控制端用于从所述第三输出端接收所述第一输入信号或所述第二输入信号，并用于根据所述第一输入信号或所述第二输入信号控制所述第四开关的第四输入端和第四输出端之间的第四电流通道之间的开启和关闭；
    所述第四输入端用于接收所述第一时钟信号；
    所述第四输出端与所述信号输出接口电性连接，所述第四输出端用于在所述第四电流通道开启时将所述第一时钟信号输出至所述信号输出接口。
  12. 根据权利要求11所述的驱动电路，其中，所述第一控制单元包括第一电容，所述第一电容的第一极板与所述第四控制端电性连接，所述第一电容的第二极板与所述第四输出端电性连接；
    所述第一电容用于接收所述第一输入信号或所述第二输入信号并存储所述第一输入信号或所述第二输入信号，以及用于接收所述驱动信号，并用于结合所述驱动信号以及所述第一输入信号或所述第二输入信号生成第三控制信号，所述第三控制信号用于控制所述第四电流通道的开启和关闭。
  13. 根据权利要求10所述的驱动电路，其中，所述第三控制单元包括第五开关、第六开关、第七开关、第八开关和第二电容；
    所述第八开关的第八控制端用于接收第三时钟信号，并用于根据所述第三时钟信号控制所述第八开关的第八输入端和第八输出端之间的第八电流通道的开启和关闭，所述第八输入端用于接收一低电位信号，所述第八输出端与所述第五开关的第五控制端电性连接，所述第八输出端用于在所述第八电流通道开启时输出所述低电位信号；
    所述第七开关的第七控制端与所述第三输出端电性连接，所述第七控制端用于接收所述第三输出端所输出的所述第一输入信号或所述第二输入信号，并用于根据所述第一输入信号或所述第二输入信号控制所述第七开关的第七输入端和第七输出端之间的第七电流通道的开启和关闭，所述第七输入端用于接收一高电位信号；
    所述第七输出端与所述第五控制端电性连接，所述第七输出端用于在所述第七电流通道开启时输出所述高电位信号；
    所述第五开关的第五控制端用于接收所述高电位信号或所述低电位信号，并用于根据所述高电位信号或所述低电位信号控制所述第五开关的第五输入端和第五输出端之间的第五电流通道的开启和关闭，所述第五输入端与所述第七输入端电性连接，所述第五输入端用于接收所述高电位信号，所述第五输出端用于与所述第四控制端电性连接，所述第五输出端用于在所述第五电流通道开启时输出所述高电位信号；
    所述第六开关的第六控制端与所述第五控制端电性连接，所述第六控制端用于接收所述高电位信号或所述低电位信号，并用于根据所述高电位信号或所述低电位信号控制所述第六开关的第六输入端和第六输出端之间的第六电流通道的开启和关闭；
    所述第六开关的第六输入端与所述第七输入端电性连接，所述第六输入端用于接收所述高电位信号，所述第六开关的第六输出端与所述信号输出接口电性连接，所述第六输出端用于在所述第六电流通道开启时输出所述高电位信号；
    所述第二电容的第三极板与所述第六控制端电性连接，所述第二电容的第四极板与所述第六输入端电性连接。
  14. 根据权利要求13所述的驱动电路，其中，所述第二极板还与所述第六输出端电性连接；
    所述第二极板还用于从所述第六输出端接收所述高电位信号，并将所述高电位信号所对应的电荷和所述第一极板所接收的所述第一输入信号或所述第二输入信号所对应的电荷中和，以生成所述第三控制信号并控制所述驱动信号输出单元和所述扫描方向控制单元的连线中的第一预定位置处的电位。
  15. 根据权利要求13所述的驱动电路，其中，所述第三极板用于接收所述低电位信号所对应的电荷，所述第四极板用于接收所述高电位信号所对应的电荷，所述第三极板上的电荷与所述第四极板上的电荷中和后生成第四控制信号，所述第四控制信号用于控制所述第六电流通道的开启和关闭。
  16. 根据权利要求13所述的驱动电路，其中，所述第二电容还用于对所述第八开关所输入的所述低电位信号的电荷进行存储，以及用于利用所存储的电荷加强所述第八输出端和所述第六控制端之间的第二预定位置处的电位。
  17. 根据权利要求13所述的驱动电路，其中，所述第八开关的所述第八控制端所要接收的信号与所述第三开关的所述第三控制端所要接收的信号互换。
  18. 根据权利要求13所述的驱动电路，其中，所述第三控制单元还包括第九开关；
    所述第九开关的第九控制端用于接收第四时钟信号，并用于根据所述第四时钟信号控制所述第九开关的第九输入端和第九输出端之间的第九电流通道的开启和关闭；
    所述第九输入端与所述第八输入端电性连接，所述第九输出端与所述第八输出端电性连接，所述第九输出端用于在所述第九电流通道开启时输出所述低电位信号。
  19. 根据权利要求10所述的驱动电路，其中，所述第二控制单元包括：
    一第十开关，所述第十开关的第十输入端与所述第一输出端电性连接，所述第十开关的第十控制端与所述第十输入端电性连接，所述第十开关的第十输出端与所述第三开关的第三输入端连接。
  20. 根据权利要求6所述的驱动电路，其中，所述第二控制单元还用于防止和减少所述驱动信号输出单元和所述扫描方向控制单元的连线中的第一预定位置处的漏电。
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