WO2015190407A1

WO2015190407A1 - 表示装置およびその駆動方法

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Publication number: WO2015190407A1
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Inventors: 大地西川; 小川　康行; 山本　薫; 宣孝岸; 成継山中; 将紀小原; 野口　登
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Abstract

本発明の表示装置は、休止期間内に設定された電流測定期間において、データ線（Ｓ１～Ｓｍ）に対して測定用電圧を印加し、ｍ個の画素回路（１８）からモニタ線（Ｍ１～Ｍｍ）に出力された電流を測定した後に、前記データ線（Ｓ１～Ｓｍ）に対して映像信号に応じたデータ電圧を印加する。

Description

表示装置およびその駆動方法

　本発明は、表示装置に関し、特に、有機ＥＬ素子などの電気光学素子を備えたアクティブマトリクス型の表示装置およびその駆動方法に関する。

　近年、薄型、軽量、高速応答可能な表示装置として、有機ＥＬ（Electro Luminescence）表示装置が注目されている。有機ＥＬ表示装置は、２次元状に配置された複数の画素回路を備えている。有機ＥＬ表示装置の画素回路は、有機ＥＬ素子と、有機ＥＬ素子と直列に設けられた駆動トランジスタとを含んでいる。駆動トランジスタは有機ＥＬ素子に流れる電流の量を制御し、有機ＥＬ素子は流れる電流の量に応じた輝度で発光する。

　有機ＥＬ表示装置には、使用時間と共に画素の輝度が低下するという問題がある。画素の輝度が低下する理由は、使用時間と共に、有機ＥＬ素子の発光効率が低下し、駆動トランジスタの特性（例えば、閾値電圧など）が変動するからである。この問題を解決する方法として、画素回路内を流れる電流をデータ線などを経由して画素回路の外部に読み出し、読み出した電流を測定した結果に基づき映像信号を補正する方法が知られている（例えば、特許文献１を参照）。なお、電流に代えて電圧を測定した結果に基づき映像信号が補正されることもある。

　これとは別に、低消費電力の表示装置として、休止駆動（間欠駆動、あるいは、低周波駆動とも呼ばれる）を行う表示装置が知られている。休止駆動とは、同じ画像を続けて表示するときに駆動期間と休止期間を設け、駆動期間には駆動回路を動作させ、休止期間には駆動回路の動作を停止させる駆動方法である。休止駆動は、画素回路内のトランジスタのオフリーク特性が良い（オフリーク電流が小さい）場合に適用できる。休止駆動を行う表示装置は、例えば、特許文献２に記載されている。

日本の特開２００５－２８４１７２号公報日本の特開２００４－７８１２４号公報

　アクティブマトリクス型の表示装置では、１フレーム期間は、画素回路を１行ずつ順に選択して選択した行の画素回路にデータ電圧を書き込む映像信号期間と、画素回路にデータ電圧を書き込まない垂直帰線期間とに分割される。画素回路内を流れる電流を測定した結果に基づき映像信号を補正する場合、一般的な走査線駆動回路は垂直帰線期間に選択レベルの信号を出力する機能を有しない点を考慮して、電流測定処理を映像信号期間内に行う方法が考えられる。

　１映像信号期間内に複数行の画素回路について電流を測定する方法として、映像信号期間において複数のライン期間を選択し、選択したライン期間の長さを通常よりも延長してデータ電圧の書き込みと電流の測定を行う方法（以下、従来の方法という）が考えられる。従来の方法では、走査線Ｇ１～Ｇｎは、図４７に示すタイミングで選択される。しかしながら、従来の方法では、ライン期間の長さが一定ではないので、表示制御回路からデータ線駆動回路へのデータ転送タイミングが不規則になる。このため、従来の方法には、データ転送のためにフレームメモリや数十ライン分のラインメモリが必要になるという問題がある。また、従来の方法では、電流測定処理を行うときに、データ電圧とは異なる測定用電圧を画素回路に書き込む。このため、従来の方法には、画素回路に測定用電圧を書き込むことにより有機ＥＬ素子の平均的な輝度が変化し、表示画像の画質が低下するという問題もある。

　それ故に、本発明は、簡単な回路を用いて、表示画像の画質低下を防止しつつ、回路素子の特性を取得するための電気量の測定（例えば、画素回路の電流の測定）を行うことのできる表示装置を提供することを目的とする。

　本発明の第１の局面は、駆動期間と休止期間を有するアクティブマトリクス型の表示装置であって、
　複数の走査線と複数のデータ線と２次元状に配置された複数の画素回路とを含む表示部と、
　前記複数の走査線を駆動する走査線駆動回路と、
　前記複数のデータ線を駆動する機能に加えて各画素回路から出力された電流を測定する機能を有するデータ線駆動回路とを備え、
　前記走査線駆動回路は、休止期間内に設定された電流測定期間には、前記複数の走査線の中から選択した走査線に対して電流測定用および電圧書き込み用の走査信号を印加し、
　前記データ線駆動回路は、電流測定期間には、前記複数のデータ線に対して測定用電圧を印加し、選択された走査線に対応して設けられている画素回路から出力された電流を測定し、前記複数のデータ線に対して映像信号に応じたデータ電圧を印加することを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記走査線駆動回路は、駆動期間にはライン期間ごとに前記複数の走査線を順に選択し、選択した走査線に対して選択レベルの走査信号を印加し、休止期間内の電流測定期間以外の期間には前記複数の走査線に対して非選択レベルの走査信号を印加し、
　前記データ線駆動回路は、駆動期間にはライン期間ごとに前記複数のデータ線に対して前記データ電圧を印加することを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　駆動期間には各ライン期間で選択レベルになり、休止期間には電流測定期間の少なくとも一部で選択レベルになるイネーブル信号を出力する表示制御回路をさらに備え、
　前記走査線駆動回路は、前記複数の走査線に対応する複数の段を有し、前記イネーブル信号に基づき前記複数の走査線に印加する走査信号を出力するシフトレジスタを含むことを特徴とする。

　本発明の第４の局面は、本発明の第３の局面において、
　前記シフトレジスタの各段は、
　　セット端子およびリセット端子から入力された信号に従い、第１ノードの電圧を選択レベルおよび非選択レベルに切り替えるノード制御回路と、
　　前記第１ノードの電圧が選択レベルのときに、クロック端子から入力された信号を次段のセット端子および前段のリセット端子に印加する第１出力制御回路と、
　　前記第１ノードの電圧が選択レベルのときに、前記イネーブル信号を対応する走査線に印加する第２出力制御回路とを含むことを特徴とする。

　本発明の第５の局面は、本発明の第４の局面において、
　前記第１出力制御回路は、クロック端子に接続された第１導通端子と、次段のセット端子および前段のリセット端子に接続された第２導通端子と、前記第１ノードに接続された制御端子とを有する第１出力制御トランジスタを含み、
　前記第２出力制御回路は、前記イネーブル信号が与えられる第１導通端子と、対応する走査線に接続された第２導通端子と、前記第１ノードまたは前記第１ノードと同じ論理レベルの電圧を有する第２ノードに接続された制御端子とを有する第２出力制御トランジスタを含むことを特徴とする。

　本発明の第６の局面は、本発明の第５の局面において、
　前記表示部は複数のモニタ線をさらに含み、
　各画素回路は、
　　電気光学素子と、
　　前記電気光学素子と直列に設けられた駆動トランジスタと、
　　対応するデータ線と前記駆動トランジスタの制御端子との間に設けられ、対応する走査線に接続された制御端子を有する書き込み制御トランジスタと、
　　対応するモニタ線と前記駆動トランジスタの一方の導通端子との間に設けられ、対応する走査線に接続された制御端子を有する読み出し制御トランジスタと、
　　前記駆動トランジスタの制御端子と一方の導通端子との間に設けられたコンデンサとを含むことを特徴とする。

　本発明の第７の局面は、本発明の第５の局面において、
　各画素回路は、
　　電気光学素子と、
　　前記電気光学素子と直列に設けられた駆動トランジスタと、
　　対応するデータ線と前記駆動トランジスタの一方の導通端子との間に設けられ、対応する走査線に接続された制御端子を有する書き込み制御トランジスタと、
　　前記駆動トランジスタの制御端子と基準電圧を有する配線との間に設けられ、対応する走査線に接続された制御端子を有する基準電圧印加トランジスタと、
　　前記駆動トランジスタの制御端子と一方の導通端子との間に設けられたコンデンサとを含むことを特徴とする。

　本発明の第８の局面は、本発明の第４の局面において、
　前記複数の走査線は、複数の第１走査線と複数の第２走査線とを含み、
　前記イネーブル信号は、第１イネーブル信号と第２イネーブル信号とを含み、
　前記第１出力制御回路は、クロック端子に接続された第１導通端子と、次段のセット端子および前段のリセット端子に接続された第２導通端子と、前記第１ノードに接続された制御端子とを有する第１出力制御トランジスタを含み、
　前記第２出力制御回路は、
　　前記第１イネーブル信号が与えられる第１導通端子と、対応する第１走査線に接続された第２導通端子と、前記第１ノードまたは前記第１ノードと同じ論理レベルの電圧を有する第２ノードに接続された制御端子とを有する第２出力制御トランジスタと、
　　前記第２イネーブル信号が与えられる第１導通端子と、対応する第２走査線に接続された第２導通端子と、前記第１ノードまたは前記第１ノードと同じ論理レベルの電圧を有する第３ノードに接続された制御端子とを有する第３出力制御トランジスタとを含むことを特徴とする。

　本発明の第９の局面は、本発明の第８の局面において、
　各画素回路は、
　　電気光学素子と、
　　前記電気光学素子と直列に設けられた駆動トランジスタと、
　　対応するデータ線と前記駆動トランジスタの制御端子との間に設けられ、対応する第１走査線に接続された制御端子を有する書き込み制御トランジスタと、
　　対応するデータ線と前記駆動トランジスタの一方の導通端子との間に設けられ、対応する第２走査線に接続された制御端子を有する読み出し制御トランジスタと、
　　前記駆動トランジスタの制御端子と他方の導通端子との間に設けられたコンデンサとを含むことを特徴とする。

　本発明の第１０の局面は、本発明の第３の局面において、
　前記表示制御回路は、前記シフトレジスタの奇数段目用のイネーブル信号と、前記シフトレジスタの偶数段目用のイネーブル信号とを出力することを特徴とする。

　本発明の第１１の局面は、本発明の第３の局面において、
　前記表示制御回路は、休止期間において選択レベルのイネーブル信号を出力するタイミングを複数の休止期間ごとに切り替えることを特徴とする。

　本発明の第１２の局面は、本発明の第３の局面において、
　前記走査線駆動回路は、インジウム、ガリウム、亜鉛、および、酸素を含む酸化物半導体を用いて形成されたトランジスタを含むことを特徴とする。

　本発明の第１３の局面は、本発明の第３の局面において、
　前記シフトレジスタは、駆動期間にはライン期間ごとにシフト動作を行い、休止期間にはライン期間よりも長い周期でシフト動作を行うことを特徴とする。

　本発明の第１４の局面は、本発明の第２の局面において、
　前記データ線駆動回路で測定された電流に基づき映像信号を補正する補正演算部をさらに備えたことを特徴とする。

　本発明の第１５の局面は、画像を表示するための回路素子を含み複数行×複数列の画素マトリクスを構成する複数個の画素回路を備えたアクティブマトリクス型の表示装置であって、
　各画素回路に電圧を供給するために前記画素マトリクスの各列に対応するように設けられたデータ線と、
　各画素回路への電圧の書き込みを制御するために前記画素マトリクスの各行に対応するように設けられた第１走査線と、
　前記回路素子の特性を取得するための電気量の測定を行うか否かを制御するために前記画素マトリクスの各行に対応するように設けられた第２走査線と、
　各画素回路に供給すべき電圧を前記データ線に印加する機能に加えて電気量の測定を行う機能を有するデータ線駆動回路と、
　前記画素マトリクスを形成する複数の行に１対１で対応する複数の段からなり各段が前記第１走査線および前記第２走査線に接続されたシフトレジスタを含み、前記第１走査線および前記第２走査線にそれぞれ第１走査信号および第２走査信号を印加する走査線駆動回路と
を備え、
　前記シフトレジスタの各段は、１つのシフトクロックに基づいて、前記第１走査線に印加すべき第１走査信号および前記第２走査線に印加すべき第２走査信号の双方のレベルを制御することを特徴とする。

　本発明の第１６の局面は、本発明の第１５の局面において、
　前記シフトレジスタの各段は、
　　第１ノードと、
　　次段に接続された第１出力ノードと、
　　前記第１走査線に接続された第２出力ノードと、
　　前記第２走査線に接続された第３出力ノードと、
　　前段の第１出力ノードから与えられる出力信号が非選択レベルから選択レベルに変化したときに前記第１ノードをオフレベルからオンレベルに変化させる第１ノード制御部と、
　　前記第１ノードがオンレベルになっているときに、前記第１出力ノードから出力される出力信号のレベルを制御クロックに基づいて制御する出力信号制御部と、
　　前記第１ノードがオンレベルになっているときに、前記第２出力ノードから出力される第１走査信号のレベルを第１イネーブル信号に基づいて制御する第１走査信号制御部と、
　　前記第１ノードがオンレベルになっているときに、前記第３出力ノードから出力される第２走査信号のレベルを第２イネーブル信号に基づいて制御する第２走査信号制御部と
を含むことを特徴とする。

　本発明の第１７の局面は、本発明の第１６の局面において、
　前記シフトレジスタの各段は、前記第２出力ノードから出力される第１走査信号のレベルを非選択レベルにする第１走査信号リセット部を更に含み、
　前記第１走査信号制御部は、
　　前記第１ノードに制御端子が接続され、前記第１イネーブル信号が第１導通端子に与えられ、前記第２出力ノードおよび前記第１走査信号リセット部に第２導通端子が接続された第１走査制御トランジスタと、
　　前記第１ノードに一端が接続され、前記第１走査制御トランジスタの第２導通端子に他端が接続された第１ブースト容量と
を有することを特徴とする。

　本発明の第１８の局面は、本発明の第１７の局面において、
　前記第１イネーブル信号は、４相以上のクロック信号であって、
　前記シフトレジスタにおいて互いに隣接する２つの段には、前記第１イネーブル信号として互いに異なる相のクロック信号が与えられることを特徴とする。

　本発明の第１９の局面は、本発明の第１６の局面において、
　前記シフトレジスタの各段は、前記第３出力ノードから出力される第３走査信号のレベルを非選択レベルにする第２走査信号リセット部を更に含み、
　前記第２走査信号制御部は、前記第１ノードに制御端子が接続され、前記第２イネーブル信号が第１導通端子に与えられ、前記第３出力ノードおよび前記第２走査信号リセット部に第２導通端子が接続された第２走査制御トランジスタを有することを特徴とする。

　本発明の第２０の局面は、本発明の第１９の局面において、
　前記第２走査信号制御部は、前記第１ノードに一端が接続され、前記第２走査制御トランジスタの第２導通端子に他端が接続された第２ブースト容量を更に有することを特徴とする。

　本発明の第２１の局面は、本発明の第１９の局面において、
　前記第２イネーブル信号は、２相以上のクロック信号であって、
　前記シフトレジスタにおいて互いに隣接する２つの段には、前記第２イネーブル信号として互いに異なる相のクロック信号が与えられることを特徴とする。

　本発明の第２２の局面は、本発明の第１９の局面において、
　前記シフトレジスタの各段は、前記第２出力ノードから出力される第１走査信号のレベルを非選択レベルにする第１走査信号リセット部を更に含み、
　前記第１走査信号制御部は、前記第１ノードに制御端子が接続され、前記第１イネーブル信号が第１導通端子に与えられ、前記第２出力ノードおよび前記第１走査信号リセット部に第２導通端子が接続された第１走査制御トランジスタを有し、
　前記第１走査制御トランジスタの電流能力は、前記第２走査制御トランジスタの電流能力よりも大きいことを特徴とする。

　本発明の第２３の局面は、本発明の第２２の局面において、
　前記第１走査制御トランジスタのチャネル幅は、前記第２走査制御トランジスタのチャネル幅よりも大きいことを特徴とする。

　本発明の第２４の局面は、本発明の第１６の局面において、
　前記シフトレジスタの各段は、
　　前記第２出力ノードから出力される第１走査信号のレベルを非選択レベルにする第１走査信号リセット部と、
　　前記第３出力ノードから出力される第２走査信号のレベルを非選択レベルにする第２走査信号リセット部と
を更に含み、
　同一の信号に基づいて、前記第１走査信号リセット部は前記第１走査信号のレベルを非選択レベルにし、前記第２走査信号リセット部は前記第２走査信号のレベルを非選択レベルにすることを特徴とする。

　本発明の第２５の局面は、本発明の第１６の局面において、
　前記シフトレジスタの各段は、
　　前記第１出力ノードから出力される出力信号のレベルを非選択レベルにする出力信号リセット部と、
　　前記第２出力ノードから出力される第１走査信号のレベルを非選択レベルにする第１走査信号リセット部と、
　　前記第３出力ノードから出力される第２走査信号のレベルを非選択レベルにする第２走査信号リセット部と
を更に含み、
　同一の信号に基づいて、前記出力信号リセット部は前記出力信号のレベルを非選択レベルにし、前記第１走査信号リセット部は前記第１走査信号のレベルを非選択レベルにし、前記第２走査信号リセット部は前記第２走査信号のレベルを非選択レベルにすることを特徴とする。

　本発明の第２６の局面は、本発明の第１５の局面において、
　前記データ線駆動回路は、電気量の測定を垂直走査期間に行うことを特徴とする。

　本発明の第２７の局面は、本発明の第１５の局面において、
　通常の表示動作を行う駆動期間と、前記データ線駆動回路および前記走査線駆動回路の動作を停止する休止期間とを繰り返す休止駆動が採用され、
　前記データ線駆動回路は、電気量の測定を休止期間に行うことを特徴とする。

　本発明の第２８の局面は、本発明の第１５の局面において、
　前記データ線駆動回路は、装置の電源オン直後の期間または装置の電源オフが指示されてから装置の電源がオフされるまでの期間である非表示期間に電気量の測定を行うことを特徴とする。

　本発明の第２９の局面は、本発明の第２８の局面において、
　前記データ線駆動回路は、電気量の測定を行う都度、黒色表示に相当する電圧を前記データ線に印加し、
　前記走査線駆動回路は、前記データ線駆動回路によって黒色表示に相当する電圧が前記データ線に印加されている期間に前記第１走査線に対して選択レベルの第１走査信号を印加するとともに前記第２走査線に対して選択レベルの第２走査信号を印加することを特徴とする。

　本発明の第３０の局面は、本発明の第１５の局面において、
　電気量の測定が行われる行を測定対象行と定義したとき、前記回路素子の特性を取得する処理が行われる特性検出処理期間は、電気量を測定する準備が行われる測定準備期間と、前記測定準備期間の後に設けられ電気量の測定が行われる電気量測定期間と、前記電気量測定期間の後に設けられ前記測定対象行において所望の表示が行われるように準備する表示準備期間とからなり、
　前記走査線駆動回路は、
　　前記測定準備期間には、前記測定対象行に対応する第１走査線に対して選択レベルの第１走査信号を印加し、
　　前記電気量測定期間には、前記測定対象行に対応する第２走査線に対して選択レベルの第２走査信号を印加し、
　　前記表示準備期間には、前記測定対象行に対応する第１走査線に対して選択レベルの第１走査信号を印加し、
　前記データ線駆動回路は、
　　前記測定準備期間には、前記回路素子の特性が取得されるよう電気量の測定を行うための電圧を前記データ線に印加し、
　　前記表示準備期間には、前記測定対象行に対応する各画素の目標輝度に応じた電圧を前記データ線に印加することを特徴とする。

　本発明の第３１の局面は、本発明の第３０の局面において、
　前記電気量測定期間は、前記測定準備期間よりも長い期間に設定され、かつ、前記表示準備期間よりも長い期間に設定されていることを特徴とする。

　本発明の第３２の局面は、本発明の第３０の局面において、
　前記電気量測定期間の長さが変更可能に構成されていることを特徴とする。

　本発明の第３３の局面は、本発明の第３０の局面において、
　前記特性検出処理期間は、前記測定準備期間の前に設けられ前記測定対象行において黒色表示が行われるようにする画素リセット期間を更に含み、
　前記走査線駆動回路は、前記画素リセット期間には、前記測定対象行に対応する第１走査線に対して選択レベルの第１走査信号を印加するとともに前記測定対象行に対応する第２走査線に対して選択レベルの第２走査信号を印加し、
　前記データ線駆動回路は、前記画素リセット期間には、黒色表示に相当する電圧を前記データ線に印加することを特徴とする。

　本発明の第３４の局面は、本発明の第１５の局面において、
　前記複数個の画素回路および前記走査線駆動回路は、１枚のガラス基板上に形成されていることを特徴とする。

　本発明の第３５の局面は、本発明の第３４の局面において、
　前記複数個の画素回路および前記走査線駆動回路は、インジウム、ガリウム、亜鉛、および、酸素を含む酸化物半導体を用いて形成されたトランジスタを含むことを特徴とする。

　本発明の第３６の局面は、本発明の第３４の局面において、
　前記走査線駆動回路は、前記第１走査線および前記第２走査線が延びる方向について、前記画素マトリクスが形成される矩形領域の一方の側のみに設けられていることを特徴とする。

　本発明の第３７の局面は、本発明の第３４の局面において、
　前記走査線駆動回路は、前記第１走査線および前記第２走査線が延びる方向について、前記画素マトリクスが形成される矩形領域の一方の側および他方の側に設けられていることを特徴とする。

　本発明の第３８の局面は、本発明の第１５の局面において、
　前記データ線駆動回路および前記走査線駆動回路の動作を制御する制御部を更に備え、
　前記制御部は、前記データ線駆動回路によって電気量の測定が行われるときには、前記シフトレジスタにおいてシフトクロックの転送が停止するよう前記走査線駆動回路の動作を制御することを特徴とする。

　本発明の第３９の局面は、複数の走査線と複数のデータ線と２次元状に配置された複数の画素回路とを含む表示部を有し、駆動期間と休止期間を有するアクティブマトリクス型の表示装置の駆動方法であって、
　前記複数の走査線を駆動するステップと、
　前記複数のデータ線を駆動し、各画素回路から出力された電流を測定するステップとを備え、
　前記複数の走査線を駆動するステップでは、休止期間内に設定された電流測定期間には、前記複数の走査線の中から選択した走査線に対して電流測定用および電圧書き込み用の走査信号を印加し、
　前記複数のデータ線を駆動し電流を測定するステップでは、電流測定期間には、前記複数のデータ線に対して測定用電圧を印加し、選択された走査線に対応して設けられている画素回路から出力された電流を測定し、前記複数のデータ線に対して映像信号に応じたデータ電圧を印加することを特徴とする。

　本発明の第４０の局面は、画像を表示するための回路素子を含み複数行×複数列の画素マトリクスを構成する複数個の画素回路と、各画素回路に電圧を供給するために前記画素マトリクスの各列に対応するように設けられたデータ線と、各画素回路への電圧の書き込みを制御するために前記画素マトリクスの各行に対応するように設けられた第１走査線と、前記回路素子の特性を取得するための電気量の測定を行うか否かを制御するために前記画素マトリクスの各行に対応するように設けられた第２走査線とを備えたアクティブマトリクス型の表示装置の駆動方法であって、
　各画素回路に供給すべき電圧の前記データ線への印加および電気量の測定が行われるように前記データ線を駆動するデータ線駆動ステップと、
　前記画素マトリクスを形成する複数の行に１対１で対応する複数の段からなり各段が前記第１走査線および前記第２走査線に接続されたシフトレジスタによって前記第１走査線および前記第２走査線にそれぞれ第１走査信号および第２走査信号を印加する走査線駆動ステップと
を備え、
　前記走査線駆動ステップでは、前記シフトレジスタの各段が、１つのシフトクロックに基づいて、前記第１走査線に印加すべき第１走査信号および前記第２走査線に印加すべき第２走査信号の双方のレベルを制御することを特徴とする。

　本発明の第１または第３９の局面によれば、駆動期間と休止期間を用いて休止駆動を行う場合に、休止期間内に電流測定期間を設定し、電流測定期間において測定用電圧を書き込んだ画素回路から出力された電流を測定することができる。また、電流測定期間において画素回路にデータ電圧を書き込むことにより、電流測定が表示画像に与える影響を抑制して、表示画像の画質低下を防止することができる。

　本発明の第２の局面によれば、休止期間内の電流測定期間以外の期間に走査線の電圧を固定することにより、表示装置の消費電力を削減することができる。

　本発明の第３の局面によれば、駆動期間と休止期間とで異なる態様で変化するイネーブル信号に基づき、同じシフトレジスタを用いて駆動期間の走査信号と休止期間の走査信号とを生成することにより、走査線駆動回路の構成を簡単化することができる。

　本発明の第４の局面によれば、２個の出力制御回路を用いて、次段への出力信号とは別に、イネーブル信号に基づく走査信号を出力することができる。

　本発明の第５の局面によれば、次段への出力信号を出力する第１出力制御回路を第１出力制御トランジスタを用いて構成し、走査信号を出力する第２出力制御回路を第２出力制御トランジスタを用いて構成することができる。

　本発明の第６の局面によれば、電気光学素子と３個のトランジスタとコンデンサとを含む画素回路とモニタ線とを備えた表示装置において、簡単な回路を用いて、表示画像の画質低下を防止しながら画素回路の電流を測定することができる。

　本発明の第７の局面によれば、電気光学素子と３個のトランジスタとコンデンサとを含む画素回路と基準電圧を有する配線とを備えた表示装置において、簡単な回路を用いて、表示画像の画質低下を防止しながら画素回路の電流を測定することができる。

　本発明の第８の局面によれば、２種類の走査線を備えた表示装置において、次段への出力信号を出力する第１出力制御回路を第１出力制御トランジスタを用いて構成し、２つの走査信号を出力する第２出力制御回路を第２出力制御トランジスタおよび第３出力制御トランジスタを用いて構成することができる。

　本発明の第９の局面によれば、電気光学素子と３個のトランジスタとコンデンサとを含む画素回路を備えた表示装置において、簡単な回路を用いて、表示画像の画質低下を防止しながら画素回路の電流を測定することができる。

　本発明の第１０の局面によれば、シフトレジスタの奇数段目と偶数段目とに異なるイネーブル信号を供給することにより、隣接する走査線の電圧が同じ時間帯に選択レベルになることを防止することができる。

　本発明の第１１の局面によれば、休止期間に同じ走査線を続けて選択することにより、同じ画素回路について条件を切り替えて電流を複数回測定することができる。

　本発明の第１２の局面によれば、インジウム、ガリウム、亜鉛、および、酸素を含む酸化物半導体はアモルファスシリコンよりも高い移動度を有するので、上記酸化物半導体を用いて走査線駆動回路に含まれるトランジスタを形成することにより、トランジスタのサイズを小さくして、走査線駆動回路のレイアウト面積を削減することができる。したがって、画素回路と走査線駆動回路とを一体に形成する場合に、画素領域の周囲に形成される額縁の面積を削減することができる。また、上記酸化物半導体を用いて形成されたトランジスタは、オフリーク電流が小さいという特徴を有する。したがって、画素回路と走査線駆動回路とを一体に形成することにより、保持した電圧が変動しにくく休止駆動に適した画素回路と、動作を休止している期間が長い場合でも誤動作しにくい走査線駆動回路とを実現することができる。

　本発明の第１３の局面によれば、電流測定期間をライン期間よりも長くすることにより、電流測定期間において測定用電圧の書き込み、電流の測定、および、データ電圧の書き込みを必要な時間を掛けて行うことができる。

　本発明の第１４の局面によれば、電流測定結果に基づき映像信号を補正することにより、画素の輝度の低下を補償し、表示画像の画質を向上することができる。

　本発明の第１５または第４０の局面によれば、走査線駆動回路内には、１つのシフトクロックに基づいて第１走査信号および第２走査信号の双方のレベルを制御するシフトレジスタが設けられる。したがって、簡単な回路を用いて、回路素子の特性を取得するための電気量の測定を行うことができる。

　本発明の第１６の局面によれば、制御クロック、第１イネーブル信号、および第２イネーブル信号の波形を好適に制御することにより、本発明の第１５の局面の効果を奏する表示装置が実現される。

　本発明の第１７の局面によれば、第１走査制御トランジスタと第１ブースト容量とを有する第１走査信号制御部を備えた表示装置において、本発明の第１５の局面と同様の効果が得られる。

　本発明の第１８の局面によれば、第１イネーブル信号として４相以上のクロック信号を用いた表示装置において、本発明の第１５の局面と同様の効果が得られる。

　本発明の第１９の局面によれば、第２走査制御トランジスタを有する第２走査信号制御部を備えた表示装置において、本発明の第１５の局面と同様の効果が得られる。

　本発明の第２０の局面によれば、第２走査制御トランジスタと第２ブースト容量とを有する第２走査信号制御部を備えた表示装置において、本発明の第１５の局面と同様の効果が得られる。

　本発明の第２１の局面によれば、第２イネーブル信号として２相以上のクロック信号を用いた表示装置において、本発明の第１５の局面と同様の効果が得られる。

　本発明の第２２の局面によれば、充分に短い時間で画素への書き込みを行うことができ、電気量を測定する期間を充分に確保することが可能となる。

　本発明の第２３の局面によれば、本発明の第２２の局面と同様の効果が得られる。

　本発明の第２４の局面によれば、簡易な構成で、第１走査信号および第２走査信号の双方のレベルを非選択レベルにすることが可能となる。

　本発明の第２５の局面によれば、簡易な構成で、出力信号、第１走査信号、第２走査信号の全てのレベルを非選択レベルにすることが可能となる。

　本発明の第２６の局面によれば、休止駆動等の特別な駆動方法が採用されていない場合でも、回路素子の特性を取得するための電気量の測定を行うことが可能となる。

　本発明の第２７の局面によれば、表示画像の画質に影響を及ぼすことなく、回路素子の特性を取得するための電気量の測定を行うことが可能となる。

　本発明の第２８の局面によれば、休止駆動等の特別な駆動方法が採用されていない場合でも、回路素子の特性を取得するための電気量の測定を行うことが可能となる。また、表示画像の画質に全く影響を及ぼすことなく電気量の測定を行うことが可能となる。

　本発明の第２９の局面によれば、非表示期間に不必要な表示（例えば、有機ＥＬ素子の発光）が行われることが防止される。

　本発明の第３０の局面によれば、電気量測定後に各画素に目標輝度に応じた電圧が印加されるので、電気量測定が表示画像に与える影響を抑制して、表示画像の画質低下を防止することができる。

　本発明の第３１の局面によれば、電気量の測定結果の信頼性が高まるので、より効果的に回路素子の劣化を補償することが可能となる。

　本発明の第３２の局面によれば、電気量の測定結果（アナログデータ）をＡＤ変換する際に、Ａ／Ｄ変換器によるＡＤ変換の分解能を有効に活用することが可能となる。

　本発明の第３３の局面によれば、電気量の測定が行われる直前に、画素の表示状態が黒色表示の状態にされる。これにより、電気量の測定が行われる前の画素回路内の状態が測定結果に及ぼす影響を除去することが可能となる。

　本発明の第３４の局面によれば、画素回路と走査線駆動回路とが同一のガラス基板上に形成されるので、表示装置の小型化が可能となる。

　本発明の第３５の局面によれば、インジウム、ガリウム、亜鉛、および、酸素を含む酸化物半導体はアモルファスシリコンよりも高い移動度を有するので、上記酸化物半導体を用いて走査線駆動回路に含まれるトランジスタを形成することにより、トランジスタのサイズを小さくして、走査線駆動回路のレイアウト面積を削減することができる。したがって、画素回路と走査線駆動回路とを一体に形成する場合に、画素領域の周囲に形成される額縁の面積を削減することができる。また、上記酸化物半導体を用いて形成されたトランジスタは、オフリーク電流が小さいという特徴を有する。したがって、電気量の測定が行われる際のＳ／Ｎ比を高めることができる。

　本発明の第３６の局面によれば、画素マトリクスが形成される矩形領域の両側に走査線駆動回路が設けられる構成に比べて、全体のサイズを小さくすることができる。

　本発明の第３７の局面によれば、表示部の左右両側の額縁のサイズを容易に同じにすることができる。

　本発明の第３８の局面によれば、シフトクロックの転送が停止している期間中に確実に電気量の測定を行うことが可能となる。

本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置の画素回路の回路図である。図１に示す表示装置の走査線駆動回路のブロック図である。図３に示す走査線駆動回路の単位回路の回路図である。図４に示す単位回路のタイミングチャートである。図４に示す単位回路のタイミングチャートである。図４に示す単位回路のタイミングチャートである。図４に示す単位回路のタイミングチャートである。図１に示す表示装置の動作を示すタイミングチャートである。図１に示す表示装置の休止期間における出力信号Ｙ１の波形を示すタイミングチャートである。図１に示す表示装置の休止期間におけるデータ線とモニタ線の電圧の変化を示す模式図である。図１に示す表示装置の詳細なタイミングチャートである。図１に示す表示装置の補正データ記憶部と補正演算部の詳細を示すブロック図である。図１に示す表示装置のＣＰＵの動作を示すフローチャートである。本発明の第２の実施形態に係る表示装置の構成を示すブロック図である。図１５に示す表示装置の画素回路の回路図である。図１５に示す表示装置の詳細なタイミングチャートである。図１５に示す表示装置の補正データ記憶部と補正演算部の詳細を示すブロック図である。図１５に示す表示装置のＣＰＵの動作を示すフローチャートである。本発明の第３の実施形態に係る表示装置の構成を示すブロック図である。図２０に示す表示装置の画素回路の回路図である。図２０に示す表示装置の走査線駆動回路のブロック図である。図２２に示す走査線駆動回路の単位回路の回路図である。図２０に示す表示装置の詳細なタイミングチャートである。図２０に示す表示装置の休止期間におけるデータ線の電圧の変化を示す模式図である。本発明の第４の実施形態における駆動方法について説明するためのタイミングチャートである。本発明の第５の実施形態に係る表示装置の構成を示すブロック図である。上記第５の実施形態において、画素回路および電流測定部を含む領域の構成を示す回路図である。上記第５の実施形態において、特性検出のための電流測定が行われる際の動作について説明するためのタイミングチャートである。上記第５の実施形態において、電源オンの際に集中的に多数の行についての電流測定が行われる場合の処理手順を示すフローチャートである。上記第５の実施形態において、電源オフの際に集中モニタが行われる場合の処理手順を示すフローチャートである。第１の変形例に係る表示装置の構成を示すブロック図である。上記第１の変形例において、データ線の接続先の切り替えについて説明するための図である。上記第１の変形例において、電圧測定部の一構成例を示す図である。図３２に示す表示装置の詳細なタイミングチャートである。第２の変形例において、画素回路および電流測定部の構成を示す回路図である。上記第２の変形例において、制御クロック信号の制御について説明するための図である。上記第２の変形例において、積分時間の調整について説明するための図である。第３の変形例に係る表示装置の構成を示すブロック図である。上記第３の変形例における走査線駆動回路内の単位回路の回路図である。上記第３の変形例における走査線の駆動方法について説明するためのタイミングチャートである。第４の変形例における単位回路の要部の構成を示すブロック図である。上記第４の変形例における単位回路の回路図である。第５の変形例における単位回路の回路図である。上記第５の変形例における走査線駆動回路の構成を示すブロック図である。第６の変形例における駆動方法について説明するためのタイミングチャートである。延長したライン期間を有する表示装置のタイミングチャートである。

＜１．第１の実施形態＞
＜１．１　構成＞
　図１は、本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置１は、表示部１１、表示制御回路１２、走査線駆動回路１３、ソースドライバ（データ線駆動／電流測定回路）１４、Ａ／Ｄ変換器１５、補正データ記憶部１６、および、補正演算部１７を備えたアクティブマトリクス型の有機ＥＬ表示装置である。以下、ｍおよびｎは２以上の整数、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数であるとする。

　表示部１１は、ｎ本の走査線Ｇ１～Ｇｎ、ｍ本のデータ線Ｓ１～Ｓｍ、ｍ本のモニタ線Ｍ１～Ｍｍ、および、（ｍ×ｎ）個の画素回路１８を含んでいる。走査線Ｇ１～Ｇｎは、互いに平行に配置される。データ線Ｓ１～Ｓｍとモニタ線Ｍ１～Ｍｍは、互いに平行に、かつ、走査線Ｇ１～Ｇｎと直交するように配置される。走査線Ｇ１～Ｇｎとデータ線Ｓ１～Ｓｍは、（ｍ×ｎ）箇所で交差する。（ｍ×ｎ）個の画素回路１８は、走査線Ｇ１～Ｇｎとデータ線Ｓ１～Ｓｍとの交差点に対応して２次元状に配置される。この（ｍ×ｎ）個の画素回路１８によって、ｎ行×ｍ列の画素マトリクスが形成されている。画素回路１８には、図示しない電極を用いてハイレベル電源電圧ＥＬＶＤＤとローレベル電源電圧ＥＬＶＳＳが供給される。以下、走査線の延伸方向（図１では水平方向）を行方向、データ線の延伸方向（図１では垂直方向）を列方向という。

　表示制御回路１２は、表示装置１の制御回路である。表示制御回路１２は、走査線駆動回路１３に対して制御信号ＣＳ１を出力し、ソースドライバ１４に対して制御信号ＣＳ２を出力し、補正演算部１７に対して映像信号Ｘ１を出力する。制御信号ＣＳ２には、例えば、ソーススタートパルスやソースクロックなどが含まれる。制御信号ＣＳ１の詳細は後述する。

　走査線駆動回路１３は、制御信号ＣＳ１に従い走査線Ｇ１～Ｇｎを駆動する（詳細は後述）。なお、走査線駆動回路１３には、図示しない電源回路からハイレベル電圧ＶＤＤおよびローレベル電圧ＶＳＳが与えられている。ソースドライバ１４には、制御信号ＣＳ２と、補正演算部１７から出力された補正後の映像信号Ｘ２とが供給される。ソースドライバ１４は、データ線Ｓ１～Ｓｍを駆動する機能（データ線駆動回路としての機能）と、画素回路１８からモニタ線Ｍ１～Ｍｍに出力された電流を測定する機能（電流測定回路としての機能）とを有する。より詳細には、ソースドライバ１４は、制御信号ＣＳ２に従い、映像信号Ｘ２に応じたｍ個の電圧（以下、データ電圧という）をデータ線Ｓ１～Ｓｍにそれぞれ印加する。また、ソースドライバ１４は、制御信号ＣＳ２に従い、ｍ個の測定用電圧をデータ線Ｓ１～Ｓｍにそれぞれ印加し、そのときに画素回路１８からモニタ線Ｍ１～Ｍｍに出力されたｍ個の電流をそれぞれ電圧に変換して出力する。

　Ａ／Ｄ変換器１５は、ソースドライバ１４の出力電圧をデジタルデータに変換する。補正データ記憶部１６は、補正演算部１７による補正演算に必要なデータ（以下、補正データという）を記憶する。補正演算部１７は、Ａ／Ｄ変換器１５から出力されたデータに基づき、補正データ記憶部１６に記憶された補正データを更新する。また、補正演算部１７は、補正データ記憶部１６に記憶された補正データを参照して、表示制御回路１２から出力された映像信号Ｘ１を補正し、補正後の映像信号Ｘ２を出力する。

　図２は、ｉ行ｊ列目の画素回路１８の回路図である。図２に示すように、画素回路１８は、有機ＥＬ素子Ｌ１、トランジスタＱ１～Ｑ３、および、コンデンサＣ１を含み、走査線Ｇｉ、データ線Ｓｊ、および、モニタ線Ｍｊに接続される。トランジスタＱ１～Ｑ３は、Ｎチャネル型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）である。トランジスタＱ１のドレイン端子には、ハイレベル電源電圧ＥＬＶＤＤが印加される。トランジスタＱ１のソース端子は、有機ＥＬ素子Ｌ１のアノード端子に接続される。有機ＥＬ素子Ｌ１のカソード端子には、ローレベル電源電圧ＥＬＶＳＳが印加される。トランジスタＱ２の一方の導通端子（図２では左側の端子）はデータ線Ｓｊに接続され、トランジスタＱ２の他方の導通端子はトランジスタＱ１のゲート端子に接続される。トランジスタＱ３の一方の導通端子（図２では左側の端子）はモニタ線Ｍｊに接続され、トランジスタＱ３の他方の導通端子はトランジスタＱ１のソース端子と有機ＥＬ素子Ｌ１のアノード端子に接続される。トランジスタＱ２、Ｑ３のゲート端子は、走査線Ｇｉに接続される。コンデンサＣ１は、トランジスタＱ１のゲート端子とソース端子の間に設けられる。トランジスタＱ１は駆動トランジスタとして機能し、トランジスタＱ２は書き込み制御トランジスタとして機能し、トランジスタＱ３は読み出し制御トランジスタとして機能する。

　図３は、走査線駆動回路１３の構成を示すブロック図である。図３に示すように、走査線駆動回路１３は、ｎ個の単位回路４１を多段接続したシフトレジスタを含んでいる。図３には１～４段目の単位回路４１が記載されているが、５～ｎ段目の単位回路４１も同様の形態に接続される。単位回路４１は、クロック端子ＣＫ、ＣＫＢ、イネーブル端子ＥＮ、セット端子Ｓ、リセット端子Ｒ、および、出力端子Ｙ１、Ｙ２を有する。走査線駆動回路１３に供給される制御信号ＣＳ１には、ゲートスタートパルスＧＳＰ、ゲートクロックＧＣＫ１、ＧＣＫ２、および、イネーブル信号ＥＮ１、ＥＮ２が含まれる。

　ゲートスタートパルスＧＳＰは、１段目の単位回路４１のセット端子Ｓに与えられる。ゲートクロックＧＣＫ１は、奇数段目の単位回路４１のクロック端子ＣＫと偶数段目の単位回路４１のクロック端子ＣＫＢに与えられる。ゲートクロックＧＣＫ２は、偶数段目の単位回路４１のクロック端子ＣＫと奇数段目の単位回路４１のクロック端子ＣＫＢに与えられる。イネーブル信号ＥＮ１は奇数段目の単位回路４１のイネーブル端子ＥＮに与えられ、イネーブル信号ＥＮ２は偶数段目の単位回路４１のイネーブル端子ＥＮに与えられる。１段目の単位回路４１の出力端子Ｙ１は、２段目の単位回路４１のセット端子Ｓに接続される。２～（ｎ－１）段目の単位回路４１の出力端子Ｙ１は、次段の単位回路４１のセット端子Ｓと前段の単位回路４１のリセット端子Ｒに接続される。ｎ段目の単位回路４１の出力端子Ｙ１は、（ｎ－１）段目の単位回路４１のリセット端子Ｒに接続される。ｎ段目の単位回路４１のリセット端子Ｒには、映像信号期間の終了を示す信号が与えられる（図示せず）。ｉ段目の単位回路４１の出力端子Ｙ２は、走査線Ｇｉに接続される。

　図４は、単位回路４１の回路図である。図４に示すように、単位回路４１は、トランジスタＱ１１～Ｑ１７、および、コンデンサＣ１１、Ｃ１２を含んでいる。トランジスタＱ１１～Ｑ１７は、Ｎチャネル型ＴＦＴである。トランジスタＱ１１のドレイン端子とゲート端子は、セット端子Ｓに接続される。トランジスタＱ１１のソース端子は、トランジスタＱ１２のドレイン端子、トランジスタＱ１３のゲート端子、および、トランジスタＱ１５の一方の導通端子（図４では左側の端子）に接続される。トランジスタＱ１３のドレイン端子はクロック端子ＣＫに接続され、トランジスタＱ１３のソース端子はトランジスタＱ１４のドレイン端子と出力端子Ｙ１に接続される。トランジスタＱ１５の他方の導通端子はトランジスタＱ１６のゲート端子に接続され、トランジスタＱ１５のゲート端子にはハイレベル電圧ＶＤＤが印加される。トランジスタＱ１６のドレイン端子はイネーブル端子ＥＮに接続され、トランジスタＱ１６のソース端子はトランジスタＱ１７のドレイン端子と出力端子Ｙ２に接続される。トランジスタＱ１２、Ｑ１４、Ｑ１７のソース端子には、ローレベル電圧ＶＳＳが印加される。トランジスタＱ１２のゲート端子はリセット端子Ｒに接続され、トランジスタＱ１４、Ｑ１７のゲート端子はクロック端子ＣＫＢに接続される。コンデンサＣ１１はトランジスタＱ１３のゲート端子とソース端子の間に設けられ、コンデンサＣ１２はトランジスタＱ１６のゲート端子とソース端子の間に設けられる。

　トランジスタＱ１１、Ｑ１２は、セット端子Ｓとリセット端子Ｒから入力された信号に従い、図４に示すノードＮ１（第１ノード）の電圧をハイレベルとローレベルに切り替えるノード制御回路として機能する。トランジスタＱ１３、Ｑ１４とコンデンサＣ１１は、ノードＮ１がブースト状態のときに、クロック端子ＣＫから入力された信号を次段の単位回路４１のセット端子Ｓと前段の単位回路４１のリセット端子Ｒに印加する第１出力制御回路として機能する。トランジスタＱ１５～Ｑ１７とコンデンサＣ１２は、ノードＮ１の電圧がハイレベルのときに、表示制御回路１２から出力されたイネーブル信号ＥＮ１またはＥＮ２を走査線Ｇｉに印加する第２出力制御回路として機能する。

　画素回路１８に含まれるトランジスタＱ１～Ｑ３、および、走査線駆動回路１３の単位回路４１に含まれるトランジスタＱ１１～Ｑ１７は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および、酸素（Ｏ）を含む酸化物半導体を用いて形成される。

　図５は、単位回路４１のタイミングチャートである。図５を参照して、単位回路４１の動作を説明する。以下、単位回路４１の端子経由で入出力される信号をその端子と同じ名称で呼ぶ。例えば、クロック端子ＣＫ経由で入力される信号をクロック信号ＣＫと呼ぶ。また、トランジスタＱ１３、Ｑ１６のゲート端子が接続されたノードを、それぞれ、ノードＮ１、ノードＮ２という。図５に示すように、クロック信号ＣＫ、ＣＫＢは、互いに異なる期間にハイレベルになる。セット信号Ｓは、クロック信号ＣＫＢのハイレベル期間（図５では時刻ｔ１～ｔ２）にハイレベルになる。リセット信号Ｒは、クロック信号ＣＫＢの次のハイレベル期間（図５では時刻ｔ５～ｔ６）にハイレベルになる。

　時刻ｔ１より前では、ノードＮ１の電圧はローレベルである。時刻ｔ１においてセット信号Ｓがハイレベルに変化すると、トランジスタＱ１１はオン状態となり、ノードＮ１の電圧はハイレベルに変化する。なお、ノードＮ１の電圧が通常のハイレベルのときにはトランジスタＱ１３はオン状態になるが、クロック信号ＣＫがローレベルであるので、出力信号Ｙ１はローレベルのまま維持される。時刻ｔ２において、セット信号Ｓがローレベルに変化すると、トランジスタＱ１１はオフ状態となり、ノードＮ１はハイインピーダンス状態になる。ノードＮ１の電圧は、時刻ｔ２以降もハイレベルである。

　時刻ｔ３において、クロック信号ＣＫがハイレベルに変化する。このときノードＮ１はハイインピーダンス状態であるので、クロック信号ＣＫがハイレベルに変化すると、ノードＮ１の電圧はブートストラップによって通常のハイレベルよりも高くなる（ノードＮ１がブースト状態となる）。したがって、ハイレベルのクロック信号ＣＫは、そのままのレベルで（トランジスタＱ１３の閾値電圧分だけ低下することなく）、トランジスタＱ１３を通過して出力端子Ｙ１から出力される。時刻ｔ４においてクロック信号ＣＫがローレベルに変化すると、ノードＮ１の電圧は通常のハイレベルに戻り、出力信号Ｙ１はローレベルに変化する。

　時刻ｔ５においてリセット信号Ｒがハイレベルに変化すると、トランジスタＱ１２はオン状態となり、ノードＮ１の電圧はローレベルに変化する。また、時刻ｔ５においてクロック信号ＣＫＢがハイレベルに変化すると、トランジスタＱ１４はオン状態となる。トランジスタＱ１４は、出力信号Ｙ１を確実にローレベルにする機能を有する。このようにノードＮ１の電圧がハイレベルのときに、クロック信号ＣＫが出力端子Ｙ１から出力される。

　トランジスタＱ１６、Ｑ１７およびコンデンサＣ１２は、トランジスタＱ１３、Ｑ１４およびコンデンサＣ１１と同様の態様に接続されている。ノードＮ２がハイインピーダンス状態でノードＮ２の電圧がハイレベルのときに、イネーブル信号ＥＮがハイレベルに変化すると、ノードＮ２の電圧はブートストラップによって通常のハイレベルよりも高くなる（ノードＮ２がブースト状態となる）。トランジスタＱ１５は、ノードＮ２の電圧が通常のハイレベルよりも高いときを除いてオン状態で維持される。ノードＮ２は、ノードＮ１と同じ論理レベルの電圧を有する。したがって、ノードＮ１、Ｎ２の電圧がハイレベルのときに、イネーブル信号ＥＮが出力端子Ｙ２から出力される。

　なお、トランジスタＱ１５は、ノードＮ２の電圧が所定以上になるとオフ状態となり、ノードＮ１、Ｎ２を電気的に切り離して、ブートストラップによるノードＮ２の電圧の上昇を補助する機能を有する。コンデンサＣ１１は、ブートストラップによるノードＮ１の電圧の上昇を補助する機能と、クロック信号ＣＫに混入したノイズがトランジスタＱ１３の寄生容量を介してノードＮ１の電圧に与える影響を低減する機能とを有する。コンデンサＣ１２は、コンデンサＣ１１と同様の機能を有する。

　上述したように、ノードＮ２は、ノードＮ１と同じ論理レベルの電圧を有する。ここで、駆動期間には、図６に示す波形のイネーブル信号ＥＮが単位回路４１に与えられる。このため、時刻ｔ３になると、ノードＮ２の電圧はブートストラップによって通常のハイレベルよりも高くなる（ノードＮ２がブースト状態となる）。これにより、ハイレベルのイネーブル信号ＥＮが、そのままのレベルで（トランジスタＱ１６の閾値電圧分だけ低下することなく）、トランジスタＱ１６を通過して出力端子Ｙ２から出力される（図６を参照）。一方、休止期間には、後述する電流測定期間を除いて、図７に示すようにイネーブル信号ＥＮはローレベルで維持される。このため、時刻ｔ３にノードＮ２の電圧がブートストラップによって通常のハイレベルよりも高くなっても、出力端子Ｙ２の電圧はローレベルで維持される。休止期間には、図８に示すように電流測定期間のみにイネーブル信号ＥＮはハイレベルとなる。このため、電流測定期間（図８では時刻ｔ３～時刻ｔ４の期間）には、ノードＮ２の電圧がブートストラップによって通常のハイレベルよりも高くなることによって、ハイレベルのイネーブル信号ＥＮが、そのままのレベルで（トランジスタＱ１６の閾値電圧分だけ低下することなく）、トランジスタＱ１６を通過して出力端子Ｙ２から出力される。

＜１．２　駆動方法＞
　図９は、表示装置１の動作を示すタイミングチャートである。表示装置１は、駆動期間と休止期間とを用いた休止駆動を行う。駆動期間の長さは１フレーム期間に設定され、駆動期間は映像信号期間と垂直帰線期間とに分割される。映像信号期間は、ｎ行の画素回路１８に対応して、ｎ個のライン期間（水平期間とも呼ばれる）を含んでいる。映像信号期間では、ゲートクロックＧＣＫ１、ＧＣＫ２の周期はそれぞれ２ライン期間であり、ｎ本の走査線Ｇ１～Ｇｎは１ライン期間ずつ順に選択される。ｉ番目のライン期間では、走査線駆動回路１３は走査線Ｇｉの電圧をハイレベルに制御し、ソースドライバ１４はデータ線Ｓ１～Ｓｍに対してｍ個のデータ電圧を印加する。これにより、走査線Ｇｉに接続されたｍ個の画素回路１８にデータ電圧が書き込まれる（図９ではプログラムと記載）。

　休止期間の長さは、１フレーム期間よりも長く、例えば、複数フレーム期間に設定される。休止期間は、映像保持期間と垂直帰線期間とに分割される。ゲートクロックＧＣＫ１、ＧＣＫ２は、駆動期間だけでなく休止期間でもハイレベルとローレベルとに変化する。休止期間におけるゲートクロックＧＣＫ１、ＧＣＫ２の周期は、２ライン期間よりも長い。休止期間では、図１０に示すように、ｎ個の単位回路４１の出力信号Ｙ１は、昇順に（１段目、２段目、３段目、…の順に）ゲートクロックＧＣＫ１、ＧＣＫ２の半周期ずつハイレベルになる。以下、休止期間において１～ｎ段目の単位回路４１の出力信号Ｙ１がハイレベルになる期間を、それぞれ、１～ｎ番目の休止ライン期間という。以下の説明では、映像保持期間は１～ｎ番目の休止ライン期間を１回ずつ含むと仮定する。

　休止期間には、１個の休止ライン期間（以下、ｉ番目の休止ライン期間とする）が電流測定期間として選択される。電流測定期間には走査線Ｇｉが選択される。走査線駆動回路１３は、電流測定期間には、選択した走査線Ｇｉに対して、電流測定用の走査信号および電圧書き込み用の走査信号を印加する。休止期間に選択される走査線は、所定の方法で（例えば、昇順に、あるいは、ランダムに）決定され、４休止期間ごとに切り替えられる。休止期間内の電流測定期間以外の期間には、走査線駆動回路１３は走査線Ｇ１～Ｇｎの電圧をローレベルに制御する（図９では太破線で記載）。

　図１１は、休止期間におけるデータ線Ｓｊとモニタ線Ｍｊの電圧の変化を示す模式図である。ソースドライバ１４は、電流測定期間には、データ線Ｓ１～Ｓｍに対して測定用電圧を印加し、ｍ個の画素回路１８からモニタ線Ｍ１～Ｍｍに出力された出力された電流を測定し、データ線Ｓ１～Ｓｍに対してｍ個のデータ電圧を印加する。これにより、走査線Ｇｉに接続されたｍ個の画素回路１８について、測定用電圧を書き込む処理、電流を測定する処理、および、データ電圧を書き込む処理が行われる。表示装置１では、測定用電圧を書き込む処理と電流を測定する処理とは同じ時間帯で行われる。休止期間の電流測定期間以外の期間には、ソースドライバ１４はデータ線Ｓｊを駆動しない。

　図１２は、表示装置１の詳細なタイミングチャートである。図１２には、休止期間に偶数番目の走査線Ｇｉ（ｉは偶数）を選択する場合のタイミングが記載されている。なお、一方のクロックの立ち下がり時点と他方のクロックの立ち上がり時点との間には図５に示すようにいくらかの間隔が設けられているが、図１２では説明の便宜上、当該間隔を無視して図示している。図１２に示すように、ゲートクロックＧＣＫ１、ＧＣＫ２は、互いに異なる期間にハイレベルになる。駆動期間ではゲートクロックＧＣＫ１、ＧＣＫ２の周期は２ライン期間であり、ゲートスタートパルスＧＳＰ（図示せず）は駆動期間の開始前に１ライン期間だけハイレベルになる。したがって、１～ｎ段目の単位回路４１の出力信号Ｙ１は、それぞれ、１～ｎ番目のライン期間にハイレベルになり、駆動期間内のそれ以外の期間にはローレベルになる。駆動期間には、イネーブル信号ＥＮ１、ＥＮ２は、それぞれ、ゲートクロックＧＣＫ１、ＧＣＫ２と同様に変化する。このため、各段の単位回路４１において、クロック信号ＣＫとイネーブル信号ＥＮは同様に変化し、出力信号Ｙ２は出力信号Ｙ１と同様に変化する。したがって、駆動期間には、走査線Ｇ１～Ｇｎの電圧は、それぞれ、１～ｎ番目のライン期間でのみハイレベルになる。

　休止期間ではゲートクロックＧＣＫ１、ＧＣＫ２の周期はそれぞれ２休止ライン期間であり、ゲートスタートパルスＧＳＰは休止期間内の所定のタイミングで１休止ライン期間だけハイレベルになる。したがって、１～ｎ段目の単位回路４１の出力信号Ｙ１は、それぞれ、ｉ番目の休止ライン期間にハイレベルになり、休止期間内のそれ以外の期間にはローレベルになる。上述したように休止期間に走査線Ｇｉを選択する場合、ｉ番目の休止ライン期間には、ｉが奇数の場合にはイネーブル信号ＥＮ１がハイレベルになり、ｉが偶数の場合にはイネーブル信号ＥＮ２がハイレベルになる。イネーブル信号ＥＮ１、ＥＮ２は、休止期間内のそれ以外の期間にはローレベルになる（図１２はｉが偶数の場合を示す）。このため、ｉ段目の単位回路４１では、クロック信号ＣＫとイネーブル信号ＥＮとは同様に変化し、出力信号Ｙ２は出力信号Ｙ１と同様に変化する。１～ｎ段目（ｉ段目を除く）の単位回路４１では、イネーブル信号ＥＮがローレベルであるので、出力信号Ｙ２はローレベルである。したがって、休止期間には、走査線Ｇｉの電圧はｉ番目の休止ライン期間でのみハイレベルになり、走査線Ｇ１～Ｇｎ（Ｇｉを除く）の電圧はローレベルで維持される。

　以下、図１２に示すタイミングで走査線Ｇｉとデータ線Ｓｊを駆動したときのｉ行ｊ列目の画素回路１８の動作を説明する。以下、トランジスタＱ１の特性を「ＴＦＴ特性」といい、有機ＥＬ素子Ｌ１の特性を「ＯＬＥＤ特性」という。ｉ番目のライン期間には、走査線Ｇｉの電圧はハイレベルであるので、トランジスタＱ２、Ｑ３はオン状態となる。このとき、ソースドライバ１４は、データ線Ｓｊに対してデータ電圧Ｄｉｊを印加する。したがって、トランジスタＱ１のゲート電圧はＤｉｊになる。

　ｉ番目のライン期間の終了時に、選択された走査線Ｇｉの電圧はローレベルに変化する。これに伴い、トランジスタＱ２、Ｑ３はオフ状態となる。これ以降、トランジスタＱ１のゲート電圧は、コンデンサＣ１の作用によってＤｉｊに保たれる。データ電圧Ｄｉｊが所定以上の場合には、トランジスタＱ１はオン状態となり、有機ＥＬ素子Ｌ１にはトランジスタＱ１のゲート－ソース間電圧に応じた量の電流が流れる。有機ＥＬ素子Ｌ１は、流れる電流の量に応じた輝度で発光する。

　ｉ番目の休止ライン期間（電流測定期間）には、選択された走査線Ｇｉの電圧はハイレベルに変化する。これに伴い、トランジスタＱ２、Ｑ３はオン状態となる。ｉ番目の休止ライン期間の前半部には、ソースドライバ１４は、データ線Ｓｊに対して測定用電圧Ｖｍｇ（ｉ，ｊ）を印加する。したがって、トランジスタＱ１のゲート電圧はＶｍｇ（ｉ，ｊ）になる。測定用電圧Ｖｍｇ（ｉ，ｊ）は、ＴＦＴ特性測定用電圧、および、ＯＬＥＤ特性測定用電圧のいずれかである。なお、測定用電圧Ｖｍｇ（ｉ，ｊ）の値は、電流測定期間にトランジスタＱ１または有機ＥＬ素子Ｌ１のいずれか一方のみに電流が流れるように設定されるものとする。ＯＬＥＤ特性の測定が行われる際の測定用電圧Ｖｍｇ（ｉ，ｊ）は、トランジスタＱ１がオン状態とならない任意の電圧である。また、ソースドライバ１４は、データ線Ｓｊに対してＯＬＥＤ特性測定用電圧を印加するときには、更にモニタ線Ｍｊに対して有機ＥＬ素子Ｌ１に電流を流すための電圧Ｖｍ（ｉ，ｊ）を印加する。ＴＦＴ特性測定用電圧を印加したときには、トランジスタＱ１はオン状態となり、ハイレベル電源電圧ＥＬＶＤＤを有する電極からトランジスタＱ１、Ｑ３を通過する電流がモニタ線Ｍｊに流れる。ＯＬＥＤ特性測定用電圧を印加したときには、トランジスタＱ１はオフ状態となり、モニタ線ＭｊからトランジスタＱ３と有機ＥＬ素子Ｌ１とを通過する電流がローレベル電源電圧ＥＬＶＳＳを有する電極に流れる。ソースドライバ１４は、ｉ番目の休止ライン期間の前半部にモニタ線Ｍｊに流れる電流を測定する。

　ｉ番目の休止ライン期間の後半部には、ソースドライバ１４は、データ線Ｓｊに対してデータ電圧Ｄｉｊを印加する。このとき画素回路１８は、ｉ番目のライン期間と同様に動作する。ｉ番目の休止ライン期間の終了時に、走査線Ｇｉの電圧はローレベルに変化する。これ以降、有機ＥＬ素子Ｌ１は、データ電圧Ｄｉｊに応じた輝度で発光する。

＜１．３　補正演算および補正データの更新＞
　図１３は、補正データ記憶部１６と補正演算部１７の詳細を示すブロック図である。図１３に示すように、補正データ記憶部１６は、ＴＦＴ用ゲイン記憶部１６ａ、ＯＬＥＤ用ゲイン記憶部１６ｂ、ＴＦＴ用オフセット記憶部１６ｃ、および、ＯＬＥＤ用オフセット記憶部１６ｄを含んでいる。４個の記憶部１６ａ～１６ｄは、それぞれ、（ｍ×ｎ）個の画素回路１８に対応して（ｍ×ｎ）個の補正データを記憶する。ＴＦＴ用ゲイン記憶部１６ａは、ＴＦＴ特性の検出結果に基づくゲイン（以下、ＴＦＴ用ゲインという）を記憶する。ＯＬＥＤ用ゲイン記憶部１６ｂは、ＯＬＥＤ特性の検出結果に基づくゲイン（以下、ＯＬＥＤ用ゲインという）を記憶する。ＴＦＴ用オフセット記憶部１６ｃは、ＴＦＴ特性の検出結果に基づくオフセット（以下、ＴＦＴ用オフセットという）を記憶する。ＯＬＥＤ用オフセット記憶部１６ｄは、ＯＬＥＤ特性の検出結果に基づくオフセット（以下、ＯＬＥＤ用オフセットという）を記憶する。

　補正演算部１７は、ＬＵＴ６１、乗算器６２、６３、６６、６７、加算器６４、６５、６８、および、ＣＰＵ６９を含んでいる。補正演算部１７には、映像信号Ｘ１に含まれる階調Ｐ、ＴＦＴ特性検出用の階調Ｐ、ＯＬＥＤ特性検出用の値ｐｒｅ＿Ｖｍｇ＿ｏｌｅｄ、および、Ａ／Ｄ変換器１５の出力が入力される。４個の記憶部１６ａ～１６ｄからは、ｉ行ｊ列目の画素回路１８の補正データが読み出される。

　ＬＵＴ６１は、階調Ｐに対してガンマ補正を施す。乗算器６２は、ＬＵＴ６１の出力に対して、ＴＦＴ用ゲイン記憶部１６ａから読み出されたＴＦＴ用ゲインを乗算する。乗算器６３は、乗算器６２の出力に対して、ＯＬＥＤ用ゲイン記憶部１６ｂから読み出されたＯＬＥＤ用ゲインを乗算する。加算器６４は、乗算器６３の出力に対して、ＴＦＴ用オフセット記憶部１６ｃから読み出されたＴＦＴ用オフセットを加算する。加算器６５は、加算器６４の出力に対して、ＯＬＥＤ用オフセット記憶部１６ｄから読み出されたＯＬＥＤ用オフセットを加算する。乗算器６６は、加算器６５の出力に対して、データ電圧の減衰を補償するための係数Ｚを乗算する。補正演算部１７は、映像信号期間には、ソースドライバ１４に対して乗算器６６の出力を含む映像信号Ｘ２を出力する。補正演算部１７は、ＴＦＴ特性を検出する電流測定期間には、ソースドライバ１４に対して乗算器６６の出力を測定用電圧Ｖｍｇ（ｉ，ｊ）に対応したデータとして出力する。

　乗算器６７は、値ｐｒｅ＿Ｖｍｇ＿ｏｌｅｄに対して、ＯＬＥＤ用ゲイン記憶部１６ｂから読み出されたＯＬＥＤ用ゲインを乗算する。加算器６８は、乗算器６７の出力に対して、ＯＬＥＤ用オフセット記憶部１６ｄから読み出されたＯＬＥＤ用オフセットを加算する。補正演算部１７は、ＯＬＥＤ特性を検出する電流測定期間には、ソースドライバ１４に対して加算器６８の出力を電圧（有機ＥＬ素子Ｌ１に電流を流すための電圧）Ｖｍ（ｉ，ｊ）に対応したデータとして出力する。

　ＣＰＵ６９は、Ａ／Ｄ変換器１５の出力に基づき、４個の記憶部１６ａ～１６ｄに記憶された補正データを更新する。図１４は、ＣＰＵ６９の動作を示すフローチャートである。ＣＰＵ６９は、図１４に示すステップＳ１０１～Ｓ１１６を４休止期間ごとに実行する。ＣＰＵ６９は、第１休止期間にはステップＳ１０１～Ｓ１０４を実行し、第２休止期間にはステップＳ１０５～Ｓ１０８を実行し、第３休止期間にはステップＳ１０９～Ｓ１１２を実行し、第４休止期間にはステップＳ１１３～Ｓ１１６を実行する。

　ソースドライバ１４は、第１休止期間内の電流測定期間の前半部において、ＴＦＴ特性を測定するための第１測定用電圧Ｖｍｇ（ｉ，ｊ）をデータ線Ｓ１～Ｓｍに印加し、このときに画素回路１８からモニタ線Ｍ１～Ｍｍに出力された電流を測定する。ＣＰＵ６９は、このときに得られた第１の電流測定値をＡ／Ｄ変換器１５から受け取る（ステップＳ１０１）。次に、ＣＰＵ６９は、ステップＳ１０１で受け取った第１の電流測定値に基づき、第１のＴＦＴ特性を求める（ステップＳ１０２）。次に、ＣＰＵ６９は、第１のＴＦＴ特性を用いて、ＴＦＴ用オフセット記憶部１６ｃに記憶されたＴＦＴ用オフセットを更新し（ステップＳ１０３）、ＴＦＴ用ゲイン記憶部１６ａに記憶されたＴＦＴ用ゲインを更新する（ステップＳ１０４）。

　ソースドライバ１４は、第２休止期間内の電流測定期間の前半部において、ＴＦＴ特性を測定するための第２測定用電圧Ｖｍｇ（ｉ，ｊ）をデータ線Ｓ１～Ｓｍに印加し、このときに画素回路１８からモニタ線Ｍ１～Ｍｍに出力された電流を測定する。ＣＰＵ６９は、このときに得られた第２の電流測定値をＡ／Ｄ変換器１５から受け取る（ステップＳ１０５）。次に、ＣＰＵ６９は、ステップＳ１０５で受け取った第２の電流測定値に基づき、第２のＴＦＴ特性を求める（ステップＳ１０６）。次に、ＣＰＵ６９は、第２のＴＦＴ特性を用いて、ＴＦＴ用オフセット記憶部１６ｃに記憶されたＴＦＴ用オフセットを更新し（ステップＳ１０７）、ＴＦＴ用ゲイン記憶部１６ａに記憶されたＴＦＴ用ゲインを更新する（ステップＳ１０８）。なお、第１測定用電圧と第２測定用電圧とは互いに異なる。例えば、第１測定用電圧は相対的に低い階調に対応したデータ電圧であり、第２測定用電圧は相対的に高い階調に対応したデータ電圧である。

　ソースドライバ１４は、第３休止期間内の電流測定期間の前半部において、トランジスタＱ１がオン状態とならないような電圧をデータ線Ｓ１～Ｓｍに印加しつつ、ＯＬＥＤ特性を測定するための第３測定用電圧Ｖｍ（ｉ，ｊ）をモニタ線Ｍ１～Ｍｍに印加し、このときに画素回路１８からモニタ線Ｍ１～Ｍｍに出力された電流を測定する。ＣＰＵ６９は、このときに得られた第３の電流測定値をＡ／Ｄ変換器１５から受け取る（ステップＳ１０９）。次に、ＣＰＵ６９は、ステップＳ１０９で受け取った第３の電流測定値に基づき、第１のＯＬＥＤ特性を求める（ステップＳ１１０）。次に、ＣＰＵ６９は、第１のＯＬＥＤ特性を用いて、ＯＬＥＤ用オフセット記憶部１６ｄに記憶されたＯＬＥＤ用オフセットを更新し（ステップＳ１１１）、ＯＬＥＤ用ゲイン記憶部１６ｂに記憶されたＯＬＥＤ用ゲインを更新する（ステップＳ１１２）。

　ソースドライバ１４は、第４休止期間内の電流測定期間の前半部において、トランジスタＱ１がオン状態とならないような電圧をデータ線Ｓ１～Ｓｍに印加しつつ、ＯＬＥＤ特性を測定するための第４測定用電圧Ｖｍ（ｉ，ｊ）をモニタ線Ｍ１～Ｍｍに印加し、このときに画素回路１８からモニタ線Ｍ１～Ｍｍに出力された電流を測定する。ＣＰＵ６９は、このときに得られた第４の電流値をＡ／Ｄ変換器１５から受け取る（ステップＳ１１３）。次に、ＣＰＵ６９は、ステップＳ１１３で受け取った第４の電流測定値に基づき、第２のＯＬＥＤ特性を求める（ステップＳ１１４）。次に、ＣＰＵ６９は、第２のＯＬＥＤ特性を用いて、ＯＬＥＤ用オフセット記憶部１６ｄに記憶されたＯＬＥＤ用オフセットを更新し（ステップＳ１１５）、ＯＬＥＤ用ゲイン記憶部１６ｂに記憶されたＯＬＥＤ用ゲインを更新する（ステップＳ１１６）。なお、第３測定用電圧と第４測定用電圧とは、互いに異なる。

　表示制御回路１２は、休止期間においてハイレベルのイネーブル信号ＥＮ１、ＥＮ２を出力する休止ライン期間を４休止期間ごとに切り替える。したがって、休止期間に選択される走査線は、４休止期間ごとに切り替えられる。ソースドライバ１４は、第１～第４休止期間には、それぞれ、第１～第４測定用電圧を書き込んだ画素回路１８から出力された電流を測定する。補正演算部１７は、第１～第４休止期間には、それぞれ、第１～第４の電流測定値に基づき、補正データ記憶部１６に記憶された補正データを更新する。このように休止期間に同じ走査線を続けて選択することにより、同じ画素回路１８について条件を切り替えて電流を複数回測定し、複数回の電流測定結果に基づき補正データを更新することができる。

＜１．４　効果など＞
　以上に示すように、本実施形態に係る表示装置１は、ｎ本の走査線Ｇ１～Ｇｎとｍ本のデータ線Ｓ１～Ｓｍとｍ本のモニタ線Ｍ１～Ｍｍと２次元状に配置された（ｍ×ｎ）個の画素回路１８とを含む表示部１１と、表示制御回路１２と、走査線駆動回路１３と、ソースドライバ１４とを備えている。走査線駆動回路１３は、駆動期間には、ライン期間ごとに走査線Ｇ１～Ｇｎを順に選択し、選択した走査線に対してハイレベル（選択レベル）の走査信号を印加する。走査線駆動回路１３は、また、休止期間内に設定された電流測定期間には、走査線Ｇ１～Ｇｎの中から選択した走査線Ｇｉに対してハイレベル（電流測定用および電圧書き込み用）の走査信号を印加し、休止期間内の電流測定期間以外の期間には、走査線Ｇ１～Ｇｎに対してローレベル（非選択レベル）の走査信号を印加する。ソースドライバ１４は、駆動期間には、ライン期間ごとにデータ線Ｓ１～Ｓｍに対して映像信号Ｘ２に応じたデータ電圧を印加する。ソースドライバ１４は、また、電流測定期間には、データ線Ｓ１～Ｓｍに対して測定用電圧を印加し、画素回路１８からモニタ線Ｍ１～Ｍｍに出力された電流を測定し、データ線Ｓ１～Ｓｍに対してデータ電圧を印加する。

　したがって、本実施形態に係る表示装置１によれば、駆動期間と休止期間とを用いて休止駆動を行う場合に、休止期間内に電流測定期間を設定し、電流測定期間において測定用電圧を書き込んだ画素回路１８から出力された電流を測定することができる。また、電流測定期間において画素回路１８にデータ電圧を書き込むことにより、電流測定が表示画像に与える影響を抑制して、表示画像の画質低下を防止することができる。また、休止期間内の電流測定期間以外の期間に走査線Ｇ１～Ｇｎの電圧を固定することにより、表示装置１の消費電力を削減することができる。

　表示制御回路１２は、駆動期間には１ライン期間毎に交互にハイレベルになり、休止期間には電流測定期間に一方がハイレベルになる２つのイネーブル信号ＥＮ１、ＥＮ２を出力する。走査線駆動回路１３は、走査線Ｇ１～Ｇｎに対応する複数の単位回路４１（複数の段）を有し、イネーブル信号ＥＮ１、ＥＮ２に基づき走査線Ｇ１～Ｇｎに印加する走査信号を出力するシフトレジスタを含んでいる。駆動期間と休止期間とで異なる態様で変化するイネーブル信号ＥＮ１、ＥＮ２に基づき、同じシフトレジスタを用いて駆動期間の走査信号と休止期間の走査信号とを生成することにより、走査線駆動回路１３の構成を簡単化することができる。

　単位回路４１（シフトレジスタの各段）は、ノード制御回路（トランジスタＱ１１、Ｑ１２）と、第１出力制御回路（トランジスタＱ１３、Ｑ１４とコンデンサＣ１１）と、第２出力制御回路（トランジスタＱ１５～Ｑ１７とコンデンサＣ１２）とを含んでいる。このように２個の出力制御回路を用いて、次段の単位回路４１への出力信号とは別に、イネーブル信号ＥＮ１またはＥＮ２に基づく走査信号を出力することができる。

　第１出力制御回路は、クロック端子ＣＫに接続されたドレイン端子（第１導通端子）と、次段のセット端子Ｓおよび前段のリセット端子Ｒに接続されたソース端子（第２導通端子）と、ノードＮ１に接続されたゲート端子（制御端子）とを有するトランジスタＱ１３（第１出力制御トランジスタ），次段のセット端子Ｓおよび前段のリセット端子Ｒに接続されたドレイン端子と、ローレベル電圧ＶＳＳが与えられるソース端子と、クロック端子ＣＫＢに接続されたゲート端子とを有するトランジスタＱ１１，および、トランジスタＱ１３のゲート端子とソース端子の間に設けられたコンデンサＣ１１を用いて構成することができる。第２出力制御回路は、イネーブル信号ＥＮ１またはＥＮ２が与えられるドレイン端子と、走査線Ｇｉに接続されたソース端子と、ノードＮ１と同じ論理レベルの電圧を有するノードＮ２（第２ノード）に接続されたゲート端子とを有するトランジスタＱ１６（第２出力制御トランジスタ），走査線Ｇｉに接続されたドレイン端子と、ローレベル電圧ＶＳＳが与えられるソース端子と、クロック端子ＣＫＢに接続されたゲート端子とを有するトランジスタＱ１７，トランジスタＱ１１のソース端子に接続された導通端子（一方の導通端子）と、トランジスタＱ１６のゲート端子に接続された導通端子（他方の導通端子）と、ハイレベル電圧ＶＤＤが与えられるゲート端子とを有するトランジスタＱ１５，および、トランジスタＱ１６のゲート端子とソース端子の間に設けられたコンデンサＣ１２を用いて構成することができる。

　画素回路１８は、有機ＥＬ素子Ｌ１（電気光学素子）と、有機ＥＬ素子Ｌ１と直列に設けられたトランジスタＱ１（駆動トランジスタ）と、データ線ＳｊとトランジスタＱ１のゲート端子との間に設けられ走査線Ｇｉに接続されたゲート端子を有するトランジスタＱ２（書き込み制御トランジスタ）と、モニタ線ＭｊとトランジスタＱ１のソース端子（一方の導通端子）との間に設けられ走査線Ｇｉに接続されたゲート端子を有するトランジスタＱ３（読み出し制御トランジスタ）と、トランジスタＱ１のゲート端子とソース端子との間に設けられたコンデンサＣ１とを含んでいる。したがって、電気光学素子と３個のトランジスタとコンデンサとを含む画素回路とモニタ線とを備えた表示装置において、簡単な回路を用いて、表示画像の画質低下を防止しながら画素回路の電流を測定することができる。

　表示制御回路１２は、奇数段目の単位回路４１（シフトレジスタの奇数段目）用のイネーブル信号ＥＮ１と、偶数段目の単位回路４１（シフトレジスタの偶数段目）用のイネーブル信号ＥＮ２とを出力する。このようにシフトレジスタの奇数段目と偶数段目とに異なるイネーブル信号を供給することにより、隣接する走査線の電圧が同じ時間帯にハイレベルになることを防止することができる。

　また、インジウム、ガリウム、亜鉛、および、酸素を含む酸化物半導体は、アモルファスシリコンよりも高い移動度を有する。このため、上記酸化物半導体を用いて走査線駆動回路１３に含まれるトランジスタＱ１１～Ｑ１７を形成することにより、トランジスタのサイズを小さくして、走査線駆動回路１３のレイアウト面積を削減することができる。したがって、画素回路１８と走査線駆動回路１３とを一体に形成する場合（ゲートドライバモノリシック構成とも呼ばれる）に、画素領域の周囲に形成される額縁の面積を削減することができる。また、上記酸化物半導体を用いて形成されたトランジスタは、オフリーク電流が小さいという特徴を有する。したがって、ゲートモノリシック構成を採用した場合に、保持した電圧が変動しにくく休止駆動に適した画素回路と、動作を休止している期間が長い場合でも誤動作しにくい走査線駆動回路とを実現することができる。

　走査線駆動回路１３に含まれるシフトレジスタは、駆動期間にはライン期間ごとにシフト動作を行い、休止期間にライン期間よりも長い休止ライン期間ごとにシフト動作を行う。このように電流測定期間をライン期間よりも長くすることにより、電流測定期間において測定用電圧の書き込み、電流の測定、および、データ電圧の書き込みを必要な時間を掛けて行うことができる。また、表示装置１は、ソースドライバ１４で測定された電流に基づき映像信号Ｘ１を補正する補正演算部１７をさらに備えている。したがって、電流測定結果に基づき映像信号Ｘ１を補正することにより、画素の輝度の低下を補償し、表示画像の画質を向上することができる。

＜２．第２の実施形態＞
＜２．１　構成＞
　図１５は、本発明の第２の実施形態に係る表示装置の構成を示すブロック図である。図１５に示す表示装置２は、第１の実施形態に係る表示装置１において、表示部１１、補正データ記憶部１６、および、補正演算部１７を、それぞれ、表示部２１、補正データ記憶部２６、および、補正演算部２７に置換したものである。表示装置２は、データ線とモニタ線とが共通化されているという特徴を有する。本実施形態の構成要素のうち、第１の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。

　表示部２１は、ｎ本の走査線Ｇ１～Ｇｎ、ｍ本のデータ線Ｓ１～Ｓｍ、および、（ｍ×ｎ）個の画素回路２８を含んでいる。走査線Ｇ１～Ｇｎは、互いに平行に配置される。データ線Ｓ１～Ｓｍは、互いに平行に、かつ、走査線Ｇ１～Ｇｎと直交するように配置される。（ｍ×ｎ）個の画素回路２８は、走査線Ｇ１～Ｇｎとデータ線Ｓ１～Ｓｍとの交差点に対応して２次元状に配置される。画素回路２８には、ハイレベル電源電圧ＥＬＶＤＤとローレベル電源電圧ＥＬＶＳＳに加えて、図示しない配線を用いて基準電圧Ｖｒｅｆが供給される。

　図１６は、ｉ行ｊ列目の画素回路２８の回路図である。図１６に示すように、画素回路２８は、有機ＥＬ素子Ｌ１、トランジスタＱ１～Ｑ３、および、コンデンサＣ１を含み、走査線Ｇｉとデータ線Ｓｊに接続される。トランジスタＱ１と有機ＥＬ素子Ｌ１とは、画素回路１８と同じ態様に接続される。トランジスタＱ２の一方の導通端子（図１６では左側の端子）はデータ線Ｓｊに接続され、トランジスタＱ２の他方の導通端子はトランジスタＱ１のソース端子と有機ＥＬ素子Ｌ１のアノード端子に接続される。トランジスタＱ３のドレイン端子は基準電圧Ｖｒｅｆを有する配線に接続され、トランジスタＱ３のソース端子はトランジスタＱ１のゲート端子に接続される。トランジスタＱ２、Ｑ３のゲート端子は、走査線Ｇｉに接続される。コンデンサＣ１は、トランジスタＱ１のゲート端子とソース端子の間に設けられる。トランジスタＱ１は駆動トランジスタとして機能し、トランジスタＱ２は書き込み制御トランジスタとして機能し、トランジスタＱ３は基準電圧印加トランジスタとして機能する。

＜２．２　駆動方法＞
　表示装置２は、表示装置１と同様に、図９および図１１に示すタイミングチャートに従い動作する。図１７は、表示装置２の詳細なタイミングチャートである。図１７に示すタイミングチャートは、図１２に示すタイミングチャートからモニタ線Ｍｊの電圧の変化を削除したものである。表示装置２でも表示装置１と同様に、図３および図４に示す走査線駆動回路１３を用いて、図１７に示すタイミングに従い走査線Ｇ１～Ｇｎを駆動することができる。表示装置２では、表示制御回路１２は、ハイレベルのイネーブル信号ＥＮ１、ＥＮ２を出力する休止ライン期間を２休止期間ごとに切り替える。したがって、休止期間に選択される走査線は２休止期間ごとに切り替えられる。

　以下、図１７に示すタイミングで駆動期間に走査線Ｇｉとデータ線Ｓｊを駆動したときのｉ行ｊ列目の画素回路２８の動作を説明する。ｉ番目のライン期間には、走査線Ｇｉの電圧はハイレベルであるので、トランジスタＱ２、Ｑ３はオン状態となる。このとき、ソースドライバ１４は、データ線Ｓｊに対してデータ電圧Ｄｉｊを印加する。したがって、トランジスタＱ１のゲート－ソース間電圧は（Ｖｒｅｆ－Ｄｉｊ）になる。

　ｉ番目のライン期間の終了時に、選択された走査線Ｇｉの電圧はローレベルに変化する。これに伴い、トランジスタＱ２、Ｑ３はオフ状態となる。これ以降、トランジスタＱ１のゲート－ソース間電圧は、コンデンサＣ１の作用によって（Ｖｒｅｆ－Ｄｉｊ）に保たれる。データ電圧Ｄｉｊが所定以下の場合には、トランジスタＱ１はオン状態となり、有機ＥＬ素子Ｌ１にはトランジスタＱ１のゲート－ソース間電圧に応じた量の電流が流れる。有機ＥＬ素子Ｌ１は、流れる電流の量に応じた輝度で発光する。

　ｉ番目の休止ライン期間（電流測定期間）には、選択された走査線Ｇｉの電圧はハイレベルに変化する。これに伴い、トランジスタＱ２、Ｑ３はオン状態となる。ｉ番目の休止ライン期間の前半部には、ソースドライバ１４は、データ線Ｓｊに対して測定用電圧Ｖｍｇ（ｉ，ｊ）を印加する。したがって、トランジスタＱ１のゲート－ソース間電圧は｛Ｖｒｅｆ－Ｖｍｇ（ｉ，ｊ）｝になる。このとき、トランジスタＱ１はオン状態となり、ハイレベル電源電圧ＥＬＶＤＤを有する電極からトランジスタＱ１、Ｑ２を通過する電流がデータ線Ｓｊに流れる。図１７に示す期間Ｔ０において、電流はデータ線Ｓｊに流れる。ソースドライバ１４は、ｉ番目の休止ライン期間の前半部にデータ線Ｓｊに出力された電流を測定する。

　ｉ番目の休止ライン期間の後半部には、ソースドライバ１４は、データ線Ｓｊに対してデータ電圧Ｄｉｊを印加する。このとき画素回路２８は、ｉ番目のライン期間と同様に動作する。ｉ番目の休止ライン期間の終了時に、走査線Ｇｉの電圧はローレベルに変化する。これ以降、有機ＥＬ素子Ｌ１は、データ電圧Ｄｉｊに応じた輝度で発光する。

＜２．３　補正演算および補正データの更新＞
　図１８は、補正データ記憶部２６と補正演算部２７の詳細を示すブロック図である。図１８に示すように、補正データ記憶部２６は、ＴＦＴ用ゲイン記憶部２６ａとＴＦＴ用オフセット記憶部２６ｂとを含んでいる。２個の記憶部２６ａ、２６ｂは、それぞれ、（ｍ×ｎ）個の画素回路２８に対応して（ｍ×ｎ）個の補正データを記憶する。ＴＦＴ用ゲイン記憶部２６ａはＴＦＴ用ゲインを記憶し、ＴＦＴ用オフセット記憶部２６ｂはＴＦＴ用オフセットを記憶する。

　補正演算部２７は、ＬＵＴ７１、乗算器７２、７４、加算器７３、および、ＣＰＵ７５を含んでいる。補正演算部２７には、映像信号Ｘ１に含まれる階調Ｐ、ＴＦＴ特性検出用の階調Ｐ、および、Ａ／Ｄ変換器１５の出力が入力される。２個の記憶部２６ａ、２６ｂからは、ｉ行ｊ列目の画素回路２８の補正データが読み出される。

　ＬＵＴ７１は、階調Ｐに対してガンマ補正を施す。乗算器７２は、ＬＵＴ７１の出力に対して、ＴＦＴ用ゲイン記憶部２６ａから読み出されたＴＦＴ用ゲインを乗算する。加算器７３は、乗算器７２の出力に対して、ＴＦＴ用オフセット記憶部２６ｂから読み出されたＴＦＴ用オフセットを加算する。乗算器７４は、加算器７３の出力に対して、データ電圧の減衰を補償するための係数Ｚを乗算する。補正演算部２７は、映像信号期間には、ソースドライバ１４に対して乗算器７４の出力を含む映像信号Ｘ２を出力する。補正演算部２７は、電流測定期間には、ソースドライバ１４に対して乗算器７４の出力を測定用電圧Ｖｍｇ（ｉ，ｊ）に対応したデータとして出力する。

　ＣＰＵ７５は、Ａ／Ｄ変換器１５の出力に基づき、２個の記憶部２６ａ、２６ｂに記憶された補正データを更新する。図１９は、ＣＰＵ７５の動作を示すフローチャートである。ＣＰＵ７５は、図１９に示すステップＳ１０１～Ｓ１０８を２休止期間ごとに実行する。ＣＰＵ７５は、第１休止期間にはステップＳ１０１～Ｓ１０４を実行し、第２休止期間にはステップＳ１０５～Ｓ１０８を実行する。ステップＳ１０１～Ｓ１０８は、ステップＳ１０３、Ｓ１０７ではＴＦＴ用オフセット記憶部２６ｂに記憶されたＴＦＴ用オフセットが更新され、ステップＳ１０４、Ｓ１０８ではＴＦＴ用ゲイン記憶部２６ａに記憶されたＴＦＴ用ゲインが更新される点を除き、第１の実施形態と同じである。

　上述したように、表示装置２では、休止期間に選択される走査線は２休止期間ごとに切り替えられる。ソースドライバ１４は、第１休止期間および第２休止期間には、それぞれ、第１測定用電圧および第２測定用電圧を書き込んだ画素回路２８から出力された電流を測定する。補正演算部２７は、第１休止期間および第２休止期間には、それぞれ、第１の電流測定値および第２の電流測定値に基づき、補正データ記憶部２６に記憶された補正データを更新する。

＜２．４　効果など＞
　以上に示すように、本実施形態に係る表示装置２は、ｎ本の走査線Ｇ１～Ｇｎとｍ本のデータ線Ｓ１～Ｓｍと２次元状に配置された（ｍ×ｎ）個の画素回路２８とを含む表示部２１と、表示制御回路１２と、走査線駆動回路１３と、ソースドライバ１４とを備えている。走査線駆動回路１３は、電流測定期間には、走査線Ｇ１～Ｇｎの中から選択した走査線Ｇｉに対してハイレベル（電流測定用および電圧書き込み用）の走査信号を印加する。ソースドライバ１４は、電流測定期間には、データ線Ｓ１～Ｓｍに対して測定用電圧を印加し、画素回路２８からデータ線Ｓ１～Ｓｍに出力された電流を測定し、データ線Ｓ１～Ｓｍに対してデータ電圧を印加する。

　画素回路２８は、有機ＥＬ素子Ｌ１（電気光学素子）と、有機ＥＬ素子Ｌ１と直列に設けられたトランジスタＱ１（駆動トランジスタ）と、データ線ＳｊとトランジスタＱ１のソース端子（一方の導通端子）との間に設けられ走査線Ｇｉに接続されたゲート端子（制御端子）を有するトランジスタＱ２（書き込み制御トランジスタ）と、トランジスタＱ１のゲートと基準電圧Ｖｒｅｆを有する配線との間に設けられ走査線Ｇｉに接続されたゲート端子を有するトランジスタＱ３（基準電圧印加トランジスタ）と、トランジスタＱ１のゲート端子とソース端子との間に設けられたコンデンサＣ１とを含んでいる。したがって、電気光学素子と３個のトランジスタとコンデンサとを含む画素回路と基準電圧を有する配線とを備えた表示装置において、簡単な回路を用いて、表示画像の画質低下を防止しながら画素回路の電流を測定することができる。

＜３．第３の実施形態＞
＜３．１　構成＞
　図２０は、本発明の第３の実施形態に係る表示装置の構成を示すブロック図である。図２０に示す表示装置３は、第１の実施形態に係る表示装置１において、表示部１１と走査線駆動回路１３を、それぞれ、表示部３１と走査線駆動回路３３に置換したものである。本実施形態の構成要素のうち、第１の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。

　表示部３１は、２ｎ本の走査線ＧＡ１～ＧＡｎ、ＧＢ１～ＧＢｎ、ｍ本のデータ線Ｓ１～Ｓｍ、および、（ｍ×ｎ）個の画素回路３８を含んでいる。走査線ＧＡ１～ＧＡｎ、ＧＢ１～ＧＢｎは、互いに平行に配置される。データ線Ｓ１～Ｓｍは、互いに平行に、かつ、走査線ＧＡ１～ＧＡｎ、ＧＢ１～ＧＢｎと直交するように配置される。（ｍ×ｎ）個の画素回路３８は、走査線ＧＡ１～ＧＡｎとデータ線Ｓ１～Ｓｍとの交差点に対応して２次元状に配置される。なお、走査線ＧＡ１～ＧＡｎは第１走査線に相当し、走査線ＧＢ１～ＧＢｎは第２走査線に相当する。また、走査線ＧＡ１～ＧＡｎに与えられる信号が第１走査信号に相当し、走査線ＧＢ１～ＧＢｎに与えられる信号が第２走査信号に相当する。

　図２１は、ｉ行ｊ列目の画素回路３８の回路図である。図２１に示すように、画素回路３８は、有機ＥＬ素子Ｌ１、トランジスタＱ１～Ｑ３、および、コンデンサＣ１を含み、走査線ＧＡｉ、ＧＢｉとデータ線Ｓｊに接続される。画素回路３８の構成は、以下の点を除き、画素回路１８と同じである。トランジスタＱ３の一方の導通端子（図２１では左側の端子）は、データ線Ｓｊに接続される。トランジスタＱ２、Ｑ３のゲート端子は、それぞれ、走査線ＧＡｉ、ＧＢｉに接続される。コンデンサＣ１は、トランジスタＱ１のゲート端子とドレイン端子の間に設けられる。

　図２２は、走査線駆動回路３３の構成を示すブロック図である。図２２に示すように、走査線駆動回路３３は、ｎ個の単位回路５１を多段接続したシフトレジスタを含んでいる。単位回路５１は、クロック端子ＣＫ、ＣＫＢ、イネーブル端子ＥＮＡ、ＥＮＢ、セット端子Ｓ、リセット端子Ｒ、および、出力端子Ｙ１～Ｙ３を有する。走査線駆動回路３３に供給される制御信号ＣＳ１には、ゲートスタートパルスＧＳＰ、ゲートクロックＧＣＫ１、ＧＣＫ２、および、イネーブル信号ＥＮＡ１、ＥＮＡ２、ＥＮＢ１、ＥＮＢ２が含まれる。

　単位回路５１の接続形態は、以下の点を除き、第１の実施形態に係る単位回路４１の接続形態と同じである。イネーブル信号ＥＮＡ１、ＥＮＢ１は、それぞれ、奇数段目の単位回路５１のイネーブル端子ＥＮＡ、ＥＮＢに与えられる。イネーブル信号ＥＮＡ２、ＥＮＢ２は、それぞれ、偶数段目の単位回路５１のイネーブル端子ＥＮＡ、ＥＮＢに与えられる。ｉ段目の単位回路５１の出力端子Ｙ２、Ｙ３は、それぞれ、走査線ＧＡｉ、ＧＢｉに接続される。

　図２３は、単位回路５１の回路図である。図２３に示すように、単位回路５１は、単位回路４１に対して、Ｎチャネル型ＴＦＴであるトランジスタＱ１８～Ｑ２０とコンデンサＣ１３を追加したものである。トランジスタＱ１１～Ｑ１７とコンデンサＣ１１、Ｃ１２は、単位回路４１と同様の態様に接続される。ただし、トランジスタＱ１６のドレイン端子はイネーブル端子ＥＮＡに接続される。

　トランジスタＱ１８の一方の導通端子（図２３では左側の端子）は、ノードＮ１に接続される。トランジスタＱ１８の他方の導通端子はトランジスタＱ１９のゲート端子に接続され、トランジスタＱ１８のゲート端子にはハイレベル電圧ＶＤＤが印加される。トランジスタＱ１９のドレイン端子はイネーブル端子ＥＮＢに接続され、トランジスタＱ１９のソース端子はトランジスタＱ２０のドレイン端子と出力端子Ｙ３とに接続される。トランジスタＱ２０のゲート端子はクロック端子ＣＫＢに接続され、トランジスタＱ２０のソース端子にはローレベル電圧ＶＳＳが印加される。コンデンサＣ１３は、トランジスタＱ１９のゲート端子とソース端子の間に設けられる。以下、トランジスタＱ１９のゲート端子が接続されたノードをノードＮ３という。

　トランジスタＱ１１、Ｑ１２はノード制御回路として機能し、トランジスタＱ１３、Ｑ１４とコンデンサＣ１１は第１出力制御回路として機能する。トランジスタＱ１５～Ｑ２０とコンデンサＣ１２、Ｃ１３は、ノードＮ１の電圧がハイレベルのときに、表示制御回路１２から出力されたイネーブル信号ＥＮＡ１またはＥＮＡ２を走査線ＧＡｉに印加し、表示制御回路１２から出力されたイネーブル信号ＥＮＢ１またはＥＮＢ２を走査線ＧＢｉに印加する第２出力制御回路として機能する。なお、本実施形態においては、コンデンサＣ１２によって第１ブースト容量が実現され、コンデンサＣ１３によって第２ブースト容量が実現されている。

　単位回路５１では、単位回路４１と同様に、ノードＮ１の電圧がハイレベルのときに、クロック信号ＣＫが出力端子Ｙ１から出力され、イネーブル信号ＥＮＡが出力端子Ｙ２から出力される。また、トランジスタＱ１８～Ｑ２０およびコンデンサＣ１３は、トランジスタＱ１５～Ｑ１７およびコンデンサＣ１２と同様の態様に接続されている。ノードＮ３は、ノードＮ１と同じ論理レベルの電圧を有する。したがって、ノードＮ１、Ｎ３の電圧がハイレベルのときには、イネーブル信号ＥＮＢが出力端子Ｙ３から出力される。

　以上のように単位回路５１が構成されているので、単位回路５１は１つシフトクロックに基づいて走査線ＧＡｉおよび走査線ＧＢｉの双方を駆動することができる。これについては、第４の実施形態および第５の実施形態についても同様である。なお、出力端子Ｙ１によって第１出力ノードが実現され、出力端子Ｙ２によって第２出力ノードが実現され、出力端子Ｙ３によって第３出力ノードが実現されている。また、トランジスタＱ１６によって第１走査制御トランジスタが実現され、トランジスタＱ１９によって第２走査制御トランジスタが実現されている。さらに、トランジスタＱ１１によって第１ノード制御部が実現され、トランジスタＱ１２によって出力信号制御部が実現され、トランジスタＱ１６およびコンデンサＣ１２によって第１走査信号制御部が実現され、トランジスタＱ１９およびコンデンサＣ１３によって第２走査信号制御部が実現され、トランジスタＱ１４によって出力信号リセット部が実現され、トランジスタＱ１７によって第１走査信号リセット部が実現され、トランジスタＱ２０によって第２走査信号リセット部が実現されている。

＜３．２　駆動方法＞
　表示装置３は、表示装置１と同様に、図９および図１１に示すタイミングチャートに従い動作する。図２４は、表示装置３の詳細なタイミングチャートである。図２４には、休止期間に偶数番目の走査線Ｇｉ（ｉは偶数）を選択する場合のタイミングが記載されている。ゲートスタートパルスＧＳＰとゲートクロックＧＣＫ１、ＧＣＫ２は、第１の実施形態と同様に変化する。なお、走査線Ｇｉに対応する行が測定対象行に相当する。

　駆動期間には、イネーブル信号ＥＮＡ１、ＥＮＡ２はそれぞれゲートクロックＧＣＫ１、ＧＣＫ２と同様に変化し、イネーブル信号ＥＮＢ１、ＥＮＢ２はローレベルで維持される。したがって、駆動期間には、走査線ＧＡ１～ＧＡｎの電圧はそれぞれ１～ｎ番目の休止ライン期間でのみハイレベルになり、走査線ＧＢ１～ＧＢｎの電圧はローレベルで維持される。

　ｉ番目の休止ライン期間（電流測定期間）には、図２４に示すように、期間Ｔ１～Ｔ３が設定される。なお、図２５に示すように、期間Ｔ１は測定用電圧を書き込むための期間であり、期間Ｔ２は電流測定を行うための期間であり、期間Ｔ３はデータ電圧を書き込むための期間である。図２４に関し、ｉが奇数の場合には、イネーブル信号ＥＮＡ１が期間Ｔ１、Ｔ３にハイレベルになり、イネーブル信号ＥＮＢ１が期間Ｔ２にハイレベルになる。ｉが偶数の場合には、イネーブル信号ＥＮＡ２が期間Ｔ１、Ｔ３にハイレベルになり、イネーブル信号ＥＮＢ２が期間Ｔ２にハイレベルになる。イネーブル信号ＥＮＡ１、ＥＮＡ２、ＥＮＢ１、ＥＮＢ２は、休止期間内のそれ以外の期間にはローレベルになる。ｉが奇数の場合には、ｉ段目の単位回路５１では、出力信号Ｙ２、Ｙ３は、それぞれ、イネーブル信号ＥＮＡ１、ＥＮＢ１と同様に変化する。ｉが偶数の場合には、ｉ段目の単位回路５１では、出力信号Ｙ２、Ｙ３は、それぞれ、イネーブル信号ＥＮＡ２、ＥＮＢ２と同様に変化する。１～ｎ段目（ｉ段目を除く）の単位回路５１では、イネーブル信号ＥＮＡ１、ＥＮＡ２、ＥＮＢ１、ＥＮＢ２がローレベルであるので、出力信号Ｙ２、Ｙ３はローレベルである。したがって、休止期間には、走査線ＧＡｉの電圧は期間Ｔ１、Ｔ３でのみハイレベルになり、走査線ＧＢｉの電圧は期間Ｔ２でのみハイレベルになり、走査線ＧＡ１～ＧＡｎ、ＧＢ１～ＧＢｎ（ＧＡｉ、ＧＢｉを除く）の電圧はローレベルで維持される。

　以下、図２４に示すタイミングで走査線ＧＡｉ、ＧＢｉとデータ線Ｓｊを駆動したときのｉ行ｊ列目の画素回路３８の動作を説明する。ｉ番目のライン期間には、走査線ＧＡｉの電圧はハイレベルであり、走査線ＧＢｉの電圧はローレベルである。このため、トランジスタＱ２はオン状態となり、トランジスタＱ３はオフ状態となる。このとき、ソースドライバ１４は、データ線Ｓｊに対して、映像信号Ｘ２に応じたデータ電圧Ｄｉｊを印加する。したがって、トランジスタＱ１のゲート電圧はＤｉｊになる。

　ｉ番目のライン期間の終了時に、走査線ＧＡｉの電圧はローレベルに変化する。これに伴い、トランジスタＱ２はオフ状態となる。これ以降、トランジスタＱ１のゲート電圧は、コンデンサＣ１の作用によってＤｉｊに保たれる。データ電圧Ｄｉｊが所定以上の場合には、トランジスタＱ１はオン状態となり、有機ＥＬ素子Ｌ１にはトランジスタＱ１のゲート－ソース間電圧に応じた量の電流が流れる。有機ＥＬ素子Ｌ１は、流れる電流の量に応じた輝度で発光する。したがって、有機ＥＬ素子Ｌ１は、データ電圧Ｄｉｊに応じた輝度で発光する。

　ｉ番目の休止ライン期間（電流測定期間）内の期間Ｔ１には、走査線ＧＡｉの電圧はハイレベルであり、走査線ＧＢｉの電圧はローレベルである。このため、トランジスタＱ２はオン状態となり、トランジスタＱ３はオフ状態となる。このとき、ソースドライバ１４は、データ線Ｓｊに対して測定用電圧Ｖｍｇ（ｉ，ｊ）を印加する。したがって、トランジスタＱ１のゲート電圧はＶｍｇ（ｉ，ｊ）になる。測定用電圧Ｖｍｇ（ｉ，ｊ）は、ＴＦＴ特性測定用電圧、および、ＯＬＥＤ特性測定用電圧のいずれかである。なお、ＴＦＴ特性測定用電圧はトランジスタＱ１をオン状態にする電圧であり、ＯＬＥＤ特性測定用電圧はトランジスタＱ１をオフ状態にする電圧である。

　期間Ｔ２には、走査線ＧＡｉの電圧はローレベルであり、走査線ＧＢｉの電圧はハイレベルである。このため、トランジスタＱ２はオフ状態となり、トランジスタＱ３はオン状態となる。ＴＦＴ特性測定用電圧を期間Ｔ１に印加したときには、ハイレベル電源電圧ＥＬＶＤＤを有する電極からトランジスタＱ１、Ｑ３を通過する電流がデータ線Ｓｊに流れる。なお、このとき有機ＥＬ素子Ｌ１に電流が流れることのないよう、測定用電圧Ｖｍｇ（ｉ，ｊ）の値が設定されるものとする。ＯＬＥＤ特性測定用電圧を期間Ｔ１に印加したときには、ソースドライバ１４は、更にデータ線Ｓｊに対して有機ＥＬ素子Ｌ１に電流を流すための電圧Ｖｍ（ｉ，ｊ）を印加する。これにより、データ線ＳｊからトランジスタＱ３と有機ＥＬ素子Ｌ１とを通過する電流がローレベル電源電圧ＥＬＶＳＳを有する電極に流れる。ソースドライバ１４は、期間Ｔ２においてデータ線Ｓｊに流れる電流を測定する。

　期間Ｔ３には、走査線ＧＡｉの電圧はハイレベルであり、走査線ＧＢｉの電圧はローレベルである。このとき、ソースドライバ１４と画素回路３８は、ｉ番目のライン期間と同様に動作する。期間Ｔ３以降、有機ＥＬ素子Ｌ１は、データ電圧Ｄｉｊに応じた輝度で発光する。

＜３．３　補正演算および補正データの更新＞
　表示装置３に含まれる補正データ記憶部１６と補正演算部の詳細は、第１の実施形態と同じである（図１３を参照）。補正演算部１７に含まれるＣＰＵ６９の動作は、第１の実施形態と同じである（図１４を参照）。

＜３．４　効果など＞
　以上に示すように、本実施形態に係る表示装置３は、２ｎ本の走査線ＧＡ１～ＧＡｎ、ＧＢ１～ＧＢｎとｍ本のデータ線Ｓ１～Ｓｍと２次元状に配置された（ｍ×ｎ）個の画素回路３８とを含む表示部３１と、表示制御回路１２と、走査線駆動回路３３と、ソースドライバ１４とを備えている。走査線駆動回路３３は、電流測定期間には、走査線ＧＡ１～ＧＡｎ、ＧＢ１～ＧＢｎの中から選択した走査線ＧＡｉ、ＧＢｉに対して期間Ｔ１～Ｔ３にハイレベルになる走査信号（電流測定用の走査信号および電圧書き込み用の走査信号）を印加する。ソースドライバ１４は、電流測定期間には、データ線Ｓ１～Ｓｍに対して測定用電圧を印加し、画素回路３８からデータ線Ｓ１～Ｓｍに出力された電流を測定し、データ線Ｓ１～Ｓｍに対してデータ電圧を印加する。

　表示制御回路１２は、第１イネーブル信号としてイネーブル信号ＥＮＡ１、ＥＮＡ２を出力し、第２イネーブル信号としてイネーブル信号ＥＮＢ１、ＥＮＢ２を出力する。単位回路５１（シフトレジスタの各段）は、ノード制御回路（トランジスタＱ１１、Ｑ１２）と、第１出力制御回路（トランジスタＱ１３、Ｑ１４とコンデンサＣ１１）と、第２出力制御回路（トランジスタＱ１５～Ｑ２０とコンデンサＣ１２、Ｃ１３）とを含んでいる。

　第２出力制御回路は、イネーブル信号ＥＮＡ１またはＥＮＡ２が与えられるドレイン端子（第１導通端子）と、走査線ＧＡｉ（第１走査線）に接続されたソース端子（第２導通端子）と、ノードＮ１と同じ論理レベルの電圧を有するノードＮ２（第２ノード）に接続されたゲート端子（制御端子）とを有するトランジスタＱ１６（第２出力制御トランジスタ）と、イネーブル信号ＥＮＢ１またはＥＮＢ２が与えられるドレイン端子と、走査線ＧＢｉ（第２走査線）に接続されたソース端子と、ノードＮ１と同じ論理レベルの電圧を有するノードＮ３（第３ノード）に接続されたゲート端子とを有するトランジスタＱ１９（第３出力制御トランジスタ）を用いて構成することができる。

　画素回路３８は、有機ＥＬ素子Ｌ１（電気光学素子）と、有機ＥＬ素子Ｌ１と直列に設けられたトランジスタＱ１（駆動トランジスタ）と、データ線ＳｊとトランジスタＱ１のゲート端子との間に設けられ走査線ＧＡｉに接続されたゲート端子（制御端子）を有するトランジスタＱ２（書き込み制御トランジスタ）と、データ線ＳｊとトランジスタＱ１のソース端子（一方の導通端子）との間に設けられ走査線ＧＢｉに接続されたゲート端子を有するトランジスタＱ３（読み出し制御トランジスタ）と、トランジスタＱ１のゲート端子とドレイン端子（他方の導通端子）との間に設けられたコンデンサＣ１とを含んでいる。したがって、電気光学素子と３個のトランジスタとコンデンサとを含む画素回路と２種類の走査線とを備えた表示装置において、簡単な回路を用いて、表示画像の画質低下を防止しながら画素回路の電流を測定することができる。

＜４．第４の実施形態＞
＜４．１　構成など＞
　表示装置の全体構成、画素回路の構成、走査線駆動回路の構成、および単位回路の構成については、第３の実施形態と同様であるので、説明を省略する（図２０～図２３を参照）。本実施形態に係る表示装置と第３の実施形態に係る表示装置とは駆動方法が異なる。詳しくは、第３の実施形態においては、休止駆動が採用され、特性検出（駆動トランジスタや有機ＥＬの特性検出）のための電流測定が休止期間中に行われていた。これに対して、本実施形態においては、必ずしも休止駆動は採用されていなくても良く、特性検出のための電流測定が通常の表示期間中に行われる。

＜４．２　駆動方法＞
　図２６は、本実施形態における駆動方法について説明するためのタイミングチャートである。図２６に示すタイミングチャートではｉ行目（ｉは偶数）についての電流測定（特性検出のための電流測定）が行われるものと仮定する。すなわち、ｉ行目が測定対象行に相当する。ここでは、特性検出のための処理が行われる期間のことを「特性検出処理期間」といい、通常の表示処理が行われる期間のことを「通常動作期間」という。図２６では、時刻ｔ１１から時刻ｔ１４までの期間が特性検出処理期間であり、時刻ｔ１１以前の期間および時刻ｔ１４以降の期間が通常動作期間である。また、時刻ｔ１２から時刻ｔ１３までの期間は、実際に電流の測定が行われる電流測定期間である。特性検出のための電流測定は、１フレーム期間に１行ずつあるいは１フレーム期間に複数行ずつ行われる。本実施形態では、走査線ＧＡ１～ＧＡｎがハイレベルになったとき、ハイレベルで維持される期間の長さは、通常動作期間と特性検出処理期間とで同じである。

　なお、本実施形態においては、時刻ｔ１１から時刻ｔ１２までの期間が測定準備期間に相当し、時刻ｔ１２から時刻ｔ１３までの期間が電気量測定期間に相当し、時刻ｔ１３から時刻ｔ１４までの期間が表示準備期間に相当する。但し、本実施形態では、電流の測定が行われるので、電気量測定期間は電流測定期間である。電流測定期間は、測定準備期間よりも長い期間に設定され、かつ、表示準備期間よりも長い期間に設定されることが好ましい。また、走査線ＧＡ１～ＧＡｎが第１走査線に相当し、走査線ＧＢ１～ＧＢｎが第２走査線に相当する。

　通常動作期間には、イネーブル信号ＥＮＡ２はゲートクロックＧＣＫ２と同様に変化し、イネーブル信号ＥＮＢ２はローレベルで維持される。したがって、通常動作期間には、走査線ＧＡ１～ＧＡｎの電圧は１ラインずつ順次にハイレベルになり、走査線ＧＢ１～ＧＢｎの電圧はローレベルで維持される。

　特性検出処理期間のうちの時刻ｔ１１～時刻ｔ１２には、走査線ＧＡｉの電圧がハイレベルとなる。これにより、ｉ行目の画素回路３８（図２１参照）において、トランジスタＱ２がオン状態となる。走査線ＧＢｉの電圧については、ローレベルで維持される。従って、トランジスタＱ３はオフ状態で維持される。このとき、ソースドライバ１４からデータ線Ｓｊには測定用電圧が供給される。この測定用電圧に基づいてコンデンサＣ１が充電される。なお、測定用電圧は、ＴＦＴ特性測定用電圧、および、ＯＬＥＤ特性測定用電圧のいずれかである。

　特性検出処理期間のうちの時刻ｔ１２～時刻ｔ１３（電流測定期間）には、走査線ＧＡｉの電圧はローレベルとなり、走査線ＧＢｉの電圧はハイレベルとなる。このため、トランジスタＱ２はオフ状態となり、トランジスタＱ３はオン状態となる。時刻ｔ１１～時刻ｔ１２に測定用電圧としてＴＦＴ特性測定用電圧が印加されている場合には、ハイレベル電源電圧ＥＬＶＤＤを有する電極からトランジスタＱ１、Ｑ３を通過する電流がデータ線Ｓｊに流れる。時刻ｔ１１～時刻ｔ１２に測定用電圧としてＯＬＥＤ特性測定用電圧が印加されている場合には、時刻ｔ１２～時刻ｔ１３に更にモニタ線Ｍｊに対して有機ＥＬ素子Ｌ１に電流を流すための電圧Ｖｍ（ｉ，ｊ）が印加される。これにより、データ線ＳｊからトランジスタＱ３と有機ＥＬ素子Ｌ１とを通過する電流がローレベル電源電圧ＥＬＶＳＳを有する電極に流れる。以上のような状態において、ソースドライバ１４は、データ線Ｓｊに流れる電流を測定する。

　特性検出処理期間のうちの時刻ｔ１３～時刻ｔ１４には、走査線ＧＡｉの電圧はハイレベルとなり、走査線ＧＢｉの電圧はローレベルとなる。これにより、トランジスタＱ２はオン状態となり、トランジスタＱ３はオフ状態となる。このとき、ソースドライバ１４からデータ線Ｓｊには、画像表示のための表示用電圧が供給される。この表示用電圧に基づいてコンデンサＣ１が充電され、トランジスタＱ１がオン状態となる。これにより、表示用電圧に応じた量の電流が有機ＥＬ素子Ｌ１に流れる。以上より、表示用電圧に応じた輝度で有機ＥＬ素子Ｌ１が発光する。

＜４．３　単位回路および画素回路内のトランジスタについて＞
　本実施形態においては、電流測定が行われる行の単位回路５１（図２３参照）では、ノードＮ１の電圧は通常動作期間よりも長い期間ハイレベルで維持される。このような駆動が行われるため、走査線を１水平走査期間ずつ順次にハイレベルにする通常の駆動方法に比べて、良好な保持特性が必要とされる。仮に良好な保持特性を実現するために単位回路５１内のトランジスタのチャネル長を長くすると、単位回路５１のレイアウト面積が増大する。そこで、単位回路５１のレイアウト面積の増大を防止するため、単位回路５１内のトランジスタには、酸化物半導体を用いて形成されたトランジスタを採用することが好ましい。特に、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および、酸素（Ｏ）を含む酸化物半導体を用いて形成されたトランジスタは、オフリークが極めて小さいため、本実施形態における単位回路５１内のトランジスタに好適である。

　また、本実施形態においては、以下の理由により、画素回路３８内のトランジスタについても、酸化物半導体（特に、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および、酸素（Ｏ）を含む酸化物半導体）を用いて形成されたトランジスタを採用することが好ましい。各データ線Ｓｊは、対応する列の全ての行の画素回路３８に接続されている。このため、各画素回路３８からのリーク電流が大きいほど、電流測定が行われる際のＳ／Ｎ比は悪化する。従って、電流測定が行われる際のＳ／Ｎ比を高めるためには、画素回路３８内のトランジスタにオフリーク特性が良いトランジスタ（オフリーク電流が小さいトランジスタ）を採用することが好ましい。

　ところで、電流測定期間よりも短い期間で測定用電圧の書き込みや表示用電圧の書き込みを行うためには、走査線ＧＡ１～ＧＡｎに対応するトランジスタの電流能力を走査線ＧＢ１～ＧＢｎに対応するトランジスタの電流能力よりも高くすることが好ましい。具体的には、図２３に示す単位回路５１において、トランジスタＱ１６の電流能力をトランジスタＱ１９の電流能力よりも高くすることが好ましい。これを実現するために、例えば、トランジスタＱ１６のチャネル幅をトランジスタＱ１９のチャネル幅よりも大きくすることが考えられる。これにより、充分に短い時間で画素への書き込みを行うことができ、充分な長さの電流測定期間を確保することが可能となる。

＜４．４　効果＞
　本実施形態によれば、休止駆動が採用されていない場合でも、第３の実施形態と同様、簡単な回路を用いて、表示画像の画質低下を防止しながら画素回路の電流を測定することができる。これにより、駆動トランジスタの特性のばらつき（例えば閾値電圧のばらつき）や有機ＥＬ素子の劣化（発光効率の低下）を補償することが可能となる。

＜５．第５の実施形態＞
＜５．１　構成＞
　図２７は、本発明の第５の実施形態に係る表示装置の構成を示すブロック図である。図２７に示す表示装置４は、第３の実施形態に係る表示装置３に電源部１９を付加したものである。本実施形態に係る表示装置４と第３の実施形態に係る表示装置３とは駆動方法が異なる。詳しくは、第３の実施形態においては、休止駆動が採用され、特性検出のための電流測定が休止期間中に行われていた。これに対して、本実施形態においては、特性検出のための電流測定が電源オンあるいは電源オフの際に行われる。より詳しくは、表示装置３の電源オンボタンが押下された直後あるいは表示装置３の電源オフボタンが押下された直後に電流測定を行うための専用の期間が設けられている。

　ソースドライバ１４には、機能的には、データ線Ｓ１～Ｓｍを駆動するデータ線駆動部とデータ線Ｓ１～Ｓｍを流れる電流を測定する電流測定部とが含まれている。図２８は、画素回路３８および電流測定部１４２を含む領域の構成を示す回路図である。画素回路３８の回路構成は第３の実施形態と同様である（図２１参照）。データ線Ｓｊ近傍には、データ線Ｓｊへの黒電圧（黒色を表示するための電圧）の印加を制御するスイッチＳＷ０が設けられている。データ線Ｓｊ上には、画素回路３８－電流測定部１４２間の電気的接続を制御するスイッチＳＷ１が設けられている。電流測定部１４２には、オペアンプ１４２１とコンデンサ１４２２とスイッチＳＷ２とが含まれている。オペアンプ１４２１については、反転入力端子はデータ線Ｓｊに接続され、非反転入力端子はソースドライバ１４内に設けられているＤ／Ａ変換器１４４の出力端子に接続されている。オペアンプ１４２１の出力端子は、Ａ／Ｄ変換器１５の入力端子に接続されている。コンデンサ１４２２およびスイッチＳＷ２は、オペアンプ１４２１の出力端子とデータ線Ｓｊとの間に設けられている。スイッチＳＷ０、ＳＷ１、ＳＷ２の状態はそれぞれ制御信号Ｓ０、Ｓ１、Ｓ２によって制御される。以上のように、この電流測定部１４２は積分回路で構成されている。

＜５．２　駆動方法＞
　図２９を参照しつつ、本実施形態において特性検出のための電流測定が行われる際の動作について説明する。電流測定は、上述したように、電源オンあるいは電源オフの際に行われる。なお、典型的には、電源オンあるいは電源オフの際に集中的に多数の行についての電流測定が行われる。図２９には、多数の行についての電流測定が行われる期間のうちのｉ行目およびｋ行目についての電流測定が行われる期間のタイミングチャートが示されている。なお、ｉ行目とｋ行目とは、互いに隣接する行であっても良いし、互いに離れた行であっても良い。

　時刻ｔ２１になると、走査線ＧＡｉの電圧がハイレベルとなる。これにより、トランジスタＱ２はオン状態となる。このとき、走査線ＧＢｉの電圧はローレベルなので、トランジスタＱ３はオフ状態になっている。また、制御信号Ｓ０、Ｓ１、Ｓ２はそれぞれローレベル、ハイレベル、ハイレベルとなっているので、スイッチＳＷ０、ＳＷ１、ＳＷ２はそれぞれオフ状態、オン状態、オン状態となっている。また、このとき、Ｄ／Ａ変換器１４４からは測定用電圧が出力される。以上より、データ線Ｓｊに測定用電圧が印加され、この測定用電圧に基づいてコンデンサＣ１が充電される。なお、測定用電圧は、ＴＦＴ特性測定用電圧、および、ＯＬＥＤ特性測定用電圧のいずれかである。

　時刻ｔ２２になると、走査線ＧＡｉの電圧がローレベルとなり、走査線ＧＢｉの電圧がハイレベルとなる。このため、トランジスタＱ２はオフ状態となり、トランジスタＱ３はオン状態となる。これにより、測定用電圧としてＴＦＴ特性測定用電圧が印加されている場合には、ハイレベル電源電圧ＥＬＶＤＤを有する電極からトランジスタＱ１、Ｑ３を通過する電流がデータ線Ｓｊに流れ、測定用電圧としてＯＬＥＤ特性測定用電圧が印加されている場合には、データ線ＳｊからトランジスタＱ３と有機ＥＬ素子Ｌ１とを通過する電流がローレベル電源電圧ＥＬＶＳＳを有する電極に流れる。

　時刻ｔ２３になると、制御信号Ｓ２がローレベルとなる。このため、スイッチＳＷ２がオフ状態となる。これにより、コンデンサ１４２２の存在に起因して、データ線Ｓｊを流れている電流の大きさに応じてオペアンプ１４２１からの出力電圧が変化する。このようにして、時刻ｔ２３からスイッチＳ１がオフ状態になる時刻ｔ２４までの期間中、電流測定が行われる。なお、オペアンプ１４２１からの出力電圧は、Ａ／Ｄ変換器１５に与えられる。

　時刻ｔ２４になると、走査線ＧＡｉの電圧はハイレベルとなる。このため、トランジスタＱ２はオン状態となる。このとき、走査線ＧＢｉの電圧はハイレベルで維持される。このため、トランジスタＱ３はオン状態で維持される。また、時刻ｔ２４には、制御信号Ｓ０、Ｓ１、Ｓ２はそれぞれハイレベル、ローレベル、ローレベルとなる。このため、スイッチＳＷ０、ＳＷ１、ＳＷ２はそれぞれオン状態、オフ状態、オフ状態となる。以上より、データ線Ｓｊに黒電圧が印加され、ｉ行目の画素回路３８では黒電圧に基づく書き込みが行われる。ところで、制御信号Ｓ１および制御信号Ｓ２は時刻ｔ２５までローレベルで維持される。このため、時刻ｔ２４から時刻ｔ２５までの期間、スイッチＳＷ１、ＳＷ２はオフで維持される。これにより、時刻ｔ２４から時刻ｔ２５までの期間中、オペアンプ１４２１の出力はホールド状態となり、Ａ／Ｄ変換器１５では時刻ｔ２３～時刻ｔ２４における電流測定の結果に基づくＡＤ変換が行われる。このように、時刻ｔ２３～時刻ｔ２４に電流測定が行われ、時刻ｔ２４～時刻ｔ２５にＡＤ変換が行われる。なお、黒電圧に基づく書き込みが行われることにより、非表示期間中に不必要に有機ＥＬ素子Ｌ１が発光することが防止される。

　時刻ｔ２６になって走査線ＧＡｉの電圧がローレベルとなることによってトランジスタＱ２がオフ状態になった後、ＡＤ変換によって得られたｉ行目のデータについての補正演算部１７への転送が行われる。ｋ行目の電流測定は次に制御信号Ｓ２がハイレベルからローレベルに変化する時刻ｔ２８に開始されるので、ｉ行目のデータの転送は時刻ｔ２８までの期間に行われる。なお、このデータ転送は、ＡＤ変換後にバッファに格納されているデータの転送であり、例えばＩ２Ｃ（Inter-Integrated Circuit）やＳＰＩ（Serial Peripheral Interface）などのシリアルバスを用いた公知の手法を採用することができる。

　本実施形態においては、以上のような処理が、電源オンあるいは電源オフの際に、電流測定を行う行の数に等しい回数、繰り返される。

　次に、図３０を参照しつつ、電源オンの際に集中的に多数の行についての電流測定が行われる場合の処理手順を説明する。なお、集中的に多数の行についての電流測定を行うことを以下「集中モニタ」という。装置の電源がオンされると（ステップＳ１００）、電源部１９から集中モニタスタート信号Ｐ＿ｓｔａｒｔが出力される（ステップＳ１１０）。表示制御回路１２は、集中モニタスタート信号Ｐ＿ｓｔａｒｔを受信すると、上述のようにして（図２９参照）集中モニタを実行する（ステップＳ１２０）。そして、集中モニタによって得られた電流測定値に基づき、補正データ記憶部１６に記憶された補正データの更新が行われる（ステップＳ１３０）。その後、表示制御回路１２から電源部１９に対して、集中モニタが終了したことを示すモニタ終了信号Ｍ＿ｅｎｄが出力される（ステップＳ１４０）。これにより、通常駆動が開始される（ステップＳ１５０）。

　次に、図３１を参照しつつ、電源オフの際に集中モニタが行われる場合の処理手順を説明する。装置の電源オフボタンが押下されると（ステップＳ２００）、電源部１９から集中モニタスタート信号Ｐ＿ｓｔａｒｔが出力される（ステップＳ２１０）。表示制御回路１２は、集中モニタスタート信号Ｐ＿ｓｔａｒｔを受信すると、上述のようにして（図２９参照）集中モニタを実行する（ステップＳ２２０）。そして、集中モニタによって得られた電流測定値に基づき、補正データ記憶部１６に記憶された補正データの更新が行われる（ステップＳ２３０）。その後、表示制御回路１２から電源部１９に対して、集中モニタが終了したことを示すモニタ終了信号Ｍ＿ｅｎｄが出力される（ステップＳ２４０）。これにより、装置の電源がオフされる（ステップＳ２５０）。

＜５．３　効果など＞
　本実施形態によれば、第４の実施形態と同様、休止駆動が採用されていない場合でも、簡単な回路を用いて、画素回路の電流を測定することができる。また、電流測定は電源オンまたは電源オフの際に行われるので、電流測定が表示処理に影響を及ぼすことがない。したがって、表示画像の画質に全く影響を及ぼすことなく画素回路の電流を測定することが可能となる。

＜６．変形例＞
＜６．１　第１の変形例＞
　上記各実施形態においては、表示装置には、画素回路からモニタ線Ｍ１～Ｍｍあるいはデータ線Ｓ１～Ｓｍに出力された電流を測定する機能を有するソースドライバが設けられていた。すなわち、画素回路内の回路素子（駆動トランジスタＱ１や有機ＥＬ素子Ｌ１）の特性を得るために電流の測定が行われていた。しかしながら、本発明はこれに限定されず、画素回路内の回路素子の特性を得るために電圧の測定が行われるようにしても良い。ここでは、第３の実施形態に関して電流の測定に代えて電圧の測定を行うようにした例について説明する。

　図３２は、本変形例に係る表示装置の構成を示すブロック図である。図３２に示す表示装置５は、第３の実施形態に係る表示装置３において、データ線駆動回路および電流測定回路として機能するソースドライバ３４をデータ線駆動回路および電圧測定回路として機能するソースドライバ４４に置換したものである。ソースドライバ４４は、データ線Ｓ１～Ｓｍを駆動する機能と、ＴＦＴ特性あるいはＯＬＥＤ特性を取得するために画素回路１８に定電流が供給された際のデータ線Ｓ１～Ｓｍ上の所定の位置の電圧を測定する機能とを有する。より詳細には、ソースドライバ４４は、制御信号ＣＳ２に従い、映像信号Ｘ２に応じたｍ個のデータ電圧をデータ線Ｓ１～Ｓｍにそれぞれ印加する。また、ソースドライバ４４は、制御信号ＣＳ２に従い、ｍ個の測定用電圧をデータ線Ｓ１～Ｓｍにそれぞれ印加した後、定電流をデータ線Ｓ１～Ｓｍに供給した際にデータ線Ｓ１～Ｓｍ上の所定の位置にそれぞれ現れるｍ個の電圧を測定し、測定で得られたｍ個の電圧を出力する。なお、画素回路３８の回路構成は第３の実施形態と同様である（図２１参照）。

　ソースドライバ４４には、機能的には、データ線Ｓ１～Ｓｍを駆動するデータ線駆動部とデータ線Ｓ１～Ｓｍ上の所定の位置の電圧を測定する電圧測定部とが含まれている。本変形例においては、図３３に示すように、データ線Ｓｊがデータ線駆動部４４１に接続された状態とデータ線Ｓｊが電圧測定部４４２に接続された状態とを切り替えるための切り替え部４４３が設けられている。そして、表示制御回路１２から切り替え部４４３に与えられる切替制御信号ＳＷに基づいてデータ線駆動部４４１または電圧測定部４４２のいずれかにデータ線Ｓｊが接続されるように構成されている。

　図３４は、電圧測定部４４２の一構成例を示す図である。図３４に示すように、この電圧測定部４４２には、増幅器４４２１と定電流源４４２２とが含まれている。このような構成において、定電流源４４２２によって一定電流がデータ線Ｓｊに供給されている状態で、ローレベル電源電圧ＥＬＶＳＳを有する電極と節点４４４３との間の電圧が増幅器４４２１によって増幅される。そして、増幅後の電圧がＡ／Ｄ変換器１５に与えられる。

　図３５は、本変形例に係る表示装置５の詳細なタイミングチャートである。本変形例と第３の実施形態とは、休止ライン期間内の動作が異なっている。以下、図３５に示すタイミングで走査線ＧＡｉ、ＧＢｉとデータ線Ｓｊを駆動したときのｉ番目の休止ライン期間（電圧測定期間）内におけるｉ行ｊ列目の画素回路３８の動作を説明する。

　期間Ｔ１には、走査線ＧＡｉの電圧はハイレベルであり、走査線ＧＢｉの電圧はローレベルである。このため、トランジスタＱ２はオン状態となり、トランジスタＱ３はオフ状態となる。このとき、ソースドライバ４４は、データ線Ｓｊに対して測定用電圧Ｖｍｇ（ｉ，ｊ）を印加する。したがって、トランジスタＱ１のゲート電圧はＶｍｇ（ｉ，ｊ）になる。測定用電圧Ｖｍｇ（ｉ，ｊ）は、ＴＦＴ特性測定用電圧、および、ＯＬＥＤ特性測定用電圧のいずれかである。ＴＦＴ特性測定用電圧は、トランジスタＱ１をオン状態にするとともに有機ＥＬ素子Ｌ１に電流が流れないようにする電圧である。ＯＬＥＤ特性測定用電圧はトランジスタＱ１をオフ状態にする電圧である。

　期間Ｔ２には、走査線ＧＡｉの電圧はローレベルであり、走査線ＧＢｉの電圧はハイレベルである。このため、トランジスタＱ２はオフ状態となり、トランジスタＱ３はオン状態となる。この状態で、データ線Ｓｊに定電流Ｉ＿ＦＩＸが供給される。定電流Ｉ＿ＦＩＸは、ＴＦＴ特性測定時には画素回路３８からソースドライバ４４へと流れ、ＯＬＥＤ特性測定時にはソースドライバ４４から画素回路３８へと流れる。期間Ｔ１にデータ線Ｓｊに対してＴＦＴ特性測定用電圧が印加されている場合には、ハイレベル電源電圧ＥＬＶＤＤを有する電極からトランジスタＱ１、Ｑ３を通過する電流がデータ線Ｓｊに向かって流れる。このとき、期間Ｔ１に供給するＴＦＴ特性測定用電圧は、「ＴＦＴ特性測定用電圧＜有機ＥＬ素子Ｌ１の閾値電圧＋トランジスタＱ１の閾値電圧」を満たすように設定される。このように設定することによって、ＴＦＴ特性測定時に、有機ＥＬ素子Ｌ１に電流が流れず、トランジスタＱ１の特性のみを測定することができる。期間Ｔ１にデータ線Ｓｊに対してＯＬＥＤ特性測定用電圧が印加されている場合には、データ線ＳｊからトランジスタＱ３と有機ＥＬ素子Ｌ１とを通過する電流がローレベル電源電圧ＥＬＶＳＳを有する電極に流れる。このとき、期間Ｔ１に供給するＯＬＥＤ特性測定用電圧は、「ＯＬＥＤ特性測定用電圧＜有機ＥＬ素子Ｌ１の閾値電圧＋トランジスタＱ１の閾値電圧」を満たすように設定される。このように設定することによって、ＯＬＥＤ特性測定時に、トランジスタＱ１がオン状態にならず、有機ＥＬ素子Ｌ１の特性のみを測定することができる。ソースドライバ４４は、期間Ｔ２においてデータ線Ｓｊ上の所定の位置（図３４の節点４４４３）の電圧を測定する。

　期間Ｔ３には、走査線ＧＡｉの電圧はハイレベルであり、走査線ＧＢｉの電圧はローレベルである。このため、トランジスタＱ２はオン状態となり、トランジスタＱ３はオフする。このとき、ソースドライバ４４は、データ線Ｓｊに対して、映像信号Ｘ２に応じたデータ電圧Ｄｉｊを印加する。したがって、トランジスタＱ１のゲート電圧はＤｉｊになり、データ電圧Ｄｉｊに応じた輝度で有機ＥＬ素子Ｌ１が発光する。

　以上のように、電流の測定に代えて電圧の測定を行う構成を採用した場合にも、ＴＦＴ特性やＯＬＥＤ特性を取得することができ、その取得した情報に基づき映像信号の補正等を行うことが可能となる。

＜６．２　第２の変形例＞
　第３の実施形態においては、休止ライン期間（電流測定期間）内の期間Ｔ２の長さは一定であることを前提にしていたが、本発明はこれに限定されない。電流測定の対象や測定電流の予測値のレベルによって上記期間Ｔ２の長さを変更できるようにしても良い。以下、第３の実施形態に関して上記期間Ｔ２の長さを変更可能にした構成について説明する。

　ソースドライバ１４には、機能的には、データ線Ｓ１～Ｓｍを駆動するデータ線駆動部とデータ線Ｓ１～Ｓｍを流れる電流を測定する電流測定部とが含まれている。図３６は、画素回路３８および電流測定部１４２の構成を示す回路図である。画素回路３８の回路構成は第３の実施形態と同様である（図２１参照）。電流測定部１４２には、オペアンプ１４２１とコンデンサ１４２２とスイッチ１４２３とが含まれている。オペアンプ１４２１については、反転入力端子はデータ線Ｓｊに接続され、非反転入力端子には電流の測定が行われる際には測定用電圧Ｖｍｇ（ｉ，ｊ）が与えられる。コンデンサ１４２２およびスイッチ１４２３は、オペアンプ１４２１の出力端子とデータ線Ｓｊとの間に設けられている。スイッチ１４２３の状態は、制御クロック信号Ｓｃｌｋによって制御される。以上のように、この電流測定部１４２は積分回路で構成されている。このような構成において、まず、制御クロック信号Ｓｃｌｋによってスイッチ１４２３がオン状態にされる。これにより、オペアンプ１４２１の出力端子－反転入力端子間が短絡状態となり、オペアンプ１４２１の出力端子およびデータ線Ｓｊの電圧が測定用電圧Ｖｍｇ（ｉ，ｊ）に等しくなる。次に、制御クロック信号Ｓｃｌｋによってスイッチ１４２３がオフ状態にされる。これにより、コンデンサ１４２２の存在に起因して、データ線Ｓｊに流れる電流の大きさに応じてオペアンプ１４２１からの出力電圧が変化する。オペアンプ１４２１からの出力電圧は、Ａ／Ｄ変換器１５に与えられる。

　電流測定については、測定対象などによって、測定電流の予測値が大きいときと測定電流の予測値が小さいときとがある。これに関し、電流測定部１４２内のスイッチ１４２３に与える制御クロック信号Ｓｃｌｋを例えば図３７に示すように制御して積分時間（制御クロック信号Ｓｃｌｋのオフ時間）の長さを変化させることによって、Ａ／Ｄ変換器１５によるＡＤ変換の分解能を有効に活用することが可能となる。具体的には、制御クロック信号Ｓｃｌｋを制御することにより、図３８に示すように、測定電流の予測値が大きいときには積分時間を短くし、測定電流の予測値が小さいときには積分時間を長くする。なお、図３８では、測定電流の予測値が大きいときの積分時間を符号ＴＳ１で表し、測定電流の予測値が小さいときの積分時間を符号ＴＳ２で表している。

＜６．３　第３の変形例＞
　上記各実施形態においては、走査線駆動回路は表示部の片側に設けられていたが、本発明はこれに限定されない。走査線駆動回路を表示部の両側に設けた構成を採用することもできる。ここでは、第３の実施形態に関して走査線駆動回路を表示部の両側に設けた例について説明する。

　図３９は、本変形例に係る表示装置６の構成を示すブロック図である。図３９に示すように、本変形例においては、表示部６０１の一方の側（図３９では左側）および表示部６０１の他方の側（図３９では右側）の双方に走査線駆動回路が設けられている。なお、表示部６０１の一方の側に設けられた走査線駆動回路には符号３３ｏを付し、表示部６０１の他方の側に設けられた走査線駆動回路には符号３３ｅを付している。奇数行目の走査線ＧＡ１，ＧＢ１，ＧＡ３，ＧＢ３，．．．，ＧＡｎ－１，ＧＢｎ－１は走査線駆動回路３３ｏに接続され、偶数行目の走査線ＧＡ２，ＧＢ２，ＧＡ４，ＧＢ４，．．．，ＧＡｎ，ＧＢｎは走査線駆動回路３３ｅに接続されている。

　走査線駆動回路３３ｏ，３３ｅの構成は、以下の点を除き、図２２に示す構成と同じである。本変形例においては、走査線駆動回路３３ｏ内の各単位回路にはイネーブル信号ＥＮ＿ｏが更に与えられ、走査線駆動回路３３ｅ内の各単位回路にはイネーブル信号ＥＮ＿ｅが更に与えられる。

　図４０は、本変形例における走査線駆動回路３３ｏ内の単位回路の回路図である。図２３に示す単位回路５１に設けられている構成要素に加えて、トランジスタＱ２１、Ｑ２２およびイネーブル端子ＥＮ＿ｏが設けられている。トランジスタＱ２１の一方の導通端子（図４０では左側の端子）は、トランジスタＱ１６のソース端子およびトランジスタＱ１７のドレイン端子に接続される。トランジスタＱ２１の他方の導通端子（図４０では右側の端子）は、出力端子Ｙ２に接続される。トランジスタＱ２１のゲート端子は、イネーブル端子ＥＮ＿ｏに接続される。トランジスタＱ２２の一方の導通端子（図４０では左側の端子）は、トランジスタＱ１９のソース端子およびトランジスタＱ２０のドレイン端子に接続される。トランジスタＱ２２の他方の導通端子（図４０では右側の端子）は、出力端子Ｙ３に接続される。トランジスタＱ２２のゲート端子は、イネーブル端子ＥＮ＿ｏに接続される。なお、走査線駆動回路３３ｅ内の単位回路については、図４０に示すイネーブル端子ＥＮ＿ｏに代えてイネーブル端子ＥＮ＿ｅが設けられる。

　次に、図４１を参照しつつ、本変形例における走査線の駆動方法について説明する。図４１には、１～６行目の出力信号Ｙ１（Ｙ１＿１～Ｙ１＿６）、イネーブル信号ＥＮ＿ｏ、イネーブル信号ＥＮ＿ｅ、および１～６行目の出力信号Ｙ２（Ｙ２＿１～Ｙ２＿６）の波形を示している。走査線駆動回路３３ｏ、３３ｅをそれぞれ第３の実施形態における走査線駆動回路３３と同じように動作させると、図４１で符号８５で示す部分のように、出力信号Ｙ１（Ｙ１＿１～Ｙ１＿６）は２行分ずつ順次にハイレベルとなる。ここで、各出力信号Ｙ１（Ｙ１＿１～Ｙ１＿６）がハイレベルになる期間に関し、図４１で符号８６で示す部分のように、前半の期間にイネーブル信号ＥＮ＿ｏをハイレベルにし、後半の期間にイネーブル信号ＥＮ＿ｅをハイレベルにする。そうすると、図４１で符号８７で示す部分のように、１行目から順次に出力信号Ｙ２（Ｙ２＿１～Ｙ２＿６）がハイレベルになる。以上より、走査線駆動回路を表示部の両側に設けた構成においても、走査線ＧＡ１～ＧＡｎを１行ずつ順次に駆動することができる。走査線ＧＢ１～ＧＢｎについても、イネーブル信号ＥＮ＿ｏ、ＥＮ＿ｅによって、所望の走査線ＧＢのみをハイレベルにすることができる。

　本変形例によれば、表示部６０１の左右両側の額縁のサイズを容易に同じにすることが可能となる。

＜６．４　第４の変形例＞
　単位回路にイネーブル信号を与えるための構成としては、様々な構成が考えられる。例えば、バッファ部の前段にイネーブル回路を設ける構成（本変形例における構成）を採用することもできる。

　図４２は、本変形例における単位回路８１の要部の構成を示すブロック図である。図４２から把握されるように、本変形例においては、出力信号Ｙ２を出力する第１の出力バッファ８１３にイネーブル信号ＥＮＡによって制御される第１のイネーブル回路８１１が接続され、出力信号Ｙ３を出力する第２の出力バッファ８１４にイネーブル信号ＥＮＢによって制御される第２のイネーブル回路８１２が接続されている。第１のイネーブル回路８１１および第２のイネーブル回路８１２は、コンデンサ（図４２では不図示）を介してノードＮ１に接続されている。

　図４３は、本変形例における単位回路８１の回路図である。図４３に示すように、単位回路８１は、トランジスタＱ１１～Ｑ１４，Ｑ３１～Ｑ３２、コンデンサＣ１１、第１の出力バッファ８１３、および第２の出力バッファ８１４を含んでいる。トランジスタＱ１１～Ｑ１４，Ｑ３１～Ｑ３２は、Ｎチャネル型ＴＦＴである。トランジスタＱ１１のドレイン端子とゲート端子は、セット端子Ｓに接続される。トランジスタＱ１１のソース端子は、トランジスタＱ１２のドレイン端子、および、トランジスタＱ１３のゲート端子に接続される。トランジスタＱ１３のドレイン端子は、クロック端子ＣＫに接続される。トランジスタＱ１３のソース端子は、トランジスタＱ１４のドレイン端子、出力端子Ｙ１、トランジスタＱ３１のドレイン端子、および、トランジスタＱ３２のドレイン端子に接続される。トランジスタＱ１２、Ｑ１４のソース端子には、ローレベル電圧ＶＳＳが印加される。トランジスタＱ１２のゲート端子はリセット端子Ｒに接続され、トランジスタＱ１４のゲート端子はクロック端子ＣＫＢに接続される。コンデンサＣ１１はトランジスタＱ１３のゲート端子とソース端子の間に設けられる。トランジスタＱ３１のゲート端子はイネーブル端子ＥＮＡに接続され、トランジスタＱ３２のゲート端子はイネーブル端子ＥＮＢに接続される。トランジスタＱ３１のソース端子は第１の出力バッファ８１３の入力端子に接続され、トランジスタＱ３２のソース端子は第２の出力バッファ８１４の入力端子に接続される。第１の出力バッファ８１３の出力端子は出力端子Ｙ２に接続され、第２の出力バッファ８１４の出力端子は出力端子Ｙ３に接続される。

　以上のような構成において、ノードＮ１の電圧がハイレベルのときにクロック信号ＣＫおよびイネーブル信号ＥＮＡの双方がハイレベルになると、出力信号Ｙ２がハイレベルとなる。また、ノードＮ１の電圧がハイレベルのときにクロック信号ＣＫおよびイネーブル信号ＥＮＢの双方がハイレベルになると、出力信号Ｙ３がハイレベルとなる。このようなことから、第３の実施形態と同様にイネーブル信号を制御することにより、単位回路の構成が図４３に示すような構成である場合にも、特性検出のための電流測定が行われるように走査線ＧＡ１～ＧＡｎ、ＧＢ１～ＧＢｎを駆動することが可能となる。

＜６．５　第５の変形例＞
　上記各実施形態においては、リセット信号ＲはノードＮ１の電圧をローレベルに変化させるためだけに用いられていた。しかしながら、本発明はこれに限定されず、ノードＮ１の電圧に加えて単位回路から出力される出力信号の電圧をローレベルに変化させるためにリセット信号Ｒが用いられるようにしても良い。以下、ノードＮ１の電圧および出力信号Ｙ１～Ｙ３の電圧をリセット信号Ｒを用いてローレベルに変化させるようにした構成について説明する。

　図４４は、本変形例における単位回路９１の回路図である。第３の実施形態（図２３参照）においてはトランジスタＱ１４、Ｑ１７、およびＱ２０のゲート端子はクロック端子ＣＫＢに接続されていたが、本変形例においてはトランジスタＱ１４、Ｑ１７、およびＱ２０のゲート端子はリセット端子Ｒに接続されている。このように、トランジスタＱ１２のゲート端子に加えて、トランジスタＱ１４、Ｑ１７、およびＱ２０のゲート端子に、リセット信号Ｒが与えられる。これに伴い、本変形例においては、単位回路９１にはクロック端子ＣＫＢが設けられていない。以上の点以外については、第３の実施形態と同じである。

　図４５は、本変形例における走査線駆動回路３３の構成を示すブロック図である。第３の実施形態における構成（図２２参照）とは異なり、各単位回路９１にはクロック端子ＣＫＢが設けられていない。本変形例においては、ゲートクロックＧＣＫ１は奇数段目の単位回路４１のクロック端子ＣＫに与えられ、ゲートクロックＧＣＫ２は偶数段目の単位回路４１のクロック端子ＣＫに与えられる。

　以上のような構成において、リセット信号Ｒがハイレベルになると、トランジスタＱ１２、Ｑ１４、Ｑ１７、およびＱ２０がオン状態となる。トランジスタＱ１２がオン状態となることによってノードＮ１の電圧がローレベルとなる。トランジスタＱ１４がオン状態となることによって出力信号Ｙ１の電圧がローレベルとなる。トランジスタＱ１７がオン状態となることによって出力信号Ｙ２の電圧がローレベルとなる。トランジスタＱ２０がオン状態となることによって出力信号Ｙ３の電圧がローレベルとなる。以上のように、ノードＮ１の電圧および出力信号Ｙ１～Ｙ３の電圧をリセット信号Ｒを用いてローレベルに変化させることも可能である。

＜６．６　第６の変形例＞
　第４の実施形態（図２６参照）に関し、電流測定が行われる前に画素の表示状態を黒色表示の状態にすることもできる。図４６は、本変形例における駆動方法について説明するためのタイミングチャートである。図４６では、時刻ｔ３１から時刻ｔ３５までの期間が特性検出処理期間であり、時刻ｔ３１以前の期間および時刻ｔ３５以降の期間が通常動作期間である。また、時刻ｔ３３から時刻ｔ３４までの期間が電流測定期間である。なお、通常動作期間の動作については、第４の実施形態と同様であるので、説明を省略する。

　特性検出処理期間のうちの時刻ｔ３１～時刻ｔ３２には、走査線ＧＡｉの電圧および走査線ＧＢｉの電圧がハイレベルとなる。これにより、ｉ行目の画素回路３８（図２１参照）において、トランジスタＱ２、Ｑ３がオン状態となる。このとき、ソースドライバ１４からデータ線Ｓｊには黒電圧（黒色を表示するための電圧）が供給される。このようにして、トランジスタＱ２、Ｑ３がオン状態になっているときにｉ行目の画素回路３８に黒電圧が供給されるので、ｉ行目の画素の表示状態は黒色表示の状態となる。なお、時刻ｔ３１～時刻ｔ３２の期間によって画素リセット期間が実現されている。

　特性検出処理期間のうちの時刻ｔ３２～時刻ｔ３３には、走査線ＧＡｉの電圧はハイレベルで維持され、走査線ＧＢｉの電圧はローレベルとなる。このため、トランジスタＱ２はオン状態で維持され、トランジスタＱ３はオフ状態となる。このとき、ソースドライバ１４からデータ線Ｓｊには測定用電圧が供給される。この測定用電圧に基づいてコンデンサＣ１が充電される。なお、測定用電圧は、ＴＦＴ特性測定用電圧、および、ＯＬＥＤ特性測定用電圧のいずれかである。特性検出処理期間のうちの時刻ｔ３３以降の期間には、第４の実施形態（図２６参照）における時刻ｔ１２以降の期間と同様の動作が行われる。

　本変形例によれば、電流測定が行われる直前に、画素の表示状態が黒色表示の状態にされる。これにより、電流測定が行われる前の有機ＥＬ素子Ｌ１の発光状態が電流測定の結果に及ぼす影響を除去することが可能となる。

＜６．７　その他の変形例＞
　第１～第３の実施形態に係る表示装置については、以下の変形例を構成することができる。第１～第３の実施形態に係る表示装置では休止期間内に１個の電流測定期間を設定し、走査線駆動回路１３、３３は休止期間内に１本の走査線を１回だけ選択することとした。これに代えて、変形例に係る表示装置では、休止期間内に複数の電流測定期間を設定してもよい。この場合、走査線駆動回路は、休止期間内に同じ走査線を複数回選択してもよく、休止期間内に複数の走査線を１回ずつ選択してもよい。また、走査線駆動回路は、必ずしもすべての休止期間で走査線を選択する必要はない。また、ｎ個の休止ライン期間は、休止期間内の任意の位置に設けてもよい。

　また、本発明の趣旨を逸脱しない限り、各実施形態で示した単位回路に代えて、同様の機能を有する他の単位回路を用いてもよい。単位回路がトランジスタＱ１５を含まない場合、トランジスタＱ１６のゲート端子はノードＮ１に接続される。単位回路がトランジスタＱ１８を含まない場合、トランジスタＱ１９のゲート端子はノードＮ１に接続される。

＜７．まとめ＞
　以上に示すように、本発明の表示装置によれば、簡単な回路を用いて、表示画像の画質低下を防止しながら画素回路の電流を測定することができる。なお、第１～第５の実施形態およびこれらの変形例に係る表示装置の特徴を、その性質に反しない限り任意に組み合わせて、複数の実施形態または変形例の特徴を有する表示装置を構成することができる。

　なお、第１～第３の実施形態に係る表示装置の駆動方法は、以下のようにも言える。
　＜第１の実施形態＞
　複数の走査線と複数のデータ線と複数のモニタ線と２次元状に配置された複数の画素回路とを含む表示部を有し、駆動期間と休止期間を有するアクティブマトリクス型の表示装置の駆動方法であって、
　前記複数の走査線を駆動するステップと、
　前記複数のデータ線を駆動し、各画素回路から出力された電流を測定するステップとを備え、
　各画素回路は、
　　電気光学素子と、
　　前記電気光学素子と直列に設けられた駆動トランジスタと、
　　対応するデータ線と前記駆動トランジスタの制御端子との間に設けられ、対応する走査線に接続された制御端子を有する書き込み制御トランジスタと、
　　対応するモニタ線と前記駆動トランジスタの一方の導通端子との間に設けられ、対応する走査線に接続された制御端子を有する読み出し制御トランジスタと、
　　前記駆動トランジスタの制御端子と一方の導通端子との間に設けられたコンデンサとを含み、
　前記複数の走査線を駆動するステップでは、駆動期間にはライン期間ごとに前記複数の走査線を順に選択し、選択した走査線に対して選択レベルの走査信号を印加し、休止期間内に設定された電流測定期間には、前記複数の走査線の中から選択した走査線に対して選択レベルの走査信号を印加し、休止期間内の電流測定期間以外の期間に前記複数の走査線に対して非選択レベルの走査信号を印加し、
　前記複数のデータ線を駆動し電流を測定するステップでは、駆動期間にはライン期間ごとに前記複数のデータ線に対してデータ電圧を印加し、電流測定期間には、前記複数のデータ線に対して測定用電圧を印加しながら、選択された走査線に対応して設けられている画素回路から前記複数のモニタ線に出力された電流を測定し、次に、前記複数のデータ線に対して映像信号に応じたデータ電圧を印加することを特徴とする。

　＜第２の実施形態＞
　複数の走査線と複数のデータ線と２次元状に配置された複数の画素回路とを含む表示部を有し、駆動期間と休止期間を有するアクティブマトリクス型の表示装置の駆動方法であって、
　前記複数の走査線を駆動するステップと、
　前記複数のデータ線を駆動し、各画素回路から出力された電流を測定するステップとを備え、
　各画素回路は、
　　電気光学素子と、
　　前記電気光学素子と直列に設けられた駆動トランジスタと、
　　対応するデータ線と前記駆動トランジスタの一方の導通端子との間に設けられ、対応する走査線に接続された制御端子を有する書き込み制御トランジスタと、
　　前記駆動トランジスタの制御端子と基準電圧を有する配線との間に設けられ、対応する走査線に接続された制御端子を有する基準電圧印加トランジスタと、
　　前記駆動トランジスタの制御端子と一方の導通端子との間に設けられたコンデンサとを含み、
　前記複数の走査線を駆動するステップでは、駆動期間にはライン期間ごとに前記複数の走査線を順に選択し、選択した走査線に対して選択レベルの走査信号を印加し、休止期間内に設定された電流測定期間には、前記複数の走査線の中から選択した走査線に対して選択レベルの走査信号を印加し、休止期間内の電流測定期間以外の期間に前記複数の走査線に対して非選択レベルの走査信号を印加し、
　前記複数のデータ線を駆動し電流を測定するステップでは、駆動期間にはライン期間ごとに前記複数のデータ線に対してデータ電圧を印加し、電流測定期間には、前記複数のデータ線に対して測定用電圧を印加しながら、選択された走査線に対応して設けられている画素回路から前記複数のデータ線に出力された電流を測定し、次に、前記複数のデータ線に対して映像信号に応じたデータ電圧を印加することを特徴とする。

　＜第３の実施形態＞
　複数の第１走査線と複数の第２走査線と複数のデータ線と２次元状に配置された複数の画素回路とを含む表示部を有し、駆動期間と休止期間を有するアクティブマトリクス型の表示装置の駆動方法であって、
　前記複数の走査線を駆動するステップと、
　前記複数のデータ線を駆動し、各画素回路から出力された電流を測定するステップとを備え、
　各画素回路は、
　　電気光学素子と、
　　前記電気光学素子と直列に設けられた駆動トランジスタと、
　　対応するデータ線と前記駆動トランジスタの制御端子との間に設けられ、対応する第１走査線に接続された制御端子を有する書き込み制御トランジスタと、
　　対応するデータ線と前記駆動トランジスタの一方の導通端子との間に設けられ、対応する第２走査線に接続された制御端子を有する読み出し制御トランジスタと、
　　前記駆動トランジスタの制御端子と他方の導通端子との間に設けられたコンデンサとを含み、
　前記複数の走査線を駆動するステップでは、駆動期間にはライン期間ごとに前記複数の走査線を順に選択し、選択した走査線に対して選択レベルの走査信号を印加し、休止期間内に設定された電流測定期間内に第１期間、第２期間、および第３期間を順に設定し、前記複数の走査線の中から選択した走査線に対して前記第１期間および前記第３期間には選択レベルの走査信号を、前記第２期間には非選択レベルの走査信号を印加し、休止期間内の電流測定期間以外の期間に前記複数の走査線に対して非選択レベルの走査信号を印加し、
　前記複数のデータ線を駆動し電流を測定するステップでは、駆動期間にはライン期間ごとに前記複数のデータ線に対してデータ電圧を印加し、前記第１期間には前記複数のデータ線に対して測定用電圧を印加し、前記第２期間には選択された走査線に対応して設けられている画素回路から前記複数のデータ線に出力された電流を測定し、前記第３期間には前記複数のデータ線に対して映像信号に応じたデータ電圧を印加することを特徴とする。

　１、２、３、４、５、６…表示装置
　１１、２１、３１、６０１…表示部
　１２…表示制御回路
　１３、３３、３３ａ、３３ｂ…走査線駆動回路
　１４、４４…ソースドライバ
　１５…Ａ／Ｄ変換器
　１６、２６…補正データ記憶部
　１７、２７…補正演算部
　１８、２８、３８…画素回路
　１９…電源部
　４１、５１、８１、９１…単位回路
　１４２…電流測定部
　１４４…Ｄ／Ａ変換器
　４４２…電圧測定部
　Ｇ１～Ｇｎ、ＧＡ１～ＧＡｎ、ＧＢ１～ＧＢｎ…走査線
　Ｓ１～Ｓｍ…データ線
　Ｍ１～Ｍｍ…モニタ線
　Ｌ１…有機ＥＬ素子
　Ｑ１～Ｑ３、Ｑ１１～Ｑ２０…トランジスタ
　Ｃ１、Ｃ１１～Ｃ１３…コンデンサ
　ＥＮ１、ＥＮ２、ＥＮＡ１、ＥＮＡ２、ＥＮＢ１、ＥＮＢ２…イネーブル信号
　Ｓ…セット端子
　Ｒ…リセット端子
　ＣＫ、ＣＫＢ…クロック端子

Claims

　駆動期間と休止期間を有するアクティブマトリクス型の表示装置であって、
　複数の走査線と複数のデータ線と２次元状に配置された複数の画素回路とを含む表示部と、
　前記複数の走査線を駆動する走査線駆動回路と、
　前記複数のデータ線を駆動する機能に加えて各画素回路から出力された電流を測定する機能を有するデータ線駆動回路とを備え、
　前記走査線駆動回路は、休止期間内に設定された電流測定期間には、前記複数の走査線の中から選択した走査線に対して電流測定用および電圧書き込み用の走査信号を印加し、
　前記データ線駆動回路は、電流測定期間には、前記複数のデータ線に対して測定用電圧を印加し、選択された走査線に対応して設けられている画素回路から出力された電流を測定し、前記複数のデータ線に対して映像信号に応じたデータ電圧を印加することを特徴とする、表示装置。
　前記走査線駆動回路は、駆動期間にはライン期間ごとに前記複数の走査線を順に選択し、選択した走査線に対して選択レベルの走査信号を印加し、休止期間内の電流測定期間以外の期間には前記複数の走査線に対して非選択レベルの走査信号を印加し、
　前記データ線駆動回路は、駆動期間にはライン期間ごとに前記複数のデータ線に対して前記データ電圧を印加することを特徴とする、請求項１に記載の表示装置。
　駆動期間には各ライン期間で選択レベルになり、休止期間には電流測定期間の少なくとも一部で選択レベルになるイネーブル信号を出力する表示制御回路をさらに備え、
　前記走査線駆動回路は、前記複数の走査線に対応する複数の段を有し、前記イネーブル信号に基づき前記複数の走査線に印加する走査信号を出力するシフトレジスタを含むことを特徴とする、請求項２に記載の表示装置。
　前記シフトレジスタの各段は、
　　セット端子およびリセット端子から入力された信号に従い、第１ノードの電圧を選択レベルおよび非選択レベルに切り替えるノード制御回路と、
　　前記第１ノードの電圧が選択レベルのときに、クロック端子から入力された信号を次段のセット端子および前段のリセット端子に印加する第１出力制御回路と、
　　前記第１ノードの電圧が選択レベルのときに、前記イネーブル信号を対応する走査線に印加する第２出力制御回路とを含むことを特徴とする、請求項３に記載の表示装置。
　前記第１出力制御回路は、クロック端子に接続された第１導通端子と、次段のセット端子および前段のリセット端子に接続された第２導通端子と、前記第１ノードに接続された制御端子とを有する第１出力制御トランジスタを含み、
　前記第２出力制御回路は、前記イネーブル信号が与えられる第１導通端子と、対応する走査線に接続された第２導通端子と、前記第１ノードまたは前記第１ノードと同じ論理レベルの電圧を有する第２ノードに接続された制御端子とを有する第２出力制御トランジスタを含むことを特徴とする、請求項４に記載の表示装置。
　前記表示部は複数のモニタ線をさらに含み、
　各画素回路は、
　　電気光学素子と、
　　前記電気光学素子と直列に設けられた駆動トランジスタと、
　　対応するデータ線と前記駆動トランジスタの制御端子との間に設けられ、対応する走査線に接続された制御端子を有する書き込み制御トランジスタと、
　　対応するモニタ線と前記駆動トランジスタの一方の導通端子との間に設けられ、対応する走査線に接続された制御端子を有する読み出し制御トランジスタと、
　　前記駆動トランジスタの制御端子と一方の導通端子との間に設けられたコンデンサとを含むことを特徴とする、請求項５に記載の表示装置。
　各画素回路は、
　　電気光学素子と、
　　前記電気光学素子と直列に設けられた駆動トランジスタと、
　　対応するデータ線と前記駆動トランジスタの一方の導通端子との間に設けられ、対応する走査線に接続された制御端子を有する書き込み制御トランジスタと、
　　前記駆動トランジスタの制御端子と基準電圧を有する配線との間に設けられ、対応する走査線に接続された制御端子を有する基準電圧印加トランジスタと、
　　前記駆動トランジスタの制御端子と一方の導通端子との間に設けられたコンデンサとを含むことを特徴とする、請求項５に記載の表示装置。
　前記複数の走査線は、複数の第１走査線と複数の第２走査線とを含み、
　前記イネーブル信号は、第１イネーブル信号と第２イネーブル信号とを含み、
　前記第１出力制御回路は、クロック端子に接続された第１導通端子と、次段のセット端子および前段のリセット端子に接続された第２導通端子と、前記第１ノードに接続された制御端子とを有する第１出力制御トランジスタを含み、
　前記第２出力制御回路は、
　　前記第１イネーブル信号が与えられる第１導通端子と、対応する第１走査線に接続された第２導通端子と、前記第１ノードまたは前記第１ノードと同じ論理レベルの電圧を有する第２ノードに接続された制御端子とを有する第２出力制御トランジスタと、
　　前記第２イネーブル信号が与えられる第１導通端子と、対応する第２走査線に接続された第２導通端子と、前記第１ノードまたは前記第１ノードと同じ論理レベルの電圧を有する第３ノードに接続された制御端子とを有する第３出力制御トランジスタとを含むことを特徴とする、請求項４に記載の表示装置。
　各画素回路は、
　　電気光学素子と、
　　前記電気光学素子と直列に設けられた駆動トランジスタと、
　　対応するデータ線と前記駆動トランジスタの制御端子との間に設けられ、対応する第１走査線に接続された制御端子を有する書き込み制御トランジスタと、
　　対応するデータ線と前記駆動トランジスタの一方の導通端子との間に設けられ、対応する第２走査線に接続された制御端子を有する読み出し制御トランジスタと、
　　前記駆動トランジスタの制御端子と他方の導通端子との間に設けられたコンデンサとを含むことを特徴とする、請求項８に記載の表示装置。
　前記表示制御回路は、前記シフトレジスタの奇数段目用のイネーブル信号と、前記シフトレジスタの偶数段目用のイネーブル信号とを出力することを特徴とする、請求項３に記載の表示装置。
　前記表示制御回路は、休止期間において選択レベルのイネーブル信号を出力するタイミングを複数の休止期間ごとに切り替えることを特徴とする、請求項３に記載の表示装置。
　前記走査線駆動回路は、インジウム、ガリウム、亜鉛、および、酸素を含む酸化物半導体を用いて形成されたトランジスタを含むことを特徴とする、請求項３に記載の表示装置。
　前記シフトレジスタは、駆動期間にはライン期間ごとにシフト動作を行い、休止期間にはライン期間よりも長い周期でシフト動作を行うことを特徴とする、請求項３に記載の表示装置。
　前記データ線駆動回路で測定された電流に基づき映像信号を補正する補正演算部をさらに備えたことを特徴とする、請求項２に記載の表示装置。
　画像を表示するための回路素子を含み複数行×複数列の画素マトリクスを構成する複数個の画素回路を備えたアクティブマトリクス型の表示装置であって、
　各画素回路に電圧を供給するために前記画素マトリクスの各列に対応するように設けられたデータ線と、
　各画素回路への電圧の書き込みを制御するために前記画素マトリクスの各行に対応するように設けられた第１走査線と、
　前記回路素子の特性を取得するための電気量の測定を行うか否かを制御するために前記画素マトリクスの各行に対応するように設けられた第２走査線と、
　各画素回路に供給すべき電圧を前記データ線に印加する機能に加えて電気量の測定を行う機能を有するデータ線駆動回路と、
　前記画素マトリクスを形成する複数の行に１対１で対応する複数の段からなり各段が前記第１走査線および前記第２走査線に接続されたシフトレジスタを含み、前記第１走査線および前記第２走査線にそれぞれ第１走査信号および第２走査信号を印加する走査線駆動回路と
を備え、
　前記シフトレジスタの各段は、１つのシフトクロックに基づいて、前記第１走査線に印加すべき第１走査信号および前記第２走査線に印加すべき第２走査信号の双方のレベルを制御することを特徴とする、表示装置。
　前記シフトレジスタの各段は、
　　第１ノードと、
　　次段に接続された第１出力ノードと、
　　前記第１走査線に接続された第２出力ノードと、
　　前記第２走査線に接続された第３出力ノードと、
　　前段の第１出力ノードから与えられる出力信号が非選択レベルから選択レベルに変化したときに前記第１ノードをオフレベルからオンレベルに変化させる第１ノード制御部と、
　　前記第１ノードがオンレベルになっているときに、前記第１出力ノードから出力される出力信号のレベルを制御クロックに基づいて制御する出力信号制御部と、
　　前記第１ノードがオンレベルになっているときに、前記第２出力ノードから出力される第１走査信号のレベルを第１イネーブル信号に基づいて制御する第１走査信号制御部と、
　　前記第１ノードがオンレベルになっているときに、前記第３出力ノードから出力される第２走査信号のレベルを第２イネーブル信号に基づいて制御する第２走査信号制御部と
を含むことを特徴とする、請求項１５に記載の表示装置。
　前記シフトレジスタの各段は、前記第２出力ノードから出力される第１走査信号のレベルを非選択レベルにする第１走査信号リセット部を更に含み、
　前記第１走査信号制御部は、
　　前記第１ノードに制御端子が接続され、前記第１イネーブル信号が第１導通端子に与えられ、前記第２出力ノードおよび前記第１走査信号リセット部に第２導通端子が接続された第１走査制御トランジスタと、
　　前記第１ノードに一端が接続され、前記第１走査制御トランジスタの第２導通端子に他端が接続された第１ブースト容量と
を有することを特徴とする、請求項１６に記載の表示装置。
　前記第１イネーブル信号は、４相以上のクロック信号であって、
　前記シフトレジスタにおいて互いに隣接する２つの段には、前記第１イネーブル信号として互いに異なる相のクロック信号が与えられることを特徴とする、請求項１７に記載の表示装置。
　前記シフトレジスタの各段は、前記第３出力ノードから出力される第３走査信号のレベルを非選択レベルにする第２走査信号リセット部を更に含み、
　前記第２走査信号制御部は、前記第１ノードに制御端子が接続され、前記第２イネーブル信号が第１導通端子に与えられ、前記第３出力ノードおよび前記第２走査信号リセット部に第２導通端子が接続された第２走査制御トランジスタを有することを特徴とする、請求項１６に記載の表示装置。
　前記第２走査信号制御部は、前記第１ノードに一端が接続され、前記第２走査制御トランジスタの第２導通端子に他端が接続された第２ブースト容量を更に有することを特徴とする、請求項１９に記載の表示装置。
　前記第２イネーブル信号は、２相以上のクロック信号であって、
　前記シフトレジスタにおいて互いに隣接する２つの段には、前記第２イネーブル信号として互いに異なる相のクロック信号が与えられることを特徴とする、請求項１９に記載の表示装置。
　前記シフトレジスタの各段は、前記第２出力ノードから出力される第１走査信号のレベルを非選択レベルにする第１走査信号リセット部を更に含み、
　前記第１走査信号制御部は、前記第１ノードに制御端子が接続され、前記第１イネーブル信号が第１導通端子に与えられ、前記第２出力ノードおよび前記第１走査信号リセット部に第２導通端子が接続された第１走査制御トランジスタを有し、
　前記第１走査制御トランジスタの電流能力は、前記第２走査制御トランジスタの電流能力よりも大きいことを特徴とする、請求項１９に記載の表示装置。
　前記第１走査制御トランジスタのチャネル幅は、前記第２走査制御トランジスタのチャネル幅よりも大きいことを特徴とする、請求項２２に記載の表示装置。
　前記シフトレジスタの各段は、
　　前記第２出力ノードから出力される第１走査信号のレベルを非選択レベルにする第１走査信号リセット部と、
　　前記第３出力ノードから出力される第２走査信号のレベルを非選択レベルにする第２走査信号リセット部と
を更に含み、
　同一の信号に基づいて、前記第１走査信号リセット部は前記第１走査信号のレベルを非選択レベルにし、前記第２走査信号リセット部は前記第２走査信号のレベルを非選択レベルにすることを特徴とする、請求項１６に記載の表示装置。
　前記シフトレジスタの各段は、
　　前記第１出力ノードから出力される出力信号のレベルを非選択レベルにする出力信号リセット部と、
　　前記第２出力ノードから出力される第１走査信号のレベルを非選択レベルにする第１走査信号リセット部と、
　　前記第３出力ノードから出力される第２走査信号のレベルを非選択レベルにする第２走査信号リセット部と
を更に含み、
　同一の信号に基づいて、前記出力信号リセット部は前記出力信号のレベルを非選択レベルにし、前記第１走査信号リセット部は前記第１走査信号のレベルを非選択レベルにし、前記第２走査信号リセット部は前記第２走査信号のレベルを非選択レベルにすることを特徴とする、請求項１６に記載の表示装置。
　前記データ線駆動回路は、電気量の測定を垂直走査期間に行うことを特徴とする、請求項１５に記載の表示装置。
　通常の表示動作を行う駆動期間と、前記データ線駆動回路および前記走査線駆動回路の動作を停止する休止期間とを繰り返す休止駆動が採用され、
　前記データ線駆動回路は、電気量の測定を休止期間に行うことを特徴とする、請求項１５に記載の表示装置。
　前記データ線駆動回路は、装置の電源オン直後の期間または装置の電源オフが指示されてから装置の電源がオフされるまでの期間である非表示期間に電気量の測定を行うことを特徴とする、請求項１５に記載の表示装置。
　前記データ線駆動回路は、電気量の測定を行う都度、黒色表示に相当する電圧を前記データ線に印加し、
　前記走査線駆動回路は、前記データ線駆動回路によって黒色表示に相当する電圧が前記データ線に印加されている期間に前記第１走査線に対して選択レベルの第１走査信号を印加するとともに前記第２走査線に対して選択レベルの第２走査信号を印加することを特徴とする、請求項２８に記載の表示装置。
　電気量の測定が行われる行を測定対象行と定義したとき、前記回路素子の特性を取得する処理が行われる特性検出処理期間は、電気量を測定する準備が行われる測定準備期間と、前記測定準備期間の後に設けられ電気量の測定が行われる電気量測定期間と、前記電気量測定期間の後に設けられ前記測定対象行において所望の表示が行われるように準備する表示準備期間とからなり、
　前記走査線駆動回路は、
　　前記測定準備期間には、前記測定対象行に対応する第１走査線に対して選択レベルの第１走査信号を印加し、
　　前記電気量測定期間には、前記測定対象行に対応する第２走査線に対して選択レベルの第２走査信号を印加し、
　　前記表示準備期間には、前記測定対象行に対応する第１走査線に対して選択レベルの第１走査信号を印加し、
　前記データ線駆動回路は、
　　前記測定準備期間には、前記回路素子の特性が取得されるよう電気量の測定を行うための電圧を前記データ線に印加し、
　　前記表示準備期間には、前記測定対象行に対応する各画素の目標輝度に応じた電圧を前記データ線に印加することを特徴とする、請求項１５に記載の表示装置。
　前記電気量測定期間は、前記測定準備期間よりも長い期間に設定され、かつ、前記表示準備期間よりも長い期間に設定されていることを特徴とする、請求項３０に記載の表示装置。
　前記電気量測定期間の長さが変更可能に構成されていることを特徴とする、請求項３０に記載の表示装置。
　前記特性検出処理期間は、前記測定準備期間の前に設けられ前記測定対象行において黒色表示が行われるようにする画素リセット期間を更に含み、
　前記走査線駆動回路は、前記画素リセット期間には、前記測定対象行に対応する第１走査線に対して選択レベルの第１走査信号を印加するとともに前記測定対象行に対応する第２走査線に対して選択レベルの第２走査信号を印加し、
　前記データ線駆動回路は、前記画素リセット期間には、黒色表示に相当する電圧を前記データ線に印加することを特徴とする、請求項３０に記載の表示装置。
　前記複数個の画素回路および前記走査線駆動回路は、１枚のガラス基板上に形成されていることを特徴とする、請求項１５に記載の表示装置。
　前記複数個の画素回路および前記走査線駆動回路は、インジウム、ガリウム、亜鉛、および、酸素を含む酸化物半導体を用いて形成されたトランジスタを含むことを特徴とする、請求項３４に記載の表示装置。
　前記走査線駆動回路は、前記第１走査線および前記第２走査線が延びる方向について、前記画素マトリクスが形成される矩形領域の一方の側のみに設けられていることを特徴とする、請求項３４に記載の表示装置。
　前記走査線駆動回路は、前記第１走査線および前記第２走査線が延びる方向について、前記画素マトリクスが形成される矩形領域の一方の側および他方の側に設けられていることを特徴とする、請求項３４に記載の表示装置。
　前記データ線駆動回路および前記走査線駆動回路の動作を制御する制御部を更に備え、
　前記制御部は、前記データ線駆動回路によって電気量の測定が行われるときには、前記シフトレジスタにおいてシフトクロックの転送が停止するよう前記走査線駆動回路の動作を制御することを特徴とする、請求項１５に記載の表示装置。
　複数の走査線と複数のデータ線と２次元状に配置された複数の画素回路とを含む表示部を有し、駆動期間と休止期間を有するアクティブマトリクス型の表示装置の駆動方法であって、
　前記複数の走査線を駆動するステップと、
　前記複数のデータ線を駆動し、各画素回路から出力された電流を測定するステップとを備え、
　前記複数の走査線を駆動するステップでは、休止期間内に設定された電流測定期間には、前記複数の走査線の中から選択した走査線に対して電流測定用および電圧書き込み用の走査信号を印加し、
　前記複数のデータ線を駆動し電流を測定するステップでは、電流測定期間には、前記複数のデータ線に対して測定用電圧を印加し、選択された走査線に対応して設けられている画素回路から出力された電流を測定し、前記複数のデータ線に対して映像信号に応じたデータ電圧を印加することを特徴とする、表示装置の駆動方法。
　画像を表示するための回路素子を含み複数行×複数列の画素マトリクスを構成する複数個の画素回路と、各画素回路に電圧を供給するために前記画素マトリクスの各列に対応するように設けられたデータ線と、各画素回路への電圧の書き込みを制御するために前記画素マトリクスの各行に対応するように設けられた第１走査線と、前記回路素子の特性を取得するための電気量の測定を行うか否かを制御するために前記画素マトリクスの各行に対応するように設けられた第２走査線とを備えたアクティブマトリクス型の表示装置の駆動方法であって、
　各画素回路に供給すべき電圧の前記データ線への印加および電気量の測定が行われるように前記データ線を駆動するデータ線駆動ステップと、
　前記画素マトリクスを形成する複数の行に１対１で対応する複数の段からなり各段が前記第１走査線および前記第２走査線に接続されたシフトレジスタによって前記第１走査線および前記第２走査線にそれぞれ第１走査信号および第２走査信号を印加する走査線駆動ステップと
を備え、
　前記走査線駆動ステップでは、前記シフトレジスタの各段が、１つのシフトクロックに基づいて、前記第１走査線に印加すべき第１走査信号および前記第２走査線に印加すべき第２走査信号の双方のレベルを制御することを特徴とする、表示装置の駆動方法。