JP2019061208A - 表示装置 - Google Patents

Abstract

【課題】ゲート線の走査を間欠的に行う表示装置において、ゲート線の走査を再開した際の誤動作を防止する。【解決手段】表示装置は、ゲート線ごとに駆動回路３０１を有し、ゲート線の走査期間と非走査期間とを１垂直走査期間に交互に切り替える。駆動回路３０１は、ｎｅｔＡ（ｎ）と、ｎｅｔＡ（ｎ）に接続された出力用スイッチング素子Ｍ５及びリセット回路部Ｒを備える。出力用スイッチング素子Ｍ５は、ゲート線ＧＬｎに選択電圧を印加する。ｎｅｔＡ（ｎ）の電位は、出力用スイッチング素子Ｍ５の閾値電圧以上である第１の電位と、第１の電位よりも低い第２の電位の間で遷移する。ｎｅｔＡ（ｎ）が第２の電位となる期間が非走査期間に重なる駆動回路３０１のリセット回路部Ｒは、当該非走査期間の後の走査期間の再開前にｎｅｔＡ（ｎ）を第２の電位にリセットする。【選択図】図５Ａ

Description

本発明は、表示装置に関する。

下記特許文献１には、１フレームにおいてタッチ位置検出と画像表示とを交互に行う表示装置が開示されている。この表示装置は、画像表示期間に、各段のシフトレジスタによってゲート線を走査し、タッチ位置検出期間が開始されると、ゲート線の走査を中断する。各シフトレジスタは、内部ノードにＨ（Ｈｉｇｈ）レベルの電位が保持されている場合に、対応するゲート線に対して走査信号を出力する。シフトレジスタの内部ノードがＨレベルの電位を保持している状態でゲート線の走査が中断される場合、内部ノードの電位がオフリーク電流によって低下する。そのため、この表示装置では、タッチ位置検出期間において、内部ノードに接続されたトランジスタにＨレベルの電位の電位保持信号が供給される。

特開２０１４−１８２２０３号公報

上記特許文献１において、タッチ位置検出期間に、内部ノードにＨレベルの電位を保持すべきシフトレジスタは、Ｈレベルの電位を有する電位保持信号によって内部ノードの電位を保持することができる。しかしながら、タッチ位置検出期間に、内部ノードにＬ（Ｌｏｗ）レベルの電位を保持すべきシフトレジスタにおいても、Ｈレベルの電位保持信号が供給される。その結果、Ｌレベルの電位を保持すべきシフトレジスタの内部ノードの電位は、電位保持信号が供給されるトランジスタのリーク電流によって上昇する可能性がある。このとき、画像表示期間が再開されると、意図しないゲート線が走査されてしまう。

本発明は、ゲート線の走査を間欠的に行う表示装置において、ゲート線の走査を再開した際の誤動作を防止する技術を提供することを目的とする。

本発明の一実施形態における表示装置は、複数のゲート線を有する表示パネルと、 前記複数のゲート線のそれぞれに対応して設けられ、駆動用信号を用いて、前記複数のゲート線を順次走査する複数の駆動回路を有する駆動部と、を備え、
前記駆動部は、１垂直走査期間において、ゲート線を走査する走査期間と、ゲート線の走査を停止する非走査期間とを交互に切り替え、前記複数の駆動回路のそれぞれは、前記走査期間において、対応するゲート線に、当該ゲート線を選択状態にするための選択電圧を印加する出力用スイッチング素子と、前記出力用スイッチング素子のゲート電極と接続された内部配線と、前記内部配線と接続されたリセット回路部と、を含み、前記内部配線の電位は、前記出力用スイッチング素子の閾値電圧以上である第１の電位と、前記第１の電位よりも低い第２の電位との間で遷移し、前記複数の駆動回路のうち、当該駆動回路の内部配線が前記第２の電位となる期間が前記非走査期間に重なる駆動回路における前記リセット回路部は、当該非走査期間の後の前記走査期間が再開される前に、当該内部配線の電位を前記第２の電位にリセットする。

本発明によれば、ゲート線の走査を間欠的に行う表示装置において、ゲート線の走査を再開した際の誤動作を防止することができる。

図１は、第１実施形態における表示装置の概略断面図である。 図２Ａは、図１に示すアクティブマトリクス基板の概略構成を示す平面図である。 図２Ｂは、一の画素の等価回路図である。 図３は、図２に示すアクティブマトリクス基板に形成されている対向電極の配置の一例を示す平面図である。 図４は、１水平走査期間における画像表示期間ＴＤとタッチ位置検出期間ＴＰにおける対向電極の電圧を示す図である。 図５Ａは、第１実施形態におけるｎ段目のゲート線を駆動するシフトレジスタの等価回路図である。 図５Ｂは、第１実施形態におけるｎ−４段目のゲート線を駆動するシフトレジスタの等価回路図である。 図６は、図５Ａ及び５Ｂに示すシフトレジスタが駆動する際のタイミングチャートである。 図７は、第２実施形態におけるシフトレジスタの等価回路図である。 図８は、図７に示すシフトレジスタが駆動する際のタイミングチャートである。 図９は、第３実施形態におけるシフトレジスタの等価回路図である。 図１０は、図８に示すシフトレジスタが駆動する際のタイミングチャートである。 図１１は、第４実施形態におけるシフトレジスタの等価回路図である。 図１２は、図１１に示すシフトレジスタが駆動する際のタイミングチャートである。 図１３は、第５実施形態におけるシフトレジスタの等価回路図である。 図１４は、図１３に示すシフトレジスタが駆動する際のタイミングチャートである。

本発明の一実施形態における表示装置は、複数のゲート線を有する表示パネルと、前記複数のゲート線のそれぞれに対応して設けられ、駆動用信号を用いて、前記複数のゲート線を順次走査する複数の駆動回路を有する駆動部と、を備え、前記駆動部は、１垂直走査期間において、ゲート線を走査する走査期間と、ゲート線の走査を停止する非走査期間とを交互に切り替え、前記複数の駆動回路のそれぞれは、前記走査期間において、対応するゲート線に、当該ゲート線を選択状態にするための選択電圧を印加する出力用スイッチング素子と、前記出力用スイッチング素子のゲート電極と接続された内部配線と、前記内部配線と接続されたリセット回路部と、を含み、前記内部配線の電位は、前記出力用スイッチング素子の閾値電圧以上である第１の電位と、前記第１の電位よりも低い第２の電位との間で遷移し、前記複数の駆動回路のうち、当該駆動回路の内部配線が前記第２の電位となる期間が前記非走査期間に重なる駆動回路における前記リセット回路部は、当該非走査期間の後の前記走査期間が再開される前に、当該内部配線の電位を前記第２の電位にリセットする（第１の構成）。

第１の構成によれば、内部配線の電位は、第１の電位と、第１の電位より低い第２の電位の間を遷移する。第１の電位は、出力用スイッチング素子の閾値電圧以上となる電位である。内部配線に他のスイッチング素子が接続されている場合、非走査期間の開始前にゲート線を非選択に切り替えた駆動回路や、次の走査期間においてゲート線を選択状態に切り替える駆動回路の内部配線は、非走査期間の間、当該他のスイッチング素子のリーク電流によって内部配線の電位が第２の電位よりも上昇する。内部配線の電位が出力用スイッチング素子の閾値電圧以上になると、本来オフ状態にすべき出力用スイッチング素子が走査期間の再開時にオン状態となり、意図しないタイミングでゲート線を選択状態に切り替えてしまう。

本構成では、内部配線の電位が第２の電位となる期間と、非走査期間とが重なる駆動回路は、非走査期間の後の走査期間が開始される前に、リセット回路部によって内部配線の電位が第２の電位にリセットされる。従って、走査期間の再開時に、当該駆動回路の出力用スイッチング素子が誤動作せず、意図しないゲート線が選択状態に切り替えられるのを抑制できる。

第１の構成において、前記リセット回路部は、前記内部配線に接続された第１のリセット用スイッチング素子と、前記内部配線と前記第１のリセット用スイッチング素子とに接続された第２のリセット用スイッチング素子と、前記第２のリセット用スイッチング素子と接続されたリセット用内部配線と、前記リセット用内部配線と接続された第３のリセット用スイッチング素子と、を含み、前記第１のリセット用スイッチング素子は、前記リセット用内部配線と接続されたゲート電極と、前記内部配線と接続されたソース電極と、前記非走査期間の開始後、当該非走査期間の後の前記走査期間が再開される前まで前記第２の電位より高い電位となり、それ以外の期間は前記第２の電位となる制御信号が供給されるドレイン電極とを有し、前記第２のリセット用スイッチング素子は、前記内部配線と接続されたゲート電極を有し、少なくとも前記内部配線の電位が前記第２のリセット用スイッチング素子の閾値電圧以上となるとき、前記リセット用内部配線の電位を前記第１のリセット用スイッチング素子の閾値電圧より低い電位に遷移させ、前記第３のリセット用スイッチング素子は、前記走査期間が再開される前に、前記リセット用内部配線の電位を前記第１のリセット用スイッチング素子の閾値電圧以上の電位に遷移させることとしてもよい（第２の構成）。

第２の構成によれば、第１のリセット用スイッチング素子は、内部配線の電位が第２のリセット用スイッチング素子の閾値電圧以上となるときオフ状態であり、走査期間が再開される前にオン状態となる。そのため、走査期間の再開前に、第１のリセット用スイッチング素子を介して内部配線を第２の電位に遷移させることができる。

第２の構成において、前記第３のリセット用スイッチング素子は、前記リセット用内部配線の電位を、前記走査期間が再開される前と、前記制御信号の電位が前記第２の電位となる期間において前記第１のリセット用スイッチング素子の閾値電圧以上の電位に遷移させ、前記リセット回路部は、副リセット回路をさらに有し、前記副リセット回路は、前記内部配線と接続されたソース電極と、前記制御信号が供給されるドレイン電極とを有する第１の副リセット用スイッチング素子と、前記第１の副リセット用スイッチング素子のゲート電極と接続された副リセット用内部配線と、前記副リセット用内部配線と接続された第２の副リセット用スイッチング素子と、を含み、前記第２の副リセット用スイッチング素子は、前記内部配線と接続されたゲート電極を有し、少なくとも前記内部配線の電位が前記第２の副リセット用スイッチング素子の閾値電圧以上であるとき、前記副リセット用内部配線の電位を前記第１の副リセット用スイッチング素子の閾値電圧より低い電位に遷移させ、前記第３の副リセット用スイッチング素子は、前記制御信号が前記第３の電位から前記第２の電位に遷移した後、前記走査期間が再開される前のみ、前記副リセット用内部配線の電位を前記第１の副リセット用スイッチング素子の閾値電圧以上の電位に遷移させることとしてもよい（第３の構成）。

第３の構成によれば、リセット回路部は、リセット回路と副リセット回路とを備える。リセット回路の第１のリセット用スイッチング素子は、走査期間の再開前だけでなく、制御信号の電位が第２の電位となる期間においてオン状態となるため、第１のリセット用スイッチング素子は劣化しやすい。副リセット回路の副リセット用内部配線は、走査期間の再開前だけ第１の副リセット用スイッチング素子の閾値電圧以上の電位となる。そのため、第１の副リセット用スイッチング素子は、第１のリセット用スイッチング素子と比べてオン状態となる頻度が低く、劣化しにくい。そのため、第１のリセット用スイッチング素子が劣化しても、副リセット回路によって、非選択状態に切り替えられたゲート線の駆動回路の内部配線の電位を、走査期間の再開前に、確実に第２の電位に遷移させることができる。

第１の構成において、前記リセット回路部は、前記内部配線に接続された第１のリセット用スイッチング素子と、前記内部配線と前記第１のリセット用スイッチング素子とに接続された第２のリセット用スイッチング素子と、前記第２のリセット用スイッチング素子と接続されたリセット用内部配線と、前記内部配線と、前記リセット用内部配線との間に形成された容量と、前記リセット用内部配線と接続された第３のリセット用スイッチング素子と、を含み、前記第１のリセット用スイッチング素子は、前記リセット用内部配線と接続されたゲート電極と、前記内部配線と接続されたソース電極と、前記非走査期間の開始後、当該非走査期間の後の前記走査期間が再開される前まで前記第２の電位より高い電位を有し、それ以外の期間は前記第２の電位となる制御信号が供給されるドレイン電極とを有し、前記第２のリセット用スイッチング素子は、前記内部配線と接続されたゲート電極を有し、少なくとも前記内部配線の電位が前記第２のリセット用スイッチング素子の閾値電圧以上となるとき、前記リセット用内部配線の電位を前記第１のリセット用スイッチング素子の閾値電圧より低い電位に遷移させ、前記第３のリセット用スイッチング素子は、前記走査期間が再開される前に、前記リセット用内部配線の電位を前記第１のリセット用スイッチング素子の閾値電圧以上の電位に遷移させることとしてもよい（第４の構成）。

第４の構成によれば、内部配線とリセット用内部配線との間に容量が形成されているため、内部配線は、容量を介してリセット用内部配線の電位の変化の影響を受ける。そのため、リセット用内部配線の電位が第１のリセット用スイッチング素子の閾値電圧より低い電位となるとき、ゲート線を非選択状態に切り替えた駆動回路の内部配線の電位はさらに低い電位となる。その結果、ゲート線を非選択状態に切り替えた駆動回路の内部配線の電位が非走査期間にリーク電流によって上昇しても、内部配線の電位が出力用スイッチング素子の閾値電圧以上となりにくく、出力用スイッチング素子がオンになりにくい。

前記第４の構成において、前記容量は、一対の電極を有するキャパシタで構成され、前記キャパシタは、一方の電極が前記内部配線と接続され、他方の電極が前記リセット用内部配線に接続されていることとしてもよい（第５の構成）。

第１の構成において、前記リセット回路部は、前記内部配線と接続された第１のリセット用スイッチング素子と、前記第１のリセット用スイッチング素子と接続されたリセット用内部配線と、前記リセット用内部配線と接続された第２のリセット用スイッチング素子と、前記内部配線と接続されたキャパシタと、を含み、前記第１のリセット用スイッチング素子は、前記リセット用内部配線と接続されたゲート電極と、前記内部配線と接続されたソース電極と、前記非走査期間の開始後、当該非走査期間の後の前記走査期間が再開される前まで前記第２の電位より高い電位を有し、それ以外の期間は前記第２の電位となる制御信号が供給されるドレイン電極とを有し、前記第２のリセット用スイッチング素子は、前記内部配線と接続されたゲート電極を有し、少なくとも前記内部配線の電位が前記第２のリセット用スイッチング素子の閾値電圧以上となるとき、前記リセット用内部配線の電位を前記第１のリセット用スイッチング素子の閾値電圧より低い電位に遷移させ、前記第３のリセット用スイッチング素子は、前記走査期間が再開される前に、前記リセット用内部配線の電位を前記第１のリセット用スイッチング素子の閾値電圧以上の電位に遷移させ、前記キャパシタは一対の電極を有し、前記一対の電極の一方の電極は前記内部配線と接続され、他方の電極は、前記走査期間において前記第２の電位より高い電位が供給され、前記非走査期間において前記第２の電位が供給されることとしてもよい（第６の構成）。

第６の構成によれば、キャパシタの一方の電極は内部配線と接続され、他方の電極は、走査期間に第２の電位より高い電位が供給され、非走査期間に第２の電位が供給される。そのため、内部配線の電位は、非走査期間にキャパシタに入力される電位の影響を受ける。つまり、ゲート線を非選択状態に切り替えた駆動回路の内部配線の電位は、非走査期間に、キャパシタの他方の電極が第１の電位から第２の電位に低下する影響を受ける。従って、リーク電流によって内部配線の電位が上昇しても、内部配線の電位は出力用スイッチング素子の閾値電圧以上となりにくく、出力用スイッチング素子がオンになりにくい。

第１から第６のいずれかの構成において、前記駆動用信号を前記複数の駆動回路に入力する制御部をさらに備え、前記制御部は、前記走査期間において、前記複数の駆動回路へ前記駆動用信号を入力し、前記非走査期間において、前記複数の駆動回路への前記駆動用信号の入力を停止することとしてもよい（第７の構成）。

第１から第７のいずれかの構成において、前記駆動回路と前記リセット回路部に用いられるスイッチング素子は、酸化物半導体からなる半導体層を有することとしてもよい（第８の構成）。

第８の構成によれば、アモルファスシリコンを用いる場合と比べ、スイッチング素子のリーク電流が生じにくい。

第８の構成において、前記酸化物半導体は、インジウム、ガリウム、亜鉛、及び酸素を含むこととしてもよい（第９の構成）。

第９の構成によれば、アモルファスシリコンを用いる場合と比べ、スイッチング素子の電子移動度が高く、リーク電流が生じにくい。

以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。

［第１実施形態］
図１は、本実施形態における表示装置の概略断面図である。本実施形態における表示装置１は、アクティブマトリクス基板２と、対向基板３と、アクティブマトリクス基板２と対向基板３との間に挟持された液晶層４とを備える。アクティブマトリクス基板２及び対向基板３はそれぞれ、ほぼ透明な（高い透光性を有する）ガラス基板を備えている。また、図示を省略するが、表示装置１は、図１において、液晶層４と反対側のアクティブマトリクス基板２の面方向に設けられたバックライトと、アクティブマトリクス基板２と対向基板３とを挟む一対の偏光板とを備える。対向基板３は、図示を省略するが、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタを備えている。

表示装置１は、画像を表示する機能を有するとともに、その表示される画像の上を使用者がタッチした位置（タッチ位置）を検出する機能を有する。この表示装置１は、タッチ位置を検出するために必要な素子がアクティブマトリクス基板２に設けられた、いわゆるインセル型タッチパネル表示装置である。

また、表示装置１は、液晶層４に含まれる液晶分子の駆動方式が横電界駆動方式である。横電界駆動方式を実現するため、電界を形成するための画素電極及び対向電極（共通電極）は、アクティブマトリクス基板２に形成されている。以下、アクティブマトリクス基板２の構成について具体的に説明する。

図２Ａは、アクティブマトリクス基板２の概略構成を示す平面図である。図２Ａに示すようにアクティブマトリクス基板２は、複数のゲート線ＧＬと、複数のソース線ＳＬと、ソースドライバ２０と、ゲートドライバ３０とを有する。

この図では図示を省略しているが、アクティブマトリクス基板２は、ゲート線ＧＬとソース線ＳＬによって区画された領域に画素電極が設けられ、画素が形成されている。アクティブマトリクス基板２は、各画素からなる表示領域Ｄを有する。各画素は、対向基板３に設けられたカラーフィルタ（図示略）のＲ，Ｇ，Ｂのいずれかの色に対応する。

図２Ｂは、一の画素の等価回路を示す図である。画素ＰＩＸは、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）１１と、画素電極１２と、共通電極５０とを有する。ＴＦＴ１１は、ゲート電極がゲート線ＧＬと接続され、ソース電極がソース線ＳＬと接続され、ドレイン電極が画素電極１２と接続されている。画素電極１２と対向電極５０の間に液晶容量Ｃ_ＬＣが形成される。

図２Ａに示すように、ソースドライバ２０とゲートドライバ３０は、表示領域Ｄの外側に設けられる。図２Ａでは図示を省略しているが、ゲートドライバ３０は、各ゲート線ＧＬのそれぞれに対応して設けられたシフトレジスタを有する。

各シフトレジスタは、ゲート線ＧＬの一方の端部近傍に設けられる。各シフトレジスタは、ゲート線ＧＬに所定の電圧（以下、選択電圧）を印加し、ゲート線ＧＬを選択状態に切り替える。以下、ゲート線ＧＬが選択状態であることをゲート線ＧＬの走査又は駆動と呼ぶ場合がある。

ソースドライバ２０は、表示領域Ｄの外側であって、ソース線ＳＬの一方の端部側の額縁領域に設けられ、各ソース線ＳＬと接続されている。ソースドライバ２０は、画像を表示するためのデータ信号を各ソース線ＳＬに対して供給する。

図３は、アクティブマトリクス基板２に形成されている対向電極５０の配置の一例を示す模式図である。図３に示すように、対向電極５０は矩形形状であり、アクティブマトリクス基板２上に、マトリクス状に複数配置されている。対向電極５０は、アクティブマトリクス基板２の液晶層４（図１参照）側の面において、画素電極１２よりも上層に設けられている。対向電極５０はそれぞれ、例えば１辺が数ｍｍの略正方形であり、画素よりも大きい。なお、この図では図示を省略するが、対向電極５０には、画素電極１２との間で横電界を生じさせるためのスリット（例えば数μｍ幅）が形成されている。

アクティブマトリクス基板２は、図２に示すソースドライバ２０が設けられた額縁領域の側にコントローラ４０を備える。コントローラ４０は、画像を表示するための画像表示制御を行うとともに、タッチ位置を検出するためのタッチ位置検出制御を行う。

コントローラ４０と、各対向電極５０との間は、Ｙ軸方向に延びる信号線５１によって接続されている。すなわち、対向電極５０の数と同じ数の信号線５１がアクティブマトリクス基板２上に形成されている。

対向電極５０は、画素電極１２と対になって、画像表示制御の際に用いられるとともに、タッチ位置検出制御の際にも用いられる。

本実施形態では、図４に示すように、１垂直走査期間において、画像表示期間ＴＤとタッチ位置検出期間ＴＰとを交互に複数回行う。

コントローラ４０は、画像表示期間ＴＤに、信号線５１に一定の直流信号を供給し、対向電極５０を共通電極として機能させ、タッチ位置検出期間ＴＰに、タッチ位置を検出するためのタッチ駆動信号として、一定の振幅を有する交流信号を信号線５１に供給する。

対向電極５０と人の指等の間に寄生容量が形成されているため、人の指等が表示装置１の表示画面に触れると、人の指等との間で容量が形成されて静電容量が増加する。タッチ位置検出制御の際、対向電極５０は、信号線５１を介して供給されるタッチ駆動信号を受信し、対向電極５０の位置における静電容量の変化を信号線５１を介してコントローラ４０に出力する。

ゲートドライバ３０は、画像表示期間ＴＤにおいて、ゲート線ＧＬを順次走査し、タッチ位置検出期間ＴＰにおいて、ゲート線ＧＬの走査を中断する。つまり、画像表示期間ＴＤは、ゲート線ＧＬの走査期間であり、タッチ位置検出期間ＴＰは、ゲート線ＧＬの非走査期間である。

この例において、ゲートドライバ３０の各シフトレジスタには、後述するＧＣＫ１〜ＧＣＫ４で示す駆動用信号（以下、クロック信号）と、制御信号（ＣＬＲ、ＶＴＰ１、ＶＴＰ２）と、電源電圧信号（ＶＤＤ、ＶＳＳ）とがコントローラ４０によって入力される。シフトレジスタは、駆動用信号、制御信号、及び電源電圧信号が入力される各端子と接続される。

クロック信号ＧＣＫ１〜ＧＣＫ４は、２水平走査期間（２Ｈ）ごとに、Ｈ（Ｈｉｇｈ）レベルの電位とＬ（Ｌｏｗ）レベルの電位が交互となる信号である。Ｈレベルの電位は、例えば、電源電圧信号ＶＤＤと同電位であり、Ｌレベルの電位は、例えば、電源電圧信号ＶＳＳと同電位である。なお、クロック信号ＧＣＫ１とＧＣＫ３、クロック信号ＧＣＫ２とＧＣＫ４の各組合せのクロック信号は、互いに逆位相である。また、クロック信号ＧＣＫ１とＧＣＫ２及びＧＣＫ４の間は、互いの位相が１水平走査期間だけずれており、クロック信号ＧＣＫ３とＧＣＫ２及びＧＣＫ４の間は、互いの位相が１水平走査期間だけずれている。つまり、クロック信号ＧＣＫ１〜ＧＣＫ４は、互いに位相がずれた４相のクロック信号である。

ＶＴＰ１及びＶＴＰ２で示す各制御信号（以下、ＶＴＰ１信号、ＶＴＰ２信号）は、タッチ位置検出期間ＴＰに電位が変動する信号である。ＶＴＰ１信号とＶＴＰ２信号の詳細は後述するものとする。

リセット信号ＣＬＲは、１垂直走査期間ごとに、２水平走査期間だけＨレベルの電位となり、他の期間はＬレベルの電位となる信号である。

ここで、ゲートドライバ３０のシフトレジスタの構成について説明する。図５Ａは、ｎ段目のゲート線ＧＬｎを駆動するシフトレジスタの等価回路図である。なお、この場合、ｎは３以上の整数である。

図５Ａに示すように、ゲート線ＧＬｎを駆動するシフトレジスタ３０１（ｎ）は、Ｍ１〜Ｍ１１で示すＴＦＴと、キャパシタＣｂｓｔとを接続して構成される。以下、Ｍ１〜Ｍ１１で示すＴＦＴを、ＴＦＴ＿Ｍ１〜ＴＦＴ＿Ｍ１１と称する。なお、本実施形態におけるシフトレジスタを構成するＴＦＴは、ｎチャネル型ＴＦＴで構成されるものとする。

シフトレジスタ３０１（ｎ）は、ｎｅｔＡ（ｎ）とｎｅｔＢ（ｎ）で示す内部配線を有する。ｎｅｔＡ（ｎ）は、ＴＦＴ＿Ｍ１〜ＴＦＴ＿Ｍ５、ＴＦＴ＿Ｍ９及びキャパシタＣｂｓｔとを接続する内部配線である。ｎｅｔＢ（ｎ）は、ＴＦＴ＿Ｍ４、Ｍ６〜Ｍ１０を接する内部配線である。

シフトレジスタ３０１（ｎ）において破線枠Ｒで示すＴＦＴ＿Ｍ４、Ｍ６〜Ｍ９とｎｅｔＢ（ｎ）は、ｎｅｔＡ（ｎ）の電位をリセットするリセット回路の一例である。

以下、シフトレジスタ３０１（ｎ）の構成について具体的に説明する。

ＴＦＴ＿Ｍ１は、ゲート電極がＳ１端子と接続され、ドレイン電極はＶＤＤ端子と接続され、ソース電極がｎｅｔＡ（ｎ）と接続されている。シフトレジスタ３０１（ｎ）と接続されるＳ１端子には、ゲート線ＧＬｎ−２が接続されている。ＶＤＤ端子は、電源電圧信号ＶＤＤが供給される。

ＴＦＴ＿Ｍ２は、ゲート電極がＣＬＲ端子と接続され、ドレイン電極がｎｅｔＡ（ｎ）と接続され、ソース電極がＶＴＰ１端子と接続されている。ＣＬＲ端子は、リセット信号ＣＬＲが供給される。ＶＴＰ１端子は、ＶＴＰ１信号が供給される。

ＴＦＴ＿Ｍ３は、ゲート電極がＳ２端子と接続され、ドレイン電極がｎｅｔＡ（ｎ）と接続され、ソース電極がＶＴＰ１端子と接続されている。シフトレジスタ３０１（ｎ）と接続されるＳ２端子には、ゲート線ＧＬｎ＋３が接続されている。

ＴＦＴ＿Ｍ４は、ゲート電極がｎｅｔＢ（ｎ）と接続され、ドレイン電極がｎｅｔＡ（ｎ）と接続され、ソース電極がＶＴＰ１端子と接続されている。

ＴＦＴ＿Ｍ５は、ゲート電極がｎｅｔＡ（ｎ）と接続され、ドレイン電極がＧＣＫ１端子と接続され、ソース電極がゲート線ＧＬｎと接続されている。ＧＣＫ１端子は、クロック信号ＧＣＫ１が供給される。

ＴＦＴ＿Ｍ６は、ゲート電極がＶＤＤ端子と接続され、ドレイン電極がＶＴＰ２端子と接続され、ソース電極がｎｅｔＢ（ｎ）と接続されている。ＶＴＰ２端子は、ＶＴＰ２信号が供給される。

ＴＦＴ＿Ｍ７は、ゲート電極がＣＬＲ端子と接続され、ドレイン電極がｎｅｔＢ（ｎ）と接続され、ソース電極がＶＳＳ端子と接続されている。ＶＳＳ端子は、電源電圧信号ＶＳＳが供給される。

ＴＦＴ＿Ｍ８は、ゲート電極がＳ１端子と接続され、ドレイン電極がｎｅｔＢ（ｎ）と接続され、ソース電極がＶＳＳ端子と接続されている。

ＴＦＴ＿Ｍ９は、ゲート電極がｎｅｔＡ（ｎ）と接続され、ドレイン電極がｎｅｔＢ（ｎ）と接続され、ソース電極がＶＳＳ端子と接続されている。

ＴＦＴ＿Ｍ１０は、ゲート電極がｎｅｔＢ（ｎ）と接続され、ドレイン電極がゲート線ＧＬｎと接続され、ソース電極がＶＳＳ端子と接続されている。

ＴＦＴ＿Ｍ１１は、ゲート電極がＣＬＲ端子と接続され、ドレイン電極がゲート線ＧＬｎと接続され、ソース電極がＶＳＳ端子と接続されている。

キャパシタＣｂｓｔは、一方の電極がｎｅｔＡ（ｎ）と接続され、他方の電極がゲート線ＧＬｎと接続されている。

図５Ａでは、ゲート線ＧＬｎを駆動するシフトレジスタ３０１（ｎ）の例を説明したが、他の段のゲート線ＧＬを駆動するシフトレジスタ３０１も同様の構成をする。但し、シフトレジスタ３０１が駆動するゲート線ＧＬに応じて、当該シフトレジスタ３０１に供給されるクロック信号と、当該シフトレジスタ３０１と接続されるＳ１端子及びＳ２端子に接続されるゲート線ＧＬが異なる。以下、具体的に説明する。

各段のシフトレジスタ３０１には、４相のクロック信号ＧＣＫ１〜ＧＣＫ４のうちいずれかのクロック信号が供給されるが、当該シフトレジスタ３０１から４段前又は後のシフトレジスタ３０１は同じクロック信号が供給される。例えば、この例では、シフトレジスタ３０１（ｎ）、３０１（ｎ−４）、３０１（ｎ＋４）に、クロック信号ＧＣＫ１が供給される。シフトレジスタ３０１（ｎ＋１）、３０１（ｎ−３）、３０１（ｎ＋５）に、クロック信号ＧＣＫ２が供給される。シフトレジスタ３０１（ｎ＋２）、３０１（ｎ−２）、３０１（ｎ＋６）に、クロック信号ＧＣＫ３が供給される。シフトレジスタ３０１（ｎ＋３）、３０１（ｎ−１）、３０１（ｎ＋７）に、クロック信号ＧＣＫ４が供給される。

各段のシフトレジスタ３０１が接続されるＳ１端子及びＳ２端子にそれぞれ接続されるゲート線ＧＬは、当該シフトレジスタ３０１が駆動するゲート線ＧＬの２段前のゲート線ＧＬと、３段後ろのゲート線ＧＬである。例えば、シフトレジスタ３０１（ｎ）と同様、クロック信号ＧＣＫ１が供給される、ゲート線ＧＬｎ−４を駆動するシフトレジスタ３０１（ｎ−４）の場合を図５Ｂに示す。図５Ｂに示すように、シフトレジスタ３０１（ｎ−４）の場合、Ｓ１端子には、ゲート線ＧＬｎ−４の２段前のゲート線ＧＬｎ−６が接続され、Ｓ２端子には、ゲート線ＧＬｎ−４の３段後ろのゲート線ＧＬｎ−１が接続される。

ここで、シフトレジスタ３０１の動作について説明する。図６は、シフトレジスタ３０１（ｎ−４）とシフトレジスタ３０１（ｎ）がそれぞれゲート線ＧＬを駆動する際のタイミングチャートである。

図６では、ゲート線ＧＬｎ−６〜ＧＬｎ−１が画像表示期間ＴＤ１に駆動され、ゲート線ＧＬｎが駆動される前にタッチ位置検出期間ＴＰ１が開始され、次の画像表示期間ＴＤ２の開始時にゲート線ＧＬｎが駆動される例を示している。なお、図６では、ＣＬＲ信号の図示を省略しているが、ＣＬＲ信号は、１垂直走査期間ごとに、例えば１水平走査期間だけＨレベルの電位となり、その他の期間はＬレベルの電位であるものとする。

まず、シフトレジスタ３０１（ｎ−４）（図５Ｂ参照）の動作に着目して説明する。画像表示期間ＴＤ１における期間Ｔ１において、ゲート線ＧＬｎ−６にＨレベルの選択電圧が印加され、ゲート線ＧＬｎ−６が選択状態となる。このとき、シフトレジスタ３０１（ｎ−４）のＴＦＴ＿Ｍ１とＴＦＴ＿Ｍ８がオンになり、ＴＦＴ＿Ｍ２〜ＴＦＴ＿Ｍ４、ＴＦＴ＿Ｍ７、ＴＦＴ＿Ｍ９〜ＴＦＴ＿Ｍ１１はオフである。

ＴＦＴ＿Ｍ６はオン状態であり、ＶＴＰ２信号はＨレベルの電位であるが、ＴＦＴ＿Ｍ８がオン状態であるため、ｎｅｔＢ（ｎ−４）は、ＴＦＴ＿Ｍ８を介してＬレベルの電位となる。また、ｎｅｔＡ（ｎ−４）は、ＴＦＴ＿Ｍ１を介して電位Ｖ１（＝ＶＤＤ−Ｖｔｈ（Ｖｔｈ：ＴＦＴ＿Ｍ１の閾値電圧））にプレ充電される。

ｎｅｔＡ（ｎ−４）のプレ充電により、ＴＦＴ＿Ｍ５とＴＦＴ＿Ｍ９がオンになる。このとき、クロック信号ＧＣＫ１がＬレベルのため、ゲート線ＧＬｎ−４はＬレベルの電位を維持し、ｎｅｔＢ（ｎ−４）もＬレベルの電位を維持する。

次に、期間Ｔ２において、ゲート線ＧＬｎ−６がＬレベルの電位（非選択状態）となり、クロック信号ＧＣＫ１の電位がＨレベルとなる。このとき、ＴＦＴ＿Ｍ１とＴＦＴ＿Ｍ８はオフ状態となる。

ＴＦＴ＿Ｍ５はオン状態のため、ＴＦＴ＿Ｍ５を介してＨレベルの電位が入力され、ｎｅｔＡ（ｎ−４）はキャパシタＣｂｓｔを介して電位Ｖ１よりも高い電位Ｖ２に突き上げられる。これにより、ＴＦＴ＿Ｍ５を介してゲート線ＧＬｎ−４にＨレベルの電位が入力され、ゲート線ＧＬｎ−４は選択状態となる。また、ＴＦＴ＿Ｍ９はオン状態であるため、ｎｅｔＢ（ｎ−４）はＬレベルの電位を維持する。

なお、このとき、シフトレジスタ３０１（ｎ−２）のＴＦＴ＿Ｍ１とＴＦＴ＿Ｍ８のゲート電極にゲート線ＧＬｎ−４のＨレベルの電位が入力され、シフトレジスタ３０１（ｎ−２）のｎｅｔＡ（ｎ−２）が電位Ｖ１にプレ充電される。

次に、期間Ｔ３において、クロック信号ＧＣＫ１の電位がＬレベルに遷移する。これにより、ｎｅｔＡ（ｎ−４）の電位は、キャパシタＣｂｓｔを介して電位Ｖ１に下がる。ゲート線ＧＬｎ−４は、ＴＦＴ＿Ｍ５を介してＬレベルの電位に遷移し、非選択状態となる。

また、期間Ｔ３においてクロック信号ＧＣＫ３の電位がＨレベルに遷移する。そのため、図示を省略するが、シフトレジスタ３０１（ｎ−２）のｎｅｔＡ（ｎ−２）は、クロック信号ＧＣＫ３のＨレベルの電位によって電位Ｖ１よりも高い電位Ｖ２に突き上げられ、ゲート線ＧＬｎ−２が選択状態となる。

期間Ｔ４では、クロック信号ＧＣＫ４がＨレベルの電位となり、ゲート線ＧＬｎ−１が選択状態となる。これにより、シフトレジスタ３０１（ｎ−４）のＴＦＴ＿Ｍ３がオンになり、ｎｅｔＡ（ｎ−４）は、ＴＦＴ＿Ｍ３を介してＬレベルの電位に遷移する。

ｎｅｔＡ（ｎ−４）がＬレベルの電位に遷移することにより、ＴＦＴ＿Ｍ９はオフになる。このとき、ＶＴＰ２信号はＨレベルの電位であるため、ｎｅｔＢ（ｎ−４）は、ＴＦＴ＿Ｍ６を介して電位ＶＤＤ−Ｖｔｈ６（Ｖｔｈ６：ＴＦＴ＿Ｍ６の閾値電圧）に遷移する。このときＴＦＴ＿Ｍ４はオン状態となり、ｎｅｔＡ（ｎ−４）は、Ｌレベルの電位を維持する。

この後、タッチ位置検出期間ＴＰ１が開始される。タッチ位置検出期間ＴＰ１の間、クロック信号ＧＣＫ１〜ＧＣＫ４はＬレベルの電位に遷移する。ＶＴＰ２信号は、タッチ位置検出期間ＴＰ１の開始後、時刻ｔ１にＬレベルの電位に遷移する。ＶＴＰ１信号は、時刻ｔ１の後、時刻ｔ２にＨレベルの電位に遷移する。

時刻ｔ１にＶＴＰ２信号がＬレベルに遷移すると、ｎｅｔＢ（ｎ−４）は、ＴＦＴ＿Ｍ６を介してＬレベルの電位に遷移する。

タッチ位置検出期間ＴＰにおいて、ＴＦＴ＿Ｍ２〜ＴＦＴ＿Ｍ４はオフとなっているが、時刻ｔ２からＶＴＰ１信号の電位はＨレベルとなっている。ＴＦＴ＿Ｍ２〜ＴＦＴ＿Ｍ４においてリーク電流が生じると、これらＴＦＴを介してｎｅｔＡ（ｎ−４）の電位はＬレベルから上昇する。

その後、時刻ｔ３において、ＶＴＰ１信号がＬレベルの電位に遷移し、次の画像表示期間ＴＤ２が開始される前の時刻ｔ４において、ＶＴＰ２信号がＨレベルの電位に遷移する。

このとき、ＴＦＴ＿Ｍ７〜ＴＦＴ＿Ｍ９はオフである。ｎｅｔＢ（ｎ−４）は、ＴＦＴ＿Ｍ６を介して電位ＶＤＤ−Ｖｔｈ６に遷移し、ＴＦＴ＿Ｍ４とＴＦＴ＿Ｍ１０がオンになる。これにより、ｎｅｔＡ（ｎ−４）は、ＴＦＴ＿Ｍ４を介してＬレベルの電位となり、ゲート線ＧＬｎ−４は、ＴＦＴ＿Ｍ１０を介してＬレベルの電位を維持する。

つまり、タッチ位置検出期間ＴＰ１の開始後、画像表示期間ＴＤ２が開始される前に、ＶＴＰ２信号がＨレベルの電位となり、ｎｅｔＢ（ｎ−４）がＨレベルの電位に遷移する。これにより、ＴＦＴ＿Ｍ４がオン状態となり、ｎｅｔＡ（ｎ−４）の電位はＴＦＴ＿Ｍ４を介してＬレベルにリセットされる。

その後、時刻ｔ５において、再び、画像表示期間ＴＤ２が開始される。つまり、コントローラ４０から各シフトレジスタ３０１に対し、２水平走査期間ごとにＨレベルとＬレベルの電位とが交互となるクロック信号ＧＣＫ１〜ＧＣＫ４の供給が再開される。このとき、ｎｅｔＡ（ｎ−４）の電位はＬレベルとなっているため、ＴＦＴ＿Ｍ５はオフ状態を維持し、ゲート線ＧＬｎ−４は非選択状態を維持する。

シフトレジスタ３０１（ｎ−４）の動作例は以上の通りである。上記したように、タッチ位置検出期間ＴＰの開始前にゲート線ＧＬが非選択状態に切り替えられたシフトレジスタ３０１のｎｅｔＡ（ｎ−４）は、画像表示期間ＴＤ２が開始される前に、ＴＦＴ＿Ｍ４を介して強制的にＬレベルにリセットされる。そのため、タッチ位置検出期間ＴＰに、ＴＦＴ＿Ｍ２〜ＴＦＴ＿Ｍ４のリーク電流によってｎｅｔＡ（ｎ−４）の電位がＴＦＴ＿Ｍ５の閾値電圧まで上昇しても、画像表示期間ＴＤ２の開始時にＴＦＴ＿Ｍ５はオフ状態となり、ゲート線ＧＬｎ−４を非選択状態に維持することができる。

次に、図５Ａ及び図６を参照して、シフトレジスタ３０１（ｎ）の動作例を説明する。上述したように、図６の例において、画像表示期間ＴＤ１においてゲート線ＧＬｎ−１まで走査が完了しているものとする。

シフトレジスタ３０１（ｎ）のｎｅｔＡ（ｎ）は、２段前のゲート線ＧＬｎ−２が駆動される期間Ｔ３の開始タイミングで、ＴＦＴ＿Ｍ１を介して電位Ｖ１にプレ充電される。また、このタイミングで、ｎｅｔＢ（ｎ）はＬレベルの電位に遷移する。

その後、ｎｅｔＡ（ｎ）がプレ充電された状態で、タッチ位置検出期間ＴＰが開始される。タッチ位置検出期間ＴＰ１の開始時において、ｎｅｔＢ（ｎ）の電位はＬレベル、ｎｅｔＡ（ｎ）は電位ＶＤＤ−Ｖｔｈ１である。

タッチ位置検出期間ＴＰ１の開始後、時刻ｔ１においてＶＴＰ２信号がＬレベルの電位となるため、タッチ位置検出期間ＴＰ１の間、ｎｅｔＢ（ｎ）はＬレベルの電位を維持する。

また、タッチ位置検出期間ＴＰ１の開始時においてゲート線ＧＬｎ＋３は非選択状態であるため、ＴＦＴ＿Ｍ２〜ＴＦＴ＿Ｍ４はオフ状態である。時刻ｔ２においてＶＴＰ１信号がＨレベルの電位に遷移するため、ＴＦＴ＿Ｍ２〜ＴＦＴ＿Ｍ４のソース・ドレイン間におけるリーク電流が抑制され、ｎｅｔＡ（ｎ）の電位が維持される。

その後、時刻ｔ３においてＶＴＰ１信号の電位がＬレベル、時刻ｔ４においてＶＴＰ２信号の電位がＨレベルに遷移し、時刻ｔ５において画像表示期間ＴＤ２が開始される。

画像表示期間ＴＤ２の開始時に、クロック信号ＧＣＫ１のＨレベルの電位が入力されると、ｎｅｔＡ（ｎ）は、キャパシタＣｂｓｔを介して電位Ｖ１よりも高い電位に突き上げられる。これにより、ゲート線ＧＬｎは、ＴＦＴ＿Ｍ５を介してＨレベルの電位に遷移し、選択状態となる。

その後、シフトレジスタ３０１（ｎ＋３）によってゲート線ＧＬｎ＋３が駆動されると、ＴＦＴ＿Ｍ３がオンになり、ｎｅｔＡ（ｎ）は、ＴＦＴ＿Ｍ３を介してＬレベルの電位に遷移する。ｎｅｔＡ（ｎ）がＬレベルの電位に遷移したとき、ＴＦＴ＿Ｍ７〜ＴＦＴ＿Ｍ９はオフのため、ｎｅｔＢ（ｎ）は、ＴＦＴ＿Ｍ６を介して電位ＶＤＤ−Ｖｔｈ６に遷移する。

このように、ｎｅｔＡ（ｎ）に接続されたＴＦＴ＿Ｍ２〜ＴＦＴ＿Ｍ４のドレイン電極は、タッチ位置検出期間ＴＰの開始後から次の画像表示期間ＴＤの開始前の一定期間、Ｈレベルの電位のＶＴＰ１信号が入力される。そのため、タッチ位置検出期間ＴＰの間、ＴＦＴ＿Ｍ２〜ＴＦＴ＿Ｍ４におけるリーク電流が抑制され、プレ充電されたｎｅｔＡ（ｎ）の電位は維持される。その結果、画像表示期間ＴＤの開始時に、ｎｅｔＡ（ｎ）はプレ充電時以上の電位に突き上げられ、ゲート線ＧＬｎに適切な選択電圧を印加することができる。

上記実施形態では、タッチ位置検出期間ＴＰにおいて、ＶＴＰ２信号がＬレベルの電位に遷移するタイミングが、ＶＴＰ１信号がＨレベルの電位に遷移するタイミングよりも早いが、ＶＴＰ１信号がＨレベルの電位に遷移するタイミングと略同じでもよい。

また、上述した実施形態では、ＶＴＰ１信号のＨレベルの電位は、電源電圧信号ＶＤＤと同等である例を説明したが、電源電圧信号ＶＤＤより低い正電位にしてもよい。このように構成することで、よりリーク電流を小さくすることができる。

［第２実施形態］
図７は、本実施形態におけるシフトレジスタの等価回路図である。図７において、第１実施形態のシフトレジスタ３０１と同様の構成には、第１実施形態と同じ符号を付している。以下、第１実施形態と異なる構成について説明する。

図７に示すように、シフトレジスタ３１１は、ＴＦＴ＿Ｍ６のゲート電極とドレイン電極とがＶＤＤ端子に接続されている。

また、シフトレジスタ３１１は、ＴＦＴ＿Ｍ１〜ＴＦＴ＿Ｍ１１に加え、Ｍ１２で示すＴＦＴ（以下、ＴＦＴ＿Ｍ１２）を備える。

ＴＦＴ＿Ｍ１２は、ゲート電極がＶＴＰ２端子と接続され、ドレイン電極がｎｅｔＢと接続され、ソース電極がＶＳＳ端子と接続されている。

図８は、本実施形態におけるシフトレジスタ３１１が駆動した際のタイミングチャートである。図８のタイミングチャートで示す波形のうち、ＶＴＰ２信号の波形を除き、第１実施形態のタイミングチャート（図６参照）と同様である。

図８に示すように、本実施形態におけるＶＴＰ２信号は、タッチ位置検出期間ＴＰ１の開始後、画像表示期間ＴＤ２の開始前の一定期間はＬレベルの電位となり、これ以外の期間はＨレベルの電位となる。つまり、本実施形態におけるＶＴＰ２信号は、第１実施形態におけるＶＴＰ２信号と逆位相である。

ＴＦＴ＿Ｍ１２は、タッチ位置検出期間ＴＰ１の開始後、ＶＴＰ２信号がＨレベルの電位に遷移する時刻ｔ１においてオンになる。そのため、本実施形態では、タッチ位置検出期間ＴＰ１において、時刻ｔ１〜ｔ４の間、ｎｅｔＢ（ｎ−４）は、ＴＦＴ＿Ｍ１２を介してＬレベルの電位となる。

その後、画像表示期間ＴＤ２の開始前、時刻ｔ４においてＶＴＰ２信号はＬレベルの電位に遷移し、ＴＦＴ＿Ｍ１２はオフになる。画像表示期間ＴＤ２の開始後、シフトレジスタ３１１（ｎ−４）のＴＦＴ＿Ｍ７、Ｍ８、Ｍ９、Ｍ１２はオフのため、ｎｅｔＢ（ｎ−４）の電位は、ＴＦＴ＿Ｍ６を介して電位ＶＤＤ−Ｖｔｈ６に遷移する。

［第３実施形態］
上述した第１実施形態において、シフトレジスタ３０１におけるＴＦＴ＿Ｍ４、Ｍ６〜Ｍ９とｎｅｔＢは、画像表示期間ＴＤの再開前にｎｅｔＡの電位をリセットするリセット回路として機能する。ｎｅｔＢは、画像表示期間ＴＤにおいて、ｎｅｔＡの電位がＨレベルである期間を除いてＨレベルとなる。ＴＦＴ＿Ｍ４は、ｎｅｔＢがＨレベルの電位であるときにオン状態となるため劣化しやすい。ＴＦＴ＿Ｍ４の劣化によって閾値電圧が変化すると、ｎｅｔＡの電位を適切にリセットできず、非選択状態を維持すべきゲート線ＧＬが選択状態に切り替えられる可能性がある。本実施形態では、第１実施形態よりも信頼性の高いシフトレジスタの構成について説明する。

図９は、本実施形態におけるシフトレジスタの等価回路図である。図９において、第１実施形態のシフトレジスタ３０１と同様の構成には、第１実施形態と同じ符号を付している。以下、第１実施形態と異なる構成について説明する。

シフトレジスタ３２１は、第１実施形態と同様の破線枠Ｒ１で示すリセット回路に加え、破線枠Ｒ２で示すリセット回路（副リセット回路）を備える。以下、破線枠Ｒ１で示すリセット回路をリセット回路Ｒ１、破線枠Ｒ２で示す回路をリセット回路Ｒ２と称する。

リセット回路Ｒ２は、ＴＦＴ＿Ｍ４１、Ｍ６１、Ｍ７１、Ｍ９１と、これらＴＦＴを接続する内部配線であるｎｅｔＣとを備える。なお、リセット回路Ｒ２を構成するＴＦＴは、リセット回路Ｒ１と同様、ｎチャネル型ＴＦＴで構成される。

リセット回路Ｒ２におけるＴＦＴ＿Ｍ４１、Ｍ６１、Ｍ７１、Ｍ９１の各端子の接続関係は、以下の点を除いて、リセット回路Ｒ１のＴＦＴ＿Ｍ４、Ｍ６、Ｍ７、Ｍ９の各端子の接続関係と同様である。以下、リセット回路Ｒ２について、リセット回路Ｒ１との違いを説明する。

ＴＦＴ＿Ｍ４は、ゲート電極がｎｅｔＢと接続されるが、ＴＦＴ＿Ｍ４１は、ゲート電極がｎｅｔＣと接続される。

ＴＦＴ＿Ｍ６は、ドレイン電極がＶＴＰ２端子と接続されるが、ＴＦＴ＿Ｍ６１は、ドレイン電極がＶＴＰ３信号が供給されるＶＴＰ３端子と接続される。ＶＴＰ３信号は、ＶＴＰ２信号同様、コントローラ４０から入力される。

ＴＦＴ＿Ｍ７は、ドレイン電極がｎｅｔＢと接続されるが、ＴＦＴ＿Ｍ７１は、ドレイン電極がｎｅｔＣと接続される。

ＴＦＴ＿Ｍ９は、ドレイン電極がｎｅｔＢと接続されるが、ＴＦＴ＿Ｍ９１は、ドレイン電極がｎｅｔＣと接続される。

図１０は、ゲート線ＧＬｎ−４とＧＬｎに対応するシフトレジスタ３２１（ｎ−４）、３２１（ｎ）が駆動した際のタイミングチャートである。

図１０に示すタイミングチャートでは、ＶＴＰ３信号と、ｎｅｔＣ（ｎ−４）及びｎｅｔＣ（ｎ）の波形が追加されている点を除き、第１実施形態のタイミングチャート（図６参照）と同様である。なお、ｎｅｔＣ（ｎ−４）は、シフトレジスタ３２１（ｎ−４）のリセット回路Ｒ２の内部配線であり、ｎｅｔＣ（ｎ）はシフトレジスタ３２１（ｎ）のリセット回路Ｒ２の内部配線である。

以下、主として、シフトレジスタ３２１（ｎ−４）のリセット回路Ｒ２の動作について説明する。

図１０に示すように、ＶＴＰ３信号は、タッチ位置検出期間ＴＰ１の後、画像表示期間ＴＤ２が開始される前の１水平走査期間だけＨレベルの電位となる。つまり、ＶＴＰ３信号は、タッチ位置検出期間ＴＰの後、次の画像表示期間ＴＤが開始される前の一定期間だけＨレベルの電位となり、それ以外の期間はＬレベルの電位となる。

リセット回路Ｒ２のｎｅｔＣ（ｎ−４）は、ＶＴＰ３信号の電位がＨレベルとなる時刻ｔ４〜ｔ５の間、ＴＦＴ＿Ｍ６１を介してＨレベルの電位となり、それ以外の期間はＬレベルの電位を維持する。

ｎｅｔＣ（ｎ−４）の電位がＨレベルになると、ＴＦＴ＿Ｍ４１がオン状態となる。このとき、ｎｅｔＢ（ｎ−４）の電位がＨレベルとなり、ＴＦＴ＿Ｍ４もオン状態となる。時刻ｔ４〜ｔ５において、ＶＴＰ１信号はＬレベルの電位である。そのため、ｎｅｔＡ（ｎ−４）は、ＴＦＴ−Ｍ４に加え、ＴＦＴ＿Ｍ４１を介してＬレベルの電位に遷移する。

上記第３実施形態では、リセット回路Ｒ２のＴＦＴ＿Ｍ４１にオン電圧が印加されるのは、ｎｅｔＣ（ｎ−４）の電位がＨレベルとなるとき、すなわち、次の画像表示期間ＴＤが開始される前の１水平走査期間のみである。よって、ＴＦＴ＿Ｍ４に比べてＴＦＴ＿Ｍ４１は劣化しにくい。そのため、ＴＦＴ＿Ｍ４が劣化しても、次の画像表示期間ＴＤが開始される前にｎｅｔＡ（ｎ−４）の電位をＬレベルに確実にリセットすることができる。

［第４実施形態］
図１１は、本実施形態におけるシフトレジスタの等価回路図である。図１１において、第１実施形態のシフトレジスタ３０１と同様の構成には、第１実施形態と同じ符号を付している。以下、第１実施形態と異なる構成について説明する。

図１１に示すように、本実施形態におけるシフトレジスタ３３１は、第１実施形態のシフトレジスタ３０１と同様の構成に加えて、ｎｅｔＡとｎｅｔＢの間にキャパシタＣａを備える。つまり、キャパシタＣａの一方の電極は、シフトレジスタ３３１のｎｅｔＡと接続され、他方の電極はシフトレジスタ３３１のｎｅｔＢと接続される。

図１２は、ゲート線ＧＬｎ−４とＧＬｎに対応するシフトレジスタ３３１（ｎ−４）、３３１（ｎ）が駆動した際のタイミングチャートである。以下、主としてシフトレジスタ３３１（ｎ−４）の動作について、第１実施形態のタイミングチャート（図６）と異なる点を説明する。

図１２に示すように、本実施形態では、タッチ位置検出期間ＴＰ１の開始時において、シフトレジスタ３３１（ｎ−４）のｎｅｔＡ（ｎ−４）の電位がＬレベルよりもΔＶだけ低い電位となる。また、画像表示期間ＴＤ１の期間Ｔ１において、ｎｅｔＡ（ｎ−４）がプレ充電されるとき、ｎｅｔＢ（ｎ）の電位の変動の影響を受け、プレ充電が阻害される。つまり、ｎｅｔＢ（ｎ−４）の電位がＬレベルに遷移するときに、キャパシタＣａを介して、ｎｅｔＡ（ｎ−４）の電位が低下しやすくなる。

そのため、タッチ位置検出期間ＴＰ１に、ｎｅｔＡ（ｎ−４）の電位がＴＦＴ＿Ｍ２〜Ｍ４のオフリークによって上昇しても、第１実施形態に比べ、ｎｅｔＡ（ｎ−４）の電位がＴＦＴ＿Ｍ５の閾値電圧となるまでΔＶの分だけ余裕がある。その結果、タッチ位置検出期間ＴＰ１において、ＴＦＴ＿Ｍ５にオン電圧が印加されにくく、ＴＦＴ＿Ｍ５が劣化しにくい。よって、画像表示期間ＴＤ２の開始時に、ＴＦＴ＿Ｍ５の誤動作によってゲート線ＧＬｎ−４が駆動されず、第１実施形態よりもゲート線ＧＬの駆動の信頼性を向上させることができる。

なお、ΔＶの大きさは、ＴＦＴ＿Ｍ１〜Ｍ４のうちの少なくとも１つのＴＦＴの閾値電圧より大きくてもよい。ΔＶがこれらＴＦＴの閾値電圧の大きさと同等となるとき、当該ＴＦＴはゲートソース間がダイオード接続となり、当該ＴＦＴに電流が流れなくなるため、ｎｅｔＡの電位の上昇を抑制できる。

［第５実施形態］
上述した第４実施形態では、画像表示期間ＴＤにおいてｎｅｔＡ（ｎ−４）をプレ充電する際、ｎｅｔＢ（ｎ−４）の電位低下に伴い、キャパシタＣａを介してｎｅｔＡのプレ充電が阻害される。ｎｅｔＡ（ｎ−４）のプレ充電が阻害されると、ゲート線ＧＬｎ−４を駆動する際、ｎｅｔＡ（ｎ−４）が（ＶＤＤ−Ｖｔｈ１）よりも高い電位に突き上げられず、ゲート線ＧＬｎ−４が駆動されない可能性がある。本実施形態では、ＴＦＴ＿Ｍ５の劣化を抑制しつつ、第４実施形態よりもゲート線ＧＬを確実に駆動させるシフトレジスタの構成について説明する。

図１３は、本実施形態におけるシフトレジスタの等価回路図である。図１３において、第４実施形態のシフトレジスタ３３１と同様の構成には、第４実施形態と同じ符号を付している。以下、第４実施形態と異なる構成について説明する。

図１３に示すように、本実施形態におけるシフトレジスタ３４１は、キャパシタＣａに替えて、キャパシタＣｂを備える。キャパシタＣｂは、一方の電極が、シフトレジスタ３４１のｎｅｔＡと接続され、他方の電極がＶＴＰ２端子と接続される。

図１４は、ゲート線ＧＬｎ−４とＧＬｎに対応するシフトレジスタ３４１（ｎ−４）、３４１（ｎ）が駆動した際のタイミングチャートである。以下、主としてシフトレジスタ３４１（ｎ−４）の動作について、第４実施形態のタイミングチャート（図１２）と異なる点を説明する。

図１４に示すように、画像表示期間ＴＤの期間Ｔ１において、ｎｅｔＢ（ｎ−４）の電位がＬレベルに遷移するとき、ｎｅｔＡ（ｎ−４）は、（ＶＤＤ−Ｖｔｈ１）の電位にプレ充電される。その後、期間Ｔ２において、クロック信号ＧＣＫ１がＨレベルの電位に遷移すると、ｎｅｔＡ（ｎ−４）の電位は、キャパシタＣｂｓｔを介して、プレ充電時の電位よりも高い電位に突き上げられ、ＴＦＴ＿Ｍ５を介してゲート線ＧＬｎ−４に選択電圧が印加される。

その後、クロック信号ＧＣＫ１がＬレベルに遷移し、期間Ｔ４において、ｎｅｔＡ（ｎ−４）がＴＦＴ＿Ｍ３を介してＬレベルの電位に遷移する。このとき、ｎｅｔＢ（ｎ−４）の電位は、ＴＦＴ＿Ｍ６を介してＨレベルの電位に遷移する。

そして、タッチ位置検出期間ＴＰが開始され、時刻ｔ１においてＶＴＰ２信号がＬレベルの電位に遷移すると、ｎｅｔＢ（ｎ−４）の電位はＬレベルに遷移する。このとき、ｎｅｔＡ（ｎ−４）の電位は、キャパシタＣｂを介してＬレベルよりもΔＶだけ低い電位に遷移する。

このように、第５実施形態では、シフトレジスタ３４１におけるｎｅｔＢの電位低下に伴って、当該シフトレジスタのｎｅｔＡの電位が低下しないため、画像表示期間の再開時に、対応するゲート線ＧＬを確実に駆動することができる。また、タッチ位置検出期間の開始時に、Ｌレベルの電位に維持すべきｎｅｔＡを、キャパシタＣｂを介してさらに低い電位に遷移させることができる。そのため、タッチ位置検出期間におけるオフリークによってｎｅｔＡの電位が上昇することに因るＴＦＴ＿Ｍ５の誤動作を防止することができる。

以上、本発明に係る表示装置の一例について説明したが、本発明に係る表示装置は、上述した実施形態の構成に限定されず、様々な変形構成とすることができる。以下、その変形例について説明する。

（１）上述した第３実施形態では、ｎｅｔＡとｎｅｔＢの間にキャパシタＣａを設ける例を説明したが、キャパシタＣａを設けず、シフトレジスタ３３１におけるＴＦＴ＿Ｍ４とｎｅｔＡとの間の寄生容量を利用してもよい。つまり、この場合、ＴＦＴ＿Ｍ４のサイズを第３実施形態よりも大きくする等して、ＴＦＴ＿Ｍ４とｎｅｔＡの間の寄生容量がキャパシタＣａを設けた場合と同等となるようにＴＦＴ＿Ｍ４を構成する。

（２）上述した実施形態では、タッチ位置検出期間において、クロック信号ＧＣＫ１〜４の電位をＬレベルに制御したが、タッチ位置検出期間の間だけ、シフトレジスタへのクロック信号ＧＣＫ１〜４の供給を停止させてもよい。

（３）上述した実施形態において、画素用のＴＦＴ１１と、シフトレジスタ３０１、３１１、３２１、３３１、３４１に用いられるＴＦＴの半導体層は、アモルファスシリコン（ａ−Ｓｉ）を用いてもよいが、酸化物半導体を用いることが好ましい。

酸化物半導体としては、例えば、Ｉｎ（インジウム）−Ｇａ（ガリウム）−Ｚｎ（亜鉛）−Ｏ（酸素）系の三元系酸化物である。Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されないが、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等でもよい。また、例えばＩｎ、ＧａおよびＺｎを１：１：１の割合で含んでもよい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層を有するＴＦＴは、ａ−Ｓｉを用いたＴＦＴよりも高い移動度（２０倍超）および、ａ−Ｓｉを用いたＴＦＴよりも低いリーク電流（１００分の１未満）を有する。そのため、特に、シフトレジスタのＴＦＴに対して好適に用いられる。よって、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層を有するＴＦＴを用いれば、シフトレジスタにおけるリーク電流が抑制され、表示装置の消費電力を大幅に削減することが可能になる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、アモルファスでもよいし、結晶質部分を含み、結晶性を有していてもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体が好ましい。このようなＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は、例えば、特開２０１２−１３４４７５号公報に開示されている。参考のために、特開２０１２−１３４４７５号公報の開示内容の全てを本明細書に援用する。

なお、酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ_２Ｏ_３−ＳｎＯ_２−ＺｎＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。

（４）上述した実施形態では、シフトレジスタは、ｎチャネル型ＴＦＴで構成される例を説明したが、ｐチャネル型ＴＦＴで構成されてもよいし、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの両方を用いて構成されていてもよい。ｐチャネル型ＴＦＴの場合、ゲート電極に印加される電圧が低いほどドレイン−ソース間に電流が流れやすくなる。そのため、ｐチャネル型ＴＦＴを用いる場合、各実施形態における電位関係は、ｎチャネル型ＴＦＴの場合の電位関係と逆になる。

（５）上述した実施形態では、液晶を用いた表示装置を例に説明したが、画像表示機能とタッチ位置検出機能とを有する表示装置であればこれに限定されない。例えば、有機ＥＬ（Electro Luminescence）を用いた表示パネルに、上述した実施形態と同様、タッチ位置検出のための素子（対向電極５０、信号線５１等）が設けられた表示装置であってもよい。

１…表示装置、２…アクティブマトリクス基板、３…対向基板、４…液晶層、１２…ソース線接続部、２０…ソースドライバ、３０…ゲートドライバ、４０…コントローラ、５０…対向電極（共通電極）、５１…信号線、３０１，３１１，３２１，３３１，３４１…シフトレジスタ、Ｒ，Ｒ１，Ｒ２…リセット回路、ＧＬ…ゲート線、ＳＬ…ソース線

Claims (9)

1. 複数のゲート線を有する表示パネルと、
   前記複数のゲート線のそれぞれに対応して設けられ、駆動用信号を用いて、前記複数のゲート線を順次走査する複数の駆動回路を有する駆動部と、を備え、
   前記駆動部は、１垂直走査期間において、ゲート線を走査する走査期間と、ゲート線の走査を停止する非走査期間とを交互に切り替え、
   前記複数の駆動回路のそれぞれは、
   前記走査期間において、対応するゲート線に、当該ゲート線を選択状態にするための選択電圧を印加する出力用スイッチング素子と、
   前記出力用スイッチング素子のゲート電極と接続された内部配線と、
   前記内部配線と接続されたリセット回路部と、を含み、
   前記内部配線の電位は、前記出力用スイッチング素子の閾値電圧以上である第１の電位と、前記第１の電位よりも低い第２の電位との間で遷移し、
   前記複数の駆動回路のうち、当該駆動回路の内部配線が前記第２の電位となる期間が前記非走査期間に重なる駆動回路における前記リセット回路部は、当該非走査期間の後の前記走査期間が再開される前に、当該内部配線の電位を前記第２の電位にリセットする、表示装置。
2. 前記リセット回路部は、
   前記内部配線に接続された第１のリセット用スイッチング素子と、
   前記内部配線と前記第１のリセット用スイッチング素子とに接続された第２のリセット用スイッチング素子と、
   前記第２のリセット用スイッチング素子と接続されたリセット用内部配線と、
   前記リセット用内部配線と接続された第３のリセット用スイッチング素子と、を含み、
   前記第１のリセット用スイッチング素子は、前記リセット用内部配線と接続されたゲート電極と、前記内部配線と接続されたソース電極と、前記非走査期間の開始後、当該非走査期間の後の前記走査期間が再開される前まで前記第２の電位より高い電位となり、それ以外の期間は前記第２の電位となる制御信号が供給されるドレイン電極とを有し、
   前記第２のリセット用スイッチング素子は、前記内部配線と接続されたゲート電極を有し、少なくとも前記内部配線の電位が前記第２のリセット用スイッチング素子の閾値電圧以上となるとき、前記リセット用内部配線の電位を前記第１のリセット用スイッチング素子の閾値電圧より低い電位に遷移させ、
   前記第３のリセット用スイッチング素子は、前記走査期間が再開される前に、前記リセット用内部配線の電位を前記第１のリセット用スイッチング素子の閾値電圧以上の電位に遷移させる、請求項１に記載の表示装置。
3. 前記第３のリセット用スイッチング素子は、前記リセット用内部配線の電位を、前記走査期間が再開される前と、前記制御信号の電位が前記第２の電位となる期間において前記第１のリセット用スイッチング素子の閾値電圧以上の電位に遷移させ、
   前記リセット回路部は、副リセット回路をさらに有し、
   前記副リセット回路は、
   前記内部配線と接続されたソース電極と、前記制御信号が供給されるドレイン電極とを有する第１の副リセット用スイッチング素子と、
   前記第１の副リセット用スイッチング素子のゲート電極と接続された副リセット用内部配線と、
   前記副リセット用内部配線と接続された第２の副リセット用スイッチング素子と、を含み、
   前記第２の副リセット用スイッチング素子は、前記内部配線と接続されたゲート電極を有し、少なくとも前記内部配線の電位が前記第２の副リセット用スイッチング素子の閾値電圧以上であるとき、前記副リセット用内部配線の電位を前記第１の副リセット用スイッチング素子の閾値電圧より低い電位に遷移させ、
   前記第３の副リセット用スイッチング素子は、前記制御信号が前記第３の電位から前記第２の電位に遷移した後、前記走査期間が再開される前のみ、前記副リセット用内部配線の電位を前記第１の副リセット用スイッチング素子の閾値電圧以上の電位に遷移させる、請求項２に記載の表示装置。
4. 前記リセット回路部は、
   前記内部配線に接続された第１のリセット用スイッチング素子と、
   前記内部配線と前記第１のリセット用スイッチング素子とに接続された第２のリセット用スイッチング素子と、
   前記第２のリセット用スイッチング素子と接続されたリセット用内部配線と、
   前記内部配線と、前記リセット用内部配線との間に形成された容量と、
   前記リセット用内部配線と接続された第３のリセット用スイッチング素子と、を含み、
   前記第１のリセット用スイッチング素子は、前記リセット用内部配線と接続されたゲート電極と、前記内部配線と接続されたソース電極と、前記非走査期間の開始後、当該非走査期間の後の前記走査期間が再開される前まで前記第２の電位より高い電位を有し、それ以外の期間は前記第２の電位となる制御信号が供給されるドレイン電極とを有し、
   前記第２のリセット用スイッチング素子は、前記内部配線と接続されたゲート電極を有し、少なくとも前記内部配線の電位が前記第２のリセット用スイッチング素子の閾値電圧以上となるとき、前記リセット用内部配線の電位を前記第１のリセット用スイッチング素子の閾値電圧より低い電位に遷移させ、
   前記第３のリセット用スイッチング素子は、前記走査期間が再開される前に、前記リセット用内部配線の電位を前記第１のリセット用スイッチング素子の閾値電圧以上の電位に遷移させる、請求項１に記載の表示装置。
5. 前記容量は、一対の電極を有するキャパシタで構成され、
   前記キャパシタは、一方の電極が前記内部配線と接続され、他方の電極が前記リセット用内部配線に接続されている、請求項４に記載の表示装置。
6. 前記リセット回路部は、
   前記内部配線と接続された第１のリセット用スイッチング素子と、
   前記第１のリセット用スイッチング素子と接続されたリセット用内部配線と、
   前記リセット用内部配線と接続された第２のリセット用スイッチング素子と、
   前記内部配線と接続されたキャパシタと、を含み、
   前記第１のリセット用スイッチング素子は、前記リセット用内部配線と接続されたゲート電極と、前記内部配線と接続されたソース電極と、前記非走査期間の開始後、当該非走査期間の後の前記走査期間が再開される前まで前記第２の電位より高い電位を有し、それ以外の期間は前記第２の電位となる制御信号が供給されるドレイン電極とを有し、
   前記第２のリセット用スイッチング素子は、前記内部配線と接続されたゲート電極を有し、少なくとも前記内部配線の電位が前記第２のリセット用スイッチング素子の閾値電圧以上となるとき、前記リセット用内部配線の電位を前記第１のリセット用スイッチング素子の閾値電圧より低い電位に遷移させ、
   前記第３のリセット用スイッチング素子は、前記走査期間が再開される前に、前記リセット用内部配線の電位を前記第１のリセット用スイッチング素子の閾値電圧以上の電位に遷移させ、
   前記キャパシタは一対の電極を有し、前記一対の電極の一方の電極は前記内部配線と接続され、他方の電極は、前記走査期間において前記第２の電位より高い電位が供給され、前記非走査期間において前記第２の電位が供給される、請求項１に記載の表示装置。
7. 前記駆動用信号を前記複数の駆動回路に入力する制御部をさらに備え、
   前記制御部は、前記走査期間において、前記複数の駆動回路へ前記駆動用信号を入力し、前記非走査期間において、前記複数の駆動回路への前記駆動用信号の入力を停止する、請求項１から６のいずれか一項に記載の表示装置。
8. 前記駆動回路及び前記リセット回路部に用いられるスイッチング素子は、酸化物半導体からなる半導体層を有する、請求項１から７のいずれか一項に記載の表示装置。
9. 前記酸化物半導体は、インジウム、ガリウム、亜鉛、及び酸素を含む、請求項８に記載の表示装置。

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