JP2021524925A - シフトレジスタユニット及びその駆動方法、ゲート駆動回路、並びに表示装置 - Google Patents

シフトレジスタユニット及びその駆動方法、ゲート駆動回路、並びに表示装置 Download PDF

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Abstract

シフトレジスタユニット及びその駆動方法、ゲート駆動回路、並びに表示装置であって、当該シフトレジスタユニットは、ブランキング入力回路（100）、表示入力回路（200）、出力回路（300）、第1の制御回路（500）、及び第2の制御回路（600）を含む。ブランキング入力回路（100）はブランキング入力信号に基づいてブランキングプルアップ信号を第1のノード（Q）に入力し、表示入力回路（200）は表示入力信号に応答して表示プルアップ信号を第1のノード（Q）に入力し、出力回路（300）は第1のノード（Q）の制御によって複合出力信号を出力端子（Out）に出力し、第1の制御回路（500）は第1のノード（Q）の制御によって第2のノード（QB）のレベルを制御し、第2の制御回路（600）はブランキングプルダウン制御信号に応答して第2のノード（QB）のレベルを制御する。

Description

関連出願の相互参照
本願は、2018年05月31日に提出された中国特許出願No. 201810553294.9の優先権を主張し、当該中国特許出願のすべての公開内容を参照により援用する。
本開示の実施形態は、シフトレジスタユニット及びその駆動方法、ゲート駆動回路、並びに表示装置に関するものである。
表示技術分野において、例えば液晶表示パネルや有機発光ダイオード（Organic Light Emitting Diode、即ちOLED）表示パネルの画素アレイは、通常、複数の行のゲート線と、これと交錯する複数の列のデータ線とを含む。ゲート線の駆動は、ゲート駆動回路により実現することができる。ゲート駆動回路は、通常、ゲート駆動チップ（Gate Integrated Circuit）に集積される。駆動チップの設計では、チップの面積がチップのコストに影響を与える主な要因であり、如何にしてチップの面積を効率的に小さくするかは技術開発者にとって重要な検討事項である。
本開示の少なくとも1つの実施形態は、ブランキング入力回路、表示入力回路、出力回路、第1の制御回路、及び第2の制御回路を含むシフトレジスタユニットを提供する。前記ブランキング入力回路は、ブランキング入力信号に基づいて、1フレームのブランキング期間にブランキングプルアップ信号を第1のノードに入力し、前記表示入力回路は、表示入力信号に応答して、1フレームの表示期間に表示プルアップ信号を前記第1のノードに入力し、前記出力回路は、前記第1のノードのレベルの制御によって複合出力信号を出力端子に出力し、前記第1の制御回路は、前記第1のノードのレベルの制御によって第2のノードのレベルを制御し、前記第2の制御回路は、ブランキングプルダウン制御信号に応答して前記第2のノードのレベルを制御する。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットは、表示プルダウン制御信号に応答して前記第2のノードのレベルを制御する第3の制御回路を含む。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットは、前記第2のノードのレベルの制御によって前記第1のノード及び前記出力端子のノイズを低減するノイズ低減回路をさらに含む。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記第2の制御回路は第1のトランジスタを含み、前記ブランキングプルダウン制御信号は第1のクロック信号を含み、前記第1のトランジスタのゲートが第1のクロック信号端子に接続されて第1のクロック信号を受信し、前記第1のトランジスタの第1極が前記第2のノードに接続され、前記第1のトランジスタの第2極が第1の電圧端子の第1の電圧を受信する。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記第2の制御回路は第2のトランジスタをさらに含み、前記ブランキングプルダウン制御信号は第1の制御信号をさらに含み、前記第2のトランジスタのゲートが第1の制御信号端子に接続されて前記第1の制御信号を受信し、前記第2のトランジスタの第1極が前記第1のトランジスタの第2極に接続され、前記第2のトランジスタの第2極が前記第1の電圧端子に接続されて前記第1の電圧を受信する。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記第3の制御回路は第3のトランジスタを含み、前記第3のトランジスタのゲートが表示プルダウン制御信号端子に接続されて前記表示プルダウン制御信号を受信し、前記第3のトランジスタの第1極が前記第2のノードに接続され、前記第3のトランジスタの第2極が第1の電圧端子に接続されて第1の電圧を受信する。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記ブランキング入力回路は、第2のクロック信号に応答して前記ブランキング入力信号を制御ノードに入力する充電サブ回路と、前記充電サブ回路より入力された前記ブランキング入力信号を記憶する記憶サブ回路と、前記制御ノードのレベル及び第1のクロック信号の制御によって前記ブランキングプルアップ信号を前記第1のノードに入力する隔離サブ回路と、を含む。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記充電サブ回路は第4のトランジスタを含み、前記第4トランジスタのゲートが第2のクロック信号端子に接続されて前記第2のクロック信号を受信し、前記第4のトランジスタの第1極がブランキング入力信号端子に接続されて前記ブランキング入力信号を受信し、前記第4のトランジスタの第2極が前記制御ノードに接続され、前記記憶サブ回路は第1のキャパシタンスを含み、前記第1のキャパシタンスの第1極が前記制御ノードに接続され、前記第1のキャパシタンスの第2極が第1の電圧端子に接続されて第1の電圧を受信し、前記隔離サブ回路は第5のトランジスタと第6のトランジスタを含み、前記第5のトランジスタのゲートが前記制御ノードに接続され、前記第5のトランジスタの第1極が前記ブランキングプルアップ信号を受信し、前記第5のトランジスタの第2極が前記第6のトランジスタの第1極に接続され、前記第6のトランジスタのゲートが第1のクロック信号端子に接続されて前記第1のクロック信号を受信し、前記第6のトランジスタの第2極が前記第1のノードに接続される。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記第5のトランジスタの第1極と第3のクロック信号端子が接続されて前記ブランキングプルアップ信号として第3のクロック信号を受信する。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記表示入力回路は第7のトランジスタを含み、前記第7のトランジスタのゲートが表示入力信号端子に接続されて前記表示入力信号を受信し、前記第7のトランジスタの第1極が前記表示プルアップ信号を受信し、前記第7のトランジスタの第2極が前記第1のノードに接続される。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記第7のトランジスタの第1極と第2の電圧端子が接続されて前記表示プルアップ信号として第2の電圧を受信する。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記出力回路は、少なくとも1つのシフト信号出力端子と、少なくとも1つの画素信号出力端子とを含む。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記出力回路は第8のトランジスタと、第9のトランジスタと、第2のキャパシタンスとを含み、前記第8のトランジスタのゲートが前記第1のノードに接続され、前記第8のトランジスタの第1極が前記複合出力信号を受信し、前記第8のトランジスタの第2極が前記シフト信号出力端子に接続され、前記第9のトランジスタのゲートが前記第1のノードに接続され、前記第9のトランジスタの第1極が前記複合出力信号を受信し、前記第9のトランジスタの第2極が前記画素信号出力端子に接続され、前記第2のキャパシタンスの第1極が前記第1のノードに接続され、前記第2のキャパシタンスの第2極が前記第8のトランジスタの第2極に接続される。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記第8のトランジスタの第1極と前記第4のクロック信号端子が接続されて前記複合出力信号として第4のクロック信号を受信し、前記第9のトランジスタの第1極と前記第4のクロック信号端子が接続されて前記複合出力信号として前記第4のクロック信号を受信する。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記ノイズ低減回路は第10のトランジスタと、第11のトランジスタと、第12のトランジスタとを含み、前記第10のトランジスタのゲートが前記第2のノードに接続され、前記第10のトランジスタの第1極が前記第1のノードに接続され、前記第10のトランジスタの第2極が第1の電圧端子に接続されて第1の電圧を受信し、前記第11のトランジスタのゲートが前記第2のノードに接続され、前記第11のトランジスタの第1極が前記シフト信号出力端子に接続され、前記第11のトランジスタの第2極が前記第1の電圧端子に接続されて前記第1の電圧を受信し、前記第12のトランジスタのゲートが前記第2のノードに接続され、前記第12のトランジスタの第1極が前記画素信号出力端子に接続され、前記第12のトランジスタの第2極が第3の電圧端子に接続されて第3の電圧を受信する。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記第1の制御回路は第13のトランジスタと、第14のトランジスタと、第15のトランジスタとを含み、前記第13のトランジスタのゲートが第1極と接続し、第4の電圧を受信するために第4の電圧端子に接続され、前記第13のトランジスタの第2極が前記第2のノードに接続され、前記第14のトランジスタのゲートが第1極と接続し、第5の電圧を受信するために第5の電圧端子に接続され、前記第14のトランジスタの第2極が前記第2のノードに接続され、前記第15のトランジスタのゲートが前記第1のノードに接続され、前記第15のトランジスタの第1極が前記第2のノードに接続され、前記第15のトランジスタの第2極が第1の電圧端子に接続されて第1の電圧を受信する。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットは、ブランキングリセット信号に応答して前記第1のノードをリセットするブランキングリセット回路を含む。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記ブランキングリセット回路は第16のトランジスタを含み、前記第16のトランジスタのゲートが前記ブランキングリセット信号を受信し、前記第16のトランジスタの第1極が前記第1のノードに接続され、前記第16のトランジスタの第2極が第1の電圧端子に接続されて第1の電圧を受信する。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記第16のトランジスタのゲートと第2のクロック信号端子が接続されて前記ブランキングリセット信号として第2のクロック信号を受信する。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットは、表示リセット信号に応答して前記第1のノードをリセットする表示リセット回路を含む。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットにおいて、前記表示リセット回路は第17のトランジスタを含み、前記第17のトランジスタのゲートが表示リセット信号端子に接続されて前記表示リセット信号を受信し、前記第17のトランジスタの第1極が前記第1のノードに接続され、前記第17のトランジスタの第2極が第1の電圧端子に接続されて第1の電圧を受信する。
本開示の少なくとも1つの実施形態は、ブランキング入力回路、表示入力回路、出力回路、第1の制御回路、及び第3の制御回路を含むシフトレジスタユニットをさらに提供する。前記ブランキング入力回路は、ブランキング入力信号に基づいて、1フレームのブランキング期間にブランキングプルアップ信号を第1のノードに入力し、前記表示入力回路は、表示入力信号に応答して、1フレームの表示期間に表示プルアップ信号を前記第1のノードに入力し、前記出力回路は、前記第1のノードのレベルの制御によって複合出力信号を出力端子に出力し、前記第1の制御回路は、前記第1のノードのレベルの制御によって第2のノードのレベルを制御し、前記第3の制御回路は、表示プルダウン制御信号に応答して前記第2のノードのレベルを制御する。
本開示の少なくとも1つの実施形態は、本開示のいずれかの実施形態に記載のシフトレジスタユニットを含むゲート駆動回路をさらに提供する。
例えば、本開示のいくつかの実施形態によるゲート駆動回路は第1のサブクロック信号線、第2のサブクロック信号線、第3のサブクロック信号線及び第4のサブクロック信号線を含み、前記シフトレジスタユニットが第4のクロック信号端子を含む場合、第4n-3段のシフトレジスタユニットの第4のクロック信号端子と前記第1のサブクロック信号線が接続され、第4n-2段のシフトレジスタユニットの第4のクロック信号端と前記第2のサブクロック信号線が接続され、第4n-1段のシフトレジスタユニットの第4のクロック信号端と前記第3のサブクロック信号線が接続され、第4n段のシフトレジスタユニットの第4のクロック信号端と前記第4のサブクロック信号線が接続され、nは0より大きい整数である。
例えば、本開示のいくつかの実施形態によるゲート駆動回路は第5のサブクロック信号線と第6のサブクロック信号線を含み、前記シフトレジスタユニットが第2のクロック信号端子及び第3のクロック信号端子を含む場合、第2m-1段のシフトレジスタユニットの第2のクロック信号端子と前記第5のサブクロック信号線が接続され、第2m-1段のシフトレジスタユニットの第3のクロック信号端と前記第6のサブクロック信号線が接続され、第2m段のシフトレジスタユニットの第2のクロック信号端と前記第6のサブクロック信号線が接続され、第2m段のシフトレジスタユニットの第3のクロック信号端と前記第5のサブクロック信号線が接続され、mは0より大きい整数である。
例えば、本開示のいくつかの実施形態によるゲート駆動回路において、前記シフトレジスタユニットがブランキング入力信号端子とシフト信号出力端子を含む場合、第k＋1段のシフトレジスタユニットのブランキング入力信号端子と第k段のシフトレジスタユニットのシフト信号出力端子が接続され、kは0より大きい整数である。
例えば、本開示のいくつかの実施形態によるゲート駆動回路において、前記シフトレジスタユニットが表示入力信号端子とシフト信号出力端子を含む場合、第k＋2段のシフトレジスタユニットの表示入力信号端子と第k段のシフトレジスタユニットのシフト信号出力端子が接続され、kは0より大きい整数である。
本開示の少なくとも1つの実施形態は、本開示のいずれかの実施形態に記載のゲート駆動回路を含む表示装置をさらに提供する。
本開示の少なくとも1つの実施形態は、本開示のいずれかの実施形態に記載のシフトレジスタユニットの駆動方法をさらに提供する。当該シフトレジスタユニットの駆動方法は、1フレームの前記表示期間において、前記表示入力回路が前記表示入力信号に応答して前記表示プルアップ信号を前記第1のノードに入力する第1プルアップ段階と、前記出力回路が前記第1のノードのレベルの制御によって前記複合出力信号を前記出力端子に出力する第1出力段階と、を含み、1フレームの前記ブランキング期間において、前記ブランキング入力回路が前記ブランキング入力信号に基づいて前記ブランキングプルアップ信号を前記第1のノードに入力し、前記第2の制御回路が前記ブランキングプルダウン制御信号に応答して前記第2のノードのレベルを制御する第2プルアップ段階と、前記出力回路が前記第1のノードのレベルの制御によって前記複合出力信号を前記出力端子に出力する第2出力段階と、を含む。
例えば、本開示のいくつかの実施形態によるシフトレジスタユニットの駆動方法において、前記シフトレジスタユニットが第3の制御回路を含む場合、前記駆動方法の第1プルアップ段階は、前記第3の制御回路が表示プルダウン制御信号に応答して前記第2のノードのレベルを制御することをさらに含む。
本開示の実施形態の技術案をより明確に説明するために、以下に実施形態の図面を簡単に説明するが、以下に記載の図面は、本開示のいくつかの実施形態に関するものにすぎず、本開示を限定するものではないということは明らかである。
本開示のいくつかの実施形態によるシフトレジスタユニットの概略ブロック図である。 本開示のいくつかの実施形態によるさらに別のシフトレジスタユニットの概略ブロック図である。 本開示のいくつかの実施形態による別のシフトレジスタユニットの概略ブロック図である。 本開示のいくつかの実施形態によるシフトレジスタユニットのブランキング入力回路の概略ブロック図である。 本開示の別の実施形態によるシフトレジスタユニットの概略ブロック図である。 本開示の別の実施形態によるさらに別のシフトレジスタユニットの概略ブロック図である。 本開示の別の実施形態による別のシフトレジスタユニットの概略ブロック図である。 図4Aに示されているシフトレジスタユニットの具体的な実施例の回路図である。 図4Aに示されているシフトレジスタユニットの別の具体的な実施例の回路図である。 図4Bに示されているシフトレジスタユニットの具体的な実施例の回路図である。 図4Bに示されているシフトレジスタユニットの別の具体的な実施例の回路図である。 図4Bに示されているシフトレジスタユニットのさらに別の具体的な実施例の回路図である。 図9に示されているシフトレジスタユニットのブランキング入力回路の具体的な実施例の回路図である。 図4Cに示されているシフトレジスタユニットの具体的な実施例の回路図である。 本開示のいくつかの実施形態によるシフトレジスタユニットの信号タイミングチャートである。 図4Bに示されているシフトレジスタユニットのさらに別の具体的な実施例の回路図である。 本開示のいくつかの実施形態による別のシフトレジスタユニットの信号タイミングチャートである。 本開示のいくつかの実施形態によるシフトレジスタユニットの具体的な実施例の回路図である。 本開示のいくつかの実施形態によるゲート駆動回路の概略ブロック図である。 本開示のいくつかの実施形態によるゲート駆動回路の信号タイミングチャートである。 本開示のいくつかの実施形態による別のゲート駆動回路の信号タイミングチャートである。 本開示のいくつかの実施形態による表示装置の概略ブロック図である。
具体的な実施形態
本開示の実施形態の目的、技術案及び利点をより明確にするために、以下では本開示の実施形態の図面を組み合わせて本開示の実施形態の技術案を明確かつ完全に記載する。記載された実施形態は、本開示の一部の実施形態であり、全ての実施形態ではないことは明らかである。記載された本開示の実施形態に基づいて、当業者が創造力を必要とせずに取得した全ての他の実施形態は、すべて本開示の請求範囲に含まれる。
特に定義されていない限り、本開示で使用される技術用語又は科学用語は、本開示が属する技術分野における通常の技能を有する者によって理解される通常の意味である。本開示で使用される「第1の」、「第2の」及び類似の単語は、いかなる順序、数、又は重要性を示すものでもなく、異なる構成要素を区別するために使用されるものであるにすぎない。同様に、「1つ」、「1」、又は「当該」などの類似の単語は、数の制限を意味するのではなく、少なくとも1つが存在することを意味する。「備える」又は「含む」などの類似の単語は、当該単語の前に存在する要素又は物品が、当該単語の後に存在する要素又は物品及びその均等物を包含することを意味し、他の要素又は物品を排除するものではない。「連結」又は「接続」などの類似の単語は、物理的接続又は機械的接続に限定されず、直接的又は間接的のいずれであっても、電気的接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対的な位置関係を示すものであり、記載された対象の絶対的な位置が変化する場合、当該相対的な位置関係もそれに応じて変化する可能性がある。
有機発光ダイオード（Organic Light Emitting Diode、OLED）表示パネルでは、補償技術による表示品質の向上が求められている。OLED表示パネルにおけるサブ画素ユニットに対して補償を行う場合、サブ画素ユニットに画素補償回路を設けて内部補償を行う他に、センストランジスタを設けて外部補償を行うことも可能である。外部補償を行う場合、シフトレジスタユニットで構成されるゲート駆動回路は、走査トランジスタとセンストランジスタに用いる駆動信号を表示パネルにおけるサブ画素ユニットに提供する必要があり、例えば、ゲート駆動回路は、1フレームの表示期間（Display）において、走査トランジスタ用の走査駆動信号（即ち、表示出力信号）を提供し、1フレームのブランキング期間（Blank）において、センストランジスタ用のセンス駆動信号（即ち、ブランキング出力信号）を提供する必要がある。
OLED表示パネルにおいて、ゲート駆動回路のシフトレジスタユニットは、通常、検出ユニット（sense unit）、表示ユニット（scan unit）及び両者の複合パルスを出力する接続ユニット（又はゲート回路又はHiz回路）を含む。シフトレジスタユニットは、上記3つの部分を含む回路構造を用いて、幅とタイミングの異なる2つの波形からなる複合波形の出力パルスを出力し、表示出力信号とブランキング出力信号を走査トランジスタとセンストランジスタにそれぞれ提供することができる。しかしながら、上記シフトレジスタユニットは、回路構造が複雑であり、サイズが大きいため、高解像度と狭ベゼルを実現するのに不利であり、また、チップの面積を小さくしてコストを低減するのにも不利である。
シフトレジスタユニット及びそれを備えたゲート駆動回路のサイズをさらに小さくするためには、例えば、検出ユニットと表示ユニットと接続ユニットを一体化し、1フレームのブランキング期間のブランキング出力信号と表示期間の表示出力信号とを同一の出力回路から出力させることで、回路構造を簡略化することが考えられる。しかしながら、一体化した回路では、トランジスタが長時間動作した後にその閾値電圧がドリフト（例えば、ポジティブドリフト）しやすく、出力信号に影響を与えやすく、信号の安定性が悪い。
本開示の少なくとも1つの実施形態は、回路構造が簡単で、トランジスタの閾値電圧がドリフトして出力信号に影響を与えることを防止し、回路の信頼性を向上させることができるシフトレジスタユニット及びその駆動方法、ゲート駆動回路、並びに表示装置を提供する。
以下では、本開示の実施形態について図面を参照して詳細に説明する。なお、異なる図面における同一の符号は、既に記載された同一の要素を指すために使用されるということに留意されたい。
本開示の少なくとも1つの実施形態は、ブランキング入力回路、表示入力回路、出力回路、第1の制御回路及び第2の制御回路を備えるシフトレジスタユニットを提供する。前記ブランキング入力回路は、ブランキング入力信号に応じて、1フレームのブランキング期間にブランキングプルアップ信号を第1のノードに入力する。前記表示入力回路は、表示入力信号に応答して、1フレームの表示期間に表示プルアップ信号を前記第1のノードに入力する。前記出力回路は、前記第1のノードのレベルの制御によって複合出力信号を出力端子に出力する。前記第1の制御回路は、前記第1のノードのレベルの制御によって前記第2のノードのレベルを制御する。前記第2の制御回路は、ブランキングプルダウン制御信号に応答して前記第2のノードのレベルを制御する。
図1Aは本開示のいくつかの実施形態によるシフトレジスタユニットの概略ブロック図である。図1Aを参照すると、当該シフトレジスタユニット10は、ブランキング入力回路100、表示入力回路200、出力回路300、第1の制御回路500及び第2の制御回路600を備えている。
例えば、ブランキング入力回路100は、ブランキング入力信号に応じて、1フレームのブランキング期間にブランキングプルアップ信号を第1のノードQに入力する。例えば、ブランキング入力回路100は、ブランキング入力信号端子STU1、ブランキングプルアップ信号端子Bla_up及び第1のノードQと電気的に接続され、ブランキング入力信号端子STU1より提供されるブランキング入力信号を受信して記憶し、1フレームのブランキング期間にブランキング入力信号に応じてブランキングプルアップ信号端子Bla_upより提供されるブランキングプルアップ信号を第1のノードQに出力して、第1のノードQの電位を動作電位にプルアップする。
例えば、1つの例では、ブランキング入力回路100は、1フレームの表示期間にブランキング入力信号を受信して記憶し、当該1フレームのブランキング期間に、記憶されたブランキング入力信号に応じて第1のノードQにブランキングプルアップ信号を出力して、第1のノードQの電位を動作電位にプルアップすることができる。例えば、他の例では、ブランキング入力回路100は、1フレームのブランキング期間にブランキング入力信号を受信して記憶し、次のフレームのブランキング期間に、記憶されたブランキング入力信号に応じて第1のノードQにブランキングプルアップ信号を出力して、第1のノードQの電位を動作電位にプルアップする。
例えば、表示入力回路200は、表示入力信号に応答して、1フレームの表示期間に表示プルアップ信号を第1のノードQに入力する。例えば、表示入力回路200は、表示入力信号端子STU2、表示プルアップ信号端子Dis_up及び第1のノードQと電気的に接続され、表示入力信号端子STU2より提供される表示入力信号の制御によってオンされて、表示プルアップ信号端子Dis_upを第1のノードQに電気的に接続し、表示プルアップ信号端子Dis_upより提供される表示プルアップ信号を第1のノードQに入力し、第1のノードQの電位を動作電位にプルアップする。
例えば、出力回路300は、第1のノードQのレベルの制御によって複合出力信号を出力端子Outに出力する。例えば、出力回路300は、第1のノードQ、複合出力信号端子Pre及び出力端子Outに接続され、第1のノードQのレベルの制御によってオンされて、複合出力信号端子Preより提供される複合出力信号を出力端子Outに出力する。例えば、出力端子Outの出力信号は、表示出力信号とブランキング出力信号を含み、表示出力信号とブランキング出力信号は、異なる幅及びタイミングを有する互いに独立した2つの波形であってもよく、即ち、表示出力信号の波形とブランキング出力信号の波形は、幅及びタイミングが異なる。例えば、1フレームの表示期間において出力回路300は、第1のノードQのレベルの制御によって出力端子Outを介して表示出力信号を出力し、画素ユニットにおける走査トランジスタを制御して、各画素ユニットの表示を制御する。また、1フレームのブランキング期間において出力回路300は、第1のノードQのレベルの制御によって出力端子Outを介してブランキング出力信号を出力し、画素ユニットにおけるセンストランジスタを制御して、画素ユニットに対して補償検出を行う。
例えば、第1の制御回路500は、第1のノードQのレベルの制御によって第2のノードQBのレベルを制御する。例えば、第1の制御回路500は、第1のノードQと第2のノードQBに接続され、第1のノードQがハイレベルである場合に第2のノードQBをローレベルにプルダウンし、第1のノードQがローレベルである場合に第2のノードQBをハイレベルにプルアップする。例えば、第1の制御回路500はインバータ回路であってもよい。
例えば、第2の制御回路600は、ブランキングプルダウン制御信号に応答して第2のノードQBのレベルを制御する。例えば、第2の制御回路600は、第2のノードQBとブランキングプルダウン制御端子Con1に接続され、1フレームのブランキング期間にブランキングプルダウン制御端子Con1より提供されるブランキングプルダウン制御信号の制御によってオンされて、第2のノードQBを電圧端子（例えば、低電圧端子）に電気的に接続して第2のノードQBを非動作電位にプルダウンする。
第2の制御回路600を含まない場合、シフトレジスタユニットが長時間動作した後、シフトレジスタユニットの各回路におけるトランジスタの閾値電圧がドリフト（例えば、ポジティブドリフト）しやすくなるため、ブランキング入力回路100を通じて第1のノードQに書き込まれたハイレベルが所定値よりも低くなり、第1の制御回路500を通じて第2のノードQBをプルダウンすることが困難となり、出力端子Outの出力信号にもさらに影響を与える。本開示の実施形態によるシフトレジスタユニット10は第2の制御回路600を含み、当該第2の制御回路600は、1フレームのブランキング期間に第2のノードQBをプルダウンして、第2のノードQBがローレベルであることを確保し、ブランキング入力回路100がハイレベルを第1のノードQに書き込み、第1のノードQのハイレベルが所定値に達することを容易にすることができるため、トランジスタの閾値電圧がドリフトして出力信号に影響を与えることを防止し、回路の信頼性を向上させることができる。
例えば、いくつかの例では、第1のノードQはプルアップノードであり、第2のノードQBはプルダウンノードである。なお、本開示の実施形態において、例えば、各回路がN型トランジスタで構成されている場合に、プルアップとは、1つのノード又はトランジスタの一方の電極に対して充電を行うことにより、当該ノード又は電極のレベルの絶対値を向上させて、相応のトランジスタの操作（例えば、オン）を実現するということを意味する。プルダウンとは、1つのノード又はトランジスタの一方の電極に対して放電を行うことにより、当該ノード又は電極のレベルの絶対値を低下させて、相応のトランジスタの操作（例えば、オフ）を実現するということを意味する。また、例えば、各回路がP型トランジスタとして実現される場合、プルアップとは、1つのノード又はトランジスタの一方の電極に対して放電を行うことにより、当該ノード又は電極のレベルの絶対値を低下させて、相応のトランジスタの操作（例えば、オン）を実現するということを意味する。プルダウンとは、1つのノード又はトランジスタの一方の電極に対して充電を行うことにより、当該ノード又は電極のレベルの絶対値を向上させて、相応のトランジスタの操作（例えば、オフ）を実現するということを意味する。
例えば、図1Aに示すように、当該シフトレジスタユニット10は、ノイズ低減回路400をさらに含む。ノイズ低減回路400は、第2のノードQBのレベルの制御によって第1のノードQ及び出力端子Outのノイズを低減する。例えば、ノイズ低減回路400は、第2のノードQB、第1のノードQ及び出力端子Outに接続され、第2のノードQBのレベルの制御によって、第1のノードQ及び出力端子Outを電圧端子（例えば、低電圧端子）に電気的に接続し、第1のノードQ及び出力端子Outを非動作電位にプルダウンしてノイズの低減を実現する。
図2は本開示のいくつかの実施形態による別のシフトレジスタユニットの概略ブロック図である。図2を参照すると、当該実施形態のシフトレジスタユニット10は、第3の制御回路700をさらに含み、その他の構造は図1Aに示されているシフトレジスタユニット10と基本的に同一である。
例えば、第3の制御回路700は、表示プルダウン制御信号に応答して第2のノードQBのレベルを制御する。例えば、第3の制御回路700は、第2のノードQBと表示プルダウン制御端子Con2に接続され、1フレームのブランキング期間に表示プルダウン制御端子Con2より提供される表示プルダウン制御信号の制御によってオンされて、第2のノードQBを1つの電圧端子（例えば、低電圧端子）に電気的に接続して第2のノードQBを非動作電位にプルダウンする。
第3の制御回路700を含まない場合、シフトレジスタユニットが長時間動作した後、シフトレジスタユニットの各回路におけるトランジスタの閾値電圧がドリフト（例えば、ポジティブドリフト）しやすくなるため、表示入力回路200を通じて第1のノードQに書き込まれたハイレベルが所定値よりも低くなり、第1の制御回路500を通じて第2のノードQBをプルダウンすることが困難となり、出力端子Outの出力信号にもさらに影響を与える。本開示の実施形態によるシフトレジスタユニット10は第3の制御回路700を含み、当該第3の制御回路700は、1フレームの表示期間に第2のノードQBをプルダウンして、第2のノードQBがローレベルであることを確保し、表示入力回路200がハイレベルを第1のノードQに書き込み、第1のノードQのハイレベルが所定値に達することを容易にすることができるため、トランジスタの閾値電圧がドリフトして出力信号に影響を与えることを防止し、回路の信頼性を向上させることができる。
本開示のいくつかの実施形態による別のシフトレジスタユニットに関して、図1Bは本開示のいくつかの実施形態によるさらに別のシフトレジスタユニットの概略ブロック図である。図1Bを参照すると、本実施形態ににおいて当該シフトレジスタユニット10は、ブランキング入力回路100、表示入力回路200、出力回路300、第1の制御回路500及び第3の制御回路700を備える。ブランキング入力回路100は、ブランキング入力信号に応じて、1フレームのブランキング期間にブランキングプルアップ信号を第1のノードQに入力する。表示入力回路200は、表示入力信号に応答して、1フレームの表示期間に表示プルアップ信号を第1のノードQに入力する。出力回路300は、第1のノードQのレベルの制御によって複合出力信号を出力端子Outに出力する。第1の制御回路500は、第1のノードQのレベルの制御によって第2のノードQBのレベルを制御する。第3の制御回路700は、表示プルダウン制御信号に応答して第2のノードQBのレベルを制御する。即ち、図1Aと図2に示されている場合と比較して、図1Bに示されている実施形態においてシフトレジスタユニット10は、第2の制御回路600を含まずに、第3の制御回路700のみを含んでもよい。また、上述したように、当該シフトレジスタユニットも同様に、1フレームの表示期間に第2のノードQBをプルダウンして、第2のノードQBがローレベルであることを確保し、表示入力回路200がハイレベルを第1のノードQに書き込み、第1のノードQのハイレベルが所定値に達することを容易にすることができるため、トランジスタの閾値電圧がドリフトして出力信号に影響を与えることを防止し、回路の信頼性を向上させることができる。
図3は本開示のいくつかの実施形態によるシフトレジスタユニットのブランキング入力回路の概略ブロック図である。図3を参照すると、ブランキング入力回路100は、充電サブ回路110、記憶サブ回路120、及び隔離サブ回路130を含む。当該ブランキング入力回路100は、ブランキング入力信号端子STU1及びブランキングプルアップ信号端子Bla_upに加えて、第1のクロック信号端子CLKA及び第2のクロック信号端子CLKBを備えている。
例えば、充電サブ回路110は、第2のクロック信号に応答してブランキング入力信号を制御ノードHに入力する。例えば、充電サブ回路110は、ブランキング入力信号端子STU1、第2のクロック信号端子CLKB及び制御ノードHに接続され、第2のクロック信号端子CLKBより提供される第2のクロック信号の制御によってオンされて、ブランキング入力信号端子STU1を制御ノードHに電気的に接続し、ブランキング入力信号を制御ノードHに書き込む。例えば、1つの例では、充電サブ回路110は、第2のクロック信号の制御によってオンされて、このとき、ブランキング入力信号は制御ノードHを充電するためにハイレベルである。
例えば、記憶サブ回路120は、充電サブ回路110より入力されるブランキング入力信号を記憶する。例えば、記憶サブ回路120は制御ノードHに接続され、制御ノードHに書き込まれたブランキング入力信号を記憶する。
例えば、隔離サブ回路130は、制御ノードHのレベル及び第1のクロック信号の制御によって、ブランキングプルアップ信号を第1のノードQに入力する。例えば、隔離サブ回路130は、制御ノードH、第1のノードQ、ブランキングプルアップ信号端子Bla_up及び第1のクロック信号端子CLKAに接続され、制御ノードHのレベル及び第1のクロック信号端子CLKAより提供される第1のクロック信号の共通制御によってオンされて、ブランキングプルアップ信号端子Bla_upを第1のノードQに電気的に接続してブランキングプルアップ信号を第1のノードQに入力する。例えば、1つの例では、隔離サブ回路130は制御ノードHのレベル及び第1のクロック信号の共通制御によってオンされて、このとき、ブランキングプルアップ信号はハイレベルであり、第1のノードQを充電することができる。
なお、本開示の各実施形態においてブランキング入力回路100は、相応の機能を実現できるものであれば、上述した充電サブ回路110、記憶サブ回路120及び隔離サブ回路130に限定されず、任意の適切なサブ回路を含んでもよい。
図4Aは本開示の別の実施形態によるシフトレジスタユニットの概略ブロック図である。図4Aを参照すると、図1Aに記載されているシフトレジスタユニット10と比較して、当該実施形態におけるシフトレジスタユニット10は、ブランキングリセット回路800と表示リセット回路900をさらに含み、図4Aに記載されているシフトレジスタユニット10の他の構造は、図1Aに記載されているシフトレジスタユニット10と基本的に同一である。
例えば、ブランキングリセット回路800は、ブランキングリセット信号に応答して第1のノードQをリセットする。例えば、ブランキングリセット回路800は、ブランキングリセット信号端子Re及び第1のノードQに接続され、ブランキングリセット信号端子Reより提供されるブランキングリセット信号の制御によってオンされて、第1のノードQを1つの電圧端子（例えば、低電圧端子）に電気的に接続して第1のノードQをリセットする。例えば、1フレームのブランキング期間において、出力回路300が信号出力を完了した後、ブランキングリセット回路800によって第1のノードQをリセットする。
例えば、表示リセット回路900は、表示リセット信号に応答して第1のノードQをリセットする。例えば、表示リセット回路900は、表示リセット信号端子STD及び第1のノードQに接続され、表示リセット信号端子STDより提供される表示リセット信号の制御によってオンされて、第1のノードQを1つの電圧端子（例えば、低電圧端子）に電気的に接続して第1のノードQをリセットする。例えば、1フレームのブランキング期間において、出力回路300が信号出力を完了した後、表示リセット回路900によって第1のノードQをリセットする。
図4Bは本開示の別の実施形態によるさらに別のシフトレジスタユニットの概略ブロック図である。図4Bを参照すると、図2に記載されているシフトレジスタユニット10と比較して、当該実施形態におけるシフトレジスタユニット10は、ブランキングリセット回路800と表示リセット回路900をさらに含み、図4Bに記載されているシフトレジスタユニット10の他の構造は、図2に記載されているシフトレジスタユニット10と基本的に同一である。図4Bに示されている実施形態において、ブランキングリセット回路800と表示リセット回路900は図4Aに記載されているものと基本的に同一であり、ここではその説明を省略する。
本開示のいくつかの実施形態はシフトレジスタユニットをさらに提供し、図4Cは本開示の別の実施形態によるさらに別のシフトレジスタユニットの概略ブロック図である。図4Cを参照すると、図1Bに記載されているシフトレジスタユニット10と比較して、当該実施形態におけるシフトレジスタユニット10は、ブランキングリセット回路800と表示リセット回路900をさらに含み、図4Cに記載されているシフトレジスタユニット10の他の構造は、図1Bに記載されているシフトレジスタユニット10と基本的に同一である。即ち、図4A及び図4Bに示されている場合と比較して、図4Cに示されている実施形態においてシフトレジスタユニットは、第2の制御回路600を含まずに、第3の制御回路700のみを含んでもよく、依然として相応の技術効果を実現できる。図4Cに示されている実施形態において、ブランキングリセット回路800と表示リセット回路900は図4Aに記載されているものと基本的に同一であり、ここではその説明を省略する。
図5は図4Aに示すシフトレジスタユニットの具体的な実施例の回路図である。以下の説明では、各トランジスタがN型トランジスタである場合を例として説明するが、本開示の実施形態はこれに限定されない。
図5を参照すると、シフトレジスタユニット10は、第1のトランジスタM1、第4〜第17のトランジスタM4〜M17、第1のキャパシタンスC1及び第2のキャパシタンスC2を含む。
例えば、第2の制御回路600は第1のトランジスタM1を含み、即ち第2の制御回路600は第1のトランジスタM1として実現されてもよい。ブランキングプルダウン制御信号は第1のクロック信号を含み、即ちこの例では、第1のクロック信号を提供するための第1のクロック信号端子CLKAは、上述のブランキングプルダウン制御端子Con1に等しい。第1のトランジスタM1のゲートは第1のクロック信号端子CLKAに接続されて第1のクロック信号を受信し、第1のトランジスタM1の第1極は第2のノードQBに接続され、第1のトランジスタM1の第2極は第1の電圧端子VGL1の第1の電圧を受信し、例えば、第1のトランジスタM1の第2極は、第1の電圧端子VGL1に直接接続される。例えば、第1の電圧端子VGL1は、直流ローレベル信号（例えば、直流ローレベル信号のレベルがクロック信号のローレベル以下である）を提供し、例えば接地され、ここでは、当該直流ローレベル信号を第1の電圧と称し、以下の各実施形態においても同様であり、その説明を省略する。
例えば、1フレームのブランキング期間に第1のクロック信号がアクティブレベル（例えば、ハイレベル）である場合、第1のトランジスタM1はオンして、第2のノードQBを第1の電圧端子VGL1に電気的に接続して、第2のノードQBをローレベルにプルダウンする。
例えば、ブランキング入力回路100は、充電サブ回路110、記憶サブ回路120及び隔離サブ回路130を含む。充電サブ回路110は第4のトランジスタM4を含み、即ち充電サブ回路110は、第4のトランジスタM4として実現されてもよい。第4のトランジスタM4のゲートは第2のクロック信号端子CLKBに接続されて第2のクロック信号を受信し、第4のトランジスタM4の第1極はブランキング入力信号端子STU1に接続されてブランキング入力信号を受信し、第4のトランジスタM4の第2極は制御ノードHに接続される。第2のクロック信号がアクティブレベル（例えば、ハイレベル）である場合、第4のトランジスタM4がオンして、ブランキング入力信号端子STU1を制御ノードHに電気的に接続して、ブランキング入力信号を制御ノードHに書き込む。例えば、このとき、ブランキング入力信号は制御ノードHを充電するためにハイレベルである。
例えば、記憶サブ回路120は第1のキャパシタンスC1を含み、即ち記憶サブ回路120は第1のキャパシタンスC1として実現されてもよい。第1のキャパシタンスC1の第1極は制御ノードHに接続され、第1のキャパシタンスC1の第2極は第1の電圧端子VGL1に接続されて第1の電圧を受信する。制御ノードHにブランキング入力信号が書き込まれた後、制御ノードHはハイレベルに充電され、第1のキャパシタンスC1は当該ハイレベルを記憶し、後続の段階で使用するために制御ノードHをハイレベルに維持する。
なお、本開示の各実施形態において、第1のキャパシタンスC1は工程プロセスにより作製されるキャパシタンスデバイスであってもよく、例えば専用のキャパシタンス電極を作製することにより実現されるキャパシタンスデバイスである。当該キャパシタンスの各電極は、金属層や半導体層（例えばドープトポリシリコン）等により実現されてもよく、また、第1のキャパシタンスC1は、各デバイス間の寄生キャパシタンスであってもよく、トランジスタ自体と他のデバイスや配線により実現されてもよい。第1のキャパシタンスC1の接続方式は、制御ノードHに書き込まれたレベルを記憶できるものであれば、上述した方式に限定されず、他の適用可能な接続方式であってもよい。例えば、他の例において、第1のキャパシタンスC1の第1極は制御ノードHに接続され、第2極は隔離サブ回路130の一端（例えば、後述の第3のクロック信号端子CLKC）に接続される。或いは、第1のキャパシタンスC1の第1極は制御ノードHに接続され、第2極は隔離サブ回路130のとある位置（例えば、後述の第5のトランジスタM5と第6のトランジスタM6との接続点N）に接続される。
例えば、隔離サブ回路130は、第5のトランジスタM5と第6のトランジスタM6を含み、即ち隔離サブ回路130は第5のトランジスタM5と第6のトランジスタM6として実現されてもよい。第5のトランジスタM5のゲートは制御ノードHに接続され、第5のトランジスタM5の第1極はブランキングプルアップ信号を受信し、第5のトランジスタM5の第2極は第6のトランジスタM6の第1極に接続される。第6のトランジスタM6のゲートは第1のクロック信号端子CLKAに接続されて第1のクロック信号を受信し、第6トランジスタM6の第2極は第1のノードQに接続される。制御ノードHがハイレベルであり、第1のクロック信号も同時にハイレベルである場合、第5のトランジスタM5と第6のトランジスタM6はともにオンして、第3のクロック信号端子CLKCを第1のノードQに電気的に接続して、第1のノードQに第3のクロック信号を書き込み、第1のノードQの電位を動作電位にプルアップする。
例えば、いくつかの例において、第5のトランジスタM5の第1極と第3のクロック信号端子CLKCが接続されてブランキングプルアップ信号として第3のクロック信号を受信する。即ちここでは、第3のクロック信号はブランキングプルアップ信号端子Bla_upとしてCLKCを選択する。
例えば、表示入力回路200は第7のトランジスタM7を含み、即ち表示入力回路200は第7のトランジスタM7として実現されてもよい。第7のトランジスタM7のゲートは表示入力信号端子STU2に接続されて表示入力信号を受信し、第7のトランジスタM7の第1極は表示プルアップ信号を受信し、第7のトランジスタM7の第2極は第1のノードQに接続される。例えば、第2の電圧端子VDDは、直流のハイレベル信号（例えば、当該直流のハイレベル信号のレベルがクロック信号のハイレベル以上である）を提供し、当該直流のハイレベル信号を第2の電圧と称し、以下の各実施形態においても同様であり、その説明を省略する。
例えば、第7のトランジスタM7の第1極と第2の電圧端子VDDが接続されて、第2の電圧を表示プルアップ信号として受信する。
例えば、表示入力信号がアクティブレベル（例えば、ハイレベル）である場合、第7のトランジスタM7はオンして、第2の電圧端子VDDを第1のノードQに電気的に接続して、第2の電圧を第1のノードQに書き込み、第1のノードQの電位を動作電位にプルアップする。
例えば、1つの例では、当該シフトレジスタユニット10の駆動能力を高めるために、出力回路300は、少なくとも1つのシフト信号出力端子CRと、少なくとも1つの画素信号出力端子Out（例えば、上述の出力端子Out）とを含む。シフト信号出力端子CRは、次段のシフトレジスタユニット10にブランキング入力信号を提供するためのものであり、画素信号出力端子Outは、画素回路に駆動信号を提供するためのものである。例えば、シフト信号出力端子CRの出力信号と画素信号出力端子Outの出力信号は同一である。
例えば、出力回路300は、第8のトランジスタM8、第9のトランジスタM9及び第2のキャパシタンスC2を含み、即ち出力回路300は第8のトランジスタM8、第9のトランジスタM9及び第2のキャパシタンスC2として実現されてもよい。第8のトランジスタM8のゲートは第1のノードQに接続され、第8のトランジスタM8の第1極は複合出力信号を受信し、第8のトランジスタM8の第2極はシフト信号出力端子CRに接続される。第9のトランジスタM9のゲートは第1のノードQに接続され、第9のトランジスタM9の第1極は複合出力信号を受信し、第9のトランジスタM9の第2極は画素信号出力端子Outに接続される。第2のキャパシタンスC2の第1極は第1のノードQに接続され、第2のキャパシタンスC2の第2極は第8のトランジスタM8の第2極（又は第9のトランジスタM9の第2極）に電気的に接続される。第1のノードQが動作電位（例えば、ハイレベル）にある場合、第8のトランジスタM8及び第の9トランジスタM9は共にオンして、複合出力信号をシフト信号出力端子CR及び画素信号出力端子Outにそれぞれ出力する。
例えば、第8のトランジスタM8の第1極と第4のクロック信号端子CLKDが接続されて第4のクロック信号を複合出力信号として受信し、第9のトランジスタM9の第1極と第4のクロック信号端子CLKDも接続されて第4のクロック信号を複合出力信号として受信する。即ち第4のクロック信号端子CLKDは上述の複合出力信号端子Preに等しい。
なお、本開示の各実施形態において第2のキャパシタンスC2は工程プロセスにより作製されるキャパシタンスデバイスであってもよく、例えば専用のキャパシタンス電極を作製することにより実現されるキャパシタンスデバイスである。当該キャパシタンスの各電極は、金属層や半導体層（例えばドープトポリシリコン）等により実現されてもよく、また、第2のキャパシタンスC2は、第1のノードQのレベルを維持し、シフト信号出力端子CR又は画素信号出力端子Outからの信号出力時にブートストラップ作用を実現することさえできれば、トランジスタ間の寄生キャパシタンスであってもよく、トランジスタ自体と他のデバイスや配線により実現されてもよい。
例えば、ノイズ低減回路400は、第10のトランジスタM10、第11のトランジスタM11、及び第12のトランジスタM12を含み、即ちノイズ低減回路400は第10のトランジスタM10、第11のトランジスタM11、及び第12のトランジスタM12として実現されてもよい。第10のトランジスタM10のゲートは第2のノードQBに接続され、第10のトランジスタM10の第1極は第1のノードQに接続され、第10のトランジスタM10の第2極は第1の電圧端子VGL1に接続されて第1の電圧を受信する。第11のトランジスタM11のゲートは第2のノードQBに接続され、第11のトランジスタM11の第1極はシフト信号出力端子CRに接続され、第11のトランジスタM11の第2極は第1の電圧端子VGL1に接続されて第1の電圧を受信する。第12のトランジスタM12のゲートは第2のノードQBに接続され、第12のトランジスタM12の第1極は画素信号出力端子Outに接続され、第12のトランジスタM12の第2極は第3の電圧端子VGL2に接続されて第3の電圧を受信する。
例えば、第3の電圧端子VGL2は、直流ローレベル信号（例えば、直流ローレベル信号のレベルがクロック信号のローレベル以下である）を提供し、例えば接地され、当該直流ローレベル信号を第3の電圧と称し、以下の各実施形態においても同様であり、その説明を省略する。例えば、1つの例では、第3の電圧端子VGL2の第3の電圧は第1の電圧端子VGL1の第1の電圧よりも高く、別の例では、第3の電圧端子VGL2の第3の電圧は第1の電圧端子VGL1の第1の電圧に等しい。第3の電圧と第1の電圧は同一であっても異なっていてもよく、実際の必要に応じて決めることができる。
例えば、第2のノードQBがアクティブレベル（例えば、ハイレベル）である場合、第10のトランジスタM10、第11のトランジスタM11及び第12のトランジスタM12はいずれもオンして、第1のノードQ及びシフト信号出力端子CRを第1の電圧端子VGL1に電気的に接続し、画素信号出力端子Outを第2の電圧端子VGL2に電気的に接続して、第1のノードQ、シフト信号出力端子CR及び画素信号出力端子Outのノイズを低減する。なお、本開示の各実施形態では、シフト信号出力端子CR及び/又は画素信号出力端子Outが複数である場合、ノイズ低減回路400もシフト信号出力端子CR及び/又は画素信号出力端子Outに対応して接続される複数のトランジスタを含み、複数のシフト信号出力端子CR及び/又は画素信号出力端子Outのノイズを低減する。
例えば、第1の制御回路500は第13のトランジスタM13、第14のトランジスタM14及び第15のトランジスタM15を含んでもよく、即ち第1の制御回路500は第13のトランジスタM13、第14のトランジスタM14及び第15のトランジスタM15として実現されてもよい。第13のトランジスタM13のゲートは第1極に接続され、第4の電圧を受信するように第4の電圧端子VDD_Aに接続され、第13のトランジスタM13の第2極は第2のノードQBに接続される。第14のトランジスタM14のゲートは第1極に接続され、第5の電圧を受信するように第5の電圧端子VDD_Bに接続され、第14のトランジスタM14の第2極は第2のノードQBに接続される。第15のトランジスタM15のゲートは第1のノードQに接続され、第15のトランジスタM15の第1極は第2のノードQBに接続され、第15のトランジスタM15の第2極は第1の電圧を受信するように第1の電圧端子VGL1に接続される。
例えば、1つの例では、第4の電圧端子VDD_Aは直流ローレベル信号を提供し、第5の電圧端子VDD_Bは直流ハイレベル信号を提供するため、第13のトランジスタM13は常にオフしており、第14のトランジスタM14は常にオンしている。例えば、別の例では、第4の電圧端子VDD_Aと第5の電圧端子VDD_Bは直流ハイレベル信号を交互に提供し、これにより第13のトランジスタM13と第14のトランジスタM14が交互にオンし、トランジスタの長期オンに起因する性能ドリフトを回避する。例えば、第4の電圧端子VDD_Aがハイレベル信号を提供する場合、第5の電圧端子VDD_Bがローレベル信号を提供し、このとき、第13のトランジスタM13がオンし、第14のトランジスタM14がオフする。第5の電圧端子VDD_Bがハイレベル信号を提供する場合、第4の電圧端子VDD_Aがローレベル信号を提供し、このとき、第14のトランジスタM14がオンし、第13のトランジスタM13がオフする。例えば、第4の電圧端子VDD_Aより提供される信号を第4の電圧と称し、第5の電圧端子VDD_Bより提供される信号を第5の電圧と称する。以下の各実施形態においても同様であり、その説明を省略する。
例えば、第1のノードQがアクティブレベル（例えば、ハイレベル）である場合、第15のトランジスタM15がオンし、第15のトランジスタM15と、オンされた第13のトランジスタM13又は第14のトランジスタM14とのチャネル幅対長さの比の比例関係を設計することにより、第2のノードQBの電位をローレベルにプルダウンすることができる。第1のノードQがローレベルである場合、第15のトランジスタM15がオフして、このとき、第13のトランジスタM13がオンし、第14のトランジスタM14がオフすると、第4の電圧端子VDD_Aにより提供されるハイレベル信号を第13のトランジスタM13を通じて第2のノードQBに書き込み、第2のノードQBの電位をハイレベルにプルアップする。第13のトランジスタM13がオフし、第14のトランジスタM14がオンすると、第5の電圧端子VDD_Bにより提供されるハイレベルの信号を第14のトランジスタM14を通じて第2のノードQBに書き込み、第2のノードQBの電位をハイレベルにプルアップする。
例えば、ブランキングリセット回路800は第16のトランジスタM16を含んでもよく、即ち、ブランキングリセット回路800は第16のトランジスタM16として実現されてもよい。第16のトランジスタM16のゲートはブランキングリセット信号を受信し、第16のトランジスタM16の第1極は第1のノードQに接続され、第16のトランジスタM16の第2極は第1の電圧端子VGL1に接続されて第1の電圧を受信する。例えば、1フレームのブランキング期間において第2のクロック信号がアクティブレベル（例えば、ハイレベル）である場合、第16のトランジスタM16がオンして、第1のノードQを第1の電圧端子VGL1に電気的に接続して第1のノードQをリセットする。
例えば、第16のトランジスタM16のゲートと第2のクロック信号端子CLKBは、第2のクロック信号をブランキングリセット信号として受信するために接続される。
例えば、表示リセット回路900は第17のトランジスタM17を含んでもよく、即ち表示リセット回路900は第17のトランジスタM17として実現されてもよい。第17のトランジスタM17のゲートは表示リセット信号端子STDに接続されて表示リセット信号を受信し、第17のトランジスタM17の第1極は第1のノードQに接続され、第17のトランジスタM17の第2極は第1の電圧端子VGL1に接続されて第1の電圧を受信する。例えば、1フレームの表示期間において、表示リセット信号がアクティブレベル（例えば、ハイレベル）である場合、第17のトランジスタM17がオンして、第1のノードQを第1の電圧端子VGL1に電気的に接続して第1のノードQをリセットする。
例えば、1つの例では、複数のシフトレジスタユニット10が縦続接続されている場合、n0＋2段目のシフトレジスタユニット10のシフト信号出力端子CRとn0段目のシフトレジスタユニット10の表示リセット信号端子STDが接続されて、n0＋2段目のシフトレジスタユニット10のシフト信号出力端子CRの出力信号をn0段目のシフトレジスタユニット10の表示リセット信号とする。ここでは、n0は0より大きい整数である。もちろん、本開示の実施形態はこれに限定されず、表示リセット信号端子STDを単独に設けられた信号線に接続して表示リセット信号を受信するようにしてもよい。
なお、本開示の各実施形態において、ブランキング入力回路100、表示入力回路200、出力回路300、ノイズ低減回路400、第1の制御回路500、第2の制御回路600、ブランキングリセット回路800、及び表示リセット回路900についてその具体的な実現方式は上述した方式に限定されず、相応の機能を実現できることが保証される限り、当業者によく知られる常規接続方式のような、任意の適切な実現方式としてもよい。
図6は図4Aに示されているシフトレジスタユニットの別の具体的な実施例の回路図である。図6を参照すると、当該シフトレジスタユニット10は、第2の制御回路600の具体的な実現方式が異なるという点を除いて、図5に記載されているシフトレジスタユニット10と基本的に同一である。当該実施形態において第2の制御回路600は、互いに直列接続された第1のトランジスタM1及び第2のトランジスタM2を含んでもよく、即ち第2の制御回路600は、互いに直列接続された第1のトランジスタM1及び第2のトランジスタM2として実現されてもよい。ブランキングプルダウン制御信号は、第1のクロック信号端子CLKAより提供される第1のクロック信号と、第1の制御信号端子VHより提供される第1の制御信号とを含み、即ち当該例では、前記ブランキングプルダウン制御端子Con1は第1のクロック信号端子CLKAと第1の制御信号端子VHを含む。第1のトランジスタM1のゲートは第1のクロック信号端子CLKAに接続されて第1のクロック信号を受信し、第1のトランジスタM1の第1極は第2のノードQBに接続される。第2のトランジスタM2のゲートは第1の制御信号端子VHに接続されて第1の制御信号を受信し、第2のトランジスタM2の第1極は第1のトランジスタM1の第2極に接続され、第2のトランジスタM2の第2極は第1の電圧端子VGL1に接続されて第1の電圧を受信する。当該回路における他の構造は図5に記載されているシフトレジスタユニット10と基本的に同一であるため、ここではその説明を省略する。
1フレームのブランキング期間において、第1の制御信号と第1のクロック信号がいずれもアクティブレベル（例えば、ハイレベル）である場合、第1のトランジスタM1と第2のトランジスタM2はいずれもオンして、第2のノードQBを第1の電圧端子VGL1に電気的に接続して、第2のノードQBをローレベルにプルダウンする。
例えば、複数のシフトレジスタユニット10が縦続接続されている場合、ある行のシフトレジスタユニット10が出力する際に、当該行のシフトレジスタユニット10の第1の制御信号端子VHがハイレベルの信号を提供し、他の行に位置するシフトレジスタユニット10の第1の制御信号端子VHがローレベルの信号を提供することにより、当該行のシフトレジスタユニット10の第2のノードQBが引き下げられ、他の行に位置するシフトレジスタユニット10の第2のノードQBが引き下げられないようにして、他の行に位置するシフトレジスタユニット10のシフト信号出力端子CR及び画素信号出力端子Outがフローティング状態になるのを回避し、シフト信号出力端子CR及び画素信号出力端子Outのノイズを低減する。
例えば、1つの例では、第1の制御信号端子VHを制御ノードHに接続し、制御ノードHのレベルを第1の制御信号とし、このような方式より回路の構造を簡略化することができる。もちろん、本開示の実施形態はこれに限定されず、第1の制御信号端子VHは単独に設けられた信号線に接続されてもよい。
図7は図4Bに示されているシフトレジスタユニットの具体的な実施例の回路図である。図7を参照すると、当該実施形態におけるシフトレジスタユニット10は、第3のトランジスタM3をさらに含むという点を除いて、図5に記載されているシフトレジスタユニット10と基本的に同一である。当該実施形態においてシフトレジスタユニット10は第3の制御回路700を含む。
例えば、第3の制御回路700は第3のトランジスタM3を含んでもよく、即ち第3の制御回路700は第3のトランジスタM3として実現されてもよい。第3のトランジスタM3のゲートは表示プルダウン制御信号端子Con2に接続されて表示プルダウン制御信号を受信し、第3のトランジスタM3の第1極は第2のノードQBに接続され、第3のトランジスタM3の第2極は第1の電圧端子VGL1に接続されて第1の電圧を受信する。当該回路における他の構造は図5に記載されているシフトレジスタユニット10と基本的に同一であるため、ここではその説明を省略する。
1フレームの表示期間において、表示プルダウン制御信号がアクティブレベル（例えば、ハイレベル）である場合、第3のトランジスタM3はオンして、第2のノードQBを第1電圧端子VGL1に電気的に接続して、第2のノードQBをローレベルにプルダウンする。
例えば、1つの例では、複数のシフトレジスタユニット10が縦続接続されている場合、m0−2段目のシフトレジスタユニット10のシフト信号出力端子CRとm0段目のシフトレジスタユニット10の表示プルダウン制御信号端子Con2が接続されて、m0−2段目のシフトレジスタユニット10のシフト信号出力端子CRの出力信号をm0段目のシフトレジスタユニット10の表示プルダウン制御信号とする。ここでは、m0は2より大きい整数である。もちろん、本開示の実施形態はこれに限定されず、表示プルダウン制御信号端子Con2は単独に設けられた信号線に接続されてもよい。
なお、本開示の各実施形態において、第3の制御回路700の具体的な実現方式は上述した方式に限定されず、相応の機能を実現できることが保証される限り、当業者によく知られる常規接続方式のような、任意の適切な実現方式であってもよい。
図8は図4Bに示されているシフトレジスタユニットの別の具体的な実施例の回路図である。図8を参照すると、第2の制御回路600は、互いに直列接続された第1のトランジスタM1及び第2のトランジスタM2を含んでもよく、即ち第2の制御回路600は、互いに直列接続された第1のトランジスタM1及び第2のトランジスタM2として実現されてもよい。第1のトランジスタM1及び第2のトランジスタM2の接続方式は図6に記載されているシフトレジスタユニット10と基本的に同一である。第3の制御回路700は第3のトランジスタM3を含んでもよく、即ち第3の制御回路700は第3のトランジスタM3として実現されてもよい。第3のトランジスタM3の接続方式は図7に記載されているシフトレジスタユニット10と基本的に同一である。当該回路の具体的な構造については、シフトレジスタユニット10に対する上述記載を参照できるため、ここではその説明を省略する。
図9は図4Bに示されているシフトレジスタユニットのさらに別の具体的な実施例の回路図である。図9を参照すると、当該実施形態におけるシフトレジスタユニット10は、複数の漏電防止回路をさらに含むという点を除いて、図7に記載されているシフトレジスタユニット10と基本的に同一である。図7に示されているシフトレジスタユニット10において、第1のキャパシタンスC1によりブランキング制御ノードHの電位を維持し、第2のキャパシタンスC2により第1のノードQの電位を維持することができる。第1のノードQ及び/又はブランキング制御ノードHの電位がハイレベルに維持されている場合、第1極が第1のノードQ及び/又はブランキング制御ノードHに接続され、第2極がローレベルの信号線に接続されるトランジスタが存在する。これらのトランジスタのゲートが入力するものが非オン信号である場合であっても、第1極と第2極との間に電圧差があるため、漏電が発生して、当該回路は第1のノードQ及び/又はブランキング制御ノードHの電位に対する維持効果が悪くなる可能性がある。よって、図9に示されているシフトレジスタユニット10には漏電防止回路が複数追加されて、第1のノードQ及び/又はブランキング制御ノードHの電位に対する維持効果を向上させる。
図9を参照すると、第1の漏電防止回路は、第1の漏電防止トランジスタM4_b及び第2の漏電防止トランジスタM18として実現され、ブランキング制御ノードHがハイレベルであるとき、ブランキング制御ノードHの電荷が第4のトランジスタM4を介してブランキング入力信号端子STU1に漏れるのを防止する。第1の漏電防止トランジスタM4_bのゲートは第4のトランジスタM4のゲートに接続され、即ち第1の漏電防止トランジスタM4_bのゲートは第2のクロック信号端子CLKBに接続され、第1の漏電防止トランジスタM4_bの第1極は第4のトランジスタM4の第2極に接続され、第1の漏電防止トランジスタM4_bの第2極はブランキング制御ノードHに接続される。第2の漏電防止トランジスタM18のゲートはブランキング制御ノードHに接続され、第2の漏電防止トランジスタM18の第1極は第2の電圧端子VDDに接続され、第2の漏電防止トランジスタM18の第2極は第1の漏電防止トランジスタM4_bの第1極に接続される。
ブランキング制御ノードHがハイレベルである場合、第2の漏電防止トランジスタM18はブランキング制御ノードHの制御によってオンし、第2の電圧（高電圧）を第1の漏電防止トランジスタM4_bの第1極に書き込んで、第1の漏電防止トランジスタM4_bの第1極及び第2極を共にハイレベル状態にして、ブランキング制御ノードHの電荷が第1の漏電防止トランジスタM4_bを通じて漏れることを防止する。このとき、第4のトランジスタM4のゲートは第1の漏電防止トランジスタM4_bのゲートに接続されているため、第1の漏電防止トランジスタM4_bと第4のトランジスタM4との組み合わせは前述した第4のトランジスタM4と同一の機能を実現できると同時に、漏電防止の効果がある。
同様に、第1のノードQに接続される第6のトランジスタM6、第10のトランジスタM10、第16のトランジスタM16、及び第17のトランジスタM17についても、上記と同様の原理による漏電防止回路を用いて漏電防止の効果を得ることができる。例えば、第2の漏電防止回路は第3の漏電防止トランジスタM6_b、第4の漏電防止トランジスタM10_b、第5の漏電防止トランジスタM16_b、第6の漏電防止トランジスタM17_b、及び第7の漏電防止トランジスタM19として実現されてもよい。第2の漏電防止回路の接続方式と動作原理は上述した第1の漏電防止回路と類似しているため、ここではその説明を省略する。
例えば、第1のノードQがハイレベルである場合、第7の漏電防止トランジスタM19がオンして、漏電防止ノードOFFをハイレベルにすることによって、第3の漏電防止トランジスタM6_b、第4の漏電防止トランジスタM10_b、第5の漏電防止トランジスタM16_b、第6の漏電防止トランジスタM17_bのそれぞれの第1極及び第2極が共にハイレベル状態となり、第1のノードQの電荷の漏れが防止される。このとき、第6のトランジスタM6、第10のトランジスタM10、第16のトランジスタM16及び第17のトランジスタM17と第2の漏電防止回路との組み合わせは、前述した第6のトランジスタM6、第10のトランジスタM10、第16のトランジスタM16及び第17のトランジスタM17と同一の機能を実現でき、漏電防止の効果がある。
なお、本開示の実施形態による漏電防止機能付き回路の実施形態は、実際の状況に応じてシフトレジスタユニット10におけるトランジスタの1つ又は複数を選択して漏電防止のための回路構造を追加することができると当業者は理解できる。図9は、漏電防止回路を含む回路構造の一例を示したものにすぎず、本開示の実施形態を限定するものではない。
図10は図9に示されているシフトレジスタユニットのブランキング入力回路の具体的な実施例の回路図である。図10（1）を参照すると、1つの例では、第1のキャパシタンスC1の第1極が制御ノードHに接続され、第1のキャパシタンスC1の第2極が第5のトランジスタM5と第6のトランジスタM6との間の接続点Nに接続される。図10（2）を参照すると、別の例では、第1のキャパシタンスC1の第1極が制御ノードHに接続され、第1のキャパシタンスC1の第2極が第3のクロック信号端子CLKCに接続される。もちろん、本開示の実施形態はこれに限定されず、第1のキャパシタンスC1は、相応の機能を実現できる限り、他の常規接続方式を用いることもできる。例えば、第4のトランジスタM4は、漏電防止の回路構造と組み合わせてもよく、漏電防止の回路構造を使用しなくてもよく、これは第1のキャパシタンスC1の接続方式に影響しない。当該回路における他のトランジスタの接続方式は、図9に示されているシフトレジスタユニット10と基本的に同一であるため、ここではその説明を省略する。
図11は図4Cに示されているシフトレジスタユニットの具体的な実施例の回路図である。図11に示されている実施形態において、シフトレジスタユニットは第3の制御回路700のみを含み、第2の制御回路600を含まない。図11を参照すると、第3の制御回路700は第3のトランジスタM3を含んでもよく、即ち第3の制御回路700は第3のトランジスタM3として実現されてもよく、第3のトランジスタM3の接続方式は図7に記載されているシフトレジスタユニット10と基本的に同一である。図11に示されている実施形態におけるシフトレジスタユニット10は、第1のトランジスタM1を含まないという点を除いて、図7に記載されているシフトレジスタユニット10と基本的に同一であり、その具体的な構造については、シフトレジスタユニット10の第4〜第17のトランジスタM4〜M17、第1のキャパシタンスC1及び第2のキャパシタンスC2に対する上述記載を参照することができるため、ここではその説明を省略する。
なお、本開示の各実施形態の記載では、第1のノードQ、第2のノードQB、制御ノードH及び漏電防止ノードOFFは実際に存在する部品を示すものではなく、回路図における電気的接続の合流点を示すものである。
なお、本開示の実施形態で用いられるトランジスタはいずれも薄膜トランジスタ、電界効果トランジスタ、又は他の同じ特性を有するスイッチングデバイスであってもよく、本開示の実施形態ではいずれも薄膜トランジスタを例にして説明する。ここで用いられるトランジスタのソースとドレインは構造的に対称的であってもよいため、そのソースとドレインは構造的に相違がなくてもよい。本開示の実施形態では、トランジスタのゲート以外の2つの極を区別するために、一方の極を第1極とし、他方の極を第2極として直接記載されている。
また、本開示の実施形態におけるトランジスタについては、いずれもN型トランジスタを例にして説明するが、この場合、トランジスタの第1極はドレインであり、第2極はソースである。なお、本開示はこれらに限定されない。例えば、本開示の実施形態によるシフトレジスタユニット10における1つ又は複数のトランジスタは、第1極がソースであり、第2極がドレインであるP型トランジスタを用いてもよく、選択されたタイプのトランジスタの各極が、本開示の実施形態における相応のトランジスタの各極を参照して相応に接続され、相応の電圧端子が対応する高電圧又は低電圧を提供するようにすればよい。N型トランジスタを用いる場合、薄膜トランジスタの活性層として酸化インジウムガリウム亜鉛（Indium Gallium Zinc Oxide、即ちIGZO）を用いることができ、低温ポリシリコン（Low Temperature Poly Silicon、即ちLTPS）又はアモルファスシリコン（例えば、水素化アモルファスシリコン）を用いたときよりも、トランジスタのサイズを効率的に小さくし、漏れ電流を防止することができる。
図12は本開示のいくつかの実施形態によるシフトレジスタユニットの信号タイミングチャートである。以下では、図12に示されている信号タイミングチャートを組み合わせて、図7に示されているシフトレジスタユニット10の動作原理を説明する。ここでは、各トランジスタがN型トランジスタである場合を例にして説明するが、本開示の実施形態はこれに限定されない。
図12及び以下の説明では、1F、2F、3F、4Fはそれぞれ第1フレーム、第2フレーム、第3フレーム、第4フレームのタイミングを示す。Displayは1フレームの表示期間を示し、Blankは1フレームのブランキング期間を示す。STU1、STU2、VDD_A、VDD_B、CLKA、CLKB、CLKC、CLKD、Out、CR等は、相応の信号端子を示すためにも、相応の信号を示すためにも用いられる。以下の各実施形態においても同様であるため、その説明を省略する。
初期段階0では、第2のクロック信号CLKBがハイレベルであり、第16のトランジスタM16がオンして第1のノードQをリセットし、第4のトランジスタM4がオンし、このとき、ブランキング入力信号STU1がローレベルであり、制御ノードHをリセットする。
表示期間Displayにおいて、第1段階1では、ブランキング入力信号STU1、表示入力信号STU2、第5の電圧VDD_Bはいずれもハイレベルである。第1段階1の期間に第2のクロック信号CLKBはハイレベルであり、このとき、第4のトランジスタM4と第16のトランジスタM16はいずれもオンし、制御ノードHがハイレベルに書き込まれて第1のキャパシタンスC1に記憶され、第2のクロック信号CLKBがローレベルになるとき、第16のトランジスタM16がオフするが、第7のトランジスタM7がオンしているため、表示プルアップ信号（例えば、表示プルアップ信号がハイレベルの信号である）が第7のトランジスタM7を介して第1のノードQに書き込まれ、第1のノードQにハイレベルが書き込まれる。例えば、表示入力信号STU2を表示プルダウン制御端子Con2に表示プルダウン信号として入力することにより、第3のトランジスタM3がオンし、第2のノードQBをローレベルにプルダウンする。第14のトランジスタM14もオンし、第1のノードQのレベルがハイレベルであるため、第15のトランジスタM15がオンして、第2のノードQBをローレベルにプルダウンする。
例えば、当該シフトレジスタユニットが長時間動作した後、シフトレジスタユニットの各回路におけるトランジスタの閾値電圧がドリフト（例えば、ポジティブドリフト）しやすく、第15のトランジスタM15のポジティブドリフトが大きい場合、第15のトランジスタM15によって第2のノードQBを引き下げることが困難であるが、第3のトランジスタM3によって第2のノードQBを表示段階で速やかに引き下げることができ、第1のノードQのハイレベル書き込み能力を高めることができる。第8のトランジスタM8及び第9のトランジスタM9は第1のノードQのハイレベルによってオンし、シフト信号出力端子CR及び画素信号出力端子Outに第4のクロック信号CLKDを出力する。このとき、第4のクロック信号CLKDはローレベルであるため、シフト信号出力端子CR及び画素信号出力端子Outはいずれもローレベルを出力する。第1段階1では、第1のキャパシタンスC1がハイレベルの信号を記憶しており、ブランキング期間において用いるために1フレームの表示期間が終了するまで維持される。
第2段階2では、第1のノードQがハイレベルのままであり、第8のトランジスタM8及び第9のトランジスタM9がオンしたままである。第4のクロック信号CLKDがハイレベルになり、シフト信号出力端子CR及び画素信号出力端子Outはいずれもハイレベルの信号を出力し、第2のキャパシタンスC2のカップリング（又はブートストラップ）作用により、第1のノードQの電位がさらに上昇し、第8のトランジスタM8及び第9のトランジスタM9が十分にオンして、第4のクロック信号CLKDのハイレベルをシフト信号出力端子CR及び画素信号出力端子Outに出力する。
第3段階3では、第4クロック信号CLKDがローレベルになり、第2のキャパシタンスC2のカップリング作用により第1のノードQの電位が低下するがハイレベルを依然として維持し、第8のトランジスタM8及び第9のトランジスタM9がオンしたままであり、第4のクロック信号CLKDのローレベルをシフト信号出力端子CR及び画素信号出力端子Outに出力して、出力信号のリセットを完成する。
第4の段階4では、表示リセット信号STD（図示せず）がハイレベルであり、第17のトランジスタM17がオンして、第1のノードQをリセットし、第1のノードQがローレベルになる。第15のトランジスタM15はオフし、オンされた第14のトランジスタM14によって第2のノードQBがハイレベルにプルアップされる。第10のトランジスタM10は第2のノードQBのハイレベルによってオンして、プルアップノードQのノイズをさらに低減する。第11のトランジスタM11と第12のトランジスタM12も第2のノードQBのハイレベルによってオンして、シフト信号出力端子CR及び画素信号出力端子Outのノイズを低減する。
上記の各段階では、第1のクロック信号CLKAがローレベルのままであるため、第6のトランジスタM6はオフ状態にあり、制御ノードHと第1のノードQとが隔離され、制御ノードHのレベルが表示期間の出力信号に影響を与えることが回避される。
例えば、図12に示すように、第1のノードQのレベルが塔状の波形を呈し、シフト信号出力端子CRの出力信号のプルアップとリセットはいずれも第8のトランジスタM8により実現され、画素信号出力端子Outの出力信号のプルアップとリセットはいずれも第9のトランジスタM9により実現され、第11のトランジスタM11及び第12のトランジスタM12がシフト信号出力端子CR及び画素信号出力端子Outの出力信号に対しプルダウン補助の役割を果たすため、第11のトランジスタM11及び第12のトランジスタM12の体積を小さくすることができ、回路レイアウトの面積を小さくするのに有利である。
ブランキング期間Blankにおいて、第5段階5では、第1のクロック信号CLKA、第3のクロック信号CLKC、及び第5の電圧VDD_Bがハイレベルである。制御ノードHは表示期間に書き込まれたハイレベルを維持し、第5のトランジスタM5はオンする。第6のトランジスタM6は第1のクロック信号CLKAのハイレベルによってオンし、第3のクロック信号CLKCを、第5のトランジスタM5及び第6のトランジスタM6を順に介して第1のノードQに書き込み、第1のノードQをハイレベルにする。第1のトランジスタM1は第1のクロック信号CLKAのハイレベルによってオンし、第2のノードQBをローレベルにプルダウンする。第14のトランジスタM14もオンし、第1のノードQのレベルがハイレベルであるため、第15のトランジスタM15がオンし、第2のノードQBをローレベルにプルダウンする。
例えば、当該シフトレジスタユニットが長時間動作した後、シフトレジスタユニットの各回路におけるトランジスタの閾値電圧がドリフト（例えば、ポジティブドリフト）しやすく、第15のトランジスタM15のポジティブドリフトが大きい場合、第15のトランジスタM15によって第2のノードQBを引き下げることが困難であるが、第1のトランジスタM1によって第2のノードQBをブランキング段階で速やかに引き下げることができ、第1のノードQのハイレベル書き込み能力を高めることができる。第8のトランジスタM8及び第9のトランジスタM9は第1のノードQのハイレベルによってオンし、シフト信号出力端子CR及び画素信号出力端子Outに第4のクロック信号CLKDを出力する。このとき、第4のクロック信号CLKDはローレベルであるため、シフト信号出力端子CR及び画素信号出力端子Outはいずれもローレベルを出力する。
第6段階6では、第1のクロック信号CLKAがローレベルになり、第6のトランジスタM6がオフして、第1のノードQが第6のトランジスタM6を通じて漏電しないようにする。このとき、第1のトランジスタM1もオフする。プルアップ段階でQがハイレベルのままであるため、第8のトランジスタM8及び第9のトランジスタM9はオンしたままであり、第4のクロック信号CLKDがハイレベルになるとき、シフト信号出力端子CR及び画素信号出力端子Outはいずれもハイレベルの信号を出力し、第2のキャパシタンスC2のカップリング作用により第1のノードQの電位がさらに上昇し、第8のトランジスタM8及び第9のトランジスタM9が十分にオンし、第4のクロック信号CLKDのハイレベルをシフト信号出力端子CR及び画素信号出力端子Outに出力する。
第7段階7では、第4クロック信号CLKDがローレベルになり、第2のキャパシタンスC2のカップリング作用により第1のノードQの電位が低下するがハイレベルを依然として維持し、第8のトランジスタM8及び第9のトランジスタM9がオンしたままであり、第4のクロック信号CLKDのローレベルをシフト信号出力端子CR及び画素信号出力端子Outに出力して、出力信号のリセットを完成する。
第8段階8（ブランキング期間Blankの終期）では、第2のクロック信号CLKBがハイレベルであり、第4のトランジスタM4と第16のトランジスタM16がオンして、制御ノードH及び第1のノードQをリセットする。このようにすれば、制御ノードHがハイレベルに維持される時間を短くして、制御ノードHに接続されるトランジスタの閾値電圧がドリフト（例えば、ポジティブドリフト）するリスクを低減し、当該回路の信頼性を向上させるのに役に立つ。
当該実施形態において、第1のトランジスタM1はブランキング期間Blankに第1のノードQのハイレベル書き込み能力を高めることができ、第3のトランジスタM3は、表示期間Displayに第1のノードQのハイレベル書き込み能力を高めることができ、これにより回路内のトランジスタの閾値電圧がドリフト（例えば、ポジティブドリフト）して出力信号に影響を与えることを防止でき、回路の信頼性を向上させることができる。各フレームのタイミングにおいて、第1のトランジスタM1及び第3のトランジスタM3は、第2のノードQBに接続されたトランジスタのポジティブドリフト現象を減らすオン区間を1回ずつ有する。
図13は図4Bに示されているシフトレジスタユニットのさらに別の具体的な実施例の回路図である。図13を参照すると、当該実施形態におけるシフトレジスタユニット10は、より多くの漏電防止回路及び2つの画素信号出力端子をさらに含むという点を除いて、図9に記載されているシフトレジスタユニット10と基本的に同一である。図9に示されているシフトレジスタユニット10と比較して、図13におけるシフトレジスタユニット10は、複数のトランジスタM20、M21_a、M21_b、M22、M23、M11_b、M12_b、M24_a、M24_b等をさらに含む。
例えば、図13に示すように、当該実施形態におけるシフトレジスタユニット10は、2つの画素信号出力端子（第1の画素信号出力端子Out1及び第2の画素信号出力端子Out2）を含む。当該実施形態におけるシフトレジスタユニット10において、第11のトランジスタM11及びトランジスタM11_bがシフト信号出力端子CRのノイズ低減に用いられ、第12のトランジスタM12及びトランジスタM12_bが第1の画素信号出力端子Out1のノイズ低減に用いられ、トランジスタM24_a及びトランジスタM24_bが第2の画素信号出力端子Out2のノイズ低減に用いられる。第11のトランジスタM11、第12のトランジスタM12及びトランジスタM24_aのゲートはいずれも第1第2のノードQB_Aに接続され、トランジスタM11_b、M12_b及びM24_bはいずれも第2第2のノードQB_Bに接続される。第1のトランジスタM1、第3のトランジスタM3、第13のトランジスタM13、及び第15のトランジスタM15は第1第2のノードQB_Aのレベルを制御し、同様に、トランジスタM20、M22、M23、及び第14のトランジスタM14は第2第2のノードQB_Bのレベルを制御する。
例えば、第1の画素信号出力端子Out1の接続方式は前述の画素信号出力端子Outと類似している。第2の画素信号出力端子Out2は第25のトランジスタM25の第2極に接続され、第25のトランジスタM25のゲートは第1のノードQに接続され、第25のトランジスタM25の第1極は第5のクロック信号端子CLKEに接続される。トランジスタM24_aのゲートは第1第2のノードQB_Aに接続され、トランジスタM24_aの第1極は第2の画素信号出力端子Out2に接続され、トランジスタM24_aの第2極は第3の電圧端子VGL2に接続されて第3の電圧を受信する。トランジスタM24_bのゲートは第2第2のノードQB_Bに接続され、トランジスタM24_bの第1極は第2の画素信号出力端子Out2に接続され、トランジスタM24_bの第2極は第3の電圧端子VGL2に接続されて第3の電圧を受信する。
図14は本開示のいくつかの実施形態による別のシフトレジスタユニットの信号タイミングチャートである。第1のノードQがハイレベルである場合、第9のトランジスタM9と第25のトランジスタM25がオンし、第4のクロック信号端子CLKDの第4のクロック信号が第1の画素信号出力端子Out1に出力され、第5のクロック信号端子CLKEの第5のクロック信号が第2の画素信号出力端子Out2に出力される。例えば、1つの例では、第4のクロック信号端子CLKDと第5のクロック信号端子CLKEにより提供されるクロック信号が同一であるため、第1の画素信号出力端子Out1と第2の画素信号出力端子Out2から出力される信号が同一であり、駆動能力をさらに向上させる。例えば、別の例では、そのタイミングチャートは図14に示すように、第4のクロック信号端子CLKDと第5のクロック信号端子CLKEにより提供される信号が異なり、これにより、第1の画素信号出力端子Out1と第2の画素信号出力端子Out2が出力する信号が異なり、画素ユニットに複数種類の駆動信号を提供するようにする。
なお、図13に示されているシフトレジスタユニット10における残りの各トランジスタの接続方式及び機能は、図9に示されているシフトレジスタユニット10における残りの各トランジスタの接続方式及び機能と類似しており、当該シフトレジスタユニット10の動作原理は前述のシフトレジスタユニット10の動作原理と類似しており、当業者であれば理解できるため、ここではその説明を省略する。
本開示の少なくとも1つの実施形態は、ブランキング入力回路、表示入力回路、出力回路、第1の制御回路及び第3の制御回路を備えるシフトレジスタユニットを提供する。前記ブランキング入力回路は、ブランキング入力信号に応じて、1フレームのブランキング期間にブランキングプルアップ信号を第1のノードに入力する。前記表示入力回路は、表示入力信号に応答して、1フレームの表示期間に表示プルアップ信号を前記第1のノードに入力する。前記出力回路は、前記第1のノードのレベルの制御によって複合出力信号を出力端子に出力する。前記第1の制御回路は、前記第1のノードのレベルの制御によって前記第2のノードのレベルを制御する。前記第3の制御回路は、表示プルダウン制御信号に応答して前記第2のノードのレベルを制御する。
図15は本開示のいくつかの実施形態によるシフトレジスタユニットの具体的な実施例の回路図である。図15を参照すると、当該実施形態におけるシフトレジスタユニット10は、第2の制御回路600（第1のトランジスタM1）を含まないという点を除いて、図7に記載されているシフトレジスタユニット10と基本的に同一である。当該シフトレジスタユニットは第1のトランジスタM1を含まず、即ち、ブランキング期間において、他のトランジスタを通じて第2のノードQBをプルダウンすることはなく、第1の制御回路500（第13のトランジスタM13、第14のトランジスタM14、第15のトランジスタM15）のみを通じて第2のノードQBをプルダウンする。当該シフトレジスタユニットは、表示期間において第3の制御回路700（第3のトランジスタM3）及び第1の制御回路500を通じて共に第2のノードQBをプルダウンすることにより、トランジスタの閾値電圧がドリフト（例えば、ポジティブドリフト）した後に表示期間の出力信号に影響を与えることを防止でき、回路の信頼性を向上させ、表示品質の向上にも役に立つ。当該シフトレジスタユニット10の動作原理は、図7に記載されているシフトレジスタユニット10と基本的に同一であるため、ここではその説明を省略する。
本開示の少なくとも1つの実施形態はゲート駆動回路をさらに提供する。当該ゲート駆動回路は、本開示のいずれかの実施形態に記載のシフトレジスタユニットを含む。当該ゲート駆動回路は、回路構造が簡単であり、トランジスタの閾値電圧がドリフトして出力信号に影響を与えることを防止でき、回路の信頼性を向上させることができる。
図16は本開示のいくつかの実施形態によるゲート駆動回路の概略ブロック図である。図16を参照すると、当該ゲート駆動回路20は、縦続接続された複数のシフトレジスタユニット（A1、A2、A3、A4等）を含む。複数のシフトレジスタユニットの数は限定されず、実際の必要に応じて決めることができる。例えば、シフトレジスタユニットは本開示のいずれかの実施形態に記載のシフトレジスタユニット10を用いる。例えば、ゲート駆動回路20において、シフトレジスタユニットの一部又は全部は、本開示のいずれかの実施形態に記載のシフトレジスタユニット10を用いてもよい。例えば、当該ゲート駆動回路20は、線順次走査駆動機能を実現するために、薄膜トランジスタと同様のプロセスにより表示装置のアレイ基板上に直接集積されてもよい。
例えば、各シフトレジスタユニットは、ブランキング入力信号端子STU1、表示入力信号端子STU2、第1〜第4のクロック信号端子CLKA〜CLKD、表示リセット信号端子STD、シフト信号出力端子CR、画素信号出力端子Outなどを有する。例えば、第1段を除いて、各段のシフトレジスタユニットのブランキング入力信号端子STU1は、隣接する上段のシフトレジスタユニットのシフト信号出力端子CRに接続される。例えば、第1段と第2段を除いて、各段のシフトレジスタユニットの表示入力信号端子STU2は、上2段のシフトレジスタユニットのシフト信号出力端子CRに接続される。例えば、最後の2段を除いて、各段のシフトレジスタユニットの表示リセット信号端子STDは、下2段のシフトレジスタユニットのシフト信号出力端子CRに接続される。即ち、第1段のシフトレジスタユニットを除いて、第Q1段のシフトレジスタユニットのブランキング入力信号端子STU1は、第（Q1-1）段のシフトレジスタユニットのシフト信号出力端子CRに接続され、Q1は1より大きい整数である。例えば、第1段及び第2段のシフトレジスタユニットを除いて、第Q2段のシフトレジスタユニットの表示入力信号端子STU2は、第（Q2-2）段のシフトレジスタユニットのシフト信号出力端子CRに接続され、Q2は2より大きい整数である。例えば、最後の2段のシフトレジスタユニットを除いて、第Q3段のシフトレジスタユニットの表示リセット信号端子STDは、第（Q3＋2）段のシフトレジスタユニットのシフト信号出力端子CRに接続され、Q3は0より大きい整数である。
例えば、第1段のシフトレジスタユニットA1のブランキング入力信号端子STU1と表示入力信号端子STU2はトリガ信号線STUに接続され、第2段のシフトレジスタユニットA2の表示入力信号端子STU2もトリガ信号線STUに接続される。最後の2段のシフトレジスタユニットA3〜A4の表示リセット信号端子STDは、単独に設けられたリセット信号線に接続される。各シフトレジスタユニットの画素信号出力端子Outは、対応する行の画素ユニットに接続され、当該行の画素ユニットに駆動信号を出力する。
例えば、当該ゲート駆動回路20は、第1のサブクロック信号線CLK_1、第2のサブクロック信号線CLK_2、第3のサブクロック信号線CLK_3、及び第4のサブクロック信号線CLK_4をさらに含む。各段のシフトレジスタユニットと上記各サブクロック信号線との接続方式は以下の通りで、ここから類推もできる。
第4n-3段のシフトレジスタユニット（例えば、第1段のシフトレジスタユニットA1）の第4のクロック信号端子CLKDは第1のサブクロック信号線CLK_1に接続され、第4n-2段のシフトレジスタユニット（例えば、第2段のシフトレジスタユニットA2）の第4のクロック信号端子CLKDは第2のサブクロック信号線CLK_2に接続され、第4n-1段のシフトレジスタユニット（例えば、第3段のシフトレジスタユニットA3）の第4のクロック信号端子CLKDは第3のサブクロック信号線CLK_3に接続され、第4n段のシフトレジスタユニット（例えば、第4段のシフトレジスタユニットA4）の第4のクロック信号端子CLKDは第4のサブクロック信号線CLK_4に接続される。ここで、nは0より大きい整数である。
例えば、当該ゲート駆動回路20は、第5のサブクロック信号線CLK_5と第6のサブクロック信号線CLK_6をさらに含む。各段のシフトレジスタユニットと上記各サブクロック信号線との接続方式は以下の通りで、ここから類推もできる。
第2m-1段のシフトレジスタユニット（例えば、第1段のシフトレジスタユニットA1と第3段のシフトレジスタユニットA3）の第2のクロック信号端子CLKBは第5のサブクロック信号線CLK_5に接続され、第2m-1段のシフトレジスタユニットの第3クロック信号端子CLKCは第6のサブクロック信号線CLK_6に接続される。第2m段のシフトレジスタユニット（例えば、第2段のシフトレジスタユニットA2と第4段のシフトレジスタユニットA4）の第2のクロック信号端子CLKBは第6のサブクロック信号線CLK_6に接続され、第2m段のシフトレジスタユニットの第3のクロック信号端子CLKCは第5のサブクロック信号線CLK_5に接続される。ここで、mは0より大きい整数である。
例えば、当該ゲート駆動回路20は、各段のシフトレジスタユニットの第1のクロック信号端子CLKAに接続される第7のサブクロック信号線CLK_7をさらに含む。
例えば、当該ゲート駆動回路20において、第k＋1段のシフトレジスタユニットのブランキング入力信号端STU1は第k段のシフトレジスタユニットのシフト信号出力端子CRに接続される。ここで、kは0より大きい整数である。
例えば、当該ゲート駆動回路20はタイミングコントローラT-CONをさらに含んでもよく、タイミングコントローラT-CONは例えば各段のシフトレジスタユニットに上記各クロック信号を提供し、さらにトリガ信号及びリセット信号を提供するように構成されてもよい。なお、タイミングコントローラT-CONが提供する複数のクロック信号同士の位相関係は実際の必要に応じて決めることができる。異なる例では、異なる配置に基づいてより多くのクロック信号を提供することもできる。例えば、当該ゲート駆動回路20は、各段のシフトレジスタユニットに複数の電圧信号を提供するための複数の電圧線をさらに含む。
例えば、当該ゲート駆動回路20を用いて表示パネルを駆動する場合、当該ゲート駆動回路20を表示パネルの一方の側に設けることができる。例えば、当該表示パネルは複数行のゲート線を含み、ゲート駆動回路20における各段のシフトレジスタユニットの画素信号出力端子Outは、駆動信号を出力するために複数行のゲート線にそれぞれ接続されることができる。もちろん、表示パネルの両側に当該ゲート駆動回路20をそれぞれ設けて、双方向駆動を実現することもでき、本開示の実施形態ではゲート駆動回路20の設置方式について限定しない。例えば、表示パネルの一方の側に奇数行のゲート線を駆動するためのゲート駆動回路20を設けて、表示パネルの他方の側に偶数行のゲート線を駆動するためのゲート駆動回路20を設けることができる。
図17は本開示のいくつかの実施形態によるゲート駆動回路の信号タイミングチャートである。当該信号タイミングチャートは図17に示されているゲート駆動回路20のタイミングであり、当該ゲート駆動回路20におけるシフトレジスタユニットは図7に示されているシフトレジスタユニット10である。ゲート駆動回路20の動作原理については、本開示の実施形態におけるシフトレジスタユニット10に関する相応の記載を参照することができ、ここではその説明を省略する。
ゲート駆動回路20における各段のシフトレジスタユニット10は、最終段のシフトレジスタユニット10が駆動信号を出力してから1フレーム分の表示が完了するまで、表示期間に駆動信号を1段ずつ出力する。ブランキング期間において、第n段のシフトレジスタユニット10のシフト信号出力端子CRはハイレベルの信号を出力し（シフト信号出力端子CRと画素信号出力端子Outは出力信号が同一である）、当該ハイレベルの信号を第n＋1段のシフトレジスタユニット10のブランキング入力信号としてブランキング入力信号端STU1に入力し、第n＋1段のシフトレジスタユニット10の制御ノードHを充電し、これにより第n＋1段のシフトレジスタユニット10のシフト信号出力端子CRが次のフレームのブランキング期間にハイレベルの信号を出力する。
奇数段のシフトレジスタユニット10の第2のクロック信号端子CLKBは第5のサブクロック信号線CLK_5に接続され、偶数段のシフトレジスタユニット10の第2のクロック信号端子CLKBは第6のサブクロック信号線CLK_6に接続される。図17を参照すると、第5のサブクロック信号CLK_5と第6のサブクロック信号CLK_6は、各フレームのブランキング期間の終期に交互にハイレベルになり、奇数段と偶数段のシフトレジスタユニット10の第2のクロック信号端子CLKBに交互にハイレベルを入力することにより、奇数段と偶数段のシフトレジスタユニット10の制御ノードHと第1のノードQを交互にリセットする。第n段のシフトレジスタユニット10の第2のクロック信号端子CLKBがハイレベルである場合、第n＋1段のシフトレジスタユニット10の第3のクロック信号端子CLKCがハイレベルであり、このとき、第1のクロック信号端子CLKAがローレベルであり、第6のトランジスタM6がオフし、第n＋1段のシフトレジスタユニット10の第1のノードQが第3のクロック信号端子CLKCのハイレベルによって誤ってハイレベルを書き込んで異常出力が発生することはない。
図17を参照すると、、第1のサブクロック信号CLK_1、第2のサブクロック信号CLK_2、第3のサブクロック信号CLK_3、及び第4のサブクロック信号CLK_4は1フレームの表示期間における波形が有効パルス幅の50%ずつ順次重なっており、各フレームのブランキング期間における波形が順次シフトしている。第1段〜第4段のシフトレジスタユニットA1〜A4の画素信号出力端子Outの出力信号Out＜1＞、Out＜2＞、Out＜3＞、Out＜4＞は1フレームの表示期間における波形が有効パルス幅の50%ずつ順次重なっており、各フレームのブランキング期間における波形が順次シフトしている。当該ゲート駆動回路20は表示期間内の出力信号が重なり合うため、プリチャージ機能を実現でき、画素回路の充電時間を短縮でき、高リフレッシュレート化に有利である。
なお、本開示の各実施形態においてゲート駆動回路20は、図16に記載されている縦続接続方式に限定されず、任意の適用可能な縦続接続方式であってもよい。縦続接続方式又はクロック信号が変更されるとき、第1段〜第4段のシフトレジスタユニットA1〜A4の画素信号出力端子Outの出力信号Out＜1＞、Out＜2＞、Out＜3＞、Out＜4＞の表示期間内における波形の重なり部分も、例えば33%の重なり又は0%の重なり（即ち重ならない）になるように、様々な応用の必要を満たすために変化する。
図18は本開示のいくつかの実施形態による別のゲート駆動回路の信号タイミングチャートである。当該信号タイミングチャートは図16に示されているゲート駆動回路20のタイミングであり、当該ゲート駆動回路20におけるシフトレジスタユニットは図13に示されているシフトレジスタユニット10である。ゲート駆動回路20の動作原理については、前述の内容を参照することができるため、ここではその説明を省略する。
当該ゲート駆動回路20は、第8のサブクロック信号線CLK_8、第9のサブクロック信号線CLK_9、第10のサブクロック信号線CLK_10、及び第11のサブクロック信号線CLK_11（図16には示されていない）をさらに含む。第4n-3段のシフトレジスタユニット（例えば、第1段のシフトレジスタユニットA1）の第5のクロック信号端子CLKEは第8のサブクロック信号線CLK_8に接続され、第4n-2段のシフトレジスタユニット（例えば、第2段のシフトレジスタユニットA2）の第5のクロック信号端子CLKEは第9のサブクロック信号線CLK_9に接続され、第4n-1段のシフトレジスタユニット（例えば、第3段のシフトレジスタユニットA3）の第5のクロック信号端子CLKEは第10のサブクロック信号線CLK_10に接続され、第4n段のシフトレジスタユニット（例えば、第4段のシフトレジスタユニットA4）の第5のクロック信号端子CLKEは第11のサブクロック信号線CLK_11に接続される。ここで、nは0より大きい整数である。
図18を参照すると、第1〜第4段のシフトレジスタユニットA1〜A4の第2の画素信号出力端子Out2の出力信号Out2＜1＞、Out2＜2＞、Out2＜3＞、Out2＜4＞は1フレームの表示期間内における波形が、それぞれ第1の画素信号出力端子Out1の出力信号Out1＜1＞、Out1＜2＞、Out1＜3＞、Out1＜4＞の波形と同一であり、各フレームのブランキング期間内において順次にシフトし、第1の画素信号出力端子Out1の出力信号Out1＜1＞、Out1＜2＞、Out1＜3＞、Out1＜4＞の波形と異なり、様々な応用の必要を満たす。
本開示の少なくとも1つの実施形態は表示装置をさらに提供する。当該表示装置は、本開示のいずれかの実施形態に記載のゲート駆動回路を含む。当該表示装置におけるゲート駆動回路は、回路構造が簡単であり、トランジスタの閾値電圧がドリフトして出力信号に影響を与えることを防止でき、回路の信頼性を向上させることができる。
図19は本開示のいくつかの実施形態による表示装置の概略ブロック図である。図19を参照すると、表示装置30は本開示のいずれかの実施形態に記載のゲート駆動回路20を含む。例えば、表示装置30は、OLED表示パネル、OLEDテレビ、OLEDディスプレイなどであってもよく、他の適用可能な、表示機能を有する製品又は部品であってもよく、本開示の実施形態ではこれについて限定しない。表示装置30の技術効果については、上記実施形態におけるシフトレジスタユニット10及びゲート駆動回路20に関する相応の記載を参照することができるため、ここではその説明を省略する。
例えば、1つの例では、表示装置30は表示パネル3000、ゲートドライバ3010、タイミングコントローラ3020及びデータドライバ3030を含む。表示パネル3000は、複数の走査線GLと複数のデータ線DLとの交差によって限定される複数の画素ユニットPを含み、ゲートドライバ3010は複数の走査線GLを駆動し、データドライバ3030は複数のデータ線DLを駆動し、タイミングコントローラ3020は、表示装置30の外部から入力される画像データRGBを処理し、処理された画像データRGBをデータドライバ3030に提供するとともに、ゲートドライバ3010及びデータドライバ3030を制御するための走査制御信号GCS及びデータ制御信号DCSを、ゲートドライバ3010及びデータドライバ3030に出力する。
例えば、ゲートドライバ3010は上記実施形態のいずれかによるゲート駆動回路20を含む。ゲート駆動回路20における複数のシフトレジスタユニット10の画素信号出力端子Outは複数の走査線GLに対応して接続される。複数の走査線GLは複数行に配列された画素ユニットPに対応して接続される。ゲート駆動回路20における各段のシフトレジスタユニット10の画素信号出力端子Outは複数の走査線GLに信号を順次出力することにより、表示パネル3000における複数行の画素ユニットPが表示期間に線順次走査を実現し、ブランキング期間に補償検出を実現する。例えば、ゲートドライバ3010は半導体チップとして実現されてもよく、表示パネル3000に集積してGOA回路を構成してもよい。
例えば、データドライバ3030は、基準ガンマ電圧を用いて、タイミングコントローラ3020からの複数のデータ制御信号DCSに基づいてタイミングコントローラ3020から入力されたデジタル画像データRGBをデータ信号に変換する。データドライバ3030は複数のデータ線DLに、変換されたデータ信号を提供する。例えば、データドライバ3030は半導体チップとして実現されてもよい。
例えば、タイミングコントローラ3020は、外部から入力された画像データRGBを表示パネル3000のサイズ及び解像度に合わせるように処理し、処理後の画像データをデータドライバ3030に提供する。タイミングコントローラ3020は、表示装置30の外部から入力される同期信号（例えば、ドットクロックDCLK、データイネーブル信号DE、水平同期信号Hsync、垂直同期信号Vsync）を用いて、複数の走査制御信号GCS及び複数のデータ制御信号DCSを生成する。タイミングコントローラ3020は、ゲートドライバ3010及びデータドライバ3030の制御に用いるために、生成した走査制御信号GCS及びデータ制御信号DCSをそれぞれゲートドライバ3010及びデータドライバ3030に提供する。
当該表示装置30は、例えば信号復号回路、電圧変換回路等の他の部品をさらに含んでもよく、これらの部品は、例えば従来の常規部品を用いることができ、ここでは詳細な記載を省略する。
本開示の少なくとも1つの実施形態は、本開示のいずれかの実施形態によるシフトレジスタユニットを駆動するために使用され得るシフトレジスタユニットの駆動方法をさらに提供し、例えば、当該駆動方法は図1A及び図2に示されているシフトレジスタユニットを駆動することができる。当該駆動方法により、トランジスタの閾値電圧がドリフトして出力信号に影響を与えることを防止でき、回路の信頼性を向上させることができる。
例えば、1つの例では、当該シフトレジスタユニット10の駆動方法は、以下の動作を含む。
1フレーム（即ち、1画面）の表示期間において、
表示入力回路200が表示入力信号に応答して表示プルアップ信号を第1のノードQに入力する第1プルアップ段階と、
出力回路300が第1のノードQのレベルの制御によって複合出力信号を出力端子Outに出力する第1出力段階と、を含み、
1フレームのブランキング期間において、
ブランキング入力回路100がブランキング入力信号に基づいてブランキングプルアップ信号を第1のノードQに入力し、第2の制御回路600がブランキングプルダウン制御信号に応答して第2のノードQBのレベルを制御する第2プルアップ段階と、
出力回路300が第1のノードQのレベルの制御によって複合出力信号を出力端子Outに出力する第2出力段階と、を含む。
例えば、別の例では、シフトレジスタユニット10が第3の制御回路700を含む場合、当該シフトレジスタユニット10の駆動方法の第1プルアップ段階は、
第3の制御回路700が表示プルダウン制御信号に応答して第2のノードQBのレベルを制御することをさらに含む。
本開示の少なくとも1つの実施形態は、本開示のいずれかの実施形態によるシフトレジスタユニットを駆動するために使用され得る別のシフトレジスタユニットの駆動方法をさらに提供し、例えば、当該駆動方法は図1Bに示されているシフトレジスタユニットを駆動することができる。当該駆動方法により、トランジスタの閾値電圧がドリフトして出力信号に影響を与えることを防止でき、回路の信頼性を向上させることができる。
例えば、1つの例では、当該シフトレジスタユニット10の駆動方法は、以下の動作を含む。
1フレーム（即ち、1画面）の表示期間において、
表示入力回路200が表示入力信号に応答して表示プルアップ信号を第1のノードQに入力し、第3の制御回路700が表示プルダウン制御信号に応答して第2のノードQBのレベルを制御する第1プルアップ段階と、
出力回路300が第1のノードQのレベルの制御によって複合出力信号を出力端子Outに出力する第1出力段階と、を含み、
1フレームのブランキング期間において、
ブランキング入力回路100がブランキング入力信号に基づいてブランキングプルアップ信号を第1のノードQに入力する第2プルアップ段階と、
出力回路300が第1のノードQのレベルの制御によって複合出力信号を出力端子Outに出力する第2出力段階と、を含む。
なお、当該駆動方法の詳細な説明及び技術効果については、本開示の実施形態におけるシフトレジスタユニット10及びゲート駆動回路20に対する相応の説明を参照することができ、ここではその説明を省略する。
また、以下の点について説明する。
（1）本開示の実施形態の図面は、本開示の実施形態に係る構造のみに関するものであり、他の構造については、一般的な設計を参照することができる。
（2）本開示の実施形態及び実施形態における特徴は競合しない場合、互いに組み合わせて新たな実施形態を得ることができる。
上述した内容は本開示の具体的な実施形態にすぎず、本開示の請求範囲はそれらに限定されず、記載の請求項の請求範囲を基準とするべきである。
１０ シフトレジスタユニット
２０ ゲート駆動回路
３０ 表示装置
１００ ブランキング入力回路
１１０ 充電サブ回路
１２０ 記憶サブ回路
１３０ 隔離サブ回路
２００ 表示入力回路
３００ 出力回路
４００ ノイズ低減回路
５００ 第１の制御回路
６００ 第２の制御回路
７００ 第３の制御回路
８００ ブランキングリセット回路
９００ 表示リセット回路
３０００ 表示パネル
３０１０ ゲートドライバ
３０２０ タイミングコントローラ
３０３０ データドライバ

Claims (30)

  1. ブランキング入力信号に基づいて、1フレームのブランキング期間にブランキングプルアップ信号を第1のノードに入力するブランキング入力回路と、
    表示入力信号に応答して、1フレームの表示期間に表示プルアップ信号を前記第1のノードに入力する表示入力回路と、
    前記第1のノードのレベルの制御によって複合出力信号を出力端子に出力する出力回路と、
    前記第1のノードのレベルの制御によって第2のノードのレベルを制御する第1の制御回路と、
    ブランキングプルダウン制御信号に応答して前記第2のノードのレベルを制御する第2の制御回路と、を含む
    シフトレジスタユニット。
  2. 表示プルダウン制御信号に応答して前記第2のノードのレベルを制御する第3の制御回路をさらに含む
    請求項1に記載のシフトレジスタユニット。
  3. 前記第2のノードのレベルの制御によって前記第1のノード及び前記出力端子のノイズを低減するノイズ低減回路をさらに含む
    請求項1又は2に記載のシフトレジスタユニット。
  4. 前記第2の制御回路は第1のトランジスタを含み、前記ブランキングプルダウン制御信号は第1のクロック信号を含み、
    前記第1のトランジスタのゲートが第1のクロック信号端子に接続されて第1のクロック信号を受信し、前記第1のトランジスタの第1極が前記第2のノードに接続され、前記第1のトランジスタの第2極が第1の電圧端子の第1の電圧を受信する
    請求項1〜3のいずれかに記載のシフトレジスタユニット。
  5. 前記第2の制御回路は第2のトランジスタをさらに含み、前記ブランキングプルダウン制御信号は第1の制御信号をさらに含み、
    前記第2のトランジスタのゲートが第1の制御信号端子に接続されて前記第1の制御信号を受信し、前記第2のトランジスタの第1極が前記第1のトランジスタの第2極に接続され、前記第2のトランジスタの第2極が前記第1の電圧端子に接続されて前記第1の電圧を受信する
    請求項4に記載のシフトレジスタユニット。
  6. 前記第3の制御回路は第3のトランジスタを含み、
    前記第3のトランジスタのゲートが表示プルダウン制御信号端子に接続されて前記表示プルダウン制御信号を受信し、前記第3のトランジスタの第1極が前記第2のノードに接続され、前記第3のトランジスタの第2極が第1の電圧端子に接続されて第1の電圧を受信する
    請求項2に記載のシフトレジスタユニット。
  7. 前記ブランキング入力回路は、
    第2のクロック信号に応答して前記ブランキング入力信号を制御ノードに入力する充電サブ回路と、
    前記充電サブ回路より入力された前記ブランキング入力信号を記憶する記憶サブ回路と、
    前記制御ノードのレベル及び第1のクロック信号の制御によって前記ブランキングプルアップ信号を前記第1のノードに入力する隔離サブ回路と、を含む
    請求項1〜3のいずれかに記載のシフトレジスタユニット。
  8. 前記充電サブ回路は第4のトランジスタを含み、前記第4トランジスタのゲートが第2のクロック信号端子に接続されて前記第2のクロック信号を受信し、前記第4のトランジスタの第1極がブランキング入力信号端子に接続されて前記ブランキング入力信号を受信し、前記第4のトランジスタの第2極が前記制御ノードに接続され、
    前記記憶サブ回路は第1のキャパシタンスを含み、前記第1のキャパシタンスの第1極が前記制御ノードに接続され、前記第1のキャパシタンスの第2極が第1の電圧端子に接続されて第1の電圧を受信し、
    前記隔離サブ回路は第5のトランジスタと第6のトランジスタを含み、前記第5のトランジスタのゲートが前記制御ノードに接続され、前記第5のトランジスタの第1極が前記ブランキングプルアップ信号を受信し、前記第5のトランジスタの第2極が前記第6のトランジスタの第1極に接続され、前記第6のトランジスタのゲートが第1のクロック信号端子に接続されて前記第1のクロック信号を受信し、前記第6のトランジスタの第2極が前記第1のノードに接続される
    請求項7に記載のシフトレジスタユニット。
  9. 前記第5のトランジスタの第1極と第3のクロック信号端子が接続されて前記ブランキングプルアップ信号として第3のクロック信号を受信する
    請求項8に記載のシフトレジスタユニット。
  10. 前記表示入力回路は第7のトランジスタを含み、
    前記第7のトランジスタのゲートが表示入力信号端子に接続されて前記表示入力信号を受信し、前記第7のトランジスタの第1極が前記表示プルアップ信号を受信し、前記第7のトランジスタの第2極が前記第1のノードに接続される
    請求項1〜9のいずれかに記載のシフトレジスタユニット。
  11. 前記第7のトランジスタの第1極と第2の電圧端子が接続されて前記表示プルアップ信号として第2の電圧を受信する
    請求項10に記載のシフトレジスタユニット。
  12. 前記出力回路は、少なくとも1つのシフト信号出力端子と、少なくとも1つの画素信号出力端子とを含む
    請求項3に記載のシフトレジスタユニット。
  13. 前記出力回路は第8のトランジスタと、第9のトランジスタと、第2のキャパシタンスとを含み、
    前記第8のトランジスタのゲートが前記第1のノードに接続され、前記第8のトランジスタの第1極が前記複合出力信号を受信し、前記第8のトランジスタの第2極が前記シフト信号出力端子に接続され、
    前記第9のトランジスタのゲートが前記第1のノードに接続され、前記第9のトランジスタの第1極が前記複合出力信号を受信し、前記第9のトランジスタの第2極が前記画素信号出力端子に接続され、
    前記第2のキャパシタンスの第1極が前記第1のノードに接続され、前記第2のキャパシタンスの第2極が前記第8のトランジスタの第2極に接続される
    請求項12に記載のシフトレジスタユニット。
  14. 前記第8のトランジスタの第1極と前記第4のクロック信号端子が接続されて前記複合出力信号として第4のクロック信号を受信し、
    前記第9のトランジスタの第1極と前記第4のクロック信号端子が接続されて前記複合出力信号として前記第4のクロック信号を受信する
    請求項13に記載のシフトレジスタユニット。
  15. 前記ノイズ低減回路は第10のトランジスタと、第11のトランジスタと、第12のトランジスタとを含み、
    前記第10のトランジスタのゲートが前記第2のノードに接続され、前記第10のトランジスタの第1極が前記第1のノードに接続され、前記第10のトランジスタの第2極が第1の電圧端子に接続されて第1の電圧を受信し、
    前記第11のトランジスタのゲートが前記第2のノードに接続され、前記第11のトランジスタの第1極が前記シフト信号出力端子に接続され、前記第11のトランジスタの第2極が前記第1の電圧端子に接続されて前記第1の電圧を受信し、
    前記第12のトランジスタのゲートが前記第2のノードに接続され、前記第12のトランジスタの第1極が前記画素信号出力端子に接続され、前記第12のトランジスタの第2極が第3の電圧端子に接続されて第3の電圧を受信する
    請求項12〜14のいずれかに記載のシフトレジスタユニット。
  16. 前記第1の制御回路は第13のトランジスタと、第14のトランジスタと、第15のトランジスタとを含み、
    前記第13のトランジスタのゲートが第1極と接続し、第4の電圧を受信するために第4の電圧端子に接続され、前記第13のトランジスタの第2極が前記第2のノードに接続され、
    前記第14のトランジスタのゲートが第1極と接続し、第5の電圧を受信するために第5の電圧端子に接続され、前記第14のトランジスタの第2極が前記第2のノードに接続され、
    前記第15のトランジスタのゲートが前記第1のノードに接続され、前記第15のトランジスタの第1極が前記第2のノードに接続され、前記第15のトランジスタの第2極が第1の電圧端子に接続されて第1の電圧を受信する
    請求項1〜3のいずれかに記載のシフトレジスタユニット。
  17. ブランキングリセット信号に応答して前記第1のノードをリセットするブランキングリセット回路をさらに含む
    請求項1〜3のいずれかに記載のシフトレジスタユニット。
  18. 前記ブランキングリセット回路は第16のトランジスタを含み、
    前記第16のトランジスタのゲートが前記ブランキングリセット信号を受信し、前記第16のトランジスタの第1極が前記第1のノードに接続され、前記第16のトランジスタの第2極が第1の電圧端子に接続されて第1の電圧を受信する
    請求項17に記載のシフトレジスタユニット。
  19. 前記第16のトランジスタのゲートと第2のクロック信号端子が接続されて前記ブランキングリセット信号として第2のクロック信号を受信する
    請求項18に記載のシフトレジスタユニット。
  20. 表示リセット信号に応答して前記第1のノードをリセットする表示リセット回路をさらに含む
    請求項1〜3のいずれかに記載のシフトレジスタユニット。
  21. 前記表示リセット回路は第17のトランジスタを含み、
    前記第17のトランジスタのゲートが表示リセット信号端子に接続されて前記表示リセット信号を受信し、前記第17のトランジスタの第1極が前記第1のノードに接続され、前記第17のトランジスタの第2極が第1の電圧端子に接続されて第1の電圧を受信する
    請求項21に記載のシフトレジスタユニット。
  22. ブランキング入力信号に基づいて、1フレームのブランキング期間にブランキングプルアップ信号を第1のノードに入力するブランキング入力回路と、
    表示入力信号に応答して、1フレームの表示期間に表示プルアップ信号を前記第1のノードに入力する表示入力回路と、
    前記第1のノードのレベルの制御によって複合出力信号を出力端子に出力する出力回路と、
    前記第1のノードのレベルの制御によって第2のノードのレベルを制御する第1の制御回路と、
    表示プルダウン制御信号に応答して前記第2のノードのレベルを制御する第3の制御回路と、を含む
    シフトレジスタユニット。
  23. 請求項1〜22のいずれかに記載のシフトレジスタユニットを含む、ゲート駆動回路。
  24. 第1のサブクロック信号線、第2のサブクロック信号線、第3のサブクロック信号線及び第4のサブクロック信号線をさらに含む、請求項23に記載のゲート駆動回路であって、
    前記シフトレジスタユニットが第4のクロック信号端子を含む場合、
    第4n-3段のシフトレジスタユニットの第4のクロック信号端子と前記第1のサブクロック信号線が接続され、
    第4n-2段のシフトレジスタユニットの第4のクロック信号端と前記第2のサブクロック信号線が接続され、
    第4n-1段のシフトレジスタユニットの第4のクロック信号端と前記第3のサブクロック信号線が接続され、
    第4n段のシフトレジスタユニットの第4のクロック信号端と前記第4のサブクロック信号線が接続され、
    nは0より大きい整数である
    請求項23に記載のゲート駆動回路。
  25. 第5のサブクロック信号線と第6のサブクロック信号線をさらに含み、
    前記シフトレジスタユニットが第2のクロック信号端子及び第3のクロック信号端子を含む場合、
    第2m-1段のシフトレジスタユニットの第2のクロック信号端子と前記第5のサブクロック信号線が接続され、第2m-1段のシフトレジスタユニットの第3のクロック信号端と前記第6のサブクロック信号線が接続され、
    第2m段のシフトレジスタユニットの第2のクロック信号端と前記第6のサブクロック信号線が接続され、第2m段のシフトレジスタユニットの第3のクロック信号端と前記第5のサブクロック信号線が接続され、
    mは0より大きい整数である
    請求項23又は24に記載のゲート駆動回路。
  26. 前記シフトレジスタユニットがブランキング入力信号端子とシフト信号出力端子を含む場合、第k＋1段のシフトレジスタユニットのブランキング入力信号端子と第k段のシフトレジスタユニットのシフト信号出力端子が接続され、kは0より大きい整数である
    請求項23〜25のいずれかに記載のゲート駆動回路。
  27. 前記シフトレジスタユニットが表示入力信号端子とシフト信号出力端子を含む場合、第k＋2段のシフトレジスタユニットの表示入力信号端子と第k段のシフトレジスタユニットのシフト信号出力端子が接続され、kは0より大きい整数である
    請求項23〜25のいずれかに記載のゲート駆動回路。
  28. 請求項23〜27のいずれかに記載のゲート駆動回路を含む、表示装置。
  29. 1フレームの前記表示期間において、
    前記表示入力回路が前記表示入力信号に応答して前記表示プルアップ信号を前記第1のノードに入力する第1プルアップ段階と、
    前記出力回路が前記第1のノードのレベルの制御によって前記複合出力信号を前記出力端子に出力する第1出力段階と、を含み、
    1フレームの前記ブランキング期間において、
    前記ブランキング入力回路が前記ブランキング入力信号に基づいて前記ブランキングプルアップ信号を前記第1のノードに入力し、前記第2の制御回路が前記ブランキングプルダウン制御信号に応答して前記第2のノードのレベルを制御する第2プルアップ段階と、
    前記出力回路が前記第1のノードのレベルの制御によって前記複合出力信号を前記出力端子に出力する第2出力段階と、を含む
    請求項1〜22のいずれかに記載のシフトレジスタユニットの駆動方法。
  30. 前記シフトレジスタユニットが第3の制御回路を含む場合、前記駆動方法の第1プルアップ段階は、
    前記第3の制御回路が表示プルダウン制御信号に応答して前記第2のノードのレベルを制御することをさらに含む
    請求項29に記載のシフトレジスタユニットの駆動方法。
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