WO2015122393A1 - アクティブマトリクス基板 - Google Patents

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雅裕 冨田
上田　直樹
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    • G09G2320/0214—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display with crosstalk due to leakage current of pixel switch in active matrix panels
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    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile

Definitions

  • the present invention relates to an active matrix substrate used for a display device or the like, and more particularly to an active matrix substrate including an oxide semiconductor TFT.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • Patent Document 1 describes a liquid crystal display device in which an active layer of a TFT is formed using an oxide semiconductor film such as InGaZnO (oxide composed of indium, gallium, and zinc). Such a TFT is referred to as an “oxide semiconductor TFT”.
  • oxide semiconductor TFT can be operated at a higher speed than an amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, and can be applied to a device that requires a large area. For this reason, oxide semiconductor TFTs are being used for display devices and the like as high-performance active elements that can be manufactured while suppressing the number of manufacturing steps and manufacturing costs.
  • the mobility of the oxide semiconductor is high, even if the size is reduced as compared with the conventional amorphous silicon TFT, it is possible to obtain the same or better performance. Therefore, when an active matrix substrate is manufactured using an oxide semiconductor TFT, the area occupied by the TFT in the pixel can be reduced and the pixel aperture ratio can be improved. As a result, it is possible to perform a bright display while suppressing the amount of light from the backlight, thereby realizing low power consumption.
  • a method of performing display by reducing the frequency of image rewriting can be used. For example, when displaying a still image, the image data can be rewritten at a frequency of once per second.
  • a driving method is called a pause driving method or a low-frequency driving method.
  • JP 2012-134475 A International Publication No. 2011/024499 JP 2012-74681 A
  • a source electrode of a TFT (hereinafter sometimes referred to as a pixel TFT) provided in each pixel in a display region is connected to a signal line, and a drain electrode is connected to the pixel electrode.
  • a pixel TFT When the pixel TFT is on, a pixel voltage is applied to the pixel electrode via the signal line. Further, during the period when the pixel TFT is off, the pixel voltage is held by the liquid crystal capacitor Clc, the auxiliary capacitor Ccs, or the like.
  • the potential of the drain electrode during the off period is not so high. For this reason, it is relatively easy to suppress the off-leakage current by using the oxide semiconductor TFT.
  • a frame region for arranging connection terminals and drive circuits is provided outside the display region.
  • drive circuits such as a gate driver and a source driver are monolithically (integrally) formed on a substrate in the frame region.
  • These monolithic drivers include, for example, a shift register configured using a plurality of TFTs (hereinafter sometimes referred to as peripheral circuit TFTs).
  • TFTs peripheral circuit TFTs
  • Patent Document 2 discloses a configuration of a monolithic gate driver including a plurality of shift registers each connected to a gate wiring.
  • the monolithic driver can be manufactured simultaneously with the pixel TFT, that is, using a process for manufacturing the pixel TFT.
  • the active layers of the pixel TFT and the peripheral circuit TFT are formed from an oxide semiconductor, the size of each TFT can be made relatively small. For this reason, it is possible to provide a monolithic driver including a plurality of peripheral circuit TFTs even in a narrow frame region. According to such a configuration, there is no need to mount an IC chip for a driver on a substrate as in the prior art, and it is possible to reduce the number of parts and the number of manufacturing processes. Further, since the driver can be arranged in a narrow area, the frame area can be narrowed.
  • peripheral circuit TFT Even when an oxide semiconductor TFT is used as the peripheral circuit TFT, it has been confirmed by the present inventor that off-leakage characteristics may deteriorate if the TFT size (especially the channel length) is designed to be small.
  • Some peripheral circuit TFTs have a drain potential magnitude (source-drain voltage) larger than that of the pixel TFT with respect to the source potential at the time of OFF. For this reason, in the peripheral circuit TFT, there is a possibility that the dielectric breakdown at the time of OFF, which was not a problem in the pixel TFT, occurs and the leakage current increases.
  • Patent Document 3 discloses a configuration in which these are offset structures so as to reduce the overlapping area between the gate electrode and the drain electrode. Has been.
  • a high breakdown voltage can be expected, since the gate electrode and the drain electrode are arranged so as to be shifted, there is a possibility of reducing the on-current.
  • an auxiliary gate electrode is required, the area of the TFT is increased, and when such a configuration is applied to the peripheral circuit TFT, it is difficult to realize a narrow frame.
  • the present invention has been made to solve the above-described problems, and an object thereof is to provide an active matrix substrate including an oxide semiconductor TFT excellent in pressure resistance.
  • An active matrix substrate includes a display area provided with a plurality of pixels and a frame area provided outside the display area, and a plurality of peripherals constituting a drive circuit in the frame area
  • the width of the drain connection region is smaller than the width of the source connection region.
  • the area of the drain connection region is smaller than the area of the source connection region.
  • the width of the drain electrode is smaller than the width of the source electrode.
  • the gate electrode is provided on the insulating layer.
  • the gate electrode is provided under the insulating layer.
  • the plurality of peripheral circuit TFTs are formed such that the source connection region and the drain connection region are asymmetrically formed, and the source connection region and the drain connection region are symmetrically formed. Peripheral circuit TFT.
  • the voltage applied to the drain electrode is configured to be 20 V or more in the off period of the peripheral circuit TFT in which the source connection region and the drain connection region are formed asymmetrically. .
  • the oxide semiconductor layer contains at least one element selected from the group consisting of In, Ga, and Zn.
  • the oxide semiconductor layer includes an In—Ga—Zn—O based semiconductor, and the In—Ga—Zn—O based semiconductor includes a crystalline portion.
  • high breakdown voltage can be realized in the oxide TFT provided on the active matrix substrate, and the off-leak current can be suppressed.
  • FIG. 1A is a plan view
  • FIG. 2B is a cross-sectional view taken along line xx in FIG.
  • FIG. 4 is a plan view for explaining the size relationship between widths and areas of a source connection region and a drain connection region of the TFT shown in FIGS.
  • FIG. 3 is a circuit diagram illustrating a monolithic gate driver according to the first embodiment. 3 is a diagram illustrating a bistable circuit included in the gate driver of Embodiment 1.
  • FIG. 4A and 4B are diagrams illustrating a configuration of a TFT according to Embodiment 2, in which FIG. 5A is a plan view, and FIG. 5B is a cross-sectional view taken along line xx of FIG. FIG.
  • FIGS. 4A and 4B are diagrams showing a configuration of a TFT according to Embodiment 3, wherein FIG. 5A is a plan view, and FIG. 5B is a cross-sectional view taken along line xx of FIG. It is a top view for demonstrating the magnitude relationship of the width
  • FIG. 10 is a plan view illustrating a configuration of a TFT according to a modified example of Embodiment 3. It is a top view which shows the structure of TFT of Embodiment 4, (a) and (b) show another form, respectively.
  • TFT substrate active matrix substrate
  • the active matrix substrate according to the embodiment of the present invention may be, for example, a vertical electric field mode (for example, VA (Vertical Alignment), TN (Twisted Nematic)) or a horizontal electric field mode (for example, IPS (In Plane Switching), FFS (Fringe Field Switching).
  • VA Vertical Alignment
  • TN Transmission Nematic
  • IPS In Plane Switching
  • FFS Ringe Field Switching
  • the liquid crystal display device operating in ()) is preferably used. Further, it is also suitably used in other display devices such as an organic EL display device.
  • the structure of the TFT formed on the active matrix substrate according to the embodiment of the present invention can also be applied to a power device (for example, a power supply circuit, a high voltage I / O device, etc.) configured using the TFT.
  • a power device for example, a power supply circuit, a high voltage I / O device, etc.
  • the active matrix substrate according to the embodiment of the present invention is provided with a display area and a frame area outside the display area.
  • a plurality of pixels are arranged in a matrix in the display area, and each of the plurality of pixels is provided with a pixel TFT as an active element.
  • a monolithic driver is provided in the frame region, a plurality of peripheral circuit TFTs constituting the monolithic driver are provided in the frame region.
  • FIG. 1 is a plan view showing a TFT 90 (peripheral circuit TFT) of a comparative example provided in the frame region.
  • the TFT 90 may be included in a shift register that forms a monolithic gate driver.
  • the TFT 90 may be an output buffer transistor whose drain is connected to a gate wiring.
  • the TFT 90 includes a gate electrode 92, a gate insulating layer (not shown) covering the gate electrode 92, and an island-shaped oxide semiconductor layer 94 provided to overlap the gate electrode 92 with the gate insulating layer interposed therebetween. have.
  • a source electrode 96 and a drain electrode 98 are connected to the oxide semiconductor layer 94, respectively.
  • the source electrode 96 and the drain electrode 98 are spaced apart from each other so that a channel region 94C is formed therebetween.
  • the source electrode 96 and the drain electrode 98 are provided as part of the source line 6 and the drain line 8 that extend linearly across the end of the oxide semiconductor layer 94, respectively.
  • a connection region between the source line 6 and the oxide semiconductor layer 94 (hereinafter also referred to as a source connection region Rs) is a region corresponding to the source electrode 96 of the TFT 90, and the drain line 8 and the oxide semiconductor.
  • a connection region with the layer 94 (hereinafter sometimes referred to as a drain connection region Rd) is a region corresponding to the drain electrode 98 of the TFT 90.
  • the channel region 94C of the TFT 90 is provided between the source connection region Rs and the drain connection region Rd, and the channel width is substantially equal to the width of the oxide semiconductor layer 94.
  • the width and the channel width of the oxide semiconductor layer are sometimes referred to as a direction (width direction) orthogonal to a direction from the source electrode to the drain electrode (sometimes referred to as a channel current direction).
  • the channel length means the dimension of the channel region in a direction parallel to the direction from the source electrode to the drain electrode.
  • the width of the source connection region Rs (or source electrode) and the width of the drain connection region (or drain electrode) mean the respective dimensions in the width direction.
  • each TFT 90 can be reduced. Therefore, a large number of TFTs 90 can be arranged in a relatively narrow area.
  • the TFT 90 having such a configuration has a large overlapping area between the drain electrode 98 and the oxide semiconductor layer 94, when the potential on the drain electrode side is high, the TFT is off (the gate voltage Vg applied to the gate voltage 92). In a state where the voltage is less than the threshold voltage Vth), a leakage current may flow between the source and the drain.
  • Peripheral circuit TFTs included in the gate driver include those to which a higher drain voltage is applied at the time of turning off than the pixel TFTs.
  • a high voltage is applied to the drain electrode 98 side in the off period of the TFT 90, capacitive coupling is generated between the oxide semiconductor layer 94 and the drain electrode 98, whereby the channel region 94C of the oxide semiconductor layer 94 is activated. This is considered to increase the leakage current.
  • the present inventor has determined the width or area of the connection region (source connection region Rs) between the drain electrode and the oxide semiconductor layer in the peripheral circuit TFT as the connection region (drain connection region Rd) between the source electrode and the oxide semiconductor layer. ) was considered to be smaller than the width or area.
  • This configuration can be realized, for example, by setting the width of the drain electrode smaller than the width of the source electrode.
  • the source connection region Rs and the drain connection region Rd have an asymmetric shape. In this specification, such a structure may be referred to as a source / drain asymmetric structure.
  • the drain potential is changed to the channel potential even when a high voltage is applied to the drain side when the TFT is turned off.
  • the influence exerted is reduced, and the leakage current can be suppressed.
  • leakage current can be suppressed without increasing the channel length, a narrow frame can be realized by designing the TFT size to be relatively small.
  • the area of the source connection region is sufficiently secured and the channel length is relatively short, a decrease in on-current can be prevented.
  • the above-described source / drain asymmetric structure is selectively applied to a TFT that requires a particularly high breakdown voltage among the peripheral circuit TFTs (that is, a TFT in which a voltage applied to the drain electrode is relatively large when turned off),
  • a source / drain symmetrical structure as shown in FIG. 1 may be applied.
  • a TFT requiring high breakdown voltage for example, in a shift register constituting a monolithic gate driver, the gate of a TFT (for example, an output buffer transistor) designed to be turned on by bootstrap as described later is used.
  • various TFTs whose drains are connected can be mentioned.
  • a source / drain asymmetric structure is applied only to such a specific TFT, a TFT having a source / drain asymmetric structure and a TFT having a source / drain symmetrical structure are mixed in a monolithic gate driver.
  • FIG. 2 is a plan view schematically showing the overall configuration of the active matrix substrate 100 of the first embodiment.
  • the active matrix substrate 100 has a display region R1 and a frame region R2 that is a non-display region provided outside the display region R1.
  • the frame region R2 is provided as a band-like region located on the upper side and the left side of the display region R1.
  • the frame region R2 may be provided in another manner, for example, may be provided only below the display region R1.
  • Each pixel Px includes a pixel TFT 50 as a switching element.
  • the gate of the pixel TFT 50 is connected to the gate bus line 2 extending along the horizontal direction (row direction), and the source of the pixel TFT 50 is connected to the source bus line 4 extending along the vertical direction (column direction).
  • the drain of the pixel TFT 50 is connected to the pixel electrode.
  • the gate driver 110 and the source driver 120 are provided on the left and upper strip regions of the display region R1, respectively.
  • the gate driver 110 is a monolithic gate driver, and is a circuit that is integrally formed on a substrate using a manufacturing process for manufacturing the pixel TFT 50 and the like.
  • the source driver 120 may be provided as a driver monolithically formed on the substrate, similarly to the gate driver 110, or may be provided by mounting an IC chip.
  • the gate driver 110 supplies the gate voltage Vg to the gate electrode of the pixel TFT 50 through the gate bus line 2 connected in common to the plurality of pixels Px arranged in the row direction. More specifically, the gate driver 110 includes a plurality of shift registers 112 respectively connected to each of the plurality of gate bus lines 2 extending in parallel with each other in the row direction, and each row driver 110 has a predetermined timing. The gate-on voltage Vgh is sequentially supplied to each pixel Px.
  • FIGS. 3A and 3B are a plan view and a cross-sectional view showing a configuration related to some TFTs 5 (peripheral circuit TFTs) among a plurality of TFTs included in the shift register 112 configuring the gate driver 110.
  • the TFT 5 may be a specific TFT that requires a particularly high breakdown voltage among a plurality of TFTs constituting the shift register 112.
  • the TFT 5 of the present embodiment is formed in an island shape on the insulating substrate 10 so as to overlap with the gate electrode 12, the gate insulating layer 20 covering the gate electrode 12, and the gate electrode 12 via the gate insulating layer 20.
  • the oxide semiconductor layer 14 is provided.
  • a source electrode 16 and a drain electrode 18 provided so as to be separated from each other are connected to the upper surface of the oxide semiconductor layer 14, and the oxide semiconductor layer 14 is interposed between the source electrode 16 and the drain electrode 18.
  • a channel region 14C is formed.
  • the source electrode 16 is provided as a part of the source line 6 (source bus line 4 shown in FIG. 2) that extends linearly in the vertical direction across the left end of the oxide semiconductor layer 14.
  • the source electrode 16 is a portion corresponding to a connection region (source connection region Rs) between the source line 6 and the oxide semiconductor layer 14.
  • the width of the source electrode 16 (or the source connection region Rs) is the same as the width of the oxide semiconductor layer 14.
  • the gate electrode 12 exists not only in the oxide semiconductor layer 14 but also under the source line 6.
  • the drain electrode 18 is provided with a narrower width so as to fit inside the oxide semiconductor layer 14 in the width direction.
  • the drain electrode 18 has a shape protruding from the right to the left in the drawing toward the source electrode 16, and a connection region Rd with the oxide semiconductor layer 14 is formed at the tip.
  • a drain line connected to the opposite side of the drain electrode 18 to the source electrode 16 side may be provided in parallel with the source line 6.
  • the drain line is provided so as not to cover the oxide semiconductor layer 14, for example, but may slightly overlap the right end portion of the oxide semiconductor layer 14.
  • the width Wd of the drain connection region Rd is smaller than the width Ws of the source connection region Rs.
  • the area Ad of the drain connection region Rd is smaller than the area As of the source connection region Rs.
  • the width Wd of the drain connection region Rd is set to, for example, 0.5 to 0.8 times the width Ws of the source connection region Rs.
  • the Further, the area Ad of the drain connection region Rd is set to, for example, 0.5 to 0.8 times the area As of the source connection region Rs.
  • the effective channel region 14C formed between the source connection region Rs and the drain connection region Rd has a trapezoidal shape with the edge of the source electrode 16 as the bottom and the edge of the drain electrode 18 as the bottom. Is formed.
  • this channel region 14C is divided by a straight line C passing through the center of the source / drain in the channel current direction and orthogonal to the channel current direction, the channel region 14C is closer to the drain electrode 18 than the effective channel region area Acs on the source electrode 16 side.
  • the effective area Acd of the channel region is smaller.
  • the effective channel region 14C is described as a trapezoidal region surrounded by an edge of the source connection region Rs, an edge of the drain connection region Rd, and two straight lines connecting these ends for convenience.
  • the outer portion of the oxide semiconductor layer 14 near the trapezoidal region can also function as the channel of the TFT 5.
  • FIG. 5 shows a case where an oxide semiconductor TFT employs a source / drain asymmetric structure (S / D asymmetry: FIG. 3) and a case where a source / drain symmetrical structure (S / D symmetry: FIG. 1) is employed.
  • the leakage current is suppressed when the S / D asymmetry is made.
  • FIG. 2 A configuration example of the gate driver 110 shown in FIG. 2 will be described with reference to FIGS. 6 and 7.
  • a configuration similar to that of the gate driver 110 shown in FIGS. 6 and 7 is described in International Publication No. 2011/024499 (Patent Document 2).
  • Patent Document 2 the entire disclosure of WO 2011/024499 is incorporated herein by reference.
  • FIG. 6 is a diagram illustrating a circuit configuration example of the gate driver 110.
  • the gate driver 110 includes a plurality of stages of shift registers 112.
  • the shift register 112 at each stage corresponds to each row of the pixel matrix.
  • the shift register 112 includes 2a bistable circuits, and each bistable circuit is configured to switch and output one of the two stable states by a trigger signal.
  • Each of the bistable circuits has an input terminal for receiving a four-phase clock signal CKA, CKB, CKC, CKD, an input terminal for receiving a set signal S, an input terminal for receiving a reset signal R, and an input for receiving a clear signal CLR.
  • a terminal, an input terminal for receiving a low potential DC voltage VSS, and an output terminal for outputting a status signal Q are provided.
  • the outer periphery of the frame region has a main wiring for gate clock signals (first gate clock signal CK1, second gate clock signal CK1B, third gate clock signal CK2, and fourth gate clock signal CK2B), low A trunk wiring for the direct current voltage VSS and a trunk wiring for the clear signal CLR are provided.
  • FIG. 7 is a circuit diagram showing a more detailed configuration of the bistable circuit 112A (configuration of one stage of the shift register 112).
  • the bistable circuit 112A includes ten thin film transistors (MA, MB, MI, MF, MJ, MK, ME, ML, MN, and MD) and a capacitor CAP1.
  • the bistable circuit 112A includes an input terminal that receives the clock signals CKA, CKB, CKC, and CKD, an input terminal that receives the set signal S, an input terminal that receives the reset signal R, an input terminal that receives the clear signal CLR, and a state An output terminal OUT for outputting the signal Qn is provided.
  • the source terminal of the thin film transistor MB, the drain terminal of the thin film transistor MA, the gate terminal of the thin film transistor MJ, the drain terminal of the thin film transistor ME, the drain terminal of the thin film transistor ML, the gate terminal of the thin film transistor MI, and one end of the capacitor CAP1 are connected to each other.
  • the wiring part in which these are connected to each other is referred to as a “first node” for the sake of convenience, and is denoted by reference numeral N1 in the drawing.
  • the drain terminal of the thin film transistor MJ, the drain terminal of the thin film transistor MK, the source terminal of the thin film transistor MF, and the gate terminal of the thin film transistor ME are connected to each other.
  • the wiring part in which these are connected to each other is referred to as a “second node” for the sake of convenience, and is indicated by a symbol N2 in the drawing.
  • the thin film transistor MA shown on the left side of the drawing sets the potential of the first node N1 to the low level when the clear signal CLR is at the high level.
  • the thin film transistor MB sets the potential of the first node N1 to a high level when the set signal S is at a high level.
  • the thin film transistor MI shown on the right side of the figure functions as an output buffer transistor, and applies the potential of the first clock signal CKA to the output terminal when the potential of the first node N1 is at a high level.
  • the thin film transistor MF shown in the upper center of the figure sets the potential of the second node N2 to a high level when the third clock signal CKC is at a high level.
  • the thin film transistor MJ makes the potential of the second node N2 low level when the potential of the first node N1 is high level. If the second node N2 becomes high level and the thin film transistor ME is turned on during the period when the gate bus line connected to the output terminal OUT of the bistable circuit 112A is selected, the potential of the first node N1 becomes As a result, the thin film transistor MI is turned off. In order to prevent such a phenomenon, a thin film transistor MJ is provided.
  • the thin film transistor MK makes the potential of the second node N2 low level when the fourth clock signal CKD is high level. If the thin film transistor MK is not provided, the potential of the second node N2 is always at a high level during a period other than the selection period, and a bias voltage is continuously applied to the thin film transistor ME. Then, the threshold voltage of the thin film transistor ME increases, and the thin film transistor ME does not function sufficiently as a switch. In order to prevent such a phenomenon, a thin film transistor MK is provided.
  • the thin film transistor ME sets the potential of the first node N1 to low level when the potential of the second node N2 is high level.
  • the thin film transistor ML sets the potential of the first node N1 to low level when the reset signal R is at high level.
  • the thin film transistor MN makes the potential of the output terminal low level when the reset signal R is high level.
  • the thin film transistor MD sets the potential of the output terminal OUT to a low level when the second clock CKB is at a high level.
  • the capacitor CAP1 functions as a compensation capacitor for maintaining the potential of the first node N1 at a high level during the period when the gate bus line connected to the output terminal OUT of the bistable circuit 112A is selected.
  • the first node N1 shown in FIG. 7 is a node whose potential is boosted above the power supply voltage by bootstrap.
  • the bootstrap means that when the output buffer transistor MI is turned on, the voltage applied to the gate terminal via the parasitic capacitance due to the rise of the source potential of the output buffer transistor MI and the storage of the capacitor CAP1. This means an operation of turning on the output buffer transistor MI in a state where the gate voltage is raised to a potential exceeding the set signal S.
  • the drain sides of the thin film transistors MA, ME, and ML that pull down the first node N1 are connected to the first node N1, and the source side is connected to VSS.
  • the first node N1 becomes a high voltage
  • the thin film transistors MA, ME, ML are in an off state, and a high voltage is applied between the drain and the source.
  • the channel lengths of the thin film transistors MA, ME, and ML are short and the off breakdown voltage is low, the normal off state cannot be maintained.
  • the first node N1 potential is lowered and the driver selection / non-selection operation is broken. There is a risk.
  • the clock signal CKA having a duty ratio of 50% is input to the drain terminal of the output buffer transistor MI. However, if this stage is not selected, the clock signal CKA should not be output as the status signal Qn. When the off-breakdown voltage of the transistor MI is low, the voltage of the clock signal CKA is output as the status signal Qn even when it is not selected, causing malfunction.
  • the thin film transistor as described above is required to have a high breakdown voltage.
  • the off breakdown voltage of the thin film transistor tends to increase, and it becomes easy to ensure the operation of the driver.
  • the layout area of the gate driver increases. This leads to an increase in the outer dimensions of the display panel, which makes it impossible to meet the demand for device miniaturization.
  • the configuration (source / drain asymmetric structure) of the TFT 5 of the present embodiment described with reference to FIGS. 3 and 4 is applied to the thin film transistor that is required to have an off breakdown voltage.
  • the off breakdown voltage can be improved without increasing the size of the device.
  • the structure of the TFT 90 of the comparative example shown in FIG. 1 may be applied to the thin film transistors MD, MF, MN, and the like that do not particularly require off-voltage resistance.
  • the above source / drain asymmetric structure may be applied to any TFT in which a high voltage may be applied to the drain side when the monolithic gate driver is off.
  • a source / drain asymmetric structure to a TFT in which the voltage applied to the drain side when off can be 20 to 60V.
  • the peripheral circuit TFT5 can be manufactured by using a manufacturing process applied to the pixel TFT 50 (see FIG. 2) provided in the display region R1.
  • the gate electrode 12 is formed on the substrate 10. More specifically, a metal film (Mo, Ti, Al, Ta, Cr, Au, etc.) to be a gate electrode is formed on a glass substrate with a thickness of 100 to 300 nm by a sputtering apparatus. This metal film may have a laminated structure (for example, Ti / Al / Ti). After the film formation, the gate electrode 12 and the like can be obtained by patterning the metal film by photolithography.
  • a metal film Mo, Ti, Al, Ta, Cr, Au, etc.
  • the gate insulating layer 20 is formed. More specifically, the gate insulating layer 20 is obtained by forming the silicon oxide film SiO 2 or the silicon nitride film SiN x with a plasma CVD apparatus at a temperature of 300 to 400 ° C. to a thickness of 300 to 400 nm.
  • the gate insulating layer 20 may have a laminated structure of SiO 2 and SiN x .
  • the oxide semiconductor layer 14 as an active layer is formed. More specifically, a thin film made of an oxide semiconductor (such as an In—Ga—Zn—O based semiconductor, an In—Zn—O based semiconductor, or a ZnO based semiconductor) is formed at a temperature of 200 to 400 ° C. with a sputtering apparatus at a temperature of 40 to 40 ° C. It is formed with a thickness of 50 nm. Thereafter, an inert argon gas Ar (flow rate: 100 to 300 sccm) and oxygen gas O 2 (flow rate: 5 to 20 sccm) may be introduced into the sputtering apparatus.
  • an inert argon gas Ar flow rate: 100 to 300 sccm
  • oxygen gas O 2 flow rate: 5 to 20 sccm
  • the oxide semiconductor film may be formed with a thickness of 40 to 50 nm by a coating process instead of a sputtering method. After the film formation, the oxide semiconductor film is patterned by a photolithography method, whereby the island-shaped oxide semiconductor layer 14 that becomes the active layer of each TFT can be obtained.
  • the dimension in the width direction of the oxide semiconductor layer 14 is set to 5 ⁇ m to 50 ⁇ m, for example, and the dimension in the channel current direction is set to 10 ⁇ m to 20 ⁇ m, for example.
  • source / drain electrodes 16 and 18 are formed. More specifically, a source / drain electrode is formed by forming a metal film (Mo, Ti, Al, Ta, Cr, Au, etc.) with a thickness of 100 to 300 nm by a sputtering apparatus and patterning it with a photolithography method. 16, 18 are obtained. In this step, the TFT 5 is completed.
  • the metal film may have a laminated structure (for example, Ti / Al / Ti).
  • the shape and arrangement of the source / drain electrodes 16, 18 are set so that the width and area of the drain connection region Rd are smaller than the width and area of the source connection region Rs. Select as appropriate.
  • a mask pattern or alignment for determining a resist pattern may be appropriately selected.
  • the width of the source connection region Rs (equivalent to the width of the oxide semiconductor layer 14 in this embodiment) may be, for example, 5 ⁇ m to 50 ⁇ m, and the width of the drain connection region Rd may be, for example, 2.5 ⁇ m to It may be 40 ⁇ m. Further, the distance between the source and the drain (that is, the channel length of the TFT 5) may be, for example, 5 ⁇ m to 15 ⁇ m.
  • a passivation layer (not shown) as a protective layer covering the TFT 5 is formed as necessary. More specifically, the oxide film SiO 2 or the nitride film SiN x is formed with a plasma CVD apparatus at a temperature of 200 to 300 ° C. to a thickness of 200 to 300 nm.
  • the protective layer may have a laminated structure of SiO 2 and SiN x .
  • heat treatment is performed at a temperature of 200 to 400 ° C. for 1 to 2 hours in dry air or air.
  • the element characteristics of the TFT 5 can be improved by this heat treatment.
  • the process for manufacturing the TFT 5 described above is common to the process of manufacturing the pixel TFT 50, and each corresponding component of the pixel TFT 50 can be formed by each of the above processes.
  • a step of forming an organic interlayer insulating film, a step of forming a transparent common electrode, and further through an insulating layer A step of forming a pixel electrode or the like may be performed. Since these steps can be performed by a known method, description thereof is omitted here.
  • the oxide semiconductor layer 14 includes, for example, an In—Ga—Zn—O-based semiconductor (hereinafter abbreviated as “In—Ga—Zn—O-based semiconductor”).
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT). It is suitably used as a drive TFT and a pixel TFT.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer is used, power consumption of the display device can be significantly reduced.
  • the In—Ga—Zn—O based semiconductor may be amorphous or may contain a crystalline part.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Application Laid-Open No. 2012-134475 (Patent Document 1). For reference, the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • the oxide semiconductor layer 14 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • Zn—O based semiconductor ZnO
  • In—Zn—O based semiconductor IZO (registered trademark)
  • Zn—Ti—O based semiconductor ZTO
  • Cd—Ge—O based semiconductor Cd—Pb—O based
  • CdO cadmium oxide
  • Mg—Zn—O based semiconductors In—Sn—Zn—O based semiconductors (eg, In 2 O 3 —SnO 2 —ZnO), In—Ga—Sn—O based semiconductors, etc. You may go out.
  • a counter substrate is prepared separately from the active matrix substrate 100, and a liquid crystal layer is provided between the active matrix substrate 100 and the counter substrate. What is necessary is just to employ
  • the counter substrate can be obtained by providing a counter electrode formed of a transparent conductive film (for example, an ITO film having a thickness of 100 nm) on a glass substrate.
  • a transparent conductive film for example, an ITO film having a thickness of 100 nm
  • RGB color filters may be provided on the counter substrate.
  • a photo spacer for maintaining a gap between the counter substrate and the active matrix substrate 100 may be provided on the counter substrate. Note that the color filter and the photo spacer may be provided on the active matrix substrate 100.
  • a liquid crystal panel for example, the active matrix substrate 100 and the counter substrate are bonded together with a gap between them using an annular sealing material disposed on the outer periphery, and then surrounded by the sealing material. A liquid crystal material may be injected into the gap between the substrates.
  • a liquid crystal panel may be manufactured by providing a sealant or a photo spacer on the counter substrate, dropping a liquid crystal material, and then bonding the active matrix substrate 100 and the counter substrate.
  • segmenting into each liquid crystal panel is performed.
  • a backlight unit is provided on the back surface (TFT substrate side) of the liquid crystal panel.
  • the backlight unit may be provided with various optical elements such as a diffusion film.
  • the source / drain asymmetric structure described above may be applied to the peripheral circuit TFT 5, and the source / drain asymmetric structure may also be applied to the pixel TFT 50.
  • Embodiment 2 Hereinafter, the active matrix substrate of Embodiment 2 will be described.
  • the main difference between the active matrix substrate of the second embodiment and the active matrix substrate 100 of the first embodiment is that the oxide semiconductor layer 14 in at least a part of the TFTs 52 (peripheral circuit TFTs) constituting the monolithic gate driver.
  • the top gate type TFT structure in which the gate electrode 12 is disposed on the upper layer is employed.
  • the same reference numerals are assigned to components common to the active matrix substrate 100 of Embodiment 1 to avoid duplication of description.
  • FIGS. 8A and 8B are plan views showing configurations related to some TFTs 52 (peripheral circuit TFTs) among a plurality of TFTs included in the shift register constituting the monolithic gate driver in the active matrix substrate of this embodiment. It is a figure and sectional drawing.
  • the TFT 52 may be a specific TFT that requires a particularly high breakdown voltage among a plurality of TFTs constituting the shift register.
  • the TFT 52 includes a buffer layer 11 (for example, a SiO 2 film or a SiN x film having a thickness of 100 to 300 nm), an island-shaped oxide semiconductor layer 14, and gate insulation covering the oxide semiconductor layer 14 on the insulating substrate 10.
  • the gate electrode 12 is provided so as to overlap with the oxide semiconductor layer 14 with the layer 20 interposed therebetween.
  • an interlayer insulating layer 22 (for example, a SiO 2 film or a SiN x film having a thickness of 200 to 300 nm) is provided so as to cover the gate electrode 12.
  • drain electrode 16 and the source electrode 18 are provided on the interlayer insulating layer 22.
  • the drain electrode 16 and the source electrode 18 are connected to the upper surface of the oxide semiconductor layer 14 through the source contact hole CHS and the drain contact hole CHD provided so as to penetrate the gate insulating layer 20 and the interlayer insulating layer 22, respectively. Yes.
  • a connection region (source connection region Rs) between the source electrode 16 and the oxide semiconductor layer 14 is formed in the source contact hole CHS, and the drain electrode 18 and the oxide semiconductor layer 14 are formed in the drain contact hole CHD.
  • a connection region (drain connection region Rd) is formed.
  • the source electrode 16 and the drain electrode 18 may be a part of the source line 6 and the drain line 8 that extend along the width direction.
  • the source connection region Rs and the drain connection region Rd are formed so as to be separated from each other at both ends of the oxide semiconductor layer 14, and the channel of the oxide semiconductor layer 14 is provided between the source connection region Rs and the drain connection region Rd. Region 14C is formed.
  • FIG. 9 is a diagram for explaining the magnitude relationship among the width Ws of the source connection region Rs, the width Wd of the drain connection region Rd, the area As of the source connection region Rs, the area Ad of the drain connection region Rd, and the like.
  • the width Wd of the drain connection region Rd is smaller than the width Ws of the source connection region Rs.
  • the area Ad of the drain connection region Rd is smaller than the area As of the source connection region Rs.
  • the effective channel region on the drain electrode 18 side is larger than the effective area Acs on the source electrode 16 side.
  • the area Acd is smaller.
  • the width Wd of the drain connection region Rd is, for example, 0.5 times the width Ws of the source connection region Rs in order to effectively suppress the off-leakage current while preventing a decrease in the on-current. More than 0.8 times is set.
  • the width of the oxide semiconductor layer 14 and the width Ws of the source connection region Rs may be different.
  • the shape of the source contact hole CHS is determined such that the width Ws of the source connection region Rs is smaller than the width of the oxide semiconductor layer 14.
  • the width of the source contact hole CHS may be larger than the width of the oxide semiconductor layer 14, and in this case, the width Ws of the source connection region Rs is equivalent to the width of the oxide semiconductor layer 14.
  • the TFT 52 of this embodiment also uses a source / drain symmetric structure (S / D symmetry) when a source / drain asymmetric structure (S / D asymmetric) is used, as in the graph shown in FIG. It has been confirmed that the off-leakage current is reduced as compared with the case of the above.
  • the buffer layer 11 is formed on the insulating substrate 10.
  • the buffer layer 11 is obtained, for example, by forming a SiO 2 film or a SiN x film having a thickness of 100 to 300 nm at a temperature of 200 to 300 ° C. with a plasma CVD apparatus.
  • the oxide semiconductor layer 14 is formed by a process similar to that of the TFT 5 of the first embodiment. Further, the gate insulating layer 20 is formed over the oxide semiconductor layer 14 by a process similar to that of the TFT 5. Further, the gate electrode 12 is formed so as to overlap the oxide semiconductor layer 14 with the gate insulating layer 20 interposed therebetween by the same process as the TFT 5.
  • an interlayer insulating layer 22 is formed. More specifically, the interlayer insulating layer 22 is obtained by forming a SiO 2 film or a SiN x film with a thickness of 200 to 300 nm at a temperature of 200 to 300 ° C. using a plasma CVD apparatus.
  • the interlayer insulating layer 22 may have a laminated structure of a SiO 2 film and a SiN x film.
  • a pair of contact holes CHS and CHD penetrating through the interlayer insulating layer 22 and the gate insulating layer 20 are formed by performing a photolithography process and dry or wet etching. At this time, the contact holes CHS and CHD are formed so that the area and width of the drain contact hole CHD are smaller than the area and width of the source contact hole CHS.
  • the source electrode 16 and the drain electrode 18 are formed by the same process as the TFT 5.
  • the source electrode 16 and the drain electrode 18 may be formed as part of the source line 6 and the drain line 8.
  • the source electrode 16 and the drain electrode 18 are provided so as to completely cover the source contact hole CHS and the drain contact hole CHD, respectively.
  • the source electrode 16 is connected to the oxide semiconductor layer 14 inside the source contact hole CHS to form the source connection region Rs
  • the drain electrode 18 is connected to the oxide semiconductor layer 14 inside the drain contact hole CHD.
  • the drain connection region Rs is formed.
  • the width and area of the source connection region Rs are determined by the size of the source contact hole CHS, and the width and area of the drain connection region Rd are determined by the size of the drain contact hole CHD. Since the size of each contact hole is set as described above, the width and area of the drain connection region Rd are smaller than the width and area of the source connection region Rs.
  • the same heat treatment as that of the TFT 5 may be performed, whereby the element characteristics of the TFT 52 can be improved.
  • the process for manufacturing the TFT 52 described above is common to the process for manufacturing the pixel TFT formed in the display region, and the corresponding constituent elements of the pixel TFT can be formed by the above-described processes. it can.
  • the pixel TFT is manufactured to have a top gate type TFT structure.
  • Embodiment 3 the active matrix substrate of Embodiment 3 will be described.
  • the main difference of the active matrix substrate of the third embodiment from the active matrix substrate 100 of the first embodiment is that at least a part of the TFTs 53 (peripheral circuit TFTs) constituting the monolithic gate driver have an oxide semiconductor layer 14.
  • the etch stop layer 24 is provided on the upper layer.
  • the same reference numerals are assigned to components common to the TFT substrate 100 to avoid duplication of description.
  • FIGS. 10A and 10B are planes showing a configuration related to some TFTs 53 (peripheral circuit TFTs) among a plurality of TFTs included in the shift register constituting the monolithic gate driver in the active matrix substrate of the present embodiment. It is a figure and sectional drawing.
  • the TFT 53 may be a specific TFT that requires a particularly high breakdown voltage among a plurality of TFTs constituting the shift register.
  • the TFT 53 is an island-shaped oxide semiconductor provided on the insulating substrate 10 so as to overlap the gate electrode 12, the gate insulating layer 20 covering the gate electrode 12, and the gate electrode 12 with the gate insulating layer 20 interposed therebetween.
  • Layer 14 is an island-shaped oxide semiconductor provided on the insulating substrate 10 so as to overlap the gate electrode 12, the gate insulating layer 20 covering the gate electrode 12, and the gate electrode 12 with the gate insulating layer 20 interposed therebetween.
  • An etch stop layer 24 made of SiO 2 or the like is provided on the oxide semiconductor layer 14.
  • the etch stop layer 24 is provided in order to prevent etching damage to the channel region 14C of the oxide semiconductor layer 14 when the metal film is patterned in a source / drain formation process described later.
  • the etch stop layer 24 is provided so as to cover the oxide semiconductor layer 14 as a whole.
  • the source contact hole CHS is formed at a position corresponding to the left end portion of the oxide semiconductor layer 14 so as to penetrate the etch stop layer 24, and the drain contact hole CHD is formed at a position corresponding to the right end portion. ing.
  • the width and area of the source contact hole CHS are formed larger than the width and area of the drain contact hole CHD.
  • the source electrode 16 and the drain electrode 18 provided so as to be separated from each other through the source contact hole CHS and the drain contact hole CHD are connected to the oxide semiconductor layer 14.
  • a connection region (source connection region Rs) between the source electrode 16 and the oxide semiconductor layer 14 is formed in the source contact hole CHS, and the drain electrode 18 and the oxide semiconductor layer 14 are formed in the drain contact hole CHD.
  • Connection region (drain connection region Rd) is formed.
  • the source electrode 16 and the drain electrode 18 may be part of the source line 6 and the drain line 8 that extend along the vertical direction.
  • the source connection region Rs and the drain connection region Rd are formed so as to be separated from each other at both ends of the oxide semiconductor layer 14, and the channel of the oxide semiconductor layer 14 is provided between the source connection region Rs and the drain connection region Rd. Region 14C is formed.
  • FIG. 11 is a diagram for explaining the relationship among the width Ws of the source connection region Rs, the width Wd of the drain connection region Rd, the area As of the source connection region Rs, the area Ad of the drain connection region Rd, and the like in the TFT 53.
  • the width Wd of the drain connection region Rd is smaller than the width Ws of the source connection region Rs.
  • the area Ad of the drain connection region Rd is smaller than the area As of the source connection region Rs.
  • the effective channel region on the drain electrode 18 side is larger than the effective channel region area Acs on the source electrode 16 side.
  • the area Acd is smaller.
  • the TFT 53 having the etch stop layer 24 adopts the source / drain asymmetric structure
  • the off-leak current can be suppressed when a high voltage is applied to the drain side.
  • the TFT 53 of this embodiment also uses a source / drain symmetric structure (S / D symmetry) when a source / drain asymmetric structure (S / D asymmetric) is used, as in the graph shown in FIG. It has been confirmed that the off-leakage current is reduced as compared with the case of the above.
  • the gate electrode 12, the gate insulating layer 20, and the oxide semiconductor layer 14 are formed on the insulating substrate 10 by a process similar to that of the TFT 5 of Embodiment 1.
  • the etch stop layer 24 is formed so as to cover at least a portion to be a channel region of the oxide semiconductor layer 14. More specifically, the SiO 2 film was formed to a thickness of a temperature at 100 ⁇ 400 nm of 300 ⁇ 400 ° C. using a plasma CVD device, a pair of contact holes CHS in the SiO 2 film by photolithography, By providing CHD, the etch stop layer 24 can be obtained. At this time, the contact holes CHS and CHD are formed so that the area and width of the drain contact hole CHD are smaller than the area and width of the source contact hole CHS.
  • the source electrode 16 and the drain electrode 18 are formed by the same process as the TFT 5.
  • the source electrode 16 and the drain electrode 18 are provided as part of the source line 6 and the drain line 8 so as to completely cover the source contact hole CHS and the drain contact hole CHD, respectively.
  • the source electrode 16 is connected to the oxide semiconductor layer 14 inside the source contact hole CHS to form the source connection region Rs
  • the drain electrode 18 is connected to the oxide semiconductor layer 14 inside the drain contact hole CHD.
  • the drain connection region Rs is formed.
  • the width and area of the source connection region Rs are determined by the size of the source contact hole CHS, and the width and area of the drain connection region Rd are determined by the size of the drain contact hole CHD. Since the size of each contact hole is set as described above, the width and area of the drain connection region Rd are smaller than the width and area of the source connection region Rs.
  • a protective layer (not shown) may be provided similarly to the TFT 5 of the first embodiment.
  • an oxide film SiO 2 or a nitride film SiN x is formed with a plasma CVD apparatus at a temperature of 200 to 300 ° C. to a thickness of 200 to 300 nm.
  • the protective film may have a laminated structure of SiO 2 and SiN x . Further, the same heat treatment as that of the TFT 5 of Embodiment 1 may be performed, whereby the element characteristics of the TFT 53 can be improved.
  • the process for manufacturing the TFT 53 described above is common to the process for manufacturing the pixel TFT formed in the display region, and the corresponding constituent elements of the pixel TFT can be formed by the above-described processes. it can.
  • the pixel TFT is provided with the etch stop layer 24 together with the peripheral circuit TFT 53, and etching damage to the channel region in the oxide semiconductor layer is reduced.
  • an etch stop layer 24 ′ is provided in an island shape so as to cover at least the channel portion 14C of the oxide semiconductor layer 14. It has been. However, the island-like etch stop layer 24 ′ has different asymmetric shapes on the source side and the drain side.
  • the island-shaped etch stop layer 24 ′ covers the channel region 14C of the oxide semiconductor layer 14, but is provided so as to expose the end of the oxide semiconductor layer 14. It has been.
  • the source electrode 16 and the drain electrode 18 are formed so as to cover the respective lateral edges of the etch stop layer 24 ′, and the connection regions Rs and Rd are formed in the exposed portion of the oxide semiconductor layer 14.
  • the etch stop layer 24 has different edge shapes on the source side and the drain side. More specifically, the source side has a straight edge that crosses the oxide semiconductor layer, whereas the drain side has a rectangular notch that partially exposes the oxide semiconductor layer at the edge. Is formed. By connecting the drain electrode 18 to the oxide semiconductor layer 14 exposed at the notch, a drain connection region having a smaller width and area than the source side can be obtained.
  • Embodiment 4 the active matrix substrate of Embodiment 4 will be described.
  • the main difference of the active matrix substrate of the fourth embodiment from the active matrix substrate 100 of the first embodiment is that at least some of the TFTs 54a and 54b (peripheral circuit TFTs) constituting the monolithic gate driver are different from the source side.
  • An oxide semiconductor layer 14 ′ having a plane shape asymmetric with respect to the drain side is used.
  • the same reference numerals are assigned to components common to the TFT substrate 100 to avoid duplication of description.
  • FIG. 13A is a plan view showing a configuration related to the peripheral circuit TFT 54a in the active matrix substrate of the present embodiment.
  • the TFT 54a may be a specific TFT that requires a particularly high breakdown voltage among a plurality of TFTs included in the monolithic gate driver.
  • the TFT 54a is a bottom gate type TFT, and has a gate electrode 12, a gate insulating layer, and an oxide semiconductor layer 14 'on an insulating substrate, like the TFT 5 of the first embodiment.
  • the oxide semiconductor layer 14 ′ has a trapezoidal planar shape having an upper base and a lower base substantially parallel to the channel width direction.
  • the source line 6 extends linearly in parallel with the channel width direction so as to cover the bottom of the oxide semiconductor layer 14 '.
  • a portion of the source line 6 connected to the oxide semiconductor layer 14 ′ functions as the source electrode 16, and a source connection region Rs is formed in this portion.
  • drain line 8 extends linearly in parallel with the channel width direction so as to cover the upper bottom of the oxide semiconductor layer 14 ′.
  • a portion of the drain line 8 connected to the oxide semiconductor layer 14 ′ functions as the drain electrode 18, and a drain connection region Rd is formed in this portion.
  • the planar shape of the oxide semiconductor layer 14 ′ is provided in an asymmetric trapezoid between the source side and the drain side, whereby the width and area of the drain connection region Rd are made smaller than the width and area of the source connection region Rs. Can do.
  • FIG. 13B is a plan view showing a configuration related to the peripheral circuit TFT 54b according to a modification of the present embodiment.
  • the oxide semiconductor layer 14 ′ has a horizontal T-shaped (convex) planar shape, and the T-shaped upper side portion extending in the channel width direction is the source. Connected to the line 6, the T-shaped protruding portion is connected to the drain line 8. Even in such a configuration, the width and area of the drain connection region Rd can be made smaller than the width and area of the source connection region Rs.
  • the source line 6 and the drain line 8 can be disposed relatively close to each other by making the shape of the oxide semiconductor layer 14 ′ asymmetrical between the source side and the drain side.
  • the oxide semiconductor layer 14 is connected to the source electrode 16 and the drain electrode 18 through a pair of contact holes having different areas provided in the interposed insulating layer (Embodiments 2 and 3), A part of the source line 6 and the drain line 8 extending in a straight line can be used as the source electrode 16 and the drain electrode 18. Therefore, the process of providing an insulating layer between the oxide semiconductor layer 14 ′ and the source / drain electrodes 16 and 18 can be omitted, and the element size can be set smaller.
  • the configuration in which the oxide semiconductor layer 14 ′ has a source / drain asymmetric shape as in the fourth embodiment can be applied in combination with the TFT described in the first to third embodiments.
  • the active matrix substrate according to the embodiment of the present invention is suitably used in a display device such as a liquid crystal display device. Further, in various devices configured using oxide semiconductor TFTs, it can be used to suppress the off-leak current of TFTs that are required to have a high breakdown voltage.
  • Gate bus line 4 Source bus line 5 TFT (peripheral circuit TFT) 6 Source Line 8 Drain Line 10 Substrate 11 Buffer Layer 12 Gate Electrode 14 Oxide Semiconductor Layer 16 Source Electrode 18 Drain Electrode 20 Gate Insulating Layer 22 Interlayer Insulating Layer 24 Etch Stop Layer 100 Active Matrix Substrate 110 Gate Driver 112 Shift Register 112A Bistable Circuit 120 Source driver CHS Source contact hole CHD Drain contact hole R1 Display area R2 Frame area Rs Source connection area Rd Drain connection area

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Abstract

　アクティブマトリクス基板（１００）は、複数の画素が設けられた表示領域（Ｒ１）と、表示領域の周囲に設けられた額縁領域（Ｒ２）とを有し、額縁領域において駆動回路を構成する複数の周辺回路ＴＦＴ（５）が備えられており、複数の周辺回路ＴＦＴのそれぞれは、ゲート電極（１２）、ソース電極（１６）、ドレイン電極（１８）、酸化物半導体層（１４）を有しており、複数の周辺回路ＴＦＴのうちの少なくとも一部において、酸化物半導体層とソース電極との接続領域であるソース接続領域（Ｒｓ）と、酸化物半導体層とドレイン電極との接続領域であるドレイン接続領域（Ｒｄ）とが非対称に形成されている。

Description

アクティブマトリクス基板
　本発明は表示装置などに用いられるアクティブマトリクス基板に関し、特に酸化物半導体ＴＦＴを備えるアクティブマトリクス基板に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられていた。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコン以外の材料を用いる試みが行われている。例えば、特許文献１には、ＩｎＧａＺｎＯ（インジウム、ガリウム、亜鉛から構成される酸化物）などの酸化物半導体膜によってＴＦＴの活性層を形成する液晶表示装置が記載されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。
　酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作させることが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成され、大面積が必要とされる装置にも適用できる。このため、酸化物半導体ＴＦＴは、製造工程数や製造コストを抑えつつ作製できる高性能なアクティブ素子として、表示装置などへの利用が進められている。
　また、酸化物半導体の移動度は高いため、従来のアモルファスシリコンＴＦＴに比べてサイズを小型化しても同等以上の性能を得ることが可能である。このため、酸化物半導体ＴＦＴを用いてアクティブマトリクス基板を作製すれば、画素内におけるＴＦＴの占有面積を低下させ、画素開口率を向上させることができる。これによって、バックライトの光量を抑えて明るい表示を行うことが可能になり、低消費電力を実現できる。
　特に、スマートフォンなどに用いられる小型・高精細の表示装置では、配線の最小幅制限（プロセスルール）などに起因して、画素の開口率を高くすることが容易ではない。そこで、酸化物半導体ＴＦＴを用いて画素開口率を向上させれば、消費電力を抑えながら高精細な画像の表示を行うことができる。
　また、酸化物半導体ＴＦＴのオフリーク特性は優れているので、画像の書き換え頻度を低下させて表示を行う方式を利用することもできる。例えば、静止画表示時などには、１秒に１回の頻度で画像データを書き換えるように動作させることができる。このような駆動方式は、休止駆動方式または低周波駆動方式などと呼ばれる。休止駆動方式を利用することによって、表示装置の消費電力を大幅に削減することができる。
特開２０１２－１３４４７５号公報 国際公開第２０１１／０２４４９９号 特開２０１２－７４６８１号公報
　液晶表示装置用のアクティブマトリクス基板において、表示領域内の各画素にそれぞれ設けられたＴＦＴ（以下、画素ＴＦＴと呼ぶことがある）のソース電極は信号線に接続され、ドレイン電極は画素電極に接続されている。画素ＴＦＴがオンのとき、画素電極には信号線を介して画素電圧が印加される。また、画素ＴＦＴがオフの期間中、画素電圧は液晶容量Ｃｌｃや補助容量Ｃｃｓなどによって保持される。
　画素ＴＦＴでは、オフ期間中におけるドレイン電極の電位はそれほど高いものではない。このため、酸化物半導体ＴＦＴを用いれば、オフリーク電流を抑制することは比較的容易であった。
　一方で、一般的なアクティブマトリクス基板において、表示領域の外側に、接続端子や駆動回路を配置するための額縁領域が設けられている。また、額縁領域において、ゲートドライバやソースドライバなどの駆動回路を基板上にモノリシック（一体的）に形成する技術が知られている。これらのモノリシックドライバは、例えば、複数のＴＦＴ（以下、周辺回路ＴＦＴと呼ぶことがある）を用いて構成されるシフトレジスタを含んでいる。例えば特許文献２に、それぞれがゲート配線に接続された複数段のシフトレジスタを備えるモノリシックゲートドライバの構成が開示されている。
　モノリシックドライバは、画素ＴＦＴと同時に、すなわち、画素ＴＦＴを作製するプロセスを利用して作製することができる。画素ＴＦＴおよび周辺回路ＴＦＴの活性層を酸化物半導体から形成する場合、各ＴＦＴのサイズを比較的小さくできる。このため、狭い額縁領域においても、複数の周辺回路ＴＦＴを含むモノリシックドライバを設けることが可能である。このような構成によれば、従来のようにドライバ用のＩＣチップを基板上に実装する必要がなくなるので、部品点数や製造工程数を削減することが可能である。また、ドライバを狭い領域に配置することができるので、額縁領域の狭小化も図ることができる。
　ただし、周辺回路ＴＦＴとして酸化物半導体ＴＦＴを用いる場合であっても、ＴＦＴのサイズ（特にチャネル長）を小さく設計するとオフリーク特性が悪化する場合があることが本発明者によって確認された。周辺回路ＴＦＴの中には、オフ時におけるソース電位に対するドレイン電位の大きさ（ソース・ドレイン間電圧）が画素ＴＦＴの場合に比べて大きいものが含まれている。このため、周辺回路ＴＦＴでは、画素ＴＦＴでは問題にならなかったオフ時の絶縁破壊が生じ、リーク電流が増大するおそれがある。
　ＴＦＴのオフリーク特性を向上させる（すなわちＴＦＴを高耐圧化する）技術としては、例えば特許文献３に、ゲート電極とドレイン電極との重なり面積を低減するように、これらをオフセット構造とする構成が開示されている。しかし、特許文献３に記載のＴＦＴでは、高耐圧化は期待できるものの、ゲート電極とドレイン電極とがずれて配置されているために、オン電流の減少を招くおそれがある。また、補助ゲート電極を必要としているのでＴＦＴの面積の増大につながり、このような構成を周辺回路ＴＦＴに適用すると狭額縁の実現が困難になるという課題がある。
　本発明は上記課題を解決するために為されたものであり、耐圧性に優れた酸化物半導体ＴＦＴを備えるアクティブマトリクス基板を提供することをその目的とする。
　本発明の実施形態によるアクティブマトリクス基板は、複数の画素が設けられた表示領域と、前記表示領域の外側に設けられた額縁領域とを有し、前記額縁領域において駆動回路を構成する複数の周辺回路ＴＦＴを備えたアクティブマトリクス基板であって、前記複数の周辺回路ＴＦＴのそれぞれは、ゲート電極と、前記ゲート電極と絶縁された状態で前記ゲート電極と少なくとも部分的に重なるように配置された酸化物半導体層と、前記酸化物半導体層に接続されたソース電極およびドレイン電極とを有しており、前記複数の周辺回路ＴＦＴのうちの少なくとも一部の周辺回路ＴＦＴにおいて、前記酸化物半導体層と前記ソース電極との接続領域であるソース接続領域と、前記酸化物半導体層と前記ドレイン電極との接続領域であるドレイン接続領域とが非対称に形成されている。
　ある実施形態において、前記ドレイン接続領域の幅は、前記ソース接続領域の幅よりも小さい。
　ある実施形態において、前記ドレイン接続領域の面積は、前記ソース接続領域の面積よりも小さい。
　ある実施形態において、前記ドレイン電極の幅は、前記ソース電極の幅よりも小さい。
　ある実施形態において、前記酸化物半導体層と前記ソース電極および前記ドレイン電極との間に介在される絶縁層であって、前記ソース電極および前記ドレイン電極に対応する位置にソースコンタクトホールおよびドレインコンタクトホールが形成された絶縁層をさらに有し、前記ソース電極および前記ドレイン電極は、それぞれ、前記ソースコンタクトホールおよび前記ドレインコンタクトホールの内部で前記酸化物半導体層に接続されており、前記ソースコンタクトホールと前記ドレインコンタクトホールとが異なる形状を有する。
　ある実施形態において、前記絶縁層の上に前記ゲート電極が設けられている。
　ある実施形態において、前記絶縁層の下に前記ゲート電極が設けられている。
　ある実施形態において、前記複数の周辺回路ＴＦＴは、前記ソース接続領域と前記ドレイン接続領域とが前記非対称に形成されている周辺回路ＴＦＴと、前記ソース接続領域と前記ドレイン接続領域とが対称に形成されている周辺回路ＴＦＴとを含む。
　ある実施形態において、前記ソース接続領域と前記ドレイン接続領域とが前記非対称に形成されている周辺回路ＴＦＴのオフ期間において、前記ドレイン電極に印加される電圧が２０Ｖ以上となるように構成されている。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ、Ｇａ、および、Ｚｎからなる群から選択される少なくとも１種の元素を含んでいる。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含んでおり、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む。
　本発明の実施形態によると、アクティブマトリクス基板に設けられた酸化物ＴＦＴにおいて高耐圧化を実現し、オフリーク電流を抑制することができる。
比較例の酸化物半導体ＴＦＴの構成を示す平面図である。 本発明の実施形態１のアクティブマトリクス基板を示す平面図である。 実施形態１のＴＦＴの構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のｘ－ｘ線に沿った断面図である。 図３（ａ）および（ｂ）に示すＴＦＴのソース接続領域およびドレイン接続領域の幅や面積の大小関係を説明するための平面図である。 ソース・ドレイン非対称構造（Ｓ／Ｄ非対称）の場合と、ソース・ドレイン対称構造（Ｓ／Ｄ対称）の場合とにおける、オフ時の印加電圧の大きさに対するドレイン電流（リーク電流）の大きさを示すグラフである。 実施形態１のモノリシックゲートドライバを示す回路図である。 実施形態１のゲートドライバに含まれる双安定回路を示す図である。 実施形態２のＴＦＴの構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のｘ－ｘ線に沿った断面図である。 図８（ａ）および（ｂ）に示すＴＦＴのソース接続領域およびドレイン接続領域の幅や面積の大小関係を説明するための平面図である。 実施形態３のＴＦＴの構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のｘ－ｘ線に沿った断面図である。 図１０（ａ）および（ｂ）に示すＴＦＴのソース接続領域およびドレイン接続領域の幅や面積の大小関係を説明するための平面図である。 実施形態３の変形例のＴＦＴの構成を示す平面図である。 実施形態４のＴＦＴの構成を示す平面図であり、（ａ）および（ｂ）はそれぞれ別の形態を示す。
　以下、図面を参照しながら、本発明の実施形態によるアクティブマトリクス基板（ＴＦＴ基板）を説明するが、本発明は下記の実施形態に限定されるものではない。
　本発明の実施形態によるアクティブマトリクス基板は、例えば、縦電界モード（例えば、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ））または横電界モード（例えば、ＩＰＳ（Ｉｎ　Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ））で動作する液晶表示装置において好適に用いられる。また、有機ＥＬ表示装置など他の表示装置においても好適に用いられる。また、本発明の実施形態によるアクティブマトリクス基板において形成されるＴＦＴの構造は、ＴＦＴを用いて構成されるパワーデバイス（例えば、電源回路、高電圧Ｉ／Ｏデバイスなど）にも適用可能である。
　本発明の実施形態によるアクティブマトリクス基板には、表示領域と、表示領域外側の額縁領域とが設けられている。表示領域には複数の画素がマトリクス状に配置されており、複数の画素のそれぞれにはアクティブ素子としての画素ＴＦＴが設けられている。また、額縁領域においてモノリシックドライバを設ける場合、額縁領域にはモノリシックドライバを構成する複数の周辺回路ＴＦＴが設けられている。
　ここで、周辺回路ＴＦＴにおいて生じ得るオフ時の絶縁破壊について説明する。図１は、額縁領域に設けられた比較例のＴＦＴ９０（周辺回路ＴＦＴ）を示す平面図である。ＴＦＴ９０は、モノリシックゲートドライバを構成するシフトレジスタに含まれているものであってよく、例えば、そのドレインがゲート配線に接続された出力バッファトランジスタであってよい。
　ＴＦＴ９０は、ゲート電極９２と、ゲート電極９２を覆うゲート絶縁層（図示せず）と、ゲート絶縁層を介してゲート電極９２の上に重なるように設けられた島状の酸化物半導体層９４とを有している。また、酸化物半導体層９４には、ソース電極９６およびドレイン電極９８がそれぞれ接続されている。ソース電極９６およびドレイン電極９８は、これらの間にチャネル領域９４Ｃが形成されるように互いに対して離間して配置されている。
　図１に示すように、ソース電極９６およびドレイン電極９８は、それぞれ、酸化物半導体層９４の端部を横切って直線状に延びるソースライン６およびドレインライン８の一部として設けられている。この構成において、ソースライン６と酸化物半導体層９４との接続領域（以下、ソース接続領域Ｒｓと呼ぶことがある）がＴＦＴ９０のソース電極９６に対応する領域であり、ドレインライン８と酸化物半導体層９４との接続領域（以下、ドレイン接続領域Ｒｄと呼ぶことがある）がＴＦＴ９０のドレイン電極９８に対応する領域である。ＴＦＴ９０のチャネル領域９４Ｃは、ソース接続領域Ｒｓとドレイン接続領域Ｒｄとの間に設けられており、そのチャネル幅は酸化物半導体層９４の幅と実質的に同等である。
　なお、本明細書において、酸化物半導体層の幅およびチャネル幅は、ソース電極からドレイン電極に向かう方向（チャネル電流方向と呼ぶことがある）に対して直交する方向（幅方向と呼ぶことがある）における酸化物半導体層およびチャネル領域の寸法を意味するものとする。また、チャネル長とは、ソース電極からドレイン電極に向かう方向に対して平行な方向におけるチャネル領域の寸法を意味するものとする。また、ソース接続領域Ｒｓ（またはソース電極）の幅およびドレイン接続領域（またはドレイン電極）の幅という場合、上記の幅方向におけるそれぞれの寸法を意味するものとする。
　額縁領域を狭小化するためには、複数のＴＦＴ９０を、なるべく密集して配置することが好ましい。上記のようにソース電極９６およびドレイン電極９８をソースライン６およびドレインライン８の一部として設ける構成を採用すれば、それぞれのＴＦＴ９０のサイズを小さくすることができる。このため、多数のＴＦＴ９０を比較的狭い領域に集約して配置することが可能になる。
　しかしながら、このような構成のＴＦＴ９０は、ドレイン電極９８と酸化物半導体層９４との重なり面積が大きいので、ドレイン電極側の電位が高いときに、ＴＦＴオフ時（ゲート電圧９２に印加するゲート電圧Ｖｇが閾値電圧Ｖｔｈ未満の状態）においてソース・ドレイン間にリーク電流が流れるおそれがある。
　ゲートドライバに含まれる周辺回路ＴＦＴには、画素ＴＦＴに比べてオフ時に高いドレイン電圧が印加されるものが含まれている。ＴＦＴ９０のオフ期間においてドレイン電極９８側に高電圧が印加された場合、酸化物半導体層９４とドレイン電極９８との間に静電容量結合が生じることで酸化物半導体層９４のチャネル領域９４Ｃが活性化され、これによって、リーク電流が増大するものと考えられる。
　ＴＦＴのオフ時の耐圧性を向上させるためには、ＴＦＴのチャネル幅を狭くし、チャネル長を長くすることが考えられる。しかしこの場合には、オン電流が低下し易いという問題が発生する。また、チャネル長を確保するために素子サイズが大きくなるので、ゲートドライバのレイアウト面積が増加し、狭額縁化の実現が困難になる。
　そこで、本発明者は、周辺回路ＴＦＴにおいてドレイン電極と酸化物半導体層との接続領域（ソース接続領域Ｒｓ）の幅または面積を、ソース電極と酸化物半導体層との接続領域（ドレイン接続領域Ｒｄ）の幅または面積よりも小さくすることを考えた。この構成は、例えば、ドレイン電極の幅をソース電極の幅よりも小さく設定することによって実現できる。この場合、図１に示した従来の一般的な周辺回路ＴＦＴの構成とは異なり、ソース接続領域Ｒｓとドレイン接続領域Ｒｄとが非対称な形状を有することになる。本明細書では、このような構造をソース・ドレイン非対称構造と呼ぶことがある。
　このようにドレイン接続領域の幅や面積をソース接続領域の幅や面積と比較して小さくすることによって、ＴＦＴのオフ時にドレイン側に高い電圧が印加されるときにも、ドレイン電位がチャネル電位へ及ぼす影響が低減され、リーク電流を抑制することができる。また、チャネル長を増加させずにリーク電流を抑制できるので、ＴＦＴのサイズを比較的小さく設計することで狭額縁化を実現できる。さらに、ソース接続領域の面積は十分に確保されており、また、チャネル長は比較的短いので、オン電流の低下も防止される。
　なお、周辺回路ＴＦＴのうちの特に高耐圧化が必要とされるＴＦＴ（すなわちオフ時にドレイン電極に印加される電圧が比較的大きいＴＦＴ）において選択的に上記のソース・ドレイン非対称構造を適用し、その他のＴＦＴについては図１に示したようなソース・ドレイン対称構造を適用してもよい。
　高耐圧化が必要とされるＴＦＴとしては、例えば、モノリシックゲートドライバを構成するシフトレジスタにおいて、後述するようにブートストラップによってオンとなるように設計されているＴＦＴ（例えば出力バッファトランジスタ）のゲートに対し、そのドレインが接続されている種々のＴＦＴが挙げられる。このような特定のＴＦＴのみにソース・ドレイン非対称構造を適用する場合、モノリシックゲートドライバにおいて、ソース・ドレイン非対称構造のＴＦＴと、ソース・ドレイン対称構造のＴＦＴとが混在することになる。
　以下、本発明の実施形態によるアクティブマトリクス基板のより具体的な構成を説明する。
（実施形態１）
　図２は、実施形態１のアクティブマトリクス基板１００の全体構成を模式的に示す平面図である。アクティブマトリクス基板１００は、表示領域Ｒ１と、表示領域Ｒ１の外側に設けられた非表示領域である額縁領域Ｒ２とを有している。図２に示す態様において、額縁領域Ｒ２は、表示領域Ｒ１の上側および左側に位置する帯状の領域として設けられている。ただし額縁領域Ｒ２は他の態様で設けられていても良く、例えば、表示領域Ｒ１の下側のみに設けられていてもよい。
　表示領域Ｒ１において、複数の画素Ｐｘがマトリクス状に配列されている。各画素Ｐｘはスイッチング素子としての画素ＴＦＴ５０を備えている。画素ＴＦＴ５０のゲートは、水平方向（行方向）に沿って延びるゲートバスライン２に接続され、画素ＴＦＴ５０のソースは、垂直方向（列方向）に沿って延びるソースバスライン４に接続されている。また、画素ＴＦＴ５０のドレインは、画素電極に接続されている。
　また、額縁領域Ｒ２において、ゲートドライバ１１０およびソースドライバ１２０が表示領域Ｒ１の左側および上側の帯状領域にそれぞれ設けられている。本実施形態においてゲートドライバ１１０はモノリシックゲートドライバであり、画素ＴＦＴ５０などを作製するための製造プロセスを利用して基板上に一体的に形成された回路である。なお、ソースドライバ１２０は、ゲートドライバ１１０と同様に基板上にモノリシックに形成されたドライバとして設けられていてもよいし、ＩＣチップを実装することによって設けられていてもよい。
　ゲートドライバ１１０は、行方向に並ぶ複数の画素Ｐｘに対して共通に接続されたゲートバスライン２を介して、画素ＴＦＴ５０のゲート電極にゲート電圧Ｖｇを供給する。より詳細には、ゲートドライバ１１０は、行方向に沿って互いに平行に延びる複数のゲートバスライン２のそれぞれに対してそれぞれが接続された複数のシフトレジスタ１１２を備えており、所定のタイミングで各行の画素Ｐｘごとにゲートオン電圧Ｖｇｈを順次供給するように構成されている。
　図３（ａ）および（ｂ）は、ゲートドライバ１１０を構成するシフトレジスタ１１２に含まれる複数のＴＦＴのうち一部のＴＦＴ５（周辺回路ＴＦＴ）に係る構成を示す平面図および断面図である。ＴＦＴ５は、後述するように、例えばシフトレジスタ１１２を構成する複数のＴＦＴのうちの、特に高耐圧化が求められる特定のＴＦＴであってよい。
　本実施形態のＴＦＴ５は、絶縁基板１０上に、ゲート電極１２と、ゲート電極１２を覆うゲート絶縁層２０と、ゲート絶縁層２０を介してゲート電極１２の上に重なるように設けられた島状の酸化物半導体層１４とを有している。また、酸化物半導体層１４の上面には、互いに離間するように設けられたソース電極１６およびドレイン電極１８が接続されており、ソース電極１６とドレイン電極１８との間に酸化物半導体層１４のチャネル領域１４Ｃが形成されている。ゲート電極１２にオン電圧Ｖｇｈが印加されたとき、ＴＦＴ５はオン状態となり、ソース電極１６とドレイン電極１８とが酸化物半導体層１４を介して電気的に導通する。
　ＴＦＴ５において、ソース電極１６は、酸化物半導体層１４の左端部を横切って垂直方向に直線状に延びるソースライン６（図２に示すソースバスライン４）の一部として設けられている。この構成において、ソース電極１６は、ソースライン６と酸化物半導体層１４との接続領域（ソース接続領域Ｒｓ）に対応する部分である。また、ソース電極１６（またはソース接続領域Ｒｓ）の幅は、酸化物半導体層１４の幅と同じである。なお、本実施形態のＴＦＴ５では、酸化物半導体層１４だけでなくソースライン６の下にもゲート電極１２が存在している。
　一方、ドレイン電極１８は、ソース電極１６とは異なり、酸化物半導体層１４の幅方向内側に収まるようにより狭い幅を有して設けられている。ドレイン電極１８は、ソース電極１６に向かって図中右から左に突き出す形状を有しており、その先端部において酸化物半導体層１４との接続領域Ｒｄが形成されている。なお、図には示さないが、ドレイン電極１８のソース電極１６側とは反対側に接続されたドレインラインがソースライン６と平行に設けられていても良い。このドレインラインは、例えば酸化物半導体層１４を覆わないように設けられるが、わずかに酸化物半導体層１４の右端部と重なっていても良い。
　図４は、ＴＦＴ５におけるソース電極１６（またはソース接続領域Ｒｓ）の幅Ｗｓ、ドレイン電極１８（またはドレイン接続領域Ｒｄ）の幅Ｗｄ、ソース接続領域Ｒｓの面積Ａｓ、ドレイン接続領域Ｒｄの面積Ａｄなどの大小関係を説明するための図である。
　図４に示すように、ドレイン接続領域Ｒｄの幅Ｗｄは、ソース接続領域Ｒｓの幅Ｗｓよりも小さい。また、ドレイン接続領域Ｒｄの面積Ａｄは、ソース接続領域Ｒｓの面積Ａｓよりも小さい。このようなソース・ドレイン非対称構造によって、ドレイン側に高電圧が印加される場合にもオフリーク電流を抑制することができる。
　オン電流の低下を防止しながらオフリーク電流を効果的に抑制するために、ドレイン接続領域Ｒｄの幅Ｗｄは、ソース接続領域Ｒｓの幅Ｗｓの例えば０．５倍以上０．８倍以下に設定される。また、ドレイン接続領域Ｒｄの面積Ａｄは、ソース接続領域Ｒｓの面積Ａｓの例えば０．５倍以上０．８倍以下に設定される。
　この構成において、ソース接続領域Ｒｓとドレイン接続領域Ｒｄとの間に形成される実効的なチャネル領域１４Ｃは、ソース電極１６のエッジを下底としドレイン電極１８のエッジを上底とする台形状に形成されている。このチャネル領域１４Ｃを、チャネル電流方向におけるソース・ドレイン中央部を通りチャネル電流方向に直交する直線Ｃで分割したとき、ソース電極１６側の実効的なチャネル領域の面積Ａｃｓよりも、ドレイン電極１８側の実効的なチャネル領域の面積Ａｃｄの方が小さい。
　なお、上記の実効的なチャネル領域１４Ｃは、便宜上、ソース接続領域Ｒｓのエッジと、ドレイン接続領域Ｒｄのエッジと、これらの端同士を結ぶ２本の直線とによって囲まれた台形領域として説明しているが、実際には、酸化物半導体層１４における台形領域近傍の外側部分もＴＦＴ５のチャネルとして機能し得る。
　図５は、酸化物半導体ＴＦＴにおいてソース・ドレイン非対称構造（Ｓ／Ｄ非対称：図３）を採用した場合と、ソース・ドレイン対称構造（Ｓ／Ｄ対称：図１）を採用した場合とのそれぞれについて、オフ時（Ｖｇ＝０）におけるソース電圧またはドレイン電圧の大きさに対するドレイン電流の大きさ（すなわちリーク電流の大きさ）を示す。図５の破線で示すグラフ（Ｓ／Ｄ非対称）と実線で示すグラフ（Ｓ／Ｄ対称）とを比較してわかるように、Ｓ／Ｄ非対称としたときの方がリーク電流が抑制される。
　次に、図６および図７を参照しながら、図２に示したゲートドライバ１１０の構成例を説明する。なお、図６および図７に示すゲートドライバ１１０と同様の構成が国際公開第２０１１／０２４４９９号（特許文献２）に記載されている。参考のため、国際公開第２０１１／０２４４９９号の開示内容の全てを本明細書に援用する。
　図６は、ゲートドライバ１１０の回路構成例を示す図である。図示するようにゲートドライバ１１０は、複数段のシフトレジスタ１１２によって構成されている。各段のシフトレジスタ１１２は、画素マトリクスの各行に対応している。
　シフトレジスタ１１２は２ａ個の双安定回路を含んでおり、それぞれの双安定回路はトリガ信号によって２つの安定状態のうちの一方の安定状態を切り替えて出力することができるように構成されている。双安定回路のそれぞれには、４相のクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤを受け取る入力端子と、セット信号Ｓを受け取る入力端子と、リセット信号Ｒを受け取る入力端子と、クリア信号ＣＬＲを受け取る入力端子と、低電位の直流電圧ＶＳＳを受け取る入力端子と、状態信号Ｑを出力する出力端子とが設けられている。
　また、額縁領域における外周部分には、ゲートクロック信号（第１ゲートクロック信号ＣＫ１、第２ゲートクロック信号ＣＫ１Ｂ、第３ゲートクロック信号ＣＫ２、および、第４ゲートクロック信号ＣＫ２Ｂ）用の幹配線、低電位の直流電圧ＶＳＳ用の幹配線、クリア信号ＣＬＲ用の幹配線が設けられている。
　図７は、双安定回路１１２Ａ（シフトレジスタ１１２の１段分の構成）のより詳細な構成を示す回路図である。図７に示すように、双安定回路１１２Ａは、１０個の薄膜トランジスタ（ＭＡ、ＭＢ、ＭＩ、ＭＦ、ＭＪ、ＭＫ、ＭＥ、ＭＬ、ＭＮ、および、ＭＤ）と、キャパシタＣＡＰ１とを備えている。また、この双安定回路１１２Ａは、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤを受け取る入力端子、セット信号Ｓを受け取る入力端子、リセット信号Ｒを受け取る入力端子、クリア信号ＣＬＲを受け取る入力端子、および、状態信号Ｑｎを出力する出力端子ＯＵＴを備えている。
　薄膜トランジスタＭＢのソース端子と、薄膜トランジスタＭＡのドレイン端子と、薄膜トランジスタＭＪのゲート端子と、薄膜トランジスタＭＥのドレイン端子と、薄膜トランジスタＭＬのドレイン端子と、薄膜トランジスタＭＩのゲート端子と、キャパシタＣＡＰ１の一端とは互いに接続されている。なお、これらが互いに接続されている配線部のことを便宜上「第１ノード」と称し、図において符号Ｎ１で示している。
　また、薄膜トランジスタＭＪのドレイン端子と、薄膜トランジスタＭＫのドレイン端子と、薄膜トランジスタＭＦのソース端子と、薄膜トランジスタＭＥのゲート端子とは互いに接続されている。なお、これらが互いに接続されている配線部のことを便宜上「第２ノード」と称し、図において符号Ｎ２で示している。
　この構成において、図左側に示す薄膜トランジスタＭＡは、クリア信号ＣＬＲがハイレベルになっているときに、第１ノードＮ１の電位をローレベルに設定する。一方で、薄膜トランジスタＭＢは、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに設定する。
　また、図右側に示す薄膜トランジスタＭＩは、出力バッファトランジスタとして機能し、第１ノードＮ１の電位がハイレベルになっているときに、第１クロック信号ＣＫＡの電位を出力端子に与える。また図中央上部に示す薄膜トランジスタＭＦは、第３クロック信号ＣＫＣがハイレベルになっているときに、第２ノードＮ２の電位をハイレベルにする。
　薄膜トランジスタＭＪは、第１ノードＮ１の電位がハイレベルになっているときに、第２ノードＮ２の電位をローレベルにする。この双安定回路１１２Ａの出力端子ＯＵＴに接続されたゲートバスラインが選択されている期間中に、第２ノードＮ２がハイレベルとなって薄膜トランジスタＭＥがオン状態になると、第１ノードＮ１の電位が低下して薄膜トランジスタＭＩがオフ状態となる。このような現象を防止するために薄膜トランジスタＭＪが設けられている。
　薄膜トランジスタＭＫは、第４クロック信号ＣＫＤがハイレベルになっているときに、第２ノードＮ２の電位をローレベルにする。薄膜トランジスタＭＫが設けられていなければ、選択期間以外の期間中、第２ノードＮ２の電位は常にハイレベルとなり薄膜トランジスタＭＥにバイアス電圧がかかり続ける。そうすると、薄膜トランジスタＭＥの閾値電圧が上昇し、薄膜トランジスタＭＥはスイッチとして充分に機能しなくなる。このような現象を防止するために薄膜トランジスタＭＫが設けられている。
　薄膜トランジスタＭＥは、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をローレベルにする。薄膜トランジスタＭＬは、リセット信号Ｒがハイレベルになっているときに、第１ノードＮ１の電位をローレベルにする。薄膜トランジスタＭＮは、リセット信号Ｒがハイレベルになっているときに、出力端子の電位をローレベルにする。薄膜トランジスタＭＤは、第２クロックＣＫＢがハイレベルになっているときに、出力端子ＯＵＴの電位をローレベルにする。キャパシタＣＡＰ１は、この双安定回路１１２Ａの出力端子ＯＵＴに接続されたゲートバスラインが選択されている期間中に第１ノードＮ１の電位をハイレベルに維持するための補償容量として機能する。
　この構成において、図７に示す第１ノードＮ１は、ブートストラップにより電位が電源電圧以上にブーストされるノードである。なお、本回路構成においてブートストラップとは、出力バッファトランジスタＭＩをオンにする際に、出力バッファトランジスタＭＩのソース電位の上昇による寄生容量を介したゲート端子への電圧印加およびキャパシタＣＡＰ１への蓄電を利用して、セット信号Ｓを超える電位にゲート電圧を引き上げた状態で出力バッファトランジスタＭＩをオンにする動作を意味する。
　第１ノードＮ１をプルダウンする薄膜トランジスタＭＡ、ＭＥ、ＭＬのドレイン側は第１ノードＮ１に接続され、ソース側はＶＳＳに接続されている。ブートストラップ動作時、第１ノードＮ１が高電圧になる際、上記の各薄膜トランジスタＭＡ、ＭＥ、ＭＬはオフ状態であり、しかもドレイン－ソース間には高電圧が印加される。このとき、各薄膜トランジスタＭＡ、ＭＥ、ＭＬのチャネル長が短くオフ耐圧が低いと正常なオフ状態が保てなくなり、その結果、第１ノードＮ１電位が低下してドライバの選択／非選択動作が破たんするおそれがある。
　また、出力バッファトランジスタＭＩのドレイン端子には、ＤＵＴＹ比５０％のクロック信号ＣＫＡが入力されるが、この段が選択されていない場合は、クロック信号ＣＫＡを状態信号Ｑｎとして出力してはならない。このトランジスタＭＩのオフ耐圧が低い場合、非選択時にも、クロック信号ＣＫＡの電圧が状態信号Ｑｎとして出力され、誤動作の要因となる。
　したがって、上述したような薄膜トランジスタについては高耐圧であることが求められるが、チャネル長を長くすれば薄膜トランジスタのオフ耐圧は上昇する傾向にありドライバの動作を確保しやすくなる一方で、薄膜トランジスタの面積が増加してゲートドライバのレイアウト面積が増加する。これはディスプレイパネルの外形寸法の増加につながり、デバイスの小型化の要求を満たせなくなる。
　そこで、オフ耐圧性が求められる薄膜トランジスタについて、図３および図４を用いて説明した本実施形態のＴＦＴ５の構成（ソース・ドレイン非対称構造）を適用する。これによって、デバイスを大型化させずにオフ耐圧を向上させることができる。なお、特にオフ耐圧性を必要としない薄膜トランジスタＭＤ、ＭＦ、ＭＮなどについては、図１に示した比較例のＴＦＴ９０の構造を適用してもよい。
　以上、モノリシックゲートドライバ１１０の例示的な構成を説明したが、他の構成を有していても良いことは言うまでもない。この場合にも、モノリシックゲートドライバにおいてオフ時にドレイン側に高電圧が印加される可能性のある任意のＴＦＴについて、上記のソース・ドレイン非対称構造を適用すればよい。例えば、オフ時にドレイン側に印加される電圧が２０Ｖ～６０Ｖであり得るようなＴＦＴについてソース・ドレイン非対称構造を適用することが好適である。
　以下、図３（ａ）および（ｂ）を参照しながら、本実施形態に係る周辺回路ＴＦＴ５の製造方法を説明する。この周辺回路ＴＦＴ５は、表示領域Ｒ１に設けられる画素ＴＦＴ５０（図２参照）に適用される製造プロセスを利用して作製することができる。
　まず、基板１０上に、ゲート電極１２を形成する。より具体的には、ガラス基板上にゲート電極となる金属膜（Ｍｏ、Ｔｉ、Ａｌ、Ｔａ、Ｃｒ、Ａｕなど）をスパッタ装置で１００～３００ｎｍの厚さで形成する。この金属膜は積層構造（例えばＴｉ／Ａｌ／Ｔｉ）を有していてもよい。成膜後、フォトリソグラフィ法によって金属膜をパターニングすることによって、ゲート電極１２等を得ることができる。
　次に、ゲート絶縁層２０を形成する。より具体的には、シリコン酸化膜ＳｉＯ2又はシリコン窒化膜ＳｉＮxを、プラズマＣＶＤ装置で３００～４００℃の温度にて３００～４００ｎｍの厚さで形成することによってゲート絶縁層２０が得られる。ゲート絶縁層２０はＳｉＯ2とＳｉＮxの積層構造を有していてもよい。
　次に、活性層としての酸化物半導体層１４を形成する。より具体的には、酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、ＺｎＯ系半導体など）からなる薄膜をスパッタ装置で２００～４００℃の温度にて４０～５０ｎｍの厚さで形成する。その後、不活性アルゴンガスＡｒ（流量：１００～３００ｓｃｃｍ）と酸素ガスＯ2（流量：５～２０ｓｃｃｍ）をスパッタ装置に導入してもよい。なお、酸化物半導体膜は、スパッタ法ではなく、塗布プロセスで４０～５０ｎｍの厚さで形成してもよい。成膜後、フォトリソグラフィ法によって酸化物半導体膜をパターニングし、各ＴＦＴの活性層となる島状の酸化物半導体層１４を得ることができる。酸化物半導体層１４の幅方向の寸法は例えば５μｍ～５０μｍに設定され、チャネル電流方向の寸法は、例えば１０μｍ～２０μｍに設定される。
　次に、ソース・ドレイン電極１６、１８を形成する。より具体的には、金属膜（Ｍｏ、Ｔｉ、Ａｌ、Ｔａ、Ｃｒ、Ａｕなど）をスパッタ装置で１００～３００ｎｍの厚さで形成し、これをフォトリソグラフィ法によってパターニングすることによってソース・ドレイン電極１６、１８が得られる。この工程においてＴＦＴ５が完成する。なお、金属膜は、積層構造（例えばＴｉ／Ａｌ／Ｔｉ）を有していても良い。
　このとき、図４を用いて説明したように、ドレイン接続領域Ｒｄの幅および面積が、ソース接続領域Ｒｓの幅および面積よりも小さくなるように、ソース・ドレイン電極１６、１８の形状および配置を適宜選択する。このためには、フォトリソグラフィ法において、例えば感光性樹脂からなるレジストを用いて金属膜のエッチングを行う場合、レジストパターンを決めるマスクのパターンやアライメントを適切に選択すればよい。
　具体的には、ソース接続領域Ｒｓの幅（本実施形態では酸化物半導体層１４の幅と同等）は、例えば５μｍ～５０μｍであってよく、ドレイン接続領域Ｒｄの幅は、例えば２．５μｍ～４０μｍであってよい。また、ソース・ドレイン間の間隔（すなわち、ＴＦＴ５のチャネル長）は、例えば５μｍ～１５μｍであってよい。
　その後、必要に応じてＴＦＴ５を覆う保護層としてのパッシベーション層（図示せず）を形成する。より具体的には、酸化膜ＳｉＯ2あるいは窒化膜ＳｉＮxをプラズマＣＶＤ装置で２００～３００℃の温度にて２００～３００ｎｍの厚さで形成する。保護層はＳｉＯ2とＳｉＮxとの積層構造を有していても良い。
　その後、２００～４００℃の温度にて熱処理を１～２時間ドライエアまたは大気中で行う。この熱処理によって、ＴＦＴ５の素子特性を向上させることができる。
　以上に説明したＴＦＴ５を作製するためのプロセスは、画素ＴＦＴ５０を作製するプロセスと共通するものであり、画素ＴＦＴ５０の対応する各構成要素も上記の各プロセスによって形成することができる。
　なお、アクティブマトリクス基板１００を作製するためには、上記の熱処理工程の後、表示領域Ｒ１において、例えば、有機層間絶縁膜を形成する工程、透明共通電極を形成する工程、さらに絶縁層を介して画素電極を形成する工程などが行われて良い。これらの工程は公知の方法によって行うことができるのでここでは説明を省略する。
　また、上記の酸化物半導体層１４は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（以下、「Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体」と略する。）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。本実施形態では、酸化物半導体層１４は、Ｉｎ、Ｇａ、Ｚｎを、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層であってもよい。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することが可能になる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファスでもよいし、結晶質部分を含んでもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報（特許文献１）に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層１４は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。
　以上に説明した本実施形態のアクティブマトリクス基板１００を用いて液晶パネルを作製する場合、アクティブマトリクス基板１００とは別個に対向基板を用意し、アクティブマトリクス基板１００と対向基板との間に液晶層を設ける構成を採用すれば良い。
　対向基板は、例えば縦電界モードの場合、ガラス基板上に透明導電膜（例えば厚さ１００ｎｍのＩＴＯ膜）から形成される対向電極を設けることによって得られる。また、カラー表示を行う場合には、対向基板に、例えばＲＧＢ３色のカラーフィルタが設けられていても良い。また、対向基板とアクティブマトリクス基板１００との間隙を維持するためのフォトスペーサが、対向基板上に設けられていても良い。なお、カラーフィルタやフォトスペーサは、アクティブマトリクス基板１００に設けられていても良い。
　また、液晶パネルを作製するためには、例えば、アクティブマトリクス基板１００と対向基板とを、外周部に配置された環状のシール材を用いて間隙を開けて貼り合わせた後、シール材によって囲まれた基板間の空隙に液晶材料を注入すればよい。これ以外にも、対向基板上にシール材やフォトスペーサを設けた後、液晶材料を滴下し、その後、アクティブマトリクス基板１００と対向基板とを貼り合わせるようにして液晶パネルを作製しても良い。なお、１枚のマザーガラスを用いて複数の液晶パネルを製造する場合には、各液晶パネルに分割するための分断工程が行われる。
　また、透過型の液晶表示装置を作製する場合には、上記の液晶パネルの背面（ＴＦＴ基板側）にバックライトユニットが設けられる。バックライトユニットには、拡散フィルムなどの種々の光学素子が設けられていても良い。
　なお、画素ＴＦＴ５０において、ソース・ドレイン非対称構造を採用する例が、本出願人による国際公開第２０１４／０６９２６０号に記載されている。本実施形態のアクティブマトリクス基板１００では、周辺回路ＴＦＴ５において上記のソース・ドレイン非対称構造を適用するとともに、画素ＴＦＴ５０においてもソース・ドレイン非対称構造を適用してもよい。
（実施形態２）
　以下、実施形態２のアクティブマトリクス基板を説明する。本実施形態２のアクティブマトリクス基板が、実施形態１のアクティブマトリクス基板１００と異なっている主な点は、モノリシックゲートドライバを構成する少なくとも一部のＴＦＴ５２（周辺回路ＴＦＴ）において、酸化物半導体層１４の上層にゲート電極１２が配置されたトップゲート型のＴＦＴ構造が採用されている点である。なお、以下では、実施形態１のアクティブマトリクス基板１００と共通する構成要素には同じ参照符号を付し、説明の重複を避ける。
　図８（ａ）および（ｂ）は、本実施形態のアクティブマトリクス基板において、モノリシックゲートドライバを構成するシフトレジスタが備える複数のＴＦＴのうち一部のＴＦＴ５２（周辺回路ＴＦＴ）に係る構成を示す平面図および断面図である。ＴＦＴ５２は、シフトレジスタを構成する複数のＴＦＴのうちの特に高耐圧化が求められる特定のＴＦＴであってよい。
　ＴＦＴ５２は、絶縁基板１０上に、バッファ層１１（例えば、厚さ１００～３００ｎｍのＳｉＯ2膜またはＳｉＮx膜）と、島状の酸化物半導体層１４と、酸化物半導体層１４を覆うゲート絶縁層２０と、ゲート絶縁層２０を介して酸化物半導体層１４と重なるように設けられたゲート電極１２とを有している。また、ゲート電極１２を覆うように、層間絶縁層２２（例えば、厚さ２００～３００ｎｍのＳｉＯ2膜またはＳｉＮx膜）が設けられている。
　また、層間絶縁層２２の上には、ドレイン電極１６およびソース電極１８が設けられている。ドレイン電極１６およびソース電極１８は、ゲート絶縁層２０および層間絶縁層２２を貫通するように設けられたソースコンタクトホールＣＨＳおよびドレインコンタクトホールＣＨＤをそれぞれ通って酸化物半導体層１４の上面に接続されている。
　ＴＦＴ５２では、ソースコンタクトホールＣＨＳ内においてソース電極１６と酸化物半導体層１４との接続領域（ソース接続領域Ｒｓ）が形成され、ドレインコンタクトホールＣＨＤ内において、ドレイン電極１８と酸化物半導体層１４との接続領域（ドレイン接続領域Ｒｄ）が形成されている。なお、ソース電極１６およびドレイン電極１８は、幅方向に沿って延びるソースライン６およびドレインライン８の一部であってよい。
　ソース接続領域Ｒｓおよびドレイン接続領域Ｒｄは、酸化物半導体層１４の両端部で互いに離間するように形成されており、ソース接続領域Ｒｓとドレイン接続領域Ｒｄとの間に酸化物半導体層１４のチャネル領域１４Ｃが形成されている。
　図９は、ＴＦＴ５２におけるソース接続領域Ｒｓの幅Ｗｓ、ドレイン接続領域Ｒｄの幅Ｗｄ、ソース接続領域Ｒｓの面積Ａｓ、ドレイン接続領域Ｒｄの面積Ａｄなどの大小関係を説明するための図である。
　図９に示すように、実施形態１のＴＦＴ５と同様に、ドレイン接続領域Ｒｄの幅Ｗｄは、ソース接続領域Ｒｓの幅Ｗｓよりも小さい。また、ドレイン接続領域Ｒｄの面積Ａｄは、ソース接続領域Ｒｓの面積Ａｓよりも小さい。さらに、実施形態１のＴＦＴ５と同様に、チャネル領域１４Ｃを中央直線Ｃで分割したとき、ソース電極１６側の実効的なチャネル領域の面積Ａｃｓよりも、ドレイン電極１８側の実効的なチャネル領域の面積Ａｃｄの方が小さい。
　実施形態１のＴＦＴ５と同様に、オン電流の低下を防止しながらオフリーク電流を効果的に抑制するために、ドレイン接続領域Ｒｄの幅Ｗｄは、ソース接続領域Ｒｓの幅Ｗｓの例えば０．５倍以上０．８倍以下に設定される。
　また、本実施形態では、酸化物半導体層１４の幅とソース接続領域Ｒｓの幅Ｗｓとが異なるものであって良い。典型的には、ソース接続領域Ｒｓの幅Ｗｓが酸化物半導体層１４の幅よりも小さくなるようにソースコンタクトホールＣＨＳの形状が決められる。ただし、ソースコンタクトホールＣＨＳの幅を酸化物半導体層１４の幅よりも大きくしても良く、この場合、ソース接続領域Ｒｓの幅Ｗｓは、酸化物半導体層１４の幅と同等のものとなる。
　このように、トップゲート型のＴＦＴ５２においても、ソース・ドレイン非対称構造を採用することで、ドレイン側に高電圧が印加される場合のオフリーク電流を抑制することができる。なお、本実施形態のＴＦＴ５２についても、図５に示したグラフと同様に、ソース・ドレイン非対称構造（Ｓ／Ｄ非対称）を用いた場合に、ソース・ドレイン対称構造（Ｓ／Ｄ対称）を用いた場合よりも、オフリーク電流が低減することが確認されている。
　以下、図８（ａ）および（ｂ）を参照しながら、ＴＦＴ５２の製造プロセスを説明する。
　まず、絶縁基板１０上にバッファ層１１を形成する。バッファ層１１は、例えば、厚さ１００～３００ｎｍのＳｉＯ2膜またはＳｉＮx膜をプラズマＣＶＤ装置で２００～３００℃の温度にて形成することによって得られる。
　次に、実施形態１のＴＦＴ５と同様のプロセスによって酸化物半導体層１４を形成する。さらに、ＴＦＴ５と同様のプロセスによってゲート絶縁層２０を酸化物半導体層１４上に形成する。さらに、ＴＦＴ５と同様のプロセスによってゲート絶縁層２０を介して酸化物半導体層１４に重なるようにゲート電極１２を形成する。
　その後、層間絶縁層２２を形成する。より具体的には、ＳｉＯ2膜あるいはＳｉＮx膜をプラズマＣＶＤ装置を用いて２００～３００℃の温度にて２００～３００ｎｍの厚さで形成することによって層間絶縁層２２が得られる。層間絶縁層２２はＳｉＯ2膜とＳｉＮx膜の積層構造であってもよい。
　その後、フォトリソグラフィ工程とドライまたはウェットエッチングとを行うことによって層間絶縁層２２およびゲート絶縁層２０を貫通する一対のコンタクトホールＣＨＳ、ＣＨＤを形成する。このとき、ドレインコンタクトホールＣＨＤの面積および幅が、ソースコンタクトホールＣＨＳの面積および幅よりも小さくなるように、各コンタクトホールＣＨＳ、ＣＨＤを形成する。
　その後、ＴＦＴ５と同様のプロセスによってソース電極１６およびドレイン電極１８を形成する。ソース電極１６およびドレイン電極１８は、ソースライン６およびドレインライン８の一部として形成されてよい。ソース電極１６およびドレイン電極１８は、ソースコンタクトホールＣＨＳおよびドレインコンタクトホールＣＨＤをそれぞれ完全に覆うように設けられる。この工程において、ソース電極１６はソースコンタクトホールＣＨＳの内部で酸化物半導体層１４と接続されてソース接続領域Ｒｓを形成し、ドレイン電極１８はドレインコンタクトホールＣＨＤの内部で酸化物半導体層１４と接続されてドレイン接続領域Ｒｓを形成する。
　ソース接続領域Ｒｓの幅および面積はソースコンタクトホールＣＨＳのサイズによって決定され、ドレイン接続領域Ｒｄの幅および面積はドレインコンタクトホールＣＨＤのサイズによって決定される。上記のように各コンタクトホールのサイズを設定しているので、ドレイン接続領域Ｒｄの幅および面積はソース接続領域Ｒｓの幅および面積よりも小さいものとなる。
　その後、ＴＦＴ５と同様の熱処理が行われてよく、これによってＴＦＴ５２の素子特性を向上させることができる。
　以上に説明したＴＦＴ５２を作製するためのプロセスは、表示領域に形成される画素ＴＦＴを作製するプロセスと共通するものであり、画素ＴＦＴの対応する各構成要素も上記の各プロセスによって形成することができる。本実施形態では、周辺回路ＴＦＴ５２とともに、画素ＴＦＴもトップゲート型のＴＦＴ構造を有するように作製される。
（実施形態３）
　以下、実施形態３のアクティブマトリクス基板を説明する。本実施形態３のアクティブマトリクス基板が、実施形態１のアクティブマトリクス基板１００と異なっている主な点は、モノリシックゲートドライバを構成する少なくとも一部のＴＦＴ５３（周辺回路ＴＦＴ）において、酸化物半導体層１４の上層にエッチストップ層２４が設けられている点である。なお、以下では、ＴＦＴ基板１００と共通する構成要素には同じ参照符号を付し、説明の重複を避ける。
　図１０（ａ）および（ｂ）は、本実施形態のアクティブマトリクス基板において、モノリシックゲートドライバを構成するシフトレジスタが備える複数のＴＦＴのうち一部のＴＦＴ５３（周辺回路ＴＦＴ）に係る構成を示す平面図および断面図である。ＴＦＴ５３は、シフトレジスタを構成する複数のＴＦＴのうちの特に高耐圧化が求められる特定のＴＦＴであってよい。
　ＴＦＴ５３は、絶縁基板１０上に、ゲート電極１２と、ゲート電極１２を覆うゲート絶縁層２０と、ゲート絶縁層２０を介してゲート電極１２の上に重なるように設けられた島状の酸化物半導体層１４とを有している。
　また、酸化物半導体層１４の上には、ＳｉＯ2などから形成されるエッチストップ層２４が設けられている。エッチストップ層２４は、後述するソース・ドレイン形成工程において金属膜をパターニングするときに、酸化物半導体層１４のチャネル領域１４Ｃにエッチングダメージが及ぶことを防止するために設けられている。
　図１０（ａ）および（ｂ）に示す形態では、エッチストップ層２４は酸化物半導体層１４を全体的に覆うように設けられている。ただし、エッチストップ層２４を貫通するようにして、酸化物半導体層１４の左端部に対応する位置にソースコンタクトホールＣＨＳが形成されており、右端部に対応する位置にドレインコンタクトホールＣＨＤが形成されている。ソースコンタクトホールＣＨＳの幅および面積は、ドレインコンタクトホールＣＨＤの幅および面積よりも大きく形成されている。
　このソースコンタクトホールＣＨＳおよびドレインコンタクトホールＣＨＤを通って、互いに離間するように設けられたソース電極１６およびドレイン電極１８が酸化物半導体層１４に接続されている。この構成において、ソースコンタクトホールＣＨＳ内においてソース電極１６と酸化物半導体層１４との接続領域（ソース接続領域Ｒｓ）が形成され、ドレインコンタクトホールＣＨＤ内において、ドレイン電極１８と酸化物半導体層１４との接続領域（ドレイン接続領域Ｒｄ）が形成されている。なお、ソース電極１６およびドレイン電極１８は、垂直方向に沿って延びるソースライン６およびドレインライン８の一部であってよい。
　ソース接続領域Ｒｓおよびドレイン接続領域Ｒｄは、酸化物半導体層１４の両端部で互いに離間するように形成されており、ソース接続領域Ｒｓとドレイン接続領域Ｒｄとの間に酸化物半導体層１４のチャネル領域１４Ｃが形成されている。
　図１１は、ＴＦＴ５３におけるソース接続領域Ｒｓの幅Ｗｓ、ドレイン接続領域Ｒｄの幅Ｗｄ、ソース接続領域Ｒｓの面積Ａｓ、ドレイン接続領域Ｒｄの面積Ａｄなどの関係を説明するための図である。
　図１１に示すように、本実施形態においても、ドレイン接続領域Ｒｄの幅Ｗｄは、ソース接続領域Ｒｓの幅Ｗｓよりも小さい。また、ドレイン接続領域Ｒｄの面積Ａｄは、ソース接続領域Ｒｓの面積Ａｓよりも小さい。さらに、実施形態２のＴＦＴ５２と同様に、チャネル領域１４Ｃを中央直線Ｃで分割したとき、ソース電極１６側の実効的なチャネル領域の面積Ａｃｓよりも、ドレイン電極１８側の実効的なチャネル領域の面積Ａｃｄの方が小さい。
　このように、エッチストップ層２４を有するＴＦＴ５３でソース・ドレイン非対称構造を採用することによっても、ドレイン側に高電圧が印加される場合にオフリーク電流を抑制することができる。なお、本実施形態のＴＦＴ５３についても、図５に示したグラフと同様に、ソース・ドレイン非対称構造（Ｓ／Ｄ非対称）を用いた場合に、ソース・ドレイン対称構造（Ｓ／Ｄ対称）を用いた場合よりも、オフリーク電流が低減することが確認されている。
　以下、図１０を参照しながらＴＦＴ５３の製造プロセスを説明する。
　実施形態１のＴＦＴ５と同様のプロセスによって、絶縁基板１０上に、ゲート電極１２、ゲート絶縁層２０、酸化物半導体層１４を形成する。
　その後、エッチストップ層２４を少なくとも酸化物半導体層１４のチャネル領域となる部分を覆うように形成する。より具体的には、ＳｉＯ2膜をプラズマＣＶＤ装置を用いて３００～４００℃の温度にて１００～４００ｎｍの厚さで形成し、フォトリソグラフィ法を用いてＳｉＯ2膜に一対のコンタクトホールＣＨＳ、ＣＨＤを設けることによってエッチストップ層２４を得ることができる。このとき、ドレインコンタクトホールＣＨＤの面積および幅が、ソースコンタクトホールＣＨＳの面積および幅よりも小さくなるように、各コンタクトホールＣＨＳ、ＣＨＤを形成する。
　その後、ＴＦＴ５と同様のプロセスによってソース電極１６およびドレイン電極１８を形成する。ソース電極１６およびドレイン電極１８は、ソースライン６およびドレインライン８の一部として、ソースコンタクトホールＣＨＳおよびドレインコンタクトホールＣＨＤをそれぞれ完全に覆うように設けられる。この工程において、ソース電極１６はソースコンタクトホールＣＨＳの内部で酸化物半導体層１４と接続されてソース接続領域Ｒｓを形成し、ドレイン電極１８はドレインコンタクトホールＣＨＤの内部で酸化物半導体層１４と接続されてドレイン接続領域Ｒｓを形成する。
　ソース接続領域Ｒｓの幅および面積はソースコンタクトホールＣＨＳのサイズによって決定され、ドレイン接続領域Ｒｄの幅および面積はドレインコンタクトホールＣＨＤのサイズによって決定される。上記のように各コンタクトホールのサイズを設定しているので、ドレイン接続領域Ｒｄの幅および面積はソース接続領域Ｒｓの幅および面積よりも小さいものとなる。
　その後、必要に応じて、実施形態１のＴＦＴ５と同様に保護層（図示せず）を設けても良い。保護層は、酸化膜ＳｉＯ2あるいは窒化膜ＳｉＮxをプラズマＣＶＤ装置で２００～３００℃の温度にて２００～３００ｎｍの厚さで形成する。保護膜はＳｉＯ2とＳｉＮxとの積層構造であってもよい。さらに、実施形態１のＴＦＴ５と同様の熱処理が行われてよく、これによってＴＦＴ５３の素子特性を向上させることができる。
　以上に説明したＴＦＴ５３を作製するためのプロセスは、表示領域に形成される画素ＴＦＴを作製するプロセスと共通するものであり、画素ＴＦＴの対応する各構成要素も上記の各プロセスによって形成することができる。本実施形態では、周辺回路ＴＦＴ５３とともに、画素ＴＦＴにもエッチストップ層２４が設けられ、酸化物半導体層におけるチャネル領域へのエッチングダメージが低減される。
　以下、図１２を参照して、本実施形態の変形例のアクティブマトリクス基板を説明する。
　図１２に示すように、変形例のアクティブマトリクス基板に設けられたＴＦＴ５３’（周辺回路ＴＦＴ）では、酸化物半導体層１４の少なくともチャネル部分１４Ｃを覆うようにエッチストップ層２４’が島状に設けられている。ただし、この島状のエッチストップ層２４’は、ソース側とドレイン側とでは異なる非対称の形状を有している。
　より具体的には、変形例のＴＦＴ５３’において、島状のエッチストップ層２４’は、酸化物半導体層１４のチャネル領域１４Ｃを覆うが、酸化物半導体層１４の端部を露出するように設けられている。ソース電極１６およびドレイン電極１８は、エッチストップ層２４’のそれぞれの横側エッジを覆うように形成されており、酸化物半導体層１４の露出部分において接続領域ＲｓおよびＲｄを形成している。
　ここで、非対称の接続領域ＲｓおよびＲｄを形成するために、エッチストップ層２４’は、ソース側とドレイン側とでは異なるエッジ形状を有している。より具体的には、ソース側では酸化物半導体層を横切る直線状のエッジが形成されているのに対し、ドレイン側では、酸化物半導体層を部分的に露出させる矩形の切り欠き部がエッジに形成されている。この切り欠き部において露出した酸化物半導体層１４に対してドレイン電極１８を接続することで、ソース側よりも幅および面積が小さいドレイン接続領域を得ることができる。
（実施形態４）
　以下、実施形態４のアクティブマトリクス基板を説明する。本実施形態４のアクティブマトリクス基板が、実施形態１のアクティブマトリクス基板１００と異なっている主な点は、モノリシックゲートドライバを構成する少なくとも一部のＴＦＴ５４ａ、５４ｂ（周辺回路ＴＦＴ）において、ソース側とドレイン側とで非対称な平面形状を有する酸化物半導体層１４’を用いる点である。なお、以下では、ＴＦＴ基板１００と共通する構成要素には同じ参照符号を付し、説明の重複を避ける。
　図１３（ａ）は、本実施形態のアクティブマトリクス基板における周辺回路ＴＦＴ５４ａに係る構成を示す平面図である。ＴＦＴ５４ａは、モノリシックゲートドライバに含まれる複数のＴＦＴのうちの特に高耐圧化が求められる特定のＴＦＴであってよい。
　ＴＦＴ５４ａは、ボトムゲート型のＴＦＴであり、実施形態１のＴＦＴ５と同様に、絶縁基板上にゲート電極１２、ゲート絶縁層、酸化物半導体層１４’を有している。ここで、酸化物半導体層１４’は、チャネル幅方向に略平行な上底および下底を有する台形の平面形状を有している。
　ＴＦＴ５４ａにおいて、酸化物半導体層１４’の下底を覆うようにしてソースライン６がチャネル幅方向に平行に直線状に延びている。ソースライン６のうちの酸化物半導体層１４’と接続される部分がソース電極１６として機能し、この部分においてソース接続領域Ｒｓが形成されている。
　また、酸化物半導体層１４’の上底を覆うようにしてドレインライン８がチャネル幅方向に平行に直線状に延びている。ドレインライン８のうちの酸化物半導体層１４’と接続される部分がドレイン電極１８として機能し、この部分においてドレイン接続領域Ｒｄが形成されている。
　このように酸化物半導体層１４’の平面形状をソース側とドレイン側とで非対称な台形に設けることによって、ドレイン接続領域Ｒｄの幅および面積をソース接続領域Ｒｓの幅および面積よりも小さくすることができる。
　図１３（ｂ）は、本実施形態の変形例の周辺回路ＴＦＴ５４ｂに係る構成を示す平面図である。図１３（ｂ）に示す変形例では、酸化物半導体層１４’が、横向きのＴ字型（凸型）の平面形状を有しており、チャネル幅方向に延びるＴ字型の上辺部分がソースライン６に接続され、Ｔ字型の突き出し部分がドレインライン８に接続されている。このような構成においても、ドレイン接続領域Ｒｄの幅および面積をソース接続領域Ｒｓの幅および面積よりも小さくすることができる。
　以上のように酸化物半導体層１４’の形状をソース側とドレイン側とで非対称な形状とすることによって、ソースライン６とドレインライン８とを比較的近接して配置することができる。本実施形態では、酸化物半導体層１４とソース電極１６およびドレイン電極１８とを、介在する絶縁層に設けた面積の異なる一対のコンタクトホールを介して接続する（実施形態２および３）ことなく、直線状に延びるソースライン６とドレインライン８の一部をソース電極１６およびドレイン電極１８として利用することができる。したがって、酸化物半導体層１４’とソース、ドレイン電極１６、１８との間に絶縁層を設けるプロセスを省くことができ、また、素子サイズをより小さく設定することが可能になる。
　なお、本実施形態４のように酸化物半導体層１４’をソース・ドレイン非対称形状とする構成は、上記の実施形態１～３で説明したＴＦＴに組み合わせて適用することも可能である。
　本発明の実施形態によるアクティブマトリクス基板は、例えば液晶表示装置などの表示装置において好適に用いられる。また、酸化物半導体ＴＦＴを用いて構成される種々のデバイスにおいて、高耐圧化が求められるＴＦＴのオフリーク電流を抑制するために利用され得る。
　２　ゲートバスライン
　４　ソースバスライン
　５　ＴＦＴ（周辺回路ＴＦＴ）
　６　ソースライン
　８　ドレインライン
　１０　基板
　１１　バッファ層
　１２　ゲート電極
　１４　酸化物半導体層
　１６　ソース電極
　１８　ドレイン電極
　２０　ゲート絶縁層
　２２　層間絶縁層
　２４　エッチストップ層
　１００　アクティブマトリクス基板
　１１０　ゲートドライバ
　１１２　シフトレジスタ
　１１２Ａ　双安定回路
　１２０　ソースドライバ
　ＣＨＳ　ソースコンタクトホール
　ＣＨＤ　ドレインコンタクトホール
　Ｒ１　表示領域
　Ｒ２　額縁領域
　Ｒｓ　ソース接続領域
　Ｒｄ　ドレイン接続領域

Claims (11)

  1. 　複数の画素が設けられた表示領域と、前記表示領域の外側に設けられた額縁領域とを有し、前記額縁領域において駆動回路を構成する複数の周辺回路ＴＦＴを備えたアクティブマトリクス基板であって、
    　前記複数の周辺回路ＴＦＴのそれぞれは、ゲート電極と、前記ゲート電極と絶縁された状態で前記ゲート電極と少なくとも部分的に重なるように配置された酸化物半導体層と、前記酸化物半導体層に接続されたソース電極およびドレイン電極とを有しており、
    　前記複数の周辺回路ＴＦＴのうちの少なくとも一部の周辺回路ＴＦＴにおいて、前記酸化物半導体層と前記ソース電極との接続領域であるソース接続領域と、前記酸化物半導体層と前記ドレイン電極との接続領域であるドレイン接続領域とが非対称に形成されている、アクティブマトリクス基板。
  2. 　前記ドレイン接続領域の幅は、前記ソース接続領域の幅よりも小さい、請求項１に記載のアクティブマトリクス基板。
  3. 　前記ドレイン接続領域の面積は、前記ソース接続領域の面積よりも小さい、請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記ドレイン電極の幅は、前記ソース電極の幅よりも小さい、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  5. 　前記酸化物半導体層と前記ソース電極および前記ドレイン電極との間に介在される絶縁層であって、前記ソース電極および前記ドレイン電極に対応する位置にソースコンタクトホールおよびドレインコンタクトホールが形成された絶縁層をさらに有し、
    　前記ソース電極および前記ドレイン電極は、それぞれ、前記ソースコンタクトホールおよび前記ドレインコンタクトホールの内部で前記酸化物半導体層に接続されており、
    　前記ソースコンタクトホールと前記ドレインコンタクトホールとが異なる形状を有する、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  6. 　前記絶縁層の上に前記ゲート電極が設けられている、請求項５に記載のアクティブマトリクス基板。
  7. 　前記絶縁層の下に前記ゲート電極が設けられている、請求項５に記載のアクティブマトリクス基板。
  8. 　前記複数の周辺回路ＴＦＴは、前記ソース接続領域と前記ドレイン接続領域とが前記非対称に形成されている周辺回路ＴＦＴと、前記ソース接続領域と前記ドレイン接続領域とが対称に形成されている周辺回路ＴＦＴとを含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
  9. 　前記ソース接続領域と前記ドレイン接続領域とが前記非対称に形成されている周辺回路ＴＦＴのオフ期間において、前記ドレイン電極に印加される電圧が２０Ｖ以上となるように構成されている、請求項１から８のいずれかに記載のアクティブマトリクス基板。
  10. 　前記酸化物半導体層は、Ｉｎ、Ｇａ、および、Ｚｎからなる群から選択される少なくとも１種の元素を含んでいる、請求項１から９のいずれかに記載のアクティブマトリクス基板。
  11. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含んでおり、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、請求項１０に記載のアクティブマトリクス基板。
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